WO2011048717A1 - 半導体装置 - Google Patents
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Definitions
- the present disclosure relates to a semiconductor device, and more particularly to a stacked semiconductor device in which a plurality of semiconductor devices are connected via solder balls.
- the density of semiconductor devices can be increased by mounting stacked semiconductor devices (POP: Package On Package) in which multiple semiconductor devices (semiconductor packages) are stacked. Implementation is realized.
- POP Package On Package
- pre-stack method and an on-board stack method as a method for manufacturing a mounting structure in which a plurality of semiconductor devices are stacked on a printed board.
- the pre-stack method first, after manufacturing a plurality of semiconductor devices, a quality determination is performed on each semiconductor device. Next, after stacking a plurality of semiconductor devices to manufacture a stacked semiconductor device, the manufactured stacked semiconductor device is electrically connected to a printed circuit board.
- a plurality of semiconductor devices are sequentially mounted on a printed board, and a stacked semiconductor device is formed on the printed board.
- a semiconductor device has a semiconductor element mounted on the upper surface of a wiring board by a method such as flip-on-chip, and external connection terminals are formed on the lower surface of the wiring board.
- a semiconductor device in which a plurality of external connection terminals are arranged in a grid pattern on the lower surface of a wiring board is called an area array type semiconductor device, and a semiconductor device in which external connection terminals are made of solder balls is called a ball grid array ( BGA) type semiconductor device.
- BGA ball grid array
- the thermal expansion coefficient differs between the semiconductor element and the wiring board, and thus warpage occurs during manufacture of the semiconductor device. Further, this warpage increases as the thickness of the BGA type semiconductor device is reduced.
- the bonding area between the upper surface of the wiring board of the lower semiconductor device and the solder ball should be smaller than the bonding area between the lower surface of the wiring board of the upper semiconductor device and the solder ball.
- the adhesion area can be made to be a magnitude corresponding to the magnitude of the stress applied.
- the conventional stacked semiconductor device has the following problems.
- the distortion that occurs when the first semiconductor device and the second semiconductor device are stacked is not only due to the difference in thermal expansion coefficient between the wiring board and the semiconductor element, but also a reflow process for connecting the two semiconductor devices. Also caused by heating at. Heating in the reflow process causes warpage of each of the two semiconductor devices, and free deformation of each semiconductor device occurs. For this reason, the solder ball of the first semiconductor device is separated from the upper surface of the electrode of the second semiconductor device during the reflow process, and the first semiconductor device and the second semiconductor device cannot be electrically connected. This problem cannot be solved by changing the bonding area.
- This problem can occur not only with the pre-stack method but also with the on-board stack method.
- This disclosure is intended to suppress the occurrence of connection failures between semiconductor devices and to realize a stacked semiconductor device with high connection reliability.
- the present disclosure has a structure in which the semiconductor device can sufficiently push the connection auxiliary material over the electrodes when connecting the inter-device connection terminals and the electrodes.
- the semiconductor device of the first example includes a first semiconductor device and a second semiconductor device stacked on the first semiconductor device.
- the first semiconductor device includes a first wiring board, a first semiconductor element provided on the upper surface of the first wiring board, a first electrode and a first wiring provided on the upper surface of the first wiring board.
- An insulating layer is provided on the top surface of the substrate and has an opening that exposes part of the first electrode.
- the second semiconductor device includes a second wiring substrate, a second semiconductor element provided on the upper surface of the second wiring substrate, a second electrode and a second electrode provided on the lower surface of the second wiring substrate. And an inter-device connection terminal. The area of the portion exposed from the opening in the first electrode is smaller than the area of the opening.
- the area of the portion exposed from the opening in the first electrode is smaller than the area of the opening. For this reason, the connection auxiliary material existing on the first electrode can escape to the space between the first electrode and the insulating layer. Therefore, the connection between the first electrode and the inter-device connection terminal is facilitated, and the occurrence of poor connection between the first semiconductor device and the second semiconductor device can be suppressed. Moreover, since a part of 1st electrode is exposed from an opening part, compared with the case where the 1st electrode is completely exposed, the adhesiveness of a 1st electrode and a 1st wiring board is improved. It can be improved. For this reason, the reliability in the connection part of a 1st semiconductor device and a 2nd semiconductor device can further be improved.
- the first electrode and the opening have the same planar shape and area, and the opening includes a part of the first electrode and the first electrode in the first wiring substrate. You may form so that the part which is not formed may be exposed.
- the planar shape of the first electrode and the opening may be an n-gonal shape, and the first electrode is arranged to rotate 180 / n degrees with respect to the opening. Also good.
- planar shape of the first electrode and the planar shape of the opening may be a square shape having a plurality of vertices. Furthermore, the plurality of vertices in the first electrode may be arranged so as not to overlap with the plurality of vertices in the opening.
- At least one of the planar shape and the area of the first electrode and the opening may be different from each other.
- the semiconductor device of the second example includes a first semiconductor device and a second semiconductor device stacked on the first semiconductor device.
- the first semiconductor device includes a first wiring board, a first semiconductor element provided on the upper surface of the first wiring board, a first electrode and a first wiring provided on the upper surface of the first wiring board.
- An insulating layer is provided on the top surface of the substrate and has an opening that exposes part of the first electrode.
- the second semiconductor device includes a second wiring substrate, a second semiconductor element provided on the upper surface of the second wiring substrate, a second electrode and a second electrode provided on the lower surface of the second wiring substrate. And an inter-device connection terminal.
- the insulating layer has a first layer and a second layer sequentially stacked from the first wiring board side. The opening is formed by a lower opening formed in the first layer and an upper opening formed in the second layer, and the width of the upper opening is larger than the width of the lower opening.
- the semiconductor device of the second example is formed by a lower opening having an opening formed in the first layer and an upper opening formed in the second layer, and the width of the upper opening is the width of the lower opening. Bigger than. For this reason, the connection auxiliary
- the aspect ratio of the lower opening may be 0.12 or less.
- the semiconductor device of the third example includes a first semiconductor device and a second semiconductor device stacked on the first semiconductor device.
- the first semiconductor device includes a first wiring board, a first semiconductor element provided on the upper surface of the first wiring board, a first electrode and a first wiring provided on the upper surface of the first wiring board.
- An insulating layer is provided on the top surface of the substrate and has an opening that exposes part of the first electrode.
- the second semiconductor device includes a second wiring substrate, a second semiconductor element provided on the upper surface of the second wiring substrate, a second electrode and a second electrode provided on the lower surface of the second wiring substrate. And an inter-device connection terminal.
- the first electrode has a convex portion whose upper end protrudes from the upper surface of the insulating layer.
- the first electrode has a convex portion whose upper end protrudes from the upper surface of the insulating layer. For this reason, it is possible to easily push the connection auxiliary material over the first electrode regardless of the aspect ratio of the opening. Accordingly, the connection between the first electrode and the inter-device connection terminal can be facilitated, and the occurrence of connection failure between the first semiconductor device and the second semiconductor device can be suppressed.
- the upper end portion of the convex portion protrudes 10 ⁇ m or more from the upper surface of the insulating layer.
- the convex portion may be formed of solder, copper or tin.
- the semiconductor device of the present disclosure it is possible to suppress the occurrence of connection failure between the semiconductor devices and realize a stacked semiconductor device with high connection reliability.
- FIG. 1 a semiconductor device for evaluation was prepared by a prestack method.
- a first semiconductor device 120 that becomes a lower semiconductor device when stacked is mounted on a fixing jig 141.
- the first semiconductor device 120 has a first semiconductor element 123 mounted on the upper surface of the first wiring board 121.
- a first electrode 135 is formed in a region outside the first semiconductor element 123 on the upper surface of the first wiring substrate 121.
- Solder balls 127 as substrate connection terminals are formed on the surface (lower surface) of the first wiring substrate 121 opposite to the surface on which the first semiconductor element 123 is mounted.
- connection auxiliary material 151 is formed on the squeegee table 162 by the squeegee 161.
- the image is transferred to a solder ball 137 that is an inter-device connection terminal provided in the second semiconductor device 130.
- the second semiconductor device 130 becomes an upper semiconductor device when stacked, and a second wiring substrate 131 and a second semiconductor element 133 mounted on the upper surface of the second wiring substrate 131 via an adhesive 134. have.
- the solder balls 137 serve as inter-device connection terminals that connect the first semiconductor device 120 and the second semiconductor device 130.
- the solder ball 137 is provided on the surface (lower surface) opposite to the surface on which the second semiconductor element 133 is mounted on the second wiring board 131.
- the second semiconductor element 133 is mounted by wire bonding and sealed with a sealing resin 139. Note that the second semiconductor element 133 may be flip-chip mounted.
- the second semiconductor device 130 having the connection auxiliary material 151 transferred to the solder balls 137 is mounted on the first semiconductor device 120.
- connection portion between the first semiconductor device 120 and the second semiconductor device 130 is heated to around 240 ° C. to 260 ° C., and the solder balls 137 are melted.
- the semiconductor device 120 and the second semiconductor device 130 are electrically and physically connected.
- FIG. 2 shows an enlarged view of the portion where the first electrode 125 is formed.
- an insulating layer 129 having an opening 129a exposing a part of the first electrode 125 is formed.
- the inventors of the present application have found that the occurrence rate of connection failure of the semiconductor device for evaluation varies depending on the aspect ratio which is a value obtained by dividing the depth d of the opening 129a by the width w.
- FIG. 3 shows the relationship between the aspect ratio of the opening 129a and the occurrence rate of connection failure. As shown in FIG. 3, when the aspect ratio of the opening 129a increases, a connection failure occurs.
- FIG. 4A is a cross-sectional view of a semiconductor device in which a connection failure has occurred
- FIG. 4B shows an enlarged portion where the connection failure has occurred.
- a gap is generated between the solder ball 137 and the first electrode 125.
- Such a connection failure is considered to be caused by the following causes.
- connection auxiliary material has an effect of continuously removing the oxide film on the surface of the electrode and the solder ball during the reflow process until the solder and the electrode are connected, and preventing reoxidation during the heating, It is generally used when manufacturing a stacked semiconductor device.
- FIG. 5A to 5D show the reflow process for connecting the solder ball 137 and the first electrode 125 in the order of the processes.
- FIG. 5A shows a step before the solder ball 137 is melted. When the heat is applied, the oxide film formed on the surface of the first electrode 125 and the surface of the solder ball 137 is removed by the action of the connection assistant 151.
- FIG. 5B the first electrode 125 and the molten solder ball 137 come in contact with each other while pushing the connection auxiliary material 151, and the solder ball 137 and the first electrode 125 form an alloy layer. Form.
- FIG. 5A shows a step before the solder ball 137 is melted.
- the oxide film formed on the surface of the first electrode 125 and the surface of the solder ball 137 is removed by the action of the connection assistant 151.
- FIG. 5B the first electrode 125 and the molten solder ball 137 come in contact with each other while pushing the connection auxiliary material 151, and the solder ball
- the molten solder ball 137 wets and spreads on the first electrode 125 while pushing the connection auxiliary material 151 from the surface of the first electrode 125.
- the solder ball 137 is solidified and is electrically and physically connected to the first electrode 125.
- connection auxiliary material 151 remains between the solder ball 137 and the first electrode 125, the solder ball 137 and the first electrode 125 cannot be in contact with each other, and a connection failure occurs.
- the aspect ratio may be reduced. Further, as shown in FIG. 7, it is considered that the same effect as when the aspect ratio is reduced can be obtained by providing the convex portion 125a in the portion exposed from the opening portion 129a of the first electrode 125.
- FIG. 8 shows the relationship between the protrusion amount p of the protrusion 125a from the upper surface of the insulating layer 129 and the incidence of connection failure between the first semiconductor device 120 and the second semiconductor device 130.
- the protruding amount when the protruding amount is negative, it indicates that the upper end portion of the convex portion 125 a is below the upper surface of the insulating layer 129.
- the connection failure can be reduced by increasing the height of the convex portion 125a.
- the upper end portion of the convex portion 125a is preferably protruded from the upper surface of the insulating layer 129, and is protruded by 10 ⁇ m or more. Was found to be more preferable.
- FIGS. 9A to 9D show the connecting process of the solder ball 137 and the first electrode 125 in the order of steps when the convex part 125a whose upper end part protrudes from the upper surface of the insulating layer 129 is formed.
- the molten solder ball 137 connects the connection auxiliary material 151 to the first electrode 125. Can be easily pushed from above to the insulating layer 129. For this reason, the solder ball 137 and the convex part 125a easily come into contact to form an alloy layer.
- connection failure occurs in a stacked semiconductor device due to the connection auxiliary material remaining on the electrode. It has also been found that the occurrence of poor connection can be suppressed by adopting a structure in which the connection aid is easily pushed out of the electrode when the solder ball and the electrode come into contact with each other.
- a stacked semiconductor device that suppresses the occurrence of poor connection will be described in more detail.
- FIG. 10 shows a cross-sectional configuration of a mounting structure according to an embodiment.
- a stacked semiconductor device 10 is mounted on the upper surface of a printed circuit board 11 having printed circuit board electrodes 15.
- the second semiconductor device 30 is stacked on the first semiconductor device 20.
- the second semiconductor device 30 includes a second wiring substrate 31, a second electrode 35, and solder balls 37 that are inter-device connection terminals.
- the second wiring board 31 is a board on which a wiring pattern (not shown) generally called an interposer is formed.
- a second semiconductor element 33 is mounted via an adhesive 32 on the center of the upper surface of the second wiring board 31.
- the second semiconductor element 33 is mounted on the second wiring board 31 by wire bonding.
- An electrode terminal (not shown) is provided at the peripheral edge of the second semiconductor element 33, and is connected to a wiring pattern formed on the upper surface of the second wiring board by a wire (not shown).
- the second semiconductor element 33 and the wire are sealed with a sealing resin 39 formed on the second wiring substrate 31.
- a second electrode 35 is formed on the lower surface of the second wiring board 31.
- a solder ball 37 that is an inter-device connection terminal is connected to the second electrode 35.
- the second electrode 35 is provided in a lattice shape on the peripheral portion of the lower surface of the second wiring substrate 31. In this way, by arranging the second electrode 35 and the second semiconductor element 33 so as not to overlap with each other, compared to the case where the second electrode 35 and the second semiconductor element are arranged at the overlapping position. Thus, the thickness of the second semiconductor device 30 can be reduced.
- the first semiconductor element 23 is mounted on the center of the upper surface of the first wiring board 21 by flip chip mounting or the like.
- the first wiring substrate 21 has a first electrode 25 formed on the upper surface and a substrate connection electrode 26 formed on the lower surface.
- the first electrode 25 and the substrate connection electrode 26 are connected by wiring (not shown) formed in the first wiring substrate 21.
- the first semiconductor element 23 is also connected to the first electrode 25 and the substrate connection electrode 26 by wiring.
- the first electrode 25 is provided at a position corresponding to the second electrode 35 of the second semiconductor device 30 around the first semiconductor element 23.
- the substrate connection electrodes 26 are arranged in a lattice shape, and solder balls 27 serving as substrate connection terminals are connected to the substrate connection electrodes 26.
- solder balls 27 of the first semiconductor device 20 are connected to printed circuit board electrodes 15 provided on the printed circuit board 11.
- the solder ball 37 of the second semiconductor device 30 is connected to the first electrode 25 of the first semiconductor device 20.
- FIGS. 11A and 11B show the periphery of the first electrode 25 in an enlarged manner
- FIG. 11A shows a planar configuration
- FIG. 11B shows a cross-sectional configuration taken along line XIb-XIb in FIG. Is shown.
- an insulating layer 29 is formed so as to cover the upper surface of the first wiring substrate 21.
- the insulating layer 29 has an opening 29 a that exposes a part of the first electrode 25.
- the first electrode 25 and the opening 29a have the same planar shape and area. Further, the first electrode 25 and the opening 29a are arranged so as to overlap each other with a shift of 45 °.
- the area of the opening 29a is larger than the area of the portion of the first electrode 25 exposed from the opening 29a. That is, the opening 29a exposes a part of the first electrode 25 and a part of the first wiring board 21 where the first electrode 25 is not formed. Further, the first electrode 25 is partially covered with the insulating layer 29.
- FIG. 12A to 12C show a process of connecting the first semiconductor device 20 and the second semiconductor device 30.
- FIG. 12A the oxide film formed on the surface of the first electrode 25 and the surface of the solder ball 37 is removed by the action of the connection auxiliary material 51 by applying heat.
- FIG. 12B the connection auxiliary material 51 is pushed away by the molten solder ball 37.
- the connection auxiliary material 51 extends into the space between the first electrode 25 and the insulating layer 29, and the connection auxiliary material 51 hardly remains on the first electrode 25.
- FIG. 12C the solder ball 37 and the first electrode 25 easily come into contact with each other, and a connection failure occurs between the first semiconductor device 20 and the second semiconductor device 30. Can be suppressed.
- the first electrode 25 is covered with the insulating layer 29. For this reason, compared with the case where the whole 1st electrode 25 is exposed from the opening part 29a, the adhesiveness of the 1st electrode 25 and the 1st wiring board 21 can be improved. Therefore, the effect of improving the reliability of the connection portion between the first semiconductor device 20 and the second semiconductor device 30 can also be obtained.
- connection auxiliary material 51 when the connection auxiliary material 51 is pushed away by the solder ball 37, if there is a space for the connection auxiliary material 51 to escape, the contact between the solder ball 37 and the first electrode 25 becomes easy. For this reason, as shown to Fig.13 (a), you may arrange
- a planar opening 29a having four rounded corners may be formed.
- the planar shape of the first electrode 25 is not necessarily a square shape.
- a circular first electrode 25 and a circular opening 29a may be combined.
- the circular first electrode 25 and the square opening 29a may be combined. It is also possible to combine the rectangular first electrode 25 and the circular opening 29a.
- connection auxiliary material 51 can be easily released to the outside of the opening 29a. Can be reduced.
- the aspect ratio of the opening 29a is limited by the thickness of the insulating layer 29, the size of the first electrode 25, and the like, it may be difficult to make the aspect ratio 0.12 or less. With the configuration shown in FIG. 14, it is possible to escape the connection auxiliary material from the opening while securing the thickness of the insulating layer.
- the insulating layer 29 is formed of a first layer 29A and a second layer 29B that are sequentially formed from the first wiring board side. Further, a lower opening 29b is formed in the first layer 29A, and an upper opening 29c exposing the lower opening 29b is formed in the second layer 29B.
- the width w2 of the upper opening 29c is larger than the width w1 of the lower opening 29b. For this reason, the area of the portion where the upper opening 29c is exposed is larger than the area of the lower opening 29b. That is, the upper opening 29c exposes the lower opening 29b and the upper surface of the surrounding first layer 29A.
- connection auxiliary material 51 pushed away by the solder balls 37 spreads on the first layer 29A, and further spreads on the second layer 29B. . For this reason, the connection auxiliary material 51 hardly remains on the first electrode 25, and it is possible to suppress the occurrence of connection failure between the first semiconductor device 20 and the second semiconductor device 30.
- the aspect ratio of the lower opening 29b is preferably 0.12 or less.
- the first electrode 25, the lower opening 29b, and the upper opening 29c may have the same planar shape.
- the planar shape of the first electrode 25, the lower opening 29b, and the upper opening 29c can all be square or circular.
- at least one of the first electrode 25, the lower opening 29b, and the upper opening 29c may have a different planar shape.
- a convex portion 25a may be provided on a portion of the first electrode 25 exposed from the opening 29a.
- the convex portion 25a may be formed by solder using a printing method or the like, for example.
- the convex portion 25a is generally hemispherical as shown in FIG. Moreover, you may form with copper or tin etc. using an electroplating method etc.
- the convex part 25a becomes a rectangular parallelepiped shape or a column shape generally.
- the convex portion 25 a does not necessarily have such a shape, and the upper end portion of the convex portion 25 a only has to protrude from the upper surface of the insulating layer 29. Further, even when the upper end portion of the convex portion 25a does not protrude from the upper surface of the insulating layer 29, the value obtained by dividing the distance from the upper end portion of the convex portion 25a to the upper surface of the insulating layer 29 by the width of the concave portion 25a. If it is 0.12 or less, connection failure can be reduced as in the case where the aspect ratio of the recess 29a is reduced.
- the planar shape of the first electrode 25 and the opening 29a can be a square shape or a circular shape.
- the first electrode 25 and the opening 29a may have different planar shapes.
- the first electrode 25 includes, for example, a sequentially formed laminate of a nickel plating layer and a gold plating layer, a laminate of a nickel plating layer, a palladium plating layer, and a gold plating layer, and the like. do it. Further, it may be formed of an alloy of tin and lead or an alloy of tin, silver and copper, etc., and is formed by applying a flux treatment to a predetermined position of the wiring pattern formed on the first wiring board 21. May be.
- the present invention can also be applied to a case where three or more semiconductor devices are stacked.
- the semiconductor device according to the present embodiment and the modified example is useful both in the pre-stack system and the on-board stack system.
- Each semiconductor device may be equipped with two or more semiconductor elements.
- the semiconductor element mounting method may be a wire bonding method or a flip chip method.
- FIG. 11 shows an example in which the first electrode 25 and the opening 29a have a planar rectangular shape, and the positions of the apexes of the first electrode 25 and the opening 29a are shifted by 45 °.
- the planar shape of the first electrode 25 and the opening 29a is not limited to a rectangular shape, and the planar shape of the first electrode 25 and the opening 29a is an n-gon (n is an integer of 3 or more).
- the opening 29a may be arranged at a position where the position of the apex is shifted by 180 / n degrees. Further, as long as the vertices do not overlap, the deviation may not be 180 / n degrees.
- the semiconductor device of the present disclosure can suppress the occurrence of connection failure between semiconductor devices and can realize a stacked semiconductor device with high connection reliability, and is particularly useful as a stacked semiconductor device in which a plurality of semiconductor devices are stacked. It is.
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Abstract
半導体装置は、第1の半導体装置20及び第1の半導体装置20の上に積層された第2の半導体装置30を備えている。第1の半導体装置20は、第1の配線基板21、第1の配線基板21の上面に設けられた第1の半導体素子23、第1の配線基板21の上面に設けられた第1の電極25及び第1の電極25の一部を露出する開口部29aを有する絶縁層29を有する。第2の半導体装置30は、第2の配線基板31、第2の配線基板31の上面に設けられた第2の半導体素子33、第2の配線基板31の下面に設けられた第2の電極35及び第2の電極35と接続された装置間接続端子37を有している。第1の電極25における開口部29aから露出した部分の面積は、開口部29aの面積よりも小さい。
Description
本開示は、半導体装置に関し、特に複数の半導体装置がはんだボールを介して接続された積層型の半導体装置に関する。
電子機器をより小型化するためには、電子機器に用いる半導体装置の実装密度を向上させることが重要である。携帯電話を中心としたモバイル機器では、複数の半導体装置(半導体パッケージ)が積層された積層型の半導体装置(POP:パッケージオンパッケージ(Package On Package))を搭載することにより、半導体装置の高密度実装を実現している。
プリント基板の上に複数の半導体装置が積層された実装構造体を製造する方法として、プリスタック方式とオンボードスタック方式がある。
プリスタック方式の場合には、まず、複数の半導体装置をそれぞれ製造した後、各半導体装置に対して良否判定を実施する。次に、複数の半導体装置を積層して積層型の半導体装置を作製した後、作製された積層型の半導体装置をプリント基板に電気的に接続する。
オンボードスタック方式の場合には、複数の半導体装置を1つずつ順番にプリント基板に実装し、プリント基板の上に積層型の半導体装置を形成する。
半導体装置は、一般に配線基板の上面に半導体素子をフリップオンチップ等の方法により搭載し、配線基板の下面に外部接続端子を形成する。一般に、複数の外部接続用端子が配線基板の下面に格子状に配置された半導体装置はエリアアレイ型半導体装置と呼ばれており、外部接続用端子がはんだボールからなる半導体装置はボールグリッドアレイ(BGA)型半導体装置と呼ばれている。実装構造体の厚さをできるだけ薄くするために、配線基板における半導体素子よりも外側にはんだボール等を配置する。
配線基板に半導体素子をフリップチップ接続したBGA型半導体装置では半導体素子と配線基板との熱膨張係数が異なるため、半導体装置の製造中に反りが発生する。さらに、この反りは、BGA型半導体装置を薄くするほど大きくなる。
半導体装置の反りが大きくなると、積層型の半導体装置を形成した場合に、半導体装置に大きな応力が加わる。特に、半導体装置同士を積層したはんだ接合部において応力が大きくなり、電気的導通の不良が発生する。
このような問題を解決するために、下側の半導体装置の配線基板の上面とはんだボールとの接着面積を、上側の半導体装置の配線基板の下面とはんだボールとの接着面積よりも小さくすることが検討されている(例えば、特許文献1を参照。)。接着面積を加わる応力の大きさに応じた大きさにすることができる。
しかし、前記従来の積層型の半導体装置には、以下のような問題がある。例えば、第1の半導体装置と第2の半導体装置とを積層する際に生じる歪みは、配線基板と半導体素子との熱膨張係数の違いによるものだけではく、2つの半導体装置を接続するリフロー工程における加熱によっても生じる。リフロー工程における加熱により2つの半導体装置のそれぞれに反りが生じ、各半導体装置に自由な変形が生じる。このため、リフロー工程中に第1の半導体装置のはんだボールが第2の半導体装置の電極の上面から離れ、第1の半導体装置と第2の半導体装置とを電気的に接続することができない。接着面積を変えることによってこの問題を解決することはできない。
この不具合は、プリスタック方式の場合だけでなく、オンボードスタック方式の場合にも生じうる。
さらに、本願発明者らは、積層型の半導体装置を形成する場合に、新たな要因が存在することを見出した。
本開示は、半導体装置間における接続不良の発生を抑制し、接続信頼性が高い積層型の半導体装置を実現できるようにすることを目的とする。
前記の目的を達成するため、本開示は半導体装置を、装置間接続端子と電極との接続を行う際に、電極の上から接続補助材を十分に押しのけることが可能な構造とする。
具体的に、第1例の半導体装置は、第1の半導体装置及び第1の半導体装置の上に積層された第2の半導体装置を備えている。第1の半導体装置は、第1の配線基板、第1の配線基板の上面に設けられた第1の半導体素子、第1の配線基板の上面に設けられた第1の電極及び第1の配線基板の上面に設けられ、第1の電極の一部を露出する開口部を有する絶縁層を有する。第2の半導体装置は、第2の配線基板、第2の配線基板の上面に設けられた第2の半導体素子、第2の配線基板の下面に設けられた第2の電極及び第2の電極と接続された装置間接続端子を有している。第1の電極における開口部から露出した部分の面積は、開口部の面積よりも小さい。
第1例の半導体装置は、第1の電極における開口部から露出した部分の面積が開口部の面積よりも小さい。このため、第1の電極の上に存在する接続補助材を、第1の電極と絶縁層との間のスペースに逃がすことができる。従って、第1の電極と装置間接続端子との接続が容易となり、第1の半導体装置と第2の半導体装置との接続不良の発生を抑えることができる。また、第1の電極の一部が開口部から露出しているため、第1の電極が完全に露出している場合と比べて、第1の電極と第1の配線基板との密着性を向上できる。このため、第1の半導体装置と第2の半導体装置との接続部分における信頼性をさらに向上できる。
第1例の半導体装置において、第1の電極と開口部とは、平面形状及び面積が同一であり、開口部は、第1の電極の一部と第1の配線基板における第1の電極が形成されていない部分とを露出するように形成されていてもよい。
この場合において、第1の電極及び開口部の平面形状は、n角形形状であってもよく、さらに、第1の電極は、開口部に対して、180/n度回転して配置されていてもよい。
また、第1の電極の平面形状及び開口部の平面形状は、複数の頂点を有する角形形状であってもよい。さらに、第1の電極における複数の頂点は、開口部における複数の頂点とそれぞれ重ならないように配置されていてもよい。
第1例の半導体装置において、第1の電極と開口部とは、平面形状及び面積の少なくとも一方が互いに異なっていてもよい。
第2例の半導体装置は、第1の半導体装置及び第1の半導体装置の上に積層された第2の半導体装置を備えている。第1の半導体装置は、第1の配線基板、第1の配線基板の上面に設けられた第1の半導体素子、第1の配線基板の上面に設けられた第1の電極及び第1の配線基板の上面に設けられ、第1の電極の一部を露出する開口部を有する絶縁層を有する。第2の半導体装置は、第2の配線基板、第2の配線基板の上面に設けられた第2の半導体素子、第2の配線基板の下面に設けられた第2の電極及び第2の電極と接続された装置間接続端子を有している。絶縁層は、第1の配線基板側から順次積層された第1の層及び第2の層を有している。開口部は、第1の層に形成された下部開口部と第2の層に形成された上部開口部とにより形成され、上部開口部の幅は、下部開口部の幅よりも大きい。
第2例の半導体装置は、開口部が第1の層に形成された下部開口部と第2の層に形成された上部開口部とにより形成され、上部開口部の幅が下部開口部の幅よりも大きい。このため、第1の電極の上を覆う接続補助材は、第1の層の上へ押し拡げられ、さらに第2の層の上へ押し拡げられる。このため、下部開口部のアスペクト比を小さくすれば第1の電極と装置間接続端子との接続を容易に行うことができる。また、絶縁層が2層になっているため、第1の層を薄くして下部開口部のアスペクト比を小さくしても、絶縁層全体の厚さを確保することができる。
第2例の半導体装置において、下部開口部のアスペクト比は、0.12以下とすればよい。
第3例の半導体装置は、第1の半導体装置及び第1の半導体装置の上に積層された第2の半導体装置を備えている。第1の半導体装置は、第1の配線基板、第1の配線基板の上面に設けられた第1の半導体素子、第1の配線基板の上面に設けられた第1の電極及び第1の配線基板の上面に設けられ、第1の電極の一部を露出する開口部を有する絶縁層を有する。第2の半導体装置は、第2の配線基板、第2の配線基板の上面に設けられた第2の半導体素子、第2の配線基板の下面に設けられた第2の電極及び第2の電極と接続された装置間接続端子を有している。第1の電極は、上端部が絶縁層の上面よりも突出した凸部を有している。
第3例の半導体装置は、上端部が絶縁層の上面よりも突出した凸部を第1の電極が有している。このため、開口部のアスペクト比によらず第1の電極の上から接続補助材を容易に押しのけることができる。従って、第1の電極と装置間接続端子との接続が容易にでき、第1の半導体装置と第2の半導体装置との接続不良の発生を抑えることができる。
第3例の半導体装置において、凸部の上端部は、絶縁層の上面から10μm以上突出していればよい。
第3例の半導体装置において、凸部ははんだ、銅又はスズにより形成すればよい。
本開示の半導体装置によれば、半導体装置間における接続不良の発生を抑制し、接続信頼性が高い積層型の半導体装置を実現できる。
まず、本願発明者らが見出した新たな課題について説明する。まず、図1に示すようにして、プリスタック方式により評価用の半導体装置を作成した。
まず、図1(a)に示すように、積層した際に下側の半導体装置となる第1の半導体装置120を固定治具141に搭載する。第1の半導体装置120は、第1の配線基板121の上面に搭載された第1の半導体素子123を有している。第1の配線基板121の上面における第1の半導体素子123よりも外側の領域には、第1の電極135が形成されている。第1の配線基板121の第1の半導体素子123が搭載された面と反対側の面(下面)には、基板接続端子であるはんだボール127が形成されている。
次に、図1(b)に示すように、接続補助材151をスキージ161によりスキージ台162上に成膜する。続いて、第2の半導体装置130に設けられた装置間接続端子であるはんだボール137に転写する。第2の半導体装置130は、積層した際に上側の半導体装置となり、第2の配線基板131と、第2の配線基板131の上面に接着材134を介して搭載された第2の半導体素子133を有している。はんだボール137は、第1の半導体装置120と第2の半導体装置130とを接続する装置間接続端子となる。はんだボール137は、第2の配線基板131の第2の半導体素子133が搭載された面と反対側の面(下面)に設けられている。第2の半導体素子133はワイヤボンディングにより実装されており、封止樹脂139により封止されている。なお、第2の半導体素子133はフリップチップ実装されていてもよい。
次に、図1(c)に示すように、はんだボール137に接続補助材151を転写した第2の半導体装置130を第1の半導体装置120の上に搭載する。
次に、図1(d)に示すリフロー工程により第1の半導体装置120と第2の半導体装置130との接続部分を240℃~260℃付近に加熱し、はんだボール137を溶融させ、第1の半導体装置120と第2の半導体装置130とを電気的及び物理的に接続する。
最後に、電気チェッカーを用いて、第1の半導体装置120と第2の半導体装置130とが電気的に接続していることを確認し良否判定を行う。
図2は、第1の電極125が形成された部分を拡大して示している。第1の配線基板121の上には、第1の電極125の一部を露出する開口部129aを有する絶縁層129が形成されている。本願発明者らは、評価用の半導体装置の接続不良の発生率が、開口部129aの深さdを幅wで割った値であるアスペクト比によって変化することを見出した。図3は、開口部129aのアスペクト比と、接続不良の発生率との関係とを示している。図3に示すように、開口部129aのアスペクト比が大きくなると、接続不良が発生する。
図4(a)は、接続不良が発生した半導体装置の断面であり、図4(b)は接続不良が発生した箇所を拡大して示している。図5(a)及び(b)に示すように、接続不良が発生した半導体装置は、はんだボール137と第1の電極125との間に隙間が生じている。このような接続不良は、以下のような原因によって生じると考えられる。
接続補助材は、リフロー工程の加熱中に電極及びはんだボール表面の酸化膜を、はんだと電極とが接続するまで継続的に除去するとともに、加熱中の再酸化を防ぐ効果を有しており、積層型の半導体装置を製造する際に一般的に使用されている。
図5(a)~(d)は、はんだボール137と第1の電極125とを接続するリフロー工程を工程順に示している。図5(a)は、はんだボール137が溶解する前のステップを示している。熱が加わることにより接続補助材151の作用により、第1の電極125の表面及びはんだボール137の表面に形成された酸化膜が除去される。次に、図5(b)に示すステップにおいて、第1の電極125と溶融したはんだボール137とが接続補助材151を押しのけながら接触し、はんだボール137と第1の電極125とが合金層を形成する。次に、図5(c)に示すステップにおいて、溶融したはんだボール137は接続補助材151を第1の電極125の表面上から押しのけながら、第1の電極125の上に濡れ拡がる。次に、図5(d)に示すステップにおいて、はんだボール137は凝固し、第1の電極125と電気的且つ物理的に接続される。
しかし、開口部129aのアスペクト比が大きい場合には、図6に示すように、はんだボール137が接続補助材151を十分に押しのけることができなくなる。このため、はんだボール137と第1の電極125との間に接続補助材151が残存し、はんだボール137と第1の電極125とが接触することができず、接続不良が発生すると考えられる。
接続補助材151を十分に押しのけ、はんだボール137と第1の電極125とが接触するようにするためには、アスペクト比を小さくすればよい。また、図7に示すように、第1の電極125の開口部129aから露出する部分に凸部125aを設ければ、アスペクト比を小さくした場合と同様の効果が得られると考えられる。
図8は、凸部125aの絶縁層129の上面からの突出量pと第1の半導体装置120と第2の半導体装置130との接続不良の発生率との関係を示している。図8において、突出量が負の場合は、凸部125aの上端部が絶縁層129の上面よりも下側にあることを示している。図8に示すように、凸部125aの高さを大きくすることにより接続不良を小さくでき、特に凸部125aの上端部を絶縁層129の上面よりも突出させることが好ましく、10μm以上突出させることがさらに好ましいことが明らかとなった。
図9(a)~(d)は、上端部が絶縁層129の上面よりも突出した凸部125aを形成した場合におけるはんだボール137と第1の電極125との接続工程を工程順に示している。図9(b)に示すように、第1の電極125は絶縁層129の上面から突出した凸部125aを有しているため、溶融したはんだボール137は接続補助材151を第1の電極125の上から絶縁層129へ容易に押しのけることができる。このため、はんだボール137と凸部125aとは容易に接触し、合金層を形成する。
以上のように、本願発明者らは接続補助材が電極上に残存することにより積層型に半導体装置において接続不良が発生することを明らかにした。また、はんだボールと電極とが接する際に接続補助剤が電極外に容易に押し出されるような構造とすることにより、接続不良の発生を抑制できることを見出した。以下の実施形態において、接続不良の発生を抑制した積層型の半導体装置についてさらに詳細に説明する。
(一実施形態)
図10は、一実施形態に係る実装構造体の断面構成を示している。積層型の半導体装置10がプリント基板電極15を有するプリント基板11の上面に搭載されている。半導体装置10は、第2の半導体装置30が第1の半導体装置20の上に積層されている。
図10は、一実施形態に係る実装構造体の断面構成を示している。積層型の半導体装置10がプリント基板電極15を有するプリント基板11の上面に搭載されている。半導体装置10は、第2の半導体装置30が第1の半導体装置20の上に積層されている。
第2の半導体装置30は、第2の配線基板31と、第2の電極35と、装置間接続端子であるはんだボール37とを有している。第2の配線基板31は、一般にインターポーザと呼ばれる配線パターン(不図示)が形成された基板である。
第2の配線基板31の上面の中央部には、第2の半導体素子33が接着材32を介して搭載されている。本実施形態においては、第2の半導体素子33は第2の配線基板31の上にワイヤボンディング実装されている。第2の半導体素子33の周縁部には電極端子(図示せず)が設けられており、第2の配線基板の上面に形成された配線パターンとワイヤ(図示せず)により接続されている。第2の半導体素子33及びワイヤは、第2の配線基板31の上に形成された封止樹脂39により封止されている。
第2の配線基板31の下面には、第2の電極35が形成されている。第2の電極35には、装置間接続端子であるはんだボール37が接続されている。第2の電極35は、第2の配線基板31の下面の周縁部分に格子状に設けられている。このように、第2の電極35と第2の半導体素子33とが重ならないように配置することにより、第2の電極35と第2の半導体素子とが重なる位置に配置されている場合と比べて、第2の半導体装置30の厚さを薄くすることができる。
第1の半導体装置20は、第1の配線基板21の上面の中央部に、第1の半導体素子23がフリップチップ実装等により搭載されている。第1の配線基板21は、上面に形成された第1の電極25と、下面に形成された基板接続電極26とを有している。第1の電極25と基板接続電極26とは第1の配線基板21内に形成された配線(図示せず)により接続されている。また、第1の半導体素子23と第1の電極25及び基板接続電極26との間も配線により接続されている。第1の電極25は、第1の半導体素子23の周囲における第2の半導体装置30の第2の電極35と対応する位置に設けられている。基板接続電極26は格子状に配置され、各基板接続電極26には基板接続端子であるはんだボール27が接続されている。
第1の半導体装置20のはんだボール27は、プリント基板11に設けられたプリント基板電極15と接続されている。第2の半導体装置30のはんだボール37は、第1の半導体装置20の第1の電極25と接続されている。
図11(a)及び(b)は、第1の電極25の周囲を拡大して示しており、(a)は平面構成を示し、(b)は(a)のXIb-XIb線における断面構成を示している。図11に示すように、第1の配線基板21の上面を覆うように絶縁層29が形成されている。絶縁層29は、第1の電極25の一部を露出する開口部29aを有している。図11においては、第1の電極25と開口部29aとは、平面形状及び面積が等しい。また、第1の電極25と開口部29aとは、互いに45°ずれて重なるように配置されている。このため、開口部29aの面積は、第1の電極25における開口部29aから露出した部分の面積よりも大きくなる。つまり、開口部29aは第1の電極25の一部と、第1の配線基板21における第1の電極25が形成されていない部分とを露出する。また、第1の電極25は、一部が絶縁層29に覆われた状態となる。
第1の電極25と開口部29aとをこのように配置することにより、以下のような効果が得られる。図12(a)~(c)は、第1の半導体装置20と第2の半導体装置30とを接続する工程を示している。まず、図12(a)に示すように、熱が加わることにより接続補助材51の作用により、第1の電極25の表面及びはんだボール37の表面に形成された酸化膜が除去される。次に、図12(b)に示すように溶融したはんだボール37により接続補助材51が押しのけられる。本実施形態においては、接続補助材51は第1の電極25と絶縁層29との間のスペースに拡がり、第1の電極25の上に接続補助材51が残存しにくい。このため、図12(c)に示すように、はんだボール37と第1の電極25とが容易に接触し、第1の半導体装置20と第2の半導体装置30との間における接続不良の発生を抑制できる。
また、第1の電極25は一部が絶縁層29に覆われている。このため、第1の電極25の全体が開口部29aから露出している場合と比べ、第1の電極25と第1の配線基板21との密着性を向上させることができる。従って、第1の半導体装置20と第2の半導体装置30との接続部の信頼性が向上するという効果も得られる。
なお、はんだボール37により接続補助材51が押しのけられる際に、接続補助材51が逃げるスペースがあれば、はんだボール37と第1の電極25との接触が容易となる。このため、図13(a)に示すように第1の電極25と開口部29aとが並行にずれて重なるように配置してもよい。また、図13(b)に示すように4隅が円形状にふくれた平面形状の開口部29aを形成してもよい。また、第1の電極25の平面形状は方形状である必要はない。例えば、図13(c)に示すように、円形状の第1の電極25と円形状の開口部29aとを組み合わせてもよい。また、図13(d)に示すように円形状の第1の電極25と方形状の開口部29aとを組み合わせてもよい。方形状の第1の電極25と円形状の開口部29aとを組み合わせることも可能である。
以上のように、押しのけられた接続補助材51が逃げるスペースを開口部29a内に設けることにより、アスペクト比が大きい場合にも、接続不良の発生率を抑えることが可能となる。また、接続補助材51が逃げるスペースを開口部29a内に設けなくても、開口部29aのアスペクト比を小さくすれば開口部29aの外へ接続補助材51を容易に逃がすことができるので接続不良の発生率を低減できる。しかし、開口部29aのアスペクト比は絶縁層29の厚さ及び第1の電極25のサイズ等によって制限を受けるため、アスペクト比を0.12以下にすることが困難な場合もある。図14に示すような構成とすることにより絶縁層の厚さを確保しつつ接続補助材を開口部の外へ逃がすことが可能となる。
図14に示す、変形例においては、絶縁層29を第1の配線基板側から順次形成した第1の層29Aと第2の層29Bとにより形成している。また、第1の層29Aには下部開口部29bを形成し、第2の層29Bには下部開口部29bを露出する上部開口部29cを形成している。上部開口部29cの幅w2は下部開口部29bの幅w1よりも大きい。このため、上部開口部29cが露出する部分の面積は下部開口部29bの面積よりも大きい。つまり、上部開口部29cは下部開口部29bとその周囲の第1の層29Aの上面とを露出している。このような構成とすることにより、図15に示すように、はんだボール37により押しのけられた接続補助材51は、第1の層29Aの上へ拡がり、さらに第2の層29Bの上へと拡がる。このため、第1の電極25の上に接続補助材51が残存しにく、第1の半導体装置20と第2の半導体装置30との間における接続不良の発生を抑制できる。この場合において、下部開口部29bのアスペクト比は0.12以下とすることが好ましい。
本変形例において、第1の電極25、下部開口部29b及び上部開口部29cは平面形状が同じであってもよい。例えば、第1の電極25、下部開口部29b及び上部開口部29cをすべて平面形状は方形状又は円形状とすることができる。また、第1の電極25、下部開口部29b及び上部開口部29cのうちの少なくとも1つが異なる平面形状を有していてもよい。
さらに、図16に示すように、第1の電極25における開口部29aから露出した部分に凸部25aを設けてもよい。凸部25aは例えば、印刷法等を用いてはんだにより形成すればよい。この場合には、図16(a)に示すように凸部25aは一般的に半球状となる。また、電気めっき法等を用いて銅又はスズ等により形成してもよい。この場合には、図16(b)に示すように凸部25aは一般的に直方体状又は円柱状となる。しかし、必ずしも凸部25aをこのような形状とする必要はなく、凸部25aの上端部が絶縁層29の上面よりも突出していればよい。また、凸部25aの上端部が絶縁層29の上面よりも突出していない場合であっても、凸部25aの上端部から絶縁層29の上面までの距離を凹部25aの幅で割った値が0.12以下であれば、凹部29aのアスペクト比を小さくした場合と同様に接続不良を低減できる。
本変形例において、第1の電極25及び開口部29aの平面形状は、方形状又は円形状とすることができる。また、第1の電極25及び開口部29aは互いに異なる平面形状を有していてもよい。
本実施形態及び変形例において、第1の電極25は、例えば、順次形成されたニッケルめっき層と金めっき層との積層体、ニッケルめっき層とパラジウムめっき層と金めっき層との積層体等とすればよい。また、スズと鉛との合金又はスズと銀と銅との合金等により形成してもよく、第1の配線基板21に形成された配線パターンの所定の位置に、フラックス処理を施すことにより形成してもよい。
また、2つの半導体装置を積層する例を示したが、3つ以上の半導体装置を積層する場合にも適用することができる。本実施形態及び変形例の半導体装置は、プリスタック方式においても、オンボードスタック方式においても有用である。各半導体装置は2つ以上の半導体素子を搭載していてもよい。半導体素子の搭載方法は、ワイヤボンディング法であっても、フリップチップ法であってもよい。
図11では、第1の電極25及び開口部29aが平面方形状であり、第1の電極25と開口部29aとの頂点の位置が45°ずれて配置された例を示した。第1の電極25及び開口部29aが平面方形状は方形状に限らず、第1の電極25及び開口部29aの平面形状をn角形(nは3以上の整数)とし、第1の電極25と開口部29aとを、頂点の位置が180/n度ずれた位置に配置してもよい。また、頂点が重ならないようにすれば、ずれは180/n度でなくてもよい。
本開示の半導体装置は、半導体装置間における接続不良の発生を抑制し、接続信頼性が高い積層型の半導体装置を実現でき、特に複数の半導体装置が積層された積層型の半導体装置等として有用である。
10 半導体装置
11 プリント基板
15 プリント基板電極
20 第1の半導体装置
21 第1の配線基板
23 第1の半導体素子
25 第1の電極
25a 凸部
26 基板接続電極
27 はんだボール
29 絶縁層
29A 第1の層
29B 第2の層
29a 開口部
29b 下部開口部
29c 上部開口部
30 第2の半導体装置
31 第2の配線基板
33 第2の半導体素子
34 接着材
35 第2の電極
37 はんだボール
39 封止樹脂
51 接続補助材
120 第1の半導体装置
121 第1の配線基板
123 第1の半導体素子
125 第1の電極
125a 凸部
127 はんだボール
129 絶縁層
129a 開口部
130 第2の半導体装置
131 第2の配線基板
133 第2の半導体素子
134 接着材
135 第1の電極
137 はんだボール
139 封止樹脂
141 固定治具
151 接続補助材
161 スキージ
162 スキージ台
11 プリント基板
15 プリント基板電極
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29 絶縁層
29A 第1の層
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29c 上部開口部
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129a 開口部
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134 接着材
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137 はんだボール
139 封止樹脂
141 固定治具
151 接続補助材
161 スキージ
162 スキージ台
Claims (12)
- 半導体装置は、
第1の半導体装置及び該第1の半導体装置の上に積層された第2の半導体装置を備え、
前記第1の半導体装置は、第1の配線基板、該第1の配線基板の上面に設けられた第1の半導体素子、前記第1の配線基板の上面に設けられた第1の電極及び前記第1の配線基板の上面に設けられ、前記第1の電極の一部を露出する開口部を有する絶縁層を有し、
前記第2の半導体装置は、第2の配線基板、該第2の配線基板の上面に設けられた第2の半導体素子、前記第2の配線基板の下面に設けられた第2の電極及び前記第2の電極と接続された装置間接続端子を有し、
前記第1の電極における前記開口部から露出した部分の面積は、前記開口部の面積よりも小さい。 - 請求項1に記載の半導体装置において、
前記第1の電極と前記開口部とは、平面形状及び面積が同一であり、
前記開口部は、前記第1の電極の一部と前記第1の配線基板における前記第1の電極が形成されていない部分とを露出するように形成されている。 - 前記第1の電極及び前記開口部の平面形状は、n角形形状であることを特徴とする請求項2に記載の半導体装置。
- 前記第1の電極は、前記開口部に対して、180/n(度)回転して配置されていることを特徴とする請求項3に記載の半導体装置。
- 請求項2に記載の半導体装置において、
前記第1の電極の平面形状及び前記開口部の平面形状は、複数の頂点を有する多角形形状である。 - 請求項5に記載の半導体装置において、
前記第1の電極における前記複数の頂点は、前記開口部における前記複数の頂点とそれぞれ重ならないように配置されている。 - 請求項1に記載の半導体装置において、
前記第1の電極と前記開口部とは、平面形状及び面積の少なくとも一方が互いに異なっている。 - 半導体装置は、
第1の半導体装置及び該第1の半導体装置の上に積層された第2の半導体装置を備え、
前記第1の半導体装置は、第1の配線基板、該第1の配線基板の上面に設けられた第1の半導体素子、前記第1の配線基板の上面に設けられた第1の電極及び前記第1の配線基板の上面に設けられ、前記第1の電極の一部を露出する開口部を有する絶縁層を有し、
前記第2の半導体装置は、第2の配線基板、該第2の配線基板の上面に設けられた第2の半導体素子、前記第2の配線基板の下面に設けられた第2の電極及び前記第2の電極と接続された装置間接続端子を有し、
前記絶縁層は、前記第1の配線基板側から順次積層された第1の層及び第2の層を有し、
前記開口部は、前記第1の層に形成された下部開口部と前記第2の層に形成された上部開口部とにより形成され、
前記上部開口部の幅は、前記下部開口部の幅よりも大きい。 - 請求項8に記載の半導体装置において、
前記下部開口部のアスペクト比は、0.12以下である。 - 半導体装置は、
第1の半導体装置及び該第1の半導体装置の上に積層された第2の半導体装置を備え、
前記第1の半導体装置は、第1の配線基板、該第1の配線基板の上面に設けられた第1の半導体素子、前記第1の配線基板の上面に設けられた第1の電極及び前記第1の配線基板の上面に設けられ、前記第1の電極の一部を露出する開口部を有する絶縁層を有し、
前記第2の半導体装置は、第2の配線基板、該第2の配線基板の上面に設けられた第2の半導体素子、前記第2の配線基板の下面に設けられた第2の電極及び前記第2の電極と接続された装置間接続端子を有し、
前記第1の電極は、上端部が前記絶縁層の上面よりも突出した凸部を有している。 - 請求項10に記載の半導体装置において、
前記凸部の上端部は、前記絶縁層の上面から10μm以上突出している。 - 請求項10に記載の半導体装置において、
前記凸部は、はんだ、銅又はスズからなる。
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