JP6184061B2 - 積層型半導体装置及び電子機器 - Google Patents

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Description

本発明は、複数の半導体パッケージを多段に積層したパッケージ・オン・パッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ：ＰｏＰ）構造の積層型半導体装置、及び積層型半導体装置を搭載した電子機器に関する。
半導体パッケージの一形態として、ＰｏＰ構造の積層型半導体装置が知られている（特許文献１参照）。これは、上段半導体パッケージである第１半導体パッケージと、下段半導体パッケージである第２半導体パッケージとを積層配置し、半導体パッケージ同士をはんだボールにより接合した構造である。
第１半導体パッケージは、第１半導体素子と、第１半導体素子が実装された第１プリント配線板とを有している。この第１半導体パッケージの第１半導体素子は、封止樹脂で封止されている。また、第２半導体パッケージは、第２半導体素子と、第２半導体素子が実装されたプリント配線板とを有している。第１半導体素子は、例えばＤＤＲメモリ等の半導体チップであり、第２半導体素子は、例えばシステムＬＳＩ等の半導体チップである。
各半導体パッケージのプリント配線板には、表面の配線パターンを被覆するソルダーレジストが形成されており、各ソルダーレジストに同一径の開口を設けることで、各プリント配線板に形成された導体ランドを露出させている。そして、各半導体パッケージのプリント配線板のランド同士を、はんだボールによりはんだ接合して積層型半導体装置が形成されている。近年のシステムにおいて、これら開口は数百個におよぶ。このため、開口面積を合計した合計面積は、プリント配線板のスペースの３０％程度を占めている。
特開２０１１−１４７５７号公報
第２半導体パッケージの線膨張率は、第２プリント配線板の特性により、例えば２８ｐｐｍ／℃である。線膨張率の差を小さくするため、理想的には、第１半導体パッケージの線膨張率も、第１プリント配線板の線膨張率によることが望ましい。
しかし、第１半導体パッケージでは、第１半導体素子がプリント配線板の線膨張率とは異なる線膨張率の封止樹脂で封止されているため、封止樹脂の線膨張率（例えば１０ｐｐｍ／℃）が影響する。特に、封止樹脂が第１プリント配線板に比べて厚い場合、封止樹脂の線膨張率が支配的となる。この場合、第２半導体パッケージは、第１半導体パッケージに対して、相対的に１８ｐｐｍ／℃で水平方向へ変形することとなる。
また第１半導体パッケージでは、第１半導体素子と第１プリント配線板との線膨張率の差による第１プリント配線板の反りが、封止樹脂により抑制されている。これに対し、第２半導体パッケージでは、第２半導体素子が封止樹脂で封止されていない場合、第２プリント配線板の反りが抑制されない。この場合、第２半導体パッケージは垂直方向へも変形することとなる。
すなわち、各半導体パッケージの線膨張率の違いから、電子機器のＯｎ／Ｏｆｆに伴う温度変化により、第２半導体パッケージは第１半導体パッケージに対し、相対的に水平方向（更には垂直方向）に変形する。この結果、熱応力が、はんだ接合部分のうち、第２プリント配線板におけるソルダーレジストの開口端における接触点に集中し、はんだ接合部分にクラックが発生する。このため、熱応力に対する耐性が劣化し、積層型半導体装置、ひいてはこれを搭載した電子機器の寿命が短縮する。
この問題に対し、封止樹脂を薄くし、線膨張率の差を低減することが一般的となっているが、近年ではシステムの大規模化に伴い、積層型半導体装置に対しては小型化が要求されている。この要求に応えるため、回路を高密度に結線し、プリント配線板には微細な配線を用いて、層間をつなぐヴィアを小径化し、プリント配線板を薄くするようにしている。このように、近年では第１プリント配線板においても薄くする傾向にあり、封止樹脂を薄くするだけでは、第１半導体パッケージと第２半導体パッケージとの線膨張率の差を小さくするのに十分ではなく、更なる改良が求められていた。
そこで、本発明は、第１半導体パッケージと第２半導体パッケージとを接合するはんだにおける接合信頼性を向上させる積層型半導体装置、及び積層型半導体装置を搭載した電子機器を提供することを目的とするものである。
本発明の積層型半導体装置は、第１プリント配線板、前記第１プリント配線板の第１表層に実装された第１半導体素子、及び前記第１半導体素子を封止した封止樹脂を有する第１半導体パッケージと、第２プリント配線板、及び前記第２プリント配線板に実装された第２半導体素子を有する第２半導体パッケージと、を備え、前記第１プリント配線板は、前記第１表層とは反対側の第２表層に形成された第１ランドと、前記第２表層に形成され、前記第１ランドの一部を覆い、一部を露出させることで第１開口を形成する第１ソルダーレジストと、を備え、前記第２プリント配線板は、前記第１プリント配線板の第２表層に対向する表層に形成され、前記第１ランドに対向する第２ランドと、前記表層に形成され、前記第２ランドの一部を覆い、一部を露出させることで前記第１開口に対向する第２開口を形成する第２ソルダーレジストと、を備え、前記第１ランドと前記第２ランドとが、前記第１開口及び前記第２開口を通じてはんだ接合され、前記第１開口の開口面積が、前記第２開口の開口面積よりも小さく、前記第２開口の開口面積に対する前記第１開口の開口面積の比が、０．５６以上０．８１以下であり、かつ、前記第１開口の深さが、前記第２開口の深さよりも大きいことを特徴とする。
本発明によれば、第１半導体パッケージと第２半導体パッケージとを接合するはんだにおける接合信頼性を向上させることが可能となる。
本発明の第１実施形態に係る積層型半導体装置の概略構成を示す断面図である。 本発明の第１実施形態に係る積層型半導体装置のはんだボール近傍を拡大した断面図である。 本発明の第２実施形態に係る積層型半導体装置のはんだボール近傍を拡大した断面図である。 実施例１における積層型半導体装置のはんだ部の第２接触点に作用するひずみをシミュレートした結果を示す図である。 実施例１における積層型半導体装置の熱疲労試験の結果を示す図である。 実施例２において第２開口の径を固定し、第１開口の径を変化させたときの第１、第２接触点に発生するひずみをシミュレートした結果を示す図である。 第１開口の深さを変化させたときの第１接触点に発生するひずみをシミュレートした結果を示す図である。
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
［第１実施形態］
図１は、本発明の第１実施形態に係る積層型半導体装置の概略構成を示す断面図である。図１において、積層型半導体装置１００は、ＰｏＰ構造の積層型半導体パッケージであり、第１半導体パッケージとしての上段半導体パッケージ１０１と、第２半導体パッケージとしての下段半導体パッケージ２０１とを備えている。そして、積層型半導体装置１００は、下段半導体パッケージ２０１上に上段半導体パッケージ１０１が積層され、複数のはんだボール３０１ではんだ接合されて構成されている。
上段半導体パッケージ１０１は、多層基板である第１プリント配線板としての上段インターポーザ１０２と、上段インターポーザ１０２に実装された第１半導体素子として、複数の半導体素子である複数の上段半導体チップ１０３ａ，１０３ｂと、を有している。複数の上段半導体チップ１０３ａ，１０３ｂは、互いに上下方向に積層されている。上段インターポーザ１０２は、平面に垂直な方向から見て、四角形状（例えば正方形状）に形成されている。また、各上段半導体チップ１０３ａ，１０３ｂも、平面に垂直な方向から見て、四角形状（例えば正方形状）に形成されている。
下段半導体パッケージ２０１は、多層基板である第２プリント配線板としての下段インターポーザ２０２と、下段インターポーザ２０２に実装された第２半導体素子としての下段半導体チップ２０３とを有している。下段インターポーザ２０２は、平面に垂直な方向から見て、四角形状（例えば正方形状）に形成されている。また、下段半導体チップ２０３も、平面に垂直な方向から見て、四角形状（例えば正方形状）に形成されている。上段インターポーザ１０２と下段インターポーザ２０２とは、表面が同一形状かつ同一面積に形成されており、平面に垂直な方向から見て一致するように重なっている。
下段半導体チップ２０３は、例えばＬＳＩであり、上段半導体チップ１０３ａ，１０３ｂは、例えばＤＤＲメモリである。
多層基板である上段インターポーザ１０２の２つの表層１１１，１１２は、複数の導体パターンが形成された配線層である。上段インターポーザ１０２の第１表層１１１には、上段半導体チップ１０３ａ，１０３ｂが実装されている。そして、複数の上段半導体チップ１０３ａ，１０３ｂ及び上段インターポーザ１０２の第１表層１１１が封止樹脂１０４で封止されている。
上段インターポーザ１０２における第１表層１１１とは反対側の第２表層１１２には、はんだ接合用の導体ランドである第１ランド１２１が複数形成されている。これら第１ランド１２１は、表面が円形状に形成されている。
また、第２表層１１２には、これら第１ランド１２１及び不図示の配線パターンを被覆する第１ソルダーレジスト１３１が形成されている。この第１ソルダーレジスト１３１には、各第１ランド１２１に対応する位置に、各第１ランド１２１の表面を露出させる第１開口１３２がそれぞれ形成されている。
図２は、本発明の第１実施形態に係る積層型半導体装置のはんだボール近傍を拡大した断面図である。第１開口１３２は、第１ランド１２１の表面の面積よりも開口面積が小さく、第１ランド１２１の表面の一部分を露出させるように形成されている。
図１に示す多層基板である下段インターポーザ２０２の２つの表層２１１，２１２は、複数の導体パターンが形成された配線層である。下段インターポーザ２０２の表層２１１には、下段半導体チップ２０３が実装されている。なお、下段半導体チップ２０３は、下段インターポーザ２０２の表層２１１とは反対側の表層２１２に実装されてもよい。
下段インターポーザ２０２における表層２１１には、はんだ接合用の導体ランドである第２ランド２２１が複数形成されている。これら第２ランド２２１は、表面が円形状に形成されている。また、表層２１１には、これら第２ランド２２１及び不図示の配線パターンを被覆する第２ソルダーレジスト２３１が形成されている。この第２ソルダーレジスト２３１には、各第２ランド２２１に対応する位置に、各第２ランド２２１の表面を露出させる第２開口２３２がそれぞれ形成されている。
第２開口２３２は、図２に示すように、第２ランド２２１の表面の面積よりも開口面積が小さく、第２ランド２２１の表面の一部分を露出させるように形成されている。
図１に示すように、各第１ランド１２１と各第２ランド２２１とは、互いに対向する位置に形成されており、各第１開口１３２と各第２開口２３２とは、互いに対向する位置に形成されている。第１ランド１２１は、格子状に配置されたペリフェラル配置としている。そして、第１ランド１２１に対向する第２ランド２２１も、格子状に配置されたペリフェラル配置としている。
そして、第１ランド１２１と第２ランド２２１とが第１開口１３２及び第２開口２３２を通じてはんだボール３０１によりはんだ接合されている。つまり、第１ランド１２１と第２ランド２２１とをはんだボール３０１で接合することで、はんだ部３０２が形成されている。
本第１実施形態では、第１開口１３２は、図２に示すように、開口端に向かって末広がりの円柱台形状に形成されている。なお、第１開口１３２が円柱形状に形成されていてもよい。つまり、第１ソルダーレジスト１３１の表面に垂直な方向から見て、第１開口１３２が円形状に形成されているのがよい。これにより、熱応力がはんだボール３０１で形成されたはんだ部３０２の円周方向の一部分に集中するのが抑制される。
また、第２開口２３２は、開口端に向かって末広がりの円柱台形状に形成されている。なお、第２開口２３２が円柱形状に形成されていてもよい。つまり、第２ソルダーレジスト２３１の表面に垂直な方向から見て、第２開口２３２が円形状に形成されているのがよい。これにより、熱応力がはんだボール３０１で形成されたはんだ部３０２の円周方向の一部分に集中するのが抑制される。
図１に示すように、下段半導体チップ２０３は、下段インターポーザ２０２の表層２１１に形成された導体ランド２４１にバンプ２４２で接合されている。なお、下段インターポーザ２０２における表層２１２には、不図示の導体ランドに接続された複数のはんだボール４０１が設けられている。
はんだボール３０１で形成されたはんだ部３０２は、表面張力により、図２に示すように、第１開口１３２及び第２開口２３２の外側に張り出す領域をもち、球面を形成している。点Ｘ１は、はんだ部３０２において、第１ソルダーレジスト１３１の第１開口１３２の開口端に接触する第１接触点である。点Ｘ２は、はんだ部３０２において、第２ソルダーレジスト２３１の第２開口２３２の開口端に接触する第２接触点である。
なお、本第１実施形態では、はんだ部３０２は、各ソルダーレジスト１３１，２３１の表面にはみ出していないものとして説明するが、各ソルダーレジスト１３１，２３１の表面にはみ出していてもよい。
本第１実施形態では、上段インターポーザ１０２の線膨張率は、下段インターポーザ２０２の線膨張率と略同一である。また、封止樹脂１０４の線膨張率は、インターポーザ１０２、２０２の線膨張率よりも小さい。上段半導体パッケージ１０１は、複数の上段半導体チップ１０３ａ，１０３ｂを有しているので、封止樹脂１０４の上下方向の厚さが、上段インターポーザ１０２よりも厚く、上段半導体パッケージ１０１の線膨張率は、封止樹脂１０４の線膨張率が支配的となる。したがって、下段インターポーザ２０２は、上段インターポーザ１０２に対して相対的に矢印Ａ方向に示す水平方向に変形する。
また、本第１実施形態では、下段半導体チップ２０３は、封止樹脂で封止されていない。従って、下段半導体チップ２０３の動作による発熱により下段半導体チップ２０３と下段インターポーザ２０２との線膨張率の差によって生じる下段インターポーザ２０２の反りが抑制されず、下段インターポーザ２０２は、矢印Ｂ方向に示す垂直方向に変形する。
本第１実施形態では、第１開口１３２の開口面積を、第２開口２３２の開口面積よりも小さくしている。言い換えれば、第２開口２３２の開口面積を、第１開口１３２の開口面積よりも大きくしている。即ち、第１開口１３２の開口端は、直径φ１の円形であり、第２開口２３２の開口端は、直径φ１よりも大きい直径φ２の円形である。
ここで、図２に示すように、第１ソルダーレジスト１３１の表面とはんだ部３０２の表面との接触角度、即ち、第１ソルダーレジスト１３１の表面に対するはんだ部３０２の濡れ角度をθ１とする。本第１実施形態では、角度θ１は、第１接触点Ｘ１における角度である。また、第２ソルダーレジスト２３１の表面とはんだ部３０２の表面との接触角度、第２ソルダーレジスト２３１の表面に対するはんだ部３０２の濡れ角度をθ２とする。本第１実施形態では、角度θ２は、第２接触点Ｘ２における角度である。そして、本第１実施形態では、角度θ１及び角度θ２が周方向全体で鋭角となるように、第１開口１３２と第２開口２３２とを対向させている。これにより、下段半導体チップ２０３と上段インターポーザ１０２との距離を確保することができる。
なお、はんだ部を中央がくびれた形状とすることにより、角度θ１及び角度θ２を周方向全体で鈍角とした場合にも、ひずみの集中を回避することができると考えられるが、その場合には工程を複雑化させる必要が生じる。詳しくは、上段パッケージと下段パッケージを接合する工程、また積層型半導体装置をマザー基板と接合する工程において、上段パッケージと下段パッケージの間隔を一定に保持したまま加熱させる必要がある。本第１実施形態によれば、このように工程を複雑化させることなく、接合信頼性を向上することができる。
特に、第１開口１３２の中心Ｃ１と第２開口２３２の中心Ｃ２とが一致しているのが好ましい。具体的には、第１開口１３２間のピッチと第２開口２３２間のピッチを一致させて、第１開口１３２と第２開口２３２とを対向させれば、第１開口１３２の中心Ｃ１と第２開口２３２の中心Ｃ２とを一致させることができる。
ここで、各インターポーザ１０２，２０２は、温度に応じて水平方向の長さが異なるので、ある特定の温度環境下で第１開口１３２の中心Ｃ１と第２開口２３２の中心Ｃ２とが一致していればよい。例えば、製造工程において第１ランド１２１と第２ランド２２１とをはんだボール３０１ではんだ接合する場合である。また例えば、下段半導体チップ２０３及び上段半導体チップ１０３ａ，１０３ｂの動作を停止している場合、又は下段半導体チップ２０３及び上段半導体チップ１０３ａ，１０３ｂのうち少なくとも１つを動作させている場合等である。
図２において、はんだ部３０２には、封止樹脂１０４と下段インターポーザ２０２との線膨張率の差により、熱応力が加わる。本第１実施形態では、第２開口２３２を第１開口１３２に対して小さい径としているので、はんだ部３０２と第２ソルダーレジスト２３１とのなす角度θ２が大きくなる。同時に、角度θ１は小さくなる。このことで、第２接触点Ｘ２へ集中していた力が、第１接触点Ｘ１及び第２接触点Ｘ２に均等分散されるよう働く。従って、第２接触点Ｘ２にてはんだ部３０２に加わるひずみが低減され、クラックに対する耐性が向上される。これにより、上段半導体パッケージ１０１と下段半導体パッケージ２０１とを接合するはんだ部３０２における接合信頼性を向上させることが可能となる。
また、本第１実施形態では、各開口１３２，２３２が底面から開口端に向かって末広がる円柱台形状に形成されているので、各開口１３２，２３２の開口端においてはんだ部３０２に作用する力を軽減している。これにより、はんだ部３０２にクラックが発生するのを効果的に抑制することができ、より積層型半導体装置１００の寿命を向上させることができる。
［第２実施形態］
次に、本発明の第２実施形態に係る積層型半導体装置について説明する。図３は、本発明の第２実施形態に係る積層型半導体装置のはんだボール近傍を拡大した断面図である。なお、本第２実施形態において、上記第１実施形態と同様の構成については、同一符号を付してその説明を省略する。
本第２実施形態における積層型半導体装置では、第１ソルダーレジスト１３１Ａの第１開口１３２Ａの深さｔ１が、第２ソルダーレジスト２３１の第２開口２３２の深さｔ２よりも大きい。
第１開口１３２Ａにある程度の深さがある場合、はんだ部３０２に加わる力の一部は、第１ソルダーレジスト１３１Ａの第１開口１３２Ａの側壁面とはんだ部３０２との接触面に吸収される。このため第１開口１３２Ａを深くするほど、第１接触点Ｘ１に発生するひずみが小さくなる。
本第２実施形態によれば、第１接触点Ｘ１に発生するはんだ部３０２のひずみを低減できる分、第１開口１３２Ａをより小さくすることができる。このため、第２接触点Ｘ２におけるはんだ部３０２のひずみを低減できる。
ところで、第２ソルダーレジスト２３１の厚さ（第２開口２３２の深さｔ２）は、表層２１１に実装される下段半導体チップ２０３と、下段インターポーザ２０２の表層２１１に形成された導体ランド２４１とを接合するバンプ２４２の高さに依存する。一方、上段インターポーザ１０２の第２表層１１２には、バンプを介して接合される半導体素子がなく、第１ソルダーレジスト１３１Ａの厚さ（第１開口１３２Ａの深さｔ１）を調整することが可能である。
したがって、本第２実施形態における積層型半導体装置では、第２ソルダーレジスト２３１の膜厚を一定とし、第１ソルダーレジスト１３１Ａの第１開口１３２Ａの深さｔ１を、第２ソルダーレジスト２３１の第２開口２３２の深さｔ２よりも大きくしている。
これにより、第２ソルダーレジスト２３１の膜厚を、バンプ２４２を設ける部分と、はんだボール３０１を設ける部分とで異ならせる必要がなく、一定とすることができるので、製造が容易である。
［実施例１］
本実施例１では、上記第１実施形態の積層型半導体装置の構成についてシミュレーション及び実験を行った結果について説明する。
はんだボール３０１の接続前の真球状態における径を２５０μｍとした。第２開口２３２の径は２４０μｍ、第１開口１３２の径は２１０μｍ、１８０μｍとした。上段半導体パッケージ１０１と下段半導体パッケージ２０１との線膨張率の差は１８ｐｐｍ／℃とした。理解を容易とするため、はんだ部３０２の高さは一定値（１４６μｍ）とした。
図４は、実施例１における積層型半導体装置のはんだ部３０２の第２接触点Ｘ２に作用するひずみをシミュレートした結果を示す図である。また、比較のため、従来の積層型半導体装置におけるはんだ部に作用するひずみについてもシミュレートし、図３に併記した。比較例のシミュレーションでは、第１開口１３２及び第２開口２３２の径を共に２４０μｍとし、それ以外の項目については実施例１と同じとした。
図４によれば、第１開口１３２の径を小さくするほど、はんだ部３０２に作用するひずみが低減しており、比較例と比較した場合、本実施例１では第２接触点Ｘ２におけるひずみが約５０％低減していることが分かる。
図５は、実施例１における積層型半導体装置の熱疲労試験の結果を示す図である。本実施例１として、接合前におけるはんだボール３０１の径が２５０μｍ、第２開口２３２の径が２４０μｍ、第１開口１３２の径が２１０μｍ、２２０μｍのサンプルを作成した。作成したサンプルに対し、温度変化を繰り返し与え続け、はんだ部３０２にクラックが発生した時刻を統計処理し、０．１％の故障発生時間を割り出した。また比較のため、比較例として第１開口１３２の径が２４０μｍのサンプルについても試験を行い、図５に結果を併記した。
図５より、第１開口１３２の開口面積を小さくするとはんだ部３０２にクラックが発生する時間が最大で１３％長くなり、故障が発生しにくくなることが分かる。すなわち、実施例１では、比較例に対し、接合信頼性を大きく向上させることができる。
また、仮に、はんだ部３０２の高さが下段半導体チップ２０３の厚みに対し、十分大きくない場合、上段半導体パッケージ１０１と下段半導体チップ２０３とが接触し、下段半導体チップ２０３にダメージを与える。
これに対し、本実施例１によれば、従来例に対してはんだ部３０２の高さを高くすることができるため、下段半導体チップ２０３へのダメージを防止することができる。
以上、実施例１によれば、封止樹脂１０４の影響が大きい場合においても、熱疲労に対する耐性を向上することができる。従って、システムの大規模化に対する要求に応えつつ、積層型半導体装置１００における上下段半導体パッケージの接合部分の接合信頼性を向上することが可能となる。
［実施例２］
上記実施例１では、第１開口１３２を第２開口２３２に対して小さくし、第２接触点Ｘ２におけるはんだ部３０２と下段インターポーザ２０２の第２ソルダーレジスト２３１とのなす角度θ２を大きくすることで、第２接触点Ｘ２に起こるひずみを低減している。
一方で、第１開口１３２については接合面積が減少し、かつ第１接触点Ｘ１における角度θ１も更に鋭角になってゆく。このため第１接触点Ｘ１におけるはんだ部３０２のひずみは増加する傾向にある。第１接触点Ｘ１と第２の接触点Ｘ２とでひずみが同じ値となる場合が、線膨張率の差により生じた熱応力がはんだ全体に分散された状態であり、最も接合信頼性が高い。
図６は、実施例２において第２開口２３２の径を固定（ここでは２００、２４０、２７０μｍに固定）し、第１開口１３２の径を変化させたときの第１、第２接触点Ｘ１，Ｘ２に発生するひずみをシミュレートした結果を示す図である。
はんだボール３０１の接続前の真球状態における径が２５０μｍ、上段半導体パッケージ１０１と下段半導体パッケージ２０１との線膨張率の差は１８ｐｐｍ／℃とした。はんだ部３０２の高さは一定値（１４６μｍ）とした。
第１開口１３２を小さくしていった場合、第２接触点Ｘ２におけるひずみは低減する（一点破線で表示）。一方で、第１接触点Ｘ１におけるひずみは増加する（点線で表示）。これは、角度θ１が更に鋭角化にすることに加えて、第１開口１３２における接合面積の減少が要因となっており、第２接触点Ｘ２におけるひずみよりも大きな変化率で推移する。
第１，第２接触点Ｘ１，Ｘ２におけるひずみが等しくなる場合（一点破線と点線の交点）が、熱応力がはんだ部３０２全体に分散された状態である。第２開口２３２の径が２００μｍの場合、開口比０．８７にてひずみが等しくなる。また２４０μｍの場合には開口比０．８７にて、２７０μｍの場合には０．８３にてひずみが等しくなる。これらより開口比がおよそ０．８５の場合に、熱応力がはんだ部全体に分散されることが分かる。
第１、第２開口１３２，２３２の径は、設計値に対し、公差が加えられた寸法にて管理されることから、開口比にも公差が加わる。この場合、複数個の開口を製造した場合において、設計値となる開口の最も数が多くなるように、開口比の公差を考える必要がある。また開口径が大きいほどレジストの部分剥離の原因となるため、設計値に対し＋となる公差は、−となる公差よりも厳密に管理されるのが一般的である。開口比の公差を＋０．０５および−０．１０と考え、開口比が０．７５以上０．９以下となるように管理することで、理想的な値である開口比０．８５となる積層型半導体装置の製造が容易である。
ここで、第２開口２３２の大きさ（開口面積）を小さくしていった場合、第１，第２接触点Ｘ１，Ｘ２におけるひずみはそれぞれ増加するものの、両者が等しくなる開口比はほとんど変わらない。これは、各点Ｘ１，Ｘ２における角度θ１，θ２がともに鋭角化するためである。また、第２開口２３２の大きさ（開口面積）を大きくした場合にも、両者が等しくなる開口比はほとんど変わらない。
従って、第１開口１３２及び第２開口２３２の径の比を０．７５以上０．９以下とした場合、即ち、第２開口２３２の開口面積に対する第１開口１３２の開口面積の比が０．５６以上０．８１以下の範囲内とすると、接合信頼性がより高くなることが分かる。この場合、第１，第２接触点Ｘ１，Ｘ２のどちらか一方に応力が集中することなく、バランスのとれた状態となる。
なお、図６には、はんだ部３０２の大きさを固定したものを示した。はんだ部３０２が大きくなるに連れて、第１，第２の接触点Ｘ１，Ｘ２ともに基板とはんだ部３０２との角度θ１，θ２が更に鋭角になる。すなわち図６において、第２開口２３２を小さくした場合と同様の傾向を示す。このため、第１，第２接触点Ｘ１，Ｘ２におけるひずみがそれぞれ大きくなるが、両者が等しくなる条件は変わらない。また線膨張率の差が大きくなる場合には、はんだ部３０２に加わる外力が大きくなる。このため、第１，第２接触点Ｘ１，Ｘ２におけるひずみの大きさはそれぞれ大きくなるが、両者が等しくなる条件は変わらない。
従って、本実施例２における積層型半導体装置では、第１，第２接触点Ｘ１，Ｘ２におけるひずみがバランスされ、第２接触点Ｘ２のみならず第１接触点Ｘ１についても応力が集中することを避けられる。
以上、第２開口２３２の開口面積に対する第１開口１３２の開口面積の比が０．５６以上０．８１以下の範囲内となるように、各開口１３２，２３２の開口面積を設定することで、より接合信頼性の高いものとすることができる。
［実施例３］
本実施例３では、上記第２実施形態の積層型半導体装置についてシミュレーションを行った結果について説明する。本実施例３では、図３に示すように、第１開口１３２Ａが、第２開口２３２よりも深く形成されている。
第１開口１３２Ａにある程度の深さがある場合、はんだ部３０２に加わる力の一部は、第１開口１３２Ａ内の第１ソルダーレジスト１３１Ａとはんだ部３０２との接触面に吸収される。このため第１開口１３２Ａを深くするほど、接触点Ｘ１に発生するひずみが小さくなる。
図７は、第１開口１３２Ａの深さｔ１を変化させたときの第１接触点Ｘ１に発生するひずみをシミュレートした結果を示す図である。本実施例３では、第１，第２開口１３２Ａ，２３２の径を１８０μｍ、はんだボール３０１の接続前の真球状態における径を２５０μｍ、上段半導体パッケージ１０１と下段半導体パッケージ２０１との線膨張率の差を１８ｐｐｍ／℃とした。はんだ部３０２の高さは一定値（１４６μｍ）とした。図７によれば、第１開口１３２Ａを深くすることで、第１接触点Ｘ１におけるはんだ部３０２のひずみが低減することが分かる。
ここで、仮に、第２開口２３２の深さｔ２を大きくした場合、下段半導体チップ２０３を下段インターポーザ２０２に実装する工程が複雑化する。下段半導体チップ２０３と下段インターポーザ２０２中の導体ランド２４１はバンプ２４２（例えば高さ４０μｍ）により接続される。しかし、第２開口２３２の深さｔ２がバンプ２４２より深いと下段半導体チップ２０３と下段インターポーザ２０２とが接触し、バンプ２４２が導体ランド２４１に届かず導通がとれない。このため、下段インターポーザ２０２において、下段半導体チップ２０３の実装用と、はんだボール３０１の実装用とで、第２ソルダーレジスト２３１（開口深さ）を変える必要があり、工程が複雑となる。
これに対し、本実施例３では、第１接触点Ｘ１に発生するひずみを低減できる分、第１開口１３２Ａをより小さくしている。このため、第２接触点Ｘ２におけるひずみを低減できる。従って、本実施例３によれば、下段半導体チップ２０３を下段インターポーザ２０２に実装する工程を複雑にすることなく、さらなる接合信頼性の向上が実現可能である。
なお、本発明は、以上説明した実施形態及び実施例に限定されるものではなく、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能である。
以上の説明では、下段半導体パッケージ２０１が封止樹脂のないパッケージ、上段半導体パッケージ１０１が封止樹脂で封止されたパッケージである場合について述べたが、上下で線膨張率の異なるパッケージであれば同様の効果が得られることは明らかである。例えば、下段半導体パッケージが封止樹脂のないパッケージ、上段半導体パッケージがＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ：ＷＬＰ）の場合である。
また、以上の説明では、上段半導体パッケージ１０１が、複数の半導体素子としての複数の上段半導体チップ１０３ａ，１０３ｂを有する場合について説明したが、これに限定するものではない。本発明は、上段半導体パッケージである第１半導体パッケージが、第１半導体素子として１つの半導体素子のみを有する場合についても適用可能である。
また、以上の説明では、第１ランド１２１と第２ランド２２１とがはんだボール３０１によりはんだ接合される場合について説明したが、はんだボールに限定するものではく、第１ランド１２１と第２ランド２２１とがはんだ接合されていればいかなる構成でもよい。例えば、第１ランド１２１と第２ランド２２１とが剛球の外周にはんだを塗布した接続端子によりはんだ接合する場合であってもよい。
１００…積層型半導体装置、１０１…上段半導体パッケージ（第１半導体パッケージ）、１０２…上段インターポーザ（第１プリント配線板）、１０３ａ，１０３ｂ…上段半導体チップ（第１半導体素子）、１０４…封止樹脂、１１１…第１表層、１１２…第２表層、１２１…第１ランド、１３１…第１ソルダーレジスト、１３２…第１開口、２０１…下段半導体パッケージ（第２半導体パッケージ）、２０２…下段インターポーザ（第２プリント配線板）、２０３…下段半導体チップ（第２半導体素子）、２１１…表層、２２１…第２ランド、２３１…第２ソルダーレジスト、２３２…第２開口、３０１…はんだボール

Claims (3)

  1. 第１プリント配線板、前記第１プリント配線板の第１表層に実装された第１半導体素子、及び前記第１半導体素子を封止した封止樹脂を有する第１半導体パッケージと、
    第２プリント配線板、及び前記第２プリント配線板に実装された第２半導体素子を有する第２半導体パッケージと、を備え、
    前記第１プリント配線板は、
    前記第１表層とは反対側の第２表層に形成された第１ランドと、
    前記第２表層に形成され、前記第１ランドの一部を覆い、一部を露出させることで第１開口を形成する第１ソルダーレジストと、を備え、
    前記第２プリント配線板は、
    前記第１プリント配線板の第２表層に対向する表層に形成され、前記第１ランドに対向する第２ランドと、
    前記表層に形成され、前記第２ランドの一部を覆い、一部を露出させることで前記第１開口に対向する第２開口を形成する第２ソルダーレジストと、を備え、
    前記第１ランドと前記第２ランドとが、前記第１開口及び前記第２開口を通じてはんだ接合され、
    前記第１開口の開口面積が、前記第２開口の開口面積よりも小さく、前記第２開口の開口面積に対する前記第１開口の開口面積の比が、０．５６以上０．８１以下であり、かつ、前記第１開口の深さが、前記第２開口の深さよりも大きいことを特徴とする積層型半導体装置。
  2. 前記第１半導体パッケージは、前記第１半導体素子として、互いに積層して配置された複数の半導体素子を有していることを特徴とする請求項１に記載の積層型半導体装置。
  3. 請求項１又は２に記載の積層型半導体装置を搭載したことを特徴とする電子機器。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508663B2 (en) * 2013-07-24 2016-11-29 Invensense, Inc. Assembly and packaging of MEMS device
US9455177B1 (en) * 2015-08-31 2016-09-27 Dow Global Technologies Llc Contact hole formation methods
JP6772232B2 (ja) * 2018-10-03 2020-10-21 キヤノン株式会社 プリント回路板及び電子機器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
JP2004047510A (ja) * 2002-07-08 2004-02-12 Fujitsu Ltd 電極構造体およびその形成方法
JP2004128364A (ja) * 2002-10-07 2004-04-22 Renesas Technology Corp 半導体パッケージおよび半導体パッケージの実装構造体
JP4096774B2 (ja) * 2003-03-24 2008-06-04 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法及び電子デバイスの製造方法
JP2005310837A (ja) * 2004-04-16 2005-11-04 Elpida Memory Inc 半導体装置及びその製造方法
JP2006086161A (ja) * 2004-09-14 2006-03-30 Canon Inc 半導体装置
JP2006156453A (ja) * 2004-11-25 2006-06-15 Mitsubishi Electric Corp Ｂｇａパッケージの実装構造
US7838977B2 (en) * 2005-09-07 2010-11-23 Alpha & Omega Semiconductor, Ltd. Packages for electronic devices implemented with laminated board with a top and a bottom patterned metal layers
JP2007103681A (ja) * 2005-10-05 2007-04-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4901384B2 (ja) * 2006-09-14 2012-03-21 パナソニック株式会社 樹脂配線基板とそれを用いた半導体装置および積層型の半導体装置
JP5211493B2 (ja) * 2007-01-30 2013-06-12 富士通セミコンダクター株式会社 配線基板及び半導体装置
JP5135828B2 (ja) * 2007-02-28 2013-02-06 ソニー株式会社 基板およびその製造方法、半導体パッケージおよびその製造方法、並びに半導体装置およびその製造方法
JP5098902B2 (ja) * 2008-09-02 2012-12-12 富士通株式会社 電子部品
JP5491077B2 (ja) 2009-06-08 2014-05-14 キヤノン株式会社 半導体装置、及び半導体装置の製造方法
JP2011014757A (ja) 2009-07-03 2011-01-20 Panasonic Corp 積層型半導体装置
JP5525793B2 (ja) * 2009-10-19 2014-06-18 パナソニック株式会社 半導体装置
JP2011165741A (ja) * 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体装置およびその製造方法

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