WO2011027465A1 - スイッチドキャパシタ回路およびａｄ変換回路 - Google Patents

スイッチドキャパシタ回路およびａｄ変換回路 Download PDF

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mdac
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後藤　邦彦
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    • H03M1/168—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters and delivering the same number of bits

Definitions

  • the embodiment referred to in this application relates to a switched capacitor circuit and an AD converter circuit.
  • Switched capacitor circuits are widely applied to highly accurate and low power consumption AD (Analog-to-Digital) converters, DA (Digital-to-Analog) converters, filters, and the like.
  • AD Analog-to-Digital
  • DA Digital-to-Analog
  • the switched capacitor circuit has a capacitor, a switch, and an amplifier, and is applied to, for example, an MDAC (Multiplying DAC) as a basic cell of a pipelined AD converter circuit or a cyclic comparison AD converter circuit.
  • MDAC Multiplying DAC
  • an AD converter circuit and a switched capacitor circuit (MDAC) applied to the AD converter circuit will be described as an example.
  • the switched capacitor circuit is also used for a DA converter, a filter, and the like. Can be applied.
  • the switched capacitor circuit is applied to, for example, an MDAC of a pipeline type AD converter circuit.
  • AD conversion circuits capable of high-precision and high-speed processing have become increasingly important.
  • further low power operation and reduction in the area occupied by a circuit are required.
  • a switched capacitor circuit having two or more types of operation modes including a first operation mode and a second operation mode in a circuit having a switched capacitor circuit and a load circuit is provided.
  • the switched capacitor circuit has two or more internal capacitors, one or more amplifiers, and two or more internal switches.
  • the load circuit includes a sampling capacitor provided at a subsequent stage of the switched capacitor circuit and a sampling switch for controlling on / off of connection of the sampling capacitor.
  • next-stage sampling switch In the first operation mode of the first half, the next-stage sampling switch is turned off to separate the output voltage of the switched-capacitor circuit from the next-stage sampling capacitor, and the switched-capacitor circuit performs an operation.
  • next-stage sampling switch is turned on to sample the output voltage of the switched capacitor circuit into the next-stage sampling capacitor.
  • the switched capacitor circuit disconnects one or more internal capacitors by the internal switch in the first operation mode.
  • the disclosed switched capacitor circuit and AD conversion circuit can achieve an effect that it is possible to realize high-speed operation, low power consumption of the amplifier, reduction of the area occupied by the circuit, and the like.
  • FIG. 1B is a diagram (part 1) for explaining the operation of the AD conversion circuit in FIG. 1A
  • FIG. 2B is a diagram (part 2) for explaining the operation of the AD conversion circuit in FIG. 1A
  • FIG. 3 is a diagram (part 1) for explaining an example of MDAC and its operation
  • FIG. 4 is a diagram (part 2) for explaining an example of MDAC and its operation
  • FIG. 3 is a diagram for explaining an example of MDAC and its operation (No. 3).
  • FIG. 3B is a diagram (part 1) for explaining the operation of the MDAC in FIG. 3A;
  • FIG. 3B is a diagram (part 1) for explaining the operation of the MDAC in FIG. 3A;
  • FIG. 3B is a diagram (part 1) for explaining the operation of the MDAC in FIG. 3A;
  • FIG. 3B is a diagram (part 1) for explaining the operation of the MDAC in FIG.
  • FIG. 3B is a diagram (part 2) for explaining the operation of the MDAC in FIG. 3A;
  • FIG. 3C is a diagram (part 3) for explaining the operation of the MDAC in FIG. 3A; It is a circuit diagram which shows an example of MDAC of a 2.5b structure separately at the time of sampling and holding.
  • FIG. 4B is a diagram (part 1) for explaining the operation of the MDAC in FIG. 4A;
  • FIG. 4B is a second diagram for explaining the operation of the MDAC in FIG. 4A; It is a figure for demonstrating the relationship between the operating speed at the time of the calculation of MDAC, and the consumption current of an operational amplifier. It is a figure which compares and shows the performance at the time of no load of the AD converter circuit of a MDAC system.
  • FIG. 3 is a diagram (No. 1) for explaining the MDAC of the first embodiment and its operation
  • FIG. 6 is a diagram (No. 2) for explaining the MDAC of the first embodiment and its operation
  • FIG. (1) for demonstrating MDAC of 2nd Example, and its operation
  • FIG. (2) for demonstrating MDAC of 2nd Example, and its operation
  • FIG. 14A It is FIG. (1) for demonstrating MDAC of 3rd Example, and its operation
  • FIG. (2) for demonstrating MDAC of 3rd Example, and its operation
  • FIG. 3 is a diagram (part 1) for explaining the MDAC of the first embodiment described above and its operation;
  • FIG. 6 is a diagram (No.
  • FIG. 20B is a diagram (part 1) for explaining the operation of the MDAC in FIG. 20A;
  • FIG. 20B is a diagram (part 2) for explaining the operation of the MDAC in FIG. 20A;
  • FIG. 20B is a diagram (No. 3) for explaining the operation of the MDAC in FIG. 20A;
  • FIG. 21B is a diagram (No. 1) for explaining the operation of the MDAC in FIG.
  • FIG. 21A; FIG. 21B is a diagram (part 2) for explaining the operation of the MDAC in FIG. 21A; FIG. 21B is a diagram (No. 3) for explaining the operation of the MDAC in FIG. 21A;
  • FIG. 10 is a diagram (No. 1) for describing a basic operation of the MDAC of the second configuration example.
  • FIG. 11 is a diagram (No. 2) for describing a basic operation of the MDAC of the second configuration example. It is FIG. (1) for demonstrating MDAC of 4th Example, and its operation
  • FIG. 11 is a diagram (No. 1) for describing a basic operation of the MDAC of the second configuration example in the parallel MDAC.
  • FIG. 10 is a diagram (No. 2) for describing a basic operation of the MDAC of the second configuration example in the parallel MDAC.
  • FIG. (1) for demonstrating MDAC of 5th Example, and its operation
  • FIG. (2) for demonstrating MDAC of 5th Example, and its operation
  • FIG. 28A shows an example of MDAC of 5th Example.
  • FIG. 22A and FIG. 26A It is a figure which compares and shows the performance of MDAC of 4th Example and 5th Example, and MDAC shown to FIG. 22A and FIG. 26A. It is a block diagram which shows roughly an example of the pipeline type AD converter circuit to which MDAC of each Example is applied. It is a block diagram which shows roughly an example of the cyclic comparison type AD converter circuit to which MDAC of each Example is applied.
  • FIG. 1A is a block diagram showing an example of an AD conversion circuit
  • FIGS. 1B and 1C are diagrams for explaining the operation of the AD conversion circuit of FIG. 1A.
  • the AD conversion circuit described with reference to FIGS. 1A to 1C is a pipelined AD conversion circuit.
  • MDAC Multiplying DAC: switched capacitor circuit
  • a pipelined AD converter circuit 1 includes a sample hold (S / H) circuit 11, an N ⁇ 1 stage circuit (STG-1 to STG- (N-1)) 10-1 ⁇ 10- (N ⁇ 1), a final stage flash AD converter (flash ADC) 12 and a digital correction circuit (code conversion circuit) 13.
  • the sample hold circuit 11 samples and holds the input voltage VIN, and the flash ADC 12 outputs the AD converted signal DON to the digital correction circuit 13 as it is.
  • the digital correction circuit 13 receives the output signal DON from the flash ADC 12 and the output signals DO1 to DO (N-1) from the respective stage circuits 10-1 to 10- (N-1), and AD converts the input voltage VIN. Output the digital signal DO.
  • Each stage circuit 10 includes an MDAC 100 and a sub AD converter (ADC) 110, and the MDAC 100 includes a sub DA converter (DAC) 101 and an analog operation unit 102.
  • the sub DAC 101 outputs voltages + VR, 0 (SG), and ⁇ VR to the analog calculation unit 102 in accordance with the signal DA (i) from the sub ADC 110.
  • the MDAC100 has a switched capacitor circuit including two or more capacitors (internal capacitors), an amplifier, and a switch (internal switch), and the result of amplifying the input signal VIN (i) and the input signal are AD converted As a result, an analog operation is performed by adding / subtracting a constant multiple of the reference voltage VR using DA (i).
  • each MDAC100 (each stage circuit 10-1 to 10- (N-1)) is the next stage circuit (the next stage circuit 10-2 to 10- (N-1) or the flash ADC12. ) As an input signal.
  • the signal DO3 (1) is output in the period T (3), and the signal DO4 (1) of the least significant bit (LSB) is output in the period T (4).
  • the digital output ADCO (1) binarized by the digital correction circuit 13 is output.
  • the most significant bit signal DO1 (2) is output in the period T (2), and the signal DO2 (2) is output in the period T (3).
  • the signal DO3 (2) is output in the period T (4), and the least significant bit signal DO4 (2) is output in the period T (5).
  • the digital output ADCO (2) binarized by the digital correction circuit 13 is output.
  • VO (i) m * [VIN (i) ⁇ ⁇ DA (i) / m ⁇ * VR], and as shown in FIG.
  • DO4 is “1, 0, ⁇ 1, 1”
  • the digital correction 13 outputs a binarized digital output ADCO “0111”.
  • m represents a signal amplification factor.
  • Pipelined AD converter circuit 1 can cascade the MDAC 100 and proceed with a plurality of processes in one clock, thereby increasing the delay from the input to the output (latency) but increasing the conversion speed.
  • pipeline type AD converter circuit can be designed flexibly with respect to required performance because it is only necessary to define the number of stages according to the required resolution for high accuracy.
  • the pipeline AD conversion circuit has a wide coverage of accuracy and conversion speed, it is widely applied to various electronic devices such as digital AV devices and wireless communication circuits.
  • FIGS. 2A, 2B, and 2C are diagrams for explaining an example of the MDAC and its operation, and are for explaining the operation of the MDAC in the AD conversion circuit of FIG. 1A.
  • FIG. 2B shows the processing of MDAC1 and MDAC2
  • FIG. 2C shows only the processing of MDAC1.
  • reference symbols OP1 and OP2 indicate operational amplifiers (op amps: amplifiers).
  • the conversion timing T is divided into four periods (1) to (4). This is to correspond to the description of each embodiment to be described later. It can be described as an operation in two periods of period (1) + (2) and period (3) + (4).
  • MDAC1 and MDAC2 are illustrated in FIG. 2A, the basic operation will be described with respect to the preceding MDAC1, and the subsequent MDAC2 is used to facilitate understanding of the load state of the preceding MDAC1. .
  • an MDAC that is an analog signal processing circuit is a switched capacitor (SC) circuit including a capacitor (C), a switch (SW), and an operational amplifier (OP: operational amplifier).
  • SC switched capacitor
  • SW switch
  • OP operational amplifier
  • an analog operation result VO1 is output by applying a DAC output voltage using a comparison result of the operational amplifier OP1, the capacitors C1 n1 and C1 n2, and ADC1.
  • the hold capacitor C1 H (C1 n2 ) is connected between the output terminal and the negative input terminal of the operational amplifier OP1, and the operation capacitor C1 MDAC (C1 n1 ) is sub-DA converted. It is connected between the output terminal of the device (101) and the negative input terminal of the operational amplifier OP1. Then, the output terminal of the operational amplifier OP1, so that the sampling capacitor of the next stage MDAC2 C2 S (C2 n1 + C2 n2) is connected.
  • FIG. 3A is a circuit diagram showing an example of an MDAC having a 1.5b configuration separately for sampling and holding
  • FIGS. 3B, 3C, and 3D are diagrams for explaining the operation of the MDAC of FIG. 3A. is there.
  • reference symbol SWC1 receives signals MCLK and SHSEL and outputs a switch control signal
  • 101 is a sub DAC
  • CMP1 and CMO2 are comparators
  • DFF1 and DFF2 are flip-flops
  • L01 is The logic part is shown.
  • the switch control unit SWC1 The control signals for the switches SWS1A / 1B / 2A / 2B and SWADCIN are set to high level “H” to turn on these switches.
  • the comparators CMP1 and CMP2 compare the input voltage VIN given as the comparison voltage V CMP with the reference voltages 1/4 * VR and ⁇ 1 / 4 * VR, respectively, and flip the comparison result.
  • the comparatators CMP1 and CMP2 compare the input voltage VIN given as the comparison voltage V CMP with the reference voltages 1/4 * VR and ⁇ 1 / 4 * VR, respectively, and flip the comparison result.
  • DFF1 and DFF2 To the input terminals of DFF1 and DFF2.
  • the switch control unit SWC1 sets the control signal for the switch SWH1A / 1B / 2B and the CLKADC to low level “L”. As a result, the switches SWH1A / 1B / 2B are turned off, and the flip-flops DFF1 and DFF2 are disabled.
  • the switch control unit during MDAC1 hold (H: calculation) SWC1 sets the control signals for the switches SWS1A / 1B / 2A / 2B and SWADCIN to “L” to turn off these switches.
  • the switch control unit SWC1 sets the control signal for the switch SWH1A / 1B / 2B and the CLKADC to “H”.
  • the switches SWH1A / 1B / 2B are turned on, and the flip-flops DFF1, DFF2 are enabled to latch and hold the input data.
  • the output signals of the flip-flops DFF1 and DFF2 are supplied to the logic unit LO1, and the logic unit LO1 outputs the digital output DO and the addition / subtraction coefficient DA1.
  • the addition / subtraction coefficient DA1 is supplied to the sub DAC 101.
  • the hold capacitor C1 H (C1 n2 ) is connected between the output terminal and the negative input terminal of the operational amplifier OP1, and the operation capacitor C1 MDAC (C1 n1 ) is sub-DA converted. It is connected between the output terminal of the device (101) and the negative input terminal of the operational amplifier OP1.
  • VIN is-(1/4) * VR ⁇ VIN ⁇ -VR
  • DO is -01
  • DA is -1
  • VDA1 is -VR
  • VO is 2 * VIN + VR.
  • FIG. 4A is a circuit diagram showing an example of an MDAC having a 2.5b configuration separately at the time of sampling and at the time of holding
  • FIGS. 4B and 4C are diagrams for explaining the operation of the MDAC of FIG. 4A.
  • the capacitor C1 n1 in the MDAC having the 2.5b configuration is divided into two capacitors C1 n11 and C1 n12 , Sub DACs 101a and 101b and switches SWS11B and SWH11B; SWS12B and SWH12B are provided.
  • the two comparators CMP1 and CMP2 in FIG. 3A are changed to six comparators CMP11 to CMP16, and the voltages 5/8 * VR, 3/8 * VR, and 1/8 * are divided by 6 for each of the comparators CMP11 to CMP16.
  • VR, -1 / 8 * VR, -3 / 8 * VR, -5 / 8 * VR are applied and compared with the input voltage VIN (V CMP ).
  • the output signals of the comparators CMP11 to CMP16 are supplied to the logic part LO1 via the flip-flops DFF11 to DFF16.
  • the logic part LO1 outputs two addition / subtraction coefficients DA1 and DA2 and a digital output DO that are supplied to the sub DACs 101a and 101b. To do.
  • the switch control unit SWC1 sets the control signals for the switches SWS1A / 2B / 11B / 12BB and SWADCIN to “H” and turns on these switches.
  • the switch control unit SWC1 sets the control signal for the switch SWH1A / 2B / 11B / 12B and the CLKADC to “L” to turn off the switch SWH1A / 2B / 11B / 12B, and also the flip-flop Disable DFF11 to DFF16.
  • the switch control unit SWC1 sets the control signals for the switches SWS1A / 2B / 11B / 12B and SWADCIN to “L” to turn off these switches. .
  • the switch control unit SWC1 sets the control signal for the switch SWH1A / 2B / 11B / 12B and the CLKADC to “H”.
  • the switches SWH1A / 2B / 11B / 12B are turned on, and the flip-flops DFF1 to DFF16 are enabled to latch and hold the input data.
  • the flip-flops DFF1 to DFF16 capture and hold the output signals of the corresponding comparators CMP11 to CMP16.
  • the output signals of the flip-flops DFF1 to DFF16 are supplied to the logic unit LO1, and the logic unit LO1 outputs the digital output DO and the addition / subtraction coefficients DA1 and DA2.
  • the addition / subtraction coefficients DA1 and DA2 are supplied to the sub DACs 101b and 101a, respectively.
  • the input voltage VIN (comparison voltage V CMP ), digital output DO, addition / subtraction coefficients DA1, DA2, output voltages VDA1 and VDA2 of the sub DACs 101b and 101a, and the output voltage VO of the operational amplifier OP1 are shown in FIGS. 4C and 4D, respectively. It becomes like this.
  • FIG. 5 is a diagram for explaining the relationship between the operation speed at the time of MDAC calculation (at the time of hold) and the consumption current of the operational amplifier, and shows the relationship between the calculation operation speed at the calculation operation of MDAC1 and the consumption current of the amplifier. is there.
  • the necessary conversion time T 1 has the following relationship (see Equation (5)).
  • TL 1 * I AMP and T2 S * I AMP have the following relationship (see equations (7) and (8)).
  • sampling capacitor C1 S of the MDAC is defined by thermal noise (kT / C)
  • this is set to a constant value C0 as a reference value in FIGS. 3A to 3D and FIGS. 4A to 4C.
  • the signal amplification factor (m) is expressed by C1 S / C1 H.
  • the sampling capacitor C2 S of the next-stage MDAC may generally be (1 / m) times the signal amplification factor (m), but it is necessary to consider the limitation on the minimum capacitance value. That is, it is necessary to consider the following two types (A) and (B).
  • the capacitance of MDAC is all equal in each stage.
  • the conversion time (see T * I AMP ) is more than twice as long as there is a load compared to the case of no load.
  • the capacity C2 S shown in FIG. 5 is not scaled. It can be seen that the speed reduction becomes extremely large.
  • the conversion speed (calculation speed) is 6 times or more lower when the capacity C2 S is not scaled than when there is no load. That is, it can be seen that if the power supply current of the amplifier (op-amp) is made constant as compared with the non-added case, the time required for the conversion is more than twice (the conversion speed is less than half).
  • the MDAC switched capacitor circuit
  • a conversion (calculation) time more than twice as long as when there is no load is required.
  • the speed decrease greatly increases without scaling, and the speed decrease increases as the number of bits increases.
  • FIG. 7 is a diagram for explaining the operation of MDAC (switched capacitor circuit: SC circuit) at the time of analog operation and sampling at the next stage.
  • MDAC switched capacitor circuit: SC circuit
  • the operation at the time of the above-described analog operation (hold operation) will be described in a simplified manner. It is.
  • the hold capacitor C1 H is connected between the output terminal and the negative input terminal of the operational amplifier OP1
  • the operation capacitor C1 MDAC is connected to the output terminal of the sub DA converter (101) and the negative input of the operational amplifier OP1.
  • the sampling capacitor C2 S of the SC circuit 12 at the next stage is connected to the output terminal of the operational amplifier OP1.
  • the power supply current of the amplifier must be increased because the sampling capacitor C2 S of the SC circuit 12 at the next stage is connected as the load of the operational amplifier OP1.
  • FIG. 8A is a diagram for explaining an analog calculation operation in the MDAC of the first embodiment
  • FIG. 8B is a diagram for explaining a next-stage sampling operation in the MDAC of the first embodiment.
  • the analog operation (hold operation) is divided into two modes, the first half operation mode and the second half operation mode. .
  • the feedback capacitor ⁇ is set to “1” of all feedback by disconnecting the calculation capacitor C 1 MDAC, and the sampling capacitor C 2 of the SC circuit 12 in the next stage is set. Accumulate the output voltage of S.
  • each embodiment basically realizes the high-speed operation of the SC circuit itself, and the SC circuit and the SC circuit. It can be widely applied to various circuits to which is applied.
  • FIGS. 9A and 9B are diagrams for explaining the MDAC of the first embodiment and its operation, in which the conversion timing T is divided into four periods (1) to (4).
  • MDAC1 and ADC1 are not yet connected.
  • MDAC2 performs an operation (hold: H).
  • the output of the operational amplifier OP2 of the MDAC2 is disconnected from the load (C3 S ) of the MDAC (MDAC3) at the next stage in the same manner as the operational amplifier OP1 of the MDAC1 in the period (3) described later, and is unloaded.
  • ADC1 is used, MDAC1 performs sampling (S), and MDAC2 performs calculation (full feedback calculation).
  • the operation of MDAC1 in the period (3) corresponds to the operation of SC11 (MDAC1) described with reference to FIG. 8A.
  • the capacitor C1 n1 becomes the calculation capacitor C1 MDAC
  • the capacitor C1 n2 becomes the hold capacitor C1 H.
  • MDAC1 performs calculation (full feedback calculation), ADC2 is used, and MDAC2 performs sampling.
  • the operation of MDAC1 in the period (4) corresponds to the operation of SC11 (MDAC1) described with reference to FIG. 8B.
  • the MDAC of the first embodiment it is possible to speed up the operation, reduce the power consumption of the amplifier, reduce the occupied area of the circuit, and the like.
  • the ratio of the period (1) and the period (2) (the period (3) and the period (4)) can be appropriately changed in consideration of the operation speed of the circuit, the size of the capacity to be used, and the like.
  • the power supply current of the operational amplifier OP1 can be set to a different value.
  • the control of the power supply current of the operational amplifier in is not limited to the first embodiment, and can also be performed in the following second to fifth embodiments.
  • FIG. 10A is a circuit diagram showing an example of the MDAC of the first embodiment
  • FIG. 10B is a diagram for explaining the operation of the MDAC of FIG. 10A.
  • FIGS. 10A and 10B show an MDAC (MDAC1) having a 1.5b configuration.
  • the MDAC1 circuit in each period (1) to (4) in FIG. 10B corresponds to the MDAC1 in (1) to (4) in FIG. 9A described above.
  • reference symbol SWC1 receives signals MCLK and SHSEL and outputs a switch control signal
  • 101 is a sub DAC
  • CMP1 and CMO2 are comparators
  • DFF1 and DFF2 are flip-flops
  • L01 is The logic part is shown.
  • the MDAC1 (switched capacitor circuit) includes capacitors C1 n1 and C1 n2 (two or more internal capacitors), an operational amplifier OP1 (one or more amplifiers), and a switch SWS1A / 1B / 2A / 2B. , SWH1A / 1B, SWH2A / 2B, SWADCIN (two or more internal switches).
  • both MDAC1s are the same, but the control of each switch by the switch control unit SWC1 is different.
  • the switch control unit SWC1 sets the control signals for the switches SWS1A / 1B / 2A / 2B, SWH1A / 1B, SWH2A / 2B and SWADCIN to low level “L”. Turn off.
  • the signal CLKADC is “L”, and the flip-flops DFF1 and DFF2 are disabled.
  • the switch control unit SWC1 sets the control signals for the switches SWS1A / 1B / 2A / 2B and SWADCIN to high level “H” and turns on these switches. Note that the control signal and the signal CLKADC for the switches SWH1A / 1B and SWH2A / 2B remain “L”.
  • the switches SWS1A / 1B / 2A / 2B and SWADCIN are turned on, and the MDAC1 performs sampling (S). That is, the input voltage VIN (comparison voltage V CMP ) is compared with the reference voltages 1/4 * VR and ⁇ 1 / 4 * VR by the comparators CMP1 and CMP2, respectively, and the comparison result is the input terminal of the flip-flops DFF1 and DFF2. To be supplied.
  • the input voltage VIN is sampled by the sampling capacitor C1 S (C1 n1 + C1 n2 ).
  • the switch control unit SWC1 sets the control signals for the switches SWS1A / 1B / 2A / 2B and SWADCIN to “L” to turn off these switches, and switches SWH1A / 1B, SWH2A / Set the control signal for 2B to “H”.
  • the signal CLKADC is set to “H”.
  • the comparison results of the comparators CMP1 and CMP2 are captured and held in the flip-flops DFF1 and DFF2.
  • the operational amplifier OP1 since the operational amplifier OP1 performs the same control for the next-stage MDAC2, the operational amplifier OP1 is disconnected from the load (C2 S ) of the next-stage MDAC2 and becomes a no-load state.
  • the hold capacitor C1 H (C1 n2 ) is connected between the output terminal and the negative input terminal of the operational amplifier OP1
  • the operation capacitor C1 MDAC (C1 n1 ) is connected to the output terminal of the sub DA converter 101 and the negative terminal of the operational amplifier OP1. Connected between input terminals.
  • the operational amplifier OP1 operates in a no-load state with its output terminal disconnected from the sampling capacitor C2 S (C2 n1 + C2 n2 ) of the next stage MDAC2.
  • the switch control unit SWC1 changes the control signal for the switch SWH1A / 1B from “H” to “L” to turn off the switch SWH1A / 1B, and the capacitor C1 n1 is disconnected.
  • the other switches SWS1A / 1B / 2A / 2B, SWADCIN, and SWH2A / 2B are held in the same state as the period (3).
  • MDAC1 performs full feedback calculation. Note that the operation of the MDAC 1 in the period (4) is as described with reference to FIGS. 8B, 9A, and 9B.
  • the MDAC of the first embodiment is about 33% when scaling is present, compared to the MDAC of FIG. 3A.
  • the speed can be increased by about 40% or the power consumption can be reduced.
  • the operation speed (T) of the MDAC when the operation speed (T) of the MDAC is the same, the power consumption (the operational amplifier current is I AMP ) can be reduced, and the operational amplifier current (I AMP : power consumption) is made the same. In this case, the operation speed (T) of the MDAC can be increased.
  • the switching timing (clock cycle) is changed so that the first or first half processing time by MDAC is lengthened and the last or second half processing time is shortened. It can also be designed as follows.
  • the MDAC having the 2.5b configuration modified from the first embodiment is approximately 43% when the scaling is present and the scaling is compared with the MDAC in FIG. 4A. It can be seen that the speed can be increased by about 63% or the power consumption can be reduced when there is nothing.
  • T * I AMP the size can be appropriately designed by paying attention to the operation speed (T) or the power consumption (I AMP ). Adjustment of the periods (1) to (4) can also be performed as appropriate.
  • the time of the first half operation mode (period (3)) and the second half operation mode (period (4)) and the feedback amount ⁇ in the first half and second half operation modes at the time of analog calculation of MDAC (MDAC1) are expressed as TL.
  • the value of the MDAC of the first embodiment is m. You can see that it is twice as fast.
  • the switching timing of each switch is controlled by the switch control unit SWC1, but for example, the duty ratio of the periods (1), (2) (periods (3), (4)) is controlled, or By controlling the power supply current of the operational amplifier, the performance closer to the ideal value can be exhibited.
  • FIG. 13A and FIG. 13B are diagrams for explaining the MDAC of the second embodiment and its operation, and the conversion timing T is divided into four periods (1) to (4) for explanation.
  • MDAC1 is unused but ADC1 is used. It has become.
  • MDAC2 performs an operation (hold: H).
  • the ADC1 is used in the period (1), and the addition / subtraction coefficient DA1 is supplied to a sub DAC in the MDAC 1 (not shown) (see, for example, the sub DAC 101 in FIG. 3A).
  • the supply of the addition / subtraction coefficient DA1 from the ADC1 to the sub DAC is performed in the period (2).
  • MDAC1 performs sampling (S), and MDAC2 performs calculation (full feedback calculation). Note that ADC1 continues to operate during the period (1).
  • ADC2 is used in period (3), and the addition / subtraction coefficient DA2 is supplied to the sub DAC in MDAC2 (not shown).
  • MDAC1 performs calculation (full feedback calculation), and MDAC2 performs sampling. Note that ADC2 continues to operate in the period (3).
  • the MDAC of the second embodiment uses, for example, the fact that the analog operation result of MDAC1 is output in two periods (1) and (2), and the comparator (for example, FIG. The conversion speed of the comparator CMP1, CMP2) at 10A is relaxed.
  • the comparators CMP1 and CMP2 of the ADC1 may perform the comparison process using the final data of the period (1) over the entire period (2).
  • the demand for high-speed operation for CMP2 can be relaxed.
  • FIG. 14A is a circuit diagram showing an example of the MDAC of the second embodiment
  • FIG. 14B is a diagram for explaining the operation of the MDAC of FIG. 14A.
  • 14A and 14B show an MDAC (MDAC1) having a 1.5b configuration.
  • circuit of MDAC1 in each period (1) to (4) in FIG. 14B corresponds to MDAC1 in (1) to (4) of FIG. 13A described above.
  • the MDAC (MDAC1) of the second embodiment is provided between the switch SWASCIN and ADC1 with respect to the MDAC1 of the first embodiment, and the period In (1), a capacitor C S (CMP) that functions as the sampling capacitor C S is provided.
  • CMP capacitor C S
  • the MDAC1 (switched capacitor circuit) includes capacitors C1 n1 , C1 n2 , C S (CMP) (two or more internal capacitors), an operational amplifier OP1 (one or more amplifiers), and a switch SWS1A. / 1B / 2A / 2B, SWH1A / 1B, SWH2A / 2B, SWADCIN (two or more internal switches).
  • the switch control unit SWC1 sets the control signals for the switches SWS1A / 1B / 2A / 2B, SWH1A / 1B, SWH2A / 2B to low level “L”, and turns off these switches.
  • the signal CLKADC is “L”, and the flip-flops DFF1 and DFF2 are disabled.
  • the switch SWADCIN is turned on in the period (1) and the comparison voltage V CMP (input voltage VIN) is applied to the sampling capacitor C S (CMP). ) Is the point to be sampled.
  • the switch control unit SWC1 sets the control signals for the switches SWS1A / 1B / 2A / 2B to “H” to turn on these switches, and the control signal for the switch SWADCIN Set to “L” to turn off switch SWADCIN. Note that the control signal and the signal CLKADC for the switches SWH1A / 1B and SWH2A / 2B remain “L”.
  • the comparators CMP1 and CMP2 of the ADC1 use the comparison voltage V CMP sampled in the capacitor C S (CMP) in the period (1) as the reference voltages 1/4 * VR and -1 //, respectively, from the beginning of the period (2). Compared with 4 * VR, the comparison result is supplied to the input terminals of flip-flops DFF1 and DFF2.
  • the switch control unit SWC1 sets the control signals for the switches SWS1A / 1B / 2A / 2B and SWADCIN to “L” to turn off these switches, and switches SWH1A / 1B, SWH2A /
  • the control signal for 2B is set to “H” to turn on these switches.
  • the signal CLKADC is also set to “H”.
  • the comparison results of the comparators CMP1 and CMP2 are captured and held in the flip-flops DFF1 and DFF2.
  • the operational amplifier OP1 is disconnected from the load (C2 S ) of the next-stage MDAC2, but its output voltage VO1 is sampled by the sampling C S (CMP) of the next-stage ADC2.
  • the switch control unit SWC1 changes the control signal for the switch SWH1A / 1B from “H” to “L” to turn off the switch SWH1A / 1B, and the capacitor C1 n1 is disconnected.
  • FIGS. 15A and 15B are diagrams for explaining the MDAC of the third embodiment and its operation, in which the conversion timing T is divided into four periods (1) to (4). Further, FIG. 16A is a circuit diagram showing an example of the MDAC of the third embodiment, and FIG. 16B is a diagram for explaining the operation of the MDAC of FIG. 16A.
  • the third embodiment is different from the comparator CMP1, in the first embodiment.
  • CMP2 is shared by one comparator CMP0.
  • two switches SELADC1 and 2SELADC2 are provided in ADAC1, and one comparator CMP0 is provided in periods (1) and (2).
  • the comparators CMP1 and CMP2 of the first embodiment are used.
  • the common signals CLKADC supplied to the clock terminals of the flip-flops DFF1 and 2DFF2 of the first embodiment are individually controlled as activation signals of the flip-flops DFF1 and DFF2 as separate signals CLKADC1 and CLKADC2.
  • MDAC1 is not used but ADC1 is used, and MDAC2 performs an operation (H).
  • the use of the ADC1 in the period (1) is, for example, for comparing the reference voltage 1/4 * VR with the input voltage VIN (comparison voltage V CMP ) and outputting it to the flip-flop DFF1.
  • ADC1 is used, MDAC1 performs sampling (S), and MDAC2 performs operations.
  • the use of the ADC1 in the period (2) is, for example, for comparing the reference voltage-1 / 4 * VR with the comparison voltage V CMP and outputting the comparison voltage to the flip-flop DFF2.
  • the comparison between the reference voltage 1/4 * VR and the comparison voltage V CMP is performed by using the ADC1 in the period (1), and the reference voltage -1 // is compared by using the ADC1 in the period (2). 4 * VR and comparison voltage V CMP are compared. The same comparator is shared for comparison between the reference voltage and the comparison voltage in the periods (1) and (2).
  • MDAC2 is unused but ADC2 is used, and MDAC1 performs computation.
  • ADC2 is used, MDAC1 performs an operation, and MDAC2 performs sampling.
  • periods (3) and (4) are for comparing a reference voltage different from the comparison voltage in the next stage, and the same comparator is shared.
  • the comparison voltage V CMP is applied to one input of the comparator CMP0 of the ADC1, and the reference voltage 1/4 via the switch SELADC1 is applied to the other input.
  • VR and the reference voltage -1 / 4 * VR via the switch SELADC2 are selectively applied.
  • the switches SELADC1 and SELADC2 are controlled by signals from the switch control unit SWC1.
  • MDAC1 switched capacitor circuit
  • C1 n1 and C1 n2 two or more internal capacitors
  • OP1 one or more amplifiers
  • SWS1A / 1B / 2A / 2B switches
  • SWH1A / 1B switches between SWH2A / 2B
  • SWADCIN switches
  • the switch control unit SWC1 sets the control signals for the switches SWS1A / 1B / 2A / 2B, SWH1A / 1B, SWH2A / 2B, SELADC2 to “L” and turns off these switches.
  • the comparison voltage V CMP input voltage VIN
  • the reference voltage 1/4 * VR via the switch SELADC1 are applied to the comparator CMP0, and these voltages are compared and the comparison result is output.
  • the signals CLKADC1 and CLKADC2 are both “L”, and the flip-flops DFF1 and DFF2 are disabled.
  • the switch control unit SWC1 sets the control signals for the switches SWS1A / 1B / 2A / 2B and SELADC2 to “H” to turn on these switches, and also controls the switch SELADC1. Set the signal to “L” to turn off the switch SELADC1. The other switches remain in section (1).
  • the signal CLKADC1 changes from “L” to “H”, thereby enabling the flip-flop DFF1, and the comparison voltage V CMP by the comparator CMP0 and the reference voltage 1/4 * VR Capture and hold the comparison results.
  • the switch SELADC1 is turned off and the switch SELADC2 is turned on, so that the comparator CMP0 is applied with the comparison voltage V CMP and the reference voltage applied via the switch SELADC1 ⁇ 1 / 4 *. VR will be compared.
  • the switch control unit SWC1 sets the control signals for the switches SWS1A / 1B / 2A / 2B, SWADCIN, SELADC2 to “L” to turn off these switches, and switches SWH1A / 1B, Set the control signal for SWH2A / 2B to “H” to turn on these switches.
  • the signal CLKADC2 changes from “L” to “H”, thereby enabling the flip-flop DFF2, and the comparison voltage V CMP by the comparator CMP0 and the reference voltage ⁇ 1 / 4 * VR Capture and hold the comparison result with.
  • the logic unit L01 compares the comparison voltage V CMP held by the flip-flop DFF1 with the reference voltage 1/4 * VR, and the comparison voltage V CMP held by the flip-flop DFF2 and the reference voltage.
  • the comparison result with -1 / 4 * VR is received and a predetermined logical operation is performed.
  • the switch control unit SWC1 changes the control signal for the switch SWH1A / 1B from “H” to “L” and turns off the switch SWH1A / 1B. Since other operations in each of the periods (1) to (4) are clear from the description of the first and second embodiments, the description thereof is omitted.
  • the hardware configuration can be reduced by sharing the comparator in ADC1.
  • FIG. 17 is a diagram comparing the number of comparators required for the MDAC of the third embodiment and each of the MDACs shown in FIGS. 3A and 4A.
  • the comparators CMP1 and CMP2 in the ADC can be made into one comparator CMP0, and the number of comparators can be reduced. It is possible to halve.
  • the comparators CMP11 to CMP16 (six) in FIG. 14A are reduced to half by applying the third embodiment described above. be able to.
  • FIG. 17 is merely an example, and the present invention is not limited to this example. If the signal amplification factor m becomes larger (multi-bit), the effect of reducing the number of comparators becomes larger.
  • FIGS. 18A and 18B are diagrams for explaining another example of the MDAC and its operation, in which an operational amplifier is shared in order to reduce the area and power consumption of the pipelined AD converter circuit. .
  • the operational amplifier (OP1) is used as the operational amplifier OP2 of the MDAC2, and the period (3) + ( In 4), the operational amplifier OP1 is used as the operational amplifier OP1 of MDAC1. It is possible to share the comparators of the sub A / D converters ADC1 and ADC2 (not shown).
  • the capacity of the MDAC (the operation capacities C1 n1 and C1 n2 of the MDAC1 and the operation capacities C2 n1 and C2 n2 of the MDAC2) must be provided individually and cannot be shared.
  • 19A and 19B are diagrams for explaining the MDAC of the first embodiment described above and its operation.
  • one operational amplifier (OP1) is shared by the front and rear MDACs (for example, MDAC1 and MDAC2). Is possible.
  • the MDAC of the third embodiment utilizes the fact that the operation output of MDAC is output twice (H (1) and H (2)). Thus, it was possible to reduce the number of comparators.
  • C1 n1 is unused in the periods (1) and (4)
  • C1 n2 is unused in the period (1)
  • C2 n1 is unused in the period (2 )
  • And (3) are unused
  • C2 n2 is unused in period (3).
  • the MDACs of the fourth and fifth embodiments to be described later use the unused periods of the MDAC capacitances (C1 n1 and C1 n2 of MDAC1 and C2 n1 and C2 n2 of MDAC2) to share the capacitance. It is.
  • an MDAC having a 1.5b configuration may have two types of circuit configurations, a first configuration example (type I) and a second configuration example (type II).
  • FIG. 20A is a circuit diagram showing a first configuration example (type I) of an MDAC having a 1.5b configuration separately for sampling and holding, and FIGS. 20B to 20D are for explaining the operation of the MDAC of FIG. 20A.
  • FIG. 20A is a circuit diagram showing a first configuration example (type I) of an MDAC having a 1.5b configuration separately for sampling and holding, and FIGS. 20B to 20D are for explaining the operation of the MDAC of FIG. 20A.
  • FIG. 21A is a circuit diagram showing a second configuration example (type II) of an MDAC having a 1.5b configuration separately for sampling and holding, and FIGS. 21B to 21D illustrate the operation of the MDAC of FIG. 21A. It is a figure for doing.
  • FIGS. 20A to 20D correspond to FIGS. 3A to 3D described above, and correspond to those in which ADC1 (sub AD converter) and related signals in MDAC1 of FIGS. 3A to 3D are omitted.
  • the MDACs of the first to third embodiments shown in FIGS. 8A to 17 are based on the type I circuit. However, the MDAC of the first to third embodiments is of type II. It is also possible to apply to a circuit.
  • the switch control unit SWC1 The control signal for the switches SWS1A / 11B / 12B / 2B is set to high level “H” to turn on these switches.
  • the switch control unit SWC1 sets the control signal for the switch SWH1A / 11B / 12B / 2B to the low level “L”. As a result, the switch SWH1A / 11B / 12B / 2B is turned off.
  • the switch control unit during MDAC1 hold (H: calculation) SWC1 sets the control signal for the switches SWS1A / 11B / 12B / 2B to “L” and turns off these switches.
  • the switch control unit SWC1 sets the control signal for the switch SWH1A / 11B / 12B / 2B to “H”. As a result, the switch SWH1A / 11B / 12B / 2B is turned on.
  • VIN comparison voltage V CMP
  • V CMP comparison voltage
  • DA1 addition / subtraction coefficient
  • FIG. 21D the output voltage VDA1 of the DAC 101 and the output voltage VO of the operational amplifier OP1 are as shown in FIG. 21D.
  • 21C and 21D are the same as FIGS. 20C and 20D described above.
  • FIG. 22A and 22B are diagrams for explaining the basic operation of the MDAC of the second configuration example (type II), and show the above-described FIG. 21A and FIG. 21B more easily.
  • MDAC two MDACs
  • OP1 operational amplifier
  • C1 H C0 / m
  • C2 H C0 / m.
  • m represents a signal amplification factor.
  • the operational amplifier (OP1: common operational amplifier) is shared by two MDACs (MDAC1, MDAC2).
  • MDAC1, MDAC2 the operational amplifier
  • the capacitance cannot be shared by MDAC1 and MDAC2.
  • the capacitance is shared between MDAC1 and MDAC2, and the occupied area of the switched capacitor circuit or AD converter circuit is further reduced.
  • the MDAC of the fourth embodiment is the MDAC of the second configuration example (type II), and the conversion timing T is set to four periods (1) to (1) in the same manner as the MDAC of the first to third embodiments. Control is divided into (4).
  • the MDAC of the fourth embodiment not only the operational amplifier (OP1: common operational amplifier) is shared by two MDACs (MDAC1, MDAC2).
  • the capacity (CSC: shared capacity) is also shared by the two MDACs.
  • the capacitor CSC is used as C2 MDAC in the period (1), used as C1 S in the period (2), and used as C1 MDAC in the period (3). Then, it has come to be used as C2 S in the period (4).
  • the hold capacitors C1 H and C2 H need to be provided exclusively for MDAC1 and MDAC2, but the sampling capacitors C1 S and C2 S of MDAC1 and MDAC2 and the operation are required. It can be seen that the capacitors C1 MDAC and C2 MDAC can be shared.
  • the operational amplifier (shared operational amplifier OP1) is shared by MDAC1 and MDAC2, as described with reference to FIGS. 22A and 22B.
  • the subsequent MDAC sampling capacitance (for example, the capacitance C2 S of MDAC2) is more than the sampling capacitance of the previous MDAC (for example, the capacitance C1 S of MDAC1).
  • the value may be small. That is, the sampling capacitance (C2 S) in the subsequent stage of MDAC may be using a portion of the sampling volume of the preceding MDAC (C1 S).
  • FIG. 24A is a circuit diagram showing an example of the MDAC of the fourth embodiment
  • FIG. 24B is a diagram for explaining the operation of the MDAC of FIG. 24A.
  • reference characters CSC11 and CSC12 indicate a shared capacity (CSC) used in common
  • CH1 indicates a hold capacity (C1 H ) when used as the first MDAC (MDAC1)
  • CH2 indicates The hold capacitance (C2 H ) when used as the second MDAC (MDAC2) is shown.
  • the MDAC0 (switched capacitor circuit) includes capacitors CH1, CH2, CSC11, CSC12 (two or more internal capacitors) and an operational amplifier OP0 (one or more amplifiers). Further, MDAC0 has switches SWVIN1, SWVIN2, SWSC1A / 11B / 12B, SWHC1A / 11B / 12B, SWHH1A / 1B, SWSH2A / 2B, and SWHH2A / 2B (two or more internal switches).
  • the switch control unit SWC1 sets the control signals for the switches SWVIN1, SWHC1A / 11B / 12B, and SWHH2A / 2B to high level “H” and turns on these switches.
  • the switch control unit SWC1 sets the control signals for the switches SWVIN2, SWSC1A / 11B / 12B, SWSH1A / 1B, SWHH1A / 1B, SWSH2A / 2B to low level “L” and turns off these switches. To do.
  • the capacitor CSC11 functions as the operation capacitor C2 MDAC of the second MDAC (MDAC2).
  • the capacity CH2 will be connected as a hold capacitor C2 H of the second MDAC (MDAC2).
  • the switch control unit SWC1 sets the control signals for the switches SWSC1A / 11B / 12B and SWSH1A / 1B to “H” to turn on these switches, and the switch SWHC1A / 11B Set the control signal for / 12B to "L” to turn off these switches.
  • the control signals for the other switches SWVIN1, SWVIN2, SWHH1A / 1B, SWSH2A / 2B, SWHH2A / 2B are maintained at the same level as in the period (1).
  • the capacitors CSC11 and CSC12 function as the sampling capacitor C1 S of the first MDAC (MDAC1).
  • the capacity CH2 maintains a connection as a hold capacitor C2 H of the second MDAC (MDAC2), The capacitor CH1 will be reset.
  • the switch control unit SWC1 sets the control signals for the switches SWVIN2, SWHC1A / 11B / 12B, and SWHH1A / 1B to “H” to turn on these switches. Further, the switch control unit SWC1 sets the control signal for the switches SWVIN1, SWSC1A / 11B / 12B, SWSH1A / 1B, SWSH2A / 2B to “L” and turns off these switches. Note that in the period (3), the control signal for the switch SWSH2A / 2B is maintained at the same level as in the period (2).
  • the capacitor CSC11 functions as the operation capacitor C1 MDAC of the first MDAC (MDAC1).
  • the capacitor CH1 is connected as the hold capacitor C1 H of the first MDAC (MDAC1).
  • the switch control unit SWC1 sets the control signals for the switches SWSC1A / 11B / 12B and SWSH2A / 2B to “H” to turn on these switches, and the switch SWHC1A / 11B / The control signal for 12B is set to “L” to turn off these switches.
  • the capacitors CSC11 and CSC12 function as the sampling capacitor C2 S of the second MDAC (MDAC2).
  • the capacity CH1 maintains the connection of the hold capacitor C1 H of the first MDAC (MDAC1), The capacitor CH2 will be reset.
  • the operational amplifier OP1 (shared operational amplifier) can be shared by MDAC1 and MDAC2, as described with reference to FIGS. 22A and 22B.
  • the MDAC of the fourth embodiment not only the operational amplifier but also the capacitors (CSC: CSC11, CSC12) can be shared by the two MDACs, and the switched capacitor circuit or the AD conversion circuit is occupied. The area can be further reduced.
  • the MDAC of the fourth embodiment can be scaled.
  • the sampling capacitor C2 S in the subsequent MDAC2 may be smaller than the sampling capacitor C1 S in the preceding MDAC1.
  • sampling capacitor C2 S of MDAC2 it is also possible to use a portion of the sampling capacitor C1 S of the preceding MDAC1.
  • This double-sampling AD converter circuit provides two MDACs in parallel and operates in an interleaved manner, thereby doubling the conversion speed of the AD converter circuit with the same power consumption.
  • FIG. 25 is a diagram for explaining the basic operation of the MDAC of the first configuration example (type I) in the parallel MDAC.
  • the double-sampling MDAC parallel MDAC
  • the double-sampling MDAC corresponds to, for example, the above-described processing in which two MDACs (MDAC1, MDAC2) that perform processing in time order are provided in parallel.
  • the double-sampling MDAC shown in FIG. 25 has, for example, the relationship between MDAC1 and MDAC2 in FIG. 18A described above as MDAC1 (E: even mode) and It may be replaced with MDAC1 (O: odd (Odd) mode).
  • MDAC1 (E) samples the input voltage VIN1 (E) with the sampling capacitance C1 n1 (E) + C1 n2 (E), and MDAC1 (O) performs an operation.
  • the operation capacity in MDAC1 (O) is C1 n1 (O), and the hold capacity is C1 n2 (O).
  • the operational amplifier OP1 (O) of MDAC1 (O) that performs the calculation is used, and the operational amplifier OP1 (E) of MDAC1 (E) that performs the sampling is not used.
  • MDAC1 (E) performs calculation
  • MDAC1 (O) performs sampling sampling with input voltage VIN1 (O) with sampling capacitance C1 n1 (O) + C1 n2 (O).
  • MDAC1 (E) the computation capacity in MDAC1 (E) is C1 n1 (E), and the hold capacity is C1 n2 (E).
  • the operational amplifier OP1 (E) of MDAC1 (E) that performs the calculation is used, and the operational amplifier OP1 (O) of MDAC1 (O) that performs the sampling is not used.
  • the operational amplifiers (OP1 (E), OP1 (O)) are shared (OP1 (E)) divided into period (1) + (2) and period (3) + (4).
  • the operational amplifier can be shared by MDAC1 (E) and MDAC1 (O), the capacity cannot be shared.
  • FIG. 26A and FIG. 26B are diagrams for explaining the basic operation of the MDAC of the second configuration example (type II) in the parallel MDAC.
  • the double sampling MDAC (parallel MDAC) of FIGS. 26A and 26B for example, the relationship between MDAC1 and MDAC2 in FIGS. 22A and 22B described above may be replaced with MDAC1 (E) and MDAC1 (O).
  • the operational amplifier (OP1: common operational amplifier) is shared by two MDACs (MDAC1 (E), MDAC1 (O)).
  • MDAC1 (E) MDAC1 (O)
  • the capacitance cannot be shared by MDAC1 (E) and MDAC1 (O).
  • FIGS. 27A and 27B are diagrams for explaining the MDAC of the fifth embodiment and its operation, and are the MDAC of the second configuration example (type II).
  • the MDAC of the fifth embodiment is obtained by applying the MDAC of the fourth embodiment described above to a double sampling MDAC (parallel MDAC). That is, in FIGS. 27A to 28B, the relationship between MDAC1 and MDAC2 in FIGS. 23A to 24B described above may be replaced with MDAC1 (E) and MDAC1 (O).
  • the capacitor CSC is used as C1 MDAC (O) in the period (1), is used as C1 S (E) in the period (2), and is used in the period (3). It is used as C1 MDAC (E), and is used as C1 S (O) in period (4).
  • the hold capacitors C1 H (E) and C1 H (O) need to be provided exclusively for MDAC1 (E) and MDAC1 (O).
  • the sampling capacitors C1 S (E) and C1 S (O) and the operation capacitors C1 MDAC (E) and C1 MDAC (O) of the MDAC1 (E) and MDAC1 (O) can be shared.
  • the operational amplifier (shared operational amplifier OP1 (E)) is shared by MDAC1 (E) and MDAC1 (O) as described above.
  • FIG. 28A is a circuit diagram showing an example of the MDAC of the fifth embodiment
  • FIG. 28B is a diagram for explaining the operation of the MDAC of FIG. 28A.
  • reference numerals CSC11 and CSC12 indicate a shared capacity (CSC) used in common, and CH1E indicates a hold capacity (C1 H (E)) when used as the first MDAC (MDAC1 (E)). CH1O indicates a hold capacitor (C1 H (O)) when used as the second MDAC (MDAC1 (O)).
  • the MDAC0 (switched capacitor circuit) has capacitors CH1E, CH1O, CSC11, 2CSC12 (two or more internal capacitors) and an operational amplifier OP0 (one or more amplifiers). Further, MDAC0 includes switches SWVIN1E, SWVIN1O, SWSC1A / 11B / 12B, SWHC1A / 11B / 12B, SWSH1A / 1B, SWHH1A / 1B, SWSH2A / 2B, and SWHH2A / 2B (two or more internal switches).
  • the switch control unit SWC1 sets the control signals for the switches SWVIN1E, SWHC1A / 11B / 12B, SWHH2A / 2B to high level “H” and turns on these switches.
  • the switch control unit SWC1 sets the control signals for the switches SWVIN1O, SWSC1A / 11B / 12B, SWSH1A / 1B, SWHH1A / 1B, SWSH2A / 2B to low level “L” and turns off these switches. To do.
  • the capacitor CSC11 functions as the operation capacitor C1 MDAC (O) of the second MDAC (MDAC1 (O)).
  • the capacitor CH1O is connected as the hold capacitor C1 H (O) of the second MDAC (MDAC1 (O)).
  • the switch control unit SWC1 sets the control signals for the switches SWSC1A / 11B / 12B and SWSH1A / 1B to “H” to turn on these switches, and the switch SWHC1A / 11B Set the control signal for / 12B to "L” to turn off these switches.
  • the control signals for the other switches SWVIN1E, SWVIN1O, SWHH1A / 1B, SWSH2A / 2B, SWHH2A / 2B are maintained at the same level as in the period (1).
  • the capacitors CSC11 and CSC12 function as the sampling capacitor C1 S (E) of the first MDAC (MDAC1 (E)).
  • the capacitor CH1O maintains the connection as the hold capacitor C1 H (O) of the second MDAC (MDAC1 (O)), and the capacitor CH1E is reset.
  • the switch control unit SWC1 sets the control signals for the switches SWVIN1O, SWHC1A / 11B / 12B, SWHH1A / 1B to “H” and turns on these switches. Further, the switch control unit SWC1 sets the control signals for the switches SWVIN1E, SWSC1A / 11B / 12B, SWSH1A / 1B, SWSH2A / 2B to “L” and turns off these switches. Note that in the period (3), the control signal for the switch SWSH2A / 2B is maintained at the same level as in the period (2).
  • the capacitor CSC11 functions as the operation capacitor C1 MDAC (E) of the first MDAC (MDAC1 (E)).
  • the capacitor CH1E is connected as the hold capacitor C1 H (E) of the first MDAC (MDAC1 (E)).
  • the switch control unit SWC1 sets the control signals for the switches SWSC1A / 11B / 12B and SWSH2A / 2B to “H” to turn on these switches, and the switch SWHC1A / 11B / The control signal for 12B is set to “L” to turn off these switches.
  • the control signals for the other switches SWVIN1E, SWVIN1O, SWSH1A / 1B, SWHH1A / 1B, SWHH2A / 2B are maintained at the same level as in the period (3).
  • the capacitors CSC11 and CSC12 function as the sampling capacitor C1 S (O) of the second MDAC (MDAC1 (O)).
  • the capacitor CH1E maintains the connection as the hold capacitor C1 H (E) of the first MDAC (MDAC1 (E)), and the capacitor CH1O is reset.
  • the operational amplifier OP1 (E) can be shared by MDAC1 (E) and MDAC1 (O) as described above.
  • the MDAC of the fifth embodiment not only the operational amplifier but also the capacitors (CSC: CSC11, CSC12) can be shared by the two MDACs, and the switched capacitor circuit or the AD conversion circuit is occupied. The area can be further reduced.
  • FIG. 29 is a diagram comparing the performances of the MDACs of the fourth and fifth embodiments and the MDAC shown in FIGS. 22A and 26A.
  • the MDAC of the fourth embodiment reduces the capacity by about 33% in the case of no scaling and by about 22% in the case of scaling by sharing the capacity. That is, it can be seen that the area occupied by the capacitor (circuit) can be reduced.
  • FIG. 30 is a block diagram schematically showing an example of a pipelined AD converter circuit to which the MDAC of each embodiment is applied
  • FIG. 31 is a cyclic comparison AD converter circuit to which the MDAC of each embodiment is applied. It is a block diagram which shows an example of.
  • the MDACs of the first to fifth embodiments described above are, for example, the cascade-connected MDAC circuits 202-1 to 202- (n ⁇ ) in the pipelined AD converter circuit 200 as shown in FIG. Applicable to 1).
  • a pipelined AD converter circuit 200 includes a sample hold (S / H) circuit 201, an n-1 stage MDAC circuit (MDAC) 202-1 to 202- (n-1), and a final one.
  • S / H sample hold
  • MDAC n-1 stage MDAC circuit
  • a flash ADC 203 and a logic operation circuit (digital correction circuit) 204 are provided.
  • the sample hold circuit 201 receives and holds the input voltage VIN, and supplies the output signal to the MDAC circuits 202-1 to 202- (n-1).
  • the logic operation circuit 204 receives the output signals DB (1) to DB (n-1) of the MDAC circuits 202-1 to 202- (n-1) and the output signal DB (n) of the flash ADC 203 at the final stage, An output code (ADC output) obtained by digitally converting the input voltage VIN with a resolution corresponding to the number of stages of the MDAC circuit is output.
  • the MDACs of the first to fifth embodiments described above can be applied to, for example, the MDAC circuit 303 in the cyclic comparison type AD converter circuit 300 as shown in FIG.
  • the cyclic comparison AD conversion circuit 300 includes a switch 301, a sample hold (S / H) circuit 302, an MDAC circuit (MDAC) 303, and a logic operation circuit 304. Note that the sample hold circuit 302 can be omitted without being provided.
  • the output signal DB (i) that is circulated from the MDAC circuit 303 is supplied to the logic operation circuit 304, and the logic operation circuit 304 outputs the digitally converted output code with a resolution corresponding to the number of times of circulation through the MDAC circuit. (ADC output) is output.
  • the MDAC switching capacitor circuit of the first to fifth embodiments has been described in detail above.
  • the number and connection of switches and capacitors in each MDAC, or each switch controlled by the switch control unit The switching timing and the like can be changed variously.
  • switched capacitor circuits of the first to fifth embodiments are widely applied not only to pipeline AD converter circuits and cyclic comparison AD converter circuits but also to various circuits such as DA converters and filters. Needless to say, you can.

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Abstract

　２つ以上の内部容量，１つ以上の増幅器および２つ以上の内部スイッチを有するスイッチドキャパシタ回路と、該スイッチドキャパシタ回路の次段に設けられたサンプリング容量および該サンプリング容量の接続をオン／オフ制御するサンプリングスイッチを有する負荷回路と、を有する回路において、第１動作モードおよび第２動作モードを含む２種類以上の動作モードを有し、前半の前記第１動作モードでは、前記次段のサンプリングスイッチをオフして、前記スイッチドキャパシタ回路の出力電圧と前記次段のサンプリング容量を切り離すと共に、前記スイッチドキャパシタ回路で演算を行い、後半の前記第２動作モードでは、前記次段のサンプリングスイッチをオンして、前記スイッチドキャパシタ回路の出力電圧を前記次段のサンプリング容量にサンプリングし、そして、前記スイッチドキャパシタ回路は、前記第１動作モードにおいて、１つ以上の前記内部容量を前記内部スイッチで切り離すように構成する。

Description

スイッチドキャパシタ回路およびＡＤ変換回路
　この出願で言及する実施例は、スイッチドキャパシタ回路およびＡＤ変換回路に関する。
　スイッチドキャパシタ回路は、高精度で低消費電力のＡＤ(Analog-to-Digital)変換器，ＤＡ(Digital-to-Analog)変換器およびフィルタ等に広く適用されている。
　すなわち、スイッチドキャパシタ回路は、容量,スイッチおよび増幅器を有し、例えば、パイプライン型ＡＤ変換回路や循環比較型ＡＤ変換回路の基本セルのMDAC(Multiplying DAC)等に適用されている。
　なお、本明細書では、ＡＤ変換回路およびそれに適用されるスイッチドキャパシタ回路(MDAC)を例として説明するが、上述したように、スイッチドキャパシタ回路は、ＤＡ変換器やフィルタ等に対しても適用することができる。
　ところで、従来、スイッチドキャパシタ回路を適用したパイプライン型ＡＤ変換回路および循環比較型ＡＤ変換回路としては、様々なものが提案されている。
Shoji Kawahito(川人 祥二 著), "Low-Power Design of Pipeline A/D Converters", IEEE Custom Integrated Circuits Conference 2006, pp.505-512, 2006 Kunihiko Gotoh et al.(後藤 邦彦 他著), "3 STATES LOGIC CONTROLLED CMOS CYCLIC A/D CONVERTER", IEEE Custom Integrated Circuits Conference 1986, pp.366-369, 1986 Chin-Chen Lee, "A NEW SWITCHED-CAPACITOR REALIZATION FOR CYCLIC ANALOG-TP-DIGITAL CONVERTER", IEEE 1983, pp.1261-1265, 1983
　上述したように、スイッチドキャパシタ回路は、例えば、パイプライン型ＡＤ変換回路のMDAC等に適用されている。
　近年、システムの高機能なデジタル信号処理化が進み、高精度で高速処理が可能なＡＤ変換回路が益々重要になってきている。また、例えば、携帯機器においては、さらなる低電力動作、並びに、回路の占有面積の低減等も求められている。
　一実施形態によれば、スイッチドキャパシタ回路と、負荷回路と、を有する回路において、第１動作モードおよび第２動作モードを含む２種類以上の動作モードを有するスイッチドキャパシタ回路が提供される。
　前記スイッチドキャパシタ回路は、２つ以上の内部容量，１つ以上の増幅器および２つ以上の内部スイッチを有する。また、前記負荷回路は、前記スイッチドキャパシタ回路の次段に設けられたサンプリング容量および該サンプリング容量の接続をオン／オフ制御するサンプリングスイッチを有する。
　前半の前記第１動作モードでは、前記次段のサンプリングスイッチをオフして、前記スイッチドキャパシタ回路の出力電圧と前記次段のサンプリング容量を切り離すと共に、前記スイッチドキャパシタ回路で演算を行う。
　後半の前記第２動作モードでは、前記次段のサンプリングスイッチをオンして、前記スイッチドキャパシタ回路の出力電圧を前記次段のサンプリング容量にサンプリングする。
　そして、前記スイッチドキャパシタ回路は、前記第１動作モードにおいて、１つ以上の前記内部容量を前記内部スイッチで切り離す。
　開示のスイッチドキャパシタ回路およびＡＤ変換回路は、演算動作の高速化，増幅器の低消費電力化，或いは，回路の占有面積の低減等を実現することができるという効果を奏する。
ＡＤ変換回路の一例を示すブロック図である。 図１ＡのＡＤ変換回路の動作を説明するための図(その１)である。 図１ＡのＡＤ変換回路の動作を説明するための図(その２)である。 MDACの一例およびその動作を説明するための図(その１)である。 MDACの一例およびその動作を説明するための図(その２)である。 MDACの一例およびその動作を説明するための図(その３(である。 １．５ｂ構成のMDACの一例をサンプリング時とホールド時に分けて示す回路図である。 図３ＡのMDACの動作を説明するための図(その１)である。 図３ＡのMDACの動作を説明するための図(その２)である。 図３ＡのMDACの動作を説明するための図(その３)である。 ２．５ｂ構成のMDACの一例をサンプリング時とホールド時に分けて示す回路図である。 図４ＡのMDACの動作を説明するための図(その１)である。 図４ＡのMDACの動作を説明するための図(その２)である。 MDACの演算時の動作速度とオペアンプの消費電流の関係を説明するための図である。 MDAC方式のＡＤ変換回路の無負荷時における性能を比較して示す図である。 MDACのアナログ演算および次段サンプリング時の動作を説明するための図である。 第１実施例のMDACにおけるアナログ演算の動作を説明するための図である。 第１実施例のMDACにおける次段サンプリングの動作を説明するための図である。 第１実施例のMDACおよびその動作を説明するための図(その１)である。 第１実施例のMDACおよびその動作を説明するための図(その２)である。 第１実施例のMDACの一例を示す回路図である。 図１０ＡのMDACの動作を説明するための図である。 第１実施例のMDACと図３Ａに示すMDACの性能を比較して示す図である。 第１実施例を変形したMDACと図４Ａに示すMDACの性能を比較して示す図である。 第２実施例のMDACおよびその動作を説明するための図(その１)である。 第２実施例のMDACおよびその動作を説明するための図(その２)である。 第２実施例のMDACの一例を示す回路図である。 図１４ＡのMDACの動作を説明するための図である。 第３実施例のMDACおよびその動作を説明するための図(その１)である。 第３実施例のMDACおよびその動作を説明するための図(その２)である。 第３実施例のMDACの一例を示す回路図である。 図１６ＡのMDACの動作を説明するための図である。 第３実施例のMDACと図３Ａおよび図４Ａに示す各MDACで必要とする比較器の数を比較して示す図である。 MDACの他の例およびその動作を説明するための図(その１)である。 MDACの他の例およびその動作を説明するための図(その２)である。 前述した第１実施例のMDACおよびその動作を説明するための図(その１)である。 前述した第１実施例のMDACおよびその動作を説明するための図(その２)である。 １．５ｂ構成のMDACの第１構成例をサンプリング時とホールド時に分けて示す回路図である。 図２０ＡのMDACの動作を説明するための図(その１)である。 図２０ＡのMDACの動作を説明するための図(その２)である。 図２０ＡのMDACの動作を説明するための図(その３)である。 １．５ｂ構成のMDACの第２構成例をサンプリング時とホールド時に分けて示す回路図である。 図２１ＡのMDACの動作を説明するための図(その１)である。 図２１ＡのMDACの動作を説明するための図(その２)である。 図２１ＡのMDACの動作を説明するための図(その３)である。 第２構成例のMDACの基本動作を説明するための図(その１)である。 第２構成例のMDACの基本動作を説明するための図(その２)である。 第４実施例のMDACおよびその動作を説明するための図(その１)である。 第４実施例のMDACおよびその動作を説明するための図(その２)である。 第４実施例のMDACの一例を示す回路図である。 図２４ＡのMDACの動作を説明するための図である。 並列MDACにおける第１構成例のMDACの基本動作を説明するための図である。 並列MDACにおける第２構成例のMDACの基本動作を説明するための図(その１)である。 並列MDACにおける第２構成例のMDACの基本動作を説明するための図(その２)である。 第５実施例のMDACおよびその動作を説明するための図(その１)である。 第５実施例のMDACおよびその動作を説明するための図(その２)である。 第５実施例のMDACの一例を示す回路図である。 図２８ＡのMDACの動作を説明するための図である。 第４実施例および第５実施例のMDACと図２２Ａおよび図２６Ａに示すMDACの性能を比較して示す図である。 各実施例のMDACが適用されるパイプライン型ＡＤ変換回路の一例を概略的に示すブロック図である。 各実施例のMDACが適用される循環比較型ＡＤ変換回路の一例を概略的に示すブロック図である。
　まず、各実施例を詳述する前に、図１Ａ～図７を参照して、スイッチドキャパシタ回路およびＡＤ変換回路、並びに、それらにおける問題点を説明する。
　図１ＡはＡＤ変換回路の一例を示すブロック図であり、また、図１Ｂおよび図１Ｃは図１ＡのＡＤ変換回路の動作を説明するための図である。ここで、図１Ａ～図１Ｃを参照して説明するＡＤ変換回路はパイプライン型ＡＤ変換回路である。
　なお、パイプライン型ＡＤ変換回路において、高速化および低電力化並びに小面積化で重要になる回路は、基本セルとして使用されるMDAC(Multiplying DAC：スイッチドキャパシタ回路)である。
　図１Ａに示されるように、パイプライン型ＡＤ変換回路１は、サンプルホールド(S/H)回路11、Ｎ－１段のステージ回路(STG-1～STG-(N-1))10-1～10-(N-1)、最終段のフラッシュＡＤ変換器(フラッシュADC)12およびデジタル補正回路(コード変換回路)13を有する。
　サンプルホールド回路11は、入力電圧VINをサンプリングして保持し、フラッシュADC12は、ＡＤ変換した信号DONをそのままデジタル補正回路13に出力する。
　デジタル補正回路13は、フラッシュADC12からの出力信号DONと共に、各ステージ回路10-1～10-(N-1)からの出力信号DO1～DO(N-1)を受け取って入力電圧VINをＡＤ変換したデジタル信号DOを出力する。
　各ステージ回路10はMDAC100およびサブＡＤ変換器(ADC)110を有し、MDAC100はサブＤＡ変換器(DAC)101およびアナログ演算部102を有する。なお、サブＤＡＣ101は、サブＡＤＣ110からの信号DA(i)に応じて電圧+VR, 0(SG), -VRをアナログ演算部102へ出力する。
　後述するように、MDAC100は２個以上の容量(内部容量)と増幅器とスイッチ(内部スイッチ)を含むスイッチドキャパシタ回路を有し、入力信号VIN(i)を増幅した結果と入力信号をAD変換した結果DA(i)を用いて参照電圧VRの定数倍を加減算したアナログ演算を行う。
　各MDAC100(各ステージ回路10-1～10-(N-1))の出力VO(i)は、次段の回路(次段のステージ回路10-2～10-(N-1)またはフラッシュADC12)の入力信号として供給される。
　すなわち、図１Ｂに示されるように、例えば、アナログの入力信号VINを４ビットのデジタル信号に変換して出力する場合(Ｎ＝４)、まず、VIN(1)に関して、期間T(1)で最上位ビット(MSB)の信号DO1(1)が出力され、また、期間T(2)で信号DO2(1)が出力される。
　さらに、期間T(3)で信号DO3(1)が出力され、また、期間T(4)で最下位ビット(LSB)の信号DO4(1)が出力される。そして、期間T(5)において、デジタル補正回路13で２値化されたデジタル出力ADCO(1)が出力される。
　同様に、VIN(2)に関して、期間T(2)で最上位ビットの信号DO1(2)が出力され、また、期間T(3)で信号DO2(2)が出力される。
　さらに、期間T(4)で信号DO3(2)が出力され、また、期間T(5)で最下位ビットの信号DO4(2)が出力される。そして、期間T(6)において、デジタル補正回路13で２値化されたデジタル出力ADCO(2)が出力される。
　ここで、各ステージにおける演算は、VO(i)＝ｍ*[VIN(i)－｛DA(i)/m｝*VR]により行われ、図１Ｃに示されるように、例えば、信号DO1～DO4が『１，０，－１，１』のとき、デジタル補正13は、２値化処理したデジタル出力ADCO『０１１１』を出力する。なお、ｍは信号増幅率を表している。
　パイプライン型ＡＤ変換回路１は、MDAC100を従属接続して１クロックで複数の処理を進めることにより、入力から出力までの遅延(レイテンシ)は大きくなるが、変換速度の高速化を可能としている。
　なお、パイプライン型ＡＤ変換回路は、高精度化も必要分解能に応じてステージの段数を規定すればよいため、要求性能に対してフレキシブルな設計を行うことができる。
　このように、パイプライン型ＡＤ変換回路は、精度と変換速度のカバー範囲が広いため、例えば、デジタルＡＶ機器や無線通信回路等の様々な電子機器に幅広く適用されている。
　図２Ａ，図２Ｂおよび図２ＣはMDACの一例およびその動作を説明するための図であり、図１ＡのＡＤ変換回路におけるMDACの動作を説明するためのものである。
　ここで、図２ＢはMDAC1およびMDAC2の処理を示し、また、図２ＣはMDAC1の処理のみを示している。さらに、図２Ａにおいて、参照符号OP1, OP2は、演算増幅器(オペアンプ：増幅器)を示している。
　なお、図２Ａ～図２Ｃでは、変換タイミングＴを４つの期間(1)～(4)に分けているが、これは、後述する各実施例の説明に対応させるためであり、実際には、期間(1)＋(2)と期間(3)＋(4)の２つの期間の動作として説明することができる。
　すなわち、例えば、図２Ｂおよび図２Ｃでは、一連の動作を繰り返す時間(変換タイミングＴ)に対して(1)～(4)の期間に四分割して描いている。従って、期間の長さは、(1)＋(2)＝(3)＋(4)＝Ｔ／２になっている。
　また、本明細書および添付の図面では、説明を容易にするために、シングルエンド信号を処理する場合を記載しているが、差動信号を処理する場合でも基本的な形態は同じである。
　さらに、図２Ａでは、MDAC1およびMDAC2の２つのMDACが描かれているが、基本動作は前段のMDAC1について説明し、後段のMDAC2は前段のMDAC1の負荷状態を理解し易くするために用いている。
　まず、図２Ａに示されるように、アナログ信号の処理回路であるMDACは、容量(Ｃ),スイッチ(ＳＷ)および演算増幅器(ＯＰ：オペアンプ)を含むスイッチドキャパシタ(ＳＣ)回路とされている。
　MDACの基本動作は、まず、期間(1)＋(2)において、MDAC1ではアナログ入力信号(VIN)をサンプリング容量C1S(＝C1n1＋C1n2)でサンプリングする。また、同じ期間(1)＋(2)において、比較器を有するサブＡＤ変換器ADC1(110)を用いて、デジタル出力結果DO(DO1)と参照電圧VRの加減算係数DA(DA1)を決める。
　次に、期間(3)＋(4)において、オペアンプOP1と容量C1n1, C1n2とADC1による比較結果を用いたDAC出力電圧を印加することで、アナログ演算結果VO1を出力する。
　この結果は、同時に次段MDAC(MDAC2)の入力信号VIN2として、サンプリング容量C2S(２つの容量C2n1, C2n2)にサンプリングされると同時に、次段のサブＡＤ変換器ADC2(110)の入力信号になる。
　なお、図２Ｃにおいて、後に詳述するように、MDAC1が演算を行う期間(3)＋(4)では、容量C1n1が演算用の容量(C1MDAC)になり、容量C1n2がホールド容量(C1H)になり、そして、次段のMDAC2のサンプリング容量C2S(＝C2n1＋C2n2)が負荷になる。
　すなわち、期間(3)＋(4)では、ホールド容量C1H(C1n2)がオペアンプOP1の出力端子と負入力端子の間に接続され、また、演算容量C1MDAC(C1n1)がサブＤＡ変換器(101)の出力端子とオペアンプOP1の負入力端子の間に接続されることになる。そして、オペアンプOP1の出力端子には、次段のMDAC2のサンプリング容量C2S(C2n1＋C2n2)が接続されることになる。
　図３Ａは１．５ｂ構成のMDACの一例をサンプリング時とホールド時に分けて示す回路図であり、また、図３Ｂ，図３Ｃおよび図３Ｄは、図３ＡのMDACの動作を説明するための図である。
　図３Ａにおいて、参照符号SWC1は、信号MCLKおよびSHSELを受け取り、スイッチ制御信号を出力するスイッチ制御部、また、101はサブＤＡＣ、CMP1およびCMO2はコンパレータ、DFF1およびDFF2はフリップフロップ、そして、L01はロジック部を示している。
　まず、図３Ａの左側，並びに，図３Ｂの期間(1)および(2)((1)＋(2))に示されるように、MDAC1のサンプリング(Ｓ)時において、スイッチ制御部SWC1は、スイッチSWS1A/1B/2A/2BおよびSWADCINに対する制御信号を高レベル『Ｈ』にしてこれらのスイッチをオンする。
　ここで、コンパレータCMP1およびCMP2は、スイッチSWADCINがオンすると、比較電圧VCMPとして与えられる入力電圧VINをそれぞれ基準電圧1/4*VRおよび-1/4*VRと比較し、その比較結果をフリップフロップDFF1およびDFF2の入力端子に供給する。
　さらに、期間(1)＋(2)のMDAC1のサンプリング時において、スイッチ制御部SWC1は、スイッチSWH1A/1B/2Bに対する制御信号およびCLKADCを低レベル『Ｌ』にする。これにより、スイッチSWH1A/1B/2Bはオフし、また、フリップフロップDFF1, DFF2はディセーブルになる。
　前述したように、MDAC1が入力信号VINをサンプリングするサンプリング容量C1Sは、スイッチSWS1A, SWS1BおよびSWS2Bがオンして容量C1n1およびC1n2が並列接続されるため、サンプリング容量C1Sは、C1S＝C1n1＋C1n2になる。そして、C1n1＝C1n2＝C0/2とすると、C1S＝C1n1＋C1n2＝C0になる。
　次に、図３Ａの右側，並びに，図３Ｂの期間(3)および(4)((3)＋(4))に示されるように、MDAC1のホールド(Ｈ：演算)時において、スイッチ制御部SWC1は、スイッチSWS1A/1B/2A/2BおよびSWADCINに対する制御信号を『Ｌ』にしてこれらのスイッチをオフする。
　さらに、期間(3)＋(4)のホールド時において、スイッチ制御部SWC1は、スイッチSWH1A/1B/2Bに対する制御信号およびCLKADCを『Ｈ』にする。これにより、スイッチSWH1A/1B/2Bはオンし、また、フリップフロップDFF1, DFF2はイネーブルになって入力データをラッチして保持する。
　ここで、フリップフロップDFF1およびDFF2の出力信号はロジック部LO1に供給され、ロジック部LO1は、デジタル出力DOおよび加減算係数DA1を出力する。なお、加減算係数DA1は、サブＤＡＣ101に供給されている。
　また、ホールド容量C1Hおよび演算容量C1MDACは、C1H＝C0/2およびC1MDAC＝C0/2になり、帰還量βは、β＝C1H/(C1H＋C1MDAC)＝1/2になり、そして、信号増幅率ｍは、ｍ＝C1S/C1H＝２になる。
　すなわち、期間(3)＋(4)では、ホールド容量C1H(C1n2)がオペアンプOP1の出力端子と負入力端子の間に接続され、また、演算容量C1MDAC(C1n1)がサブＤＡ変換器(101)の出力端子とオペアンプOP1の負入力端子の間に接続されることになる。
　なお、信号増幅率ｍ＝２のとき、VIN/VRとVO/VRの間には、図３Ｃに示す関係が成立している。また、入力電圧VIN(比較電圧VCMP), デジタル出力DO, 加減算係数DA1, サブＤＡＣ101の出力電圧VDA1およびオペアンプOP1の出力電圧VOは、それぞれ図３Ｄのようになる。
　ここで、出力電圧VOは、VO＝ｍ*｛VIN－(DA/m)*VR｝で、ｍ＝２なので、VO＝2*VIN－DA*VRになる。
　すなわち、入力電圧VINが+VR≧VIN≧+(1/4)*VRのとき、DOは+01、DAは+1、VDA1は+VRおよびVOは2*VIN-VRになり、また、入力電圧VINが+(1/4)*VR≧VIN≧-(1/4)*VRのとき、DOは00、DAは0、VDA1は0およびVOは2*VINになる。
　さらに、入力電圧VINが-(1/4)*VR≧VIN≧-VRのとき、DOは-01、DAは-1、VDA1は-VRおよびVOは2*VIN+VRになる。
　図４Ａは２．５ｂ構成のMDACの一例をサンプリング時とホールド時に分けて示す回路図であり、また、図４Ｂおよび図４Ｃは図４ＡのMDACの動作を説明するための図である。
　図４Ａと前述した図３Ａとの比較から明らかなように、２．５ｂ構成のMDACでは、２．５ｂ構成のMDACにおける容量C1n1を２つの容量C1n11, C1n12に分割し、それぞれに対してサブＤＡＣ101a, 101bおよびスイッチSWS11B, SWH11B; SWS12B, SWH12Bを設けている。
　さらに、図３Ａにおける２つのコンパレータCMP1, CMP2を６個のコンパレータCMP11～CMP16とし、各コンパレータCMP11～CMP16に対してそれぞれ６分割した電圧5/8*VR, 3/8*VR, 1/8*VR, -1/8*VR, -3/8*VR, -5/8*VRを印加して入力電圧VIN(VCMP)との比較を行う。
　各コンパレータCMP11～CMP16の出力信号は、フリップフロップDFF1１～DFF１６を介してロジック部LO1に供給され、ロジック部LO1は、サブＤＡＣ101a, 101bに供給する２つの加減算係数DA1, DA2およびデジタル出力DOを出力する。
　そして、図４Ａの左側に示されるように、MDAC1のサンプリング時において、スイッチ制御部SWC1は、スイッチSWS1A/2B/11B/12BBおよびSWADCINに対する制御信号を『Ｈ』にしてこれらのスイッチをオンする。
　さらに、MDAC1のサンプリング時において、スイッチ制御部SWC1は、スイッチSWH1A/2B/11B/12Bに対する制御信号およびCLKADCを『Ｌ』にして、スイッチSWH1A/2B/11B/12Bをオフし、また、フリップフロップDFF11～DFF16をディセーブルにする。
　このとき、サンプリング容量C1Sは、スイッチSWS11B, SWS12BおよびSWS2Bがオンして容量C1n11, C1n12およびC1n2が並列接続されるため、C1S＝C1n11＋C1n12＋C1n2になる。そして、C1n11＝C0/2, C1n2＝C1n12＝C0/4とすると、C1S＝C1n11＋C1n12＋C1n2＝C0になる。
　次に、図４Ａの右側に示されるように、MDAC1のホールド時において、スイッチ制御部SWC1は、スイッチSWS1A/2B/11B/12BおよびSWADCINに対する制御信号を『Ｌ』にしてこれらのスイッチをオフする。
　さらに、MDAC1のホールド時において、スイッチ制御部SWC1は、スイッチSWH1A/2B/11B/12Bに対する制御信号およびCLKADCを『Ｈ』にする。これにより、スイッチSWH1A/2B/11B/12Bはオンし、また、フリップフロップDFF1～DFF16はイネーブルになって入力データをラッチして保持する。
　すなわち、フリップフロップDFF1～DFF16は、対応する各コンパレータCMP11～CMP16の出力信号を取り込んで保持する。ここで、フリップフロップDFF1～DFF16の出力信号はロジック部LO1に供給され、ロジック部LO1は、デジタル出力DOおよび加減算係数DA1, DA2を出力する。なお、加減算係数DA1およびDA2は、それぞれサブＤＡＣ101bおよび101aに供給されている。
　また、ホールド容量C1Hおよび演算容量C1MDACは、C1H＝C0/4およびC1MDAC＝(3/4)*C0になり、帰還量βは、β＝C1H/(C1H＋C1MDAC)＝1/4になり、そして、信号増幅率ｍは、ｍ＝C1S/C1H＝４になる。
　なお、信号増幅率ｍ＝４のとき、VIN/VRとVO/VRの間には、図４Ｂに示す関係が成立している。
　また、入力電圧VIN(比較電圧VCMP), デジタル出力DO, 加減算係数DA1,DA2, サブＤＡＣ101bおよび101aの出力電圧VDA1およびVDA2, 並びに, オペアンプOP1の出力電圧VOは、それぞれ図４Ｃ並びに図４Ｄのようになる。
　ここで、出力電圧VOは、VO＝ｍ*｛VIN－(DA/m)*VR｝で、ｍ＝４なので、VO＝4*VIN－DA*VRになる。
　すなわち、入力電圧VINが+VR≧VIN≧+(5/8)*VRのとき、DOは+011、DAは+3、VDA2は+VR、VDA1は+VRおよびVOは4*VIN-3*VRになり、また、入力電圧VINが+(5/8)*VR ≧VIN≧+(3/8)*VRのとき、DOは+010、DAは+2、VDA2は+VR、VDA1は0およびVOは4*VIN-2*VRになる。
　さらに、入力電圧VINが+(3/8)*VR≧VIN≧+(1/8)*VRのとき、DOは+001、DAは+1、VDA2は0、VDA1は+VRおよびVOは4*VIN-VRになり、また、入力電圧VINが+(1/8)*VR ≧VIN≧-(1/8)*VRのとき、DOは000、DAは0、VDA2は0、VDA1は0およびVOは4*VINになる。
　また、入力電圧VINが-(1/8)*VR≧VIN≧-(3/8)*VRのとき、DOは-001、DAは-1、VDA2は0、VDA1は-VRおよびVOは4*VIN+VRになり、さらに、入力電圧VINが-(3/8)*VR ≧VIN≧-(5/8)*VRのとき、DOは-010、DAは-2、VDA2は-VR、VDA1は0およびVOは4*VIN+2*VRになる。
　そして、入力電圧VINが-(5/8)*VR≧VIN≧-VRのとき、DOは-011、DAは-3、VDA2は-VR、VDA1は-VRおよびVOは4*VIN+3*VRになる。
　なお、説明は省略するが、３．５ｂおよび４．５ｂ等の他の構成のMDACに対しても、後述する各実施例を適用することが可能である。
　図５はMDACの演算時(ホールド時)の動作速度とオペアンプの消費電流の関係を説明するための図であり、MDAC1の演算動作時の演算動作速度と増幅器の消費電流の関係を示すものである。
　ここで、負荷をCLT, 帰還量をβ1，オペアンプOP1の電流をIAMPとすると、必要な変換時間T1は、下記の関係になる(式(5)を参照)。
Figure JPOXMLDOC01-appb-M000001
　ここで、TL1*IAMPとT2S*IAMPは、下記の関係になる(式(7)および(8)を参照)。なお、説明を容易にするために、図３Ａ～図３Ｄおよび図４Ａ～図４Ｃでは、C1MDAC＋C1H＝C1Sとしているが、この条件がなくても同様なことが言える。
Figure JPOXMLDOC01-appb-M000002
　MDAC(MDAC1)のサンプリング容量C1Sは、熱雑音(kT/C)で規定されるため、これを図３Ａ～図３Ｄおよび図４Ａ～図４Ｃでは、基準値として一定の値C0としている。また、信号増幅率(ｍ)は、C1S/C1Hで表される。
　すなわち、図３Ａ～図３Ｄ(１．５ｂ構成のMDAC)の場合は、ｍ＝２であり、図４Ａ～図４Ｃ(２．５ｂ構成のMDAC)の場合は、ｍ＝４である。従って、図３Ａ～図３Ｄおよび図４Ａ～図４ＣのMDACを、信号増幅率ｍを使ってC1HおよびC1MDACを表現すると下記のようになる(式(10)および(11)を参照)。
Figure JPOXMLDOC01-appb-M000003
　次段のMDAC(MDAC2)のサンプリング容量C2Sは、一般的に信号増幅率(m)に対して、(1/m)倍にしてよいが、最小容量値の制限を考慮する必要がある。すなわち、下記の(A)および(B)の２種類を考慮する必要がある。
Figure JPOXMLDOC01-appb-M000004
　図６はMDAC方式のＡＤ変換回路の無負荷時における性能を比較して示す図であり、信号増幅率ｍ＝２およびｍ＝４のそれぞれにおいて、無負荷時と有負荷時をスケーリング(Scaling)有無の条件を加えて示すものである。
　ここで、スケーリング有の場合とは、各段のMDACの容量を、例えば、ｍ＝２(１．５ｂ構成のMDAC)の場合には、後段に行くに従って１／２ずつ低減し、ｍ＝４(２．５ｂ構成のMDAC)の場合には、後段に行くに従って１／４ずつ低減するものである。一方、スケーリング無の場合とは、MDACの容量を各段で全て等しくしたものである。
　図６に示されるように、無負荷時に比べて、負荷が有ると２倍以上の変換時間(T*IAMPを参照)が必要になり、特に、図５に示す容量C2Sがスケーリング無だと速度低下が極めて大きくなるのが分かる。
　また、多ビット(ｍ＝４)の場合、容量C2Sがスケーリング無だと無負荷時に比べて変換速度(演算速度)が６倍以上低いことが分かる。すなわち、無付加時に比べて増幅器(オペアンプ)の電源電流を一定にすると、変換に要する時間が２倍以上必要(変換速度が半分以下)になることが分かる。
　このように、MDAC(スイッチドキャパシタ回路)では、例えば、次段のサンプリング容量による負荷が有ると、負荷が無いときに比べて２倍以上の変換(演算)時間が必要になる。さらに、このMDACの変換速度に関しては、スケーリングが無いと速度低下が大きくなり、また、多ビット化になる程、速度低下が大きくなる。
　図７はMDAC(スイッチドキャパシタ回路：ＳＣ回路)のアナログ演算および次段サンプリング時の動作を説明するための図であり、上述したアナログ演算(ホールド動作)時の動作を簡略化して説明するものである。
　図７に示されるように、アナログ演算を行うＳＣ回路11(MDAC1)では、容量C1MDACおよびC1Hが接続(使用)されている。また、演算増幅器(オペアンプ：増幅器)OP1の出力には、その出力電圧VO(0)をサンプリングするために、次段のＳＣ回路12(MDAC2)のサンプリング容量C2Sが接続される。
　すなわち、ＳＣ回路11では、ホールド容量C1HがオペアンプOP1の出力端子と負入力端子の間に接続され、また、演算容量C1MDACがサブＤＡ変換器(101)の出力端子とオペアンプOP1の負入力端子の間に接続される。そして、オペアンプOP1の出力端子には、次段のＳＣ回路1２のサンプリング容量C2Sが接続されることになる。
　従って、ＳＣ回路11がアナログ演算を行っている間、オペアンプOP1の負荷として次段のＳＣ回路12のサンプリング容量C2Sが接続されるため、増幅器の電源電流を増大しなければならない。
　このことは、消費電力の増加と共に、増幅器のサイズが増大することによる占有面積の増大をきたし、コスト増にも繋がることになる。
　次に、添付図面を参照して、一実施形態のスイッチドキャパシタ回路およびＡＤ変換回路の実施例を詳述する。
　図８Ａは第１実施例のMDACにおけるアナログ演算の動作を説明するための図であり、また、図８Ｂは第１実施例のMDACにおける次段サンプリングの動作を説明するための図である。
　上述した図７と図８Ａおよび図８Ｂとの比較から明らかなように、本第１実施例では、アナログ演算(ホールド動作)を前半動作モードと後半動作モードの２つのモードに分けて処理を行う。
　すなわち、図８Ａに示す前半動作モードでは、次段のＳＣ回路12(MDAC2)のサンプリング容量C2Sを未接続としてＳＣ回路11(MDAC1)のアナログ演算を行う。
　また、図８Ｂに示す後半動作モードでは、ＳＣ回路11において、演算用の容量C1MDACを切り離すことで帰還係数βを全帰還の『１』に設定し、次段のＳＣ回路12のサンプリング容量C2Sの出力電圧を蓄積する。
　このように、アナログ演算を２つのモードに分けて処理を行うことにより、演算動作の高速化，増幅器の低消費電力化，或いは，回路の占有面積の低減等を実現することが可能になる。
　なお、本明細書では、主として、ＳＣ回路をMDACとして適用した例を説明するが、各実施例は、基本的にＳＣ回路の演算の高速化そのものを実現するものであり、ＳＣ回路およびＳＣ回路を適用した様々な回路に対して幅広く適用することが可能なものである。
　図９Ａおよび図９Ｂは第１実施例のMDACおよびその動作を説明するための図であり、変換タイミングＴを４つの期間(1)～(4)に分割して説明するものである。
　図９Ａおよび図９Ｂと前述した図２Ａおよび図２Ｃとの比較から明らかなように、本第１実施例のMDACにおいて、まず、期間(1)において、MDAC1およびADC1(サブＡＤ変換器)は未使用で、MDAC2は演算(ホールド：Ｈ)を行う。
　なお、MDAC2のオペアンプOP2の出力は、後述する期間(3)におけるMDAC1のオペアンプOP1と同様に次段のMDAC(MDAC3)の負荷(C3S)から切り離され、無負荷になっている。
　次に、期間(2)において、ADC1は使用され、MDAC1はサンプリング(Ｓ)を行い、また、MDAC2は演算(全帰還演算)を行う。
　さらに、期間(3)において、MDAC2およびADC2(サブＡＤ変換器)は未使用で、MDAC1は演算を行う。なお、MDAC1のオペアンプOP1の出力は、次段のMDAC2の負荷(サンプリング容量C2S(＝C2n1＋C2n2))から切り離され、無負荷になっている。
　ここで、期間(3)におけるMDAC1の動作は、図８Ａを参照して説明したＳＣ11(MDAC1)の動作に対応している。なお、容量C1n1が演算容量C1MDACになり、容量C1n2がホールド容量C1Hになる。
　そして、期間(4)において、MDAC1は演算(全帰還演算)を行い、ADC2は使用され、MDAC2はサンプリングを行う。ここで、期間(4)におけるMDAC1の動作は、図８Ｂを参照して説明したＳＣ11(MDAC1)の動作に対応する。
　これにより、本第１実施例のMDACによれば、演算動作の高速化，増幅器の低消費電力化，或いは，回路の占有面積の低減等を図ることができる。
　ここで、期間(1)と期間(2)(期間(3)と期間(4))は、回路の動作速度や使用する容量の大きさ等を鑑みて適宜その比率を変化させることができる。また、期間(1)および期間(2)(期間(3)および期間(4))において、オペアンプOP1の電源電流を異なる値に設定することもできる。
　なお、この期間(1)と期間(2)(期間(3)と期間(4))の比率の変化、並びに、期間(1)および期間(2)(期間(3)および期間(4))におけるオペアンプの電源電流の制御は、第１実施例に限定されるものではなく、以下の第２実施例～第５実施例においても行うことができる。
　図１０Ａは第１実施例のMDACの一例を示す回路図であり、また、図１０Ｂは図１０ＡのMDACの動作を説明するための図である。ここで、図１０Ａおよび図１０Ｂは、１．５ｂ構成のMDAC(MDAC1)を示すものである。
　また、図１０Ｂの各期間(1)～(4)におけるMDAC1の回路は、前述した図９Ａの(1)～(4)におけるMDAC1に対応している。
　図１０Ａにおいて、参照符号SWC1は、信号MCLKおよびSHSELを受け取り、スイッチ制御信号を出力するスイッチ制御部、また、101はサブＤＡＣ、CMP1およびCMO2はコンパレータ、DFF1およびDFF2はフリップフロップ、そして、L01はロジック部を示している。
　図１０Ａに示されるように、MDAC1(スイッチドキャパシタ回路)は、容量C1n1, C1n2(２つ以上の内部容量)，オペアンプOP1(１つ以上の増幅器)およびスイッチSWS1A/1B/2A/2B, SWH1A/1B, SWH2A/2B, SWADCIN(２つ以上の内部スイッチ)を有する。
　図１０Ａおよび図１０Ｂと前述した図３Ａおよび図３Ｂとの比較から明らかなように、両者のMDAC1は同様のものであるが、スイッチ制御部SWC1による各スイッチの制御が異なっている。
　まず、図１０Ｂの期間(1)において、スイッチ制御部SWC1は、スイッチSWS1A/1B/2A/2B, SWH1A/1B, SWH2A/2BおよびSWADCINに対する制御信号を低レベル『Ｌ』にしてこれらのスイッチをオフする。なお、信号CLKADCは『Ｌ』で、フリップフロップDFF1およびDFF2はディセーブルにされている。
　次に、図１０Ｂの期間(2)において、スイッチ制御部SWC1は、スイッチSWS1A/1B/2A/2BおよびSWADCINに対する制御信号を高レベル『Ｈ』にしてこれらのスイッチをオンする。なお、スイッチSWH1A/1B, SWH2A/2Bに対する制御信号および信号CLKADCは『Ｌ』のままになっている。
　これにより、期間(2)において、スイッチSWS1A/1B/2A/2BおよびSWADCINがオンして、MDAC1はサンプリング(Ｓ)を行う。すなわち、入力電圧VIN(比較電圧VCMP)は、コンパレータCMP1およびCMP2により、それぞれ基準電圧1/4*VRおよび-1/4*VRと比較され、その比較結果がフリップフロップDFF1およびDFF2の入力端子に供給される。
　また、期間(2)において、入力電圧VINは、サンプリング容量C1S(C1n1＋C1n2)によりサンプリングされる。
　さらに、図１０Ｂの期間(3)において、スイッチ制御部SWC1は、スイッチSWS1A/1B/2A/2BおよびSWADCINに対する制御信号を『Ｌ』にしてこれらのスイッチをオフし、スイッチSWH1A/1B, SWH2A/2Bに対する制御信号を『Ｈ』にする。なお、信号CLKADCは、『Ｈ』にされる。
　これにより、期間(3)において、コンパレータCMP1およびCMP2の比較結果は、フリップフロップDFF1およびDFF2に取り込まれて保持される。また、オペアンプOP1は、次段のMDAC2に対しても同様の制御が行われるので、次段のMDAC2の負荷(C2S)から切り離されて無負荷状態になる。
　すなわち、ホールド容量C1H(C1n2)はオペアンプOP1の出力端子と負入力端子の間に接続され、また、演算容量C1MDAC(C1n1)はサブＤＡ変換器101の出力端子とオペアンプOP1の負入力端子の間に接続される。そして、オペアンプOP1は、その出力端子が次段のMDAC2のサンプリング容量C2S(C2n1＋C2n2)から切り離されて無負荷状態で動作することになる。
　なお、期間(3)におけるMDAC1の動作は、図８Ａ，図９Ａおよび図９Ｂを参照して説明した通りである。
　そして、図１０Ｂの期間(4)において、スイッチ制御部SWC1は、スイッチSWH1A/1Bに対する制御信号を『Ｈ』から『Ｌ』にしてスイッチSWH1A/1Bをオフし、容量C1n1が切り離される。ここで、他のスイッチSWS1A/1B/2A/2B, SWADCINおよびSWH2A/2Bは、期間(3)と同じ状態に保持される。
　これにより、期間(4)において、MDAC1は全帰還演算を行うことになる。なお、期間(4)におけるMDAC1の動作は、図８Ｂ，図９Ａおよび図９Ｂを参照して説明した通りである。
　図１１は第１実施例のMDACと図３Ａに示すMDACの性能を比較して示す図であり、ｍ＝２、すなわち、１．５ｂ構成のMDACにおける性能改善量を示すものである。
　MDACの動作速度或いは消費電力に関連する図１１の『T*IAMP』に示されるように、第１実施例のMDACでは、図３ＡのMDACに比べて、スケーリング有の時は約３３％、また、スケーリング無の時は約４０％の高速化或いは低消費電力化が可能なことが分かる。
　すなわち、MDACの動作速度(Ｔ)を同一にした場合には、消費電力(オペアンプの電流をＩAMP)を低減することができ、また、オペアンプの電流(ＩAMP：消費電力)を同一にした場合には、MDACの動作速度(Ｔ)を高速化することができる。
　なお、上述した動作速度および消費電力に関しては、動作速度または消費電力のいずれかに注目し、それらの大きさを必要に応じて適宜設計することができる。この場合、例えば、各期間(1)～(4)の時間(デューティ比)を調整するといった変更を行ってもよい。
　また、例えば、MDACを循環比較型ＡＤ変換回路に適用する場合、MDACによる最初または前半の処理時間を長くし、最後または後半の処理時間を短くするようにスイッチングタイミング(クロックの周期)を変化させるように設計するこもできる。
　図１２は第１実施例を変形したMDAC(２．５ｂ構成のMDACに適用したもの)と図４Ａに示すMDACの性能を比較して示す図であり、ｍ＝４、すなわち、２．５ｂ構成のMDACにおける性能改善量を示すものである。
　図１２の『T*IAMP』に示されるように、第１実施例を変形した２．５ｂ構成のMDACでは、図４ＡのMDACに比べて、スケーリング有の時は約４３％、また、スケーリング無の時は約６３％の高速化或いは低消費電力化が可能なことが分かる。
　なお、図１１で説明したように、『T*IAMP』に関しては、動作速度(Ｔ)または消費電力(ＩAMP)に注目してそれらの大きさを適宜設計することができ、また、各期間(1)～(4)の調整も適宜行うことができる。
　ここで、MDAC(MDAC1)のアナログ演算時における前半動作モード(期間(3))および後半動作モード(期間(4))の時間、並びに、それら前半および後半動作モードの帰還量βを、それぞれTL1およびT2S、並びに、β1およびβ2とする。
　なお、本第１実施例のMDACのアナログ演算時における前半動作モード(期間(3))の動作は、前述した図６におけるｍ＝２の無負荷時の動作と同じになる。
　しかしながら、本第１実施例のMDACのアナログ演算時における後半動作モード(期間(4))の動作は、容量C1MDACが切り離されるため、帰還量βは『１』になる共に、容量CL1はほぼ『０』と見做してよいことになる。
　すなわち、次の式(16)～(18)が成立する。
Figure JPOXMLDOC01-appb-M000005
　ここで、T2S*IAMPの値を、図３ＡのMDACにおける式(15)と、上記第１実施例のMDACにおける式(18)とを比較すると、第１実施例のMDACの方がｍ倍高速化されているのが分かる。
　なお、以上の説明では、スイッチ制御部SWC1による各スイッチの切り換えタイミングの制御だけだが、例えば、期間(1)，(2)(期間(3)，(4))のデューティ比を制御、或いは、オペアンプの電源電流を制御することでより理想値に近い性能を発揮させることができる。
　図１３Ａおよび図１３Ｂは第２実施例のMDACおよびその動作を説明するための図であり、変換タイミングＴを４つの期間(1)～(4)に分割して説明するものである。
　図１３Ａおよび図１３Ｂと前述した図９Ａおよび図９Ｂとの比較から明らかなように、本第２実施例のMDACにおいて、まず、期間(1)において、MDAC1は未使用だがADC1を使用するようになっている。なお、MDAC2は演算(ホールド：Ｈ)を行う。
　すなわち、本第２実施例のMDACは、期間(1)において、ADC1が使用され、図示しないMDAC1におけるサブＤＡＣ(例えば、図３ＡのサブＤＡＣ101参照)へ加減算係数DA1を供給するようになっている。なお、第１実施例のMDACにおいては、ADC1からサブＤＡＣへの加減算係数DA1の供給は期間(2)において行われている。
　次に、期間(2)において、MDAC1はサンプリング(Ｓ)を行い、また、MDAC2は演算(全帰還演算)を行う。なお、ADC1は、期間(1)の動作を継続している。
　さらに、期間(3)において、MDAC2は未使用だがADC2は使用され、MDAC1は演算を行う。なお、MDAC1のオペアンプOP1の出力は、次段のMDAC2の負荷(サンプリング容量C2S(＝C2n1＋C2n2))から切り離され、無負荷になっているのは第１実施例と同様である。
　すなわち、本第２実施例では、期間(3)において、ADC2が使用され、図示しないMDAC2におけるサブＤＡＣへ加減算係数DA2を供給するようになっている。
　そして、期間(4)において、MDAC1は演算(全帰還演算)を行い、MDAC2はサンプリングを行う。なお、ADC2は、期間(3)の動作を継続している。
　このように、本第２実施例のMDACは、例えば、MDAC1のアナログ演算結果が期間(1)および(2)の２つの期間で出力されることを利用し、ADC1における比較器(例えば、図１０ＡにおけるコンパレータCMP1, CMP2)の変換速度を緩和するようにしたものである。
　すなわち、本第２実施例によれば、ADC1のコンパレータCMP1, CMP2は、期間(1)の最終データを使用して期間(2)全体の時間をかけて比較処理を行えばよく、コンパレータCMP1, CMP2に対する高速動作の要求を緩和することができる。
　図１４Ａは第２実施例のMDACの一例を示す回路図であり、また、図１４Ｂは図１４ＡのMDACの動作を説明するための図である。ここで、図１４Ａおよび図１４Ｂは、１．５ｂ構成のMDAC(MDAC1)を示すものである。
　また、図１４Ｂの各期間(1)～(4)におけるMDAC1の回路は、前述した図１３Ａの(1)～(4)におけるMDAC1に対応している。
　図１４Ａと前述した図１０Ａとの比較から明らかなように、本第２実施例のMDAC(MDAC1)は、第１実施例のMDAC1に対して、スイッチSWASCINとADC1との間に設けられ、期間(1)においてサンプリング容量ＣSとして機能する容量CS(CMP)が設けられている。
　図１４Ａに示されるように、MDAC1(スイッチドキャパシタ回路)は、容量C1n1, C1n2, CS(CMP)(２つ以上の内部容量)，オペアンプOP1(１つ以上の増幅器)およびスイッチSWS1A/1B/2A/2B, SWH1A/1B, SWH2A/2B, SWADCIN(２つ以上の内部スイッチ)を有する。
　図１４Ｂの期間(1)において、スイッチ制御部SWC1は、スイッチSWS1A/1B/2A/2B, SWH1A/1B, SWH2A/2Bに対する制御信号を低レベル『Ｌ』にしてこれらのスイッチをオフし、スイッチSWADCINに対する制御信号を高レベル『Ｈ』にしてスイッチSWADCINをオンする。ここで、信号CLKADCは『Ｌ』で、フリップフロップDFF1およびDFF2はディセーブルにされている。
　すなわち、前述した図１０Ａおよび図１０Ｂを参照して説明したのと異なるのは、期間(1)において、スイッチSWADCINがオンされて、サンプリング容量ＣS(CMP)に比較電圧VCMP(入力電圧VIN)がサンプリングされる点である。
　次に、図１４Ｂの期間(2)において、スイッチ制御部SWC1は、スイッチSWS1A/1B/2A/2Bに対する制御信号を『Ｈ』にしてこれらのスイッチをオンし、また、スイッチSWADCINに対する制御信号を『Ｌ』にしてスイッチSWADCINをオフする。なお、スイッチSWH1A/1B, SWH2A/2Bに対する制御信号および信号CLKADCは『Ｌ』のままになっている。
　ここで、ADC1のコンパレータCMP1およびCMP2は、期間(1)において容量ＣS(CMP)にサンプリングされた比較電圧VCMPを期間(2)の最初からそれぞれ基準電圧1/4*VRおよび-1/4*VRと比較し、その比較結果がフリップフロップDFF1およびDFF2の入力端子に供給される。
　さらに、図１４Ｂの期間(3)において、スイッチ制御部SWC1は、スイッチSWS1A/1B/2A/2BおよびSWADCINに対する制御信号を『Ｌ』にしてこれらのスイッチをオフし、スイッチSWH1A/1B, SWH2A/2Bに対する制御信号を『Ｈ』にしてこれらのスイッチをオンする。なお、信号CLKADCも『Ｈ』にされる。
　これにより、期間(3)において、コンパレータCMP1およびCMP2の比較結果は、フリップフロップDFF1およびDFF2に取り込まれて保持される。ここで、オペアンプOP1は、次段のMDAC2の負荷(C2S)から切り離されるが、その出力電圧VO1は、次段のADC2のサンプリングＣS(CMP)によりサンプリングされる。
　そして、図１４Ｂの期間(4)において、スイッチ制御部SWC1は、スイッチSWH1A/1Bに対する制御信号を『Ｈ』から『Ｌ』にしてスイッチSWH1A/1Bをオフし、容量C1n1が切り離される。
　なお、他のスイッチSWS1A/1B/2A/2B, SWADCINおよびSWH2A/2Bは、期間(3)と同じ状態に保持される。これにより、期間(4)において、MDAC1は全帰還演算を行うことになる。
　図１５Ａおよび図１５Ｂは第３実施例のMDACおよびその動作を説明するための図であり、変換タイミングＴを４つの期間(1)～(4)に分割して説明するものである。さらに、図１６Ａは第３実施例のMDACの一例を示す回路図であり、また、図１６Ｂは図１６ＡのMDACの動作を説明するための図である。
　図１５Ａ，図１５Ｂ，図１６Ａおよび図１６Ｂと、前述した図９Ａ，図９Ｂ，図１０Ａおよび図１０Ｂとの比較から明らかなように、本第３実施例は、第１実施例におけるコンパレータCMP1, CMP2を１つのコンパレータCMP0で兼用するようになっている。
　すなわち、図１６Ａと前述した図１０Ａとの比較から明らかなように、本第３実施例では、ADAC1に２つのスイッチSELADC1, SELADC2を設け１つのコンパレータCMP0を期間(1)および(2)でそれぞれ第１実施例のコンパレータCMP1およびCMP2として使用する。
　さらに、第１実施例のフリップフロップDFF1, DFF2のクロック端子に供給する共通の信号CLKADCを別々の信号CLKADC1, CLKADC2として各フリップフロップDFF1およびDFF2の活性化を個別に制御するようになっている。
　図１５Ａおよび図１５Ｂに示されるように、本第３実施例のMDACは、まず、期間(1)において、MDAC1は未使用だがADC1は使用され、また、MDAC2は演算(Ｈ)を行う。ここで、期間(1)におけるADC1の使用は、例えば、基準電圧1/4*VRと入力電圧VIN(比較電圧VCMP)を比較してフリップフロップDFF1に出力するためのものである。
　次に、期間(2)において、ADC1は使用され、MDAC1はサンプリング(Ｓ)を行い、そして、MDAC2は演算を行う。ここで、期間(2)におけるADC1の使用は、例えば、基準電圧-1/4*VRと比較電圧VCMPを比較してフリップフロップDFF２に出力するためのものである。
　すなわち、本第３実施例では、期間(1)におけるADC1の使用で基準電圧1/4*VRと比較電圧VCMPの比較が行われ、期間(2)におけるADC1の使用で基準電圧-1/4*VRと比較電圧VCMPの比較が行われる。そして、この期間(1)および(2)における基準電圧と比較電圧の比較には同じコンパレータが共用化されることになる。
　さらに、期間(3)において、MDAC2は未使用だがADC2は使用され、また、MDAC1は演算を行う。そして、期間(4)において、ADC2は使用され、MDAC1は演算を行い、MDAC2はサンプリングを行う。
　なお、ADC2に関して、期間(3)および(4)の使用は、次段における比較電圧と異なる基準電圧の比較を行うためであり、同じコンパレータが共用化されることになる。
　図１６Ａに示されるように、本第３実施例において、ADC1のコンパレータCMP0の一方の入力には、比較電圧VCMPが印加され、他方の入力には、スイッチSELADC1を介した基準電圧1/4*VRとスイッチSELADC2を介した基準電圧-1/4*VRとが選択的に印加されている。なお、スイッチSELADC1, SELADC2は、スイッチ制御部SWC1からの信号により制御される。
　図１６Ａに示されるように、MDAC1(スイッチドキャパシタ回路)は、容量C1n1, C1n2(２つ以上の内部容量)，オペアンプOP1(１つ以上の増幅器)およびスイッチSWS1A/1B/2A/2B, SWH1A/1B, SWH2A/2B, SWADCIN(２つ以上の内部スイッチ)を有する。
　図１６Ｂの期間(1)において、スイッチ制御部SWC1は、スイッチSWS1A/1B/2A/2B, SWH1A/1B, SWH2A/2B, SELADC2に対する制御信号を『Ｌ』にしてこれらのスイッチをオフし、スイッチSWADCIN, SELADC1に対する制御信号を『Ｈ』にしてこれらのスイッチをオンする。
　これにより、コンパレータCMP0には、比較電圧VCMP(入力電圧VIN)およびスイッチSELADC1を介した基準電圧1/4*VRが印加され、これらの電圧を比較してその比較結果を出力する。ここで、信号CLKADC1およびCLKADC2は、両方とも『Ｌ』になっており、フリップフロップDFF1およびDFF2はディセーブルにされている。
　次に、図１６Ｂの期間(2)において、スイッチ制御部SWC1は、スイッチSWS1A/1B/2A/2B, SELADC2に対する制御信号を『Ｈ』にしてこれらのスイッチをオンし、また、スイッチSELADC1に対する制御信号を『Ｌ』にしてスイッチSELADC1をオフする。なお、他のスイッチは、区間(1)のままになっている。
　ここで、期間(2)では、信号CLKADC1が『Ｌ』から『Ｈ』に変化し、これによりフリップフロップDFF1がイネーブルになって、コンパレータCMP0による比較電圧VCMPと基準電圧1/4*VRとの比較結果を取り込んで保持する。
　さらに、上述したように、期間(2)では、スイッチSELADC1がオフしてスイッチSELADC2がオンするため、コンパレータCMP0は、比較電圧VCMPとスイッチSELADC1を介して印加される基準電圧-1/4*VRを比較することになる。
　さらに、図１６Ｂの期間(3)において、スイッチ制御部SWC1は、スイッチSWS1A/1B/2A/2B, SWADCIN, SELADC2に対する制御信号を『Ｌ』にしてこれらのスイッチをオフし、スイッチSWH1A/1B, SWH2A/2Bに対する制御信号を『Ｈ』にしてこれらのスイッチをオンする。
　ここで、期間(3)では、信号CLKADC2が『Ｌ』から『Ｈ』に変化し、これによりフリップフロップDFF2がイネーブルになって、コンパレータCMP0による比較電圧VCMPと基準電圧-1/4*VRとの比較結果を取り込んで保持する。
　これにより、ロジック部L01は、フリップフロップDFF1が保持している比較電圧VCMPと基準電圧1/4*VRとの比較結果、並びに、フリップフロップDFF2が保持している比較電圧VCMPと基準電圧-1/4*VRとの比較結果を受け取り、所定の論理演算を行うことになる。
　そして、図１６Ｂの期間(4)において、スイッチ制御部SWC1は、スイッチSWH1A/1Bに対する制御信号を『Ｈ』から『Ｌ』にしてスイッチSWH1A/1Bをオフする。なお、各期間(1)～(4)における他の動作は、前述した第１および第２実施例の説明から明らかなので、その説明は省略する。
　このように、本第３実施例によれば、ADC1におけるコンパレータを共用化することで、ハード構成を低減することが可能になる。
　図１７は第３実施例のMDACと図３Ａおよび図４Ａに示す各MDACで必要とする比較器の数を比較して示す図である。
　図１７に示されるように、信号増幅率ｍ＝２(１．５ｂ構成のMDAC)の場合には、ADC(ADC1)におけるコンパレータCMP1, CMP2を１つのコンパレータCMP0にすることができ、コンパレータ数を半減することが可能である。
　さらに、信号増幅率ｍ＝４(２．５ｂ構成のMDAC)の場合、例えば、図１４ＡにおけるコンパレータCMP11～CMP16(６個)は、上述した第３実施例を適用することにより３個に半減することができる。
　なお、図１７は単なる例を示すものであり、これに限定されるものではなく、信号増幅率ｍがより大きく(多ビット)になれば、コンパレータ数の低減の効果はより大きなものになる。
　図１８Ａおよび図１８ＢはMDACの他の例およびその動作を説明するための図であり、パイプライン型ＡＤ変換回路の小面積化および低電力化を図るために、オペアンプを共用化するものである。
　ここで、以下に説明する各図において、前述したサブＡＤ変換器ADC1およびADC2は、第４実施例および第５実施例には直接関係しないので省略してある。
　図１８Ａおよび図１８Ｂと、図２Ａおよび図２Ｂとの比較から明らかなように、図１８Ａおよび図１８Ｂに示すMDACでは、図２Ａ～図２Ｃを参照して説明したMDACにおいて、オペアンプOP1およびOP2を１つのオペアンプ(OP1)で共用化するようになっている。
　すなわち、MDAC1において、入力電圧VINのサンプリングを行うサンプリングモード(期間(1)＋(2)：Ｓ)ではオペアンプが不要になり、演算を行うホールドモード(期間(3)＋(4)：Ｈ)でのみオペアンプが使用される。
　ここで、MDAC2は、MDAC1と逆相で動作するため、入力電圧(前段のMDAC1の出力電圧VO1＝VIN2)のサンプリングを行うサンプリングモード(期間(3)＋(4)：Ｓ)ではオペアンプが不要になる。そして、演算を行うホールドモード(タイミング(1)＋(2)：Ｈ)でのみオペアンプ使用されている。
　そこで、MDAC1とMDAC2のオペアンプが必要な期間が異なることを利用して、期間(1)＋(2)では、オペアンプ(OP1)をMDAC2のオペアンプOP2として使用し、また、期間(3)＋(4)では、オペアンプOP1をMDAC1のオペアンプOP1として使用するようになっている。なお、図示しないサブＡＤ変換器ADC1, ADC2のコンパレータに関しても共用化することは可能である。
　しかしながら、MDACの容量(MDAC1の演算容量C1n1, C1n2およびMDAC2の演算容量C2n1, C2n2)は個別に設ける必要があり、共用化することはできていない。
　図１９Ａおよび図１９Ｂは前述した第１実施例のMDACおよびその動作を説明するための図である。
　図１９Ａおよび図１９Ｂに示されるように、例えば、図９Ａに示すような第１実施例のMDACにおいても、１つのオペアンプ(OP1)を前後のMDAC(例えば、MDAC1およびMDAC2)で共用化することが可能である。
　また、図１５Ａ～図１７を参照して説明したように、第３実施例のMDACにおいては、MDACの演算出力が２回(H(1)およびH(2))出力されることを利用して、コンパレータ数を低減することが可能であった。
　ここで、図１９Ａおよび図１９Ｂに示されるように、C1n1は期間(1)および(4)で未使用になり、C1n2は期間(1)で未使用になり、C2n1は期間(2)および(3)で未使用になり、そして、C2n2は期間(3)で未使用になっている。
　後述する第４および第５実施例のMDACは、MDACの容量(MDAC1のC1n1, C1n2およびMDAC2のC2n1, C2n2)の未使用期間を利用して、容量に関しても共用化を図るものである。
　ここで、MDACの回路構成に関して、具体的に、例えば、１．５ｂ構成のMDACは、第１構成例(タイプＩ)および第２構成例(タイプII)の２種類の回路構成が考えられる。
　図２０Ａは１．５ｂ構成のMDACの第１構成例(タイプＩ)をサンプリング時とホールド時に分けて示す回路図であり、また、図２０Ｂ～図２０Ｄは図２０ＡのMDACの動作を説明するための図である。
　さらに、図２１Ａは１．５ｂ構成のMDACの第２構成例(タイプII)をサンプリング時とホールド時に分けて示す回路図であり、また、図２１Ｂ～図２１Ｄは図２１ＡのMDACの動作を説明するための図である。
　ここで、図２０Ａ～図２０Ｄは、前述した図３Ａ～図３Ｄに対応し、図３Ａ～図３ＤのMDAC1におけるADC1(サブＡＤ変換器)および関連する信号を省略したものに対応する。
　なお、図８Ａ～図１７の第１実施例～第３実施例のMDACは、タイプＩの回路に基づいたものになっているが、第１実施例～第３実施例のMDACとしてタイプIIの回路に適用することも可能である。
　まず、図２０Ａ～図２０Ｄに示されるように、すなわち、図３Ａ～図３Ｄを参照して説明したように、図２０Ａに示すタイプＩの１．５ｂ構成のMDAC1において、C1S＝C1n1+C1n2＝C0, C1H＝C0/2およびC1MDAC＝C0/2の関係が成立している。なお、帰還量βは、β＝C1H/(C1H＋C1MDAC)＝1/2で、信号増幅率ｍは、ｍ＝C1S/C1H＝２になっている。
　一方、図２１Ａに示すタイプIIの１．５ｂ構成のMDAC1において、C1S＝C1s11+C1s12＝C0, C1H＝C0/2およびC1MDAC＝C1S＝C0の関係が成立している。また、帰還量βは、β＝C1H/(C1H＋C1MDAC)＝1/3で、信号増幅率ｍは、ｍ＝C1S/C1H＝２になっている。
　すなわち、図２１Ａの左側，並びに，図２１Ｂの期間(1)および(2)((1)＋(2))に示されるように、MDAC1のサンプリング(Ｓ)時において、スイッチ制御部SWC1は、スイッチSWS1A/11B/12B/2Bに対する制御信号を高レベル『Ｈ』にしてこれらのスイッチをオンする。
　さらに、期間(1)＋(2)のMDAC1のサンプリング時において、スイッチ制御部SWC1は、スイッチSWH1A/11B/12B/2Bに対する制御信号を低レベル『Ｌ』にする。これにより、スイッチSWH1A/11B/12B/2Bはオフする。
　なお、MDAC1が入力信号VINをサンプリングするサンプリング容量C1Sは、スイッチSWH1A/11B/12Bがオンして容量C1S11およびC1S12が並列接続されるため、サンプリング容量C1Sは、C1S＝C1S11＋C1S12になる。そして、C1S11＝C1S12＝C0/2とすると、上述したように、C1S＝C1s11+C1s12＝C0になる。
　次に、図２１Ａの右側，並びに，図２１Ｂの期間(3)および(4)((3)＋(4))に示されるように、MDAC1のホールド(Ｈ：演算)時において、スイッチ制御部SWC1は、スイッチSWS1A/11B/12B/2Bに対する制御信号を『Ｌ』にしてこれらのスイッチをオフする。
　さらに、期間(3)＋(4)のホールド時において、スイッチ制御部SWC1は、スイッチSWH1A/11B/12B/2Bに対する制御信号を『Ｈ』にする。これにより、スイッチSWH1A/11B/12B/2Bはオンする。
　これにより、上述したように、ホールド容量C1Hおよび演算容量C1MDACは、C1H＝C0/2およびC1MDAC＝C1s＝C0になり、帰還量βは、β＝C1H/(C1H＋C1MDAC)＝1/3になり、そして、信号増幅率ｍは、ｍ＝C1S/C1H＝２になる。
　ここで、信号増幅率ｍ＝２のときのVIN/VRとVO/VRの関係は図２１Ｃのようになり、また、入力電圧VIN(比較電圧VCMP), デジタル出力DO, 加減算係数DA1, サブＤＡＣ101の出力電圧VDA1およびオペアンプOP1の出力電圧VOは、図２１Ｄのようになる。なお、図２１Ｃおよび図２１Ｄは、上述した図２０Ｃおよび図２０Ｄと同じである。
　図２２Ａおよび図２２Ｂは第２構成例(タイプII)のMDACの基本動作を説明するための図であり、上述した図２１Ａおよび図２１Ｂをより分かりやすく示すものである。なお、図２２Ａに示すMDACは、２つのMDAC(MDAC1, MDAC2)で１つのオペアンプ(OP1)を共用化するようになっている。
　ここで、説明を簡略化するために、C1S＝C1MDAC＝C0, C1H＝C0/m, C2S＝C2MDAC＝C0/m, C2H＝C0/mとする。なお、ｍは、信号増幅率を示している。
　まず、図２２Ａの上側，並びに，図２２Ｂの期間(1)＋(2)に示されるように、MDAC1がサンプリング(Ｓ)でMDAC2が演算(Ｈ)時には、MDAC1のオペアンプ(OP1)は未使用でMDAC2のオペアンプ(OP2)は使用される(動作する)。
　また、期間(1)＋(2)において、MDAC1の容量C1SおよびMDAC2の容量C2MDAC, C2Hは使用され、MDAC1の容量C1Hはリセットされる。
　一方、図２２Ａの下側，並びに，図２２Ｂの期間(3)＋(4)に示されるように、MDAC1が演算でMDAC2がサンプリング時には、MDAC1のオペアンプ(OP1)は使用されるがMDAC2のオペアンプ(OP2)は未使用になっている。
　また、期間(3)＋(4)において、MDAC1の容量C1MDAC, C1HおよびMDAC2の容量C2Sは使用され、MDAC2の容量C2Hはリセットされる。
　そこで、オペアンプ(OP1：共用オペアンプ)を２つのMDAC(MDAC1, MDAC2)で共用化するようになっている。しかしながら、図２２Ａおよび図２２ＢのMDACでは、容量をMDAC1およびMDAC2で共用化することはできない。
　以下に説明する第４実施例および第５実施例は、容量をMDAC1およびMDAC2で共用化し、スイッチドキャパシタ回路或いはＡＤ変換回路の占有面積をより一層低減せんとするものである。
　図２３Ａおよび図２３Ｂは第４実施例のMDACおよびその動作を説明するための図である。なお、本第４実施例のMDACは、第２構成例(タイプII)のMDACであり、前述した第１～第３実施例のMDACと同様に、変換タイミングＴを４つの期間(1)～(4)に分けて制御するようになっている。
　まず、図２３Ａと上述した図２２Ａとの比較から明らかなように、本第４実施例のMDACでは、オペアンプ(OP1：共用オペアンプ)を２つのMDAC(MDAC1, MDAC2)で共用化するだけでなく、容量(CSC：共用容量)も２つのMDACで共用化するようになっている。
　すなわち、図２３Ａおよび図２３Ｂに示されるように、容量CSCは、期間(1)ではC2MDACとして使用され、期間(2)ではC1Sとして使用され、期間(3)ではC1MDACとして使用され、そして、期間(4)ではC2Sとして使用されるようになっている。
　ここで、図２３Ａおよび図２３Ｂに示されるように、ホールド容量C1HおよびC2Hは、MDAC1およびMDAC2に対して専用に設ける必要があるが、MDAC1およびMDAC2のサンプリング容量C1SおよびC2S並びに演算容量C1MDACおよびC2MDACは共用化可能なことが分かる。
　なお、本第４実施例のMDACにおいて、オペアンプ(共用オペアンプOP1)がMDAC1およびMDAC2で共用化されるのは、図２２Ａおよび図２２Ｂを参照して説明したのと同様である。
　また、複数のMDACを従属接続したパイプライン型ＡＤ変換回路において、後段のMDACのサンプリング容量(例えば、MDAC2の容量C2S)は、前段のMDACのサンプリング容量(例えば、MDAC１の容量C1S)よりもその値は小さくてもよい。すなわち、後段のMDACのサンプリング容量(C2S)は、前段のMDACのサンプリング容量(C1S)の一部を使用するようにしてもよい。
　図２４Ａは第４実施例のMDACの一例を示す回路図であり、また、図２４Ｂは図２４ＡのMDACの動作を説明するための図である。
　図２４Ａにおいて、参照符号CSC11およびCSC12は共用化して使用する共用容量(CSC)を示し、CH1は第１のMDAC(MDAC1)として使用するときのホールド容量(C1H)を示し、そして、CH2は第２のMDAC(MDAC2)として使用するときのホールド容量(C2H)を示している。
　ここで、本第４実施例のMDACの説明では、スケーリング無の場合を想定し、CH1＝CH2＝CO/2, CSC1＝CSC11＋CSC12＝COとしている。
　図２４Ａに示されるように、MDAC0(スイッチドキャパシタ回路)は、容量CH1, CH2, CSC11, CSC12(２つ以上の内部容量)およびオペアンプOP0(１つ以上の増幅器)を有する。さらに、MDAC0は、スイッチSWVIN1, SWVIN2, SWSC1A/11B/12B, SWHC1A/11B/12B, SWHH1A/1B, SWSH2A/2B, SWHH2A/2B(２つ以上の内部スイッチ)を有する。
　まず、図２４Ｂの期間(1)において、スイッチ制御部SWC1は、スイッチSWVIN1, SWHC1A/11B/12B, SWHH2A/2Bに対する制御信号を高レベル『Ｈ』にしてこれらのスイッチをオンする。
　さらに、期間(1)において、スイッチ制御部SWC1は、スイッチSWVIN2, SWSC1A/11B/12B, SWSH1A/1B, SWHH1A/1B, SWSH2A/2Bに対する制御信号を低レベル『Ｌ』にしてこれらのスイッチをオフする。
　これにより、MDAC0において、図２３Ａの期間(1)のように、容量CSC11が第２のMDAC(MDAC2)の演算容量C2MDACとして機能する。なお、容量CH2は、第２のMDAC(MDAC2)のホールド容量C2Hとして接続されることになる。
　次に、図２４Ｂの期間(2)において、スイッチ制御部SWC1は、スイッチSWSC1A/11B/12B, SWSH1A/1Bに対する制御信号を『Ｈ』にしてこれらのスイッチをオンし、また、スイッチSWHC1A/11B/12Bに対する制御信号を『Ｌ』にしてこれらのスイッチをオフする。
　なお、期間(2)において、他のスイッチSWVIN1, SWVIN2, SWHH1A/1B, SWSH2A/2B, SWHH2A/2Bに対する制御信号は、期間(1)と同じレベルに維持される。
　これにより、MDAC0において、図２３Ａの期間(2)のように、容量CSC11, CSC12が第１のMDAC(MDAC1)のサンプリング容量C1Sとして機能する。なお、容量CH2は、第２のMDAC(MDAC2)のホールド容量C2Hとしての接続を維持し、また、容量CH1は、リセットされることになる。
　さらに、図２４Ｂの期間(3)において、スイッチ制御部SWC1は、スイッチSWVIN2, SWHC1A/11B/12B, SWHH1A/1Bに対する制御信号を『Ｈ』にしてこれらのスイッチをオンする。さらに、スイッチ制御部SWC1は、スイッチSWVIN1, SWSC1A/11B/12B, SWSH1A/1B, SWSH2A/2Bに対する制御信号を『Ｌ』にしてこれらのスイッチをオフする。なお、期間(3)において、スイッチSWSH2A/2Bに対する制御信号は、期間(2)と同じレベルに維持される。
　これにより、MDAC0において、図２３Ａの期間(3)のように、容量CSC11が第１のMDAC(MDAC1)の演算容量C1MDACとして機能する。なお、容量CH1は、第１のMDAC(MDAC1)のホールド容量C1Hとして接続されることになる。
　そして、図２４Ｂの期間(4)において、スイッチ制御部SWC1は、スイッチSWSC1A/11B/12B, SWSH2A/2Bに対する制御信号を『Ｈ』にしてこれらのスイッチをオンし、また、スイッチSWHC1A/11B/12Bに対する制御信号を『Ｌ』にしてこれらのスイッチをオフする。
　なお、期間(4)において、他のスイッチSWVIN1, SWVIN2, SWSH1A/1B, SWHH1A/1B, SWHH2A/2Bに対する制御信号は、期間(3)と同じレベルに維持される。
　これにより、MDAC0において、図２３Ａの期間(4)のように、容量CSC11, CSC12が第２のMDAC(MDAC2)のサンプリング容量C2Sとして機能する。なお、容量CH1は、第１のMDAC(MDAC1)のホールド容量C1Hとしての接続を維持し、また、容量CH2は、リセットされることになる。
　なお、本第４実施例のMDACにおいて、オペアンプOP1(共用オペアンプ)がMDAC1およびMDAC2で共用化できるのは、図２２Ａおよび図２２Ｂを参照して説明した通りである。
　このように、本第４実施例のMDACによれば、オペアンプだけでなく、容量(CSC：CSC11, CSC12)も２つのMDACで共用化することができ、スイッチドキャパシタ回路或いはＡＤ変換回路の占有面積をより一層低減することが可能になる。
　以上において、本第４実施例のMDACではスケーリングが可能であり、例えば、後段のMDAC2におけるサンプリング容量C2Sは、前段のMDAC1におけるサンプリング容量C1Sよりも小さくてよい。
　すなわち、スケーリング率をγとすると、一般的に、１．５ｂ構成のMDACの場合、γ＝1/2、また、２．５ｂ構成のMDACの場合、γ＝1/4になるので、後段のMDAC2のサンプリング容量C2Sは、前段のMDAC1のサンプリング容量C1Sの一部を使用することも可能である。
　次に、第５実施例のMDACを説明するが、その前に、図２５～図２６Ｂを参照して並列MDAC(ダブルサンプリング方式のMDAC)の２つの構成例を説明する。
　このダブルサンプリング方式のＡＤ変換回路は、MDACを２個並列に設けてインターリブ動作することにより、同じ消費電力でＡＤ変換回路の変換速度を２倍に高速化するものである。
　図２５は並列MDACにおける第１構成例(タイプＩ)のMDACの基本動作を説明するための図である。ここで、ダブルサンプリング方式のMDAC(並列MDAC)は、例えば、上述した時間的に順に処理を行う２つのMDAC(MDAC1, MDAC2)を並列に設けて処理を行うものに対応する。
　また、チャネル１とチャネル２は逆相で動作するため、図２５に示すダブルサンプリング方式のMDACは、例えば、前述した図１８ＡにおけるMDAC1およびMDAC2の関係をMDAC1(E：偶数(Even)モード)およびMDAC1(O：奇数(Odd)モード)に置き換えればよい。
　すなわち、図２５に示されるように、期間(1)＋(2)において、MDAC1(E)は入力電圧VIN1(E)をサンプリング容量C1n1(E)＋C1n2(E)でサンプリングし、また、MDAC1(O)は演算を行う。
　なお、MDAC1(O)における演算容量はC1n1(O)になり、また、ホールド容量はC1n2(O)になる。また、期間(1)＋(2)では、演算を行うMDAC1(O)のオペアンプOP1(O)のみが使用され、サンプリングを行うMDAC1(E)のオペアンプOP1(E)は使用されない。
　次に、期間(3)＋(4)において、MDAC1(E)は演算を行い、MDAC1(O)は入力電圧VIN1(O)をサンプリング容量C1n1(O)＋C1n2(O)でサンプリングサンプリングを行う。
　なお、MDAC1(E)における演算容量はC1n1(E)になり、また、ホールド容量はC1n2(E)になる。また、期間(3)＋(4)では、演算を行うMDAC1(E)のオペアンプOP1(E)のみが使用され、サンプリングを行うMDAC1(O)のオペアンプOP1(O)は使用されない。
　そこで、期間(1)＋(2)と期間(3)＋(4)に分けてオペアンプ(OP1(E), OP1(O))を共用化(OP1(E))するようになっている。しかしながら、この図２５に示すタイプＩの並列MDACでは、MDAC1(E)およびMDAC1(O)でオペアンプを共用化することはできても、容量を共用化することはできない。
　図２６Ａおよび図２６Ｂは並列MDACにおける第２構成例(タイプII)のMDACの基本動作を説明するための図である。ここで、図２６Ａおよび図２６Ｂのダブルサンプリング方式のMDAC(並列MDAC)は、例えば、前述した図２２Ａおよび図２２ＢにおけるMDAC1およびMDAC2の関係をMDAC1(E)およびMDAC1(O)に置き換えればよい。
　すなわち、図２６Ａの左側，並びに，図２６Ｂの期間(1)＋(2)に示されるように、MDAC1(E)がサンプリング(Ｓ)でMDAC1(O)が演算(Ｈ)時には、MDAC1(E)のオペアンプ(OP1)は未使用でMDAC2のオペアンプ(OP2)は使用される(動作する)。
　また、期間(1)＋(2)において、MDAC1(E)の容量C1S(E)およびMDAC1(O)の容量C1MDAC(O), C1H(O)は使用され、MDAC1(E)の容量C1H(E)はリセットされる。
　一方、図２６Ａの右側，並びに，図２６Ｂの期間(3)＋(4)に示されるように、MDAC1(E)が演算でMDAC１(O)がサンプリング時には、MDAC1(E)のオペアンプ(OP1)は使用されるがMDAC1(O)のオペアンプ(OP2)は未使用になっている。
　また、期間(3)＋(4)において、MDAC1(E)の容量C1MDAC(E), C1H(E)およびMDAC1(O)の容量C1S(O)は使用され、MDAC1(O)の容量C1H(O)はリセットされる。
　そこで、オペアンプ(OP1：共用オペアンプ)を２つのMDAC(MDAC1(E), MDAC1(O))で共用化するようになっている。しかしながら、図２６Ａおよび図２６ＢのMDACでは、容量をMDAC1(E)およびMDAC1(O)で共用化することはできない。
　図２７Ａおよび図２７Ｂは第５実施例のMDACおよびその動作を説明するための図であり、第２構成例(タイプII)のMDACである。
　ここで、本第５実施例のMDACは、前述した第４実施例のMDACをダブルサンプリング方式のMDAC(並列MDAC)に適用したものである。すなわち、図２７Ａ～図２８Ｂは、前述した図２３Ａ～図２４ＢにおけるMDAC1およびMDAC2の関係をMDAC1(E)およびMDAC1(O)に置き換えればよい。
　すなわち、図２７Ａおよび図２７Ｂに示されるように、容量CSCは、期間(1)ではC1MDAC(O)として使用され、期間(2)ではC1S(E)として使用され、期間(3)ではC1MDAC(E)として使用され、そして、期間(4)ではC1S(O)として使用されるようになっている。
　ここで、図２７Ａおよび図２７Ｂに示されるように、ホールド容量C1H(E)およびC1H(O)は、MDAC1(E)およびMDAC1(O)に対して専用に設ける必要がある。しかしながら、MDAC1(E)およびMDAC1(O)のサンプリング容量C1S(E)およびC1S(O)並びに演算容量C1MDAC(E)およびC1MDAC(O)は共用化可能なことが分かる。
　なお、本第５実施例のMDACにおいて、オペアンプ(共用オペアンプOP1(E))がMDAC1(E)およびMDAC1(O)で共用化されるのは、前述した通りである。
　図２８Ａは第５実施例のMDACの一例を示す回路図であり、また、図２８Ｂは図２８ＡのMDACの動作を説明するための図である。
　図２８Ａにおいて、参照符号CSC11およびCSC12は共用化して使用する共用容量(CSC)を示し、CH1Eは第１のMDAC(MDAC1(E))として使用するときのホールド容量(C1H(E))を示し、そして、CH1Oは第２のMDAC(MDAC1(O))として使用するときのホールド容量(C1H(O))を示している。
　ここで、本第５実施例のMDACの説明では、信号増幅率ｍ＝２の場合を想定し、CH1E＝CH1O＝CO/2, CSC1＝CSC11＋CSC12＝COとしている。
　図２８Ａに示されるように、MDAC0(スイッチドキャパシタ回路)は、容量CH1E, CH1O, CSC11, CSC12(２つ以上の内部容量)およびオペアンプOP0(１つ以上の増幅器)を有する。さらに、MDAC0は、スイッチSWVIN1Ｅ, SWVIN1O, SWSC1A/11B/12B, SWHC1A/11B/12B, SWSH1A/1B, SWHH1A/1B, SWSH2A/2B, SWHH2A/2B(２つ以上の内部スイッチ)を有する。
　まず、図２８Ｂの期間(1)において、スイッチ制御部SWC1は、スイッチSWVIN1Ｅ, SWHC1A/11B/12B, SWHH2A/2Bに対する制御信号を高レベル『Ｈ』にしてこれらのスイッチをオンする。
　さらに、期間(1)において、スイッチ制御部SWC1は、スイッチSWVIN1O, SWSC1A/11B/12B, SWSH1A/1B, SWHH1A/1B, SWSH2A/2Bに対する制御信号を低レベル『Ｌ』にしてこれらのスイッチをオフする。
　これにより、MDAC0において、図２７Ａの期間(1)のように、容量CSC11が第２のMDAC(MDAC1(O))の演算容量C1MDAC(O)として機能する。なお、容量CH1Oは、第２のMDAC(MDAC1(O))のホールド容量C1H(O)として接続されることになる。
　次に、図２８Ｂの期間(2)において、スイッチ制御部SWC1は、スイッチSWSC1A/11B/12B, SWSH1A/1Bに対する制御信号を『Ｈ』にしてこれらのスイッチをオンし、また、スイッチSWHC1A/11B/12Bに対する制御信号を『Ｌ』にしてこれらのスイッチをオフする。
　なお、期間(2)において、他のスイッチSWVIN1E, SWVIN1O, SWHH1A/1B, SWSH2A/2B, SWHH2A/2Bに対する制御信号は、期間(1)と同じレベルに維持される。
　これにより、MDAC0において、図２７Ａの期間(2)のように、容量CSC11, CSC12が第１のMDAC(MDAC1(E))のサンプリング容量C1S(E)として機能する。なお、容量CH1Oは、第２のMDAC(MDAC1(O))のホールド容量C1H(O)としての接続を維持し、また、容量CH1Eは、リセットされることになる。
　さらに、図２８Ｂの期間(3)において、スイッチ制御部SWC1は、スイッチSWVIN1O, SWHC1A/11B/12B, SWHH1A/1Bに対する制御信号を『Ｈ』にしてこれらのスイッチをオンする。さらに、スイッチ制御部SWC1は、スイッチSWVIN1E, SWSC1A/11B/12B, SWSH1A/1B, SWSH2A/2Bに対する制御信号を『Ｌ』にしてこれらのスイッチをオフする。なお、期間(3)において、スイッチSWSH2A/2Bに対する制御信号は、期間(2)と同じレベルに維持される。
　これにより、MDAC0において、図２７Ａの期間(3)のように、容量CSC11が第１のMDAC(MDAC1(E))の演算容量C1MDAC(E)として機能する。なお、容量CH1Eは、第１のMDAC(MDAC1(E))のホールド容量C1H(E)として接続されることになる。
　そして、図２８Ｂの期間(4)において、スイッチ制御部SWC1は、スイッチSWSC1A/11B/12B, SWSH2A/2Bに対する制御信号を『Ｈ』にしてこれらのスイッチをオンし、また、スイッチSWHC1A/11B/12Bに対する制御信号を『Ｌ』にしてこれらのスイッチをオフする。
　なお、期間(4)において、他のスイッチSWVIN1E, SWVIN1O, SWSH1A/1B, SWHH1A/1B, SWHH2A/2Bに対する制御信号は、期間(3)と同じレベルに維持される。
　これにより、MDAC0において、図２７Ａの期間(4)のように、容量CSC11, CSC12が第２のMDAC(MDAC1(O))のサンプリング容量C1S(O)として機能する。なお、容量CH1Eは、第１のMDAC(MDAC1(E))のホールド容量C1H(E)としての接続を維持し、また、容量CH1Oは、リセットされることになる。
　なお、本第５実施例のMDACにおいて、オペアンプOP1(E)がMDAC1(E)およびMDAC1(O)で共用化できるのは前述した通りである。
　このように、本第５実施例のMDACによれば、オペアンプだけでなく、容量(CSC：CSC11, CSC12)も２つのMDACで共用化することができ、スイッチドキャパシタ回路或いはＡＤ変換回路の占有面積をより一層低減することが可能になる。
　図２９は第４実施例および第５実施例のMDACと図２２Ａおよび図２６Ａに示すMDACの性能を比較して示す図である。なお、図２９では、信号増幅率ｍが、ｍ＝２だけでなくｍ＝４の場合も示している。
　ここで、図２２Ａおよび図２６Ａに示すMDAC、並びに、第４実施例および第５実施例のMDACは、ｍ＝２の１．５ｂ構成のMDACに関するものであるが、図２９では、図４Ａ～図４Ｃを参照して説明したようなｍ＝４の２．５ｂ構成のMDACに関しても示している。
　すなわち、図２９は、図２２Ａおよび図２６Ａに相当するｍ＝４のMDAC、並びに、第４実施例および第５実施例を適用したｍ＝４のMDACのデータも含んでいる。
　なお、図２９において、第４実施例に関してはスケーリング有無の両方が示し、さらに、係数２はMDAC２個分の容量を考慮した。また、入力電圧(信号振幅)に関しては、その入力電圧の大きさを考慮せずに、(C1MDAC＋C1H)×係数２によりデータを求めた。
　図２９から明らかなように、第４実施例のMDACは、容量を共有化することにより、スケーリング無の場合には約３３％、また、スケーリング有の場合には約２２％だけ容量を低減、すなわち、容量(回路)の占有面積を低減させることができるのが分かる。
　また、第４実施例を適用したｍ＝４のMDACは、スケーリング無の場合には約４０％、また、スケーリング有の場合には約１６％だけ容量を低減、すなわち、回路の占有面積を低減させることができるのが分かる。
　さらに、第５実施例のMDACは、約３３％だけ容量を低減、すなわち、回路の占有面積を低減させることができ、また、第５実施例を適用したｍ＝４のMDACは、約４０％だけ容量を低減、すなわち、回路の占有面積を低減させることができるのが分かる。
　なお、信号増幅率ｍ＝２およびｍ＝４は、単なる例であり、第４実施例および第５実施例を適用したさらに多ビットのMDACにおいても、回路の占有面積を低減させる効果が発揮されるのは言うまでもない。
　図３０は各実施例のMDACが適用されるパイプライン型ＡＤ変換回路の一例を概略的に示すブロック図であり、また、図３１は各実施例のMDACが適用される循環比較型ＡＤ変換回路の一例を概略的に示すブロック図である。
　まず、上述した第１実施例～第５実施例のMDACは、例えば、図３０に示されるようなパイプライン型ＡＤ変換回路200における従属接続された各ＭＤＡＣ回路202-1～202-(n-1)に適用することができる。
　図３０に示されるように、パイプライン型ＡＤ変換回路200は、サンプルホールド(S/H)回路201、n-1段のＭＤＡＣ回路(MDAC)202-1～202-(n-1)、最終段のフラッシュＡＤＣ203、および、ロジック演算回路(デジタル補正回路)204を有する。
　サンプルホールド回路201は、入力電圧VINを受け取って保持し、その出力信号をＭＤＡＣ回路202-1～202-(n-1)に供給する。
　ロジック演算回路204は、ＭＤＡＣ回路202-1～202-(n-1)の出力信号DB(1)～DB(n-1)および最終段のフラッシュＡＤＣ203の出力信号DB(n)を受け取って、入力電圧VINをＭＤＡＣ回路の段数に応じた分解能でデジタル変換した出力コード(ＡＤＣ出力)を出力する。
　さらに、上述した第１実施例～第５実施例のMDACは、例えば、図３１に示されるような循環比較型ＡＤ変換回路300におけるＭＤＡＣ回路303に適用することができる。
　すなわち、図３１に示されるように、循環比較型ＡＤ変換回路300は、スイッチ301、サンプルホールド(S/H)回路302、ＭＤＡＣ回路(MDAC)303およびロジック演算回路304を有する。なお、サンプルホールド回路302は、設けずに省略することもできる。
　サンプルホールド回路302は、スイッチ301を介して入力電圧VINまたはＭＤＡＣ回路303の出力電圧VO(i)=VI(i+1)の一方を受け取って保持し、スイッチ301は、ＭＤＡＣ回路303の出力電圧VO(i)を複数回循環させる。
　ＭＤＡＣ回路303からの循環される各回の出力信号DB(i)は、ロジック演算回路304に供給され、そして、ロジック演算回路304は、ＭＤＡＣ回路を循環する回数に応じた分解能でデジタル変換した出力コード(ＡＤＣ出力)を出力する。
　以上、第１実施例～第５実施例のMDAC(スイッチドキャパシタ回路)を詳述したが、例えば、各MDACにおけるスイッチおよび容量の個数や接続、或いは、スイッチ制御部により制御される各スイッチの切り換えタイミング等は様々に変更することが可能である。
　さらに、第１実施例～第５実施例のスイッチドキャパシタ回路は、パイプライン型ＡＤ変換回路や循環比較型ＡＤ変換回路だけでなく、ＤＡ変換器やフィルタ等の様々な回路に対して幅広く適用することができるのは言うまでもない。
　１, 200　　パイプライン型ＡＤ変換回路
　10, 10-1～10-(N-1)　　ステージ回路
　11, 201, 302　　サンプルホールド(S/H)回路
　12, 203　　フラッシュＡＤ変換器(フラッシュADC)
　13, 204, 304　　デジタル補正回路(コード変換回路,ロジック演算回路)
　100, 202-1～202-(n-1), 303　　ＭＤＡＣ回路(MDAC)
　101　　サブDAC
　102　　アナログ演算部
　110　　サブＡＤ変換器(ADC)
　300　　循環比較型ＡＤ変換回路
　301　　スイッチ

Claims (20)

  1. 　２つ以上の内部容量，１つ以上の増幅器および２つ以上の内部スイッチを有するスイッチドキャパシタ回路と、
    　該スイッチドキャパシタ回路の次段に設けられたサンプリング容量および該サンプリング容量の接続をオン／オフ制御するサンプリングスイッチを有する負荷回路と、を有する回路において、
    　第１動作モードおよび第２動作モードを含む２種類以上の動作モードを有し、
    　前半の前記第１動作モードでは、前記次段のサンプリングスイッチをオフして、前記スイッチドキャパシタ回路の出力電圧と前記次段のサンプリング容量を切り離すと共に、前記スイッチドキャパシタ回路で演算を行い、
    　後半の前記第２動作モードでは、前記次段のサンプリングスイッチをオンして、前記スイッチドキャパシタ回路の出力電圧を前記次段のサンプリング容量にサンプリングし、そして、
    　前記スイッチドキャパシタ回路は、前記第１動作モードにおいて、１つ以上の前記内部容量を前記内部スイッチで切り離すことを特徴とするスイッチドキャパシタ回路。
  2. 　請求項１に記載のスイッチドキャパシタ回路において、
    　前記増幅器は、演算増幅器であり、
    　前記第２動作モードでは、前記内部容量のうち，前記第１動作モードで前記演算増幅器の入力端子と出力端子間に接続した第１内部容量以外の全ての内部容量を、前記内部スイッチで切り離すことにより、前記演算増幅器が帰還量『１』の全帰還動作を行うことを特徴とするスイッチドキャパシタ回路。
  3. 　請求項１または２に記載のスイッチドキャパシタ回路において、
    　前記第１動作モードの動作時間および前記第２動作モードの動作時間の比率を変化させることを特徴とするスイッチドキャパシタ回路。
  4. 　請求項１または２に記載のスイッチドキャパシタ回路において、
    　前記第１動作モードおよび前記第２動作モードでの前記増幅器の電源電流を異なる値に設定することを特徴とするスイッチドキャパシタ回路。
  5. 　請求項１～４のいずれか１項に記載のスイッチドキャパシタ回路と、
    　入力する信号をＡＤ変換する１個以上の比較器を含むサブＡＤ変換器と、を有するＡＤ変換回路であって、
    　前記スイッチドキャパシタ回路は、前記入力する信号を増幅した第１信号および前記入力する信号をＡＤ変換した第２信号に基づいた加減算係数を使用して、参照電圧を加減算した結果を出力することを特徴するＡＤ変換回路。
  6. 　請求項５に記載のＡＤ変換回路おいて、
    　前記スイッチドキャパシタ回路の前記内部容量は、前記増幅器の入力端子と出力端子間に接続された第１内部容量と、前記増幅器の前記入力端子と前記参照電圧を供給する参照電源線に接続された第２内部容量と、を含み、
    　前記第１内部容量は、前記第１動作モードおよび前記第２動作モードで前記増幅器の前記入力端子と前記出力端子間に接続され、
    　前記第２内部容量は、前記第１動作モードでは前記増幅器の前記入力端子と前記参照電源線間に前記内部スイッチのうちの第１内部スイッチを介して接続され、前記第２動作モードでは前記第１内部スイッチにより前記増幅器の前記入力端子から切断されることを特徴するＡＤ変換回路。
  7. 　請求項５または６に記載のＡＤ変換回路において、
    　前記比較器は、前記入力する信号の電圧を、前段のスイッチドキャパシタ回路の前記第２動作モードの出力結果を使用して比較判定することを特徴するＡＤ変換回路。
  8. 　請求項５または６に記載のＡＤ変換回路において、
    　前記比較器は、前記入力する信号の電圧を、前段のスイッチドキャパシタ回路の前記第１動作モードの出力結果を使用して比較判定することを特徴するＡＤ変換回路。
  9. 　請求項５または６に記載のＡＤ変換回路において、
    　前記比較器は、前記入力する信号の電圧を、前段のスイッチドキャパシタ回路の前記第１動作モードおよび前記第２動作モードの両方の出力結果を使用して比較判定し、
    　前記第２動作モードで前記比較器が前記入力する信号の電圧を比較する比較レベルを、前記第１動作モードで前記比較器が前記入力する信号の電圧を比較した比較結果に応じて切り換えることを特徴するＡＤ変換回路。
  10. 　請求項９に記載のＡＤ変換回路において、
    　前記比較器の１個以上は、前記第１動作モードおよび前記第２動作モードの両方で使用されることを特徴するＡＤ変換回路。
  11. 　請求項１～４のいずれか１項に記載のスイッチドキャパシタ回路を、第１スイッチドキャパシタ回路および第２スイッチドキャパシタ回路として２つ有するスイッチドキャパシタ回路群であって、
    　前記第１および第２スイッチドキャパシタ回路は、前記第１動作モードおよび前記第２動作モードのアナログ演算を異なる期間に実行し、
    　前記第１および第２スイッチドキャパシタ回路における前記内部容量は、サンプリング動作時にそれぞれ入力する信号をサンプリングするサンプリング容量群、並びに、アナログ演算を行う第１および第２アナログ演算容量群を有し、
    　前記アナログ演算の前記第１動作モード時は、前記第１アナログ演算容量群および前記第２アナログ演算容量群が前記増幅器に接続され、前記アナログ演算の前記第２動作モード時は、前記第１アナログ演算容量群が前記増幅器から切り離されると共に、前記サンプリング容量群が前記第１アナログ演算容量群に全て含まれるか、または、同じ容量群であり、
    　前記第１スイッチドキャパシタ回路の前記サンプリング容量群、および、前記第２スイッチドキャパシタ回路の前記サンプリング容量群の少なくとも一部を共用化することを特徴とするスイッチドキャパシタ回路群。
  12. 　請求項１１に記載のスイッチドキャパシタ回路群において、
    　前記第１スイッチドキャパシタ回路における前記サンプリング容量群および前記第１アナログ演算容量群は、前記第２スイッチドキャパシタ回路における前記サンプリング容量群および前記第１アナログ演算容量群と同じ容量群であり、
    　前記第１スイッチドキャパシタ回路における前記第２アナログ演算容量群および前記第２スイッチドキャパシタ回路における前記第２アナログ演算容量群は、それぞれ前記第１および第２スイッチドキャパシタ回路の各サンプリング動作時に、その両端の電荷を一定値にリセットすることを特徴とスイッチドキャパシタ回路群。
  13. 　請求項５～１０のいずれか１項に記載のＡＤ変換回路を、第１ＡＤ変換回路および第２ＡＤ変換回路として２つ有するＡＤ変換回路群であって、
    　前記第１ＡＤ変換回路における第１スイッチドキャパシタ回路並びに前記第２ＡＤ変換回路における第２スイッチドキャパシタ回路は、前記第１動作モードおよび前記第２動作モードのアナログ演算を異なる期間に実行し、
    　前記第１および第２ＡＤ変換回路における前記内部容量は、サンプリング動作時にそれぞれ入力する信号をサンプリングするサンプリング容量群、並びに、アナログ演算を行う第１および第２アナログ演算容量群を有し、
    　前記アナログ演算の前記第１動作モード時は、前記第１アナログ演算容量群および前記第２アナログ演算容量群が前記増幅器に接続され、前記アナログ演算の前記第２動作モード時は、前記第１アナログ演算容量群が前記増幅器から切り離されると共に、前記サンプリング容量群が前記第１アナログ演算容量群に全て含まれるか、または、同じ容量群であり、
    　前記第１スイッチドキャパシタ回路の前記サンプリング容量群、および、前記第２スイッチドキャパシタ回路の前記サンプリング容量群の少なくとも一部を共用化することを特徴とするＡＤ変換回路群。
  14. 　請求項１３に記載のＡＤ変換回路群において、
    　前記第１スイッチドキャパシタ回路における前記サンプリング容量群および前記第１アナログ演算容量群は、前記第２スイッチドキャパシタ回路における前記サンプリング容量群および前記第１アナログ演算容量群と同じ容量群であり、
    　前記第１スイッチドキャパシタ回路における前記第２アナログ演算容量群および前記第２スイッチドキャパシタ回路における前記第２アナログ演算容量群は、それぞれ前記第１および第２スイッチドキャパシタ回路の各サンプリング動作時に、その両端の電荷を一定値にリセットすることを特徴とＡＤ変換回路群。
  15. 　請求項１４に記載のＡＤ変換回路群において、
    　前記第１および第２ＡＤ変換回路は、２個従属接続されていることを特徴とするＡＤ変換回路群。
  16. 　請求項１４に記載のＡＤ変換回路群において、
    　前記第１および第２ＡＤ変換回路は、２個並列接続されていることを特徴とするＡＤ変換回路群。
  17. 　請求項１５または１６に記載のＡＤ変換回路群において、
    　前記第１および第２ＡＤ変換回路における前記増幅器を共用化することを特徴とするＡＤ変換回路群。
  18. 　請求項５～１０のいずれか１項に記載のＡＤ変換回路を２個以上有し、そのうちの２個のＡＤ変換回路を従属接続するか、或いは、請求項１５に記載のＡＤ変換回路群を１個以上有することを特徴とするパイプライン型ＡＤ変換回路。
  19. 　請求項１６または１７に記載のＡＤ変換回路群を１個以上有して並列処理を行うことを特徴とする循環比較型ＡＤ変換回路。
  20. 　請求項５～１０のいずれか１項に記載のＡＤ変換回路を１個以上有し、
    　１つのアナログ入力のＡＤ変換動作において、少なくとも前記ＡＤ変換回路を２回以上使用することを特徴とするＡＤ変換回路。
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