WO2007142327A1

WO2007142327A1 - 変換回路、アナログディジタル変換器、およびアナログ信号に対応したディジタル信号を生成する方法

Info

Publication number: WO2007142327A1
Application number: PCT/JP2007/061633
Authority: WO
Inventors: Shoji Kawahito
Original assignee: National University Corporation Shizuoka University
Priority date: 2006-06-08
Filing date: 2007-06-08
Publication date: 2007-12-13
Also published as: US20100182176A1; JP4817399B2; EP2037583A4; EP2037583A1; JPWO2007142327A1; US7893859B2; EP2037583B1

Abstract

アナログ信号Ｖｉに応じた電荷を第１及び第２のキャパシタ２５、２７の各々に蓄積する。アナログ信号Ｖｉに対応したディジタル値（例えばＤ１、Ｄ０）を有するディジタル信号ＶＤＩＧＮを生成する。第２のキャパシタ２７を演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続すると共にディジタル信号ＶＤＩＧＮに応じたアナログ信号ＶＤ／Ａを第１のキャパシタ端２５ａに供給して、第１の変換値ＶＯＵＴ１を演算増幅回路２１の出力２１ｃに生成する。第１及び第３のキャパシタ２５、２７を演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続すると共に第２のキャパシタ端２７ａにアナログ信号ＶＤ／Ａを供給して、第２の変換値ＶＯＵＴ２を演算増幅回路２１の出力２１ｃに生成する。

Description

明細書

変換回路、アナログディジタル変換器、およびアナログ信号に対応したデイジタル信号を生成する方法

技術分野

[0001] 本発明は、アナログディジタル変換器のための変換回路、この変換回路を含むァナログディジタル変換器、およびアナログ信号に対応したディジタル信号を生成する方法に関する。

背景技術

[0002] 非特許文献 1および 2には、ノィプライン型のアナログディジタル変換器 (ADC)が記載されており、アナログディジタル変換器の各ステージにはスィッチトキャパシタ回路を含む乗算型 D/A変換器 (MDAC)が用いられている。また、これらのアナログディジタル変換器はキャパシタを含んでおり、これらのキャパシタには不可避的にミスマッチが存在する。非特許文献 1および 2には、このミスマッチをキャンセルすることが記載されている。

[0003] 非特許文献 3には、入力アナログ信号からディジタル値に変換した後に、アナログディジタル変換器の各ステージに用いられるキャパシタのミスマッチを補正することが記載されている。

[0004] 特許文献 1には、多段型のアナログディジタル変換器 (ADC)が記載されており、キャパシタのミスマッチをディジタル的に補正することが記載されている。特許文献 2には、各ステージにおけるゲインエラーを補正しリニアリティ特性の劣化を抑制可能なパイプライン型 A/D変換回路が記載されている。特許文献 3には、高精度かつエリァペナルティの小さい A/Dコンバータが記載されている。 A/Dコンバータは、パイプライン 'ステージと、各ステージから提供されるビットデータにエラー補正処理を行レ、 nビットのディジタル信号を生成するエラーコレクション回路とを含む。

非特許文献 1 : Bang ¾u Song, Michael F. Tompsett, and Kadaba R. Lakshmi kumar, A 12 bit 1 Msample/ s capacitor error averaging pipelined A/D co nverter, IEEE Journal of Solid State Circuits, vol. 23, pp. 1324 - 1333， De cember 1988.

非特許文献 2 : You Chiu, "Inherently linear capacitor error-averaging techniqu esfor pipelined A/D converters," IEEE Trans, (circuits and Systems II, vol.

47, no. 3， pp. 229—232, 2000.

非特許文献 3 : H. S. Chen, K. Bacrania, B. S. Song, "A 14b 20M Sample/s

CMOS pipelined ADC," Deg. Tech. Papers, IEEE Int. Solid—State Circuits

Conf.， pp. 46-47, 2000.

特許文献 1 : US Patent, No. 5,510,789

特許文献 2 :特開 2004— 343163号公報

特許文献 3：特開 2005— 72844号公報

発明の開示

発明が解決しょうとする課題

[0005] 非特許文献 1に記載された手法では、単位 MDACは 1サイクルの動作のために 3クロックを必要とする。非特許文献 2に記載された手法では、単位 MDACは 1サイクノレの動作のために 2クロックを必要とする。非特許文献 3に記載された手法では、単位 MDACは 1. 5クロックで 1サイクルの動作を行うことが可能でるけれども、キャパシタのミスマッチの補正のために追加の増幅器が必要である。特許文献 1に記載された手法では、ディジタル的に行われた補正の誤差を測定する必要があり、また補正のためのディジタル回路が必要になる。

[0006] 本発明は、このような事情を鑑みて為されたものであり、最小 1. 5クロック動作でキャパシタのミスマッチを補償することが可能な、アナログディジタル変換器のための変換回路を提供することを目的とし、またこの変換回路を含むアナログディジタル変換器を提供することを目的とし、さらに、最小 1 · 5クロック動作でキャパシタのミスマッチを補償して、アナログ信号に対応したディジタル信号を生成する方法を提供することを目的とする。

課題を解決するための手段

[0007] 本発明の一側面は、アナログディジタル変換器のための変換回路である。この変換回路は、入力アナログ信号を第 1の期間に受けると共に該入力アナログ信号に対応した変換アナログ信号を前記第 1の期間と異なる第 2の期間に受けるための第 1の入力、前記入力アナログ信号を前記第 1の期間に受けると共に前記変換アナログ信号を前記第 1および第 2の期間と異なる第 3の期間に受けるための第 2の入力、第 1〜第 3のキャパシタ並びに演算増幅回路を有するゲインステージを備える。前記第 1の期間に、前記第 1および第 2のキャパシタが前記第 1および第 2の入力と前記演算増幅回路の反転入力との間にそれぞれ接続され、前記アナログ信号に応じた電荷が前記第 1および第 2の入力を介してそれぞれ前記第 1および第 2のキャパシタに蓄積される。前記第 2の期間に、前記演算増幅回路の前記出力と前記反転入力との間に前記第 2のキャパシタが接続され、前記第 1の入力を介して前記第 1のキャパシタに受けた前記変換アナログ信号に応答して前記演算増幅回路の出力に第 1の演算値が生成されると共に前記第 1の演算値が前記第 3のキャパシタに格納される。前記第 3 の期間に、前記第 2のキャパシタが前記第 2の入力と前記演算増幅回路の前記出力との間に接続されると共に前記第 1および第 3のキャパシタが前記演算増幅回路の前記出力と前記反転入力との間にそれぞれ接続され、前記第 2の入力を介して前記第 2のキャパシタに受けた前記変換アナログ信号に応答して前記演算増幅回路の前記出力に第 2の演算値が生成される。

[0008] この変換回路によれば、第 2の期間に第 1の演算値が第 3のキャパシタに格納されるので、第 2の変換値の発生において、第 3のキャパシタに蓄積された電荷も考慮される。これ故に、第 1〜第 3のキャパシタのミスマッチが補償される。したがって、 3つ号の変換を行うことができる。

[0009] また、本発明に係る変換回路は、（a)入力アナログ信号を第 1の期間に受けると共に前記第 1の期間と異なる第 2および第 3の期間のいずれかに変換アナログ信号を受けるための第 1の入力と、前記入力アナログ信号を前記第 1の期間に受けると共に前記第 2および第 3の期間のいずれかに前記変換アナログ信号を受けるための第 2 の入力とを有するゲインステージを備える。前記ゲインステージは、（al)演算増幅回路と、 (a2)前記第 1の入力に接続された一端と前記演算増幅回路の反転入力に接続された他端とを有する第 1のキャパシタと、（a3)前記第 2の入力に接続された一端と前記演算増幅回路の前記反転入力に接続された他端とを有する第 2のキャパシタと、（a4)前記第 2のキャパシタの前記一端と前記演算増幅回路の出力との間に接続されており前記第 2の期間に前記第 2のキャパシタを前記演算増幅回路の前記反転入力と前記演算増幅回路の前記出力との間に接続するための第 1のスィッチと、 (a5 )前記第 1のキャパシタの前記一端と前記演算増幅回路の前記出力との間に接続されており前記第 3の期間に前記第 1のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続するための第 2のスィッチと、（a6)前記演算増幅回路の前記出力に接続された一端と他端とを有する第 3のキャパシタと、（a7)前記第 3のキャパシタの前記他端と前記反転入力との間に接続されており前記第 3の期間に前記第 3のキャパシタを前記記演算増幅回路の前記出力と前記反転入力との間に接続するための第 3のスィッチと、 (a8)前記第 3のキャパシタの前記他端と基準電位線との間に接続されており前記第 1および第 2の期間に前記第 3のキャパシタの前記他端に基準電位を提供するための第 4のスィッチとを含む。

[0010] この変換回路によれば、第 2のキャパシタを第 2の入力に接続すると共に、第 1のキャパシタを第 1の入力に接続して、アナログ信号に応じた電荷を第 1および第 2のキヤパシタに第 1の期間に蓄積できる。第 2のキャパシタを演算増幅回路の反転入力と出力との間に接続すると共に、第 1のキャパシタを第 1の入力と演算増幅回路の反転入力との間に接続して、演算増幅回路の出力に第 1の変換値を第 2の期間に発生できる。また、第 2の期間には、この第 1の変換値に対応する電荷を第 3のキャパシタに蓄積できる。さらに、第 1および第 3のキャパシタを演算増幅回路の反転入力と出力との間に接続すると共に、第 2のキャパシタを第 2の入力と演算増幅回路の出力との間に接続して、演算増幅回路の出力に第 2の変換値を第 3の期間に発生できる。第 2の変換値の発生は、第 3のキャパシタに蓄積された電荷も考慮されるので、第 1〜第 3のキャパシタのミスマッチが補償される。また、 3つの期間を用いて、第 1〜第 3のキャパシタのミスマッチのキャンセルおよびアナログ信号の変換を行うことができる。

[0011] 本発明の一側面に係る変換回路は、（b)前記入力アナログ信号を受けるアナログ入力と、（c)前記第 1の入力と前記アナログ入力との間に接続されており前記第 1の期間に前記入力アナログ信号のサンプリングを行うための第 1のサンプリングスィッチと、（d)前記第 2の入力と前記アナログ入力との間に接続されており前記第 1の期間に前記入力アナログ信号のサンプリングを行うための第 2のサンプリングスィッチと、 ( e)前記アナログ入力に接続されており、所定のビット数からなるディジタル信号を前記入力アナログ信号に応じて生成するサブ AZD変換回路と、 (f)前記サブ AZD変換回路に接続されており、前記ディジタル信号に応じて制御信号を前記第 2の期間および前記第 3の期間に提供するための論理回路と、（g)前記論理回路に接続されており、前記第 2および第 3の期間に前記変換アナログ信号を提供する DZA変換回路とを備え、前記変換アナログ信号は、前記制御信号に応じて生成される。

[0012] この変換回路によれば、第 1および第 2のサンプリングスィッチを用いて入力アナ口グ信号を第 1および第 2のキャパシタに第 1の期間に供給できると共に、第 2および第 3の期間に変換アナログ信号をゲインステージの第 1および第 2の入力に供給できる。また、サブ A/D変換回路を用いて、一または複数のビットを含むディジタル信号が入力アナログ信号に応じて生成される。

[0013] 本発明の一側面に係る変換回路では、前記サブ A/D変換回路は、前記入力アナログ信号を所定の基準信号と比較すると共に比較結果信号を提供するコンパレータを含むことができる。

[0014] この変換回路を用いて、 1ビットのディジタル値が得られる。また、コンパレータの数を増やせば、 1ビットを越えるビット数のディジタル信号が得られる。

[0015] 本発明の一側面に係る変換回路では、前記サブ A/D変換回路は、前記入力アナログ信号を所定の 2つの基準信号と比較することによって 3値の冗長ディジタル信号を生成すること力 Sできる。

[0016] この変換回路によれば、入力アナログ信号を所定の 2つの基準信号と比較するので、 3値のディジタル信号が得られる。

[0017] 本発明の一側面に係る変換回路では、前記ゲインステージは、（a9)入力アナログ相補信号を前記第 1の期間に受けると共に前記第 2および第 3の期間に変換アナ口グ相補信号を受けるための第 1の相補入力と、（alO)前記入力アナログ相補信号を前記第 1の期間に受けると共に前記第 2および第 3の期間に前記変換アナログ相補信号を受けるための第 2の相補入力と、（al l)前記第 1の相補入力に接続された一端と前記演算増幅回路の前記非反転入力に接続された他端とを有する第 4のキャパシタと、（al 2)前記第 2の相補入力に接続された一端と前記演算増幅回路の前記非反転入力に接続された他端とを有する第 5のキャパシタと、（al 3)前記第 5のキャパシタの前記一端と前記演算増幅回路の相補出力との間に接続されており前記第 2の期間に前記第 5のキャパシタを前記演算増幅回路の前記非反転入力と前記相補出力との間に接続するための第 5のスィッチと、（al4)前記第 4のキャパシタの前記一端と前記演算増幅回路の前記相補出力との間に接続されており前記第 3の期間に前記第 4のキャパシタを前記演算増幅回路の前記相補出力と前記非反転入力との間に接続するための第 6のスィッチと、（al5)前記演算増幅回路の前記相補出力に接続された一端と他端とを有する第 6のキャパシタと、（al 6)前記第 6のキャパシタの前記他端と前記非反転入力との間に接続されており前記第 3の期間に前記第 6のキャパシタを前記記演算増幅回路の前記相補出力と前記非反転入力との間に接続するための第 7のスィッチと、（al 7)前記第 6のキャパシタの前記他端と基準電位線との間に接続されており前記第 1および第 2の期間に前記第 6のキャパシタの前記他端に基準電位を提供するための第 8のスィッチとを含む。

[0018] この変換回路によれば、全差動構成のゲインステージが提供される。

[0019] 本発明の別の側面は、アナログディジタル変換器に係る。このアナログディジタノレ変換器は、（a)第 1の AD変換段を備え、前記第 1の AD変換段は、入力アナログ信号を受ける入力および残余アナログ信号を提供するアナログ出力を有している。このアナログディジタル変換器は、（b)—又は複数の第 2の AD変換段を備え、前記第 2 の AD変換段の各々は、前段の AD変換段からの残余アナログ信号を受ける入力および当該 AD変換段の残余アナログ信号を提供するアナログ出力を有しており、前記第 1および第 2の AD変換段は直列に接続されており、前記第 1の AD変換段は、上記の変換回路を含み、前記第 1の AD変換段は、所定のビット数から成るディジタル信号を提供するディジタル出力を有し、前記第 2の AD変換段の各々は、前記所定のビット数力成るディジタル信号を提供するディジタル出力を有する。

[0020] このアナログディジタル変換器によれば、初段の変換回路においてキャパシタのミスマッチの補償を行うことができる。 [0021] 本発明に係るアナログディジタル変換器では、前記第 2の AD変換段は、上記の変換回路を含むことが好ましい。このアナログディジタル変換器によれば、初段以降の変換回路においてキャパシタのミスマッチの補償を行うことができる。

[0022] 本発明に係るアナログディジタル変換器は、（c)前記第 1の AD変換段の前記入力に接続されており前記アナログ信号を保持するためのサンプル Zホールド回路と、 ( d)前記直列に接続された第 1および第 2の AD変換段のうちの最終変換段の出力に接続されておりディジタル信号を提供するディジタル出力を有する追加のアナログデイジタル変換回路と、（e)前記第 1の AD変換段の前記ディジタル出力、前記第 2の A D変換段の前記ディジタル出力および前記追加のアナログディジタル変換回路の前記ディジタル出力に接続されたディジタル論理回路とを備えることができる。前記ディジタル論理回路は前記アナログ信号に対応したディジタル信号を提供する。

[0023] 本発明の別の側面に係るアナログディジタル変換器によれば、パイプライン型のァナログディジタル変換器が提供される。

[0024] 本発明に係るアナログディジタル変換器では、前記第 2の AD変換段の数は 1であり、当該アナログディジタル変換器は、前記第 1の AD変換段の前記入力と前記第 2 の AD変換段の前記アナログ出力との間に接続されたフィードバックスィッチを更に備える。

[0025] 本発明に係るアナログディジタル変換器によれば、 2つの変換段を用いて巡回型のアナログディジタル変換器が提供される。

[0026] 本発明に係るアナログディジタル変換器は、前記第 1の AD変換段の前記ディジタル出力および前記第 2の AD変換段の前記ディジタル出力に接続されたディジタノレ論理回路を更に備えることができる。前記ディジタル論理回路は、前記アナログ信号に対応しており複数のビット数からなるディジタル信号を提供する。

[0027] 本発明に係るアナログディジタル変換器の AD変換段によれば、一段当たり一または複数のビット数から成りアナログ信号に対応したディジタル信号が提供される。

[0028] 本発明に係るアナログディジタル変換器は、前記アナログ信号を保持するためのサンプル Zホールド回路と、前記第 1の AD変換段の前記入力と前記サンプル/ホーノレド回路の出力との間に接続されておりサンプリング期間中に前記アナログ信号を受けるためのスィッチとを更に備えることができる。前記フィードバックスィッチは、前記サンプリング期間中と異なるフィードバック期間中に、前記第 2の AD変換段の前記出力から前記第 1の AD変換段の前記入力への経路を提供する。

[0029] 本発明に係るアナログディジタル変換器によれば、第 1の AD変換段の入力とサンプノレ/ホールド回路の出力との間に接続されたスィッチおよびフィードバックスィッチを用いて、サンプリング期間とフィードバック期間とを切り換えできる。

[0030] 本発明の更なる別の側面は、ゲインステージを用いて、アナログ信号に対応したデイジタル信号を生成する方法である。前記ゲインステージは第 1〜第 3のキャパシタぉよび演算増幅回路を含み、前記第 1および第 2のキャパシタの一端は前記演算増幅回路の反転入力に接続されており、前記第 3のキャパシタの一端は前記演算増幅回路の出力に接続されている。この方法は、（a)前記第 1のキャパシタおよび前記第 2 のキャパシタの各々に、入力アナログ信号に応じた電荷を蓄積すると共に、所定のビット数からなるディジタル値を有しており前記アナログ信号に応じたディジタル信号を生成する第 1のステップと、（b)前記第 2のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に前記第 1のキャパシタの前記他端に該デイジタル信号に応じた変換アナログ信号を供給することによって、前記入力アナログ信号に関連した第 1の変換値を前記演算増幅回路の前記出力に生成し、前記第 1 および第 2のキャパシタの前記電荷を再配置すると共に前記第 1の変換値に対応する電荷を前記第 3のキャパシタに蓄積する第 2のステップと、（c)前記第 1および第 3 のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に前記第 2のキャパシタの前記他端に該ディジタル信号に応じた D/A変換信号を供給することによって、前記入力アナログ信号に関連した第 2の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第 1、第 2および第 3のキャパシタの前記電荷を再配置する第 3のステップとを備え、前記第 2の変換値は次段のゲインステージのためのアナログ信号である。

[0031] この方法によれば、これら 3つのステップを行うことによって、アナログ信号に関連した第 2の変換値が得られる。この第 2の変換値では、 3つのステップにおいて用いられたキャパシタのミスマッチが補償されている。この方法は、全差動回路における一方の入力アナログ信号のためのステップを記述しており、これ故に、 3つのステップは、シングノレエンド回路だけでなぐ全差動回路にも適用される。

[0032] 本発明に係る方法は、当該ゲインステージにおける前記第 2の変換値を前記アナログ信号として次段のゲインステージに提供するステップと、前記次段のゲインステージにおいて前記第 1〜第 3のステップを行うステップとを更に備えることができる。

[0033] 本発明に係る方法は、前段のゲインステージにおいて前記第 1〜第 3のステップを行うステップと、前記ゲインステージに前記アナログ信号として当該前段のゲインステ一ジの第 2の変換値を提供するステップとを更に備えることができる。

発明の効果

[0034] 以上説明したように、本発明の一側面によれば、最小 1. 5クロック動作でキャパシタのミスマッチを補償することが可能な変換回路が提供される。また、本発明の別の側面によれば、この変換回路を含むアナログディジタル変換器が提供される。さらに、本発明の更なる別の側面によれば、最小 1. 5クロック動作でキャパシタのミスマッチを補償して、アナログ信号に対応したディジタル信号を生成する方法が提供される。図面の簡単な説明

[0035] 本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。

[図 1]図 1はアナログディジタル変換器のための変換回路を示す回路図である。

[図 2]図 2は、図 1に示された変換回路のためのタイミングチャートを示す図面である。

[図 3]図 3は、 D/A変換回路の変換特性を示す図面である。

[図 4]図 4は、変換回路のキャパシタのミスマッチの補償のための 3ステップを示す図面である。

[図 5]図 5は、キャパシタの容量値のミスマッチを補償しない構成の変換回路を示す回路図である。

[図 6]図 6は、アナログディジタル変換器のための変換回路を示す回路図である。

[図 7]図 7は、本実施の形態に係るアナログディジタル変換器を概略的に示すブロック図である。 [図 8]図 8は、本実施の形態に係るアナログディジタル変換器の構成を示すブロック図である。

符号の説明

11…変換回路、 13…入力、 15…ゲインステージ、 17…第 1のサンプリングスィッチ、 19…第 2のサンプリングスィッチ、 V…入力アナログ信号、 15a、 15b…ゲインステージの入力、 V …変換アナログ信号、 17…第 1のサンプリングスィッチ、 19…第 2の

D/A

サンプリングスィッチ、 T、T、T…期間、 21 · · ·演算増幅回路、 23· · ·フィードバックス

1 2 3

イッチ、 25…第 1のキャパシタ、 27…第 2のキャパシタ、 29…第 1のスィッチ、 31…第 2のスィッチ、 33…第 3のキヤノシタ、 35…第 3のスィッチ、 37…第 4のスィッチ、 39 …基準電位線、 41…サブ A/D変換回路、 43…論理回路、 — 変換回路、 V …ディジタル信号、 V …制御信号、 V 、 V …基準信号、 D、 D…

DIGN SWCONT REF1 REF2 0 1 比較結果信号、 47…第 1の電圧源、 49…第 2の電圧源、 51a〜15f…第 1〜第 6のスィッチ、 φ 、 φ 、 φ 、 φ 、 φ 、 φ …制 ί卸信号、 40…クロック発生器

DOl DPI DN1 D02 DP2 DN2

、 C…第 1のキャパシタの容量値、 C…第 2のキャパシタの容量値、 C…第 3のキヤ

1 2 3

パシタの容量値、 12…変換回路、 55…ゲインステージ、 55a、 55b…ゲインステージの入力、 53…論理回路、 57. DZA変換回路、 59a〜59c…第 1〜第 3のスィッチ、 Φ 、小、 Φ …制御信号、 61…変換回路、 63…相補入力、 65…ゲインステー

DO DP DN

ジ、 65a、 65b…ゲインステージの入力、 65c…ゲインステージの出力、 65d、 65e- - - ゲインステージの相補入力、 65f…ゲインステージの相補出力、 V …入力アナログ

Φ

信号、 V …変換アナログ信号、 V …変換アナログ信号、 V …入力アナ口

D/A(N) D/A(P) in

グ相補信号、 73…フィードバックスイツ、 75…第 4のキャパシタ、 77…第 5のキヤノタ、 79…第 5のスィッチ、 81…第 6のスィッチ、 83…第 6のキヤノシタ、 85…第 7のスイッチ、 87…第 8のスィッチ、 89- - -D/A変換回路、 90…サブ A,D変換回路、 90a 、 90b. - -コンノレータ、 91 · . ·アナログディジタノレ変換器、 93. · -第 1の AD変換段、 95 ー八0変換段歹、 97、 99ー第2の八0変換段、 101 · · ·サンプノレ/ホーノレド回路、 10 3…追加のアナログディジタル変換回路、 105…ディジタル論理回路、 111…アナ口グディジタル変換器、 113…第 1の AD変換段、 115…第 2の AD変換段、 117…フィード/ ックスィッチ、 119…ディジタノレ論理回路、 121…サンプノレ/ホーノレド回路発明を実施するための最良の形態

[0037] 本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の変換回路、アナログ信号に対応したディジタル信号をゲインステージを用いて生成する方法、ノィプライン型アナログディジタル変換器および巡回型アナログデイジタル変換器に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

[0038] (第 1の実施の形態）

図 1は、アナログディジタル変換器のための変換回路を示す回路図である。図 2は、図 1に示された変換回路のためのタイミングチャートを示す図面である。この変換回路 11は、入力 13と、ゲインステージ 15と、第 1のサンプリングスィッチ 17と、第 2のサンプリングスィッチ 19とを備える。入力 13は、入力アナログ信号 Vを受ける。

[0039] ゲインステージ 15は、第 1の入力 15aおよび第 2の入力 15bを含む。第 1の入力 15 aは、入力アナログ信号 V及び変換アナログ信号 V のいずれか一方のアナログ信

i D/A

号を受けるために設けられている。第 2の入力 15bは、入力アナログ信号 V及び変換アナログ信号 V のいずれか一方のアナログ信号を受けるために設けられている。

D/A

第 1のサンプリングスィッチ 17は、第 1の入力 15aと入力 13との間に接続されており、また第 1の期間 Tに入力アナログ信号 Vのサンプリングを行うために設けられている

1

。第 2のサンプリングスィッチ 19は、第 2の入力 15bと入力 13との間に接続されており、また第 1の期間 Tに入力アナログ信号 Vのサンプリングを行うために設けられている。ゲインステージ 15は、演算増幅回路 21と、フィードバックスィッチ 23と、第 1のキヤノ、°シタ 25と、第 2のキヤノシタ 27と、第 1のスィッチ 29と、第 2のスィッチ 31と、第 3のキャパシタ 33と、第 3のスィッチ 35と、第 4のスィッチ 37とを含む。演算増幅回路 21は、反転入力 21aと、非反転入力 21bと、出力 21 cとを含む。フィードバックスィッチ 23 は、演算増幅回路 21の反転入力 2 laと演算増幅回路 21の出力 21cとの間に接続されており、第 1の期間 Tに演算増幅回路 21の出力 21cを演算増幅回路 21の反転入力 21aに接続する。第 1のキャパシタ 25は、第 1の入力 15aに接続された一端 25aと反転入力 21aに接続された他端 25bとを有する。第 2のキャパシタ 27は、第 2の入力 15bに接続された一端 27aと反転入力 21aに接続された他端 27bとを有する。第 1のスィッチ 29は、第 2のキャパシタ 27の一端 27aと演算増幅回路 21の出力 21cとの間に接続されており、また第 1の期間 Tと異なる第 2の期間 Tに第 2のキャパシタ 27を

1 2

演算増幅回路 21の反転入力 21aと出力 21 cとの間に接続するために設けられている。第 2のスィッチ 31は、第 1のキャパシタ 25の一端 25aと演算増幅回路 21の出力 21c との間に接続されており、また第 1の期間 Tおよび第 2の期間 Tと異なる第 3の期間

1 2

Tに第 1のキャパシタ 25を演算増幅回路 21の出力 21cと反転入力 21aとの間に接

3

続するために設けられている。第 3のキャパシタ 33は、演算増幅回路 21の出力 21c に接続された一端 33aと他端 33bとを有する。第 3のスィッチ 35は、第 3のキャパシタ 33の他端 33bと反転入力 21aとの間に接続されており、また第 3の期間 Tに第 3のキ

3 ャパシタ 33を演算増幅回路 21の出力 21cと反転入力 21aとの間に接続するために設けられている。第 4のスィッチ 37は、第 3のキャパシタ 33の他端 33bと、接地線とレヽつた基準電位線 39との間に接続されており、また第 1の期間 Tおよび第 2の期間 T

1 2 に第 3のキャパシタ 33の他端 33bに基準電位を提供するために設けられている。ゲインステージ 15の出力 15cは、演算増幅回路 21の出力 21cに接続されている。

この変換回路 11によれば、入力アナログ信号 Vに応じた電荷を第 1および第 2のキャパシタ 25、 27に第 1の期間 Tに蓄積できる。第 2の期間 Tに、第 2のキャパシタ 27

1 2

を演算増幅回路 21の反転入力 21 aと出力 21cとの間に接続すると共に、第 1のキヤパシタ 25を第 1の入力 15aと演算増幅回路 21の反転入力 21cとの間に接続して、演算増幅回路 21の出力 21cに第 1の変換値を発生できる。また、第 2の期間 Tには、こ

2 の第 1の変換値に対応する電荷を第 3のキャパシタ 33に蓄積できる。さらに、第 3の期間 Tに、第 1および第 3のキャパシタ 25、 33を演算増幅回路 21の反転入力 21aと

3

出力 21cとの間に接続すると共に、第 2のキャパシタ 27を第 2の入力 15bと演算増幅回路 21の出力 21cとの間に接続して、演算増幅回路 21の出力 21cに第 2の変換値を発生できる。第 2の変換値の発生においては、第 3のキャパシタ 33に蓄積された電荷も考慮されるので、第 1〜第 3のキャパシタ 25、 27、 33のミスマッチが補償される。したがって、 3つの期間 T、 T、 Tを用いて、第 1〜第 3のキャパシタ 25、 27、 33のミ

1 2 3

スマッチの補償およびアナログ信号をディジタル信号へ変換することができる。 [0041] 図 1に示されるように、変換回路 11は、サブ A/D変換回路 41と、論理回路 43と、 D/A変換回路 45とを備えることができる。サブ A/D変換回路 41は、入力 13に接続されており、また入力アナログ信号 Vに応じてディジタル信号 V を生成する。デ

i DIGN

イジタル信号 V は、所定の数の値を取り、例えば 2値（「0」、「1」）または 3値（「_ 1

DIGN

」、「0」、「 + 1」）を有することが好ましい。論理回路 43は、サブ AZD変換回路 41に接続されており、またディジタル信号 V に応じて制御信号 V を生成する。 D

DIGN SWCONT

/A変換回路 45は、論理回路 43に接続されており、変換アナログ信号 V を提供

D/A するための出力 45a、 45bを有する。変換アナログ信号 V は、制御信号 V

D/A SWCONT に応じて生成される。制御信号 V は、第 2の期間 Tおよび第 3の期間 Tに変

SWCONT 2 3 換アナログ信号 V をゲインステージ 15に提供するために用いられる。

D/A

[0042] サブ A/D変換回路 41は、例えば 1つのコンパレータを含むことができる。コンパレータは、入力アナログ信号を所定の基準信号と比較すると共に、比較結果を示す信号を提供する。この変換回路を用いて、 1ビットのディジタル値が得られる。コンパレ一タの数を増やせば、 1ビットを越えるビット数のディジタル信号が得られる。サブ A/ D変換回路 41は、例えば 2つのコンパレータを含むことができる。コンパレータは、それぞれ、入力アナログ信号を所定のそれぞれの基準信号 V

REF1、 V と比較すると REF2

共に、図 1に示されるように、比較結果信号 D、 Dを提供する。基準信号 V は、

0 1 REF1 図 3に示されるように、例えば Vref/4であることができ、また基準信号 V は、例

REF2 えば +Vref/4であることができる。

入力アナログ信号 Vの範囲ディジタル信号

(1) Vref/4 >V 1 (D =0、D =0)

i 1 0

(2) Vref/4≥V≥ -Vref/4, 0 (D =0、 D = 1)

i 1 0

(3) V > +Vref/4, + 1 (D = 1、D = 1)

i 1 0

となる。サブ A/D変換回路 41が入力アナログ信号を所定の 2つの基準信号と比較することによって 3値の冗長ディジタル信号を生成することができる。この変換回路 11 によれば、入力アナログ信号を所定の 2つの基準信号と比較するので、 3値のディジタル信号が得られる。サブ A/D変換回路 41は、図 2に示されるように、例えば第 1の期間 Tに活性化されることが好ましい。また、第 1の期間 Tに替えて又は第 1の期間 Tに加えて、第 3の期間 Τに、サブ A/D変換回路 41を活性化するようにしてよい。

1 3

[0043] また、 D/A変換回路 45は、第 1の電圧源 47および第 2の電圧源 49を含む。第 1 の電圧源 47は電圧 V を提供する。第 2の電圧源 49は電圧 V を提供する。第 1の

RP RN

電圧源 47の出力 47aは、第 1のスィッチ 51aおよび第 1の出力 45aを介して第 1の入力 15aに接続されており、また第 2のスィッチ 51bおよび第 2の出力 45bを介して第 2 の入力 15bに接続されている。第 2の電圧源 49の出力 49aは、第 3のスィッチ 51cおよび第 1の出力 45aを介して第 1の入力 15aに接続されており、また第 4のスィッチ 51 dおよび第 2の出力 45bを介して第 2の入力 15bに接続されている。また、第 1の出力 45aは第 5のスィッチ 51eの一端に接続されており、第 5のスィッチ 51eの他端は接地線に接続される。第 2の出力 45bは第 6のスィッチ 51fの一端に接続されており、第 6 のスィッチ 51fの他端は接地線に接続される。図 1に示されるように、論理回路 43は、第 1〜第 6のスィッチ 51a〜15fをそれぞれ制御するための制御信号 φ 、 φ 、

DOl DPI

Φ 、 Φ 、 Φ 、 Φ を生成する。図 2に示されるように、制御信号 φ 、 φ

DN1 D02 DP2 DN2 D02 DP2

、 φ は第 2の期間 Τに提供される。ディジタル信号 D、 Dの値は、制御信号 φ

DN2 2 1 0 DO

、 Φ 、 Φ のうちのいずれがアクティブになるかを決定する。また、制御信号 Φ

2 DP2 DN2 DO

、 φ 、 φ は第 3の期間 Tに提供される。ディジタル信号 D、 Dの値は、制御信

1 DPI DN1 3 1 0

号 Φ 、 φ 、 φ のうちのいずれがアクティブになるかを決定する。

DOl DPI DN1

[0044] D/A変換回路 45は、論理回路 43からの制御信号に応答して、例えば

(1)条件（一 Vref/4 >V )が満たされるとき、 V =Vrefを提供する。

i D/A

(2)条件 (Vref/4≥V≥— Vref/4)が満たされるとき、 V =0を提供する。

i D/A

(3)条件 (V > + Vref/4)が満たされるとき、 V =— Vrefを提供する。

i D/A

[0045] これらの 3領域に対して 3値の A/D変換を行って「_ 1」、「0」、「 + 1」のディジタルコードを割り当てる。最初のコードは最上位桁になる。図 3に示された特性に従って下記の演算が行われる。

[0046] V = 2 X V -D XVref

OUT in

すなわち、この演算は、上位桁から順に AZD変換し、ゲインステージの入力を 2倍して、ゲインステージの AZD変換値によって、

(1)一定値 Vrefの減算、 (2)—定値 Vrefの加算、

(3)ゼロを与える

のいずれかを行うことにより、ゲインステージの出力を必ず Vref〜+Vrefの範囲におさめる。

[0047] このように 3値で A/D変換を行うによって、ディジタル値には冗長性が生じる。この冗長性により、サブ A/D回路内の比較器に対する精度要求が大きく緩和される一方で、高精度な AZD変換が可能となる。 2進数の各桁は「0」と「1」の 2値を取る。ゲインステージ毎のディジタル信号は「_ 1」、「0」、「 + 1」の 3値を取るので、ーゲインステージあたり 1. 5ビットの A/D変換を行っていると考えることができる。

[0048] クロック発生器 40は図 1および図 2に記載されたクロック信号を提供する。

[0049] 好適な実施例では、第 1のキャパシタ 25の容量値 C1は第 2のキャパシタ 27の容量値 C2と等しい。し力ながら、様々な要因による誤差のために、第 1のキャパシタ 25 の容量値 C1は、第 2のキャパシタ 27の容量値 C2と一致しなレ、。つまり、第 1のキャパシタ 25の容量値 C1と第 2のキャパシタ 27の容量値 C2との間にはミスマッチが存在する。より高精度のアナログディジタル変換を行うために、このミスマッチを補償することが求められる。

[0050] 引き続いて、図 2および図 4を参照しながら、変換回路の動作およびミスマッチの補償を説明する。ミスマッチの補償は、ゲインステージ 11を用いて、アナログ信号に対応したディジタル信号を生成する過程において実現される。

[0051] まず、図 4の（A)部に示されるように、クロック φ 、 φ に応答してスィッチ 29、 30を

1 2

開き、クロック φ に応答してスィッチ 17、 19を閉じて、第 1のキャパシタ 25および第

Od

2のキャパシタ 27が入力 13に接続される。クロック φ に応答して、演算増幅回路 21

0

の反転入力 21aを出力 21cに接続する。クロック φ に応答してスィッチ 35を開き、ク

2

ロック Φ に応答してスィッチ 37を閉じて、第 3のキャパシタ 33を演算増幅回路 21の

3

出力 21cと接地線との間に接続する。サブ AZD変換回路 41は、アナログ信号 Vに対応したディジタル信号 V を生成する。ディジタル信号 V は、所定のビット数

DIGN DIGN

力なるディジタル値 (例えば D、 D )を有する。また、第 1のキャパシタ 25および第 2

1 0

のキャパシタ 27の各々に、入力アナログ信号 Vに応じた電荷を蓄積する。第 1のキヤパシタ 25には電荷 Q =C XVが蓄積されると共に、第 2のキャパシタ 27には電荷 Q

1 1 i

=C XVが蓄積される。演算増幅回路 21の出力 21cは反転入力 21aと接続されて

2 2 i

おり、出力 21cおよび反転入力 21aは共に、非反転入力 21bの電位と同じ値である。

[0052] クロック φ に応答してスィッチ 17、 19を開いて、第 1のキャパシタ 25および第 2の

Od

キャパシタ 27を入力 13から切り離す。クロック φ に応答して、第 2のキャパシタ 27の一端 27aを反転増幅器 21の出力 21cに接続する。クロック φ 、 φ に応答して、第 3

2 3

のキャパシタ 33を演算増幅回路 21の出力 21cと接地線との間に接続する。クロック Φ に応答して、演算増幅回路 21の反転入力 21aを出力 21cから切り離す。図 4の（

0

B)部に示されるように、第 2のキャパシタ 27を演算増幅回路 21の出力 21cと反転入力 21 aとの間に接続すると共に該ディジタル信号 V に応じた変換アナログ信号 V

DIGN

を第 1のキャパシタ 25の一端 25aに供給する。これによつて、入力アナログ信号 V

D/A

に関連した第 1の変換値 V を演算増幅回路 21の出力 21cに生成し、第 1および i OUT1

第 2のキャパシタ 25、 27の電荷を再配置する。

[0053] 変換アナログ信号 V の印加により、第 1のキャパシタ 25から第 2のキャパシタ 27

D/A

へ電荷 =C XV— C X D X Vrefが移動する（Dの値は変換アナログ信号 V

1 1 i 1 D/ の値に応じて「 + 1」、「0」、「一 1」を取る）。第 2のキャパシタ 27には、サンプリング電

A

荷 C XVと移動電荷とが蓄積される。演算増幅回路 21の非反転入力 21bは接

2 i 1

地線に接続されているので、第 2のキャパシタ 27には電荷 V X Cが蓄積される。

OUT1 2

この電荷 V X Cは、電荷の保存則より C X V +C X V— C X D XVrefに等し

OUT1 2 2 i 1 i 1 い。故に、

V = (C XV + C XV -C X D X Vref) /C = (1 + C /C ) X V— D XVref

となる。また、第 3のキャパシタ 33には、電荷 V X Cが蓄積される。

OUT1 3

クロック φ に応答してスィッチ 29を開いて、第 2のキャパシタ 27を反転増幅器 21の

1

出力 21cから切り離す。クロック φ に応答してスィッチ 31を閉じて、第 1のキャパシタ

2

25の一端 25aを演算増幅回路 21の出力 21cに接続する。クロック φ 、 φ に応答し

2 3

て、第 3のキャパシタ 33の他端 33bを反転増幅器 21の出力 21cに接続する。図 4の（ C)部に示されるように、第 1および第 3のキャパシタ 25、 33を演算増幅回路 21の出力 21cと反転入力 21aとの間に接続すると共に第 2のキャパシタ 27の一端 27aに変換アナログ信号 V を供給することにより、第 2の変換値 V を演算増幅回路 21

D/A OUT2

の出力 21cに生成する。第 2の変換値 V は、入力アナログ信号 Vに関連している

OUT2 i

。第 1および第 3のキャパシタ 25、 33には電荷（C +C ) XV が蓄積される。

1 3 OUT2

[0055] この後に、クロック φ に応答して、アナログ信号 Vに対応したディジタル信号 V

0 i DIGN を出力する。

[0056] 上記の説明より、第 2のキャパシタ 27には電荷 XC ( = C XV+C XV—C

VOUT1 2 2 i 1 i 1

XDX Vref)が蓄積されており、変換アナログ信号 V の印加によって、第 2のキヤ

D/A

パシタ 27から第 1および第 3のキャパシタ 25、 33へ電荷 =V XC— C XD

2 OUT1 2 2

XVref = C XV+C XV—C XDX Vref- C X D X Vrefが移動する（Dの値は

2 i 1 i 1 2

変換アナログ信号 V の値に応じて「 +1」、「0」、「_1」を取る）。この移動の結果、

D/A

第 1および第 3のキャパシタ 25、 33の全電荷は、以下の 3つの電荷：

移動電荷： C XV+C XV— C XDXVref-C XDX Vref

2 i 1 i 1 2

第 3のキャパシタの電荷： C XV

3 OUT1

第 2のキャパシタの電荷： C XDXVref

の和で表され、つまり、

C XV+C XV— C XDXVref + C XV

2 i 1 i 2 3 OUT1

である。一方、第 1および第 3のキャパシタ 25、 33の全電荷は、

(C +C ) XV

1 3 OUT2

であり、電荷保存則により、両者は等しいので、

(C +C ) XV =C XV+C XV-C XDXVref + C XV

1 3 OUT2 2 i 1 i 2 3 OUT1

となる。この式に、

V =(1 + C /C ) XV-DXVrefXC /C

OUTl 1 2 i 1 2

を代入すると、

(C +C ) XV = (C +C + (1 + C ) XC ) xv +C

1 3 OUT2 1 2 1 -(c XC /C ) X

DXVref

と表され、第 2の変換値は

V =V X (C +C ) X

OUT2 i 1 2 -DXVref X (C +C XC /C )

2 3 1 2

と表される。

[0057] この式を、△〇 =C -C、 AC =C— Cを用いて書き換えると、

3 3 1 2 2 1

V =V X (2+ (AC -AC ) XAC /(2XAC + AC )/(C +AC )) -D

OUT2 i 2 3 2 1 3 1 2

XVref X (l + AC X (4XAC -3XAC )/2/(2XC + AC )/(C + AC )

2 2 3 1 3 1 2

)

で表される。誤差の項は

(AC -AC ) XAC /(2XAC +AC )/(C +AC )

2 3 2 1 3 1 2

である。例えば△〇 /C =0.01、 AC /C =0.01であるとすると、誤差の項の寄

2 1 3 1

与は 0.0001程度になる。つまり、容量値のばらつきが 1%程度であっても、本実施の形態に係る変換回路を用いると、容量値のばらつきの寄与が 0.01%程度にまで小さくでき、この結果、この変換回路を用いると、 13ビット精度から 14ビット精度のァナログディジタル変換器が実現できる。

[0058] 図 5は、キャパシタの容量値のミスマッチを補償しない構成の変換回路を示す回路図である。この変換回路 12は、入力 13と、ゲインステージ 55と、第 1のサンプリングスイッチ 17と、第 2のサンプリングスィッチ 19とを備える。入力 13は、入力アナログ信号を受ける。ゲインステージ 55は、第 1の入力 55aおよび第 2の入力 55bを含む。第 1 の入力 55aは、入力アナログ信号 Vを受けるために設けられている。第 2の入力 55b は、入力アナログ信号 V及び変換アナログ信号 V を受けるために設けられている

i D/A

。第 1のサンプリングスィッチ 17は、第 1の入力 55aと入力 13との間に接続されており、また第 1の期間 Tに入力アナログ信号 Vのサンプリングを行うために設けられている。第 2のサンプリングスィッチ 19は、第 2の入力 55bと入力 13との間に接続されており、また第 1の期間 Tに入力アナログ信号 Vのサンプリングを行うために設けられている。ゲインステージ 55は、演算増幅回路 21と、フィードバックスィッチ 23と、第 1のキヤノシタ 25と、第 2のキヤノシタ 27と、スィッチ 32とを含む。

[0059] フィードバックスィッチ 23は、演算増幅回路 21の反転入力 21aと演算増幅回路 21 の出力 21cとの間に接続されている。第 1のキャパシタ 25は、第 1の入力 55aに接続された一端 25aと反転入力 21aに接続された他端 25bとを有する。第 2のキャパシタ 2 7は、第 2の入力 55bに接続された一端 27aと反転入力 21aに接続された他端 27bとを有する。スィッチ 32は、第 1のキャパシタ 25の一端 25aと演算増幅回路 21の出力 2 lcとの間に接続されており、また第 1の期間 Tと異なる第 2の期間 Tに第 1のキャパ

1 2

シタ 25を演算増幅回路 21の出力 21cと反転入力 21aとの間に接続するために設けられている。ゲインステージ 55の出力 55cは、演算増幅回路 21の出力 21cに接続されている。

[0060] 図 5に示されるように、変換回路 12は、サブ AZD変換回路 41と、論理回路 53と、 DZA変換回路 57とを備えることができる。論理回路 53は、サブ AZD変換回路 41 に接続されており、またディジタル信号 V に応じて制御信号 V を生成する。

DIG SWCONTO

DZA変換回路 57は、論理回路 43に接続されており、変換アナログ信号 V を提

D/A 供するための出力 57aを有する。変換アナログ信号 V は、制御信号 V に

D/A SWCONTO 応じて生成される。制御信号 V は、第 2の期間 Tに変換アナログ信号 V を

SWCONTO 2 D/A ゲインステージ 55に提供するために用いられる。サブ A/D変換回路 41は、入力ァナログ信号を所定の 2つの基準信号と比較することによって 1. 5ビットからなる冗長デイジタル信号を生成することができる。この変換回路によれば、入力アナログ信号を所定の 2つの基準信号と比較するので、 1 · 5ビットからなるディジタル信号が得られる

[0061] また、 D/A変換回路 57は、第 1の電圧源 47および第 2の電圧源 49を含む。第 1 の電圧源 47は電圧 V を提供する。第 2の電圧源 49は電圧 V を提供する。第 1の

RP RN

電圧源 47の出力 47aは、第 1のスィッチ 59aおよび出力 57aを介して第 2の入力 55b に接続されており、また第 2の電圧源 49の出力 49aは、第 2のスィッチ 59bおよび出力 57aを介して第 2の入力 55bに接続されている。出力 57aは、第 3のスィッチ 51cを介して接地線に接続されている。図 5に示されるように、論理回路 53は、第 1〜第 3のスィッチ 59a〜59cをそれぞれ制御するための制御信号 φ 、 φ 、 φ を生成する

DO DP DN

。ディジタル信号 D、 Dの値は、制御信号 φ 、 φ 、 φ のうちのいずれがァクテ

1 0 DO DP DN

イブになるかを決定する。

[0062] この変換回路 12の動作は、図 4の（A)部および（B)部を参照しながら行われた説明から理解される。簡単に説明すれば、図 4の (A)部に示されるように、第 1のキャパシタ 25および第 2のキャパシタ 27の各々に、入力アナログ信号に応じた電荷を蓄積する。第 1のキャパシタ 25には電荷 Q =C XVが蓄積されると共に、第 2のキャパ

1 1 i

シタ 27には電荷 Q =C XVが蓄積される。また、アナログ信号 Vに対応したデイジ

2 2 i i

タル信号 V を生成する。ディジタル信号 V は、所定のビット数からなるディジタル

DIG DIG

値 (例えば D、 D )を有する。演算増幅回路 21の出力 21cは反転入力 21aと接続さ

1 0

れており、出力 21cおよび反転入力 21aは共に、非反転入力 21bの電位と同じ値である。

[0063] 図 4の（B)部に示されるように、第 1のキャパシタ 25を演算増幅回路 21の出力 21c と反転入力 21aとの間に接続すると共に第 2のキャパシタ 27の一端 27aに該デイジタル信号 V に応じた変換アナログ信号 V を供給する。これによつて、入力アナ口

DIG D/A

グ信号 Vに関連した第 1の変換値 V を演算増幅回路 21の出力 21cに生成し、第

i OUT1

1および第 2のキャパシタ 25、 27の電荷を再配置する。

[0064] 変換アナログ信号 V の印加により、第 2のキャパシタ 27から第 1のキャパシタ 25

D/A

へ電荷 =C XV— C XDXVrefが移動する（Dの値は変換アナログ信号 V

0 2 i 2 D/ の値に応じて「 +1」、「0」、「一 1」を取る）。第 1のキャパシタ 25には、サンプリング電

A

1 i 0

地線に接続されているので、第 1のキャパシタ 25には、電荷 V XCが蓄積される

OUT1 1

。この電荷 V XCは C XV+C XV— C XDXVrefに等しい。つまり、

OUT1 1 1 i 2 i 2

V =(1 + C /C ) XV-DXVref XC /C

OUTl 2 1 i 2 1

である。△〇 =c -cとすると、

2 2 1

V =(2 + AC /C ) XV-DXVrefX

OUTl 2 1 i (l + AC /C )

2 1

と書き換えられる。 AC /C =0. 01であるとすると、誤差の項の寄与は 0. 01となる

2 1

[0065] 以上説明したように、本実施の形態によれば、最小 1. 5クロック動作でキャパシタのミスマッチを補償することが可能な変換回路が提供される。

[0066] 図 4の（A)部〜（C)部に示された手順によれば、 3つのステップを行うことによって、アナログ信号に関連した第 2の変換値が得られる。この第 2の変換値では、 3つのステツプにおいて用いられたキャパシタのミスマッチが補償されている。また、本実施の形態によれば、最小 1 · 5クロック動作で 3つのキャパシタのミスマッチを補償して、ァナログ信号に対応したディジタル信号を生成する方法が提供される。

[0067] この手順は、全差動回路における一方の入力アナログ信号のためのステップを記述しており、これ故に、 3つのステップは、シングノレエンド回路だけできなぐ全差動回路にも適用されることが理解される。

[0068] 図 6は、アナログディジタル変換器のための変換回路を示す回路図である。図 6に示されるように、この変換回路は全差動構成である。変換回路 61は、入力 13と、第 1 のサンプリングスィッチ 17と、第 2のサンプリングスィッチ 19と、ゲインステージ 15に替えてゲインステージ 65とを備える。ゲインステージ 65は、第 1の入力 65a、第 2の入力 65b、出力 65c、第 1の相補入力 65d、第 2の相補入力 65e、および相補出力 65fを含む。第 1の入力 65aは、入力アナログ信号 V及び変換アナログ信号 V ( の

ip D/A いずれか一方のアナログ信号を受けるために設けられている。第 2の入力 65bは、入力アナログ信号 V及び変換アナログ信号 V (P)のレ、ずれか一方のアナログ信号

ip D/A

を受けるために設けられている。第 1の相補入力 65dは、入力アナログ相補信号 V

m 及び変換アナログ相補信号 V (N)のいずれか一方のアナログ相補信号を受ける

D/A

ために設けられている。第 2の相補入力 65eは、入力アナログ相補信号 V 及び変換

in

アナログ相補信号 V (P)のいずれか一方のアナログ相補信号を受けるために設

D/A

けられている。

[0069] 第 1のサンプリングスィッチ 17は、第 1の入力 65aと入力 13との間に接続されており、また第 1の期間 Tに入力アナログ信号 V のサンプリングを行うために設けられてい

1

る。第 2のサンプリングスィッチ 19は、第 2の入力 65bと入力 13との間に接続されており、また第 1の期間 Tに入力アナログ信号 V のサンプリングを行うために設けられて

1 ip

いる。

[0070] この変換回路 61は、さらに、相補入力 63と、第 3のサンプリングスィッチ 67と、第 4 のサンプリングスィッチ 69とを備えることができる。第 3のサンプリングスィッチ 67は、ゲインステージ 65の第 1の相補入力 65dと相補入力 63との間に接続されており、また第 1の期間 Tに入力アナログ相補信号 V のサンプリングを行うために設けられて

1 in

いる。第 4のサンプリングスィッチ 69は、第 2の相補入力 65eと相補入力 63との間に接続されており、また第 1の期間 Tに入力アナログ相補信号 V のサンプリングを行う

1 m

ために設けられている。

[0071] ゲインステージ 65は、演算増幅回路 21と、フィードバックスィッチ 23と、第 1のキヤノ、°シタ 25と、第 2のキヤノシタ 27と、第 1のスィッチ 29と、第 2のスィッチ 31と、第 3のキヤノシタ 33と、第 3のスィッチ 35と、第 4のスィッチ 37とに加えて、フィードバックスィッ 73と、第 4のキャパシタ 75と、第 5のキャパシタ 77と、第 5のスィッチ 79と、第 6のスイッチ 81と、第 6のキャパシタ 83と、第 7のスィッチ 85と、第 8のスィッチ 87とを含む。

[0072] 第 4のキャパシタ 75は、第 1の相補入力 65dに接続された一端 75aと非反転入力 2 lbに接続された他端 75bとを有する。第 5のキャパシタ 77は、第 2の相補入力 65eに接続された一端 77aと非反転入力 21bに接続された他端 77bとを有する。第 6のスィツチ 81は、第 4のキャパシタ 75の一端 75aと演算増幅回路 21の相補出力 21dとの間に接続されており、また第 2の期間 Tに第 4のキャパシタ 75を非反転入力 21bと相補

2

出力 21dとの間に接続するために設けられている。第 5のスィッチ 79は、第 5のキャパシタ 77の一端 77aと演算増幅回路 21の相補出力 21dとの間に接続されており、また第 3の期間 Tに第 5のキャパシタ 77を演算増幅回路 21の相補出力 21dと非反転入

3

力 21bとの間に接続するために設けられている。第 6のキャパシタ 83は、演算増幅回路 21の相補出力 21dに接続された一端 83aと他端 83bとを有する。第 7のスィッチ 8 5は、第 6のキャパシタ 83の他端 83bと非反転入力 21bとの間に接続されており、また第 3の期間 Tに第 6のキャパシタ 83を演算増幅回路 21の相補出力 21dと非反転

3

入力 21bとの間に接続するために設けられている。第 8のスィッチ 87は、接地といつた基準電位線と第 6のキャパシタ 83の他端 83bとの間に接続されており、また第 1および第 2の期間 T、Tに第 6のキャパシタ 83の他端 83bに接地電位といった基準電

1 2

位を提供するために設けられている。フィードバックスィッチ 73は、演算増幅回路 21 の相補出力 21dと非反転入力 21bとの間に接続されている。

[0073] サブ A/D変換回路 90は、例えば全差動構成の 2つのコンパレータ 90a、 90bを含む。コンパレータ 90aは変換結果 Dを生成する。コンパレータ 90bは変換結果 Dを

0 1 生成する。これらの変換結果は、ディジタル信号として論理回路 43に提供されると共に、変換回路 61のディジタル出力に提供される。 [0074] 論理回路 43は、ディジタル信号 (D、 D )に応じた制御信号、 φ 、 φ 、

0 1 φ DOl DPI DN1

Φ 、 Φ 、 Φ を生成する。

D02 DP2 DN2

[0075] D/A変換回路 89は、論理回路 43からの制御信号に応答して、

( 1 )条件（一 Vref/4 > V )を満たすとき、

V (N) =V (P) =Vrefを提供する。

D/A D/A

(2)条件（Vref Z4≥ V≥ _ Vref/4)を満たすとき、

第 1の入力 65aと第 1の相補入力 65dとをスィッチを介して接続すると共に、第 2の入力 65bと第 2の相補入力 65eとをスィッチを介して接続する。

(3)条件 (V > +Vref/4)が満たされるとき、

V (N) = V (P) = _ Vrefを提供する。ここで、 V = V —V である。

D/A D/A i ip in

[0076] 以上説明したように、この変換回路 61によれば、全差動構成のゲインステージ 65 が提供される。

[0077] (第 2の実施の形態）

図 7は、本実施の形態に係るアナログディジタル変換器を概略的に示すブロック図である。アナログディジタル変換器 91は、第 1の AD変換段 93と、一又は複数の第 2の AD変換段 95 (97、 99)とを備える。第 1および第 2の AD変換段 93、 95は直列に接続されている。第 1の AD変換段 93は、アナログ信号 Vを受ける入力 93a、残余アナログ信号 V を提供するアナログ出力 93b、およびディジタル信号 (D (0)、 D (0)

RES0 0 1

)を提供するディジタル出力 93cとを含む。第 1の AD変換段 93は、上記いずれかの変換回路 15、 65を含む。第 2の AD変換段 97は、前段からのアナログ信号を受ける入力 97a、残余アナログ信号 V を提供するアナログ出力 97b、およびディジタル

RES1

信号 (D (1)、D (1) )を提供するディジタル出力 97cとを含み、第 2の AD変換段 99

0 1

は、前段からのアナログ信号を受ける入力 99a、残余アナログ信号 V を提供す

RESN- 3 るアナログ出力 99b、およびディジタル信号 (D (N_ 3)、D (N— 3) )を提供するデ

0 1

イジタノレ出力 99cとを含む。また、第 2の AD変換段 97は、変換回路 12、 15、 65を用レ、ることができる。このアナログディジタル変換器 91によれば、初段の変換回路においてキャパシタのミスマッチの補償を行うことができる。図 7に示された乗算型 DZA 変換器 (MDAC)には、例えば、図 1、図 5および図 6に示されるゲインステージ、論理回路および D/A変換回路が含まれる。

[0078] 或いは、アナログディジタル変換器 91では、第 2の AD変換段列 95の一部または全部は、変換回路 15、 65を含むことが好ましい。このアナログディジタル変換器によれば、初段以降の変換回路において、キャパシタのミスマッチの補償を行うことができる。

[0079] アナログディジタル変換器 91は、サンプル/ホールド（SZH)回路 101と、追加のアナログディジタル変換回路 103と、論理回路 105とを備えることができる。サンプル /ホールド回路 101は、第 1の AD変換段 93のアナログ入力 93aに接続されており、またアナログ信号 A を保持すると共に保持したアナログ信号 Vを提供する。追加のアナログディジタル変換回路 103は、直列に接続された第 1および第 2の AD変換段 93、 97、 99のうちの最終変換段 99のアナログ出力に接続された入力 103aと、ディジタル信号 (D (N_ 2)、 D (N— 2) )を提供するディジタル出力 103cとを有する。

0 1

論理回路 105は、第 1の AD変換段 93のディジタル出力 93c、第 2の AD変換段 97、 99のデイジタノレ出力 97c、 99cおよび追加のアナログディジタル変換回路 103のディジタル出力 103cに接続された入力 105aを含む。論理回路 105は、アナログ信号 A に対応したディジタル信号 V を提供する出力 105bを含む。ディジタル信号 V

DIGITAL DI

は、（B、 B、 · · ·Β 、 Β )力なるビットを有する。このアナログディジタノレ

GITAL 0 1 N-2 N- 1

変換器 91によれば、パイプライン型のアナログディジタル変換器が提供される。アナログディジタル変換器 91の動作のために必要なタイミング信号は、クロック発生器 10 7によって提供される。 AD変換段 93、 97、 99が例えば冗長 1. 5ビット構成のデイジタル信号を論理回路 105に提供する場合、論理回路 105は、例えば、シフトレジスタといったデータ遅延回路 105cと、冗長 2進—非冗長 2進変換回路 105dとを含むことができる。必要な場合には、 AD変換段 93、 97、 99および追加のアナログディジタル変換回路 103のディジタル出力は、冗長 2進ディジタル信号に替えて一ビットのディジタル信号を提供することができる。

[0080] 本実施の形態では、 1. 5ビットの演算を行う場合の構成について説明した力本形態は、 1個の比較器を用いた 1ビットの演算を行う場合についても実現可能である。また、本実施の形態では、シングルエンド型回路だけでなぐキャパシタのバラツキをキヤンセルするために全差動回路を用いることもできる。さらに、ノィプライン型 A/D 変換器においては、 A/D変換段のパイプラインの後段になるほど誤差やノイズに対する耐性が高くなるので、ノィプライン A/D変換器の入力に近い数段に、 3つのキャパシタを用いた変換回路を用レ、、残りの段に、 2つのキャパシタを用いた変換回路を用いることができる。これにより、キャパシタの数の少ない変換回路を用いて、 AZ D変換器の面積の低減をすることも可能である。

[0081] 以上説明したように、本実施の形態によれば、最小 1. 5クロック動作でキャパシタのミスマッチを補償することが可能な変換回路を含むアナログディジタル変換器が提供される。

[0082] (第 3の実施の形態）

図 8は、本実施の形態に係るアナログディジタル変換器の構成を示すブロック図である。アナログディジタル変換器 111は、第 1の AD変換段 113と、第 2の AD変換段 11 5と、フィードバックスィッチ 117とを備える。第 1および第 2の AD変換段 113、 115は直列に接続されている。第 1の AD変換段 113は、アナログ信号 Viを受ける入力 113 a、残余アナログ信号 V を提供するアナログ出力 113b、およびディジタル信号 (D

RESO

(0)、 D (0) )を提供するディジタル出力 113cとを含む。第 1の AD変換段 93は、上

0 1

記いずれかの変換回路 15、 65を含む。第 2の AD変換段 115は、前段からのアナ口グ信号を受ける入力 115a、残余アナログ信号 V を提供するアナログ出力 115b、

RES1

およびディジタル信号 (D (1)、D (1) )を提供するディジタル出力 115cとを含み、

0 1

第 2の AD変換段 115は、変換回路 15、 65を含むことができる。このアナログディジタル変換器 111によれば、初段以降の変換回路において、キャパシタのミスマッチの補償を行うことができる。フィードバックスィッチ 117は、第 1の AD変換段 113の入力 11 3aと第 2の AD変換段 115のアナログ出力 115bとの間に接続されてレ、る。フィードバックスィッチ 117は、第 2の AD変換段 115の出力 115bから第 1の AD変換段 113の入力 113aへの経路を提供する。図 8に示された乗算型 D/A変換器 (MDAC)には、例えば、図 1および図 6に示されるゲインステージ、論理回路および DZA変換回路が含まれる。

[0083] このアナログディジタル変換器 111によれば、複数の変換段、例えば 2つの変換段を用いて巡回型のアナログディジタル変換器が提供される。また、 AD変換段 113、 1 15によれば、一段当たり一または複数のビット数のディジタル信号が提供される。

[0084] アナログディジタル変換器 111は、論理回路 119を更に備えることができる。この論理回路 119は、第 1の AD変換段 113のディジタル出力 113cおよび第 2の AD変換段 115のディジタル出力 115cに接続された入力 119aを含む。論理回路 119は、ァナログ信号 A に対応した一または複数のビットを含むディジタル信号 V を提供

in DIGITAL する出力 119bを含む。論理回路 119は、例えば AD変換段の各々からの冗長ディジタル信号を格納するためのデータレジスタ 119cと、個々のデータレジスタ 119cから提供される一組の冗長ディジタル信号力非冗長ディジタル信号を生成する変換回路 119dとを含むことができる。

[0085] アナログディジタル変換器 111によれば、第 1および第 2AD変換段 113、 115の一段当たりアナログ信号 A に対応したディジタル信号 V が提供される。ディジタ

in DIGITAL

ル信号 V は

DIGITAL 一または複数のビット数を含む。

[0086] アナログディジタル変換器 111はサンプノレ/ホールド（S/H)回路 121を含む。この S/H回路 121は、入力 121aにアナログ信号 A を受けて、受けたアナログ信号をサンプリングすると共に、サンプリングしたアナログ信号を保持する。また、アナログデイジタル変換器 111は、第 1の AD変換段 113の入力 113aと S/H回路 121の出力 1 21bとの間に接続されたスィッチ 121を更に備えることができる。スィッチ 121は、クロック信号 φ によって制御されており、フィードバック期間中と異なるサンプリング期間にアナログ信号 A を受けるために閉じられ。フィードバックスィッチ 117が閉じられるフィードバック期間に開かれている、これ故に、第 1の AD変換段 113の入力 113aとサンプル/ホールド回路 119の出力 119bとの間に接続されたスィッチ 121およびフイードバックスイッチ 117を用いて、サンプリング期間とフィードバック期間とを切り換えること力 Sできる。アナログディジタル変換器 111の動作に必要なタイミング信号は、クロック発生器 123によって提供される。

[0087] 以上説明したように、アナログディジタル変換器 111によれば、最小 1. 5クロック動作でキャパシタのミスマッチを補償することが可能な変換回路を含むアナログデイジタル変換器が提供される。 [0088] 第 1〜第 3の実施の形態に示された変換回路および A/D変換器は、例えば MOS 型トランジスタ等に構成されることができ、またスィッチが MOSアナログスィッチにより実現されること力 Sできる。

[0089] 好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本実施の形態では、例えば、 2段巡回型 AZD変換器を説明したけれども、本発明は、本実施の形態に開示された特定の構成に限定されるものではない。また、本発明は、 3段以上の巡回型 AZD変換器にも適用されることができる。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

Claims

請求の範囲

[1] アナログディジタル変換器のための変換回路であって、

入力アナログ信号を第 1の期間に受けると共に該入力アナログ信号に対応した変換アナログ信号を前記第 1の期間と異なる第 2の期間に受けるための第 1の入力、前記入力アナログ信号を前記第 1の期間に受けると共に前記変換アナログ信号を前記第 1および第 2の期間と異なる第 3の期間に受けるための第 2の入力、第 1〜第 3のキャパシタ並びに演算増幅回路を有するゲインステージを備え、

前記第 1の期間に、前記第 1および第 2のキャパシタが前記第 1および第 2の入力と前記演算増幅回路の反転入力との間にそれぞれ接続され、前記アナログ信号に応じた電荷が前記第 1および第 2の入力を介してそれぞれ前記第 1および第 2のキャパシタに蓄積され、

前記第 2の期間に、前記演算増幅回路の前記出力と前記反転入力との間に前記第 2のキャパシタが接続され、前記第 1の入力を介して前記第 1のキャパシタにカ卩えられた前記変換アナログ信号に応答して前記演算増幅回路の出力に第 1の演算値が生成されると共に前記第 1の演算値が前記第 3のキャパシタに格納され、

前記第 3の期間に、前記第 2のキャパシタが前記第 2の入力と前記演算増幅回路の前記出力との間に接続されると共に前記演算増幅回路の出力と前記反転入力との間に前記第 1および第 3のキャパシタが接続され、前記第 2の入力を介して前記第 2 のキャパシタに加えられた前記変換アナログ信号に応答して前記演算増幅回路の前記出力に第 2の演算値が生成される、ことを特徴とする変換回路。

[2] 前記入力アナログ信号を受ける入力と、

前記第 1の入力と前記入力との間に接続されており前記第 1の期間に前記入力ァナログ信号のサンプリングを行うための第 1のサンプリングスィッチと、

前記第 2の入力と前記入力との間に接続されており前記第 1の期間に前記入力ァナログ信号のサンプリングを行うための第 2のサンプリングスィッチと、

前記入力に接続されており、所定のビット数からなるディジタル信号を前記入力ァナログ信号に応じて生成するサブ A/D変換回路と、

前記サブ A/D変換回路に接続されており、前記ディジタル信号に応じて制御信号を前記第 2の期間および前記第 3の期間に提供するための論理回路と、前記論理回路に接続されており、前記第 2および第 3の期間に前記変換アナログ信号を提供する D/A変換回路と

を備え、

前記変換アナログ信号は前記制御信号に応じて生成される、ことを特徴とする請求項 1に記載された変換回路。

[3] 前記サブ A/D変換回路は、前記入力アナログ信号を所定の基準信号と比較すると共に比較結果信号を提供するコンパレータを含む、ことを特徴とする請求項 2に記載された変換回路。

[4] 前記サブ A/D変換回路は、前記入力アナログ信号を所定の 2つの基準信号と比較することによって 3値の冗長ディジタル信号を生成する、ことを特徴とする請求項 2 に記載された変換回路。

[5] 前記第 1のキャパシタは、前記第 1の入力に接続された一端と前記演算増幅回路の反転入力に接続された他端とを有し、

前記第 2のキャパシタは、前記第 2の入力に接続された一端と前記演算増幅回路の前記反転入力に接続された他端とを有し、

第 3のキャパシタは、前記演算増幅回路の前記出力に接続された一端と他端とを有し、

前記ゲインステージは、

前記第 2のキャパシタの前記一端と前記演算増幅回路の出力との間に接続されており前記第 2の期間に前記第 2のキャパシタを前記演算増幅回路の前記反転入力と前記演算増幅回路の前記出力との間に接続するための第 1のスィッチと、

前記第 1のキャパシタの前記一端と前記演算増幅回路の前記出力との間に接続されており前記第 3の期間に前記第 1のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続するための第 2のスィッチと、

前記第 3のキャパシタの前記他端と前記反転入力との間に接続されており前記第 3 の期間に前記第 3のキャパシタを前記記演算増幅回路の前記出力と前記反転入力との間に接続するための第 3のスィッチと、前記第 3のキャパシタの前記他端と基準電位線との間に接続されており前記第 1および第 2の期間に前記第 3のキャパシタの前記他端に基準電位を提供するための第 4のスィッチと

を含む、ことを特徴とする請求項 1〜請求項 4のいずれか一項に記載された変換回路。

前記ゲインステージは、

入力アナログ相補信号を前記第 1の期間に受けると共に前記第 2の期間に変換ァナログ相補信号を受けるための第 1の相補入力と、

前記入力アナログ相補信号を前記第 1の期間に受けると共に前記第 3の期間に前記変換アナログ相補信号を受けるための第 2の相補入力と、

前記第 1の相補入力に接続された一端と前記演算増幅回路の前記非反転入力に接続された他端とを有する第 4のキャパシタと、

前記第 2の相補入力に接続された一端と前記演算増幅回路の前記非反転入力に接続された他端とを有する第 5のキャパシタと、

前記第 5のキャパシタの前記一端と前記演算増幅回路の相補出力との間に接続されており前記第 2の期間に前記第 5のキャパシタを前記演算増幅回路の前記非反転入力と前記相補出力との間に接続するための第 5のスィッチと、

前記第 4のキャパシタの前記一端と前記演算増幅回路の前記相補出力との間に接続されており前記第 3の期間に前記第 4のキャパシタを前記演算増幅回路の前記相補出力と前記非反転入力との間に接続するための第 6のスィッチと、

前記演算増幅回路の前記相補出力に接続された一端と他端とを有する第 6のキヤパシタと、

前記第 6のキャパシタの前記他端と前記非反転入力との間に接続されており前記第 3の期間に前記第 6のキャパシタを前記記演算増幅回路の前記相補出力と前記非反転入力との間に接続するための第 7のスィッチと、

前記第 6のキャパシタの前記他端と基準電位線との間に接続されており前記第 1および第 2の期間に前記第 6のキャパシタの前記他端に基準電位を提供するための第 8のスィッチとを含む、ことを特徴とする請求項 5に記載された変換回路。

[7] 第 1の AD変換段を備え、前記第 1の AD変換段は、入力アナログ信号を受ける入力および残余アナログ信号を提供するアナログ出力を有しており、

一又は複数の第 2の AD変換段を備え、前記第 2の AD変換段の各々は、前段の A D変換段からの残余アナログ信号を受ける入力および当該 AD変換段の残余アナ口グ信号を提供するアナログ出力を有しており、前記第 1および第 2の AD変換段は直列に接続されており、

前記第 1の AD変換段は、請求項 1から請求項 6のいずれか一項に記載された変換回路を含み、

前記第 1の AD変換段は、所定のビット数力成るディジタル信号を提供するデイジタル出力を含み、

前記第 2の AD変換段の各々は、前記所定のビット数から成るディジタル信号を提供するディジタル出力を含む、ことを特徴とするアナログディジタル変換器。

[8] 前記第 2の AD変換段は、請求項 1から請求項 6のいずれか一項に記載された変換回路を含む、ことを特徴とする請求項 7に記載されたアナログディジタル変換器。

[9] 前記第 1の AD変換段の前記入力に接続されておりアナログ信号を保持するためのサンプ/レ /ホー/レド回路と、

前記直列に接続された第 1および第 2の AD変換段のうちの最終変換段のアナログ出力に接続されておりディジタル信号を提供するディジタル出力を有する追加のァナログディジタル変換回路と、

前記第 1の AD変換段の前記ディジタル出力、前記第 2の AD変換段の前記ディジタル出力および前記追加のアナログディジタル変換回路の前記ディジタル出力に接続されたディジタル論理回路と

を備え、

前記ディジタル論理回路は前記入力アナログ信号に対応したディジタル信号を提供する、ことを特徴とする請求項 7または請求項 8に記載されたアナログディジタル変換器。

[10] 前記第 2の AD変換段の数は 1であり、当該アナログディジタル変換器は、前記第 1の AD変換段の前記入力と前記第 2の AD変換段の前記アナログ出力との間に接続されたフィードバックスィッチを更に備える、ことを特徴とする請求項 8に記載されたアナログディジタル変換器。

[11] 前記第 1の AD変換段の前記ディジタル出力および前記第 2の AD変換段の前記ディジタル出力に接続されたディジタル論理回路を更に備え、

前記ディジタル論理回路は、前記入力アナログ信号に対応しており複数のビット数からなるディジタル信号を提供する、ことを特徴とする請求項 10に記載されたアナ口グディジタル変換器。

[12] アナログ信号を保持するためのサンプル Zホールド回路と、

前記第 1の AD変換段の前記入力と前記サンプノレ/ホールド回路の出力との間に接続されておりサンプリング期間中に前記入力アナログ信号を提供するためのスイツチとを更に備え、

前記フィードバックスィッチは、前記サンプリング期間中と異なるフィードバック期間中に、前記第 2の AD変換段の前記出力から前記第 1の AD変換段の前記入力への経路を提供する、ことを特徴とする請求項 10または請求項 11に記載されたアナログディジタル変換器。

[13] ゲインステージを用いて、入力アナログ信号に対応したディジタル信号を生成する方法であって、前記ゲインステージは第 1〜第 3のキャパシタおよび演算増幅回路を含み、前記第 1および第 2のキャパシタの一端は前記演算増幅回路の反転入力に接続されており、

前記第 3のキャパシタの一端は前記演算増幅回路の出力に接続されており、当該方法は、

前記第 1のキャパシタおよび前記第 2のキャパシタの各々に、前記入力アナログ信号に応じた電荷を蓄積すると共に、所定のビット数からなるディジタル値を有しており前記入力アナログ信号に応じたディジタル信号を生成する第 1のステップと、前記第 2のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に前記第 1のキャパシタの前記一端に該ディジタル信号に応じた変換ァナログ信号を供給することによって、前記入力アナログ信号に関連した第 1の変換値を前記演算増幅回路の前記出力に生成し、前記第 1および第 2のキャパシタの前記電荷を再配置すると共に前記第 1の変換値に対応する電荷を前記第 3のキャパシタに蓄積する第 2のステップと、

前記第 1および第 3のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に前記第 2のキャパシタの前記一端に該ディジタル信号に応じた変換アナログ信号を供給することによって、前記入力アナログ信号に関連した第 2 の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第 1、第 2および第 3のキャパシタの前記電荷を再配置する第 3のステップと

を備える、ことを特徴とする方法。

[14] 当該ゲインステージにおける前記第 2の変換値を前記アナログ信号として次段のゲインステージに提供するステップと、

前記次段のゲインステージにおいて前記第 1〜第 3のステップを行うステップとを更に備える、ことを特徴とする請求項 13に記載された方法。

[15] 前段のゲインステージにおいて前記第 1〜第 3のステップを行うステップと、

前記前段のゲインステージの第 2の変換値を前記アナログ信号として当該ゲインステージに提供するステップと

を更に備える、ことを特徴とする請求項 13または請求項 14に記載された方法。