WO2010103562A1 - 情報処理装置、情報処理装置の制御方法、及び情報処理装置の制御プログラム - Google Patents

情報処理装置、情報処理装置の制御方法、及び情報処理装置の制御プログラム Download PDF

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resynchronization
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竹内　保
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    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
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    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1675—Temporal synchronisation or re-synchronisation of redundant processing components
    • G06F11/1687—Temporal synchronisation or re-synchronisation of redundant processing components at event level, e.g. by interrupt or result of polling

Definitions

  • the present invention relates to an information processing apparatus, a control method for the information processing apparatus, and a control program for the information processing apparatus.
  • CPU out-of-synchronization means that instructions issued by CPUs are different among CPUs operating in synchronization. For example, when the address of the read command issued by the CPU is different between the CPUs that are operating synchronously, or when the timing of issuing the read command is shifted by one clock, this corresponds to the CPU synchronization shift.
  • Case 1 or Case 2 described below can be considered.
  • Case 1 When one of the CPUs operating synchronously detects an error
  • Case 2 When both CPUs detect an error simultaneously among CPUs operating synchronously Generally, the case 1 described above For case 2, it is desirable to perform the following operations.
  • the computer system degenerates the CPU that detected the error. Alternatively, the computer system resynchronizes the CPU and continues the synchronization operation until the occurrence of an error exceeds a predetermined number of times.
  • the computer system records the error content and stops the computer system. However, if the error content is recoverable, the computer system continues the operation in the CPU synchronous operation after recovering the error.
  • the CPU controller is, for example, a chip set called North Bridge.
  • the CPU controller When performing the CPU synchronization operation, generally, the CPU controller performs control such as detection of a synchronization error and degeneration of the CPU on which the error has occurred.
  • the CPU of the INTEL (registered trademark) architecture when the CPU is degenerated, there is a CPU that can degenerate the CPU only in units of CPUs connected to the CPU controller through a common bus. That is, when a computer system has a configuration in which a plurality of CPUs are connected on a common bus, a configuration in which a plurality of CPU cores are mounted in one CPU, or a single CPU core.
  • a general-purpose OS such as Windows (registered trademark)
  • Windows registered trademark
  • the manufacturer of the OS is different from the manufacturer of the computer system.
  • the general-purpose OS since the general-purpose OS must operate on computer systems having various specifications, it is difficult for the general-purpose OS to perform processing specialized for the computer system specifications. Therefore, when processing corresponding to the CPU synchronization error is performed in the general-purpose OS, it is necessary to perform processing without affecting the normal operation of the OS without support of the OS. Specifically, it is necessary to perform processing as shown in the following (1) and (2).
  • a synchronization error interrupt for transferring control to firmware processing such as a BIOS (Basic Input / Output System: BIOS) of the computer system is issued, and the BIOS Resynchronization processing is performed by firmware processing.
  • BIOS Basic Input / Output System
  • the resynchronization process is performed in a minimum time by masking an interrupt during the resynchronization process so as not to affect the processing of the OS.
  • both CPUs performing the synchronization operation may simultaneously detect an error.
  • IO Input / Output
  • a hardware failure occurs in the IO device.
  • the IO controller detects the failure and returns data (such as data generally called Poison data) notifying the occurrence of the failure to the CPU.
  • data such as data generally called Poison data
  • the CPU can often continue the synchronous operation. This is because the error processing is often the same because the CPUs operating in synchronism detect the exact same error.
  • the CPU controller performs fault analysis processing with the CPU itself or a device other than the CPU, or with the CPU operating synchronously. It is not possible to judge whether it is possible or not. Therefore, when both CPUs detect an error at the same time, it is necessary for the CPU controller to determine in advance whether to process as an out-of-synchronization or to perform the processing in a synchronized operation.
  • the CPU controller decides in advance to perform the processing in a synchronized operation, if a synchronization error occurs after that, whether the synchronization error occurred during the failure analysis process or after the failure analysis process is completed. It is difficult to determine whether or not the error occurred, whether the cause of the synchronization error is the original CPU error, or a new factor. If failure occurs due to the original CPU error during failure analysis processing, it can be processed assuming that an error has occurred once. However, if failure occurs due to another factor after failure analysis processing is completed. Needs to be processed assuming that an error has occurred twice. That is, when it is determined that the processing is performed in the synchronous operation, it becomes difficult to perform the processing correctly when another error occurs thereafter. Therefore, when both CPUs performing the synchronization operation simultaneously detect an error, the CPU controller generally processes the synchronization as being out of synchronization and determines whether resynchronization is necessary or not using firmware such as BIOS.
  • the firmware such as BIOS needs to perform the following operations (a) and (b) as failure analysis processing when the CPUs performing the synchronous operation simultaneously detect errors.
  • FIG. 23 and FIG. 24 are examples of an operation processing flow when the CPU detects an error.
  • the CPU hardware detects an error (step S1 in FIG. 23).
  • the CPU sets the interrupt mask and starts error processing of firmware (for example, BIOS) (step S2).
  • the CPU investigates the cause of the error according to the instruction of the firmware and logs the error (step S3).
  • the CPU determines whether the failure can be recovered according to the instruction of the firmware (step S4). If the CPU determines that the failure can be recovered in step S4, the CPU executes the failure recovery process in accordance with the firmware instruction (step S10), and proceeds to step S12 in FIG.
  • the CPU determines that the failure cannot be recovered, the CPU performs error processing of the OS according to the firmware instruction (step S5 in FIG. 23).
  • the OS error process is an error process instructed by the OS.
  • the CPU starts OS error processing (step S6).
  • the CPU issues an OS error processing interrupt to other CPUs connected by a common bus (step S7 in FIG. 24).
  • the OS error processing interrupt is an interrupt for causing another CPU to execute OS error processing.
  • the CPU further executes error processing while synchronizing with other CPUs.
  • the OS determines whether the failure can be recovered (step S8). When the OS determines that the failure cannot be recovered, the OS stops the system (step S9). When the OS determines that the failure can be recovered, the OS performs the failure recovery processing and also performs the return processing to the firmware error processing (step S11). Subsequently, the CPU returns from error processing in accordance with the firmware instruction (step S12). Then, the CPU cancels the interrupt mask (step S13) and returns to the normal processing (step S14).
  • FIG. 25 is an example of an operation processing flow when the CPU controller issues a resynchronization interrupt.
  • both CPUs during the synchronization operation simultaneously detect errors (step S21).
  • both CPUs simultaneously notify the CPU controller of an error (step S22).
  • the CPU controller degenerates one CPU (one-side CPU), and issues a resynchronization interrupt to a CPU that has not been degenerated and another CPU connected to a common bus with the CPU (step S23).
  • the resynchronization interrupt is an interrupt for notifying that a synchronization loss has occurred.
  • the CPU sets the interrupt mask and starts firmware resynchronization processing, that is, resynchronization processing according to the firmware instruction (step S24).
  • the CPU determines whether all the CPUs that perform resynchronization processing have been prepared according to the instructions of the firmware (step S25). If the CPU determines that there are no CPUs that perform resynchronization processing, the process returns to step S25.
  • the CPU executes the resynchronization process in accordance with the firmware instruction (step S26). Next, the CPU returns from the resynchronization process in accordance with the firmware instruction (step S27). Subsequently, the CPU cancels the interrupt mask (step S28), and returns to normal processing (CPU synchronization operation) (step S29).
  • FIG. 26 is an example of an operation processing flow of the CPU that has received the OS error processing interrupt issued in step S7 of FIG.
  • the CPU receives an OS error processing interrupt (step S31)
  • the CPU sets the interrupt mask and starts OS error processing (step S32). That is, the CPU executes OS error processing in accordance with the OS instruction (step S33).
  • the CPU returns from the error processing of the OS (step S34)
  • the CPU cancels the interrupt mask (step S35) and returns to the normal processing (step S36).
  • FIG. 27 to FIG. 34 are diagrams showing detailed examples of processing in the case where the synchronous CPUs simultaneously detect errors.
  • FIG. 27 shows an example of a state in which the CPU is operating synchronously and no error is detected.
  • the CPU 100 and the CPU 102 operate synchronously.
  • the CPU 101 and the CPU 103 are operating synchronously.
  • the CPU 100 and the CPU 101 are connected to the CPU controller 104 via a common bus 105.
  • the CPU 102 and the CPU 103 are connected to the CPU controller 104 via a common bus 106.
  • Each CPU executes normal processing (normal processing of OS) (see # 1 to # 4 in FIG. 27).
  • FIG. 28 shows an example of a state where both CPUs operating in synchronization detect an error.
  • the CPU 100 and the CPU 102 simultaneously detect errors (see # 5 and # 6 in FIG. 28).
  • the CPU 100 and the CPU 102 that detected the error notify the CPU controller 104 that the error has been detected (see # 7 in FIG. 28).
  • the CPU 100 and the CPU 102 start firmware error processing (see # 8 and # 9 in FIG. 28).
  • FIG. 29 shows an example of a state in which the CPU controller degenerates either one of the CPUs that detected the error and the CPU connected to the common bus with the CPU.
  • the CPU controller 104 degenerates the CPU 102 and the CPU 103 connected to the CPU 102 via the bus 106 (see # 10 in FIG. 29). If the error detection timing is different, the CPU controller 104 may degenerate the CPU that detected the error earlier. Subsequently, the CPU controller 104 issues a resynchronization interrupt to the CPUs 100 and 101 which are the CPUs that have not been degenerated (# 11 in FIG. 29).
  • FIG. 30 shows an example of a state in which the non-degenerate CPU receives a resynchronization interrupt.
  • the following operations are executed on the CPU 100 that has detected an error and the CPU 101 that has not detected an error.
  • the CPU 100 executes firmware error processing.
  • the resynchronization interrupt is pending (see # 12 in FIG. 30).
  • the CPU 101 starts the CPU resynchronization process after setting the interrupt mask.
  • the CPU resynchronization process needs to be completed in a short time. Therefore, the CPU 101 executes the CPU resynchronization process in the interrupt mask state (see # 13 in FIG. 30).
  • FIG. 31 shows an example of a state in which the CPU 100 that executes OS error processing issues an OS error processing interrupt to the CPU 101.
  • the CPU 100 executes OS error processing (see # 14 in FIG. 31) and issues an OS error processing interrupt to the CPU 101 (see # 15 in FIG. 31).
  • the CPU 101 executes resynchronization processing despite receiving an OS error processing interrupt from the CPU 100. That is, since the CPU 101 is in the interrupt mask state, it cannot execute OS error processing (see # 16 in FIG. 31).
  • FIG. 32 shows an example of a state in which the CPU 100 performs error recovery processing.
  • the CPU 100 executes error processing of the OS.
  • failure recovery processing is performed (see # 17 in FIG. 32).
  • FIG. 33 shows an example of a state in which the CPU 100 returns from error processing.
  • the CPU 100 returns from the error process to the normal process, accepts the pending resynchronization interrupt, and starts the resynchronization process (# 18 in FIG. 33).
  • FIG. 34 shows an example of a state after the CPU 100 and the CPU 101 complete the resynchronization process.
  • the CPU 100 and the CPU 101 return to the OS normal process (see # 19 and # 20 in FIG. 34).
  • the CPU 100 and CPU 101 operate in synchronization with the CPU 102 and CPU 103, respectively, and as a result, the CPU 102 and CPU 103 execute normal processing (see # 21 and # 22 in FIG. 34).
  • the CPU 101 which is a CPU that has not detected an error, is in an interrupt mask state, and therefore an OS error has occurred despite receiving an OS error processing interrupt from the CPU 100. Processing cannot be executed. Therefore, in the processing described above with reference to FIGS. 27 to 34, for example, the error processing interrupt of the OS issued in the error processing of the general-purpose OS such as Windows is received by the CPU that has not detected the error. Cannot be performed, and error handling cannot be performed.
  • the present invention provides an information processing apparatus that enables a CPU that has not detected an error to execute error processing of an OS when a control apparatus (for example, a CPU) that is operating synchronously detects an error at the same time.
  • a control apparatus for example, a CPU
  • the present invention also provides a method for controlling an information processing apparatus that enables a control apparatus that has not detected an error to execute OS error processing when the control apparatuses that are operating in synchronization detect errors simultaneously. For the purpose of provision.
  • the present invention provides a control program for an information processing apparatus that enables a CPU that has not detected an error to execute an error process of an OS when a control apparatus that is operating synchronously detects an error simultaneously. With the goal.
  • the information processing apparatus includes a first control device group including the first control device when the first control device and the second control device that perform synchronous operations detect the occurrence of an error; Of the second control device group including the second control device, the degeneration control means for degenerating the second control device group, and the resynchronization processing for the control devices included in the first control device group Resynchronization processing instruction means for instructing the execution of.
  • a control device group including the first control device when the first control device and the second control device that perform synchronous operations detect the occurrence of an error
  • the degeneration control means for degenerating the second control device group
  • Resynchronization processing instruction means for instructing the execution of.
  • control method of the information processing apparatus includes a first control that includes the first control device when the first control device and the second control device that perform a synchronous operation detect the occurrence of an error.
  • the second control device group is degenerated and resynchronized with the control device included in the first control device group. Instructing the execution of processing, and when another control device different from the first control device included in the first control device group receives an instruction to execute the resynchronization processing, an interrupt mask setting is performed.
  • the execution of the resynchronization process is reserved and error processing is started. Instruct the controller that has set the interrupt mask to To release the only mask.
  • control program of the information processing apparatus includes a first control including the first control apparatus when the first control apparatus and the second control apparatus that perform a synchronous operation detect the occurrence of an error.
  • a degeneration control means for degenerating the second control device group and a control device included in the first control device group
  • a control program for an information processing apparatus comprising resynchronization processing instruction means for instructing execution of resynchronization processing, wherein the computer is different from the first control apparatus included in the first control device group
  • another control device receives an instruction to execute the resynchronization processing, processing for setting an interrupt mask, and the first control device included in the first control device group includes the resynchronization processing.
  • receiving an instruction to execute reserves the execution of the synchronization process starts the error processing, and instructs the control apparatus that has performed the interrupt mask settings, to execute the processing to release the interrupt mask.
  • the control method for the information processing apparatus when a control apparatus that is operating synchronously detects an error at the same time, the control apparatus that has not detected the error is the OS Error processing can be executed.
  • FIG. 1 is a diagram illustrating a configuration example of the information processing apparatus according to the present embodiment.
  • the information processing apparatus 1 includes CPUs 10 to 13, a CPU controller 14, a ROM (Read Only Memory) 15, a memory 16, an IO controller 17, a hard disk controller 18, a LAN controller 19, a video controller 20, and a hard disk 21.
  • CPUs 10 to 13 a CPU controller 14, a ROM (Read Only Memory) 15, a memory 16, an IO controller 17, a hard disk controller 18, a LAN controller 19, a video controller 20, and a hard disk 21.
  • ROM Read Only Memory
  • the CPU 10 and the CPU 12 perform a synchronization operation with each other, and the CPU 11 and the CPU 13 perform a synchronization operation with each other.
  • the CPU 10 and the CPU 11 are connected to the CPU controller 14 via a bus 31 that is a common bus. That is, the CPU 10 and the CPU 11 constitute a first control device group.
  • the CPU 12 and the CPU 13 are connected to the CPU controller 14 via a bus 32 that is a common bus. That is, the CPU 12 and the CPU 13 constitute a second control device group.
  • each CPU detects the occurrence of an error in the information processing apparatus 1, it notifies the CPU controller 14 of the occurrence of the error.
  • the CPU included in the control device group that has not been degenerated by the CPU controller 14 to be described later reads the error processing program 201 or the CPU resynchronization processing program 202 included in the firmware 151 such as BIOS from the ROM 15, and instructs the read program The process according to is executed. Specifically, the CPU that has detected the occurrence of an error reads the error processing program 201 from the ROM 15 and executes processing (firmware error processing) in accordance with an instruction of the error processing program 201.
  • the CPU that has received the resynchronization interrupt issued from the resynchronization interrupt issuing unit 143 provided in the CPU controller 14 described later reads the CPU resynchronization processing program 202 from the ROM 15 and follows the instructions of the CPU resynchronization processing program 202. Process (resynchronization process).
  • the CPU that executed the firmware error process calls the OS error process and executes the OS 211 error process stored in the hard disk 21 when the failure cannot be recovered.
  • the CPU controller 14 is, for example, a north bridge.
  • the CPU controller 14 includes a CPU error notification receiving unit 141, a CPU degeneration control unit 142, and a resynchronization interrupt issuing unit 143.
  • the CPU error notification receiving unit 141 receives a notification indicating that an error has occurred from the CPUs that synchronize with each other, for example, when the CPU 10 and the CPU 12 detect the occurrence of an error.
  • the CPU degeneration control unit 142 has a function as a degeneration control unit that degenerates the second control device group among the first control device group including the CPU 10 and the second control device group including the CPU 12.
  • the resynchronization interrupt issuing unit 143 issues an instruction for resynchronization processing by issuing a resynchronization interrupt to the CPUs included in the first control device group.
  • the CPU that has received the issuance of the resynchronization interrupt sets the interrupt mask, reads the CPU resynchronization processing program 202 from the ROM 15, and executes processing in accordance with the instructions of the CPU resynchronization processing program 202. Specifically, among the CPUs included in the first control device group, the CPU 11 that has not detected the occurrence of an error performs interrupt mask setting when receiving a re-synchronization interrupt.
  • the CPU 10 that has detected the occurrence of an error reads the error processing program 201 from the ROM 15 after the occurrence of the error has been detected. Therefore, even when the CPU 10 receives the issuance of the resynchronization interrupt from the resynchronization interrupt issuance unit 143, the CPU 10 pending the execution of the resynchronization processing and reserves the error processing instructed by the error processing program 201. Start execution.
  • the CPU 10 notifies the CPU 11 that the CPU 10 has started error processing in accordance with an instruction from the error processing program 201. Receiving this notification, the CPU 11 cancels the interrupt mask setting. That is, the CPU 10 instructs the CPU 11 that has set the interrupt mask to release the interrupt mask. As a result, the CPU 11 is ready to accept an OS error processing interrupt.
  • the ROM 151 stores firmware 151 in advance.
  • the firmware 151 includes an error processing program 201 and a CPU resynchronization processing program 202.
  • the error processing program 201 instructs a CPU (for example, the CPU 10) that has read the error processing program 201 to execute firmware error processing. Further, the error processing program 201 instructs the CPU that has read the error processing program 201 to indicate that the CPU (for example, the CPU 10) has started the error processing of the firmware through a bus connected to the CPU. CPU (for example, CPU 11) is notified. Further, the error processing program 201 determines whether or not a failure can be recovered for the CPU that has executed the error processing. When the error processing program 201 determines that the failure can be recovered, the error processing program 201 (the CPU receiving the instruction) notifies the completion of error processing to another CPU different from this CPU. A re-synchronization interrupt is issued to the other CPU.
  • the CPU resynchronization processing program 202 instructs the CPU that has read the CPU resynchronization processing program 202 to execute normal CPU resynchronization processing. Specifically, the CPU resynchronization processing program 202 instructs the CPU that has read the CPU resynchronization processing program 202 to determine whether all CPUs that perform resynchronization processing have been prepared. For example, the CPU resynchronization processing program 202 instructs the CPU 10 that has read the CPU resynchronization processing program 202 to determine whether or not the CPU 11 connected to the CPU 10 through a common bus can execute the resynchronization processing. . Only when all the CPUs that perform the resynchronization process are prepared, the CPU resynchronization process program 202 instructs the CPU (for example, the CPU 10) to execute the resynchronization process.
  • the CPU resynchronization process program 202 instructs the CPU (for example, the CPU 10) to execute the resynchronization process.
  • the CPU resynchronization processing program 202 instructs the CPU that has read the CPU resynchronization processing program 202 to determine whether another CPU different from this CPU is performing error processing. When another CPU is in error processing, the CPU resynchronization processing program 202 returns the CPU that has read the CPU resynchronization processing program 202 to the normal processing from the resynchronization processing, and can accept an interrupt from the OS. To.
  • the memory 16 is a storage unit that stores data necessary for each CPU to execute processing.
  • the IO controller 17 controls input / output of information between the CPU controller 14, the video controller 20, a LAN (Local Area Network) controller 19, and a hard disk controller 18.
  • the video controller 20 controls display processing of each CPU processing content on a monitor (not shown).
  • the LAN controller 19 transmits the processing contents of each CPU to the LAN to which the information processing apparatus 1 belongs.
  • the hard disk controller 18 controls data reading processing from the hard disk 21 and data writing processing to the hard disk 21.
  • the functions of the information processing apparatus according to the present embodiment are realized by a CPU and a program executed on the CPU. This program can be stored in a computer-readable recording medium, provided by being recorded on the recording medium, or provided by transmission / reception using a network via a communication interface.
  • the information processing apparatus may be an information processing apparatus 2-1 having a configuration as shown in FIG.
  • a CPU controller 30 having the same function (CPU controller function) as the CPU controller 14 shown in FIG. 1 and CPU cores 41 to 44 having the same function as each CPU shown in FIG. are provided in one CPU 3.
  • the information processing apparatus according to the present embodiment may be an information processing apparatus 2-2 having a configuration as illustrated in FIG.
  • the ROM 15 is connected to the IO controller 17.
  • the information processing apparatus may be an information processing apparatus 2-3 having a configuration as shown in FIG.
  • the information processing apparatus 2-3 includes two CPU controllers 14-1 and 14-2.
  • CPU 200 and CPU 201 are connected to CPU controller 14-1, and CPU 202 and CPU 203 are connected to CPU controller 14-2.
  • a memory 16-1 and a ROM 15-1 are connected to the CPU controller 14-1, and a memory 16-2 and a ROM 15-2 are connected to the CPU controller 14-2.
  • the memories 16-1 and 16-2 have the same functions as the memory 16 shown in FIG.
  • the ROM 15-1 and ROM 15-2 have the same functions as the ROM 15 shown in FIG.
  • the CPU controllers 14-1 and 14-2 have the same CPU controller function as the CPU controller 14 shown in FIG.
  • the CPU controllers 14-1 and 14-2 mutually notify the other CPU controller of the operation status of the CPU connected to itself, and the CPU connected to the CPU controller 14 connects to the other CPU controller. It is determined whether or not it is synchronized with the CPU being used. For example, the CPU controller 14-1 notifies the CPU controller 14-2 of the operation status of the CPU 200 and the CPU 201, and the CPU controller 14-2 is synchronized with the CPU 200, or the CPU 203 is synchronized with the CPU 201. Judgment is made. If each CPU controller determines that the CPU connected to itself is not synchronized with the CPU connected to the other CPU controller, it performs resynchronization processing on the CPU connected to itself. (CPU synchronization processing control is executed).
  • the information processing apparatus of the present embodiment may be an information processing apparatus 2-4 having a configuration as shown in FIG.
  • a CPU controller 14-3 having the same function as the CPU controller 14-1 shown in FIG. 4 and CPU cores 300, 301 having the same function as the CPUs 200, 201 shown in FIG. Are provided in one CPU 3-1.
  • the CPU controller 14-4 having the same function as the CPU controller 14-2 shown in FIG. 4 and the CPU cores 302 and 303 having the same function as the CPUs 202 and 203 shown in FIG. Is provided inside.
  • FIGS. 6 to 22 are examples of an operation processing flow when the CPU included in the information processing apparatus 1 detects an error. Assume that the CPU 10 and the CPU 11 shown in FIG. 1 detect an error at the same time, and FIG. 6 and FIG.
  • the CPU 10 detects an error (step S41 in FIG. 6).
  • the CPU 10 sets the interrupt mask and starts firmware error processing, that is, error processing according to the instruction of the error processing program 201 of the firmware 151 (step S42).
  • the CPU 10 notifies the CPU 11 shown in FIG. 1 that the firmware error processing has started in accordance with the instruction of the error processing program 201 (step S43).
  • the CPU 10 investigates the cause of the error according to the instruction of the error processing program 201 and logs the error (step S44).
  • the CPU 10 determines whether the failure can be recovered according to the instruction of the error processing program 201 (step S45).
  • step S45 when the CPU 10 determines that the failure can be recovered, the CPU 10 executes the failure recovery process according to the instruction of the error processing program 201 (step S51), and proceeds to step S53 of FIG.
  • step S46 the CPU 10 performs error processing of the OS according to the instruction of the error processing program 201 (step S46 in FIG. 6). Then, the CPU 10 starts error processing of the OS, that is, error processing instructed by the OS 211 (see FIG. 1) (step S47), and proceeds to step S48 of FIG.
  • the CPU issues an OS error processing interrupt to the CPU 11, which is another CPU connected by the common bus 31, (step S48 in FIG. 7).
  • the OS 211 determines whether the failure can be recovered (step S49).
  • the OS 211 stops the system (step S50).
  • the OS 211 performs a failure recovery process and a return process to the firmware error process (step S52).
  • the CPU 10 notifies the completion of the error processing to another CPU (CPU 11) in accordance with the instruction of the error processing program 201 of the firmware 151 (step S53).
  • the CPU 10 issues a resynchronization interrupt to another CPU (CPU 11) in accordance with an instruction from the error processing program 201 (step S54).
  • the CPU 10 returns from the error processing according to the instruction of the error processing program 201 (step S55). Then, the CPU 10 cancels the interrupt mask (step S56) and returns to the normal processing (step S57).
  • step S61 in FIG. 8 the CPUs 10 and 12 that are included in the information processing apparatus 1 illustrated in FIG. 1 and that are performing a synchronous operation simultaneously detect errors
  • step S62 the CPUs 10 and 12 simultaneously notify the CPU controller 14 of errors
  • step S63 the CPU controller 14 degenerates the CPU 12 and the CPU 13 (one-side CPU) connected to the CPU 12 via the bus 32, and the CPU 10 that is not degenerated and the CPU 11 connected to the CPU 10 via the bus 31.
  • a resynchronization interrupt is issued (step S63).
  • the CPU 11 sets the interrupt mask and starts firmware resynchronization processing (step S64). Note that the process after step S64 in FIG.
  • the process after step S66 in FIG. 9, and the process after step S71 are processes common to the CPU 10 and CPU 11.
  • the CPU 11 determines whether all the CPUs that perform the resynchronization processing are prepared according to the instruction of the CPU resynchronization processing program 202, that is, whether all the CPUs connected to the CPU 11 via the bus 31 are in a state where the resynchronization processing can be executed. (Step S65). In the example illustrated in FIG. 1, the CPU 11 determines whether the CPU 10 is in a state where the resynchronization process can be executed.
  • the CPU 11 determines that all the CPUs that perform the resynchronization process have been prepared, the CPU 11 executes the resynchronization process according to the instruction of the CPU resynchronization process program 202 (step S66 in FIG. 9). The CPU 11 returns from the resynchronization process according to the instruction of the CPU resynchronization process program 202 (step S67). Subsequently, the CPU 11 cancels the interrupt mask (step S68), and returns to normal processing (CPU synchronization operation) (step S69).
  • step S65 in FIG. 8 determines whether another CPU connected to the CPU 11 via the bus 31 is in error processing.
  • Step S70 in FIG. 8 the CPU 11 determines whether the CPU 10 is in error processing. If the CPU 11 determines that the other CPU is not processing an error, the process returns to step S65 in FIG.
  • the CPU 11 determines that another CPU is in error processing, the CPU 11 returns from the resynchronization processing according to the instruction of the CPU resynchronization processing program 202 (step S71 in FIG. 9). Subsequently, the CPU 11 cancels the interrupt mask (step S72) and returns to the normal process (CPU synchronization shift operation) (step S73).
  • FIG. 10 and FIG. 11 are examples of the operation processing flow of the CPU that receives the resynchronization interrupt from the CPU that has detected the error. 10 and 11, the operation processing of the CPU 11 that receives a resynchronization interrupt from the CPU 10 (see FIG. 1) that has detected an error will be described as an example.
  • the CPU 11 receives a resynchronization interrupt from the CPU 10 that detected the error (step S81 in FIG. 10).
  • the CPU 11 sets the interrupt mask and starts the resynchronization process according to the instruction of the CPU resynchronization process program 202 (step S82).
  • the CPU 11 has all the CPUs that perform the resynchronization processing, that is, all the CPUs connected to the CPU 11 via the bus 31 can execute the resynchronization processing. Is determined (step S83). In the example illustrated in FIG. 1, the CPU 11 determines whether the CPU 10 is in a state where the resynchronization process can be executed.
  • the CPU 11 determines that all the CPUs that perform the resynchronization process have been prepared, the CPU 11 executes the resynchronization process according to the instruction of the CPU resynchronization process program 202 (step S84 in FIG. 11).
  • the CPU 10 returns from the resynchronization processing according to the instruction of the CPU resynchronization processing program 202 (step S85). Subsequently, the CPU 10 cancels the interrupt mask (step S86) and returns to the normal process (CPU synchronization operation) (step S87).
  • Step S88 in FIG. the CPU 11 determines whether another CPU connected to the CPU 11 via the bus 31 is in error processing. If the CPU 11 determines that the other CPU is not processing an error, the process returns to step S83 in FIG.
  • the CPU 11 determines that another CPU is in error processing
  • the CPU 11 returns from the resynchronization processing according to the instruction of the CPU resynchronization processing program 202 (step S89 in FIG. 11). Subsequently, the CPU 11 releases the interrupt mask (step S90), and returns to the normal process (CPU synchronization shift operation) (step S91).
  • FIG. 12 shows an example of the operation processing flow of the CPU that has received the OS error processing interrupt issued in step S48 of FIG.
  • the CPU 11 receives an OS error processing interrupt (step S101)
  • the CPU 11 sets the interrupt mask and starts OS error processing (step S102). That is, the CPU 11 executes OS error processing in accordance with the OS instruction (step S103).
  • the CPU 11 returns from the OS error process (step S104)
  • the CPU 11 cancels the interrupt mask (step S105) and returns to the normal process (step S106).
  • FIG. 13 to FIG. 22 are diagrams showing a detailed example of processing in the case where the synchronous CPUs simultaneously detect errors.
  • FIG. 13 shows an example of a state in which the CPU is operating synchronously and no error is detected.
  • the CPU 10 and the CPU 12 are operating synchronously.
  • the CPU 11 and the CPU 13 are operating synchronously.
  • the CPU 10 and the CPU 11 are connected to the CPU controller 14 via a common bus 31.
  • the CPU 12 and the CPU 13 are connected to the CPU controller 14 via a common bus 32.
  • Each CPU executes normal processing of the OS (see # 1 to # 4 in FIG. 13).
  • FIG. 14 shows an example of a state where both CPUs operating in synchronization detect an error.
  • the CPU 10 and the CPU 12 simultaneously detect errors (see # 5 and # 6 in FIG. 14).
  • the CPU 10 and CPU 12 that detected the error notify the CPU controller 14 that the error has been detected (see # 7 in FIG. 14). Subsequently, the CPU 10 and the CPU 12 start firmware error processing (see # 8 and # 9 in FIG. 14).
  • FIG. 15 shows an example in which the CPU controller degenerates either one of the CPUs that detected the error and the CPU connected to the common bus with the CPU.
  • the CPU controller 14 degenerates the CPU 12 and the CPU 13 connected to the CPU 12 via the bus 32 (see # 10 in FIG. 15). If the error detection timing is different, the CPU controller 14 may degenerate the CPU that detected the error earlier. Subsequently, the CPU controller 14 issues a resynchronization interrupt to the CPUs 10 and 11 which are the CPUs that have not been degenerated (# 11 in FIG. 15).
  • FIG. 16 shows an example of a state in which the non-degenerate CPU receives a resynchronization interrupt from the CPU controller.
  • the CPU 10 that has detected an error and the CPU 11 that has not detected an error perform the following operations.
  • the CPU 10 executes firmware error processing in accordance with an instruction from the error processing program 201.
  • the resynchronization interrupt is pending (see # 12 in FIG. 16).
  • the CPU 10 notifies the CPU 11 that the firmware error processing has started according to the instruction of the error processing program 201 (see # 13 in FIG. 16). This notification process corresponds to the process of step S43 in FIG.
  • the CPU 11 When receiving a resynchronization interrupt from the CPU controller 14, the CPU 11 sets an interrupt mask and starts executing resynchronization processing in accordance with an instruction from the CPU resynchronization processing program 202 (see # 14 in FIG. 16). However, when notified from the CPU 10 that the error processing has started, the CPU 11 determines that the CPU 10 is in error processing in step S70 of FIG. 8 described above, and returns from the resynchronization processing (FIG. 9). Step S71). As a result, the CPU 11 cancels the interrupt mask and returns to normal processing (see # 15 in FIG. 16, steps S72 and S73 in FIG. 9). As a result, the CPU 11 is in a state where it can accept an OS error processing interrupt, which will be described later with reference to FIG.
  • FIG. 17 shows an example of a state in which the CPU 10 that executes OS error processing issues an OS error processing interrupt to the CPU 11.
  • the CPU 10 executes OS error processing (see # 16 in FIG. 17) and issues an OS error processing interrupt to the CPU 11 (see # 17 in FIG. 17). This process corresponds to the process in step S48 in FIG.
  • the CPU 11 accepts the OS error processing interrupt from the CPU 10 and starts the OS error processing (see # 18 in FIG. 17).
  • FIG. 18 shows an example of a state where the CPUs 10 and 11 have completed the execution of OS error processing.
  • the CPU 10 completes the execution of OS error processing and returns to firmware error processing (see # 19 in FIG. 18).
  • This process corresponds to the process of S52 of FIG.
  • the CPU 11 completes the execution of the OS error process and returns to the normal process (see # 20 in FIG. 18).
  • This process corresponds to the process of S106 in FIG.
  • FIG. 19 shows an example of a state in which the CPU 10 notifies the CPU 11 of the completion of error processing.
  • the CPU 10 notifies the CPU 11 that the error processing is completed according to the instruction of the CPU resynchronization processing program 202 (see # 21 in FIG. 19). This process corresponds to the process in step S53 of FIG.
  • FIG. 20 shows an example of a state in which a resynchronization interrupt is issued from the CPU 10 to the CPU 11.
  • the CPU 10 issues a resynchronization interrupt to the CPU 11 according to the instruction of the CPU resynchronization processing program 202 (see # 22 in FIG. 20). This process corresponds to the process in step S54 of FIG.
  • the CPU 11 accepts a resynchronization interrupt (see # 23 in FIG. 20).
  • FIG. 21 shows an example of a state in which the CPU 10 has returned from error processing.
  • the CPU 10 returns to the normal process from the error process, accepts the pending resynchronization interrupt, and starts the resynchronization process (see # 24 in FIG. 21).
  • the CPU 11 determines whether all CPUs that perform resynchronization have been prepared, that is, whether the CPU 10 is in a state of performing resynchronization processing. This process corresponds to the process in step S83 in FIG. In this example, the CPU 10 accepts a resynchronization interrupt. Accordingly, the CPU 11 determines that the CPU 10 is in a state of performing the resynchronization process, and as a result, the CPU 11 executes the resynchronization process (see # 25 in FIG. 21 and S84 in FIG. 11).
  • FIG. 22 shows an example of a state after the CPU 10 and the CPU 11 complete the resynchronization process.
  • the CPU 10 and the CPU 11 return to the normal process of the OS (see # 26 and # 27 in FIG. 22).
  • the CPU 10 and CPU 11 operate in synchronization with the CPU 12 and CPU 13, respectively.
  • the CPU 12 and CPU 13 execute normal processing of the OS (see # 28 and # 29 in FIG. 22).
  • the control method for the information processing apparatus when a control apparatus that is operating synchronously detects an error at the same time, the control apparatus that has not detected the error is the OS Error processing can be executed.

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Abstract

　互いに同期動作を行うＣＰＵ１０とＣＰＵ１２とがエラーの発生を検出した場合に、ＣＰＵコントローラ１４が、ＣＰＵ１２とＣＰＵ１３とを縮退させ、ＣＰＵ１０とＣＰＵ１１とに対して再同期処理の実行を指示する。ＣＰＵ１１が、上記再同期処理の実行の指示を受けた場合に、割込みマスク設定を行い、ＣＰＵ１０が、上記再同期処理の実行の指示を受けた場合に、再同期処理の実行を留保してエラー処理を開始するとともに、ＣＰＵ１１に指示して、割込みマスクを解除させる。

Description

情報処理装置、情報処理装置の制御方法、及び情報処理装置の制御プログラム
　本発明は、情報処理装置、情報処理装置の制御方法、及び情報処理装置の制御プログラムに関する。
　まず、一般的なＣＰＵ（Central Processing Unit ：中央処理装置）同期動作について説明する。高信頼性が求められるコンピュータシステムでは、ＣＰＵを２重化し、お互いに同期動作させることで、一方のＣＰＵに故障が発生した場合も、もう一方のＣＰＵにて処理を継続する方式を採用している。
　ＣＰＵを同期動作している場合、ＣＰＵの故障やＣＰＵの外部デバイスの故障等の影響により、ＣＰＵの同期ずれが発生する場合がある。ＣＰＵの同期ずれとは、同期動作しているＣＰＵ間で、ＣＰＵが発行する命令が異なることである。例えば、ＣＰＵが発行したリード命令のアドレスが、同期動作しているＣＰＵ間で互いに異なる場合や、リード命令を発行するタイミングが１クロックずれていることなどが、ＣＰＵの同期ずれに該当する。
　ここで、コンピュータシステムが備えるＣＰＵがエラーを検出し、ＣＰＵの同期ずれが発生する場合として、以下に記述するケース１又はケース２の場合が考えられる。
　ケース１：同期動作しているＣＰＵのうち、一方のＣＰＵがエラーを検出した場合
　ケース２：同期動作しているＣＰＵのうち、両方のＣＰＵが同時にエラーを検出した場合
　一般的に、上記ケース１、ケース２の場合に対しては、以下の動作を行うことが望まれる。ケース１の場合については、コンピュータシステムが、エラーを検出したＣＰＵを縮退する。もしくは、コンピュータシステムが、エラー発生が所定の回数以上になるまでは、ＣＰＵを再同期し、同期動作を継続する。ケース２の場合については、コンピュータシステムが、エラー内容を記録して、コンピュータシステムを停止する。但し、エラー内容が復旧可能なものである場合は、コンピュータシステムが、エラーを復旧した後、ＣＰＵ同期動作にて動作を継続する。
　次に、コンピュータシステムが、ＣＰＵと接続されているＣＰＵコントローラを備える構成をとる場合において、ＣＰＵで同期ずれが発生したときの、一般的なＣＰＵコントローラの動作について説明する。ＣＰＵコントローラは、例えばノースブリッジ（North Bridge）と呼ばれるチップセット等である。
　ＣＰＵ同期動作を行う場合は、一般に、ＣＰＵコントローラが、同期ずれの検出、エラーが発生した側のＣＰＵの縮退などの制御を行う。一方、例えばＩＮＴＥＬ（登録商標）アーキテクチャのＣＰＵでは、ＣＰＵを縮退する場合、ＣＰＵコントローラと共通のバスで接続されているＣＰＵ単位でのみＣＰＵを縮退させることが可能なものが存在する。つまり、コンピュータシステムが、共通のバス上に複数のＣＰＵが接続される構成をとる場合、一つのＣＰＵの中に複数のＣＰＵコアが搭載されている構成をとる場合、又は、一つのＣＰＵコアにて複数の論理ＣＰＵが動作する場合には、ある一つのＣＰＵで同期ずれが発生すると、ＣＰＵコントローラは、同期ずれの発生したＣＰＵと共通のバスで接続されている全てのＣＰＵを縮退する。ここで、ある一つのＣＰＵで同期ずれが発生した際は、同期ずれの発生したＣＰＵと共通のバス上に接続されている全てのＣＰＵが再同期処理を実行することが必要となる。
　次に、Ｗｉｎｄｏｗｓ（登録商標）等、汎用ＯＳ（Operating System：オペレーティングシステム）を使用し、ＣＰＵの再同期処理を行う場合について説明する。Ｗｉｎｄｏｗｓ等、汎用ＯＳでは、ＯＳの製造メーカと、コンピュータシステムの製造メーカとが異なる。また、汎用ＯＳは様々な仕様のコンピュータシステムにて動作しなければならないため、汎用ＯＳがコンピュータシステムの仕様に特化した処理を行うことは困難である。したがって、汎用ＯＳにて、ＣＰＵの同期ずれに対応する処理を行う場合は、ＯＳのサポートなしに、ＯＳの通常動作に影響を与えないように処理を行う必要がある。具体的には以下の（１）及び（２）に示すような処理を行うことが必要となる。
（１）ＣＰＵの同期ずれを検出した場合、コンピュータシステムのＢＩＯＳ（Basic Input/Output System ：バイオス）等ファームウェア処理に制御を渡すための割込み（以下、同期ずれ割込みと呼ぶ）を発行し、ＢＩＯＳ等ファームウェア処理にて再同期処理を行う。
（２）ＯＳの処理に影響を与えないように、再同期処理中は割込みをマスクするなどし、最小限の時間で再同期処理を行う。
　次に、ＣＰＵ以外のデバイスに障害が発生した場合の、一般的なコンピュータシステムの動作について説明する。ＣＰＵ以外のデバイスに障害が発生すると、同期動作を行っている両方のＣＰＵが同時にエラーを検出する場合がある。例えば、ＣＰＵが、ビデオコントローラやＬＡＮコントローラ等のＩＯ（Input Output：入出力）デバイスへのリードを行った際に、ＩＯデバイスにてハードウェア障害が発生する場合である。ＩＯデバイスにてハードウェア障害が発生すると、ＩＯコントローラが障害を検出し、ＣＰＵに対して、障害発生を知らせるデータ（一般的にＰｏｉｓｏｎデータと呼ばれるデータなど）を返す。その結果、同期動作を行っている両方のＣＰＵが、障害発生を知らせるデータを同時にリードし、エラーを検出する。
　同期動作しているＣＰＵがＣＰＵ以外のデバイスの障害が原因となるエラーを同時に検出した場合、ＣＰＵは、同期動作を継続することが可能である場合が多い。同期動作しているＣＰＵが全く同じ内容のエラーを検出するため、エラー処理も全く同じとなることが多いためである。一方、ＣＰＵコントローラは、同期動作している両方のＣＰＵが同時にエラーを検出した場合、ＣＰＵ自身が原因なのか、ＣＰＵ以外のデバイスが原因なのか、また、ＣＰＵが同期動作したまま障害解析処理を行うことが可能なのか、不可能なのかを判断することができない。したがって、ＣＰＵコントローラは、両方のＣＰＵが同時にエラーを検出した場合は、同期ずれとして処理するか、それとも同期動作のまま処理するかを、予め決定しておく必要がある。しかし、ＣＰＵコントローラが、同期動作のまま処理することを予め決定している場合は、以後、同期ずれが発生した時に、障害解析処理中に同期ずれが発生したのか、障害解析処理完了後に同期ずれが発生したのか、また、同期ずれの原因が元々のＣＰＵエラーなのか、又は新たな要因なのか等の判定を行うことが困難である。障害解析処理中に、元々のＣＰＵエラーが原因で同期ずれとなった場合は、エラーが１回発生したとして処理を行えばよいが、障害解析処理完了後に別要因にて同期ずれとなった場合は、エラーが２回発生したとして処理を行う必要がある。つまり、同期動作のまま処理すると決定した場合、その後別のエラーが発生した場合に正しく処理を行うことが困難となってしまう。したがって、同期動作を行っている両方のＣＰＵが同時にエラーを検出した場合、ＣＰＵコントローラは、同期ずれとして処理し、ＢＩＯＳ等ファームウェアにて再同期の要否などを判断するのが一般的である。
　なお、既存のＯＳ又はＩ／Ｏデバイスドライバを改造することなく、Ｉ／Ｏデバイスの二重化制御を行うＦＴ（Fault Tolerant：フォールトトレラント）コンピュータシステムが提案されている。
特開２００６－１７２２２０号公報
　例えば、同期動作を行っている両方のＣＰＵが同時にエラーを検出した場合に、同期ずれとして処理するＣＰＵコントローラを備えるコンピュータシステムの動作について説明する。
　ＢＩＯＳ等ファームウェアは、同期動作を行っているＣＰＵが同時にエラーを検出した場合の障害解析処理として、以下の（ａ）及び（ｂ）に示す動作を行う必要がある。
（ａ）ＣＰＵが検出したエラーに対して障害解析処理を行う。
（ｂ）エラーが復旧可能なものである場合には、エラーを復旧した後、ＣＰＵを再同期させ、同期動作を継続する。
　上記（ａ）及び（ｂ）に示す動作を実現するための、同期動作中のＣＰＵが同時にエラーを検出した場合の処理について、図２３乃至図２６を参照して説明する。
　図２３及び図２４は、ＣＰＵがエラーを検出した場合の動作処理フローの例である。まず、ＣＰＵ（のハードウェア）がエラーを検出する（図２３のステップＳ１）。ＣＰＵが割込みマスクに設定し、ファームウェア（例えば、ＢＩＯＳ等）のエラー処理を開始する（ステップＳ２）。次に、ＣＰＵがファームウェアの指示に従って、エラー要因の調査を行い、エラーをログする（ステップＳ３）。続いて、ＣＰＵが、ファームウェアの指示に従って、障害が復旧可能かを判断する（ステップＳ４）。ステップＳ４において、ＣＰＵが、障害が復旧可能であると判断した場合、ＣＰＵが、ファームウェアの指示に従って、障害復旧処理を実行し（ステップＳ１０）、図２４のステップＳ１２に進む。ＣＰＵが、障害が復旧可能でないと判断した場合は、ＣＰＵが、ファームウェアの指示に従って、ＯＳのエラー処理をＣａｌｌする（図２３のステップＳ５）。ＯＳのエラー処理は、ＯＳが指示するエラー処理である。そして、ＣＰＵが、ＯＳのエラー処理を開始する（ステップＳ６）。
　次に、ＣＰＵが、共通のバスで接続された他のＣＰＵに対して、ＯＳのエラー処理割込みを発行する（図２４のステップＳ７）。ＯＳのエラー処理割込みは、他のＣＰＵにＯＳのエラー処理を実行させるための割込みである。ステップＳ７においては、ＣＰＵは、更に、他のＣＰＵと同期をとりながらエラー処理を実行する。
　次に、ＯＳが、障害が復旧可能であるかを判断する（ステップＳ８）。ＯＳが、障害が復旧不可能であると判断した場合、ＯＳがシステムを停止させる（ステップＳ９）。ＯＳが、障害が復旧可能であると判断した場合、ＯＳが障害復旧処理を行うとともに、ファームウェアのエラー処理への復帰処理を行う（ステップＳ１１）。続いて、ＣＰＵが、ファームウェアの指示に従って、エラー処理から復帰する（ステップＳ１２）。そして、ＣＰＵが、割込みマスクを解除して（ステップＳ１３）、通常処理に戻る（ステップＳ１４）。
　図２５は、ＣＰＵコントローラが再同期割込みを発行した場合の動作処理フローの例である。まず、同期動作中の両方のＣＰＵが同時にエラーを検出する（ステップＳ２１）。次に、両方のＣＰＵが、ＣＰＵコントローラに対して、エラー通知を同時に行う（ステップＳ２２）。続いて、ＣＰＵコントローラが、一方のＣＰＵ（片側ＣＰＵ）を縮退させ、縮退させなかったＣＰＵと、このＣＰＵと共通のバスに接続された他のＣＰＵに再同期割込みを発行する（ステップＳ２３）。再同期割込みは、同期ずれが発生したことを通知するための割込みである。続いて、ＣＰＵが、割込みマスクに設定し、ファームウェアの再同期処理、すなわち、ファームウェアの指示に従う再同期処理を開始する（ステップＳ２４）。ＣＰＵが、ファームウェアの指示に従って、再同期処理を行うＣＰＵが全て揃ったかを判断する（ステップＳ２５）。ＣＰＵが、再同期処理を行うＣＰＵが揃っていないと判断した場合は、ステップＳ２５に戻る。ＣＰＵが、再同期処理を行うＣＰＵが全て揃ったと判断した場合、ＣＰＵが、ファームウェアの指示に従って、再同期処理を実行する（ステップＳ２６）。次に、ＣＰＵが、ファームウェアの指示に従って、再同期処理から復帰する（ステップＳ２７）。続いて、ＣＰＵが、割込みマスクを解除し（ステップＳ２８）、通常処理（ＣＰＵ同期動作）に戻る（ステップＳ２９）。
　図２６は、図２４のステップＳ７において発行されたＯＳのエラー処理割込みを受けたＣＰＵの動作処理フローの例である。ＣＰＵがＯＳのエラー処理割込みを受けると（ステップＳ３１）、ＣＰＵが、割込みマスクに設定し、ＯＳのエラー処理を開始する（ステップＳ３２）。すなわち、ＣＰＵが、ＯＳの指示に従って、ＯＳのエラー処理を実行する（ステップＳ３３）。ＣＰＵが、ＯＳのエラー処理から復帰すると（ステップＳ３４）、ＣＰＵが、割込みマスクを解除して（ステップＳ３５）、通常処理に戻る（ステップＳ３６）。
　図２７乃至図３４は、同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。図２７は、ＣＰＵが同期動作しており、エラーを検出していない状態の例を示す。図２７において、ＣＰＵ１００とＣＰＵ１０２とが同期動作している。ＣＰＵ１０１とＣＰＵ１０３とが同期動作している。ＣＰＵ１００とＣＰＵ１０１とが、共通のバス１０５を介してＣＰＵコントローラ１０４と接続されている。また、ＣＰＵ１０２とＣＰＵ１０３とが、共通のバス１０６を介してＣＰＵコントローラ１０４と接続されている。各々のＣＰＵは通常処理（ＯＳの通常処理）を実行している（図２７の＃１乃至＃４を参照）。
　図２８は、同期動作している両方のＣＰＵがエラーを検出した状態の例を示す。この例では、ＣＰＵ１００とＣＰＵ１０２とが同時にエラーを検出する（図２８の＃５及び＃６を参照）。エラーを検出したＣＰＵ１００とＣＰＵ１０２が、ＣＰＵコントローラ１０４に対してエラーを検出したことを通知する（図２８の＃７を参照）。続いて、ＣＰＵ１００とＣＰＵ１０２とが、ファームウェアのエラー処理を開始する（図２８の＃８及び＃９を参照）。
　図２９は、ＣＰＵコントローラが、エラーを検出したＣＰＵのいずれか一方と、そのＣＰＵと共通のバスに接続されているＣＰＵとを縮退した状態の例を示す。この例では、ＣＰＵコントローラ１０４は、ＣＰＵ１０２と、ＣＰＵ１０２とバス１０６で接続されているＣＰＵ１０３とを縮退させる（図２９の＃１０を参照）。エラー検出のタイミングが異なる場合、ＣＰＵコントローラ１０４が、より早くエラーを検出したＣＰＵを縮退するようにしてもよい。続いて、ＣＰＵコントローラ１０４が、縮退させなかった側のＣＰＵであるＣＰＵ１００とＣＰＵ１０１とに対して、再同期割込みを発行する（図２９の＃１１）。
　図３０は、縮退しない側のＣＰＵが再同期割込みを受けた状態の例を示す。この例では、エラーを検出したＣＰＵ１００とエラーを検出していないＣＰＵ１０１とにおいて、以下の動作を実行する。ＣＰＵ１００が、ファームウェアのエラー処理を実行する。再同期割込みはペンディングされる（図３０の＃１２を参照）。ＣＰＵ１０１は、割込みマスクに設定した上で、ＣＰＵの再同期処理を開始する。ＣＰＵの再同期処理は、短時間で完了する必要がある。従って、ＣＰＵ１０１は、割込みマスク状態のままＣＰＵの再同期処理を実行する（図３０の＃１３を参照）。
　図３１は、ＯＳのエラー処理を実行するＣＰＵ１００が、ＣＰＵ１０１にＯＳのエラー処理割込みを発行した状態の例を示す。ＣＰＵ１００が、ＯＳのエラー処理を実行し（図３１の＃１４を参照）、ＣＰＵ１０１に対して、ＯＳのエラー処理割込みを発行する（図３１の＃１５を参照）。一方、ＣＰＵ１０１は、ＣＰＵ１００からＯＳのエラー処理割込みを受けたにもかかわらず、再同期処理を実行する。すなわち、ＣＰＵ１０１は、割込みマスク状態にあるため、ＯＳのエラー処理を実行できない（図３１の＃１６を参照）。
　図３２は、ＣＰＵ１００がエラーの復旧処理を行った状態の例を示す。ＣＰＵ１００が、ＯＳのエラー処理を実行する。障害復旧が可能である場合、障害復旧処理が行われる（図３２の＃１７を参照）。
　図３３は、ＣＰＵ１００がエラー処理から復帰した状態の例を示す。ＣＰＵ１００がエラー処理から通常処理に復帰し、ペンディングされていた再同期割込みを受け付け、再同期処理を開始する（図３３の＃１８）。
　図３４は、ＣＰＵ１００及びＣＰＵ１０１が再同期処理を完了した後の状態の例を示す。ＣＰＵ１００及びＣＰＵ１０１は、再同期処理を完了すると、ＯＳの通常処理に復帰する（図３４の＃１９、＃２０を参照）。ＣＰＵ１００、ＣＰＵ１０１は、それぞれ、ＣＰＵ１０２、ＣＰＵ１０３と同期動作し、その結果、ＣＰＵ１０２、ＣＰＵ１０３は通常処理を実行する（図３４の＃２１、＃２２を参照）。
　ここで、図２７乃至図３４を参照して前述したような、同期動作中のＣＰＵが同時にエラーを検出した場合の処理には、以下に述べるような問題がある。Ｗｉｎｄｏｗｓ等、汎用ＯＳを使用するコンピュータシステムにおいては、エラー処理を行う場合は、エラーを検出したＣＰＵだけでなく、エラーを検出していないＣＰＵもエラー処理を行う必要がある。例えば、エラー処理にてエラー発生時のメモリダンプ情報を取得する場合、コンピュータシステムの全てのＣＰＵに割込みを発行し、キャッシュ情報をメモリにコピーさせた後に、メモリ情報をハードディスク等に格納し、後でエラー発生原因を調査する際などに使用する。
　しかし、図３１を参照して前述したように、エラーを検出していないＣＰＵであるＣＰＵ１０１は、割込みマスク状態にあるため、ＣＰＵ１００からＯＳのエラー処理割込みを受けたにもかかわらず、ＯＳのエラー処理を実行できない。従って、図２７乃至図３４を参照して前述したような処理では、例えばＷｉｎｄｏｗｓ等、汎用ＯＳのエラー処理にて発行されるＯＳのエラー処理割込みを、エラーを検出していないＣＰＵが割込みを受けることができず、エラー処理を実行することができないという問題が発生する。
　本発明は、同期動作中の制御装置（例えばＣＰＵ）が同時にエラーを検出した場合において、エラーを検出していないＣＰＵがＯＳのエラー処理を実行することができるようにする情報処理装置の提供を目的とする。
　また、本発明は、同期動作中の制御装置が同時にエラーを検出した場合において、エラーを検出していない制御装置がＯＳのエラー処理を実行することができるようにする情報処理装置の制御方法の提供を目的とする。
　また、本発明は、同期動作中の制御装置が同時にエラーを検出した場合において、エラーを検出していないＣＰＵがＯＳのエラー処理を実行することができるようにする情報処理装置の制御プログラムの提供を目的とする。
　本情報処理装置は、互いに同期動作を行う第１の制御装置と第２の制御装置とがエラーの発生を検出した場合に、前記第１の制御装置を含む第１の制御装置群と、前記第２の制御装置を含む第２の制御装置群とのうち、前記第２の制御装置群を縮退させる縮退制御手段と、前記第１の制御装置群に含まれる制御装置に対して再同期処理の実行を指示する再同期処理指示手段とを備える。前記第１の制御装置群に含まれる前記第１の制御装置とは異なる他の制御装置が、前記再同期処理の実行の指示を受けた場合に、割込みマスク設定を行い、前記第１の制御装置群に含まれる前記第１の制御装置が、前記再同期処理の実行の指示を受けた場合に、前記再同期処理の実行を留保してエラー処理を開始するとともに、前記割込みマスク設定を行った制御装置に指示して、前記割込みマスクを解除させる。
　また、本情報処理装置の制御方法は、互いに同期動作を行う第１の制御装置と第２の制御装置とがエラーの発生を検出した場合に、前記第１の制御装置を含む第１の制御装置群と、前記第２の制御装置を含む第２の制御装置群とのうち、前記第２の制御装置群を縮退させ、前記第１の制御装置群に含まれる制御装置に対して再同期処理の実行を指示し、前記第１の制御装置群に含まれる前記第１の制御装置とは異なる他の制御装置が、前記再同期処理の実行の指示を受けた場合に、割込みマスク設定を行い、前記第１の制御装置群に含まれる前記第１の制御装置が、前記再同期処理の実行の指示を受けた場合に、前記再同期処理の実行を留保してエラー処理を開始するとともに、前記割込みマスク設定を行った制御装置に指示して、前記割込みマスクを解除させる。
　また、本情報処理装置の制御プログラムは、互いに同期動作を行う第１の制御装置と第２の制御装置とがエラーの発生を検出した場合に、前記第１の制御装置を含む第１の制御装置群と、前記第２の制御装置を含む第２の制御装置群とのうち、前記第２の制御装置群を縮退させる縮退制御手段と、前記第１の制御装置群に含まれる制御装置に対して再同期処理の実行を指示する再同期処理指示手段とを備える情報処理装置の制御プログラムであって、コンピュータに、前記第１の制御装置群に含まれる前記第１の制御装置とは異なる他の制御装置が、前記再同期処理の実行の指示を受けた場合に、割込みマスク設定を行う処理と、前記第１の制御装置群に含まれる前記第１の制御装置が、前記再同期処理の実行の指示を受けた場合に、前記再同期処理の実行を留保してエラー処理を開始するとともに、前記割込みマスク設定を行った制御装置に指示して、前記割込みマスクを解除させる処理とを実行させる。
　本情報処理装置、本情報処理装置の制御方法、及び本情報処理装置の制御プログラムによれば、同期動作中の制御装置が同時にエラーを検出した場合において、エラーを検出していない制御装置がＯＳのエラー処理を実行することができる。
本実施形態の情報処理装置の構成例を示す図である。 本実施形態の情報処理装置の他の構成例を示す図である。 本実施形態の情報処理装置の他の構成例を示す図である。 本実施形態の情報処理装置の他の構成例を示す図である。 本実施形態の情報処理装置の他の構成例を示す図である。 情報処理装置が備えるＣＰＵがエラーを検出した場合の動作処理フローの例を示す図である。 情報処理装置が備えるＣＰＵがエラーを検出した場合の動作処理フローの例を示す図である。 ＣＰＵコントローラが再同期割込みを発行した場合の動作処理フローの例を示す図である。 ＣＰＵコントローラが再同期割込みを発行した場合の動作処理フローの例を示す図である。 エラーを検出したＣＰＵから再同期割込みを受けるＣＰＵの動作処理フローの例を示す図である。 エラーを検出したＣＰＵから再同期割込みを受けるＣＰＵの動作処理フローの例を示す図である。 ＯＳのエラー処理割込みを受けたＣＰＵの動作処理フローの例を示す図である。 同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。 同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。 同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。 同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。 同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。 同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。 同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。 同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。 同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。 同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。 ＣＰＵがエラーを検出した場合の動作処理フローの例である。 ＣＰＵがエラーを検出した場合の動作処理フローの例である。 ＣＰＵコントローラが再同期割込みを発行した場合の動作処理フローの例である。 ＯＳのエラー処理割込みを受けたＣＰＵの動作処理フローの例である。 同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。 同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。 同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。 同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。 同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。 同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。 同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。 同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。
符号の説明
　　１　情報処理装置
　１０、１１、１２、１３　ＣＰＵ
　１４　ＣＰＵコントローラ
  １５　ＲＯＭ
　１６　メモリ
　１７　ＩＯコントローラ
　１８　ハードディスクコントローラ
　１９　ＬＡＮコントローラ
　２０　ビデオコントローラ
　２１　ハードディスク
　３１、３２　バス
１４１　ＣＰＵエラー通知受信部
１４２　ＣＰＵ縮退制御部
１４３　再同期割込み発行部
１５１　ファームウェア
２０１　エラー処理プログラム
２０２　ＣＰＵ再同期処理プログラム
２１１　ＯＳ
　図１は、本実施形態の情報処理装置の構成例を示す図である。本実施形態の情報処理装置１は、ＣＰＵ１０乃至１３、ＣＰＵコントローラ１４、ＲＯＭ（Read Only Memory）１５、メモリ１６、ＩＯコントローラ１７、ハードディスクコントローラ１８、ＬＡＮコントローラ１９、ビデオコントローラ２０、ハードディスク２１を備える。
　本実施形態においては、ＣＰＵ１０とＣＰＵ１２とが互いに同期動作を行い、ＣＰＵ１１とＣＰＵ１３とが互いに同期動作を行う。また、ＣＰＵ１０とＣＰＵ１１とが、共通のバスであるバス３１を介してＣＰＵコントローラ１４と接続されている。すなわち、ＣＰＵ１０とＣＰＵ１１とが、第１の制御装置群を構成している。また、ＣＰＵ１２とＣＰＵ１３とが、共通のバスであるバス３２を介してＣＰＵコントローラ１４と接続されている。すなわち、ＣＰＵ１２とＣＰＵ１３とが、第２の制御装置群を構成している。
　各々のＣＰＵ（のハードウェア）は、情報処理装置１におけるエラーの発生を検出した場合に、エラーの発生をＣＰＵコントローラ１４に通知する。また、後述するＣＰＵコントローラ１４によって縮退されなかった制御装置群に含まれるＣＰＵは、ＢＩＯＳ等のファームウェア１５１が備えるエラー処理プログラム２０１又はＣＰＵ再同期処理プログラム２０２をＲＯＭ１５から読み込んで、読み込んだプログラムの指示に応じた処理を実行する。具体的には、エラーの発生を検出したＣＰＵが、ＲＯＭ１５からエラー処理プログラム２０１を読み込んで、エラー処理プログラム２０１の指示に従った処理（ファームウェアのエラー処理）を実行する。また、後述するＣＰＵコントローラ１４が備える再同期割込み発行部１４３から発行される再同期割込みを受けたＣＰＵが、ＲＯＭ１５からＣＰＵ再同期処理プログラム２０２を読み込んで、ＣＰＵ再同期処理プログラム２０２の指示に従った処理（再同期処理）を実行する。なお、上記ファームウェアのエラー処理を実行したＣＰＵは、障害が復旧不可能である場合に、ＯＳのエラー処理をＣａｌｌして、ハードディスク２１に記憶されているＯＳ２１１のエラー処理を実行する。
　ＣＰＵコントローラ１４は、例えばノースブリッジである。ＣＰＵコントローラ１４は、ＣＰＵエラー通知受信部１４１、ＣＰＵ縮退制御部１４２、再同期割込み発行部１４３を備える。ＣＰＵエラー通知受信部１４１は、互いに同期動作を行うＣＰＵ、例えば、ＣＰＵ１０とＣＰＵ１２がエラーの発生を検出した場合に、ＣＰＵ１０とＣＰＵ１２とから、エラーが発生したことを示す通知を受ける。ＣＰＵ縮退制御部１４２は、ＣＰＵ１０を含む第１の制御装置群と、ＣＰＵ１２を含む第２の制御装置群とのうち、第２の制御装置群を縮退させる縮退制御手段としての機能を有する。再同期割込み発行部１４３は、上記第１の制御装置群に含まれるＣＰＵに対して再同期割込みを発行することによって、再同期処理の実行を指示する。再同期割込みの発行を受けたＣＰＵは、割込みマスク設定を行った上で、ＲＯＭ１５からＣＰＵ再同期処理プログラム２０２を読み込んで、ＣＰＵ再同期処理プログラム２０２の指示に従った処理を実行する。具体的には、上記第１の制御装置群に含まれるＣＰＵのうち、エラーの発生を検出していないＣＰＵ１１が、再同期割込みの発行を受けた場合に、割込みマスク設定を行う。ここで、第１の制御装置群に含まれるＣＰＵのうち、エラーの発生を検出したＣＰＵ１０は、エラーの発生の検出後にＲＯＭ１５からエラー処理プログラム２０１を読み込む。従って、ＣＰＵ１０は、再同期割込み発行部１４３からの再同期割込みの発行を受けた場合であっても、再同期処理の実行をペンディング（留保）して、エラー処理プログラム２０１の指示するエラー処理の実行を開始する。本実施形態に特有の動作として、ＣＰＵ１０は、エラー処理プログラム２０１の指示に従って、ＣＰＵ１０がエラー処理を開始したことをＣＰＵ１１に通知する。この通知を受けたＣＰＵ１１は、割込みマスク設定を解除する。すなわち、ＣＰＵ１０が、上記割込みマスク設定を行ったＣＰＵ１１に指示して、割込みマスクを解除させる。これによって、ＣＰＵ１１が、ＯＳのエラー処理割込みを受け付けられる状態になる。
　ＲＯＭ１５には、ファームウェア１５１が予め記憶される。ファームウェア１５１は、エラー処理プログラム２０１とＣＰＵ再同期処理プログラム２０２とを備える。エラー処理プログラム２０１は、エラー処理プログラム２０１を読み込んだＣＰＵ（例えば、ＣＰＵ１０）に指示して、ファームウェアのエラー処理を実行させる。また、エラー処理プログラム２０１は、エラー処理プログラム２０１を読み込んだＣＰＵに指示して、このＣＰＵ（例えば、ＣＰＵ１０）がファームウェアのエラー処理を開始したことを、このＣＰＵと共通のバスで接続された他のＣＰＵ（例えば、ＣＰＵ１１）に通知させる。また、エラー処理プログラム２０１は、エラー処理を実行したＣＰＵについて障害が復旧可能であるかを判断する。エラー処理プログラム２０１が、障害が復旧可能であると判断した場合、エラー処理プログラム２０１（の指示を受けたＣＰＵ）が、このＣＰＵとは異なる他のＣＰＵに対してエラー処理の完了を通知するとともに、他のＣＰＵに対して再同期割込みを発行する。
　ＣＰＵ再同期処理プログラム２０２は、ＣＰＵ再同期処理プログラム２０２を読み込んだＣＰＵに指示して、通常のＣＰＵの再同期処理を実行させる。具体的には、ＣＰＵ再同期処理プログラム２０２は、ＣＰＵ再同期処理プログラム２０２を読み込んだＣＰＵに指示して、再同期処理を行うＣＰＵが全て揃ったかを判断させる。例えば、ＣＰＵ再同期処理プログラム２０２は、ＣＰＵ再同期処理プログラム２０２を読み込んだＣＰＵ１０に指示して、ＣＰＵ１０と共通のバスで接続されているＣＰＵ１１が再同期処理を実行できる状態にあるかを判断させる。再同期処理を行うＣＰＵが全て揃った場合にのみ、ＣＰＵ再同期処理プログラム２０２は、ＣＰＵ（例えばＣＰＵ１０）に指示して再同期処理を実行させる。また、ＣＰＵ再同期処理プログラム２０２は、ＣＰＵ再同期処理プログラム２０２を読み込んだＣＰＵに指示して、このＣＰＵとは異なる他のＣＰＵがエラー処理中であるかを判断させる。他のＣＰＵがエラー処理中である場合、ＣＰＵ再同期処理プログラム２０２は、ＣＰＵ再同期処理プログラム２０２を読み込んだＣＰＵを再同期処理から通常処理に復帰させ、ＯＳからの割込みを受け付けることができる状態にする。
　なお、図１中、周知のように、メモリ１６は各々のＣＰＵが処理の実行に必要なデータが記憶される記憶部である。ＩＯコントローラ１７は、ＣＰＵコントローラ１４と、ビデオコントローラ２０、ＬＡＮ（Local Area Network）コントローラ１９、ハードディスクコントローラ１８との間の情報の入出力を制御する。ビデオコントローラ２０は、各々のＣＰＵの処理内容のモニタ（図示を省略）への表示処理を制御する。ＬＡＮコントローラ１９は、情報処理装置１が属するＬＡＮに対して各々のＣＰＵの処理内容を送信する。ハードディスクコントローラ１８は、ハードディスク２１からのデータの読み込み処理、ハードディスク２１へのデータの書き込み処理を制御する。
本実施形態の情報処理装置の機能は、ＣＰＵとその上で実行されるプログラムにより実現される。このプログラムは、コンピュータが読み取り可能な記録媒体に格納することができ、該記録媒体に記録して提供され、又は、通信インタフェースを介してネットワークを利用した送受信により提供される。
　本実施形態の情報処理装置が、図２に示すような構成を有する情報処理装置２－１であってもよい。情報処理装置２－１においては、図１に示すＣＰＵコントローラ１４と同様の機能（ＣＰＵコントローラ機能）を有するＣＰＵコントローラ３０と、図１に示す各々のＣＰＵと同様の機能を有するＣＰＵコア４１乃至４４とが、一つのＣＰＵ３内に設けられている。また、本実施形態の情報処理装置が、図３に示すような構成を有する情報処理装置２－２であってもよい。情報処理装置２－２においては、ＲＯＭ１５がＩＯコントローラ１７に接続されている。
　また、本実施形態の情報処理装置が、図４に示すような構成を有する情報処理装置２－３であってもよい。情報処理装置２－３は、２つのＣＰＵコントローラ１４ー１、１４－２を備える。ＣＰＵ２００とＣＰＵ２０１とがＣＰＵコントローラ１４－１に接続され、ＣＰＵ２０２とＣＰＵ２０３とがＣＰＵコントローラ１４－２に接続されている。また、ＣＰＵコントローラ１４－１にメモリ１６－１、ＲＯＭ１５－１が接続され、ＣＰＵコントローラ１４－２にメモリ１６－２、ＲＯＭ１５－２が接続されている。メモリ１６－１、１６－２は図１に示すメモリ１６と同様の機能を有する。ＲＯＭ１５－１、ＲＯＭ１５－２は、図１に示すＲＯＭ１５と同様の機能を有する。ＣＰＵコントローラ１４－１、１４－２は、図１に示すＣＰＵコントローラ１４と同様のＣＰＵコントローラ機能を有する。また、ＣＰＵコントローラ１４－１、１４－２は、互いに、自分に接続されているＣＰＵの動作状況を相手のＣＰＵコントローラに通知し合って、自分に接続されているＣＰＵが相手のＣＰＵコントローラに接続されているＣＰＵと同期しているかを判断する。例えば、ＣＰＵコントローラ１４－１が、ＣＰＵ２００とＣＰＵ２０１の動作状況をＣＰＵコントローラ１４－２に通知し、ＣＰＵコントローラ１４－２が、ＣＰＵ２０２がＣＰＵ２００と同期しているか、また、ＣＰＵ２０３がＣＰＵ２０１と同期しているかを判断する。各々のＣＰＵコントローラは、自分に接続されているＣＰＵが相手のＣＰＵコントローラに接続されているＣＰＵと同期していないと判断した場合は、自分に接続されているＣＰＵに対して再同期処理を行うように指示する（ＣＰＵ同期処理制御を実行する）。
　また、本実施形態の情報処理装置が、図５に示すような構成を有する情報処理装置２－４であってもよい。情報処理装置２－４においては、図４に示すＣＰＵコントローラ１４－１と同様の機能を有するＣＰＵコントローラ１４－３と、図４に示すＣＰＵ２００、２０１と同様の機能を有するＣＰＵコア３００、３０１とが、一つのＣＰＵ３－１内に設けられている。また、図４に示すＣＰＵコントローラ１４－２と同様の機能を有するＣＰＵコントローラ１４－４と、図４に示すＣＰＵ２０２、２０３と同様の機能を有するＣＰＵコア３０２、３０３とが、一つのＣＰＵ３－２内に設けられている。
　以下に、図１を参照して前述した情報処理装置１における、同期動作中のＣＰＵが同時にエラーを検出した場合の処理について、図６乃至図２２を参照して説明する。図６及び図７は、情報処理装置１が備えるＣＰＵがエラーを検出した場合の動作処理フローの例である。図１に示すＣＰＵ１０とＣＰＵ１１とが同時にエラーを検出したものとし、図６、図７では、エラーを検出したＣＰＵ１０の動作処理を例にとって説明する。
　情報処理装置１において障害が発生すると、ＣＰＵ１０がエラーを検出する（図６のステップＳ４１）。ＣＰＵ１０が、割込みマスクに設定し、ファームウェアのエラー処理、すなわち、ファームウェア１５１のエラー処理プログラム２０１の指示に従ったエラー処理を開始する（ステップＳ４２）。次に、ＣＰＵ１０が、エラー処理プログラム２０１の指示に従って、図１に示すＣＰＵ１１に対して、ファームウェアのエラー処理を開始したことを通知する（ステップＳ４３）。続いて、ＣＰＵ１０が、エラー処理プログラム２０１の指示に従って、エラー要因の調査を行い、エラーをログする（ステップＳ４４）。次に、ＣＰＵ１０が、エラー処理プログラム２０１の指示に従って、障害が復旧可能かを判断する（ステップＳ４５）。ステップＳ４５において、ＣＰＵ１０が、障害が復旧可能であると判断した場合、ＣＰＵ１０が、エラー処理プログラム２０１の指示に従って、障害復旧処理を実行し（ステップＳ５１）、図７のステップＳ５３に進む。ＣＰＵ１０が、障害が復旧可能でないと判断した場合は、ＣＰＵ１０が、エラー処理プログラム２０１の指示に従って、ＯＳのエラー処理をＣａｌｌする（図６のステップＳ４６）。そして、ＣＰＵ１０がＯＳのエラー処理、すなわち、ＯＳ２１１（図１を参照）が指示するエラー処理を開始し（ステップＳ４７）、図７のステップＳ４８に進む。
　次に、ＣＰＵが、共通のバス３１で接続された他のＣＰＵであるＣＰＵ１１に対して、ＯＳのエラー処理割込みを発行する（図７のステップＳ４８）。続いて、ＯＳ２１１が、障害が復旧可能であるかを判断する（ステップＳ４９）。ＯＳ２１１が、障害が復旧不可能であると判断した場合、ＯＳ２１１がシステムを停止させる（ステップＳ５０）。ＯＳ２１１が、障害が復旧可能であると判断した場合、ＯＳ２１１が障害復旧処理を行うとともに、ファームウェアのエラー処理への復帰処理を行う（ステップＳ５２）。続いて、ＣＰＵ１０が、ファームウェア１５１のエラー処理プログラム２０１の指示に従って、他のＣＰＵ（ＣＰＵ１１）に対してエラー処理の完了を通知する（ステップＳ５３）。また、ＣＰＵ１０が、エラー処理プログラム２０１の指示に従って、他のＣＰＵ（ＣＰＵ１１）に対して再同期割込みを発行する（ステップＳ５４）。ＣＰＵ１０が、エラー処理プログラム２０１の指示に従って、エラー処理から復帰する（ステップＳ５５）。そして、ＣＰＵ１０が、割込みマスクを解除して（ステップＳ５６）、通常処理に戻る（ステップＳ５７）。
　図８及び図９は、ＣＰＵコントローラが再同期割込みを発行した場合の動作処理フローの例である。まず、図１に示す情報処理装置１が備える同期動作中のＣＰＵ１０、１２が、同時にエラーを検出する（図８のステップＳ６１）。次に、ＣＰＵ１０、１２が、ＣＰＵコントローラ１４に対して、エラー通知を同時に行う（ステップＳ６２）。続いて、ＣＰＵコントローラ１４が、ＣＰＵ１２及びＣＰＵ１２とバス３２で接続されているＣＰＵ１３（片側ＣＰＵ）を縮退させ、縮退させなかったＣＰＵ１０と、このＣＰＵ１０とバス３１で接続されているＣＰＵ１１とに対して再同期割込みを発行する（ステップＳ６３）。ＣＰＵ１１が、割込みマスクに設定し、ファームウェアの再同期処理を開始する（ステップＳ６４）。なお、図８のステップＳ６４以下の処理、図９のステップＳ６６以下の処理、ステップＳ７１以下の処理は、ＣＰＵ１０とＣＰＵ１１とに共通する処理であり、この例では、例えばＣＰＵ１１における処理を説明する。ＣＰＵ１１が、ＣＰＵ再同期処理プログラム２０２の指示に従って、再同期処理を行うＣＰＵが全て揃ったか、すなわち、ＣＰＵ１１とバス３１で接続された全てのＣＰＵが再同期処理を実行できる状態にあるかを判断する（ステップＳ６５）。図１に示す例では、ＣＰＵ１１は、ＣＰＵ１０が再同期処理を実行できる状態にあるかを判断する。ＣＰＵ１１が、再同期処理を行うＣＰＵが全て揃ったと判断した場合、ＣＰＵ１１が、ＣＰＵ再同期処理プログラム２０２の指示に従って、再同期処理を実行する（図９のステップＳ６６）。ＣＰＵ１１が、ＣＰＵ再同期処理プログラム２０２の指示に従って、再同期処理から復帰する（ステップＳ６７）。続いて、ＣＰＵ１１が、割込みマスクを解除し（ステップＳ６８）、通常処理（ＣＰＵ同期動作）に戻る（ステップＳ６９）。
　図８のステップＳ６５において、ＣＰＵ１１が、再同期処理を行うＣＰＵが全て揃っていないと判断した場合、ＣＰＵ１１が、ＣＰＵ１１とバス３１で接続された他のＣＰＵがエラー処理中であるかを判断する（図８のステップＳ７０）。例えば、ＣＰＵ１１は、ＣＰＵ１０がエラー処理中であるかを判断する。ＣＰＵ１１が、他のＣＰＵがエラー処理中でないと判断した場合は図８のステップＳ６５に戻る。ＣＰＵ１１が、他のＣＰＵがエラー処理中であると判断した場合は、ＣＰＵ１１は、ＣＰＵ再同期処理プログラム２０２の指示に従って、再同期処理から復帰する（図９のステップＳ７１）。続いて、ＣＰＵ１１が、割込みマスクを解除して（ステップＳ７２）、通常処理（ＣＰＵ同期ずれ動作）に戻る（ステップＳ７３）。
　図１０及び図１１は、エラーを検出したＣＰＵから再同期割込みを受けるＣＰＵの動作処理フローの例である。図１０及び図１１では、エラーを検出したＣＰＵ１０（図１を参照）から再同期割込みを受けるＣＰＵ１１の動作処理を例にとって説明する。
　まず、ＣＰＵ１１が、エラーを検出したＣＰＵ１０から再同期割込みを受ける（図１０のステップＳ８１）。ＣＰＵ１１が、割込みマスクに設定し、ＣＰＵ再同期処理プログラム２０２の指示に従って再同期処理を開始する（ステップＳ８２）。次に、ＣＰＵ１１が、ＣＰＵ再同期処理プログラム２０２の指示に従って、再同期処理を行うＣＰＵが全て揃ったか、すなわち、ＣＰＵ１１とバス３１で接続された全てのＣＰＵが再同期処理を実行できる状態にあるかを判断する（ステップＳ８３）。図１に示す例では、ＣＰＵ１１は、ＣＰＵ１０が再同期処理を実行できる状態にあるかを判断する。ＣＰＵ１１が、再同期処理を行うＣＰＵが全て揃ったと判断した場合、ＣＰＵ１１が、ＣＰＵ再同期処理プログラム２０２の指示に従って、再同期処理を実行する（図１１のステップＳ８４）。ＣＰＵ１０が、ＣＰＵ再同期処理プログラム２０２の指示に従って、再同期処理から復帰する（ステップＳ８５）。続いて、ＣＰＵ１０が、割込みマスクを解除し（ステップＳ８６）、通常処理（ＣＰＵ同期動作）に戻る（ステップＳ８７）。
　ＣＰＵ１１が、図１０のステップＳ８３において再同期処理を行うＣＰＵが全て揃っていないと判断した場合、ＣＰＵ１１が、ＣＰＵ１１とバス３１で接続された他のＣＰＵがエラー処理中であるかを判断する（図１０のステップＳ８８）。例えば、ＣＰＵ１１は、ＣＰＵ１０がエラー処理中であるかを判断する。ＣＰＵ１１が、他のＣＰＵがエラー処理中でないと判断した場合は図１０のステップＳ８３に戻る。ＣＰＵ１１が、他のＣＰＵがエラー処理中であると判断した場合は、ＣＰＵ１１は、ＣＰＵ再同期処理プログラム２０２の指示に従って、再同期処理から復帰する（図１１のステップＳ８９）。続いて、ＣＰＵ１１が、割込みマスクを解除して（ステップＳ９０）、通常処理（ＣＰＵ同期ずれ動作）に戻る（ステップＳ９１）。
　図１２は、図７のステップＳ４８において発行されたＯＳのエラー処理割込みを受けたＣＰＵの動作処理フローの例である。ＣＰＵ１１がＯＳのエラー処理割込みを受けると（ステップＳ１０１）、ＣＰＵ１１が割込みマスクに設定し、ＯＳのエラー処理を開始する（ステップＳ１０２）。すなわち、ＣＰＵ１１が、ＯＳの指示に従ってＯＳのエラー処理を実行する（ステップＳ１０３）。ＣＰＵ１１が、ＯＳのエラー処理から復帰すると（ステップＳ１０４）、ＣＰＵ１１が、割込みマスクを解除して（ステップＳ１０５）、通常処理に戻る（ステップＳ１０６）。
　図１３乃至図２２は、同期動作中のＣＰＵが同時にエラーを検出した場合の処理の詳細例を示す図である。図１３は、ＣＰＵが同期動作しており、エラーを検出していない状態の例を示す。図１３において、ＣＰＵ１０とＣＰＵ１２とが同期動作している。また、ＣＰＵ１１とＣＰＵ１３とが同期動作している。ＣＰＵ１０とＣＰＵ１１とが、共通のバス３１を介してＣＰＵコントローラ１４と接続されている。また、ＣＰＵ１２とＣＰＵ１３とが、共通のバス３２を介してＣＰＵコントローラ１４と接続されている。各々のＣＰＵはＯＳの通常処理を実行している（図１３の＃１乃至＃４を参照）。
　図１４は、同期動作している両方のＣＰＵがエラーを検出した状態の例を示す。この例では、ＣＰＵ１０とＣＰＵ１２とが同時にエラーを検出する（図１４の＃５及び＃６を参照）。エラーを検出したＣＰＵ１０とＣＰＵ１２が、ＣＰＵコントローラ１４に対してエラーを検出したことを通知する（図１４の＃７を参照）。続いて、ＣＰＵ１０とＣＰＵ１２とが、ファームウェアのエラー処理を開始する（図１４の＃８及び＃９を参照）。
　図１５は、ＣＰＵコントローラが、エラーを検出したＣＰＵのいずれか一方と、そのＣＰＵと共通のバスに接続されているＣＰＵとを縮退した状態の例を示す。この例では、ＣＰＵコントローラ１４は、ＣＰＵ１２と、ＣＰＵ１２とバス３２で接続されているＣＰＵ１３とを縮退させる（図１５の＃１０を参照）。エラー検出のタイミングが異なる場合、ＣＰＵコントローラ１４が、より早くエラーを検出したＣＰＵを縮退するようにしてもよい。続いて、ＣＰＵコントローラ１４が、縮退させなかった側のＣＰＵであるＣＰＵ１０とＣＰＵ１１とに対して、再同期割込みを発行する（図１５の＃１１）。
　図１６は、縮退しない側のＣＰＵがＣＰＵコントローラから再同期割込みを受けた状態の例を示す。この例では、エラーを検出したＣＰＵ１０とエラーを検出していないＣＰＵ１１とにおいて、以下の動作を実行する。ＣＰＵ１０は、エラー処理プログラム２０１の指示に従って、ファームウェアのエラー処理を実行する。再同期割込みはペンディングされる（図１６の＃１２を参照）。また、ＣＰＵ１０は、エラー処理プログラム２０１の指示に従って、ＣＰＵ１１に対して、ファームウェアのエラー処理を開始したことを通知する（図１６の＃１３を参照）。この通知処理は、前述した図６のステップＳ４３の処理に対応する。ＣＰＵ１１は、ＣＰＵコントローラ１４から再同期割込みを受けると、割込みマスクに設定し、ＣＰＵ再同期処理プログラム２０２の指示に従って再同期処理の実行を開始する（図１６の＃１４を参照）。しかし、ＣＰＵ１１は、ＣＰＵ１０からエラー処理を開始したことを通知されると、前述した図８のステップＳ７０において、ＣＰＵ１０がエラー処理中であると判断して、再同期処理処理から復帰する（図９のステップＳ７１を参照）。その結果、ＣＰＵ１１は、割込みマスクを解除して、通常処理に復帰する（図１６の＃１５、図９のステップＳ７２、Ｓ７３を参照）。これによって、ＣＰＵ１１が図１７を参照して後述するＯＳのエラー処理割込みを受け付けることができる状態になる。
　図１７は、ＯＳのエラー処理を実行するＣＰＵ１０が、ＣＰＵ１１にＯＳのエラー処理割込みを発行した状態の例を示す。ＣＰＵ１０が、ＯＳのエラー処理を実行し（図１７の＃１６を参照）、ＣＰＵ１１に対して、ＯＳのエラー処理割込みを発行する（図１７の＃１７を参照）。この処理は、前述した図７のステップＳ４８の処理に対応する。ＣＰＵ１１は、ＣＰＵ１０からのＯＳのエラー処理割込みを受け付けて、ＯＳのエラー処理を開始する（図１７の＃１８を参照）。
　図１８は、ＣＰＵ１０、１１が、ＯＳのエラー処理の実行を完了した状態の例を示す。ＣＰＵ１０がＯＳのエラー処理の実行を完了し、ファームウェアのエラー処理に復帰する（図１８の＃１９を参照）。この処理は、前述した図７のＳ５２の処理に対応する。また、ＣＰＵ１１が、ＯＳのエラー処理の実行を完了し、通常処理に復帰する（図１８の＃２０を参照）。この処理は、前述した図１２のＳ１０６の処理に対応する。
　図１９は、ＣＰＵ１０からＣＰＵ１１へエラー処理の完了を通知する状態の例を示す。ＣＰＵ１０が、ＣＰＵ再同期処理プログラム２０２の指示に従って、ＣＰＵ１１に対して、エラー処理が完了したことを通知する（図１９の＃２１を参照）。この処理は、前述した図７のステップＳ５３の処理に対応する。
　図２０は、ＣＰＵ１０からＣＰＵ１１へ再同期割込みを発行した状態の例を示す。ＣＰＵ１０が、ＣＰＵ再同期処理プログラム２０２の指示に従って、ＣＰＵ１１に対して、再同期割込みを発行する（図２０の＃２２を参照）。この処理は、前述した図７のステップＳ５４の処理に対応する。ＣＰＵ１１が、再同期割込みを受け付ける（図２０の＃２３を参照）。
　図２１は、ＣＰＵ１０がエラー処理から復帰した状態の例を示す。ＣＰＵ１０がエラー処理から通常処理に復帰し、ペンディングされていた再同期割込みを受け付け、再同期処理を開始する（図２１の＃２４を参照）。ＣＰＵ１１は、再同期を行う全てのＣＰＵが揃ったか、すなわち、ＣＰＵ１０が再同期処理を行う状態にあるかを判断する。この処理は、前述した図１０のステップＳ８３の処理に対応する。この例では、ＣＰＵ１０は、再同期割込みを受け付けている。従って、ＣＰＵ１１は、ＣＰＵ１０が再同期処理を行う状態にあると判断し、その結果、ＣＰＵ１１が、再同期処理を実行する（図２１の＃２５、図１１のＳ８４を参照）。
　図２２は、ＣＰＵ１０及びＣＰＵ１１が再同期処理を完了した後の状態の例を示す。ＣＰＵ１０及びＣＰＵ１１は、再同期処理を完了すると、ＯＳの通常処理に復帰する（図２２の＃２６、＃２７を参照）。ＣＰＵ１０、ＣＰＵ１１は、それぞれ、ＣＰＵ１２、ＣＰＵ１３と同期動作し、その結果、ＣＰＵ１２、ＣＰＵ１３はＯＳの通常処理を実行する（図２２の＃２８、＃２９を参照）。
　本情報処理装置、本情報処理装置の制御方法、及び本情報処理装置の制御プログラムによれば、同期動作中の制御装置が同時にエラーを検出した場合において、エラーを検出していない制御装置がＯＳのエラー処理を実行することができる。

Claims (12)

  1. 　互いに同期動作を行う第１の制御装置と第２の制御装置とがエラーの発生を検出した場合に、前記第１の制御装置を含む第１の制御装置群と、前記第２の制御装置を含む第２の制御装置群とのうち、前記第２の制御装置群を縮退させる縮退制御手段と、
    　前記第１の制御装置群に含まれる制御装置に対して再同期処理の実行を指示する再同期処理指示手段とを備え、
    　前記第１の制御装置群に含まれる前記第１の制御装置とは異なる他の制御装置が、前記再同期処理の実行の指示を受けた場合に、割込みマスク設定を行い、
    　前記第１の制御装置群に含まれる前記第１の制御装置が、前記再同期処理の実行の指示を受けた場合に、前記再同期処理の実行を留保してエラー処理を開始するとともに、前記割込みマスク設定を行った制御装置に指示して、前記割込みマスクを解除させる
    　ことを特徴とする情報処理装置。
  2. 　前記第１の制御装置が、前記割込みマスクを解除させた制御装置に対してエラー処理割込みを発行して、エラー処理を実行させる
    　ことを特徴とする請求項１記載の情報処理装置。
  3. 　エラー処理の実行を完了した前記第１の制御装置が、前記エラー処理を実行させた制御装置に対して再同期割込みを発行して、再同期処理を実行させる
    　ことを特徴とする請求項２記載の情報処理装置。
  4. 　前記第１の制御装置から前記再同期割込みの発行を受けた制御装置が、再同期処理を実行する制御装置が全て揃ったかを判断し、前記再同期割込みの発行を受けた制御装置が、再同期処理を実行する制御装置が全て揃ったと判断した場合に、再同期処理を実行する
    　ことを特徴とする請求項３記載の情報処理装置。
  5. 　互いに同期動作を行う第１の制御装置と第２の制御装置とがエラーの発生を検出した場合に、前記第１の制御装置を含む第１の制御装置群と、前記第２の制御装置を含む第２の制御装置群とのうち、前記第２の制御装置群を縮退させ、
    　前記第１の制御装置群に含まれる制御装置に対して再同期処理の実行を指示し、
    　前記第１の制御装置群に含まれる前記第１の制御装置とは異なる他の制御装置が、前記再同期処理の実行の指示を受けた場合に、割込みマスク設定を行い、
    　前記第１の制御装置群に含まれる前記第１の制御装置が、前記再同期処理の実行の指示を受けた場合に、前記再同期処理の実行を留保してエラー処理を開始するとともに、前記割込みマスク設定を行った制御装置に指示して、前記割込みマスクを解除させる
    　ことを特徴とする情報処理装置の制御方法。
  6. 　前記第１の制御装置が、前記割込みマスクを解除させた制御装置に対してエラー処理割込みを発行して、エラー処理を実行させる
    　ことを特徴とする請求項５記載の情報処理装置の制御方法。
  7. 　エラー処理の実行を完了した前記第１の制御装置が、前記エラー処理を実行させた制御装置に対して再同期割込みを発行して、再同期処理を実行させる
    　ことを特徴とする請求項６記載の情報処理装置の制御方法。
  8. 　前記第１の制御装置から前記再同期割込みの発行を受けた制御装置が、再同期処理を実行する制御装置が全て揃ったかを判断し、前記再同期割込みの発行を受けた制御装置が、再同期処理を実行する制御装置が全て揃ったと判断した場合に、再同期処理を実行する
    　ことを特徴とする請求項７記載の情報処理装置の制御方法。
  9. 　互いに同期動作を行う第１の制御装置と第２の制御装置とがエラーの発生を検出した場合に、前記第１の制御装置を含む第１の制御装置群と、前記第２の制御装置を含む第２の制御装置群とのうち、前記第２の制御装置群を縮退させる縮退制御手段と、前記第１の制御装置群に含まれる制御装置に対して再同期処理の実行を指示する再同期処理指示手段とを備える情報処理装置の制御プログラムであって、
    　コンピュータに、
    　前記第１の制御装置群に含まれる前記第１の制御装置とは異なる他の制御装置が、前記再同期処理の実行の指示を受けた場合に、割込みマスク設定を行う処理と、
    　前記第１の制御装置群に含まれる前記第１の制御装置が、前記再同期処理の実行の指示を受けた場合に、前記再同期処理の実行を留保してエラー処理を開始するとともに、前記割込みマスク設定を行った制御装置に指示して、前記割込みマスクを解除させる処理とを実行させる
    　ことを特徴とする情報処理装置の制御プログラム。
  10. 　前記コンピュータに、更に、
    　前記第１の制御装置が、前記割込みマスクを解除させた制御装置に対してエラー処理割込みを発行して、エラー処理を実行させる処理を実行させる
    　ことを特徴とする請求項９記載の情報処理装置の制御プログラム。
  11. 　前記コンピュータに、更に、
    　エラー処理の実行を完了した前記第１の制御装置が、前記エラー処理を実行させた制御装置に対して再同期割込みを発行して、再同期処理を実行させる処理を実行させる
    　ことを特徴とする請求項９記載の情報処理装置の制御プログラム。
  12. 　前記コンピュータに、更に、
    　前記第１の制御装置から前記再同期割込みの発行を受けた制御装置が、再同期処理を実行する制御装置が全て揃ったかを判断し、前記再同期割込みの発行を受けた制御装置が、再同期処理を実行する制御装置が全て揃ったと判断した場合に、再同期処理を実行する処理を実行させる
    　ことを特徴とする請求項９記載の情報処理装置の制御プログラム。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012128697A (ja) * 2010-12-16 2012-07-05 Hitachi Ltd 情報処理装置
JP2018518762A (ja) * 2015-05-28 2018-07-12 オラクル・インターナショナル・コーポレイション 自動異常検出および解決システム

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7058984B2 (ja) * 2017-11-20 2022-04-25 キヤノン株式会社 ファームウェア組み込み装置、制御方法、プログラム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0695902A (ja) * 1992-09-17 1994-04-08 Hitachi Ltd プロセッサ二重化方式の情報処理装置
JP2006172220A (ja) 2004-12-16 2006-06-29 Nec Corp フォールトトレラント・コンピュータシステム
JP2008046942A (ja) * 2006-08-18 2008-02-28 Nec Corp フォールトトレラントコンピュータ、そのトランザクション同期制御方法
WO2008120352A1 (ja) * 2007-03-29 2008-10-09 Fujitsu Limited 情報処理装置、エラー処理方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4428044A (en) * 1979-09-20 1984-01-24 Bell Telephone Laboratories, Incorporated Peripheral unit controller
AU616213B2 (en) * 1987-11-09 1991-10-24 Tandem Computers Incorporated Method and apparatus for synchronizing a plurality of processors
US5748873A (en) 1992-09-17 1998-05-05 Hitachi,Ltd. Fault recovering system provided in highly reliable computer system having duplicated processors
DE69435090T2 (de) * 1993-12-01 2009-06-10 Marathon Technologies Corp., Stow Rechnersystem mit Steuereinheiten und Rechnerelementen
US5896523A (en) * 1997-06-04 1999-04-20 Marathon Technologies Corporation Loosely-coupled, synchronized execution
JP2004046599A (ja) * 2002-07-12 2004-02-12 Nec Corp フォルトトレラントコンピュータ装置、その再同期化方法及び再同期化プログラム
US7356733B2 (en) * 2004-10-25 2008-04-08 Hewlett-Packard Development Company, L.P. System and method for system firmware causing an operating system to idle a processor
JP2006178636A (ja) * 2004-12-21 2006-07-06 Nec Corp フォールトトレラントコンピュータ、およびその制御方法
US7549082B2 (en) * 2005-04-28 2009-06-16 Hewlett-Packard Development Company, L.P. Method and system of bringing processors to the same computational point
US7496786B2 (en) * 2006-01-10 2009-02-24 Stratus Technologies Bermuda Ltd. Systems and methods for maintaining lock step operation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0695902A (ja) * 1992-09-17 1994-04-08 Hitachi Ltd プロセッサ二重化方式の情報処理装置
JP2006172220A (ja) 2004-12-16 2006-06-29 Nec Corp フォールトトレラント・コンピュータシステム
JP2008046942A (ja) * 2006-08-18 2008-02-28 Nec Corp フォールトトレラントコンピュータ、そのトランザクション同期制御方法
WO2008120352A1 (ja) * 2007-03-29 2008-10-09 Fujitsu Limited 情報処理装置、エラー処理方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2407885A4

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012128697A (ja) * 2010-12-16 2012-07-05 Hitachi Ltd 情報処理装置
JP2018518762A (ja) * 2015-05-28 2018-07-12 オラクル・インターナショナル・コーポレイション 自動異常検出および解決システム
US10853161B2 (en) 2015-05-28 2020-12-01 Oracle International Corporation Automatic anomaly detection and resolution system

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