JP5556086B2 - 二重化システム、及び、二重化方法 - Google Patents
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Description
前記2つの系のそれぞれは、
CPU(Central Processing Unit)と、
データを記憶するメモリと、
自系の前記メモリに記憶されるデータをDMA(Direct Memory Access)転送により自系又は他系に入力するDMAコントローラと、
自系の前記メモリに記憶される第1のデータと、他系の前記メモリから他系の前記DMAコントローラ又は自系の前記DMAコントローラによりDMA転送される第2のデータと、を取得し、当該取得した第1のデータと当該取得した第2のデータとが一致するか否かを判別し、当該第1のデータと当該第2のデータとが一致しない場合、自系の前記CPUにエラーを通知するコンパレータと、
を備え、
前記2つの系が二重化を開始する前、
(a)自系の前記DMAコントローラが、自系の前記メモリに記憶されているデータを当該第1のデータとして自系の前記コンパレータにDMA転送するとともに、当該第1のデータを他系の前記メモリに格納し、
(b)自系の前記DMAコントローラが、前記複数のデータリンクパスのうちいずれか1つのデータリンクパスを経由して、他系の前記メモリに格納された当該第1のデータを当該第2のデータとして自系の前記コンパレータにDMA転送する、
ことを特徴とする。
前記2つの系のそれぞれは、
CPU(Central Processing Unit)と、
データを記憶するメモリと、
自系の前記メモリに記憶されるデータをDMA(Direct Memory Access)転送により自系又は他系に入力するDMAコントローラと、
自系の前記メモリに記憶される第1のデータと、他系の前記メモリに記憶される第2のデータと、を取得し、当該取得した第1のデータと当該取得した第2のデータとが一致するか否かを判別し、当該第1のデータと当該第2のデータとが一致しない場合、自系の前記CPUにエラーを通知するコンパレータと、
を備え、
前記2つの系が二重化を開始した後、他系の前記DMAコントローラが、
(x)他系の前記メモリに記憶されている第1のデータを他系の前記コンパレータにDMA転送し、
(y)前記複数のデータリンクパスのうちいずれか1つのデータリンクパスを経由して、自系の前記メモリに記憶されている第2のデータを他系の前記コンパレータにDMA転送する、
ことを特徴とする。
前記2つの系のそれぞれが、データを記憶するメモリを有し、
前記2つの系のそれぞれにおいて、
自系の前記メモリに記憶されるデータをDMA(Direct Memory Access)転送により自系又は他系に入力する入力ステップと、
自系の前記メモリに記憶される第1のデータと、他系の前記メモリから自系又は他系にDMA転送される第2のデータと、を取得し、当該取得した第1のデータと当該取得した第2のデータとが一致するか否かを判別し、当該第1のデータと当該第2のデータとが一致しない場合、エラーを通知する通知ステップと、
を備え、
前記2つの系が二重化を開始する前、
(a)自系が、自系の前記メモリに記憶されているデータを当該第1のデータとして自系にDMA転送するとともに、当該第1のデータを他系の前記メモリに格納し、
(b)自系が、前記複数のデータリンクパスのうちいずれか1つのデータリンクパスを経由して、他系の前記メモリに格納された当該第1のデータを当該第2のデータとして自系にDMA転送する、
ことを特徴とする。
前記2つの系のそれぞれが、データを記憶するメモリを有し、
前記2つの系のそれぞれにおいて、
自系の前記メモリに記憶されるデータをDMA(Direct Memory Access)転送により自系又は他系に入力する入力ステップと、
自系の前記メモリに記憶される第1のデータと、他系の前記メモリに記憶される第2のデータと、を取得し、当該取得した第1のデータと当該取得した第2のデータとが一致するか否かを判別し、当該第1のデータと当該第2のデータとが一致しない場合、自系にエラーを通知する通知ステップと、
を備え、
前記2つの系が二重化を開始した後、他系が、
(x)他系の前記メモリに記憶されている第1のデータを他系内でDMA転送し、
(y)前記複数のデータリンクパスのうちいずれか1つのデータリンクパスを経由して、自系の前記メモリに記憶されている第2のデータを自系から他系にDMA転送する、
ことを特徴とする。
図1は、本実施形態に係る二重化システムの構成を示す図である。二重化システムは2つのシステム(それぞれ「系」ともいう。)1A,1Bを二重化した構成である。以下、一方のシステム1Aを“A系システム”と呼び、他方のシステム1Bを“B系システム”と呼ぶ。
データリンクパス15A:A系システム→B系システム方向のアウトバウンド(CPU・メモリ→I/O方向)用データリンクパス。
データリンクパス15B:B系システム→A系システム方向のアウトバウンド(CPU・メモリ→I/O方向)用データリンクパス。
まず、二重化システムの二重化同期動作前におけるデータリンクパス14B,15Aの正常確認処理について、図2と図3を用いて説明する。
次に、二重化システムの二重化同期動作前におけるデータリンクパス15Bの正常確認処理について、図4を用いて説明する。
次に、二重化システムの二重化同期動作前におけるデータリンクパス14Aの正常確認処理について、図5を用いて説明する。
まず、二重化システムの二重化同期動作期間中におけるデータリンクパス15Aの正常確認処理について、図6と図7を用いて説明する。
次に、二重化システムの二重化同期動作期間中におけるデータリンクパス15Bの正常確認処理について、図8を用いて説明する。
次に、二重化システムの二重化同期動作期間中におけるデータリンクパス14Aの正常確認処理について、図9を用いて説明する。
次に、二重化システムの二重化同期動作期間中におけるデータリンクパス14Bの正常確認処理について、図10を用いて説明する。
1B B系システム
2A, 2B 制御LSI
3A, 3B CPU
4A, 4B メインメモリ
5A, 5B CPUコントローラ
6A, 6B メモリコントローラ
7A, 7B ルータ
8A, 8B I/Oコンパレータ
9A, 9B I/Oコントローラ
10A,10B DMAエンジン
11A,11B インバウンド(IB)リンクコントローラ
12A,12B アウトバンド(OB)リンクコントローラ
13A,13B テストコンパレータ
14A,14B,15A,15B データリンクパス
Claims (7)
- 2つの系(以下、それぞれ「自系」、「他系」という。)が複数のデータリンクパスで接続され二重化して構成される二重化システムであって、
前記2つの系のそれぞれは、
CPU(Central Processing Unit)と、
データを記憶するメモリと、
自系の前記メモリに記憶されるデータをDMA(Direct Memory Access)転送により自系又は他系に入力するDMAコントローラと、
自系の前記メモリに記憶される第1のデータと、他系の前記メモリから他系の前記DMAコントローラ又は自系の前記DMAコントローラによりDMA転送される第2のデータと、を取得し、当該取得した第1のデータと当該取得した第2のデータとが一致するか否かを判別し、当該第1のデータと当該第2のデータとが一致しない場合、自系の前記CPUにエラーを通知するコンパレータと、
を備え、
前記2つの系が二重化を開始する前、
(a)自系の前記DMAコントローラが、自系の前記メモリに記憶されているデータを当該第1のデータとして自系の前記コンパレータにDMA転送するとともに、当該第1のデータを他系の前記メモリに格納し、
(b)自系の前記DMAコントローラが、前記複数のデータリンクパスのうちいずれか1つのデータリンクパスを経由して、他系の前記メモリに格納された当該第1のデータを当該第2のデータとして自系の前記コンパレータにDMA転送する、
ことを特徴とする二重化システム。 - 2つの系(以下、それぞれ「自系」、「他系」という。)が複数のデータリンクパスで接続され二重化して構成される二重化システムであって、
前記2つの系のそれぞれは、
CPU(Central Processing Unit)と、
データを記憶するメモリと、
自系の前記メモリに記憶されるデータをDMA(Direct Memory Access)転送により自系又は他系に入力するDMAコントローラと、
自系の前記メモリに記憶される第1のデータと、他系の前記メモリに記憶される第2のデータと、を取得し、当該取得した第1のデータと当該取得した第2のデータとが一致するか否かを判別し、当該第1のデータと当該第2のデータとが一致しない場合、自系の前記CPUにエラーを通知するコンパレータと、
を備え、
前記2つの系が二重化を開始した後、他系の前記DMAコントローラが、
(x)他系の前記メモリに記憶されている第1のデータを他系の前記コンパレータにDMA転送し、
(y)前記複数のデータリンクパスのうちいずれか1つのデータリンクパスを経由して、自系の前記メモリに記憶されている第2のデータを他系の前記コンパレータにDMA転送する、
ことを特徴とする二重化システム。 - 前記2つの系が二重化を開始した後、他系の前記DMAコントローラの代わりに、自系の前記DMAコントローラが、
(x’)自系の前記メモリに記憶されている当該第2のデータを自系の前記コンパレータにDMA転送し、
(y’)前記複数のデータリンクパスのうちいずれか1つのデータリンクパスを経由して、他系の前記メモリに記憶されている当該第1のデータを自系の前記コンパレータにDMA転送する、
ことを特徴とする、請求項2に記載の二重化システム。 - 他系の前記DMAコントローラが当該第1のデータと当該第2のデータを他系の前記コンパレータにDMA転送する処理と、自系の前記DMAコントローラが当該第1のデータと当該第2のデータを自系の前記コンパレータにDMA転送する処理は、並行して行われる、
ことを特徴とする、請求項3に記載の二重化システム。 - 前記複数のデータリンクパスは、自系から他系の向きにデータを送信する第1のインバウンド用データリンクパス及び第1のアウトバウンド用データリンクパスと、他系から自系の向きにデータを送信する第2のインバウンド用データリンクパス及び第2のアウトバウンド用データリンクパスと、から構成される、
ことを特徴とする、請求項1乃至4のいずれか1項に記載の二重化システム。 - 2つの系(以下、それぞれ「自系」、「他系」という。)が複数のデータリンクパスで接続され二重化して構成される二重化システムにて実行される二重化方法であって、
前記2つの系のそれぞれが、データを記憶するメモリを有し、
前記2つの系のそれぞれにおいて、
自系の前記メモリに記憶されるデータをDMA(Direct Memory Access)転送により自系又は他系に入力する入力ステップと、
自系の前記メモリに記憶される第1のデータと、他系の前記メモリから自系又は他系にDMA転送される第2のデータと、を取得し、当該取得した第1のデータと当該取得した第2のデータとが一致するか否かを判別し、当該第1のデータと当該第2のデータとが一致しない場合、エラーを通知する通知ステップと、
を備え、
前記2つの系が二重化を開始する前、
(a)自系が、自系の前記メモリに記憶されているデータを当該第1のデータとして自系にDMA転送するとともに、当該第1のデータを他系の前記メモリに格納し、
(b)自系が、前記複数のデータリンクパスのうちいずれか1つのデータリンクパスを経由して、他系の前記メモリに格納された当該第1のデータを当該第2のデータとして自系にDMA転送する、
ことを特徴とする二重化方法。 - 2つの系(以下、それぞれ「自系」、「他系」という。)が複数のデータリンクパスで接続され二重化して構成される二重化システムにて実行される二重化方法であって、
前記2つの系のそれぞれが、データを記憶するメモリを有し、
前記2つの系のそれぞれにおいて、
自系の前記メモリに記憶されるデータをDMA(Direct Memory Access)転送により自系又は他系に入力する入力ステップと、
自系の前記メモリに記憶される第1のデータと、他系の前記メモリに記憶される第2のデータと、を取得し、当該取得した第1のデータと当該取得した第2のデータとが一致するか否かを判別し、当該第1のデータと当該第2のデータとが一致しない場合、自系にエラーを通知する通知ステップと、
を備え、
前記2つの系が二重化を開始した後、他系が、
(x)他系の前記メモリに記憶されている第1のデータを他系内でDMA転送し、
(y)前記複数のデータリンクパスのうちいずれか1つのデータリンクパスを経由して、自系の前記メモリに記憶されている第2のデータを自系から他系にDMA転送する、
ことを特徴とする二重化方法。
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JP2009194053A JP5556086B2 (ja) | 2009-08-25 | 2009-08-25 | 二重化システム、及び、二重化方法 |
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WO2008004569A1 (fr) * | 2006-07-06 | 2008-01-10 | Nec Corporation | Système à configuration en grappe, grappe pour serveur, élément de grappe, procédé permettant de rendre un élément de grappe redondant, et procédé de distribution de la charge |
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