WO2010012236A1 - 一种实现管脚分时复用的方法及片上*** - Google Patents

一种实现管脚分时复用的方法及片上*** Download PDF

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王惠刚
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炬力集成电路设计有限公司
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3172—Optimisation aspects, e.g. using functional pin as test pin, pin multiplexing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0038—System on Chip

Definitions

  • the invention relates to a data transmission technology of a system-on-a-chip (SOC), in particular to a method and a system on chip for realizing time division multiplexing of pins.
  • SOC system-on-a-chip
  • I2C Inter-Integrated Circuit
  • GPIO General Purpose Input/Output
  • I2C bus interface uses the I2C bus data transmission protocol, which is clocked by the clock.
  • the serial bus interface formed by the SCL (Slave Clock) interface and the data signal (SDA, Serial Data) interface transfers data between the integrated circuits, and is realized by two pins of the SOC when implemented; the GPIO interface is usually used for
  • the SOC transmits some of the control logic of the device to the external device or transmits the status of some of the cartridges from the external device, such as a chip select signal for the external storage device, an enable signal of the external display device, etc., and is generally implemented by one pin.
  • the microprocessor controls the I2C bus configuration register to perform the interface through the bidirectional PAD unit.
  • I2C bus configuration transfer data.
  • the I2C bus interface can be configured according to the I2C bus protocol.
  • the timing diagram of the I2C bus protocol is shown in Figure 2. It can be seen that the I2C bus has three status information characterization transmission processes during the transmission of data, respectively. Start, end of transfer, and completion of one byte transfer, SCL and SDA in the I2C bus cooperate to implement these three status messages. Start of transmission: When SCL is high, SDA transitions from high level to low level and starts to transfer data. End of transmission: When SCL is high level, SDA transitions from low level to high level, and the number of transmission ends.
  • the microprocessor controls the GPIO configuration register to configure the interface as GPIO, and then use the high or low level to transfer data.
  • an embodiment of the present invention provides a system-on-chip capable of saving pins, the system-on-chip capable of time-multiplexing at least one pin into a first interface mode or a second interface mode, the system on a chip.
  • the first interface circuit, the first pin, the second interface circuit and the second pin are included;
  • the first interface circuit includes a first bidirectional pad unit and a first signal interface unit of the first interface mode, and an output side port of the first bidirectional pad unit is connected to the first pin;
  • the second interface circuit includes a second bidirectional pad unit and a second signal interface unit of the first interface mode, and the second signal interface unit is coupled to the second pin via the second bidirectional pad unit;
  • the first interface circuit further includes a selection unit and an interface unit of the second interface mode, and the selection unit is configured to time-select an output end of the first signal interface unit or an interface unit of the second interface mode The output end is in communication with the input side port of the first bi-directional pad welding unit.
  • Another embodiment of the present invention provides a method for implementing time-division multiplexing of a pin, which can time-multiplex the at least one pin of the system on a chip into a first interface mode or a second interface mode, where
  • the system on chip includes a first interface circuit, a first pin, a second interface circuit, and a second pin;
  • the first interface circuit includes a first bidirectional pad unit, a first signal interface unit of the first interface mode, and The interface unit of the second interface mode;
  • the second interface circuit includes a second two-way pad unit, and the second signal interface unit of the first interface mode; wherein the method includes:
  • the output of the first signal interface unit or the output of the interface unit of the second interface mode is connected to the first pin via the first bidirectional pad welding unit.
  • Embodiments of the present invention enable the use of pins as different interface modes for different time periods, thereby saving SOC pin resources.
  • FIG. 1 is a schematic structural diagram of an I2C bus interface implemented in an SOC in the prior art
  • FIG. 2 is a timing diagram of a prior art I2C bus protocol
  • FIG. 3 is a schematic structural diagram of implementing GPIO in a SOC in the prior art
  • FIG. 4 is a schematic structural diagram of a system on a chip according to an embodiment of the present invention.
  • Figure 5 is a schematic structural view of a system on chip according to the present invention.
  • FIG. 6 is a schematic structural diagram of a circuit embodiment for implementing a time division multiplexing of a pin having an I2C bus interface mode to a GPIO in an SOC according to the present invention
  • FIG. 7 is a schematic structural diagram of a bidirectional PAD unit 10 shown in FIG. 6 according to the present invention
  • FIG. 8 is a flowchart of a method for time-division multiplexing an SOC pin having an I2C bus interface mode into a GPIO according to an embodiment of the present invention
  • FIG. 9 is a flowchart of a method for time-multiplexing SOC pins having an I2C bus interface mode into GPIOs according to another embodiment of the present invention. Mode for carrying out the invention
  • the SOC capable of time-multiplexing at least one of the pins into a first interface mode or a second interface mode, the SOC comprising: a first interface circuit, a second interface circuit, a first pin and a second pin, wherein
  • the first interface circuit includes a first bidirectional pad unit and a first signal interface unit of the first interface mode, and an output side port of the first bidirectional pad unit is connected to the first pin;
  • the second interface circuit includes a second bidirectional pad unit and a second signal interface unit of the first interface mode, and the second signal interface unit is coupled to the second pin via the second bidirectional pad unit;
  • the first interface circuit further includes a selection unit and an interface unit of the second interface mode, and the selection unit is configured to time-select an output end of the first signal interface unit or an interface unit of the second interface mode The output end is in communication with the input side port of the first bi-directional pad welding unit.
  • the output end of the interface unit refers to the connection end of the interface unit that connects the two-way pad welding unit, and may include both the output end of the signal output unit and the input end of the signal input unit; the input side of the bidirectional pad welding unit
  • the port refers to a port that is connected to the internal circuit of the chip, and the output side port refers to a port that is connected to the pin of the chip.
  • the pins in an application scheme of an SOC, can be time-multiplexed into two different interface modes, and the SOC pins are time-multiplexed into a GPIO interface mode or an I2C bus interface mode.
  • the SOC pins are time-multiplexed into a GPIO interface mode or an I2C bus interface mode.
  • the GPIO interface can use one SOC pin.
  • the present invention may be to time-multiplex the pins transmitting the SDA signal into a GPIO interface, or to time-multiplex the pins transmitting the SCL signal into a GPIO interface.
  • the system on chip of the present invention includes a first interface circuit, a second interface circuit, a first pin connected to the first interface circuit, and a second pin connected to the second interface circuit.
  • the first interface circuit and the second interface circuit both have the structure as shown in FIGS. 6 and 7, and each of the first and second interface circuits includes: a bidirectional PAD unit 10.
  • the I2C bus output unit 14 is an SDA signal output unit
  • the I2C bus input unit 16 is an SDA signal input unit
  • the I2C bus output unit is an SCL signal output unit
  • the I2C bus The input unit 16 is an SCL signal input unit.
  • the bidirectional PAD unit 10 includes a first port 24, a second port 25, a third port 26, a fourth port 27, and a fifth port 28, wherein the first port to the fourth port are input side ports, and the fifth port is an output. Side port.
  • the output end of the GPIO output enable unit 12 is connected to one input end of the first selector 110, and the output end of the I2C bus output unit 14 is inverted by the inverter 19 and the other input end of the first selector 110. Connected, the output of the first selector 110 is connected to the second port 25 of the bidirectional PAD unit 10, and the control end is connected to the first pin mode selection unit 11;
  • the output of the GPIO signal output unit 17 is connected to one input of the second selector 111, the other input of the second selector 111 is grounded, and the output of the second selector 111 and the third port 26 of the bidirectional PAD unit 10 are provided.
  • the control terminal is connected to the second pin mode selection unit 13;
  • An input end of the I2C bus input unit 16 and an input end of the GPIO signal input unit 15 are both connected to the fourth port 27 of the bidirectional PAD unit 10;
  • the output of the I2C bus interface pin pull-up resistor enable unit 18 is coupled to the first port 24 of the bidirectional PAD unit 10.
  • the bidirectional PDA unit 10 further includes a buffer 20, a tristate buffer 21, a pullup resistor 22, and a switch 23; the input of the buffer 20 is connected to the fifth port 28, and the output is connected to the fourth port 27; The input end of the device 21 is connected to the third port 26, the control terminal is connected to the second port 25, and the output terminal is connected to the fifth port 28; one end of the pull-up resistor 22 is connected to the fifth port 28, and the other end is connected to the output of the switch 23.
  • the terminal is connected; the input of the switch 23 is connected to the power source, and the control terminal is connected to the first port 24; the fifth port 28 is connected to SCL or / and SDA in the I2C bus interface as the SOC, or as a pin of the GPIO mode.
  • the I2C bus interface pin pull-up resistor enable unit 18 is used to open or close the switch unit 23.
  • the pull-up resistor acts, that is, it is connected to the power supply.
  • the pull-up resistor does not work, that is, the pull-up resistor is used. Disconnected from the power supply.
  • the I2C bus interface pin pull-up resistor enable unit 18 When the pin is configured for use in the I2C bus interface mode, the I2C bus interface pin pull-up resistor enable unit 18 outputs a signal to cause the switch 23 to close, and the pull-up resistor 23 is connected to the power supply, so that the pull-up resistor 22 will be the fifth port.
  • the level of 28 is pulled high, the first pin mode selection unit 11 outputs a signal to control the first selector 110 to output a signal through the inverter 19, and the second pin mode selection unit 13 outputs a signal to control the second selector 111 to output a ground signal. .
  • the pin when the I2C bus output unit 14 outputs a high level, the second port 25 is at a low level, the tristate buffer 21 is blocked, and the fifth port 28 is pulled high by the pull-up resistor 22, Thus, the pin also outputs a high level; when the I2C bus output unit 14 outputs a low level, the second port 25 is at a high level, and the tristate buffer 21 sends the ground signal output by the second selector 111 to the first Five ports 28, so the pin also outputs a low level, thus achieving the I2C output function.
  • the input signal of the pin can be input to the I2C input unit 16 through the buffer 20 to implement the input function of the I2C.
  • the I2C bus interface pin pull-up resistor enable unit 18 When the pin is used as the GPIO interface, the I2C bus interface pin pull-up resistor enable unit 18 outputs a signal to turn off the switch 23, and the first pin mode selection unit 11 outputs a signal to control the first selector 110 to output the GPIO output enable.
  • the output signal of the unit 12, the second pin mode selection unit 13 output signal controls the second selector 111 to output the output signal of the GPIO output unit 17. In this mode, when the GPIO output enable unit 12 outputs a high level, the second port 25 is at a high level, and the tristate buffer 21 sends the output signal of the GPIO signal output unit 17 output from the second selector 111.
  • the fifth port 28 causes the pin to output the output signal of the GPIO output unit 17, thereby implementing the GPO function; when the GPIO output enable unit 14 outputs a low level, the second port 25 is at a low level, and the tristate buffer 21 is blocked.
  • the input signal of the pin can be input to the GPIO signal input unit 15 through the buffer 20 to implement the GPI function.
  • the I2C bus interface pin pull-up resistor enable unit 18, the GPIO output enable unit 12, the I2C bus output unit 14, the GPIO signal output unit 17, the I2C bus input unit 16, and the GPIO signal output unit 17 The first pin mode selection unit 11 and the second pin mode selection unit 13 may be implemented by using a register, and the input signals of the respective units may be provided by other internal circuits of the SOC.
  • control signals output by the I2C bus interface pin pull-up resistor enable unit 18, the first pin mode selection unit 11, and the second pin mode selection unit 13 may be micro-processes in the SOC. Provided.
  • Table 1 is a logical truth table of the bidirectional PAD unit 10. 0 1 0 Output low logic with the same GPO of 28
  • Output low level Logic is the same as 28 I2C bus interface
  • the first interface circuit has a structure as shown in FIGS. 6 and 7, wherein the I2C bus input unit 16 is an SDA signal input unit; and the I2C bus output unit is an SDA signal output unit.
  • the second interface circuit can be a conventional I2C bus interface circuit corresponding to the SCL signal. This embodiment can time-multiplex the first pin into an I2C bus interface mode or a GPIO interface mode.
  • the first interface circuit has a structure as shown in FIGS. 6 and 7, wherein the I2C bus input unit 16 is an SCL signal input unit; and the I2C bus output unit is an SCL signal output unit.
  • the second interface circuit can be a conventional I2C bus interface circuit corresponding to the SDA signal. This embodiment can also time-multiplex the first pin into an I2C bus interface mode or a GPIO interface mode.
  • the present invention also provides an embodiment of a method of implementing time division multiplexing of pins.
  • the method for implementing the time division multiplexing of the pin can time-multiplex the at least one pin of the system-on-chip SOC into a first interface mode or a second interface mode, where the SOC includes a first interface circuit, a first pin, a second interface circuit, and a second pin; the first interface circuit includes a first two-way pad unit, a first signal interface unit in a first interface mode, and an interface unit in the second interface mode; The second interface circuit includes a second two-way pad unit and a second signal interface unit of the first interface mode, and the method includes:
  • An output end of the interface unit is coupled to the first pin via the first bi-directional pad bonding unit.
  • the first two-way pad unit includes a pull-up resistor and a switch unit, one end of the pull-up resistor is connected to the first pin, and the other end is connected to the power source through the switch unit;
  • the input end of a signal interface unit or the output end of the interface unit of the second interface mode is connected to the first pin via the first bidirectional pad welding unit, and one of SA, SB is executed in a time division manner:
  • FIG. 8 is a flowchart showing a method for time-multiplexing SOC pins having an I2C bus interface mode into GPIOs according to a fourth embodiment of the present invention.
  • the SOC of this embodiment may have the first embodiment of the present invention.
  • the features of the system on chip, the method of this embodiment includes:
  • Step 801 According to the process of using the SOC pin as the I2C bus interface, the pin corresponding to the SDA signal and the pin corresponding to the SCL signal are configured to be in the I2C interface mode, so that the two pins are in an idle state, that is, a high level. State
  • Step 802 According to the process of using the SOC pin as the GPIO, configure the SOC pin corresponding to the SCL signal to be a GPIO interface mode, and output the pin to a low level;
  • the GPIO output output unit can be enabled to enable the GPIO output enable unit (select the GPO function), and the I2C bus interface pin pull-up resistor is disabled (the pull-up resistor and the power supply are disabled).
  • the order of opening) is performed in sequence;
  • Step 803 According to the process of using the SOC pin as the GPIO, configure the SOC pin corresponding to the SDA signal to be a GPIO interface mode;
  • the SOC pin corresponding to the SCL signal when the SOC pin corresponding to the SCL signal is at a low level, the high and low level changes of the SOC pin corresponding to the SDA signal are not Causes the I2C bus interface device to malfunction. Therefore, when the SOC pin corresponding to the SDA signal is set to the GPIO interface mode in the process of the SOC pin corresponding to the SCL signal, the pin corresponding to the SDA signal can be Perform GPIO signal transmission on the GPIO function;
  • Step 804 After the SOC pin corresponding to the SDA signal is used as the GPIO, according to the process of using the SOC pin as the I2C bus interface, configure it as the I2C interface mode, and configure the SOC pin corresponding to the SCL signal as the I2C interface mode. Perform the next I2C bus operation.
  • FIG. 9 is a flowchart showing a method for time-multiplexing SOC pins having an I2C bus interface mode into GPIOs according to a fifth embodiment of the present invention.
  • the SOC of this embodiment may have the first embodiment of the present invention.
  • the features of the system on chip, the method of this embodiment includes:
  • Step 901 According to the process of using the SOC pin as the I2C bus interface, after the SOC pin corresponding to the SDA signal and the SOC pin corresponding to the SCL signal are configured to be used in the I2C interface mode, the two pins are in an idle state, that is, high. Level state
  • Step 902 According to the process of using the SOC pin as the GPIO, configure the SOC pin corresponding to the SDA signal into a GPIO interface mode, and enable the pin to output a high level;
  • the GPIO signal output unit can be enabled to output a high level, and the GPIO output enable unit 12 can be enabled (the GPO function is selected) to enable the I2C bus interface pin pull-up resistor enable unit 18 (on the upper side).
  • the sequence of the pull-resistor and the power-on is sequentially performed; Step 903: According to the process of using the SOC pin as the GPIO, the SOC pin corresponding to the SCL signal is configured into the GPIO interface mode;
  • the SOC pin corresponding to the SDA signal when the SOC pin corresponding to the SDA signal is at a high level, the high and low level changes of the SOC pin corresponding to the SCL signal do not cause malfunction of the I2C bus interface device. Therefore, in the process that the SOC pin corresponding to the SDA signal is at a high level, the SOC pin corresponding to the SCL signal is configured as a GPIO interface mode. After the formula, the GPIO signal transmission can be performed on the pin corresponding to the SCL signal to realize the GPIO function;
  • Step 904 After the SOC pin corresponding to the SCL signal is used as the GPIO, according to the process of using the SOC pin as the I2C bus interface, configure it as the I2C interface mode, and configure the SOC pin corresponding to the SDA signal as the I2C bus interface. Mode for the next I2C bus operation;
  • the I2C bus interface pin pull-up resistor enable unit 18 can be enabled (connecting the pull-up resistor to the power supply) to enable the GPIO output.
  • the order in which the enable cells are not enabled is sequentially performed.
  • the SOC may have the features of the system on chip of the second embodiment of the present invention.
  • the method of this embodiment includes:
  • the two pins are in an idle state, that is, a high state
  • the SOC pin corresponding to the SDA signal is configured into a GPIO interface mode to implement the GPIO function
  • the SOC pin corresponding to the SDA signal is used as the GPIO
  • the SOC pin is used as the I2C bus interface, and is configured as the I2C interface mode, and the SOC pin corresponding to the SCL signal is restored to the signal transmission state for the next time. I2C bus operation.
  • the SOC may have the features of the system on chip of the third embodiment of the present invention.
  • the method of this embodiment includes:
  • the two pins are in an idle state, that is, a high state
  • the SOC pin corresponding to the SCL signal is configured into a GPIO interface mode to implement the GPIO function;
  • the SOC pin corresponding to the SCL signal is used as the GPIO, according to the process of using the SOC pin as the I2C bus interface, it is configured as the I2C interface mode, and the SOC pin corresponding to the SDA signal is restored to the I2C signal transmission state.
  • the data transmission of the I2C bus interface may also affect the malfunction of the GPIO, since the GPIO is usually used as the chip select signal of the external storage device and the enable signal of the display device in the SOC, it must be shared with other signals. The cooperation can cause the external device of the corresponding GPIO to malfunction, so the possibility of causing misoperation is not large, and the present invention will not be discussed.
  • the number of interface modes of the SOC pin is also increasing. How to reduce the number of SOC pins as much as possible while implementing the same interface function, the design of the SOC Also more and more important.
  • the circuit and method provided by the invention enable multiple SOC pins to implement multiple interface modes and realize different interface mode functions at different times, so as to reduce the number of SOC pins, making SOC smaller package possible, thereby enabling The design of the SOC is more convenient and convenient.
  • the circuit and method provided by the present invention not only effectively reduce the production cost and increase the production yield, but also provide a more convenient SOC and its application.

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Description

一种实现管脚分时复用的方法及片上*** 技术领域
本发明涉及片上***（SOC, System-On-a-Chip ) 的数据传输技术， 特别涉及一种实现管脚分时复用的方法及片上***。 发明背景
目前， 很多 SOC同时支持 I2C ( Inter-Integrated Circuit, 内部集成电 路）总线接口和通用输入输出 （ GPIO, General Purpose Input/Output )接 口， 其中 I2C总线接口应用 I2C总线数据传输协议， 该接口是由时钟信 号（SCL, Serial Clock )接口和数据信号（ SDA, Serial Data )接口构成 的串行总线接口，在集成电路之间传输数据，在实现时采用 SOC的两个 管脚实现； GPIO接口通常用于 SOC传输一些筒单的控制逻辑给外部设 备或者从外部设备传输一些筒单的状态， 比如用于外部存储设备的片选 信号、 外部显示设备的使能信号等， 一般采用一个管脚实现。
在 SOC中实现 I2C总线接口时， 如图 1所示， 包括微处理器、 I2C 总线配置寄存器和双向焊垫（PAD )单元， 其中， 微处理器控制 I2C总 线配置寄存器通过双向 PAD单元对接口进行 I2C总线配置， 传输数据。 双向 PAD单元中有满足 I2C总线协议的上拉电阻。
在具体实现时， 可以根据 I2C总线协议对 I2C总线接口进行配置， I2C总线协议时序图如图 2所示， 可以看出， I2C总线在传输数据过程 中有三种状态信息表征传输过程， 分别为传输开始、 传输结束和一个字 节传输完成， I2C总线中的 SCL和 SDA配合实现这三种状态信息。 传 输开始： SCL为高电平时， SDA由高电平向低电平跳变，开始传输数据； 传输结束： SCL为高电平时， SDA由低电平向高电平跳变， 结束传输数 据； 应答信号 （ACK ): 接收数据的集成电路（IC )在接收到 8位数据 后， 向发送数据的 IC发出特定的低电平脉沖， 表示已经接收到数据。
在 SOC中实现 GPIO时， 如图 3所示， 包括微处理器， GPIO配置 寄存器， 微处理器控制 GPIO配置寄存器将接口配置为 GPIO后， 采用 高电平或低电平传输数据即可。
在 SOC中通常采用不同的管脚实现 I2C总线接口和 GPIO接口，这 使得 SOC的接口管脚数目较多， SOC应用的复杂性和成本较高。 发明内容
有鉴于此， 本发明的一个实施例提供一种能够节省管脚的片上系 统， 所述片上***能将至少一个管脚分时复用为第一接口模式或第二接 口模式， 所述片上***包括第一接口电路、 第一管脚、 第二接口电路及 第二管脚；
所述第一接口电路包括第一双向焊垫单元、 以及第一接口模式的第 一信号接口单元， 第一双向焊垫单元的输出侧端口与所述第一管脚连 接；
所述第二接口电路包括第二双向焊垫单元、 以及第一接口模式的第 二信号接口单元， 所述第二信号接口单元经第二双向焊垫单元与所述第 二管脚连接；
所述第一接口电路还包括选择单元和所述第二接口模式的接口单 元， 所述选择单元用于分时选择所述第一信号接口单元的输出端或所述 第二接口模式的接口单元的输出端与所述第一双向垫焊单元的输入侧 端口连通。
本发明的另一实施例提供一种实现管脚分时复用的方法， 能将片上 ***的至少一个管脚分时复用为第一接口模式或第二接口模式， 其中所 述片上***包括第一接口电路、 第一管脚、 第二接口电路及第二管脚； 所述第一接口电路包括第一双向焊垫单元、 第一接口模式的第一信号接 口单元以及所述第二接口模式的接口单元； 所述第二接口电路包括第二 双向焊垫单元、 以及所述第一接口模式的第二信号接口单元； 其中， 所 述方法包括：
分时选择所述第一信号接口单元的输出端或所述第二接口模式的接 口单元的输出端经所述第一双向垫焊单元与所述第一管脚连接。
本发明的实施例能够实现将管脚在不同时间段内作为不同接口模式 使用， 因此能够节约 SOC的管脚资源。 附图简要说明
图 1为现有技术在 SOC中实现 I2C总线接口的结构示意图； 图 2为现有技术 I2C总线协议时序图；
图 3为现有技术在 SOC中实现 GPIO的结构示意图；
图 4为本发明一实施例的片上***结构示意图；
图 5为本发明片上***的结构示意图；
图 6为本发明提供的在 SOC中实现具有 I2C总线接口模式的管脚分 时复用为 GPIO使用的电路实施例结构示意图；
图 7为本发明提供的图 6所示的双向 PAD单元 10的结构示意图； 图 8为本发明一个实施例提供的将具有 I2C总线接口模式的 SOC管 脚分时复用为 GPIO使用的方法流程图；
图 9为本发明另一个实施例提供的将具有 I2C总线接口模式的 SOC 管脚分时复用为 GPIO使用的方法流程图。 实施本发明的方式
为使本发明的目的、技术方案和优点更加清楚明白，以下举实施例， 并参照附图， 对本发明进一步详细说明。
图 4示出本发明一个实施例的片上***，该 SOC能将至少一个管脚 分时复用为第一接口模式或第二接口模式，该 SOC包括：第一接口电路、 第二接口电路、 第一管脚及第二管脚， 其中，
所述第一接口电路包括第一双向焊垫单元、 以及第一接口模式的第 一信号接口单元， 第一双向焊垫单元的输出侧端口与所述第一管脚连 接；
所述第二接口电路包括第二双向焊垫单元、 以及第一接口模式的第 二信号接口单元， 所述第二信号接口单元经第二双向焊垫单元与所述第 二管脚连接；
所述第一接口电路还包括选择单元和所述第二接口模式的接口单 元， 所述选择单元用于分时选择所述第一信号接口单元的输出端或所述 第二接口模式的接口单元的输出端与所述第一双向垫焊单元的输入侧 端口连通。
在本发明中， 接口单元的输出端是指接口单元中连接双向垫焊单元 的连接端， 可以既包括信号输出单元的输出端， 也包括信号输入单元的 输入端； 双向垫焊单元的输入侧端口是指与芯片的内部电路连接的端 口， 输出侧端口是指与芯片的管脚连接的端口。
根据本发明的实施例，在一个 SOC的应用方案中，可以将管脚分时 复用为两种不同的接口模式，下面以将 SOC管脚分时复用为 GPIO接口 模式或 I2C总线接口模式为例进行详细说明。
由于 I2C总线接口需要使用两个 SOC管脚也就是传输 SDA信号的 管脚和传输 SCL的管脚来实现， 而 GPIO接口使用一个 SOC管脚就可 以实现，所以本发明可以是将传输 SDA信号的管脚分时复用为 GPIO接 口， 也可以将传输 SCL信号的管脚分时复用为 GPIO接口。
参考图 5, 本发明的片上***包括第一接口电路、 第二接口电路、 与第一接口电路连接的第一管脚、 以及与第二接口电路连接的第二管 脚。
在本发明的第一实施例的片上***中， 第一接口电路和第二接口电 路都具有如图 6和图 7所示的结构，第一、第二接口电路每一个均包括： 双向 PAD单元 10、 第一选择器 110和第二选择器 111、 GPIO输出 使能单元 12、 第一管脚模式选择单元 11和第二管脚模式选择单元 13、 I2C总线输出单元 14、 GPIO信号输入单元 15、 I2C总线输入单元 16、 GPIO信号输出单元 17及 I2C总线接口管脚上拉电阻使能单元 18和反 向器 19。 其中， 在第一接口电路中， I2C总线输出单元 14为 SDA信号 输出单元， I2C总线输入单元 16为 SDA信号输入单元； 在第二接口电 路中， I2C总线输出单元为 SCL信号输出单元， I2C总线输入单元 16为 SCL信号输入单元。 其中， 双向 PAD单元 10包括第一端口 24、 第二端 口 25、 第三端口 26、 第四端口 27及第五端口 28, 其中第一端口至第四 端口为输入侧端口， 第五端口为输出侧端口。
其中， GPIO输出使能单元 12的输出端与第一选择器 110的一个输 入端连接， I2C总线输出单元 14的输出端经反向器 19反向后与第一选 择器 110的另一个输入端连接，第一选择器 110的输出端与双向 PAD单 元 10的第二端口 25连接， 控制端与第一管脚模式选择单元 11连接；
GPIO信号输出单元 17的输出端与第二选择器 111的一个输入端连 接， 第二选择器 111的另一个输入端接地， 第二选择器 111的输出端与 双向 PAD单元 10的第三端口 26连接，控制端与第二管脚模式选择单元 13连接； I2C总线输入单元 16的输入端和 GPIO信号输入单元 15的输入端 均与双向 PAD单元 10的第四端口 27连接；
I2C总线接口管脚上拉电阻使能单元 18的输出端与双向 PAD单元 10的第一端口 24连接。
双向 PDA单元 10还包括緩沖器 20、 三态緩沖器 21、 上拉电阻 22、 以及开关 23; 緩沖器 20的输入端与第五端口 28连接， 输出端与第四端 口 27连接； 三态緩沖器 21的输入端与第三端口 26连接， 控制端与第 二端口 25连接， 输出端与第五端口 28连接； 上拉电阻 22的一端与第 五端口 28连接， 另一端与开关 23的输出端连接； 开关 23的输入端与 电源连接， 控制端与第一端口 24连接； 第五端口 28与作为 SOC的 I2C 总线接口中的 SCL或 /和 SDA、 或者作为 GPIO模式的管脚连接。
I2C总线接口管脚上拉电阻使能单元 18用于开关单元 23闭合或断 开。
双向 PAD单元为管脚配置相应的 I2C总线模式时，上拉电阻起作用， 即与电源连通， 当为管脚配置相应的 GPIO模式时， 使上拉电阻不起作 用， 也就是将上拉电阻与电源断开。
将管脚配置为 I2C总线接口模式使用时， I2C总线接口管脚上拉电 阻使能单元 18输出信号使开关 23闭合， 将上拉电阻 23连接到电源， 从而使上拉电阻 22将第五端口 28的电平拉高， 第一管脚模式选择单元 11输出信号控制第一选择器 110通过反相器 19输出信号， 第二管脚模 式选择单元 13输出信号控制第二选择器 111输出接地信号。在这一模式 下， 当 I2C总线输出单元 14输出高电平时， 第二端口 25为低电平， 三 态緩沖器 21被阻止， 第五端口 28被上拉电阻 22拉高为高电平， 这样 管脚也输出高电平； 当 I2C总线输出单元 14输出低电平时， 第二端口 25为高电平， 三态緩沖器 21将第二选择器 111输出的接地信号送到第 五端口 28, 这样管脚也输出低电平， 从而实现 I2C的输出功能。 此外， 管脚的输入信号可以通过緩沖器 20输入到 I2C输入单元 16, 实现 I2C 的输入功能。
将管脚作为 GPIO接口使用时， I2C总线接口管脚上拉电阻使能单 元 18输出信号使开关 23断开， 第一管脚模式选择单元 11输出信号控 制第一选择器 110输出 GPIO输出使能单元 12的输出信号，第二管脚模 式选择单元 13输出信号控制第二选择器 111输出 GPIO输出单元 17的 输出信号。 在这一模式下， 当 GPIO输出使能单元 12输出高电平时， 第 二端口 25为高电平， 三态緩沖器 21将第二选择器 111输出的 GPIO信 号输出单元 17的输出信号送到第五端口 28, 使管脚输出 GPIO输出单 元 17的输出信号，从而实现 GPO功能； 当 GPIO输出使能单元 14输出 低电平时， 第二端口 25为低电平， 三态緩沖器 21被阻止， 管脚的输入 信号可以通过緩沖器 20输入到 GPIO信号输入单元 15, 实现 GPI功能。
在本发明实施例中， I2C总线接口管脚上拉电阻使能单元 18、 GPIO 输出使能单元 12、 I2C总线输出单元 14、 GPIO信号输出单元 17、 I2C 总线输入单元 16、 GPIO信号输出单元 17、 第一管脚模式选择单元 11、 以及第二管脚模式选择单元 13 可以是采用寄存器实现， 各个单元的输 入信号可以是由 SOC的其他内部电路提供。
例如， 在具体实现时， I2C总线接口管脚上拉电阻使能单元 18、 第 一管脚模式选择单元 11、 第二管脚模式选择单元 13所输出的控制信号 可以是由 SOC内的微处理器提供。
表 1为双向 PAD单元 10的逻辑真值表。
Figure imgf000009_0001
0 1 0 输出低电平 逻辑与 28相同 GPO
0 1 1 输出高电平 逻辑与 28相同 GPO
1 0 0 上拉高电平 逻辑与 28相同 I2C总线接口
1 0 1 上拉高电平 逻辑与 28相同 应用中应避免
1 1 0 输出低电平 逻辑与 28相同 I2C总线接口
1 1 1 输出高电平 逻辑与 28相同 应用中应避免 表 1
在本发明第二实施例的片上***中， 第一接口电路具有如图 6和图 7所示的结构， 其中的 I2C总线输入单元 16为 SDA信号输入单元； I2C 总线输出单元为 SDA信号输出单元，而第二接口电路可以是常规的 I2C 总线接口电路，对应于 SCL信号。本实施例能够将第一管脚分时复用为 I2C总线接口模式或 GPIO接口模式。
在本发明第三实施例的片上***中， 第一接口电路具有如图 6和图 7所示的结构， 其中的 I2C总线输入单元 16为 SCL信号输入单元； I2C 总线输出单元为 SCL信号输出单元， 而第二接口电路可以是常规的 I2C 总线接口电路， 对应于 SDA信号。 本实施例同样能够将第一管脚分时 复用为 I2C总线接口模式或 GPIO接口模式。
本发明还提供实现管脚分时复用的方法的实施例。
本发明一实施例的实现管脚分时复用的方法能将片上*** SOC 的 至少一个管脚分时复用为第一接口模式或第二接口模式，其中所述 SOC 包括第一接口电路、 第一管脚、 第二接口电路及第二管脚； 所述第一接 口电路包括第一双向焊垫单元、 第一接口模式的第一信号接口单元以及 所述第二接口模式的接口单元； 所述第二接口电路包括第二双向焊垫单 元、 以及所述第一接口模式的第二信号接口单元， 所述方法包括：
分时选择所述第一信号接口单元的输出端或所述第二接口模式的 接口单元的输出端经所述第一双向垫焊单元与所述第一管脚连接。
可选的， 第一双向焊垫单元包括上拉电阻和开关单元， 该上拉电阻 的一端与所述第一管脚连接， 另一端通过所述开关单元与电源连接； 分 时选择所述第一信号接口单元的输入端或所述第二接口模式的接口单 元的输出端经所述第一双向垫焊单元与所述第一管脚连接包括分时执 行 SA、 SB其中之一：
SA、控制所述开关单元闭合， 并选择所述第一信号接口单元的输出 端通过所述第一双向垫焊单元与所述第一管脚连接；
SB、 控制所述开关单元断开， 并选择所述第二接口模式的接口单元 的输出端通过所述第一双向垫焊单元与所述第一管脚连接。
图 8 示出本发明第四实施例提供一种将具有 I2C 总线接口模式的 SOC管脚分时复用为 GPIO使用的方法的流程图， 本实施例的 SOC可 以具有本发明第一实施例的片上***的特征， 本实施例方法包括：
步骤 801、按照 SOC管脚作为 I2C总线接口使用的过程将对应 SDA 信号的管脚和对应 SCL信号的管脚配置为 I2C接口模式使用后，使这两 个管脚处于空闲状态， 即高电平状态；
步骤 802、按照 SOC管脚作为 GPIO使用的过程，将对应 SCL信号 的 SOC管脚配置成 GPIO接口模式， 并使该管脚输出低电平；
在具体配置时，可以按照使 GPIO信号输出单元输出低电平使 GPIO 输出使能单元使能（选择 GPO功能）、 使 I2C总线接口管脚上拉电阻非 使能（使上拉电阻与电源断开） 的顺序依次进行；
步骤 803、 按照 SOC管脚作为 GPIO使用的过程， 将对应 SDA信 号的 SOC管脚配置成 GPIO接口模式；
根据图 所示的 I2C总线协议时序图可以得知，在对应 SCL信号的 SOC管脚为低电平时，对应 SDA信号的 SOC管脚的高低电平变化不会 引起 I2C总线接口器件的误动作， 因此在对应 SCL信号的 SOC管脚为 低电平的过程中， 将对应 SDA信号的 SOC管脚配置成 GPIO接口模式 后，就可以在对应 SDA信号的管脚上进行 GPIO的信号传输，实现 GPIO 功能；
步骤 804、 对应 SDA信号的 SOC管脚作为 GPIO使用完成后， 按 照 SOC管脚作为 I2C总线接口使用的过程， 将其配置为 I2C接口模式， 并将对应 SCL信号的 SOC管脚配置为 I2C接口模式进行下一次 I2C总 线操作。
图 9 示出本发明第五实施例提供一种将具有 I2C 总线接口模式的 SOC管脚分时复用为 GPIO使用的方法的流程图， 本实施例的 SOC可 以具有本发明第一实施例的片上***的特征， 本实施例方法包括：
步骤 901、按照 SOC管脚作为 I2C总线接口使用的过程使对应 SDA 信号的 SOC管脚和对应 SCL信号的 SOC管脚配置为 I2C接口模式使用 后， 使这两个管脚处于空闲状态， 即高电平状态；
步骤 902、 按照 SOC管脚作为 GPIO使用的过程， 将对应 SDA信 号的 SOC管脚配置成 GPIO接口模式， 并使该管脚输出高电平；
在具体配置时， 可以按照使将 GPIO信号输出单元输出高电平、 将 GPIO输出使能单元 12使能（选择 GPO功能 )使 I2C总线接口管脚上 拉电阻使能单元 18使能（使上拉电阻与电源导通） 的顺序依次进行； 步骤 903、按照 SOC管脚作为 GPIO使用的过程，将对应 SCL信号 的 SOC管脚配置成 GPIO接口模式；
根据图 2所示的 I2C总线协议时序图可以得知， 在对应 SDA信号 的 SOC管脚为高电平时，对应 SCL信号的 SOC管脚的高低电平变化不 会引起 I2C总线接口器件的误动作， 因此在对应 SDA信号的 SOC管脚 为高电平的过程中， 将对应 SCL信号的 SOC管脚配置成 GPIO接口模 式后， 就可以在对应 SCL信号的管脚上进行 GPIO 的信号传输， 实现 GPIO功能；
步骤 904、对应 SCL信号的 SOC管脚作为 GPIO使用完成后，按照 SOC管脚作为 I2C总线接口使用的过程， 将其配置为 I2C接口模式， 并 将对应 SDA信号的 SOC管脚配置为 I2C总线接口模式，进行下一次 I2C 总线操作；
在本步骤中，将对应 SDA信号的 SOC管脚恢复为 I2C接口使用时， 可以按照使 I2C总线接口管脚上拉电阻使能单元 18使能（使上拉电阻 与电源连通）、 使 GPIO输出使能单元非使能（也就是输出低电平 )的顺 序依次进行。
在本发明管脚分时复用方法的另一实施例中， SOC可以具有本发明 第二实施例的片上***的特征， 本实施例方法包括：
将对应 SDA信号的管脚和对应 SCL信号的管脚作为 I2C接口模式 使用后， 使这两个管脚处于空闲状态， 即高电平状态；
使对应 SCL信号的 SOC管脚输出低电平；
按照 SOC管脚作为 GPIO使用的过程，将对应 SDA信号的 SOC管 脚配置成 GPIO接口模式， 实现 GPIO功能；
对应 SDA信号的 SOC管脚作为 GPIO使用完成后，按照 SOC管脚 作为 I2C总线接口使用的过程，将其配置为 I2C接口模式，并将对应 SCL 信号的 SOC管脚恢复为信号传输状态进行下一次 I2C总线操作。
在本发明管脚分时复用方法的再一实施例中， SOC可以具有本发明 第三实施例的片上***的特征， 本实施例方法包括：
将对应 SDA信号的管脚和对应 SCL信号的管脚作为 I2C接口模式 使用后， 使这两个管脚处于空闲状态， 即高电平状态；
使对应 SDA信号的管脚输出高电平； 按照 SOC管脚作为 GPIO使用的过程， 将对应 SCL信号的 SOC管 脚配置成 GPIO接口模式， 实现 GPIO功能；
对应 SCL信号的 SOC管脚作为 GPIO使用完成后， 按照 SOC管脚 作为 I2C总线接口使用的过程，将其配置为 I2C接口模式，并将对应 SDA 信号的 SOC管脚恢复为 I2C信号传输状态进行下一次 I2C总线操作。
I2C总线接口的数据传输虽然也可能会影响 GPIO的误动作， 但是 由于 GPIO通常在 SOC中用作外部存储设备的片选信号、显示设备的使 能信号等， 所以其必须和其他多个信号共同配合才能引起相应 GPIO的 外部设备误动作， 所以引起误操作的可能性不大， 本发明不再讨论。
综上， 随着 SOC的功能越来越复杂， 其 SOC管脚的接口模式的数 量也越来越多，如何在实现同样的接口功能情况下尽可能减少 SOC管脚 的数目，对 SOC的设计也越来越重要。本发明提供的电路及方法就是使 一个 SOC管脚实现多种接口模式，在不同的时间实现不同接口模式的功 能， 以达到减少 SOC管脚数目的目的， 使得 SOC更小封装成为可能， 从而使 SOC的设计更为筒易和方便。
因此， 本发明提供的电路及方法不仅有效降低了生产成本和提高生 产良率， 而且可以提供更加便捷的 SOC及其应用。
以上所述的具体实施例， 对本发明的目的、 技术方案和有益效果进 行了进一步详细说明， 所应理解的是， 以上所述仅为本发明的具体实施 例而已， 并不用于限制本发明， 凡在本发明的精神和原则之内， 所做的 任何修改、 等同替换、 改进等， 均应包含在本发明的保护范围之内。

Claims

权利要求书
1、 一种片上***， 其特征在于， 所述片上***能将至少一个管脚 分时复用为第一接口模式或第二接口模式， 所述片上***包括第一接口 电路、 第一管脚、 第二接口电路及第二管脚；
所述第一接口电路包括第一双向焊垫单元、 以及第一接口模式的第 一信号接口单元， 第一双向焊垫单元的输出侧端口与所述第一管脚连 接；
所述第二接口电路包括第二双向焊垫单元、 以及第一接口模式的第 二信号接口单元， 所述第二信号接口单元经第二双向焊垫单元与所述第 二管脚连接；
所述第一接口电路还包括选择单元和所述第二接口模式的接口单 元， 所述选择单元用于分时选择所述第一信号接口单元的输出端或所述 第二接口模式的接口单元的输出端与所述第一双向垫焊单元的输入侧 端口连通。
2、 如权利要求 1 所述的片上***， 其特征在于， 所述第一双向焊 垫单元包括上拉电阻和开关单元， 该上拉电阻的一端与第一双向焊垫单 元的输出侧端口连接， 另一端通过所述开关单元与电源连接；
当所述开关单元闭合时， 所述选择单元选择所述第一信号接口单元 的输出端与所述第一双向焊垫单元的输入侧端口连通；
当所述开关单元断开时， 所述选择单元选择所述第二接口模式的接 口单元的输出端与所述第一双向垫焊单元的输入侧端口连通。
3、 如权利要求 2所述的片上***， 其特征在于， 所述第一信号接 口单元包括第一信号输出单元和第一信号输入单元； 所述第二接口模式 的接口单元包括第二接口模式输出使能单元、 第二接口模式信号输出单 元和第二接口模式信号输入单元； 所述选择单元包括第一选择器和第二 选择器； 所述第一双向焊垫单元的输入侧端口包括第二端口、 第三端口 和第四端口；
所述第二接口模式输出使能单元的输出端与第一选择器的一个输 入端连接， 所述第一信号输出单元的输出端经一个反向器与第一选择器 的另一个输入端连接， 第一选择器的输出端与所述第二端口连接； 所述第二接口模式信号输出单元的输出端与第二选择器的一个输 入端连接， 第二选择器的另一个输入端接地， 第二选择器的输出端与所 述第三端口连接；
所述第二接口模式信号输入单元的输入端和第一信号输入单元的 输入端分别与所述第四端口连接。
4、 如权利要求 3 所述的片上***， 其特征在于， 所述第一双向焊 垫单元包括緩沖器和三态緩沖器；
所述緩沖器的输入端与第一双向焊垫单元的输出侧端口连接， 输出 端与所述第四端口连接；
所述三态緩沖器的输入端与所述第三端口连接， 控制端与所述第二 端口连接， 输出端与所述第一双向焊垫单元的输出侧端口连接。
5、 如权利要求 1 所述的片上***， 其特征在于， 所述第二信号接 口单元经第二双向焊垫单元与所述第二管脚连接为：
所述第二信号接口单元的输出端与第二双向焊垫单元的输入侧端 口相连接， 所述第二双向焊垫单元的输出侧端口与所述第二管脚连接。
6、 如权利要求 1 所述的片上***， 其特征在于， 所述第二信号接 口单元与第二双向焊垫单元之间包括选择单元； 所述第二信号接口单元 经第二双向焊垫单元与所述第二管脚连接具体是：
所述第二信号接口单元的输出端与该选择单元的输入端连接， 该选 择单元的输出端与第二双向焊垫单元的输入侧端口相连接， 第二双向焊 垫单元的输出侧端口与所述第二管脚连接。
7、 如权利要求 2所述的片上***， 其特征在于， 所述第一接口模 式为内部集成电路总线模式， 第二接口模式为通用输入输出模式。
8、 如权利要求 7 所述的片上***， 其特征在于， 所述第一信号为 数据信号， 第二信号为时钟信号。
9、 如权利要求 7 所述的片上***， 其特征在于， 所述第一信号为 时钟信号， 第二信号为数据信号。
10、 一种实现管脚分时复用的方法， 能将片上***的至少一个管脚 分时复用为第一接口模式或第二接口模式， 其特征在于， 其中所述片上 ***包括第一接口电路、 第一管脚、 第二接口电路及第二管脚； 所述第 一接口电路包括第一双向焊垫单元、 第一接口模式的第一信号接口单元 以及所述第二接口模式的接口单元； 所述第二接口电路包括第二双向焊 垫单元、 以及所述第一接口模式的第二信号接口单元； 其中， 所述方法 包括：
分时选择所述第一信号接口单元的输出端或所述第二接口模式的 接口单元的输出端经所述第一双向垫焊单元与所述第一管脚连接。
11、 如权利要求 10 所述的方法， 其特征在于， 所述第一双向焊垫 单元包括上拉电阻和开关单元， 该上拉电阻的一端与所述第一管脚连 接， 另一端通过所述开关单元与电源连接；
所述分时选择所述第一信号接口单元的输入端或所述第二接口模 式的接口单元的输出端经所述第一双向垫焊单元与所述第一管脚连接 包括分时执行 SA、 SB其中之一：
SA、控制所述开关单元闭合， 并选择所述第一信号接口单元的输出 端经所述第一双向垫焊单元与所述第一管脚连接； SB、 控制所述开关单元断开， 并选择所述第二接口模式的接口单元 的输出端经所述第一双向垫焊单元与所述第一管脚连接。
12、 如权利要求 11 所述的方法， 其特征在于， 所述第一信号为数 据信号， 所述第二信号为时钟信号；
所述方法在控制所述开关单元闭合， 并选择所述第一信号接口单元 的输出端经所述第一双向垫焊单元与所述第一管脚连接之后包括： 使所述第二管脚输出低电平；
控制所述开关单元断开， 并选择所述第二接口模式的接口单元的输 出端经所述第一双向垫焊单元与所述第一管脚连接。
13、 如权利要求 11 所述的方法， 其特征在于， 所述第一信号为时 钟信号， 所述第二信号为数据信号；
所述方法在控制所述开关单元闭合， 并选择所述第一信号接口单元 的输出端经所述第一双向垫焊单元与所述第一管脚连接之后包括： 使所述第二管脚输出高电平；
控制所述开关单元断开， 并选择所述第二接口模式的接口单元的输 出端经所述第一双向垫焊单元与所述第一管脚连接。
14、 如权利要求 11 所述的方法， 其特征在于， 所述第一接口模式 为内部集成电路总线模式， 第二接口模式为通用输入输出模式。
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