CN111766505B - 一种集成电路的扫描测试装置 - Google Patents

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Abstract

本发明公开了一种集成电路的扫描测试装置，通过在现有技术中EDT压缩设计的基础上，在***输入管脚和解压缩模块之间设置第一分时复用模块，在压缩模块和***输出管脚之间设置第二分时复用模块，在解压缩模块将解压缩得到的测试激励信号同时输入扫描链模块中的各扫描链的基础上，进一步将压缩后的测试激励信号分时段输入不同的测试组中的解压缩模块，在压缩模块将测试响应信号压缩后，再分时段输出压缩后的测试响应信号。通过对扫描链进行分时段测试的方式，进一步对***输入管脚和***输出管脚进行复用，减小了所需的压缩比，从而降低了解压缩模块和压缩模块的复杂度，在集成电路规模增大后避免了压缩难度提升，解决了芯片测试管脚不足的问题。

Description

一种集成电路的扫描测试装置
技术领域
本发明涉及电路测试技术领域，特别是涉及一种集成电路的扫描测试装置。
背景技术
图1为现有技术中一种未压缩的扫描链结构示意图。
可测试性技术是解决超大规模集成电路测试的有效途径。扫描链测试技术属于可测试性技术中的一种，是将电路中的触发器标准单元用具有扫描功能的触发器单元替换，然后将前一级触发器的输出连接到下一级触发器的数据输入端，形成一个从输入到输出的流水线，称为测试扫描寄存器链，如图1所示，扫描链模块102的输入端与输入管脚101连接，扫描链模块102的输出端与输出管脚103连接，在扫描链模块102中，从链首寄存器到链尾寄存器由无数个寄存器组成一条测试扫描寄存器链(简称扫描链)，共有多条这样的扫描链。通过对扫描链中寄存器的时钟端和串行输入数据的控制，可以实现对电路中组合逻辑和时序元件的测试。
随着半导体生产工艺进入深微亚米时代，芯片的工作频率越来越高以后，基于单固定故障的扫描测试方法和故障模型已经不能覆盖到全部的生产制造缺陷，因此采用基于功能时钟频率的实速(at-speed)扫描测试来尽可能多的捕获制造缺陷。片上***(Systemon a Chip，SoC)规模不断增加，单个芯片上集成的晶体管数目越来越多，伴随着扫描测试模式的增加，所生成测试激励信号的容量、测试所需要的输入输出(Input/Output，I/O)端口数目以及测试时间随之巨量增加，庞大的测试数据量会导致过长的测试时间，也可能超出自动测试设备(Automatic Test Equipment，ATE)的容量，这对片上***测试和验证提出了严峻的考验。如果采用如图1所示的测试方案，则扫描寄存器的数目和扫描链的个数决定了扫描链的长度，整芯片可用于测试的扫描链数目非常少，而扫描寄存器的数量相当大，因此会导致扫描链的长度很长，直接导致测试时间的增加。
图2为现有技术中一种采用EDT压缩技术的扫描链结构示意图。
芯片测试的目标就是用最低的成本来完成高质量的测试。预期的测试质量主要包括：较高的故障覆盖率和芯片良品率，较低的性能损耗；而低成本的宗旨就是：尽量少的测试数据和硬件电路开销、尽量短的测试时间及小的测试功耗。目前采用对生成的测试激励信号进行压缩的方式来解决这一问题，如图2所示，目前业界常采用嵌入式确定性测试(Embedded Deterministic Test，EDT)压缩技术，通过在***输入管脚101和扫描链模块102之间设置解压缩模块201，在扫描链模块102和***输出管脚103之间设置压缩模块202，实现对输入测试激励矢量的解压缩和输出测试响应的压缩。其核心思想是在获得更高的数据压缩率的情况下，用尽可能少的扫描通道来控制内部尽可能多的扫描链，并获得相近的测试覆盖率，从而降低对测试机台容量的需求，降低测试成本。
采用EDT压缩的设计和传统扫描链测试一样，可以直接控制扫描通道内部的扫描链，从而节省测试端口并达到测试的目的。但随着芯片规模的不断攀升，测试端口越来越少的情况下，一味地对扫描链进行压缩，反而会增加压缩和解压缩相关的逻辑和控制信号，同时复杂的解压缩逻辑也会影响解压缩的时间和生成测试激励信号的时间，不利于芯片可测试性发展的目标。
在集成电路扫描测试中，如何适应电路规模的增大，是本领域技术人员需要解决的技术问题。
发明内容
本发明的目的是提供一种集成电路的扫描测试装置，用于在EDT压缩设计的基础上进一步优化集成电路的扫描测试，降低大规模集成电路测试的电路复杂度。
为解决上述技术问题，本发明提供一种集成电路的扫描测试装置，包括：***输入管脚，第一分时复用模块，解压缩模块，扫描链模块，压缩模块，第二分时复用模块和***输出管脚；
其中，所述第一分时复用模块的输入端与所述***输入管脚的输出端连接，所述第一分时复用模块的输出端与所述解压缩模块的输入端连接，用于将自所述***输入管脚接收的压缩后的测试激励信号分时输送至不同测试组；
一个所述测试组对应一个或多个所述解压缩模块，所述解压缩模块的输入端与所述第一分时复用模块的输出端连接，用于对所述压缩后的测试激励信号进行解压缩得到对不同的扫描链的测试激励信号；
所述扫描链模块的输入端与所述解压缩模块的输出端连接，所述扫描链模块包括多个所述扫描链；
所述压缩模块的输入端与所述扫描链模块的输出端连接，用于将所述扫描链的测试响应信号进行压缩得到压缩后的测试响应信号；
所述第二分时复用模块的输入端与所述压缩模块的输出端连接，所述第二分时复用模块的输出端与所述***输出管脚连接，用于将所述压缩后的测试响应信号分时输出。
可选的，所述第一分时复用模块具体包括：第一选择寄存器，第一数据选择器和第一缓存寄存器；
其中，所述第一选择寄存器的时钟引脚通过***时钟管脚连接时钟源，所述第一选择寄存器的数据输出端分别与各所述第一数据选择器的选通引脚连接，用于在同一时刻仅选通一个所述测试组对应的第一数据选择器；
一个所述测试组对应的第一数据选择器与所述***输入管脚一一对应，且对应的所述第一数据选择器的数据输入端与所述***输入管脚的输出端连接；
所述第一缓存寄存器与所述第一数据选择器一一对应，且对应的所述第一缓存寄存器的数据输入端与所述第一数据选择器的数据输出端连接，所述第一缓存寄存器的数据输出端与所述解压缩模块的输入端连接。
可选的，所述第一分时复用模块还包括：分频寄存器和第二缓存寄存器；
其中，所述第二缓存寄存器设于所述第一缓存寄存器与所述解压缩模块之间，所述第二缓存寄存器的数据输入端与所述第一缓存寄存器的数据输出端一一对应连接，所述第二缓存寄存器的数据输出端与所述解压缩模块的输入端连接；
所述分频寄存器的时钟引脚与所述时钟引脚连接，所述分频寄存器的数据输出端与各所述第二缓存寄存器的时钟引脚连接。
可选的，所述测试组的数量具体为两个；
所述第一选择寄存器的数据输出端还通过第一非门电路与所述第一选择寄存器的数据输入端连接。
可选的，所述第一分时复用模块还包括：设于所述***输入管脚的输出端和所述第一数据选择器的数据输入端之间的第一打拍寄存器，所述第一打拍寄存器的时钟引脚与所述***时钟管脚连接。
可选的，所述第二分时复用模块具体包括：第二选择寄存器和第二数据选择器；
其中，所述第二选择寄存器的时钟引脚通过***时钟管脚连接时钟源，所述第二选择寄存器的数据输出端分别与各所述第二数据选择器的选通引脚连接，用于在同一时刻仅选通一个所述测试组；
一个所述测试组对应的第二数据选择器与所述***输出管脚一一对应，且对应的所述第二数据选择器的数据输出端与所述***输出管脚的输入端连接，所述第二数据选择器的数据输入端与所述压缩模块的输出端连接。
可选的，所述测试组的数量具体为两个；
所述第二选择寄存器的数据输出端还通过第二非门电路与所述第二选择寄存器的数据输入端连接。
可选的，所述第二分时复用模块还包括：设于所述第二数据选择器的数据输出端和所述***输出管脚的输入端之间的第二打拍寄存器，所述第二打拍寄存器的时钟引脚与所述***时钟管脚连接。
可选的，所述第一分时复用模块的输入频率和所述第二分时复用模块的输出频率均为所述扫描链模块的测试频率的预设倍数，所述预设倍数与所述测试组的数量相同。
可选的，还包括：自动激励模块；
所述自动激励模块的输出端与所述***输入管脚的输入端连接，用于向所述***输入管脚输入所述压缩后的测试激励信号；所述自动激励模块的输入端与所述***输出管脚的输出端连接，用于接收所述压缩后的测试响应信号。
本发明所提供的集成电路的扫描测试装置，通过在现有技术中EDT压缩设计的基础上，在***输入管脚和解压缩模块之间设置第一分时复用模块，在压缩模块和***输出管脚之间设置第二分时复用模块，在解压缩模块将解压缩得到的测试激励信号同时输入扫描链模块中的各扫描链的基础上，进一步将压缩后的测试激励信号分时段输入不同的测试组中的解压缩模块，在压缩模块将测试响应信号压缩后，再分时段输出压缩后的测试响应信号。通过这种对扫描链进行分时段测试的方式，进一步对***输入管脚和***输出管脚进行复用，减小了所需的压缩比，从而降低了解压缩模块和压缩模块的复杂度，在集成电路规模增大后避免了压缩难度提升，解决了芯片测试管脚不足的问题。
附图说明
为了更清楚的说明本发明实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中一种未压缩的扫描链结构示意图；
图2为现有技术中一种采用EDT压缩技术的扫描链结构示意图；
图3为本发明实施例提供的一种集成电路的扫描测试装置的结构示意图；
图4为本发明实施例提供的一种EDT逻辑的扫描链工作信号波形图；
图5为本发明实施例提供的一种第一分时复用模块的结构示意图；
图6为本发明实施例提供的一种第二分时复用模块的结构示意图；
其中，101为***输入管脚，102为扫描链模块，103为***输出管脚，201为解压缩模块，202为压缩模块，301为第一分时复用模块，302为第二分时复用模块。
具体实施方式
本发明的核心是提供一种集成电路的扫描测试装置，用于在EDT压缩设计的基础上进一步优化集成电路的扫描测试，降低大规模集成电路测试的电路复杂度。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图3为本发明实施例提供的一种集成电路的扫描测试装置的结构示意图；图4为本发明实施例提供的一种EDT逻辑的扫描链工作信号波形图。
如图3所示，本发明实施例提供的集成电路的扫描测试装置包括：***输入管脚101，第一分时复用模块301，解压缩模块201，扫描链模块102，压缩模块202，第二分时复用模块302和***输出管脚103；
其中，第一分时复用模块301的输入端与***输入管脚101的输出端连接，第一分时复用模块301的输出端与解压缩模块201的输入端连接，用于将自***输入管脚101接收的压缩后的测试激励信号分时输送至不同测试组；
一个测试组对应一个或多个解压缩模块201，解压缩模块201的输入端与第一分时复用模块301的输出端连接，用于对压缩后的测试激励信号进行解压缩得到对不同的扫描链的测试激励信号；
扫描链模块102的输入端与解压缩模块201的输出端连接，扫描链模块102包括多个扫描链；
压缩模块202的输入端与扫描链模块102的输出端连接，用于将扫描链的测试响应信号进行压缩得到压缩后的测试响应信号；
第二分时复用模块302的输入端与压缩模块202的输出端连接，第二分时复用模块302的输出端与***输出管脚103连接，用于将压缩后的测试响应信号分时输出。
基于EDT压缩逻辑，解压缩模块201将自***输入管脚101接收到的压缩后的测试激励信号解压缩，送给扫描链模块102中的扫描链，扫描链输出的测试响应信号通过压缩模块202压缩后输出。在扫描测试过程中，可以分为加载/卸载、移位和捕获三个阶段，EDT逻辑及扫描链工作信号波形图如图4所示。
在加载/卸载阶段，EDT逻辑处于复位状态，此时的测试激励信号还未经扫描链加载到扫描电路中，压缩逻辑时钟信号有效，压缩逻辑更新信号也处于高电平状态，此时的扫描测试时钟无效；
在移位阶段，测试激励信号需要加载到扫描电路中，此时的压缩逻辑时钟和扫描测试时钟均有效，并且扫描测试使能信号有效。
在捕获阶段，加载到扫描链上的测试数据在扫描测试时钟的作用下加载到设计的组合逻辑部分，压缩逻辑时钟信号处于无效状态。
因此，采用EDT压缩的设计和传统扫描链测试一样，可以直接控制扫描通道内部的扫描链，从而节省测试端口并达到测试的目的。
随着芯片规模的不断攀升，测试端口越来越少的情况下，一味地对扫描链进行压缩，反而会增加压缩和解压缩相关的逻辑和控制信号，同时复杂的解压缩逻辑也会影响解压缩的时间和生成测试激励信号的时间，不利于芯片可测试性发展的目标。
根据下式：
Figure BDA0002563927710000071
Figure BDA0002563927710000072
可以看出，在扫描链的数量一定的条件下，增加***输入输出管脚(I/O管脚)的数量可以减小扫描链的压缩比，从而简化压缩和解压缩逻辑，自动测试激励信号(由测试激励信号组成)生成就更加容易，从而减少测试激励信号数。
根据下式：
Figure BDA0002563927710000073
测试时间主要受测试激励信号数，扫描链移位周期数以及扫描链的频率的影响，而扫描链移位周期数取决于扫描链长。因此在扫描链长和扫描链移位频率一定的情况下，减少测试激励信号数即可以缩短芯片的测试时间，达到预期的目的。
基于此，在本发明实施例提供的集成电路的扫描测试装置在现有技术中EDT压缩设计的基础上，在***输入管脚101和解压缩模块201之间设置第一分时复用模块301，在压缩模块202和***输出管脚103之间设置第二分时复用模块302，将扫描链划分测试组，一个测试组对应一个或多个解压缩模块201。在解压缩模块201将解压缩得到的测试激励信号同时输入扫描链模块102中的各扫描链的基础上，进一步将压缩后的测试激励信号分时段输入不同的测试组，在压缩模块202将测试响应信号压缩后，分时段输出压缩后的测试响应信号，从而起到减少所需测试激励信号的数量的目的。
在具体实施中，根据芯片测试的逻辑关联性和独立性，将扫描链模块102划分为规模相当的子模块(一个子模块对应一个测试组)进行分时段测试。充分利用***输入管脚101和***输出管脚103，在保证合理压缩比和覆盖率的前提下，尽量简化测试设计。
可以通过多路复用选择器和选择寄存器来实现第一分时复用模块301和第二分时复用模块302的分时复用功能，由选择寄存器在不同的时段选通多路复用选择器对应不同解压缩器(或压缩器)的引脚，在选通时，通过***输入管脚101向被选通的测试组的解压缩模块201输入压缩后的测试激励信号，由被选通的测试组的压缩模块202向***输出管脚103输出压缩后的测试响应信号。多路复用选择器的选择端由扫描链模块102中的子***的个数来决定，可以由用户自定义寄存器来控制选择哪一个子***进行测试，如将扫描链模块102划分为子***A/B/C/D，则由两位自定义寄存器即可控制多路复用选择器的选择端。
除了将第一分时复用模块301设于***输入管脚101与解压缩模块201之间，复用***输入管脚101，将第二分时复用模块302设于压缩模块202与***输出管脚103之间，复用***输出管脚103之外，视设计需要，还可以将第一分时复用模块301设于解压缩模块201和扫描链模块102之间以实现解压缩模块201的分时复用，将第二分时复用模块302设于扫描链模块102与压缩模块202之间，实现压缩模块202的分时复用。
图5为本发明实施例提供的一种第一分时复用模块的结构示意图。
在上述实施例的基础上，第一分时复用模块301具体可以包括：第一选择寄存器，第一数据选择器和第一缓存寄存器；
其中，第一选择寄存器的时钟引脚通过***时钟管脚连接时钟源，第一选择寄存器的数据输出端分别与各第一数据选择器的选通引脚连接，用于在同一时刻仅选通一个测试组对应的第一数据选择器；
一个测试组对应的第一数据选择器与***输入管脚101一一对应，且对应的第一数据选择器的数据输入端与***输入管脚101的输出端连接；
第一缓存寄存器与第一数据选择器一一对应，且对应的第一缓存寄存器的数据输入端与第一数据选择器的数据输出端连接，第一缓存寄存器的数据输出端与解压缩模块201的输入端连接。
在具体实施中，根据将扫描链模块102所划分的子***的数量，即测试组的数量，确定第一选择寄存器的类型、第一数据选择器的数量和第一缓存寄存器的数量。
其中，第一选择寄存器用于选通不同的测试组。如共有两个测试组，则第一选择寄存器具有一个选择端即可；如共有三至四个测试组，则第一选择寄存器具有两个选择端即可……以此类推。第一选择寄存器以***时钟管脚输入的时钟频率进行不同测试组的切换，在配置第一选择寄存器时配置相应的切换逻辑。
对于每个测试组，第一数据选择器的数量和***输入管脚101的数量一致。第一数据选择器用于在被选通时传输测试激励信号，在未被选通时关闭所在的传输通道。
第一缓存寄存器可以采用常用的寄存器，用于将压缩后的测试激励信号发送至解压缩模块201。
扫描链模块102的测试频率和解压缩模块201输出测试激励信号的频率一致(解压缩模块201输出测试激励信号的频率不应超过扫描链模块102的最大测试频率)。经过第一数据选择器和第一缓存寄存器进行分时复用后，输入解压缩模块201的时钟频率将与自***输入管脚101输入的压缩后的测试激励信号的时钟频率不同，具体来说，后者是前者的预设倍数，该预设倍数即为测试组的数量。故解压缩模块201应该连接另一输入频率缩小后的时钟信号，以契合自第一缓存寄存器输出的压缩后的测试激励信号。
此外，还可以采用另一种方式更优化的解决该问题，即如图5所示，第一分时复用模块301还包括：分频寄存器和第二缓存寄存器；
其中，第二缓存寄存器设于第一缓存寄存器与解压缩模块201之间，第二缓存寄存器的数据输入端与第一缓存寄存器的数据输出端一一对应连接，第二缓存寄存器的数据输出端与解压缩模块201的输入端连接；
分频寄存器的时钟引脚与时钟引脚连接，分频寄存器的数据输出端与各第二缓存寄存器的时钟引脚连接。
分频寄存器和第一选择寄存器连接同一时钟源，从而有助于二者输出同步的时钟信号，使二者的时钟偏差降低到最小。根据测试组的数量决定的输入频率缩小的倍数，设置分频寄存器向解压缩模块201提供将时钟源输入频率提供缩小后的时钟信号，时钟源输入频率是分频寄存器输入频率的预设倍数，预设倍数即为测试组的数量。
而为了保证数据流的稳定，在第一缓存寄存器和解压缩模块201之间设置第二缓存寄存器。第二缓存寄存器可以和第一缓存寄存器采用同样类型的寄存器。第二缓存寄存器基于分频寄存器提供的时钟信号来输出压缩后的测试激励信号给解压缩模块201。
此外，如图5所示，第一分时复用模块301还可以包括：设于***输入管脚101的输出端和第一数据选择器的数据输入端之间的第一打拍寄存器，第一打拍寄存器的时钟引脚与***时钟管脚连接。当***输入管脚101与扫描链模块102之间的物理距离较长时，较长的传输链路会存在更多的信号干扰，故在***输入管脚101和第一数据选择器之间设置第一打拍寄存器以优化输入数据通道。视***输入管脚101和第一数据选择器之间物理距离的长短，可以选择不设置第一打拍寄存器、设置一个第一打拍寄存器或设置多个第一打拍寄存器。若设置多个第一打拍寄存器，则处于同一传输链路上的第一打拍寄存器之间的数据输入端和数据输出端之间串联，首个第一打拍寄存器的数据输入端与***输入管脚101的输出端连接，末尾的第一打拍寄存器的数据输出端与第一数据选择器的数据输入端连接。
图5提供了一种在存在三个***输入管脚101的条件下设置两个测试组的方案。将扫描链模块102分为两个子***，一个子***对应一个测试组，一个子***对应一个或多个解压缩模块201。
第一选择寄存器实现对两个测试组的选通的方式可以如图5所示，第一选择寄存器的数据输出端还通过第一非门电路与第一选择寄存器的数据输入端连接，从而在时钟引脚接收到脉冲信号时，第一选择寄存器的数据输出端交替输出高电平和低电平。因此通过一个选择寄存器即可实现对***输入管脚101的分时复用。
如图5所示，第一打拍寄存器的数据输出端分别与第一个测试组上的第一数据选择器的第一数据输入端、以及第二个测试组上的第一数据选择器的第二数据输入端连接。此外，第一个测试组上的第一数据选择器的第二数据输入端与相应的第一缓存寄存器的数据输出端连接，第二个测试组上的第一数据选择器的第一数据输入端与相应的第一缓存寄存器的数据输出端连接，以在对应的测试组未被选通时保持数据稳定。当第一选择寄存器为逻辑零时，***输入管脚101复用给图5中右上部分的解压缩模块201；当第一选择寄存器为逻辑一时，***输入管脚101复用给图中右下部分的解压缩模块201。需要说明的是，第一打拍寄存器与两个测试组中的第一数据选择器的连接方式并不限定于连接不同的数据输入端(如图5的连接方式)。
图6为本发明实施例提供的一种第二分时复用模块的结构示意图。
在上述实施例的基础上，第二分时复用模块302具体包括：第二选择寄存器和第二数据选择器；
其中，第二选择寄存器的时钟引脚通过***时钟管脚连接时钟源，第二选择寄存器的数据输出端分别与各第二数据选择器的选通引脚连接，用于在同一时刻仅选通一个测试组；
一个测试组对应的第二数据选择器与***输出管脚103一一对应，且对应的第二数据选择器的数据输出端与***输出管脚103的输入端连接，第二数据选择器的数据输入端与压缩模块202的输出端连接。
在具体实施中，第二分时复用模块302与第一分时复用模块301对应的，根据将扫描链模块102所划分的子***的数量，即测试组的数量，确定第二选择寄存器的类型和第一数据选择器的数量。
其中，第二选择寄存器用于选通不同的测试组。如共有两个测试组，则第二选择寄存器具有一个选择端即可；如共有三至四个测试组，则第二选择寄存器具有两个选择端即可……以此类推。选通后的测试组能够通过***输出管脚103输出压缩模块202压缩后的测试响应信号。第二选择寄存器以***时钟管脚输入的时钟频率进行不同测试组的切换，在配置第二选择寄存器时配置相应的切换逻辑。
对于每个测试组，第二数据选择器的数量和***输出管脚103的数量一致。第一数据选择器用于在被选通时传输测试激励信号，在未被选通时关闭所在的传输通道。可以复用第二数据选择器的不同数据传输通道，通过第二选择寄存器选通各第二数据选择器的不同数据传输通道。
此外，如图6所示，第二分时复用模块302还可以包括：设于第二数据选择器的数据输出端和***输出管脚103的输入端之间的第二打拍寄存器，第二打拍寄存器的时钟引脚与***时钟管脚连接。当***输出管脚103和扫描链模块102之间的物理距离较长时，为避免长链路干扰对数据时钟的影响，在第二数据选择器和***输出管脚103之间设置第二打拍寄存器，以优化输出数据通道。视第二数据选择器和***输出管脚103之间物理距离的长短，可以选择不设置第二打拍寄存器、设置一个第二打拍寄存器或设置多个第二打拍寄存器。若设置多个第二打拍寄存器，则处于同一传输链路上的第二打拍寄存器之间的数据输入端和数据输出端之间串联，首个第二打拍寄存器的数据输入端与第二数据选择器的数据输出端连接，末尾的第二打拍寄存器的数据输出端与***输出管脚103的数据输入端连接。
图6提供了一种在存在三个***输出管脚103的条件下设置两个测试组的方案。将扫描链模块102分为两个子***，一个子***对应一个测试组，一个子***对应一个或多个压缩模块202。
第二选择寄存器实现对两个测试组的选通的方式可以如图6所示，第二选择寄存器的数据输出端还通过第二非门电路与第二选择寄存器的数据输入端连接，从而在接收到高电平时钟或脉冲信号时，第二选择寄存器的数据输出端交替输出高电平和低电平。因此通过一个选择寄存器即可实现对***输出管脚103的分时复用。
在有三个***输出管脚103的条件下，可以仅设置三个第二数据选择器，两个压缩模块202的输出端分别与三个第二数据选择器的不同数据输入端连接。如图6所示，当第二选择寄存器为逻辑零时，***输出管脚103复用给图6中左上部分的解压缩模块201；当第二选择寄存器为逻辑一时，***输出管脚103复用给图中右下部分的解压缩模块201。
在上述实施例的基础中，根据划分扫描链模块102子***数量的不同，或者说划分分时复用测试组数量的不同，输入数据的时钟将按照倍数缩减后输入扫描链模块102，虽然采用分时复用的方案可以降低压缩模块202和解压缩模块201的压缩复杂度、进而可以容纳更多的扫描链，但还是有可能造成测试时间相较于原本仅采用EDT压缩技术方案的测试时间的延长。
故在本发明实施例提供的集成电路的扫描测试装置中，第一分时复用模块301的输入频率和第二分时复用模块的输出频率均为扫描链模块102的测试频率的预设倍数，预设倍数与测试组的数量相同。
以两个测试组为例，为了不增加测试时间，在***输入管脚101处对压缩后的测试激励信号的灌输采用二倍频时钟，比如若解压缩模块201、压缩模块202、扫描链模块102的移位时钟采用50MHz，则将压缩后的测试激励信号采用100MHz的时钟进行输入，第一选择寄存器在100MHz的时钟频率下，通过切换输出高低电平来将压缩后的测试激励信号轮流输入两个测试组对应的第一数据选择器中，第一缓存寄存器对选择后的压缩后的测试激励信号进行采样，第二缓存寄存器实现与解压缩模块201内部逻辑同步。采用分频寄存器来实现解压缩模块201的时钟需求，避免由于时钟不同源造成的时钟不同步的问题。
在上述实施例的基础上，为便于测试的自动进行，本发明实施例提供的集成电路的扫描测试装置还包括：自动激励模块；
自动激励模块的输出端与***输入管脚101的输入端连接，用于向***输入管脚101输入压缩后的测试激励信号；自动激励模块的输入端与***输出管脚103的输出端连接，用于接收压缩后的测试响应信号。
基于本发明实施例提供的集成电路的扫描测试装置，自动激励模块根据预设的测试要求(包括划分子***数量、测试激励信号生成逻辑、时钟频率等)，将压缩后的测试激励信号通过***输入管脚101输入，经过第一分时复用模块301将压缩后的测试激励信号交替输入不同的解压缩模块201，再经过EDT的解压缩逻辑和扫描链模块102内部的扫描链进行扫描移位、扫描捕获，捕获后得到的测试响应信号经压缩模块202压缩后，经第二分时复用模块302将对应压缩模块202输出的压缩后的测试响应信号交替通过***输出管脚103输出至自动激励模块的输入端。
将压缩后的测试响应信号进行解压缩后，将期待的测试响应信号与实际的测试响应信号进行比较，从而判断芯片能否在相应的工作频率正常工作，以此作为筛选芯片的依据之一。
本发明各实施例中提供的集成电路的扫描测试装置可以采用模块化设计方案，从而便于维护与管理。
以上对本发明所提供的集成电路的扫描测试装置进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (7)

1.一种集成电路的扫描测试装置，其特征在于，包括：***输入管脚，第一分时复用模块，解压缩模块，扫描链模块，压缩模块，第二分时复用模块和***输出管脚；
其中，所述第一分时复用模块的输入端与所述***输入管脚的输出端连接，所述第一分时复用模块的输出端与所述解压缩模块的输入端连接，用于将自所述***输入管脚接收的压缩后的测试激励信号分时输送至不同测试组；
一个所述测试组对应一个或多个所述解压缩模块，所述解压缩模块的输入端与所述第一分时复用模块的输出端连接，用于对所述压缩后的测试激励信号进行解压缩得到对不同的扫描链的测试激励信号；
所述扫描链模块的输入端与所述解压缩模块的输出端连接，所述扫描链模块包括多个所述扫描链；
所述压缩模块的输入端与所述扫描链模块的输出端连接，用于将所述扫描链的测试响应信号进行压缩得到压缩后的测试响应信号；
所述第二分时复用模块的输入端与所述压缩模块的输出端连接，所述第二分时复用模块的输出端与所述***输出管脚连接，用于将所述压缩后的测试响应信号分时输出；
所述第一分时复用模块具体包括：第一选择寄存器，第一数据选择器和第一缓存寄存器；
其中，所述第一选择寄存器的时钟引脚通过***时钟管脚连接时钟源，所述第一选择寄存器的数据输出端分别与各所述第一数据选择器的选通引脚连接，用于在同一时刻仅选通一个所述测试组对应的第一数据选择器；
一个所述测试组对应的第一数据选择器与所述***输入管脚一一对应，且对应的所述第一数据选择器的数据输入端与所述***输入管脚的输出端连接；
所述第一缓存寄存器与所述第一数据选择器一一对应，且对应的所述第一缓存寄存器的数据输入端与所述第一数据选择器的数据输出端连接，所述第一缓存寄存器的数据输出端与所述解压缩模块的输入端连接；
所述第一分时复用模块还包括：分频寄存器和第二缓存寄存器；
其中，所述第二缓存寄存器设于所述第一缓存寄存器与所述解压缩模块之间，所述第二缓存寄存器的数据输入端与所述第一缓存寄存器的数据输出端一一对应连接，所述第二缓存寄存器的数据输出端与所述解压缩模块的输入端连接；
所述分频寄存器的时钟引脚与所述时钟引脚连接，所述分频寄存器的数据输出端与各所述第二缓存寄存器的时钟引脚连接；
所述第一分时复用模块的输入频率和所述第二分时复用模块的输出频率均为所述扫描链模块的测试频率的预设倍数，所述预设倍数与所述测试组的数量相同。
2.根据权利要求1所述的扫描测试装置，其特征在于，所述测试组的数量具体为两个；
所述第一选择寄存器的数据输出端还通过第一非门电路与所述第一选择寄存器的数据输入端连接。
3.根据权利要求1所述的扫描测试装置，其特征在于，所述第一分时复用模块还包括：设于所述***输入管脚的输出端和所述第一数据选择器的数据输入端之间的第一打拍寄存器，所述第一打拍寄存器的时钟引脚与所述***时钟管脚连接。
4.根据权利要求1所述的扫描测试装置，其特征在于，所述第二分时复用模块具体包括：第二选择寄存器和第二数据选择器；
其中，所述第二选择寄存器的时钟引脚通过***时钟管脚连接时钟源，所述第二选择寄存器的数据输出端分别与各所述第二数据选择器的选通引脚连接，用于在同一时刻仅选通一个所述测试组；
一个所述测试组对应的第二数据选择器与所述***输出管脚一一对应，且对应的所述第二数据选择器的数据输出端与所述***输出管脚的输入端连接，所述第二数据选择器的数据输入端与所述压缩模块的输出端连接。
5.根据权利要求4所述的扫描测试装置，其特征在于，所述测试组的数量具体为两个；
所述第二选择寄存器的数据输出端还通过第二非门电路与所述第二选择寄存器的数据输入端连接。
6.根据权利要求4所述的扫描测试装置，其特征在于，所述第二分时复用模块还包括：设于所述第二数据选择器的数据输出端和所述***输出管脚的输入端之间的第二打拍寄存器，所述第二打拍寄存器的时钟引脚与所述***时钟管脚连接。
7.根据权利要求1-6任意一项所述的扫描测试装置，其特征在于，还包括：自动激励模块；
所述自动激励模块的输出端与所述***输入管脚的输入端连接，用于向所述***输入管脚输入所述压缩后的测试激励信号；所述自动激励模块的输入端与所述***输出管脚的输出端连接，用于接收所述压缩后的测试响应信号。
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