WO2008047410A1 - Method of driving plasma display panel and plasma display apparatus - Google Patents

Method of driving plasma display panel and plasma display apparatus Download PDF

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WO2008047410A1
WO2008047410A1 PCT/JP2006/320656 JP2006320656W WO2008047410A1 WO 2008047410 A1 WO2008047410 A1 WO 2008047410A1 JP 2006320656 W JP2006320656 W JP 2006320656W WO 2008047410 A1 WO2008047410 A1 WO 2008047410A1
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subfield
unnecessary
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discharge
sustain
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PCT/JP2006/320656
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Japanese (ja)
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Takashi Sasaki
Akira Ohtsuka
Akihiro Takagi
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Hitachi Plasma Display Limited
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    • G09G2360/16—Calculation or use of calculated indices related to luminance levels in display data

Definitions

  • the present invention relates to a plasma display panel driving method and a plasma display device.
  • the present invention relates to a plasma display panel and a plasma display device.
  • a plasma display panel is formed by bonding two glass substrates together, and displays an image by generating discharge light in a space formed between the glass substrates.
  • the discharge cells corresponding to the pixels in the image are self-luminous, and are coated with phosphors that generate red, green, and blue visible light in response to ultraviolet rays generated by the discharge.
  • a field for displaying one screen is composed of a plurality of subfields.
  • the number of subfield discharges is sequentially set to 2 to the nth power (n is a positive integer).
  • n is a positive integer.
  • a multi-tone image is displayed by selectively lighting the discharge cells in accordance with the luminance of the image. For example, in a high luminance image (high gradation image), a subfield with a large number of discharges is selected, but in a low luminance image (low gradation image), a subfield with a large number of discharges is not selected.
  • Patent Document 1 Japanese Patent Laid-Open No. 9-68945
  • the number of discharges is high and the upper subfield is not selected in the image display line.
  • Subfields that are not selected are not lit because the discharge cell selection itself does not occur.
  • the display line has a useless subfield that does not contribute to discharge.
  • the technique to utilize the useless subfield that does not contribute to the discharge is Not proposed.
  • An object of the present invention is to increase the number of gradations of an image with low luminance and improve the image quality by utilizing a useless subfield that does not contribute to discharge.
  • one field for displaying one screen of the plasma display panel is composed of a plurality of subfields.
  • the detection circuit detects whether or not there is an unnecessary subfield that does not require sustain discharge for each display line.
  • the display line is composed of pixels formed along the first electrode.
  • the sustain control circuit generates a predetermined number of sustain discharges in each subfield for display lines where there are no unnecessary subfields, and at least one of the subfields for display lines where there are unnecessary subfields.
  • the sustain discharge is generated less than the preset minimum number of sustain discharges.
  • the number of gradations of the low luminance image can be increased and the image quality can be improved.
  • FIG. 1 is an exploded perspective view showing a first embodiment of the present invention.
  • FIG. 2 is an exploded perspective view showing details of a main part of the PDP shown in FIG.
  • FIG. 3 is an explanatory diagram showing a configuration example of a field for displaying an image of one screen.
  • FIG. 4 is a waveform diagram showing an example of a discharge operation in the subfield shown in FIG.
  • FIG. 5 is a block diagram showing an outline of the circuit unit shown in FIG. 1.
  • FIG. 6 is a flowchart showing the operation of the control unit shown in FIG.
  • FIG. 7 is a circuit diagram showing details of the Y driver and the X driver shown in FIG. 3.
  • FIG. 8 is a timing chart showing details of operations in the address period and the sustain period shown in FIG. 3.
  • FIG. 9 is an explanatory diagram showing the number of discharge cycles when there is an unnecessary subfield.
  • FIG. 10 is a characteristic diagram showing the relationship between the input gradation of the image data and the display gradation of the image displayed on the PDP in the methods (1), (2), and (5) shown in FIG.
  • FIG. 11 is a characteristic diagram showing the relationship between the input gradation of the image data and the display gradation of the image displayed on the PDP in the methods (3), (4), and (6) shown in FIG.
  • FIG. 12 is a circuit diagram showing details of a Y driver and an X driver in a second embodiment of the present invention.
  • FIG. 13 is a timing chart showing details of operations in the address period and the sustain period shown in FIG. 3 in the second embodiment.
  • FIG. 1 shows a first embodiment of the present invention.
  • a plasma display device (hereinafter also referred to as a PDP device) is a plasma display panel 10 having a square plate shape (hereinafter also referred to as a PDP), and an optical filter provided on the image display surface 12 side (light output side) of the PDP10.
  • PDP10 image display surface 12 is mounted on the front housing 30 side
  • PDP10 rear panel 40 is mounted on the back side 14 and base chassis 50
  • base chassis 50 is mounted on the rear housing 40 side
  • PDP10 Circuit unit 60 for driving the PDP 10 and a double-sided adhesive sheet 70 for attaching the PDP 10 to the base chassis 50. Since the circuit part 60 is composed of a plurality of parts, it is indicated by a dashed box in the figure.
  • the PDP 10 includes a front substrate 16 (first substrate) that constitutes the image display surface 12 and a rear substrate 18 (second substrate) that faces the front substrate 16.
  • a discharge space (discharge cell) (not shown) is formed between the front substrate 16 and the rear substrate 18.
  • the front substrate 16 and the back substrate 18 are formed of, for example, a glass substrate.
  • the optical filter 20 is attached to a protective glass (not shown) attached to the opening 32 of the front housing 30.
  • FIG. 2 shows details of a main part of the PDP 10 shown in FIG.
  • the front substrate 16 has X electrodes 16b (first electrode, sustain electrode) and Y electrodes 16c (first electrode and sustain electrode) formed in parallel and alternately on the glass substrate 16a (lower side in the figure) in order to generate discharge repeatedly.
  • the X electrode 16b and the Y electrode 16c are composed of a bus electrode BE (electrode line) extending in the horizontal direction in the figure and a transparent electrode TE connected to the bus electrode BE.
  • electrode 16b and 16c are covered with a dielectric layer 16d, and the surface of the dielectric layer 16d is covered with a protective layer 16e such as MgO.
  • the rear substrate 18 facing the front substrate 16 through the discharge space DS has address electrodes 18b (third electrodes) formed in parallel to each other on the glass base material 18a.
  • the address electrode 18b is arranged in a direction orthogonal to the bus electrode BE.
  • the address electrode 18b is covered with a dielectric layer 18c.
  • partition walls (ribs) 18d are formed at positions corresponding to between the adjacent address electrodes 18b.
  • the side wall of the discharge cell is constituted by the barrier rib 18d.
  • visible light of red (R), green (G), and blue (B) is emitted on the side surface of the partition wall 18d and on the dielectric layer 18c between the partition walls 18d adjacent to each other by being excited by ultraviolet rays.
  • the resulting phosphors 18e, 18f, and 18g are applied respectively.
  • One discharge cell (one color pixel) of the PDP 10 is formed in a region including a pair of transparent electrodes TE in a region surrounded by a pair of adjacent barrier ribs 18d. That is, the discharge cell is formed at the intersection of the electrodes 16b and 16c and the electrode 18b.
  • the PDP 10 is configured by disposing discharge cells in a matrix in order to display an image, and alternately arranging a plurality of types of discharge cells that generate light of different colors.
  • one pixel PX shown in FIG. 5 described later is composed of three discharge cells that generate red, blue, and green light.
  • a display line is constituted by discharge cells formed along the electrodes 16b and 16c.
  • the PDP 10 is configured by bonding the front substrate 16 and the rear substrate 18 so that the protective layer 16e and the partition wall 18d are in contact with each other and enclosing a discharge gas such as Ne or Xe.
  • the bus electrode BE is connected to the X driver XDRV and the Y driver YDRV shown in FIG.
  • the address electrode 18b is connected to the address driver ADRV shown in FIG.
  • FIG. 3 shows a configuration example of the field FLD for displaying an image of one screen.
  • One Fino Red FLD has a length of 1Z60 seconds (about 16.7 ms), and is composed of, for example, 8 subfields SF (SF1-SF8).
  • Each subfield SF includes a reset period RST, an address period ADR, a sustain period SUS, and an erase period ERS.
  • the erasing period ERS is defined as being included in the sustaining period SUS because it is a period for generating a discharge for erasing the wall charges of only the lit discharge cells.
  • the load is, for example, a brass charge and a negative charge accumulated on the MgO layer 16e shown in FIG. 2 in each discharge cell.
  • the reset period RST, address period ADR, and erase period ERS have the same length regardless of the subfield SF.
  • the sustain period SUS length varies depending on the subfield SF and depends on the number of discharges (luminance) of the discharge cell. For this reason, it is possible to display an image in multiple gradations by changing the combination of the subfields SF to be lit.
  • the number of discharge cycles (number of sustain discharges) of subfield SF1-8 is 4, 8, 16, 32, 64, 128, respectively, without the unnecessary subfield described later. 256, 512.
  • the upper subfields SF8 and SF7 are used for high luminance (high gradation) images, and the upper subfields SF8 and SF7 are not used for low luminance (low gradation) images.
  • the number of discharge cycles indicates the number of sustain pulses applied to the X electrode 16b (or Y electrode 16c). As shown in Fig. 4 to be described later, the discharge cell is discharged twice during one discharge cycle CYC (star in the figure).
  • FIG. 4 shows an example of the discharge operation of subfield SF shown in FIG.
  • the star in the figure indicates the occurrence of discharge.
  • a negative write voltage is applied to the sustain electrode X (X electrode 16b), and a slowly rising positive write voltage (write blunt wave) is applied to the scan electrode Y (Y electrode 16c).
  • a positive adjustment voltage is applied to the sustain electrode X, and a negative adjustment voltage (adjusted blunt wave) is applied to the scan electrode (FIG. 4 (b)).
  • the positive adjustment voltage is a voltage lower than the voltage VsZ2
  • the negative adjustment voltage is a voltage higher than the voltage VsZ2.
  • a positive scan voltage is applied to the sustain electrode X
  • a negative scan pulse is applied to the scan electrode Y
  • a positive address pulse (voltage Vsa) force is applied to the address corresponding to the discharge cell.
  • Applied to the electrode Al (18b) (Fig. 4 (c)).
  • the discharge cell selected by the address pulse is temporarily discharged.
  • the second address pulse shown in the waveform of the address electrode A1 is applied to select the discharge cell of the next display line (Fig. 4 ( d)) 0
  • discharge in the address period ADR is not included in the discharge cycle.
  • a negative pre-erase pulse and a positive high-voltage pre-erase pulse force X are applied to the sustaining electrode X and the scan electrode Y, respectively, and discharge occurs (FIG. 4 (g)).
  • wall charges are accumulated in the sustain electrode X and the scan electrode Y.
  • positive erase pulse and negative erase pulse force are applied to sustain electrode X and scan electrode Y, respectively (Fig. 4 (h)). As a result, discharge occurs and the amount of wall charges is reduced.
  • a negative voltage (blunt wave) that gradually falls is applied to the sustain electrode X and applied to the positive pulse force scanning electrode Y (Fig. 4 (i )).
  • the discharge in the erase period ERS is not included in the discharge cycle. This completes the SF for one subfield period.
  • the number of discharge cycles is “3” (six discharges in the sustain period SUS), which is the same as the number of pulses of the scan electrode Y.
  • the Y driver YDRV and the X driver XDRV shown in FIG. 7 and FIG. 12, which will be described later, have predetermined voltages (for example, a positive adjustment voltage, a negative adjustment voltage, etc.) in the reset period RST, address period ADR, and erase period ERS.
  • predetermined voltages for example, a positive adjustment voltage, a negative adjustment voltage, etc.
  • the description of the circuit for applying the adjustment voltage to the sustain electrode X and the scan electrode Y is omitted.
  • FIG. 5 shows an outline of the circuit unit 60 shown in FIG.
  • the circuit unit 60 includes an X driver XDRV (first drive circuit) that applies a common pulse to the X electrode 16b, a Y driver YDRV (second drive circuit) that selectively applies a pulse to the Y electrode 16c, and an address electrode.
  • Address driver ADRV (third drive circuit) that selectively applies pulses to 18b, drivers XDRV, YDRV, AD It has a control unit CNT that controls RV operation and a power supply unit PWR!
  • Drivers XDRV, YDRV, and ADRV operate as a drive unit that drives PDP10.
  • the control unit CNT includes a gradation detection circuit 62 and a sustain control circuit 64.
  • the image data RO-9, GO-9, and BO-9 are 10-bit data for displaying red, green, and blue, respectively. Input sequentially.
  • 1024 luminances (1024 gradations) are represented according to the bit values of the image data R 0-9, GO-9, and B0-9.
  • a bit with a small number (low order bit) has a high weight for a bit with a small number (high order bit) with a small weight.
  • the gradation detection circuit 62 obtains a subfield SF to be used for displaying an image for each pixel based on the image data RO-9, GO-9, and BO-9.
  • the subfield SF to be lit for each pixel PX is obtained by calculation.
  • a display line including a high luminance (high gradation) image and a display line not including a high luminance image are detected.
  • the display line is configured by the pixels PX arranged along the electrodes 16b and 16c.
  • one pixel PX includes three discharge cells that generate red, blue, and green light. Each pixel PX is composed of 3 or more discharge cells.
  • a display line including a high-luminance image is a display line having pixels that display an image by turning on the subfield SF8 (or SF7-8).
  • subfield SF8 (or SF7-8) is an unnecessary subfield that does not require sustain discharge (lighting) in the sustain period SUS.
  • the gradation detection circuit 62 outputs information indicating the presence or absence of unnecessary subfields to the sustain control circuit 64 for each display line.
  • the sustain control circuit 64 has no unnecessary subfield, and in the display line, in order to generate a sustain discharge for a predetermined number of times in each subfield SF1-8, the driver YDRV, Output control signals YCNT and XCNT to XDRV, and output control signal ACNT to driver AD RV.
  • the sustain control circuit 64 outputs control signals YCNT and XCNT to display an image of 256 gradations corresponding to the upper 8-bit image data R2-9, G2-9, and B2-9.
  • the control signal YCNT includes switch control signals SW1, SW2, SW3, SW4, SW5n, SW5m, SW6n, and SW6m shown in FIG. 8 described later.
  • the control signal XCNT includes switch control signals SW7, SW8, SW9, and SW10 shown in FIG.
  • the control signal ACNT is a timing signal for generating an address pulse.
  • the sustain control circuit 64 displays 256 lines corresponding to 8-bit image data R1-8, G1-8, B1-8, excluding the least significant bit and the most significant bit, in the display line where the unnecessary subfield exists.
  • Output control signals YCNT and XCNT to display a grayscale image (unnecessary subfield SF8).
  • an image can be displayed without using the upper bits R9, G9, and B9 (or R8-9, G8-9, and B8-9) of the image data.
  • the lower bits instead of the upper bits, the number of gradations of a dark image can be increased and the image quality can be improved.
  • the power supply unit PWR generates power supply voltages Vsc, Vs / 2, 1 Vs, 2, and Vsa to be supplied to the drivers YDRV, XDRV, and ADRV.
  • Y driver YDRV has a scan circuit SD for each Y electrode 16c. As a result, a desired number of sustain pulses can be selectively applied to each Y electrode 16c.
  • FIG. 6 shows the operation of the control unit CNT shown in FIG. In FIG. 6, only the control related to the sustain period SUS is shown, and the control related to the address period ADR is not shown.
  • the flow in Fig. 6 may be realized by controlling the hardware, which may be realized only by hardware, by software.
  • step S10 the gradation detection circuit 62 receives image data RO-9, GO-9, BO-9 for one display line.
  • the control unit CNT shown in FIG. 5 continuously receives image data of a plurality of display lines and a plurality of screens. Therefore, the control unit CNT performs the flow of FIG. 6 every time it receives image data of one display line.
  • step S12 the gradation detection circuit 62 determines, for each pixel PX, a subfield SF that is lit to display an image based on the image data of one display line. Up As described above, the upper subfields SF8 and SF7 are used in the pixel PX that displays an image with high luminance.
  • the gradation detection circuit 62 detects whether or not there is a force in which an unnecessary subfield SF that does not require sustain discharge exists for each display line.
  • the unnecessary subfield SF is a subfield in which the sustain discharge is detected to be unnecessary in all the discharge cells (red, blue, and green) of one pixel PX.
  • step S14 the sustain control circuit 64 determines, based on information from the gradation detection circuit 62, whether or not there is an unnecessary subfield that is not lit to display an image. . If there is no unnecessary subfield, in step S16, the sustain control circuit 64 operates the drivers XDRV and YDRV to generate the preset number of sustain discharges using the subfield SF1-8. To control. The number of discharges of each subfield SF1-8 set by this operation is a preset standard number of discharge sites. The operation in step S16 is, for example, an operation for displaying display lines L2 and L3 in FIG. 9 described later.
  • step S18 the sustain control circuit 64 sets at least one of the subfields SF1-8 including the unnecessary subfield from the preset minimum number of sustain discharges. Assign to a subfield that generates a small number of sustain discharges.
  • the minimum number of times of this embodiment is four discharge cycles of the lowest subfield SF1, as shown in FIG.
  • the minimum number of discharge cycles is set to 2 discharge cycles or 1 discharge cycle.
  • the sustain control circuit 64 controls the operations of the drivers XDRV and YDRV in order to generate a newly set number of sustain discharges using the subfield SF1-8.
  • the operation in step S18 is, for example, an operation for displaying display lines Ll and L4 in FIG.
  • FIG. 7 shows details of the Y driver YDRV and the X driver XDRV shown in FIG.
  • the Y driver YDRV has a driver circuit DRV (Y) and a scan driver circuit SD.
  • the X driver XDRV has a driver circuit DRV (X).
  • the switches SW1, SW2, SW3, SW4, SW6 (SW6n, SW6m), SW7, SW8, SW9, SWIO shown in the figure are composed of, for example, nMOS transistors (MOSFETs). Each nMOS transistor As shown in the figure, it has a parasitic diode connecting the source and drain. Also
  • the switch SW5 (SW5n, SW5m) is configured by, for example, an IGBT (Insulated Gate Bipolar Transistor).
  • IGBT Insulated Gate Bipolar Transistor
  • the driver circuit DRV (Y) includes a coin La, switches SW1, SW2, SW3, SW4 and a diode.
  • Coil La and switch SW1–4 operate as a resonance circuit to generate a resonance pulse on the Y electrode (Yn, Ym, etc.).
  • the resonant pulse is a signal common to all Y electrodes.
  • Switches SW1–4 are turned on when a high logic level switch control signal is received, and turned off when a low logic level switch control signal is received.
  • the drain of the switch SW1 and the source of the switch SW3 are connected to the ground line G1.
  • the source of the switch SW1 is connected to the node ND1, which is one end of the coil La, via a forward-connected diode.
  • the drain of switch SW3 is connected to node ND1 through a diode connected in the reverse direction.
  • the node ND1 is connected to the power supply Vs / 2 and one Vs / 2 through diodes connected in the reverse direction.
  • the drain is connected to the power source VsZ2, and the source is connected to the node ND2, which is the other end of the coil La.
  • Switch SW4 has its source connected to the power supply—Vs / 2 and its drain connected to node ND2.
  • Node ND2 is connected to each scan driver circuit SD
  • Each scan driver circuit SD has a switch SW5 (SW5n, SW5m, etc.) and a switch SW6 (SW6n, SW6m, etc.) arranged in series between the power supply Vsc and the node ND2.
  • the switch SW5 the drain is connected to the power supply Vsc via a diode connected in the forward direction, and the source is connected to the Y electrode (Yn, Ym, etc.).
  • the drain of the switch SW5 is connected to the node ND2 via the capacitor C1.
  • Switch SW6 has its source connected to node ND2 and its drain connected to the Y electrode.
  • the driver circuit DRV (X) of the X driver XDRV has the same circuit configuration as the driver circuit DRV (Y). That is, the driver circuit DRV (X) has a coil Lb, switches SW7, SW8, SW9, SW10 and a diode.
  • the coil Lb and switch SW7-10 operate as a resonance circuit for generating a resonance pulse on the X electrode (Xn, Xm, etc.).
  • the switches SW7-10 are turned on when a high logic level switch control signal is received. Turns off when receiving a switch control signal.
  • Capacitor Cp indicates the capacitance of PDP10.
  • FIG. 8 shows details of operations in the address period ADR and the sustain period SUS shown in FIG.
  • a signal for controlling on / off of the switch SW1-10 is referred to as a switch control signal SW1-10.
  • the switch SW1-10 is turned on during the high logic level of the switch control signal SW1-10, and is turned off during the low logic level of the switch control signal SW1-10.
  • the star in the figure indicates the occurrence of discharge.
  • the switches SW4 and SW8 are always turned on (FIGS. 8A and 8B). Therefore, the node ND2 shown in Fig. 7 is set to a voltage of 1 Vs / 2.
  • X electrodes Xn and Xm are set to voltage VsZ2 (Fig. 8 (c, d)).
  • the switches SW5n and SW5m are turned on and the switches SW6n and SW6m are turned off during the period when the selection operation of the pixel PX is not performed (FIG. 8 (e)). For this reason, the Y electrodes Yn and Ym are set to the voltage Vsc (Fig. 8 (f, g)).
  • the corresponding switch SW5n (or SW5m) is turned off and the corresponding switch SW6n (or SW6m) is turned on in synchronization with the driving of the address electrode A1.
  • the Y electrode Yn (or Ym) is temporarily set to the voltage—VsZ2 (FIG. 8 (h, i)). Then, the scanning operation force for selecting the pixel PX to be lit is performed for each display line.
  • the voltages of the X electrodes Xn and Xm are initialized to the same voltage Vs / 2 by turning on the switch SW10 (Fig. 8 (j, k) ).
  • the voltages of the Y electrodes Yn and Ym are initialized to the voltage VsZ2 by turning on the switches SW6n and SW6m (Fig. 8 (1, m)).
  • the switches SW5n and SW5m are always turned off during the sustain period SUS.
  • ground line G1 is connected to capacitor Cp via switch SW1, coil La, switch SW6n, SW6m, and Y electrodes Yn, Ym.
  • the voltages of the Y electrodes Yn and Ym rise due to the LC resonance effect of the coil La and the capacitor Cp.
  • the switch SW2 is turned on, the voltage of the Y electrodes Yn and ⁇ m is clamped to the voltage VsZ2 (FIG. 8 (n, o)).
  • the sustain pulse (discharge cycle) is detected in at least one of the subfields SF1-8.
  • the number is set to be smaller than the display line (for example, Yn), which has unnecessary subfields.
  • the discharge inhibition period DIS for inhibiting discharge is set during the sustain period SUS.
  • the discharge inhibition period DIS is generated by turning off the switch SW6m after clamping the Y electrode Ym to the voltage VsZ2 (Fig. 8 (r)).
  • the Y electrode Ym When the switch SW6m is turned off, the Y electrode Ym enters a high impedance state, and maintains the state (voltage) immediately before turning off regardless of the operation of the switch SW1-4. As a result, the voltage between the X electrode Xm and the Y electrode Ym does not reach the discharge start voltage. That is, the pixel PX of the corresponding display line is not lit during the discharge inhibition period DIS.
  • the discharge inhibition period DIS ends when the switch SW6m is turned on in synchronization with the switch SW3 being turned on.
  • the off period of switch SW6m is set to the same length as one discharge cycle.
  • the number of discharge cycles of the display line Ym is set to be smaller by one discharge cycle than the display line Yn.
  • the discharge inhibition period DIS is set at the end of the sustain period SUS.
  • the position of the discharge inhibition period DIS may be at the beginning or middle of the sustain period SUS. Furthermore, by changing the position of the DIS during the discharge inhibition period, it is possible to prevent false contours and improve the display image quality.
  • the switch SW6 (SW6n, SW6m) of the scan driver circuit SD used in the address period ADR is turned off during the sustain period SUS.
  • the number of resonance pulses applied to the electrodes (number of discharge cycles) can be easily adjusted for each display line. In other words, even when the resonance pulse force common to all Y electrodes is generated by the driver circuit DRV (Y), the number of discharge cycles in the sustain period SUS can be adjusted independently only by controlling the switch SW6. .
  • the logic for generating the discharge inhibition period DIS in the sustain control circuit 64 can be easily configured.
  • FIG. 9 shows the number of discharge cycles in each subfield when there is an unnecessary subfield.
  • a PDP with four display lines L1-4 is described.
  • the center display line L2-3 is a high luminance region H (high gradation region) in at least one of red (R), green (G), and blue (B) discharge cells.
  • the upper and lower display lines Ll and L4 have only a low luminance region L (low gradation region) in any of the red (R), green (G), and blue (B) discharge cells. Yes. That is, the display lines Ll and L4 have unnecessary subfields.
  • the figure shows six control methods from (1) to (6).
  • Techniques (1) and (2) show examples in which the unnecessary subfield is only the subfield SF8.
  • Methods (3) and (4) show examples when the unnecessary subfield is subfield SF7-8.
  • Method (5) shows an example where the unnecessary subfield is only subfield SF6.
  • Method (6) shows an example where the unnecessary subfields are subfields SF6, 7, and 8.
  • the control unit CNT shown in FIG. 5 performs discharge control of unnecessary subfields using at least one of the methods (1) and (6).
  • the number of discharge cycles of subfield SF1-8 is 4, 8, 16 as shown in FIG. , 32, 64, 128, 256, 512 (preset standard values).
  • the number of discharge cycles of subfield SF1-7 shown in FIG. 3 is set to half of the standard value, and the number of discharge cycles of unnecessary subfield SF8 is set to 256.
  • the number of discharge cycles of subfield SF1-7 shown in FIG. 3 is assigned to subfield SF2-8, and the number of discharge cycles of subfield SF1 is set to 2.
  • a discharge cycle less than the preset minimum number of discharge cycles ( 4).
  • the discharge control for display line L2-3 that does not have unnecessary subfields is the same as in method (1).
  • the same effect as method (1) can be obtained by setting the number of discharge cycles of unnecessary subfield SF8 to 2 in display lines Ll and L4.
  • the sustain count of “2” less than the minimum count “4” is set in any of the subfield SF.
  • the luminance of the pixel where the subfield SF8 is not used is less than half that when the subfield SF8 is used. That is, in the present invention, the luminance is low, and the number of gradations of the image ( ⁇ , image) can be increased.
  • the number of discharge cycles in subfield SF1-7 shown in Fig. 3 is set to 1/4 of the standard value for display lines Ll and L4 with unnecessary subfields.
  • the number of discharge cycles in subfield SF1-6 shown in FIG. 3 is assigned to subfield SF3-8, and the number of discharge cycles in subfield SF1-2 is set to 1 and 2, respectively.
  • the number of gradations of the image can be increased to 256 with the conventional 64-gradation power on the display lines Ll and L4, which do not have a high-luminance region. It can be further improved.
  • the discharge electrode of one time is the voltage of the Y electrode (for example, Ym shown in FIG. 8) first during the sustain period SUS. After setting to VsZ2, this can be achieved by keeping switch SW6m off. In other words, in this case, one discharge cycle can be realized by the first discharge and the last discharge of the sustain period SUS.
  • the same effect as method (3) can be obtained by setting the number of discharge cycles of unnecessary subfield SF7-8 to 1 and 2 on display lines Ll and L4, respectively.
  • the number of discharge cycles of unnecessary subfield SF6 is set to 2 in display lines Ll and L4. This allows only mid-tone subfields (eg SF6) Even when the subfield is unnecessary, the number of gradations of the image can be increased and the contrast of an image with low luminance can be improved.
  • the number of discharge cycles of the unnecessary subfield SF6-8 is set to 0, 1, and 2, respectively.
  • the switch SW6 of the scan driver circuit SD is formed by an nMOS transistor
  • the parasitic diode of the switch SW6 causes the voltage of the Y electrode to change to the voltage VsZ2 of the node ND2.
  • VsZ2 the voltage of the node ND2.
  • the brightness of the image is less than half of the maximum brightness.
  • human eyes are more sensitive to changes in brightness than images with relatively low brightness. For this reason, increasing the number of gradations of an image with low luminance has a greater effect of improving the image quality than increasing the number of gradations of an image with high luminance.
  • FIG. 10 shows the relationship between the input gradation of the image data in the methods (1), (2), and (5) shown in FIG. 9 and the display gradation (number of discharge cycles) of the image displayed on the PDP. Showing the relationship.
  • FIG. 10 shows a case where the methods (1), (2), and (5) shown in FIG. 9 are applied.
  • the display gradation power increases by 4 each time the value power of the image data R0-9, GO9, B0-9 increases.
  • Image data RO-9, GO-9, BO-9 The lower 2 bits of reset are reset to "00". This is equivalent to displaying a 256-level image using the upper 8-bit image data R2-9, G2-9, and B2-9.
  • the display gradation increases by two every time the value of the image data R0-9, G0-9, B0-9 increases by two.
  • the minimum unit for quantizing the display gradation is “2”, which is compared with the display line L2-3 having no unnecessary subfields. Is set to a small value.
  • the display gradation of the display line having the unnecessary subfield is changed to the display gradation of the display line having no unnecessary subfield. Can be doubled.
  • FIG. 11 shows the relationship between the input gradation of the image data in the methods (3), (4), and (6) shown in FIG. 9 and the display gradation (number of discharge cycles) of the image displayed on the PDP. Showing the relationship.
  • Fig. 11 shows the case where the methods (3), (4), and (6) shown in Fig. 9 are used.
  • the display gradation on display line L2-3 is the same as in Fig. 10.
  • the display gradation increases by 1 each time the value of the image data R0-9, GO-9, BO-9 increases. That is, the values of the image data R0-9, GO-9, and B0-9 are set as display gradations as they are.
  • the display gradation of the display line having the unnecessary subfield is changed to the display level of the display line having no unnecessary subfield. It can be increased 4 times compared to the key.
  • the unnecessary subfield when an unnecessary subfield is present, the unnecessary subfield is used to use a subcycle having a number of discharge cycles that is less than a preset minimum number of discharge cycles. You can configure fields. Therefore, when a high-brightness image and a low-brightness image coexist, the number of gradations of the relatively low-brightness image can be increased as compared with the prior art, and the image quality of the low-brightness image can be improved.
  • the number of discharge cycles in the sustain period SUS can be displayed only by controlling the switch SW6. Can be adjusted independently for each event. Therefore, control for adjusting the number of discharge cycles can be simplified. In other words, in the sustain control circuit 64, the logic for generating the discharge inhibition period DIS can be easily configured.
  • FIG. 12 shows details of the Y driver YDRV and the X driver XDR V in the second embodiment of the present invention.
  • the scan driver circuit SD of the Y driver YDRV is different from the first embodiment.
  • the configuration excluding the scan driver circuit SD is the same as that of the first embodiment (FIGS. 1 to 6).
  • the same elements as those described in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the switch SW6 (SW6n, SW6m) of the scan driver circuit SD is configured by an IGBT instead of an nMOS transistor.
  • An IGBT is a bipolar transistor that incorporates MOSFE T in its gate. Unlike an nMOS transistor, an IGBT does not have a parasitic diode between the source and drain. For this reason, for example, even when the node ND2 rises to the voltage VsZ2 while the switch SW6m is off, the voltage of the Y electrode Ym does not change.
  • FIG. 13 shows details of operations in the address period ADR and the sustain period SUS shown in FIG. Detailed description of the same operations as those in FIG. 8 described above will be omitted.
  • This embodiment differs from the first embodiment in the method of setting the discharge inhibition period DIS (control method of the switch SW6m) and the voltage of the Y electrode Ym in the discharge inhibition period DIS.
  • Other waveforms are the same as those in the first embodiment (FIG. 8).
  • the discharge inhibition period DIS is generated by turning off the switch SW6m after the Y electrode Ym is clamped to the voltage -VsZ2 and before the switch SW1 is turned on.
  • the switch SW6m is turned off, the Y electrode Ym enters the no-impedance state and maintains the state (voltage) immediately before turning off.
  • the voltage between the X electrode Xm and the Y electrode Ym does not reach the discharge start voltage.
  • the discharge inhibition period DIS ends when the switch SW6m is turned on in synchronization with the switch SW4 being turned on.
  • the position of the discharge inhibition period DIS may be at the beginning or middle of the sustain period SUS. Furthermore, by changing the position of the discharge inhibition period DIS, it is possible to prevent false contours and improve the quality of the display image.
  • the number of discharge cycles can be set to “0” in the sustain period SUS by forming the scan driver circuit SD with an IGBT having no parasitic diode between the source and drain. Therefore, the number of gradations of an image with low brightness (dark image) can be further increased by selecting whether or not to apply an address pulse.
  • the present invention is configured so that one field has eight subfields SF1.
  • the example applied to the plasma display panel consisting of 8 was described.
  • the invention is not limited to the powerful embodiments.
  • the present invention may be applied to a plasma display panel in which one field is composed of 10 or more subfields.
  • the number of subfield discharge cycles is not limited to 2 to the nth power (n is an integer of 2 or more).
  • the subfields SFl-8 (Fig. 3) in the field FLD need not be arranged sequentially.
  • subfield SF8 may be arranged near the center of field FLD.
  • one pixel PX force and three discharge cells red (R), green (G), and blue (B)
  • the invention is not limited to the powerful embodiments.
  • one pixel PX may be composed of four or more discharge cells.
  • one pixel PX force may be composed of discharge cells that generate colors other than red (R), green (G), and blue (B). Discharge cells that generate colors other than (G) and blue (B) may be included.
  • the force that has been described in detail for the present invention.
  • the above-described embodiment and its modifications are merely examples of the present invention, and the present invention is not limited thereto. Obviously, modifications can be made without departing from the scope of the present invention.
  • the present invention can be applied to a plasma display panel and a plasma display device.

Landscapes

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Abstract

In the presence of high-luminance image mixed with low-luminance image, it is intended to increase the number of gradations for the low-luminance image and thus attain an enhancement of image quality. One field for displaying of one screen of plasma display panel is composed of multiple subfields. Selective sustaining discharge is induced between first and second electrodes in each of the subfields to thereby attain multiple-tone display of image. A detection circuit detects whether or not any unwanted subfield not requiring any sustaining discharge is present for each display line. The display line is composed of pixels formed along the first electrode. When no unwanted subfield is present, a sustaining control circuit induces a preset number of sustaining discharges in each of the subfields. When an unwanted subfield is present, the sustaining control circuit induces sustaining discharges fewer than a preset minimum number of sustaining discharges in at least one of the subfields.

Description

明 細 書  Specification
プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置 技術分野  TECHNICAL FIELD The present invention relates to a plasma display panel driving method and a plasma display device.
[0001] 本発明は、プラズマディスプレイパネルおよびプラズマディスプレイ装置に関する。  The present invention relates to a plasma display panel and a plasma display device.
背景技術  Background art
[0002] プラズマディスプレイパネル（PDP)は、 2枚のガラス基板を互いに貼り合わせて構 成されており、ガラス基板の間に形成される空間に放電光を発生させることで画像を 表示する。画像における画素に対応する放電セルは、自発光型であり、放電により発 生する紫外線を受けて赤、緑、青の可視光を発生する蛍光体が塗布されている。  A plasma display panel (PDP) is formed by bonding two glass substrates together, and displays an image by generating discharge light in a space formed between the glass substrates. The discharge cells corresponding to the pixels in the image are self-luminous, and are coated with phosphors that generate red, green, and blue visible light in response to ultraviolet rays generated by the discharge.
PDPでは、画像を多階調で表示するために、 1画面を表示するためのフィールドは 、複数のサブフィールドで構成される。例えば、サブフィールドの放電回数は、 2の n 乗回 (nは正の整数）に順次設定される。そして、各サブフィールドにおいて、放電セ ルを画像の輝度に応じて選択的に点灯させることにより、多階調の画像が表示される 。例えば、輝度が高い画像 (高階調の画像)では、放電回数の多いサブフィールドが 選択されるが、輝度が低い画像 (低階調の画像)では、放電回数の多いサブフィール ドは選択されない。  In PDP, in order to display an image with multiple gradations, a field for displaying one screen is composed of a plurality of subfields. For example, the number of subfield discharges is sequentially set to 2 to the nth power (n is a positive integer). In each subfield, a multi-tone image is displayed by selectively lighting the discharge cells in accordance with the luminance of the image. For example, in a high luminance image (high gradation image), a subfield with a large number of discharges is selected, but in a low luminance image (low gradation image), a subfield with a large number of discharges is not selected.
[0003] なお、表示ライン毎に表示データの総量を検出し、データ量に応じてサブフィール ド内のサスティン放電の回数を調整するプラズマディスプレイパネルが提案されてい る (例えば、特許文献 1参照)。  [0003] Note that a plasma display panel that detects the total amount of display data for each display line and adjusts the number of sustain discharges in the sub-field according to the data amount has been proposed (for example, see Patent Document 1). .
特許文献 1：特開平 9— 68945号公報  Patent Document 1: Japanese Patent Laid-Open No. 9-68945
発明の開示  Disclosure of the invention
発明が解決しょうとする課題  Problems to be solved by the invention
[0004] 上述したように、輝度が低 、画像の表示ラインでは、放電回数の多!、上位のサブフ ィールドは、選択されない。選択されないサブフィールドは、放電セルの選択自体が 発生しないため、点灯しない。このように、輝度が低い画像の表示ラインを含む画面 を表示する場合、その表示ラインには放電に寄与しな 、無駄なサブフィールドが存 在する。し力しながら、放電に寄与しない無駄なサブフィールドを活用する手法は、 提案されていない。 [0004] As described above, on the image display line, the number of discharges is high and the upper subfield is not selected in the image display line. Subfields that are not selected are not lit because the discharge cell selection itself does not occur. Thus, when a screen including a display line of an image with low luminance is displayed, the display line has a useless subfield that does not contribute to discharge. However, the technique to utilize the useless subfield that does not contribute to the discharge is Not proposed.
[0005] 本発明の目的は、放電に寄与しない無駄なサブフィールドを活用することにより、 輝度が低い画像の階調数を増やし、画質を向上することである。  An object of the present invention is to increase the number of gradations of an image with low luminance and improve the image quality by utilizing a useless subfield that does not contribute to discharge.
課題を解決するための手段  Means for solving the problem
[0006] 本発明では、プラズマディスプレイパネルの 1画面を表示するための 1フィールドは 、複数のサブフィールドで構成される。各サブフィールドにおいて第 1および第 2電極 間で選択的にサスティン放電を発生させることにより、画像は多階調で表示される。 例えば、検出回路は、表示ライン毎に、サスティン放電の不要な不要サブフィールド が存在するか否かを検出する。表示ラインは、第 1電極に沿って形成された画素によ り構成される。サスティン制御回路は、不要サブフィールドが存在しない表示ラインで は、各サブフィールドにおいて、予め設定された回数のサスティン放電を発生させ、 不要サブフィールドが存在する表示ラインでは、サブフィールドの少なくとも 1つにお V、て、予め設定されたサスティン放電の最少回数より少ない回数のサスティン放電を 発生させる。 In the present invention, one field for displaying one screen of the plasma display panel is composed of a plurality of subfields. By selectively generating a sustain discharge between the first and second electrodes in each subfield, the image is displayed in multiple gradations. For example, the detection circuit detects whether or not there is an unnecessary subfield that does not require sustain discharge for each display line. The display line is composed of pixels formed along the first electrode. The sustain control circuit generates a predetermined number of sustain discharges in each subfield for display lines where there are no unnecessary subfields, and at least one of the subfields for display lines where there are unnecessary subfields. The sustain discharge is generated less than the preset minimum number of sustain discharges.
発明の効果  The invention's effect
[0007] 本発明では、輝度が高!、画像と輝度が低 ヽ画像が混在する場合に、輝度が低!ヽ 画像の階調数を増やすことができ、画質を向上できる。  [0007] In the present invention, when the luminance is high and the image and the low luminance image are mixed, the number of gradations of the low luminance image can be increased and the image quality can be improved.
図面の簡単な説明  Brief Description of Drawings
[0008] [図 1]本発明の第 1の実施形態を示す分解斜視図である。  FIG. 1 is an exploded perspective view showing a first embodiment of the present invention.
[図 2]図 1に示した PDPの要部の詳細を示す分解斜視図である。  2 is an exploded perspective view showing details of a main part of the PDP shown in FIG.
[図 3] 1画面の画像を表示するためのフィールドの構成例を示す説明図である。  FIG. 3 is an explanatory diagram showing a configuration example of a field for displaying an image of one screen.
[図 4]図 3に示したサブフィールドの放電動作の例を示す波形図である。  4 is a waveform diagram showing an example of a discharge operation in the subfield shown in FIG.
[図 5]図 1に示した回路部の概要を示すブロック図である。  FIG. 5 is a block diagram showing an outline of the circuit unit shown in FIG. 1.
[図 6]図 5に示した制御部の動作を示すフロー図である。  6 is a flowchart showing the operation of the control unit shown in FIG.
[図 7]図 3に示した Yドライバおよび Xドライバの詳細を示す回路図である。  7 is a circuit diagram showing details of the Y driver and the X driver shown in FIG. 3.
[図 8]図 3に示したアドレス期間およびサスティン期間の動作の詳細を示すタイミング 図である。  FIG. 8 is a timing chart showing details of operations in the address period and the sustain period shown in FIG. 3.
[図 9]不要サブフィールドがある場合の放電サイクル数を示す説明図である。 [図 10]図 9に示した手法（1)、（2)、（5)における画像データの入力階調と、 PDPに 表示される画像の表示階調との関係を示す特性図である。 FIG. 9 is an explanatory diagram showing the number of discharge cycles when there is an unnecessary subfield. FIG. 10 is a characteristic diagram showing the relationship between the input gradation of the image data and the display gradation of the image displayed on the PDP in the methods (1), (2), and (5) shown in FIG.
[図 11]図 9に示した手法（3)、（4)、（6)における画像データの入力階調と、 PDPに 表示される画像の表示階調との関係を示す特性図である。  FIG. 11 is a characteristic diagram showing the relationship between the input gradation of the image data and the display gradation of the image displayed on the PDP in the methods (3), (4), and (6) shown in FIG.
[図 12]本発明の第 2の実施形態における Yドライバおよび Xドライバの詳細を示す回 路図である。  FIG. 12 is a circuit diagram showing details of a Y driver and an X driver in a second embodiment of the present invention.
[図 13]第 2の実施形態にお 、て、図 3に示したアドレス期間およびサスティン期間の 動作の詳細を示すタイミング図である。  FIG. 13 is a timing chart showing details of operations in the address period and the sustain period shown in FIG. 3 in the second embodiment.
発明を実施するための最良の形態  BEST MODE FOR CARRYING OUT THE INVENTION
[0009] 以下、本発明の実施形態を図面を用いて説明する。  Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図 1は、本発明の第 1の実施形態を示している。プラズマディスプレイ装置 (以下、 P DP装置とも称する）は、四角板形状を有するプラズマディスプレイパネル 10 (以下、 PDPとも称する）、 PDP10の画像表示面 12側（光の出力側）に設けられる光学フィ ルタ 20、 PDP10の画像表示面 12側に配置された前筐体 30、 PDP10の背面 14側 に配置された後筐体 40およびベースシャーシ 50、ベースシャーシ 50の後筐体 40側 に取り付けられ、 PDP10を駆動するための回路部 60、および PDP10をベースシャ ーシ 50に貼り付けるための両面接着シート 70を有している。回路部 60は、複数の部 品で構成されるため、図では、破線の箱で示している。  FIG. 1 shows a first embodiment of the present invention. A plasma display device (hereinafter also referred to as a PDP device) is a plasma display panel 10 having a square plate shape (hereinafter also referred to as a PDP), and an optical filter provided on the image display surface 12 side (light output side) of the PDP10. 20, PDP10 image display surface 12 is mounted on the front housing 30 side, PDP10 rear panel 40 is mounted on the back side 14 and base chassis 50, base chassis 50 is mounted on the rear housing 40 side, PDP10 Circuit unit 60 for driving the PDP 10 and a double-sided adhesive sheet 70 for attaching the PDP 10 to the base chassis 50. Since the circuit part 60 is composed of a plurality of parts, it is indicated by a dashed box in the figure.
[0010] PDP10は、画像表示面 12を構成する前面基板 16 (第 1基板）と、前面基板 16に 対向する背面基板 18 (第 2基板)とにより構成されている。前面基板 16と背面基板 1 8の間に図示しない放電空間（放電セル）が形成されている。前面基板 16および背 面基板 18は、例えば、ガラス基板により形成されている。光学フィルタ 20は、前筐体 30の開口部 32に取り付けられる保護ガラス（図示せず）に貼付される。  The PDP 10 includes a front substrate 16 (first substrate) that constitutes the image display surface 12 and a rear substrate 18 (second substrate) that faces the front substrate 16. A discharge space (discharge cell) (not shown) is formed between the front substrate 16 and the rear substrate 18. The front substrate 16 and the back substrate 18 are formed of, for example, a glass substrate. The optical filter 20 is attached to a protective glass (not shown) attached to the opening 32 of the front housing 30.
[0011] 図 2は、図 1に示した PDP10の要部の詳細を示している。前面基板 16は、繰り返し て放電を発生させるために、ガラス基材 16a上（図では下側）に互いに平行かつ交互 に形成された X電極 16b (第 1電極、維持電極）および Y電極 16c (第 2電極、走查電 極）を有している。 X電極 16bおよび Y電極 16cは、図の横方向に延在するバス電極 BE (電極線）とバス電極 BEに接続された透明電極 TEとにより構成されている。電極 16b、 16cは、誘電体層 16dに覆われており、誘電体層 16dの表面は、 MgO等の保 護層 16eに覆われている。 FIG. 2 shows details of a main part of the PDP 10 shown in FIG. The front substrate 16 has X electrodes 16b (first electrode, sustain electrode) and Y electrodes 16c (first electrode and sustain electrode) formed in parallel and alternately on the glass substrate 16a (lower side in the figure) in order to generate discharge repeatedly. Second electrode, running electrode). The X electrode 16b and the Y electrode 16c are composed of a bus electrode BE (electrode line) extending in the horizontal direction in the figure and a transparent electrode TE connected to the bus electrode BE. electrode 16b and 16c are covered with a dielectric layer 16d, and the surface of the dielectric layer 16d is covered with a protective layer 16e such as MgO.
[0012] 放電空間 DSを介して前面基板 16に対向する背面基板 18は、ガラス基材 18a上に 、互いに平行に形成されたアドレス電極 18b (第 3電極）を有している。アドレス電極 1 8bは、バス電極 BEに直交する方向に配置されている。アドレス電極 18bは、誘電体 層 18cに覆われている。誘電体層 18c上には、互いに隣接するアドレス電極 18bの 間に対応する位置に、隔壁（リブ） 18dが形成されている。隔壁 18dにより、放電セル の側壁が構成される。さらに、隔壁 18dの側面と、互いに隣接する隔壁 18dの間の誘 電体層 18c上とには、紫外線により励起されて赤 (R)、緑 (G)、青 (B)の可視光を発 生する蛍光体 18e、 18f、 18g力 それぞれ塗布されている。  [0012] The rear substrate 18 facing the front substrate 16 through the discharge space DS has address electrodes 18b (third electrodes) formed in parallel to each other on the glass base material 18a. The address electrode 18b is arranged in a direction orthogonal to the bus electrode BE. The address electrode 18b is covered with a dielectric layer 18c. On the dielectric layer 18c, partition walls (ribs) 18d are formed at positions corresponding to between the adjacent address electrodes 18b. The side wall of the discharge cell is constituted by the barrier rib 18d. Furthermore, visible light of red (R), green (G), and blue (B) is emitted on the side surface of the partition wall 18d and on the dielectric layer 18c between the partition walls 18d adjacent to each other by being excited by ultraviolet rays. The resulting phosphors 18e, 18f, and 18g are applied respectively.
[0013] PDP10の 1つの放電セル（一色の画素）は、互いに隣接する一対の隔壁 18dで囲 まれる領域において、一対の透明電極 TEを含む領域に形成される。すなわち、放電 セルは、電極 16b、 16cと電極 18bとの交差部分に形成される。このように、 PDP10 は、画像を表示するために放電セルをマトリックス状に配置し、かつ互いに異なる色 の光を発生する複数種の放電セルを交互に配列して構成されている。なお、後述す る図 5に示す 1つの画素 PXは、赤、青および緑の光を発生する 3つの放電セルにより 構成される。特に図示していないが、電極 16b、 16cに沿って形成された放電セルに より、表示ラインが構成される。  [0013] One discharge cell (one color pixel) of the PDP 10 is formed in a region including a pair of transparent electrodes TE in a region surrounded by a pair of adjacent barrier ribs 18d. That is, the discharge cell is formed at the intersection of the electrodes 16b and 16c and the electrode 18b. As described above, the PDP 10 is configured by disposing discharge cells in a matrix in order to display an image, and alternately arranging a plurality of types of discharge cells that generate light of different colors. Note that one pixel PX shown in FIG. 5 described later is composed of three discharge cells that generate red, blue, and green light. Although not particularly shown, a display line is constituted by discharge cells formed along the electrodes 16b and 16c.
[0014] PDP10は、前面基板 16および背面基板 18を、保護層 16eと隔壁 18dが互いに接 するように貼り合わせ、 Ne、 Xe等の放電ガスを封入することで構成される。バス電極 BEは、図 5に示す Xドライバ XDRVおよび Yドライバ YDRVに接続される。アドレス電 極 18bは、図 5に示すアドレスドライバ ADRVに接続される。  [0014] The PDP 10 is configured by bonding the front substrate 16 and the rear substrate 18 so that the protective layer 16e and the partition wall 18d are in contact with each other and enclosing a discharge gas such as Ne or Xe. The bus electrode BE is connected to the X driver XDRV and the Y driver YDRV shown in FIG. The address electrode 18b is connected to the address driver ADRV shown in FIG.
図 3は、 1画面の画像を表示するためのフィールド FLDの構成例を示している。 1つ のフィーノレド FLDの長さは、 1Z60秒、（約 16. 7ms)であり、例えば、 8個のサブフィ 一ルド SF (SF1— SF8)で構成される。各サブフィールド SFは、リセット期間 RST、ァ ドレス期間 ADR、サスティン期間 SUSおよび消去期間 ERSにより構成される。なお、 消去期間 ERSは、点灯した放電セルのみの壁電荷を消去するための放電を発生さ せる期間のため、サスティン期間 SUSに含めて定義される場合もある。ここで、壁電 荷とは、例えば、各放電セルにおいて、図 2に示した MgO層 16e上に蓄積されるブラ ス電荷およびマイナス電荷である。リセット期間 RST、アドレス期間 ADRおよび消去 期間 ERSは、サブフィールド SFに依存せず同じ長さである。 FIG. 3 shows a configuration example of the field FLD for displaying an image of one screen. One Fino Red FLD has a length of 1Z60 seconds (about 16.7 ms), and is composed of, for example, 8 subfields SF (SF1-SF8). Each subfield SF includes a reset period RST, an address period ADR, a sustain period SUS, and an erase period ERS. Note that the erasing period ERS is defined as being included in the sustaining period SUS because it is a period for generating a discharge for erasing the wall charges of only the lit discharge cells. Where The load is, for example, a brass charge and a negative charge accumulated on the MgO layer 16e shown in FIG. 2 in each discharge cell. The reset period RST, address period ADR, and erase period ERS have the same length regardless of the subfield SF.
[0015] サスティン期間 SUSの長さは、サブフィールド SFにより異なり、放電セルの放電回 数 (輝度）に依存する。このため、点灯させるサブフィールド SFの組み合わせを変え ることにより、画像を多階調で表示することが可能になる。この例では、後述する不要 サブフィールドを含まな 、表示ラインにぉ 、て、サブフィールド SF1— 8の放電サイク ル数（サスティン放電の数）は、それぞれ 4、 8、 16、 32、 64、 128、 256、 512である 。このため、高輝度（高階調）の画像では、上位のサブフィールド SF8や SF7が使用 され、低輝度 (低階調）の画像では、上位のサブフィールド SF8や SF7は使用されな い。ここで、放電サイクル数は、 X電極 16b (または Y電極 16c)に印加されるサスティ ンパルスの数を示して 、る。後述する図 4に示すように 1つの放電サイクル CYC中に 、放電セルは 2回放電する（図の星印）。  [0015] The sustain period SUS length varies depending on the subfield SF and depends on the number of discharges (luminance) of the discharge cell. For this reason, it is possible to display an image in multiple gradations by changing the combination of the subfields SF to be lit. In this example, the number of discharge cycles (number of sustain discharges) of subfield SF1-8 is 4, 8, 16, 32, 64, 128, respectively, without the unnecessary subfield described later. 256, 512. For this reason, the upper subfields SF8 and SF7 are used for high luminance (high gradation) images, and the upper subfields SF8 and SF7 are not used for low luminance (low gradation) images. Here, the number of discharge cycles indicates the number of sustain pulses applied to the X electrode 16b (or Y electrode 16c). As shown in Fig. 4 to be described later, the discharge cell is discharged twice during one discharge cycle CYC (star in the figure).
[0016] 図 4は、図 3に示したサブフィールド SFの放電動作の例を示している。図中の星印 は、放電の発生を示している。  FIG. 4 shows an example of the discharge operation of subfield SF shown in FIG. The star in the figure indicates the occurrence of discharge.
まず、リセット期間 RSTでは、負の書き込み電圧が維持電極 X(X電極 16b)に印加 され、緩やかに上昇する正の書き込み電圧（書き込み鈍波）が走査電極 Y(Y電極 16 c)に印加される（図 4 (a) )。これにより、放電セルの発光を抑えながら維持電極 Xと走 查電極 Υに正と負の壁電荷がそれぞれ蓄積される。次に、維持電極 Xに正の調整電 圧が印加され、負の調整電圧 (調整鈍波）が走査電極 Υに印加される（図 4 (b) )。こ れにより、壁電荷の量が減るとともに、全て放電セルの壁電荷が等しくなる。なお、例 えば、正の調整電圧は、電圧 VsZ2より低い電圧であり、負の調整電圧は、電圧 V sZ2より高い電圧である。  First, in the reset period RST, a negative write voltage is applied to the sustain electrode X (X electrode 16b), and a slowly rising positive write voltage (write blunt wave) is applied to the scan electrode Y (Y electrode 16c). (Fig. 4 (a)). As a result, positive and negative wall charges are accumulated in the sustain electrode X and the running electrode な が ら, respectively, while suppressing the light emission of the discharge cell. Next, a positive adjustment voltage is applied to the sustain electrode X, and a negative adjustment voltage (adjusted blunt wave) is applied to the scan electrode (FIG. 4 (b)). This reduces the amount of wall charges and makes the wall charges of all discharge cells equal. For example, the positive adjustment voltage is a voltage lower than the voltage VsZ2, and the negative adjustment voltage is a voltage higher than the voltage VsZ2.
[0017] アドレス期間 ADRでは、正のスキャン電圧が維持電極 Xに印加され、負のスキャン パルスが走査電極 Yに印加され、正のアドレスパルス（電圧 Vsa)力 点灯する放電セ ルに対応するアドレス電極 Al (18b)に印加される（図 4 (c) )。アドレスパルスにより選 択された放電セルは、一時的に放電する。アドレス電極 A1の波形に示される 2回目 のアドレスパルスは、次の表示ラインの放電セルを選択するために印加される（図 4 ( d) ) 0なお、本発明では、アドレス期間 ADRの放電は、放電サイクルに含めない。 [0017] In the address period ADR, a positive scan voltage is applied to the sustain electrode X, a negative scan pulse is applied to the scan electrode Y, and a positive address pulse (voltage Vsa) force is applied to the address corresponding to the discharge cell. Applied to the electrode Al (18b) (Fig. 4 (c)). The discharge cell selected by the address pulse is temporarily discharged. The second address pulse shown in the waveform of the address electrode A1 is applied to select the discharge cell of the next display line (Fig. 4 ( d)) 0 In the present invention, discharge in the address period ADR is not included in the discharge cycle.
[0018] サスティン期間 SUSでは、負および正のサスティンパルス力 維持電極 Xおよび走 查電極 Yにそれぞれ印加される（図 4 (e、 f) )。これにより、点灯した放電セルの放電 状態が維持される。互いに極性の異なるサスティンパルス力 維持電極 Xおよび走査 電極 Yに繰り返して印加されることにより、サスティン期間 SUSに点灯した放電セル の放電が繰り返し発生する。図 3で説明したように、 1放電サイクル CYC中に 2回の放 電が発生する。例えば、サブフィールド SF4は、 32個の放電サイクル CYCで構成さ れ、 64回の放電が発生する。なお、図 8で詳細に説明する力 放電禁止期間 DISで は、維持電極 Yは、高電圧 VsZ2に維持されるため、放電は発生しない。 [0018] In the sustain period SUS, negative and positive sustain pulse force are applied to the sustaining electrode X and the scanning electrode Y, respectively (Fig. 4 (e, f)). Thereby, the discharge state of the lit discharge cell is maintained. Sustain pulse forces having different polarities are repeatedly applied to the sustain electrode X and the scan electrode Y, so that discharge of discharge cells lit in the sustain period SUS is repeatedly generated. As explained in Figure 3, two discharges occur during one discharge cycle CYC. For example, subfield SF4 is composed of 32 discharge cycles CYC and generates 64 discharges. In the power discharge inhibition period DIS described in detail in FIG. 8, since the sustain electrode Y is maintained at the high voltage VsZ2, no discharge occurs.
[0019] 消去期間 ERSでは、負の消去前パルスと正の高電圧の消去前パルス力 維持電 極 Xおよび走査電極 Yにそれぞれ印加され、放電が発生する（図 4 (g) )。これにより、 壁電荷が、維持電極 Xおよび走査電極 Yに蓄積される。この際、走査電極 Yは、電圧 VsZ2より高い電圧が印加されるため、蓄積される壁電荷の量は相対的に多くなる。 次に、正の消去パルスと負の消去パルス力 維持電極 Xおよび走査電極 Yにそれぞ れ印加される（図 4 (h) )。これにより、放電が起こり、壁電荷の量が減る。最後に、次 のリセット期間 RSTに移行するために、緩やかに下降する負の電圧 (鈍波）が、維持 電極 Xに印加され、正のパルス力 走査電極 Yに印加される（図 4 (i) )。なお、本発明 では、消去期間 ERSの放電は、放電サイクルに含めない。これ〖こより、 1サブフィール ド期間 SFが完了する。図に示した例では、放電サイクル数は、 "3" (サスティン期間 S USの 6回の放電）であり、走査電極 Yのパルス数と同じである。 In the erase period ERS, a negative pre-erase pulse and a positive high-voltage pre-erase pulse force X are applied to the sustaining electrode X and the scan electrode Y, respectively, and discharge occurs (FIG. 4 (g)). As a result, wall charges are accumulated in the sustain electrode X and the scan electrode Y. At this time, since a voltage higher than the voltage VsZ2 is applied to the scan electrode Y, the amount of accumulated wall charges is relatively large. Next, positive erase pulse and negative erase pulse force are applied to sustain electrode X and scan electrode Y, respectively (Fig. 4 (h)). As a result, discharge occurs and the amount of wall charges is reduced. Finally, in order to shift to the next reset period RST, a negative voltage (blunt wave) that gradually falls is applied to the sustain electrode X and applied to the positive pulse force scanning electrode Y (Fig. 4 (i )). In the present invention, the discharge in the erase period ERS is not included in the discharge cycle. This completes the SF for one subfield period. In the example shown in the figure, the number of discharge cycles is “3” (six discharges in the sustain period SUS), which is the same as the number of pulses of the scan electrode Y.
[0020] なお、後述する図 7および図 12に示す Yドライバ YDRVおよび Xドライバ XDRVに は、リセット期間 RST、アドレス期間 ADRおよび消去期間 ERSに所定の電圧（例え ば、正の調整電圧、負の調整電圧等）を維持電極 Xおよび走査電極 Yに印可するた めの回路の記載を省略している。 [0020] It should be noted that the Y driver YDRV and the X driver XDRV shown in FIG. 7 and FIG. 12, which will be described later, have predetermined voltages (for example, a positive adjustment voltage, a negative adjustment voltage, etc.) in the reset period RST, address period ADR, and erase period ERS. The description of the circuit for applying the adjustment voltage to the sustain electrode X and the scan electrode Y is omitted.
図 5は、図 1に示した回路部 60の概要を示している。回路部 60は、 X電極 16bに共 通のパルスを印加する Xドライバ XDRV (第 1駆動回路）、 Y電極 16cに選択的にパ ルスを印加する Yドライバ YDRV (第 2駆動回路）、アドレス電極 18bに選択的にパル スを印加するアドレスドライバ ADRV (第 3駆動回路）、ドライバ XDRV、 YDRV, AD RVの動作を制御する制御部 CNTおよび電源部 PWRを有して!/、る。ドライバ XDRV 、 YDRV、 ADRVは、 PDP10を駆動する駆動部として動作する。 FIG. 5 shows an outline of the circuit unit 60 shown in FIG. The circuit unit 60 includes an X driver XDRV (first drive circuit) that applies a common pulse to the X electrode 16b, a Y driver YDRV (second drive circuit) that selectively applies a pulse to the Y electrode 16c, and an address electrode. Address driver ADRV (third drive circuit) that selectively applies pulses to 18b, drivers XDRV, YDRV, AD It has a control unit CNT that controls RV operation and a power supply unit PWR! Drivers XDRV, YDRV, and ADRV operate as a drive unit that drives PDP10.
[0021] 制御部 CNTは、階調検出回路 62およびサスティン制御回路 64を有している。画 像データ RO— 9、 GO— 9、 BO— 9は、赤、緑、青をそれぞれ表示するための 10ビット からなるデータであり、図示しないチューナ部あるいは外部入力から階調検出回路 6 2に順次に入力される。この例では、 1024通りの輝度（1024階調）が、画像データ R 0— 9、 GO— 9、 B0— 9のビット値に応じて表現される。ここで、数字の小さいビット（下 位ビット）は、重みが小さぐ数字の大きいビット (上位ビット）は、重みが大きい。  The control unit CNT includes a gradation detection circuit 62 and a sustain control circuit 64. The image data RO-9, GO-9, and BO-9 are 10-bit data for displaying red, green, and blue, respectively. Input sequentially. In this example, 1024 luminances (1024 gradations) are represented according to the bit values of the image data R 0-9, GO-9, and B0-9. Here, a bit with a small number (low order bit) has a high weight for a bit with a small number (high order bit) with a small weight.
[0022] 階調検出回路 62は、画像データ RO— 9、 GO— 9、 BO— 9に基づいて、画像の表 示に使用するサブフィールド SFを画素毎に求める。換言すれば、演算により画素 PX 毎に点灯するサブフィールド SFを求める。この演算により、高輝度（高階調）の画像 を含む表示ラインと、高輝度の画像を含まない表示ラインとが検出される。ここで、表 示ラインは、上述したように、電極 16b、 16cに沿って配置される画素 PXにより構成さ れる。ここで、 1つの画素 PXは、図 2で説明したように、赤、青および緑の光を発生す る 3つの放電セルにより構成される。なお、各画素 PXを 3つ以上の放電セルにより構 成してちょい。  The gradation detection circuit 62 obtains a subfield SF to be used for displaying an image for each pixel based on the image data RO-9, GO-9, and BO-9. In other words, the subfield SF to be lit for each pixel PX is obtained by calculation. By this calculation, a display line including a high luminance (high gradation) image and a display line not including a high luminance image are detected. Here, as described above, the display line is configured by the pixels PX arranged along the electrodes 16b and 16c. Here, as described with reference to FIG. 2, one pixel PX includes three discharge cells that generate red, blue, and green light. Each pixel PX is composed of 3 or more discharge cells.
[0023] 例えば、高輝度の画像を含む表示ラインは、サブフィールド SF8 (あるいは、 SF7— 8)を点灯して画像を表示する画素を有する表示ラインである。高輝度の画像を含ま ない表示ラインにおいて、サブフィールド SF8 (あるいは、 SF7— 8)は、サスティン期 間 SUSにおいてサスティン放電 (点灯）が不要な、不要サブフィールドである。階調 検出回路 62は、不要サブフィールドの有無を示す情報を、表示ライン毎にサスティ ン制御回路 64に出力する。  [0023] For example, a display line including a high-luminance image is a display line having pixels that display an image by turning on the subfield SF8 (or SF7-8). In a display line that does not include a high-luminance image, subfield SF8 (or SF7-8) is an unnecessary subfield that does not require sustain discharge (lighting) in the sustain period SUS. The gradation detection circuit 62 outputs information indicating the presence or absence of unnecessary subfields to the sustain control circuit 64 for each display line.
[0024] サスティン制御回路 64は、不要サブフィールドが存在しな 、表示ラインでは、各サ ブフィールド SF1— 8にお 、て、予め設定された回数のサスティン放電を発生させる ために、ドライバ YDRV、 XDRVに制御信号 YCNT、 XCNTを出力し、ドライバ AD RVに制御信号 ACNTを出力する。この際、サスティン制御回路 64は、上位 8ビット の画像データ R2— 9、 G2— 9、 B2— 9に対応する 256階調の画像を表示するため に制御信号 YCNT、 XCNTを出力する。 [0025] ここで、制御信号 YCNTは、後述する図 8に示すスィッチ制御信号 SW1、 SW2、 S W3、 SW4、 SW5n、 SW5m、 SW6n、 SW6mを含む。制御信号 XCNTは、後述す る図 8に示すスィッチ制御信号 SW7、 SW8、 SW9、 SW10を含む。制御信号 ACN Tは、アドレスパルスを生成するためのタイミング信号である。 [0024] The sustain control circuit 64 has no unnecessary subfield, and in the display line, in order to generate a sustain discharge for a predetermined number of times in each subfield SF1-8, the driver YDRV, Output control signals YCNT and XCNT to XDRV, and output control signal ACNT to driver AD RV. At this time, the sustain control circuit 64 outputs control signals YCNT and XCNT to display an image of 256 gradations corresponding to the upper 8-bit image data R2-9, G2-9, and B2-9. Here, the control signal YCNT includes switch control signals SW1, SW2, SW3, SW4, SW5n, SW5m, SW6n, and SW6m shown in FIG. 8 described later. The control signal XCNT includes switch control signals SW7, SW8, SW9, and SW10 shown in FIG. The control signal ACNT is a timing signal for generating an address pulse.
一方、サスティン制御回路 64は、不要サブフィールドが存在する表示ラインでは、 例えば、最下位ビットおよび最上位ビットを除いた 8ビットの画像データ R1— 8、 G1 —8、 B1— 8に対応する 256階調の画像を表示するために制御信号 YCNT、 XCN Tを出力する（不要サブフィールド = SF8)。あるいは、サスティン制御回路 64は、下 位 8ビットの画像データ RO— 7、 GO— 7、 BO— 7に対応する 256階調の画像を表示 するために制御信号 YCNT、 XCNTを出力する（不要サブフィールド =SF7— 8)。 上位のサブフィールド SF8 (あるいは、 SF7— 8)が使用されない場合、その画像の輝 度は低い。このため、画像データの上位ビット R9、 G9、 B9 (あるいは、 R8— 9、 G8 —9、 B8— 9)を使用することなく画像を表示できる。上位ビットの代わりに下位ビット を使用することにより、暗い画像の階調数を増やすことができ、画質を向上できる。  On the other hand, the sustain control circuit 64, for example, displays 256 lines corresponding to 8-bit image data R1-8, G1-8, B1-8, excluding the least significant bit and the most significant bit, in the display line where the unnecessary subfield exists. Output control signals YCNT and XCNT to display a grayscale image (unnecessary subfield = SF8). Alternatively, the sustain control circuit 64 outputs control signals YCNT and XCNT to display a 256-level image corresponding to the lower 8-bit image data RO-7, GO-7, BO-7 (unnecessary sub Field = SF7—8). If the upper subfield SF8 (or SF7-8) is not used, the brightness of the image is low. Therefore, an image can be displayed without using the upper bits R9, G9, and B9 (or R8-9, G8-9, and B8-9) of the image data. By using the lower bits instead of the upper bits, the number of gradations of a dark image can be increased and the image quality can be improved.
[0026] 電源部 PWRは、ドライバ YDRV、 XDRV、 ADRVに供給する電源電圧 Vsc、 Vs/ 2、 一 Vs,2、 Vsaを生成する。 Yドライバ YDRVは、 Y電極 16c毎にスキャンドライノく 回路 SDを有している。これにより、 Y電極 16c毎に所望の数のサスティンパルスを選 択的に印加できる。  [0026] The power supply unit PWR generates power supply voltages Vsc, Vs / 2, 1 Vs, 2, and Vsa to be supplied to the drivers YDRV, XDRV, and ADRV. Y driver YDRV has a scan circuit SD for each Y electrode 16c. As a result, a desired number of sustain pulses can be selectively applied to each Y electrode 16c.
図 6は、図 5に示した制御部 CNTの動作を示している。図 6では、サスティン期間 S USに関する制御のみを示し、アドレス期間 ADRに関する制御は示していない。図 6 のフローは、ハードウェアのみで実現されてもよぐハードウェアをソフトウェアにより 制御することにより実現されてもよい。  FIG. 6 shows the operation of the control unit CNT shown in FIG. In FIG. 6, only the control related to the sustain period SUS is shown, and the control related to the address period ADR is not shown. The flow in Fig. 6 may be realized by controlling the hardware, which may be realized only by hardware, by software.
[0027] まず、ステップ S10において、階調検出回路 62は、 1つの表示ライン分の画像デー タ RO— 9、 GO— 9、 BO— 9を受信する。なお、図 5に示した制御部 CNTは、複数の 表示ラインおよび複数の画面の画像データを連続して受ける。このため、制御部 CN Tは、 1つの表示ラインの画像データを受信する毎に、図 6のフローを実施する。 ステップ S12において、階調検出回路 62は、 1つの表示ラインの画像データに基 づいて、画像を表示するために点灯するサブフィールド SFを画素 PX毎に求める。上 述したように、輝度が高い画像を表示する画素 PXでは、上位のサブフィールド SF8 や SF7が使用される。すなわち、階調検出回路 62は、表示ライン毎に、サスティン放 電の不要な不要サブフィールド SFが存在する力否かを検出する。ここで、不要サブ フィールド SFは、 1つの画素 PXの全ての放電セル（赤、青および緑)でサスティン放 電が不要と検出されたサブフィールドである。 [0027] First, in step S10, the gradation detection circuit 62 receives image data RO-9, GO-9, BO-9 for one display line. Note that the control unit CNT shown in FIG. 5 continuously receives image data of a plurality of display lines and a plurality of screens. Therefore, the control unit CNT performs the flow of FIG. 6 every time it receives image data of one display line. In step S12, the gradation detection circuit 62 determines, for each pixel PX, a subfield SF that is lit to display an image based on the image data of one display line. Up As described above, the upper subfields SF8 and SF7 are used in the pixel PX that displays an image with high luminance. That is, the gradation detection circuit 62 detects whether or not there is a force in which an unnecessary subfield SF that does not require sustain discharge exists for each display line. Here, the unnecessary subfield SF is a subfield in which the sustain discharge is detected to be unnecessary in all the discharge cells (red, blue, and green) of one pixel PX.
[0028] ステップ S14にお 、て、サスティン制御回路 64は、画像を表示するために点灯しな い不要サブフィールドが存在する力否かを、階調検出回路 62からの情報に基づいて 判定する。不要サブフィールドが存在しない場合、ステップ S 16において、サスティン 制御回路 64は、サブフィールド SF 1—8を使用して、予め設定された数のサスティン 放電を発生させるために、ドライバ XDRV、 YDRVの動作を制御する。この動作によ り設定される各サブフィールド SF1— 8の放電回数は、予め設定された標準の放電サ イタル数である。ステップ S16の動作は、例えば、後述する図 9の表示ライン L2、 L3 を表示するための動作である。  [0028] In step S14, the sustain control circuit 64 determines, based on information from the gradation detection circuit 62, whether or not there is an unnecessary subfield that is not lit to display an image. . If there is no unnecessary subfield, in step S16, the sustain control circuit 64 operates the drivers XDRV and YDRV to generate the preset number of sustain discharges using the subfield SF1-8. To control. The number of discharges of each subfield SF1-8 set by this operation is a preset standard number of discharge sites. The operation in step S16 is, for example, an operation for displaying display lines L2 and L3 in FIG. 9 described later.
[0029] 一方、不要サブフィールドがある場合、ステップ S 18において、サスティン制御回路 64は、不要サブフィールドを含むサブフィールド SF1— 8の少なくとも 1つを、予め設 定されたサスティン放電の最少回数より少ない数のサスティン放電を発生させるサブ フィールドに割り当てる。ここで、この実施形態の最少回数は、図 3に示したように、最 下位のサブフィールド SF1の 4放電サイクルである。ステップ S 18では、最も少ない放 電サイクル数は、 2放電サイクルまたは 1放電サイクルに設定される。そして、サスティ ン制御回路 64は、サブフィールド SF1— 8を使用して、新たに設定された数のサステ イン放電を発生させるために、ドライバ XDRV、 YDRVの動作を制御する。ステップ S 18の動作は、例えば、後述する図 9の表示ライン Ll、 L4を表示するための動作であ る。  [0029] On the other hand, if there is an unnecessary subfield, in step S18, the sustain control circuit 64 sets at least one of the subfields SF1-8 including the unnecessary subfield from the preset minimum number of sustain discharges. Assign to a subfield that generates a small number of sustain discharges. Here, the minimum number of times of this embodiment is four discharge cycles of the lowest subfield SF1, as shown in FIG. In step S18, the minimum number of discharge cycles is set to 2 discharge cycles or 1 discharge cycle. Then, the sustain control circuit 64 controls the operations of the drivers XDRV and YDRV in order to generate a newly set number of sustain discharges using the subfield SF1-8. The operation in step S18 is, for example, an operation for displaying display lines Ll and L4 in FIG.
[0030] 図 7は、図 5に示した Yドライバ YDRVおよび Xドライバ XDRVの詳細を示している。  FIG. 7 shows details of the Y driver YDRV and the X driver XDRV shown in FIG.
Yドライバ YDRVは、ドライバ回路 DRV(Y)およびスキャンドライバ回路 SDを有して いる。 Xドライバ XDRVは、ドライバ回路 DRV(X)を有している。図に示すスィッチ S Wl、 SW2、 SW3、 SW4、 SW6 (SW6n, SW6m) , SW7、 SW8、 SW9、 SWIOは 、例えば、 nMOSトランジスタ（MOSFET)により構成される。各 nMOSトランジスタ は、図に示すように、ソース'ドレイン間を接続する寄生ダイオードを有している。またThe Y driver YDRV has a driver circuit DRV (Y) and a scan driver circuit SD. The X driver XDRV has a driver circuit DRV (X). The switches SW1, SW2, SW3, SW4, SW6 (SW6n, SW6m), SW7, SW8, SW9, SWIO shown in the figure are composed of, for example, nMOS transistors (MOSFETs). Each nMOS transistor As shown in the figure, it has a parasitic diode connecting the source and drain. Also
、スィッチ SW5 (SW5n、 SW5m)は、例えば、 IGBT (Insulated Gate Bipolar Transis tor)により構成される。 The switch SW5 (SW5n, SW5m) is configured by, for example, an IGBT (Insulated Gate Bipolar Transistor).
[0031] ドライバ回路 DRV (Y)は、コィノレ La、スィッチ SW1、 SW2、 SW3、 SW4およびダイ オードを有している。コイル La、スィッチ SW1— 4は、 Y電極 (Yn、 Ym等）に共振パ ルスを生成するための共振回路として動作する。共振パルスは、全ての Y電極に共 通の信号である。スィッチ SW1—4は、高論理レベルのスィッチ制御信号を受けたと きにオンし、低論理レベルのスィッチ制御信号を受けたときにオフする。  [0031] The driver circuit DRV (Y) includes a coin La, switches SW1, SW2, SW3, SW4 and a diode. Coil La and switch SW1–4 operate as a resonance circuit to generate a resonance pulse on the Y electrode (Yn, Ym, etc.). The resonant pulse is a signal common to all Y electrodes. Switches SW1–4 are turned on when a high logic level switch control signal is received, and turned off when a low logic level switch control signal is received.
[0032] スィッチ SW1のドレインおよびスィッチ SW3のソースは、接地線 G1に接続されて!ヽ る。スィッチ SW1のソースは、順方向接続されたダイオードを介してコイル Laの一端 であるノード ND1に接続されている。スィッチ SW3のドレインは、逆方向接続された ダイオードを介してノード ND1に接続されている。ノード ND1は、逆方向接続された ダイオードを介して電源 Vs/2、 一Vs/2にそれぞれ接続されている。スィッチ SW2 は、ドレインを電源 VsZ2に接続し、ソースをコイル Laの他端であるノード ND2に接 続している。スィッチ SW4は、ソースを電源— Vs/2に接続し、ドレインをノード ND2 に接続している。ノード ND2は、スキャンドライバ回路 SDにそれぞれ接続されている  [0032] The drain of the switch SW1 and the source of the switch SW3 are connected to the ground line G1. The source of the switch SW1 is connected to the node ND1, which is one end of the coil La, via a forward-connected diode. The drain of switch SW3 is connected to node ND1 through a diode connected in the reverse direction. The node ND1 is connected to the power supply Vs / 2 and one Vs / 2 through diodes connected in the reverse direction. In the switch SW2, the drain is connected to the power source VsZ2, and the source is connected to the node ND2, which is the other end of the coil La. Switch SW4 has its source connected to the power supply—Vs / 2 and its drain connected to node ND2. Node ND2 is connected to each scan driver circuit SD
[0033] 各スキャンドライバ回路 SDは、電源 Vscとノード ND2の間に直列に配置されたスィ ツチ SW5 (SW5n、 SW5m等）およびスィッチ SW6 (SW6n、 SW6m等）を有して!/ヽ る。スィッチ SW5は、ドレインを順方向接続されたダイオードを介して電源 Vscに接続 し、ソースを Y電極 (Yn、 Ym等）に接続している。また、スィッチ SW5のドレインは、 キャパシタ C1を介してノード ND2に接続されている。スィッチ SW6は、ソースをノー ド ND2に接続し、ドレインを Y電極に接続している。 [0033] Each scan driver circuit SD has a switch SW5 (SW5n, SW5m, etc.) and a switch SW6 (SW6n, SW6m, etc.) arranged in series between the power supply Vsc and the node ND2. In the switch SW5, the drain is connected to the power supply Vsc via a diode connected in the forward direction, and the source is connected to the Y electrode (Yn, Ym, etc.). The drain of the switch SW5 is connected to the node ND2 via the capacitor C1. Switch SW6 has its source connected to node ND2 and its drain connected to the Y electrode.
[0034] Xドライバ XDRVのドライバ回路 DRV (X)は、ドライバ回路 DRV (Y)と同じ回路構 成を有している。すなわち、ドライバ回路 DRV (X)は、コイル Lb、スィッチ SW7、 SW 8、 SW9、 SW10およびダイオードを有している。コイル Lb、スィッチ SW7— 10は、 X 電極 (Xn、 Xm等）に共振パルスを生成するための共振回路として動作する。スィッチ SW7— 10は、高論理レベルのスィッチ制御信号を受けたときにオンし、低論理レべ ルのスィッチ制御信号を受けたときにオフする。キャパシタ Cpは、 PDP10の容量を 示している。 [0034] The driver circuit DRV (X) of the X driver XDRV has the same circuit configuration as the driver circuit DRV (Y). That is, the driver circuit DRV (X) has a coil Lb, switches SW7, SW8, SW9, SW10 and a diode. The coil Lb and switch SW7-10 operate as a resonance circuit for generating a resonance pulse on the X electrode (Xn, Xm, etc.). The switches SW7-10 are turned on when a high logic level switch control signal is received. Turns off when receiving a switch control signal. Capacitor Cp indicates the capacitance of PDP10.
[0035] 図 8は、図 3に示したアドレス期間 ADRおよびサスティン期間 SUSの動作の詳細を 示している。図では、スィッチ SW1— 10のオン、オフを制御する信号を、スィッチ制 御信号 SW1— 10と称する。スィッチ SW1— 10は、スィッチ制御信号 SW1— 10の高 論理レベル中にオンし、スィッチ制御信号 SW1— 10の低論理レベル中にオフする。 図中の星印は、放電の発生を示している。  FIG. 8 shows details of operations in the address period ADR and the sustain period SUS shown in FIG. In the figure, a signal for controlling on / off of the switch SW1-10 is referred to as a switch control signal SW1-10. The switch SW1-10 is turned on during the high logic level of the switch control signal SW1-10, and is turned off during the low logic level of the switch control signal SW1-10. The star in the figure indicates the occurrence of discharge.
[0036] アドレス期間 ADRでは、スィッチ SW4、 SW8は、常時オンする（図 8 (a、 b) )。この ため、図 7に示したノード ND2は、電圧一 Vs/2に設定される。 X電極 Xn、 Xmは、 電圧 VsZ2に設定される（図 8 (c、 d) )。アドレス期間 ADRにおいて、画素 PXの選択 動作を実施しない期間、スィッチ SW5n、 SW5mはオンし、スィッチ SW6n、 SW6m はオフする（図 8 (e) )。このため、 Y電極 Yn、 Ymは、電圧 Vscに設定される（図 8 (f、 g) )。そして、画素 PXを点灯するために選択するときに、アドレス電極 A1の駆動に同 期して、対応するスィッチ SW5n (または SW5m)がオフし、対応するスィッチ SW6n( または SW6m)がオンする。これにより、 Y電極 Yn (または Ym)は、一時的に電圧— VsZ2に設定される（図 8 (h、 i) )。そして、点灯する画素 PXを選択するスキャン動作 力 表示ライン毎に実施される。  In the address period ADR, the switches SW4 and SW8 are always turned on (FIGS. 8A and 8B). Therefore, the node ND2 shown in Fig. 7 is set to a voltage of 1 Vs / 2. X electrodes Xn and Xm are set to voltage VsZ2 (Fig. 8 (c, d)). In the address period ADR, the switches SW5n and SW5m are turned on and the switches SW6n and SW6m are turned off during the period when the selection operation of the pixel PX is not performed (FIG. 8 (e)). For this reason, the Y electrodes Yn and Ym are set to the voltage Vsc (Fig. 8 (f, g)). When the pixel PX is selected for lighting, the corresponding switch SW5n (or SW5m) is turned off and the corresponding switch SW6n (or SW6m) is turned on in synchronization with the driving of the address electrode A1. As a result, the Y electrode Yn (or Ym) is temporarily set to the voltage—VsZ2 (FIG. 8 (h, i)). Then, the scanning operation force for selecting the pixel PX to be lit is performed for each display line.
[0037] アドレス期間 ADRからサスティン期間 SUSに切り替わるときに、 X電極 Xn、 Xmの 電圧は、スィッチ SW10をオンすることにより、電圧一 Vs/2に初期化される（図 8 (j、 k) )。 Y電極 Yn、 Ymの電圧は、スィッチ SW6n、 SW6mをオンすることにより電圧 VsZ2に初期化される（図 8 (1、 m) )。スィッチ SW5n、 SW5mは、サスティン期間 SU S中、常にオフされる。  [0037] When the address period ADR is switched to the sustain period SUS, the voltages of the X electrodes Xn and Xm are initialized to the same voltage Vs / 2 by turning on the switch SW10 (Fig. 8 (j, k) ). The voltages of the Y electrodes Yn and Ym are initialized to the voltage VsZ2 by turning on the switches SW6n and SW6m (Fig. 8 (1, m)). The switches SW5n and SW5m are always turned off during the sustain period SUS.
[0038] この後、スィッチ SW1がオンし、スィッチ SW4がオフすることにより、接地線 G1は、 スィッチ SW1、コイル La、スィッチ SW6n、 SW6mおよび Y電極 Yn、 Ymを介してキ ャパシタ Cpに接続される。 Y電極 Yn、 Ymの電圧は、コイル Laとキャパシタ Cpとの L C共振作用により上昇する。次に、スィッチ SW2がオンすることにより、 Y電極 Yn、 Υ mの電圧は、電圧 VsZ2にクランプされる（図 8 (n、 o) )。  [0038] After that, when switch SW1 is turned on and switch SW4 is turned off, ground line G1 is connected to capacitor Cp via switch SW1, coil La, switch SW6n, SW6m, and Y electrodes Yn, Ym. The The voltages of the Y electrodes Yn and Ym rise due to the LC resonance effect of the coil La and the capacitor Cp. Next, when the switch SW2 is turned on, the voltage of the Y electrodes Yn and Υm is clamped to the voltage VsZ2 (FIG. 8 (n, o)).
[0039] 次に、スィッチ SW3がオンすることにより、キャパシタ Cpは、 Y電極 Yn、 Ym、スイツ チ SW6n、 SW6m、コイル Laおよびスィッチ SW3を介して接地線 Glに接続される。 Y電極 Yn、 Ymの電圧は、コイル Laとキャパシタ Cpとの LC共振作用により下降する 。次に、スィッチ SW4がオンすることにより、 Y電極 Yn、 Ymの電圧は、電圧 VsZ2 にクランプされる（図 8 (p、 q) )。このように、スィッチ SW1— 4を順次にオンすることに より、 Y電極 Yn、 Ymにサスティンパルスが印加される。 X電極 Xn、 Xmのサスティン パルスも、 Y電極 Yn、 Ymのサスティンパルスと同様に、スィッチ SW7— 10を順次に オンすることにより生成される。 [0039] Next, when the switch SW3 is turned on, the capacitor Cp becomes Y electrode Yn, Ym, switch H Connected to the ground line Gl via SW6n, SW6m, coil La and switch SW3. The voltage of the Y electrodes Yn and Ym drops due to the LC resonance effect of the coil La and the capacitor Cp. Next, when the switch SW4 is turned on, the voltages of the Y electrodes Yn and Ym are clamped to the voltage VsZ2 (FIG. 8 (p, q)). In this way, the sustain pulses are applied to the Y electrodes Yn and Ym by sequentially turning on the switches SW1-4. Similarly to the sustain pulses of the Y electrodes Yn and Ym, the sustain pulses of the X electrodes Xn and Xm are generated by sequentially turning on the switches SW7-10.
[0040] 図 5に示した階調検出回路 62により不要サブフィールドを有すると判定された表示 ライン（例えば、 Ym)では、サブフィールド SF1— 8の少なくともいずれかにおいて、 サスティンパルス (放電サイクル）の数は、不要サブフィールドを有して ヽな 、表示ラ イン (例えば、 Yn)に比べて少なく設定される。換言すれば、表示ライン Ymでは、サ スティン期間 SUS中に、放電を禁止する放電禁止期間 DISが設定される。放電禁止 期間 DISは、 Y電極 Ymを電圧 VsZ2にクランプした後、スィッチ SW6mをオフするこ とで生成される（図 8 (r) )。  [0040] In the display line (for example, Ym) determined to have an unnecessary subfield by the grayscale detection circuit 62 shown in FIG. 5, the sustain pulse (discharge cycle) is detected in at least one of the subfields SF1-8. The number is set to be smaller than the display line (for example, Yn), which has unnecessary subfields. In other words, in the display line Ym, the discharge inhibition period DIS for inhibiting discharge is set during the sustain period SUS. The discharge inhibition period DIS is generated by turning off the switch SW6m after clamping the Y electrode Ym to the voltage VsZ2 (Fig. 8 (r)).
[0041] スィッチ SW6mのオフにより、 Y電極 Ymは、ハイインピーダンス状態となり、スイツ チ SW1— 4の動作に関わりなくオフする直前の状態 (電圧)を維持する。これにより、 X電極 Xmと Y電極 Ym間の電圧は、放電開始電圧に達しない。すなわち、放電禁止 期間 DIS中、対応する表示ラインの画素 PXは、点灯しない。  [0041] When the switch SW6m is turned off, the Y electrode Ym enters a high impedance state, and maintains the state (voltage) immediately before turning off regardless of the operation of the switch SW1-4. As a result, the voltage between the X electrode Xm and the Y electrode Ym does not reach the discharge start voltage. That is, the pixel PX of the corresponding display line is not lit during the discharge inhibition period DIS.
放電禁止期間 DISは、スィッチ SW3のオンに同期して、スィッチ SW6mをオンする ことにより終了する。図 8に示した例では、スィッチ SW6mのオフ期間を 1放電サイク ルと同じ長さに設定している。このため、表示ライン Ymの放電サイクル数は、表示ラ イン Ynに比べて 1放電サイクルだけ少なく設定される。この実施形態では、放電禁止 期間 DISは、サスティン期間 SUSの最後に設定される。しかし、放電禁止期間 DIS の位置は、サスティン期間 SUSの最初でもよぐ中間でもよい。さら〖こ、放電禁止期 間 DISの位置を、可変にすることにより、擬似輪郭等を防止し、表示画像の品質を向 上できる。  The discharge inhibition period DIS ends when the switch SW6m is turned on in synchronization with the switch SW3 being turned on. In the example shown in Fig. 8, the off period of switch SW6m is set to the same length as one discharge cycle. For this reason, the number of discharge cycles of the display line Ym is set to be smaller by one discharge cycle than the display line Yn. In this embodiment, the discharge inhibition period DIS is set at the end of the sustain period SUS. However, the position of the discharge inhibition period DIS may be at the beginning or middle of the sustain period SUS. Furthermore, by changing the position of the DIS during the discharge inhibition period, it is possible to prevent false contours and improve the display image quality.
[0042] このように、本発明では、アドレス期間 ADRに使用されるスキャンドライバ回路 SD のスィッチ SW6 (SW6n、 SW6m)をサスティン期間 SUS中にオフすることにより、 Y 電極に印加される共振パルスの数 (放電サイクル数)を表示ライン毎に容易に調整で きる。換言すれば、全ての Y電極に共通の共振パルス力 ドライバ回路 DRV(Y)によ り生成される場合にも、サスティン期間 SUSの放電サイクル数を、スィッチ SW6の制 御のみで独立に調整できる。さらに、放電サイクル数をスィッチ SW6のオン Zオフを 制御するだけで調整できるため、サスティン制御回路 64における放電禁止期間 DIS を生成する論理を簡易に構成できる。 As described above, in the present invention, the switch SW6 (SW6n, SW6m) of the scan driver circuit SD used in the address period ADR is turned off during the sustain period SUS. The number of resonance pulses applied to the electrodes (number of discharge cycles) can be easily adjusted for each display line. In other words, even when the resonance pulse force common to all Y electrodes is generated by the driver circuit DRV (Y), the number of discharge cycles in the sustain period SUS can be adjusted independently only by controlling the switch SW6. . Furthermore, since the number of discharge cycles can be adjusted simply by controlling the on / off state of the switch SW6, the logic for generating the discharge inhibition period DIS in the sustain control circuit 64 can be easily configured.
[0043] 図 9は、不要サブフィールドがある場合の各サブフィールドの放電サイクル数を示し ている。説明を簡単にするために、 4つの表示ライン L1— 4を有する PDPについて説 明する。また、 PDPに表示される画像において、中央の表示ライン L2— 3は、赤 (R) 、緑 (G)、青 (B)の少なくともいずれかの放電セルに高い輝度の領域 H (高階調領域 )を有し、上下の表示ライン Ll、 L4は、赤 (R)、緑 (G)、青 (B)の放電セルのいずれ も低い輝度の領域 L (低階調領域)のみを有している。すなわち、表示ライン Ll、 L4 は、不要サブフィールドを有している。図では、（1)から（6)までの 6通りの制御手法 を示している。 [0043] FIG. 9 shows the number of discharge cycles in each subfield when there is an unnecessary subfield. For ease of explanation, a PDP with four display lines L1-4 is described. In the image displayed on the PDP, the center display line L2-3 is a high luminance region H (high gradation region) in at least one of red (R), green (G), and blue (B) discharge cells. The upper and lower display lines Ll and L4 have only a low luminance region L (low gradation region) in any of the red (R), green (G), and blue (B) discharge cells. Yes. That is, the display lines Ll and L4 have unnecessary subfields. The figure shows six control methods from (1) to (6).
[0044] 手法（1)、 (2)は、不要サブフィールドがサブフィールド SF8のみの場合の例を示し ている。手法（3)、 （4)は、不要サブフィールドがサブフィールド SF7— 8の場合の例 を示している。手法（5)は、不要サブフィールドがサブフィールド SF6のみの場合の 例を示している。手法（6)は、不要サブフィールドがサブフィールド SF6、 7、 8の場合 の例を示している。なお、本発明では、図 5に示した制御部 CNTは、手法（1) (6) の少なくとも 1つを使用して不要サブフィールドの放電制御を実施する。  [0044] Techniques (1) and (2) show examples in which the unnecessary subfield is only the subfield SF8. Methods (3) and (4) show examples when the unnecessary subfield is subfield SF7-8. Method (5) shows an example where the unnecessary subfield is only subfield SF6. Method (6) shows an example where the unnecessary subfields are subfields SF6, 7, and 8. In the present invention, the control unit CNT shown in FIG. 5 performs discharge control of unnecessary subfields using at least one of the methods (1) and (6).
[0045] 手法（1)において、不要サブフィールドを有していない表示ライン L2— 3では、サ ブフィールド SF1— 8の放電サイクル数は、図 3に示したように、それぞれ 4、 8、 16、 32、 64、 128、 256、 512に設定される（予め設定された標準値)。一方、表示ライン Ll、 L4では、図 3に示したサブフィールド SF1— 7の放電サイクル数を、標準値の半 分にそれぞれ設定し、不要サブフィールド SF8の放電サイクル数を 256に設定する。 換言すれば、図 3に示したサブフィールド SF1— 7の放電サイクル数を、サブフィール ド SF2— 8に割り当て、サブフィールド SF1の放電サイクル数を 2に設定する。  [0045] In display line L2-3 that does not have unnecessary subfields in method (1), the number of discharge cycles of subfield SF1-8 is 4, 8, 16 as shown in FIG. , 32, 64, 128, 256, 512 (preset standard values). On the other hand, for display lines Ll and L4, the number of discharge cycles of subfield SF1-7 shown in FIG. 3 is set to half of the standard value, and the number of discharge cycles of unnecessary subfield SF8 is set to 256. In other words, the number of discharge cycles of subfield SF1-7 shown in FIG. 3 is assigned to subfield SF2-8, and the number of discharge cycles of subfield SF1 is set to 2.
[0046] これにより、予め設定された放電サイクル数の最少回数（=4)より少ない放電サイク ル数（ = 2)を有するサブフィールド SF1を構成できる。したがって、高い輝度の領域 を有していない表示ライン Ll、 L4において、画像の階調数を従来の 128階調から 2 56階調に増やすことができ、輝度の低い画像の画質を向上できる。 [0046] Thereby, a discharge cycle less than the preset minimum number of discharge cycles (= 4). A subfield SF1 having the number of nodes (= 2) can be constructed. Therefore, the number of gradations of the image can be increased from the conventional 128 gradations to 256 gradations in the display lines Ll and L4 that do not have the high brightness region, and the image quality of the low brightness image can be improved.
手法（2)—（6)では、不要サブフィールドを有していない表示ライン L2— 3の放電 制御は、手法（1)と同じである。手法（2)では、表示ライン Ll、 L4において、不要サ ブフィールド SF8の放電サイクル数を 2に設定することで、手法（1)と同じ効果を得る ことができる。手法（1)、（2)では、不要サブフィールドが、最も高階調のサブフィール ド SF8を含むときのみ、サブフィールド SFのいずれかにおいて、最少回数" 4"より少 ない回数" 2"のサスティン放電を発生させる。サブフィールド SF8が使用されない画 素の輝度は、サブフィールド SF8を使用する時に比べて半分以下である。すなわち、 本発明では、輝度の低 、画像 (喑 、画像)の階調数を増やすことができる。  In methods (2)-(6), the discharge control for display line L2-3 that does not have unnecessary subfields is the same as in method (1). In method (2), the same effect as method (1) can be obtained by setting the number of discharge cycles of unnecessary subfield SF8 to 2 in display lines Ll and L4. In the methods (1) and (2), only when the unnecessary subfield includes the highest gray level subfield SF8, the sustain count of “2” less than the minimum count “4” is set in any of the subfield SF. Generate a discharge. The luminance of the pixel where the subfield SF8 is not used is less than half that when the subfield SF8 is used. That is, in the present invention, the luminance is low, and the number of gradations of the image (喑, image) can be increased.
[0047] 手法（3)では、不要サブフィールドを有する表示ライン Ll、 L4において、図 3に示 したサブフィールド SF1 - 7の放電サイクル数を、標準値の 4分の 1にそれぞれ設定 し、不要サブフィールド SF8の放電サイクル数を 128に設定する。換言すれば、図 3 に示したサブフィールド SF1— 6の放電サイクル数を、サブフィールド SF3— 8に割り 当て、サブフィールド SF1— 2の放電サイクル数を 1と 2にそれぞれ設定する。手法（3 )では、高い輝度の領域を有していない表示ライン Ll、 L4において、画像の階調数 を従来の 64階調力も 256階調に増やすことができ、輝度の低い画像の画質をさらに 向上できる。 [0047] In method (3), the number of discharge cycles in subfield SF1-7 shown in Fig. 3 is set to 1/4 of the standard value for display lines Ll and L4 with unnecessary subfields. Set the number of discharge cycles for subfield SF8 to 128. In other words, the number of discharge cycles in subfield SF1-6 shown in FIG. 3 is assigned to subfield SF3-8, and the number of discharge cycles in subfield SF1-2 is set to 1 and 2, respectively. In method (3), the number of gradations of the image can be increased to 256 with the conventional 64-gradation power on the display lines Ll and L4, which do not have a high-luminance region. It can be further improved.
[0048] なお、手法（3)の表示ライン Ll、 L4のサブフィールド SF1において、 1回の放電サ イタルは、サスティン期間 SUS中に最初に Y電極 (例えば、図 8に示した Ym)が電圧 VsZ2に設定された後、スィッチ SW6mをオフし続けることにより実現できる。すなわ ち、この場合、サスティン期間 SUSの最初の放電と、最後の放電で 1放電サイクルを 実現できる。手法 (4)では、表示ライン Ll、 L4において、不要サブフィールド SF7— 8の放電サイクル数を 1と 2にそれぞれ設定することで、手法 (3)と同じ効果を得ること ができる。  [0048] Note that, in the display field L1 and L4 subfield SF1 of method (3), the discharge electrode of one time is the voltage of the Y electrode (for example, Ym shown in FIG. 8) first during the sustain period SUS. After setting to VsZ2, this can be achieved by keeping switch SW6m off. In other words, in this case, one discharge cycle can be realized by the first discharge and the last discharge of the sustain period SUS. In method (4), the same effect as method (3) can be obtained by setting the number of discharge cycles of unnecessary subfield SF7-8 to 1 and 2 on display lines Ll and L4, respectively.
[0049] 手法（5)では、表示ライン Ll、 L4において、不要サブフィールド SF6の放電サイク ル数を 2に設定する。これにより、中間の階調のサブフィールドのみ（例えば、 SF6) が不要サブフィールドの場合にも、画像の階調数を増やすことができ、輝度の低い画 像のコントラストを向上できる。 [0049] In method (5), the number of discharge cycles of unnecessary subfield SF6 is set to 2 in display lines Ll and L4. This allows only mid-tone subfields (eg SF6) Even when the subfield is unnecessary, the number of gradations of the image can be increased and the contrast of an image with low luminance can be improved.
手法（6)では、不要サブフィールド SF6— 8を有する表示ライン Ll、 L4において、 不要サブフィールド SF6— 8の放電サイクル数は、 0、 1、 2にそれぞれ設定される。こ こで、図 7に示したように、スキャンドライバ回路 SDのスィッチ SW6を nMOSトランジ スタで形成する場合、スィッチ SW6の寄生ダイオードにより、 Y電極の電圧は、ノード ND2の電圧 VsZ2への変化に追従して電圧 VsZ2に変化する。このため、サスティ ン期間 SUSの全期間に放電禁止期間 DISを設定する場合にも、 1回の放電サイクル が発生する。サスティン期間 SUSの放電を禁止するために、この実施形態では、放 電サイクル数が 0に設定されたサブフィールド (例えば、 SF6)において、アドレスドラ ィバ ADRVによるアドレスパルスの出力を停止する。この機能は、図 5に示したサステ イン制御回路 64からアドレスドライバ ADRVに、放電する画素 PXの選択を禁止する アドレス禁止信号を出力することにより、容易に実現できる。  In the method (6), in the display lines Ll and L4 having the unnecessary subfield SF6-8, the number of discharge cycles of the unnecessary subfield SF6-8 is set to 0, 1, and 2, respectively. Here, as shown in Fig. 7, when the switch SW6 of the scan driver circuit SD is formed by an nMOS transistor, the parasitic diode of the switch SW6 causes the voltage of the Y electrode to change to the voltage VsZ2 of the node ND2. Follows and changes to voltage VsZ2. Therefore, one discharge cycle occurs even when the discharge inhibition period DIS is set for the entire sustain period SUS. In this embodiment, in order to inhibit the sustain period SUS from being discharged, output of address pulses by the address driver ADRV is stopped in a subfield (for example, SF6) in which the number of discharge cycles is set to zero. This function can be easily realized by outputting an address inhibit signal for inhibiting selection of the pixel PX to be discharged from the sustain control circuit 64 shown in FIG. 5 to the address driver ADRV.
[0050] 上述した手法（1)一（4)、 （6)では、不要サブフィールドが、最も輝度が高い（=高 階調）のサブフィールド SF8を含むときのみ、サブフィールド SF1— 8のいずれかに ぉ 、て、最少回数（ =4)より少ない回数（ = 2または 1)のサスティン放電が発生する 。サブフィールド SF8が使用されないとき、画像の輝度は、最大輝度の半分以下であ る。一般に、人間の目は、相対的に輝度の低い画像の方力 輝度の高い画像より輝 度の変化に敏感である。このため、輝度が低い画像の階調数を増やす方が、輝度の 高い画像の階調数を増やすより、画質の向上効果は大きい。これは、放電サイクル 数の差力 S"4"の場合、放電サイクル数 256、 260の輝度差 (約 1. 5%の輝度変化）の 方が、放電サイクル数 512、 516の輝度差 (約 0. 8%の輝度変化)より判別しやすい ことから明らかである。 [0050] In the above methods (1), (1), (4), and (6), only when the unnecessary subfield includes the subfield SF8 having the highest luminance (= high gradation), any of the subfields SF1-8 Therefore, sustain discharge occurs less than the minimum number (= 4) (= 2 or 1). When subfield SF8 is not used, the brightness of the image is less than half of the maximum brightness. In general, human eyes are more sensitive to changes in brightness than images with relatively low brightness. For this reason, increasing the number of gradations of an image with low luminance has a greater effect of improving the image quality than increasing the number of gradations of an image with high luminance. For the differential force S "4" of the number of discharge cycles, the difference in luminance between 256 and 260 discharge cycles (approximately 1.5% change in luminance) is the difference in luminance between 512 and 516 discharge cycles (approximately It is clear from the fact that it is easier to discriminate than (0.8% luminance change).
[0051] 図 10は、図 9に示した手法（1)、 (2)、 (5)における画像データの入力階調と、 PDP に表示される画像の表示階調 (放電サイクル数）との関係を示している。図 10は、図 9に示した手法（1)、（2)、（5)を適用した場合を示している。  [0051] FIG. 10 shows the relationship between the input gradation of the image data in the methods (1), (2), and (5) shown in FIG. 9 and the display gradation (number of discharge cycles) of the image displayed on the PDP. Showing the relationship. FIG. 10 shows a case where the methods (1), (2), and (5) shown in FIG. 9 are applied.
不要サブフィールドを有していない表示ライン L2— 3では、画像データ R0— 9、 GO 9、 B0— 9の値力 4つ増加する毎に表示階調力 つずつ増加する。具体的には、 画像データ RO— 9、 GO— 9、 BO— 9の下位 2ビットを" 00"にリセットした値力 表示 階調として設定される。これは、上位 8ビットの画像データ R2— 9、 G2— 9、 B2— 9を 用いて、 256階調の画像を表示することと等価である。不要サブフィールドが存在し ない表示ライン L2— 3において、入力される画素データ R0— 9、 GO— 9、 B0— 9を 表示するための表示階調 (輝度値)を量子化するときの最少単位は、 "4"である。 In the display line L2-3 that does not have unnecessary subfields, the display gradation power increases by 4 each time the value power of the image data R0-9, GO9, B0-9 increases. In particular, Image data RO-9, GO-9, BO-9 The lower 2 bits of reset are reset to "00". This is equivalent to displaying a 256-level image using the upper 8-bit image data R2-9, G2-9, and B2-9. Minimum unit for quantizing the display gradation (luminance value) for displaying input pixel data R0-9, GO-9, B0-9 on display line L2-3 without unnecessary subfields Is "4".
[0052] 一方、不要サブフィールドを有する表示ライン Ll、 L4では、画像データ R0— 9、 G 0— 9、 B0— 9の値力 2つ増加する毎に表示階調が 2つずつ増加する。すなわち、 不要サブフィールドを有する表示ライン Ll、 L4において、表示階調 (輝度値)を量子 化する最少単位は、 "2"であり、不要サブフィールドが存在しない表示ライン L2— 3 のときに比べて小さく設定される。このように、図 9に示した手法（1)、 （2)、 （5)では、 不要サブフィールドを有する表示ラインの表示階調を、不要サブフィールドを有して いない表示ラインの表示階調に比べて 2倍に増やすことができる。  On the other hand, in the display lines Ll and L4 having unnecessary subfields, the display gradation increases by two every time the value of the image data R0-9, G0-9, B0-9 increases by two. In other words, in the display lines Ll and L4 having unnecessary subfields, the minimum unit for quantizing the display gradation (luminance value) is “2”, which is compared with the display line L2-3 having no unnecessary subfields. Is set to a small value. As described above, in the methods (1), (2), and (5) shown in FIG. 9, the display gradation of the display line having the unnecessary subfield is changed to the display gradation of the display line having no unnecessary subfield. Can be doubled.
[0053] 図 11は、図 9に示した手法（3)、（4)、 (6)における画像データの入力階調と、 PDP に表示される画像の表示階調 (放電サイクル数）との関係を示している。図 11は、図 9に示した手法（3)、 （4)、 （6)を用いた場合を示している。表示ライン L2— 3での表 示階調は、図 10と同じである。  [0053] FIG. 11 shows the relationship between the input gradation of the image data in the methods (3), (4), and (6) shown in FIG. 9 and the display gradation (number of discharge cycles) of the image displayed on the PDP. Showing the relationship. Fig. 11 shows the case where the methods (3), (4), and (6) shown in Fig. 9 are used. The display gradation on display line L2-3 is the same as in Fig. 10.
表示ライン Ll、 L4では、画像データ R0— 9、 GO— 9、 BO— 9の値力 1つ増加する 毎に表示階調が 1つずつ増加する。すなわち、画像データ R0— 9、 GO— 9、 B0- 9 の値が、そのまま表示階調として設定される。このように、図 9に示した手法（3)、 （4) 、（6)では、不要サブフィールドを有する表示ラインの表示階調を、不要サブフィール ドを有していない表示ラインの表示階調に比べて 4倍に増やすことができる。  In the display lines Ll and L4, the display gradation increases by 1 each time the value of the image data R0-9, GO-9, BO-9 increases. That is, the values of the image data R0-9, GO-9, and B0-9 are set as display gradations as they are. As described above, in the methods (3), (4), and (6) shown in FIG. 9, the display gradation of the display line having the unnecessary subfield is changed to the display level of the display line having no unnecessary subfield. It can be increased 4 times compared to the key.
[0054] 以上、第 1の実施形態では、不要サブフィールドが存在するときに、この不要サブフ ィールドを利用して、予め設定された放電サイクル数の最少回数より少な 、放電サイ クル数を有するサブフィールドを構成できる。したがって、輝度の高い画像と輝度の 低い画像が混在する場合に、相対的に輝度の低い画像の階調数を従来より増やす ことができ、輝度の低い画像の画質を向上できる。  As described above, in the first embodiment, when an unnecessary subfield is present, the unnecessary subfield is used to use a subcycle having a number of discharge cycles that is less than a preset minimum number of discharge cycles. You can configure fields. Therefore, when a high-brightness image and a low-brightness image coexist, the number of gradations of the relatively low-brightness image can be increased as compared with the prior art, and the image quality of the low-brightness image can be improved.
[0055] 全ての Y電極に共通の共振パルス力 ドライバ回路 DRV(Y)により生成される場合 にも、サスティン期間 SUSの放電サイクル数を、スィッチ SW6の制御のみで表示ライ ン毎に独立に調整できる。したがって、放電サイクル数の調整するための制御を簡易 にできる。換言すれば、サスティン制御回路 64において、放電禁止期間 DISを生成 する論理を簡易に構成できる。 [0055] Even when the resonance pulse force common to all Y electrodes is generated by the driver circuit DRV (Y), the number of discharge cycles in the sustain period SUS can be displayed only by controlling the switch SW6. Can be adjusted independently for each event. Therefore, control for adjusting the number of discharge cycles can be simplified. In other words, in the sustain control circuit 64, the logic for generating the discharge inhibition period DIS can be easily configured.
[0056] 図 12は、本発明の第 2の実施形態における Yドライバ YDRVおよび Xドライバ XDR Vの詳細を示している。この実施形態では、 Yドライバ YDRVのスキャンドライバ回路 SDが、第 1の実施形態と相違している。スキャンドライバ回路 SDを除く構成は、第 1 の実施形態（図 1—図 6)と同じである。第 1の実施形態で説明した要素と同一の要素 については、同一の符号を付し、これ等については、詳細な説明を省略する。  FIG. 12 shows details of the Y driver YDRV and the X driver XDR V in the second embodiment of the present invention. In this embodiment, the scan driver circuit SD of the Y driver YDRV is different from the first embodiment. The configuration excluding the scan driver circuit SD is the same as that of the first embodiment (FIGS. 1 to 6). The same elements as those described in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0057] この実施形態では、スキャンドライバ回路 SDのスィッチ SW6 (SW6n、 SW6m)は、 nMOSトランジスタではなく IGBTにより構成されている。 IGBTは、ゲートに MOSFE Tを組み込んだバイポーラトランジスタである。 IGBTは、 nMOSトランジスタと異なり、 ソース、ドレイン間に寄生ダイオードを持たない。このため、例えば、スィッチ SW6m のオフ中に、ノード ND2が電圧 VsZ2まで上昇する場合にも、 Y電極 Ymの電圧は 変化しない。  In this embodiment, the switch SW6 (SW6n, SW6m) of the scan driver circuit SD is configured by an IGBT instead of an nMOS transistor. An IGBT is a bipolar transistor that incorporates MOSFE T in its gate. Unlike an nMOS transistor, an IGBT does not have a parasitic diode between the source and drain. For this reason, for example, even when the node ND2 rises to the voltage VsZ2 while the switch SW6m is off, the voltage of the Y electrode Ym does not change.
[0058] 図 13は、図 3に示したアドレス期間 ADRおよびサスティン期間 SUSの動作の詳細 を示している。上述した図 8と同じ動作については、詳細な説明を省略する。この実 施形態は、放電禁止期間 DISの設定方法 (スィッチ SW6mの制御方法)および放電 禁止期間 DISの Y電極 Ymの電圧が第 1の実施形態と異なる。その他の波形は、第 1 の実施形態（図 8)と同じである。  FIG. 13 shows details of operations in the address period ADR and the sustain period SUS shown in FIG. Detailed description of the same operations as those in FIG. 8 described above will be omitted. This embodiment differs from the first embodiment in the method of setting the discharge inhibition period DIS (control method of the switch SW6m) and the voltage of the Y electrode Ym in the discharge inhibition period DIS. Other waveforms are the same as those in the first embodiment (FIG. 8).
[0059] 放電禁止期間 DISは、 Y電極 Ymを電圧—VsZ2にクランプした後、スィッチ SW1 をオンする前にスィッチ SW6mをオフすることで生成される。スィッチ SW6mのオフ により、 Y電極 Ymは、ノ、ィインピーダンス状態となり、オフする直前の状態 (電圧）を 維持する。これにより、 X電極 Xmと Y電極 Ym間の電圧は、放電開始電圧に達しない 。放電禁止期間 DISは、スィッチ SW4のオンに同期して、スィッチ SW6mをオンする ことにより終了する。  [0059] The discharge inhibition period DIS is generated by turning off the switch SW6m after the Y electrode Ym is clamped to the voltage -VsZ2 and before the switch SW1 is turned on. When the switch SW6m is turned off, the Y electrode Ym enters the no-impedance state and maintains the state (voltage) immediately before turning off. As a result, the voltage between the X electrode Xm and the Y electrode Ym does not reach the discharge start voltage. The discharge inhibition period DIS ends when the switch SW6m is turned on in synchronization with the switch SW4 being turned on.
[0060] この実施形態では、サスティン期間 SUSの全期間にわたりスィッチ SW6mをオフ することにより、図に太い破線で示すように、サスティン期間 SUS中に特定の Y電極（ この例では、 Ym)での放電を禁止できる。このとき、放電は、図 4に示したように、アド レス期間 ADRと消去期間 ERSのみで発生する。さらに、図 9に示した制御手法 (6) のサブフィールド SF6で説明したように、アドレス期間 ADRに放電セルを選択しな!ヽ ことによりアドレス期間 ADR中に放電を禁止可能である。したがって、例えば、サステ イン期間 SUSの全期間にわたりスィッチ SW6mをオフするときに、アドレスパルスを 印加する力否かにより、放電サイクル数が" 0"の場合の輝度を変えることができる。こ の結果、輝度の低 、画像 (喑 、画像)の階調数をさらに増やすことができる。 [0060] In this embodiment, by turning off the switch SW6m throughout the sustain period SUS, as shown by a thick broken line in the figure, during the sustain period SUS, a specific Y electrode (Ym in this example) Discharge can be prohibited. At this time, as shown in FIG. Less period ADR and elimination period Occur only in ERS. Furthermore, as described in subfield SF6 of control method (6) shown in FIG. 9, it is possible to inhibit discharge during address period ADR by not selecting a discharge cell during address period ADR. Therefore, for example, when the switch SW6m is turned off over the entire sustain period SUS, the luminance when the number of discharge cycles is “0” can be changed depending on whether or not the address pulse is applied. As a result, the luminance is low, and the number of gradations of the image (喑, image) can be further increased.
[0061] なお、この実施形態においても、放電禁止期間 DISの位置は、サスティン期間 SU Sの最初でもよぐ中間でもよい。さらに、放電禁止期間 DISの位置を、可変にするこ とにより、擬似輪郭等を防止し、表示画像の品質を向上できる。  In this embodiment as well, the position of the discharge inhibition period DIS may be at the beginning or middle of the sustain period SUS. Furthermore, by changing the position of the discharge inhibition period DIS, it is possible to prevent false contours and improve the quality of the display image.
以上、第 2の実施形態においても、上述した第 1の実施形態と同様の効果を得るこ とができる。さらに、ソース、ドレイン間に寄生ダイオードを持たない IGBTによりスキヤ ンドライバ回路 SDを形成することにより、サスティン期間 SUSに放電サイクル数を" 0 "に設定できる。したがって、アドレスパルスを印加する力否かを選択することにより、 輝度の低い画像 (暗い画像)の階調数をさらに増やすことができる。  As described above, also in the second embodiment, it is possible to obtain the same effect as that of the first embodiment described above. Furthermore, the number of discharge cycles can be set to “0” in the sustain period SUS by forming the scan driver circuit SD with an IGBT having no parasitic diode between the source and drain. Therefore, the number of gradations of an image with low brightness (dark image) can be further increased by selecting whether or not to apply an address pulse.
[0062] なお、上述した実施形態では、本発明を、 1フィールドが 8個のサブフィールド SF1  [0062] In the above-described embodiment, the present invention is configured so that one field has eight subfields SF1.
8で構成されるプラズマディスプレイパネルに適用する例について述べた。本発明 は力かる実施形態に限定されるものではない。例えば、本発明を、 1フィールドが 10 個あるいはそれ以上のサブフィールドで構成されるプラズマディスプレイパネルに適 用してもよい。また、サブフィールドの放電サイクル数は、 2の n乗 (n= 2以上の整数） に限定されない。さらに、フィールド FLD内のサブフィールド SFl— 8 (図 3)は、順次 に配列されなくてもよい。例えば、サブフィールド SF8がフィールド FLDの中央付近 に配置されてもよい。  The example applied to the plasma display panel consisting of 8 was described. The invention is not limited to the powerful embodiments. For example, the present invention may be applied to a plasma display panel in which one field is composed of 10 or more subfields. Further, the number of subfield discharge cycles is not limited to 2 to the nth power (n is an integer of 2 or more). Furthermore, the subfields SFl-8 (Fig. 3) in the field FLD need not be arranged sequentially. For example, subfield SF8 may be arranged near the center of field FLD.
[0063] 上述した実施形態では、 1つの画素 PX力 3つの放電セル (赤 (R)、緑 (G)、青 (B ) )により構成される例について述べた。本発明は力かる実施形態に限定されるもの ではない。例えば、 1つの画素 PXを 4つ以上の放電セルにより構成してもよい。ある いは、 1つの画素 PX力 赤 (R)、緑 (G)、青 (B)以外の色を発生する放電セルにより 構成されてもよぐ 1つの画素 PXが、赤 (R)、緑 (G)、青 (B)以外の色を発生する放 電セルを含んでもよい。 [0064] 以上、本発明につ 、て詳細に説明してきた力 上記の実施形態およびその変形例 は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱し ない範囲で変形可能であることは明らかである。 In the above-described embodiment, an example in which one pixel PX force and three discharge cells (red (R), green (G), and blue (B)) are formed has been described. The invention is not limited to the powerful embodiments. For example, one pixel PX may be composed of four or more discharge cells. Alternatively, one pixel PX force may be composed of discharge cells that generate colors other than red (R), green (G), and blue (B). Discharge cells that generate colors other than (G) and blue (B) may be included. [0064] As described above, the force that has been described in detail for the present invention. The above-described embodiment and its modifications are merely examples of the present invention, and the present invention is not limited thereto. Obviously, modifications can be made without departing from the scope of the present invention.
産業上の利用可能性  Industrial applicability
[0065] 本発明は、プラズマディスプレイパネルおよびプラズマディスプレイ装置に適用でき る。 The present invention can be applied to a plasma display panel and a plasma display device.

Claims

請求の範囲 The scope of the claims
[1] 第 1基板上に互いに平行に形成された第 1電極および第 2電極と、放電空間を介し て前記第 1基板に対向して配置される第 2基板上に形成され、前記第 1電極の直交 方向に延在する第 3電極と、前記第 1、第 2電極と前記第 3電極との交差部分に形成 される放電セルにより構成される画素と、前記第 1電極に沿って形成された画素によ り構成される表示ラインとを備え、 1画面を表示するための 1フィールドを、複数のサブ フィールドで構成し、前記各サブフィールドにお!、て前記第 1および第 2電極間で選 択的にサスティン放電を発生させることにより画像を多階調で表示するプラズマディ スプレイパネルの駆動方法であって、  [1] A first electrode and a second electrode formed in parallel to each other on a first substrate, and a second substrate disposed opposite to the first substrate through a discharge space, the first electrode A third electrode extending in a direction perpendicular to the electrodes, a pixel formed by a discharge cell formed at an intersection of the first and second electrodes and the third electrode, and formed along the first electrode A display line composed of a plurality of pixels, and one field for displaying one screen is composed of a plurality of sub-fields, and each of the sub-fields includes the first and second electrodes. A plasma display panel driving method for displaying a multi-tone image by selectively generating a sustain discharge between
前記表示ライン毎に、サスティン放電の不要な不要サブフィールドが存在するカゝ否 かを検出し、  For each display line, it is detected whether or not there is an unnecessary subfield that does not require sustain discharge,
前記不要サブフィールドが存在しな 、表示ラインでは、前記各サブフィールドにお いて、予め設定された回数のサスティン放電を発生させ、  When the unnecessary subfield does not exist, in the display line, a sustain discharge of a preset number of times is generated in each subfield,
前記不要サブフィールドが存在する表示ラインでは、前記サブフィールドの少なくと も 1つにおいて、予め設定されたサスティン放電の最少回数より少ない回数のサステ イン放電を発生させることを特徴とするプラズマディスプレイパネルの駆動方法。  In a display line in which the unnecessary subfield exists, at least one of the subfields generates a sustain discharge that is less than a preset minimum number of sustain discharges. Driving method.
[2] 請求項 1記載のプラズマディスプレイパネルの駆動方法にぉ ヽて、 [2] According to the driving method of the plasma display panel according to claim 1,
前記不要サブフィールドが存在する表示ラインでは、入力される画素データの輝度 値を量子化するときの最少単位を、前記不要サブフィールドが存在しな 、表示ライン に比べて小さく設定し、  In the display line where the unnecessary subfield exists, the minimum unit when the luminance value of the input pixel data is quantized is set smaller than the display line where the unnecessary subfield does not exist,
量子化された輝度値は、各画素の 1フィールドにおけるサスティン放電の回数を示 すことを特徴とするプラズマディスプレイパネルの駆動方法。  The method of driving a plasma display panel, wherein the quantized luminance value indicates the number of sustain discharges in one field of each pixel.
[3] 請求項 2記載のプラズマディスプレイパネルの駆動方法にぉ ヽて、 [3] According to the driving method of the plasma display panel according to claim 2,
前記画素は、赤、緑および青の光をそれぞれ発生する放電セルにより構成され、 前記不要サブフィールドは、 1画素の全ての放電セルでサスティン放電が不要と検 出されたサブフィールドであることを特徴とするプラズマディスプレイパネルの駆動方 法。  The pixel is composed of discharge cells that respectively generate red, green, and blue light, and the unnecessary subfield is a subfield in which a sustain discharge is detected to be unnecessary in all discharge cells of one pixel. Characteristic plasma display panel drive method.
[4] 請求項 1記載のプラズマディスプレイパネルの駆動方法にぉ ヽて、 前記不要サブフィールド力 最も高い輝度のサブフィールドを含むときのみ、前記 サブフィールドの!/、ずれかにお!/、て、前記最少回数より少な!/、回数のサスティン放電 を発生させることを特徴とするプラズマディスプレイパネルの駆動方法。 [4] According to the driving method of the plasma display panel according to claim 1, The unnecessary subfield force is generated only when the subfield of the highest luminance is included, and the sustain discharge of the number of times of the subfield! /, Or the difference is less than the minimum number of times! /. A method for driving a plasma display panel.
[5] 請求項 1記載のプラズマディスプレイパネルの駆動方法にぉ ヽて、 [5] According to the driving method of the plasma display panel according to claim 1,
前記サスティン放電は、前記第 1および第 2電極にパルスを印加することにより行わ れ、  The sustain discharge is performed by applying a pulse to the first and second electrodes,
前記サブフィールドの少なくとも 、ずれかにお!/、て、前記不要サブフィールドが存 在する表示ラインのサスティン放電の回数を、前記不要サブフィールドが存在しな ヽ 表示ラインに比べて減らすとき、前記第 2電極に印加されるパルスの数を減らすことを 特徴とするプラズマディスプレイパネルの駆動方法。  When the number of sustain discharges of the display line in which the unnecessary subfield exists is reduced compared to the display line in which the unnecessary subfield does not exist, at least in one of the subfields! / A method for driving a plasma display panel, wherein the number of pulses applied to the second electrode is reduced.
[6] プラズマディスプレイパネルと、前記プラズマディスプレイパネルを駆動する駆動部 と、前記駆動部の動作を制御する制御部とを備え、 [6] A plasma display panel, a drive unit that drives the plasma display panel, and a control unit that controls the operation of the drive unit,
前記プラズマディスプレイパネルは、  The plasma display panel is:
放電空間を介して互いに対向する第 1基板および第 2基板と、  A first substrate and a second substrate facing each other through a discharge space;
前記第 1基板上に、互いに平行に配置された第 1電極および第 2電極と、 前記第 2基板上に、前記第 1および第 2電極の直交方向に配置された第 3電極と、 前記第 1および第 2電極と、前記第 3電極との交差部分に形成される放電セルによ り構成される画素と、  A first electrode and a second electrode disposed in parallel with each other on the first substrate; a third electrode disposed on the second substrate in a direction orthogonal to the first and second electrodes; A pixel composed of a discharge cell formed at the intersection of the first and second electrodes and the third electrode;
前記第 1電極に沿って形成された画素により構成される表示ラインとを備え、  A display line composed of pixels formed along the first electrode,
1画面を表示するための 1フィールドを、複数のサブフィールドで構成し、前記各サ ブフィールドにおいて前記第 1および第 2電極間で選択的にサスティン放電を行うこ とにより画像を多階調で表示し、  One field for displaying one screen is composed of a plurality of subfields, and in each subfield, the sustain discharge is selectively performed between the first and second electrodes, so that the image is displayed in multiple gradations. Display
前記駆動部は、  The drive unit is
前記第 1電極に共通のパルスを印加する第 1駆動回路と、  A first drive circuit for applying a common pulse to the first electrode;
前記第 2電極に選択的にパルスを印加する第 2駆動回路と、  A second drive circuit for selectively applying a pulse to the second electrode;
前記第 3電極に選択的にパルスを印加する第 3駆動回路とを備え、  A third drive circuit for selectively applying a pulse to the third electrode,
前記制御部は、  The controller is
前記表示ライン毎に、サスティン放電の不要な不要サブフィールドが存在するカゝ否 かを検出する検出回路と、 Whether or not there is an unnecessary subfield that does not require sustain discharge for each display line A detection circuit for detecting
前記検出回路により前記不要サブフィールドが存在しない表示ラインが検出された ときに、各サブフィールドにおいて、予め設定された回数のサスティン放電を発生さ せるために前記第 1および第 2駆動回路の動作を制御し、前記検出回路により前記 不要サブフィールドが存在する表示ラインが検出されたときに、前記サブフィールド の少なくとも 1つにおいて、予め設定されたサスティン放電の最少回数より少ない回 数のサスティン放電を発生させるために前記第 1および第 2駆動回路の動作を制御 するサスティン制御回路とを備えていることを特徴とするプラズマディスプレイ装置。  When the detection circuit detects a display line in which the unnecessary subfield does not exist, the operation of the first and second drive circuits is performed in order to generate a preset number of sustain discharges in each subfield. When a display line in which the unnecessary subfield exists is detected by the detection circuit, sustain discharge is generated in a number of times less than a preset minimum number of sustain discharges in at least one of the subfields. And a sustain control circuit that controls the operation of the first and second drive circuits.
[7] 請求項 6記載のプラズマディスプレイ装置にぉ 、て、 [7] The plasma display device according to claim 6,
前記サスティン制御回路は、前記不要サブフィールドが存在する表示ラインでは、 入力される画素データの輝度値を量子化するときの最少単位を、前記不要サブフィ 一ルドが存在しない表示ラインに比べて小さく設定し、  In the display line where the unnecessary subfield exists, the sustain control circuit sets a minimum unit for quantizing the luminance value of the input pixel data smaller than the display line where the unnecessary subfield does not exist. And
量子化された輝度値は、各画素の 1フィールドにおけるサスティン放電の回数を示 すことを特徴とするプラズマディスプレイ装置。  The plasma display device is characterized in that the quantized luminance value indicates the number of sustain discharges in one field of each pixel.
[8] 請求項 7記載のプラズマディスプレイ装置にぉ 、て、 [8] The plasma display device according to claim 7, wherein
前記画素は、赤、緑および青の光をそれぞれ発生する放電セルにより構成され、 前記不要サブフィールドは、 1画素の全ての放電セルでサスティン放電が不要と検 出されたサブフィールドであることを特徴とするプラズマディスプレイ装置。  The pixel is composed of discharge cells that respectively generate red, green, and blue light, and the unnecessary subfield is a subfield in which a sustain discharge is detected to be unnecessary in all discharge cells of one pixel. A characteristic plasma display device.
[9] 請求項 6記載のプラズマディスプレイ装置にぉ 、て、 [9] The plasma display device according to claim 6, wherein
前記サスティン制御回路は、前記不要サブフィールドが最も高 、輝度のサブフィー ルドを含むときのみ、前記サブフィールドのいずれかにおいて、前記最少回数より少 ない回数のサスティン放電を発生させることを特徴とするプラズマディスプレイ装置。  The sustain control circuit generates sustain discharges less than the minimum number of times in any one of the subfields only when the unnecessary subfield includes the highest and luminance subfields. Display device.
[10] 請求項 6記載のプラズマディスプレイ装置にぉ ヽて、 [10] In the plasma display device according to claim 6,
前記サスティン放電は、前記第 1および第 2電極にパルスを印加することにより行わ れ、  The sustain discharge is performed by applying a pulse to the first and second electrodes,
前記サスティン制御回路は、前記サブフィールドの少なくとも 、ずれかにお ヽて、 前記不要サブフィールドが存在する表示ラインのサスティン放電の回数を、前記不 要サブフィールドが存在しな 、表示ラインに比べて減らすとき、前記第 2電極に印加 されるパルスの数を減らすことを特徴とするプラズマディスプレイ装置。 The sustain control circuit compares the number of sustain discharges of the display line in which the unnecessary subfield exists with respect to the display line in the absence of the unnecessary subfield, at least in any deviation of the subfield. Apply to the second electrode when reducing A plasma display apparatus characterized in that the number of pulses to be reduced is reduced.
請求項 6記載のプラズマディスプレイ装置において、  The plasma display device according to claim 6,
前記第 2駆動回路は、  The second drive circuit is
前記第 2電極に印加するための共通の信号波形を生成するドライバと、  A driver for generating a common signal waveform to be applied to the second electrode;
前記第 2電極に対応してそれぞれ形成され、前記信号波形を前記第 2電極に選択 的に供給するためのスィッチとを備え、  A switch that is formed corresponding to each of the second electrodes, and that selectively supplies the signal waveform to the second electrode,
前記サブフィールドの少なくとも 、ずれかにお!/、て、前記不要サブフィールドが存 在する表示ラインのサスティン放電の回数を、前記不要サブフィールドが存在しな ヽ 表示ラインに比べて減らすとき、対応するスィッチをオフすることにより、前記第 2電極 に印加されるパルスの数を減らすことを特徴とするプラズマディスプレイ装置。  When the number of sustain discharges in a display line in which the unnecessary subfield exists is reduced compared to a display line in which the unnecessary subfield does not exist, at least in one of the subfields! / The plasma display apparatus is characterized in that the number of pulses applied to the second electrode is reduced by turning off the switch.
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