KR100647678B1

KR100647678B1 - Apparatus of driving plasma display panel

Info

Publication number: KR100647678B1
Application number: KR1020050011561A
Authority: KR
Inventors: 김용진
Original assignee: 삼성에스디아이 주식회사
Priority date: 2005-02-11
Filing date: 2005-02-11
Publication date: 2006-11-23
Also published as: KR20060090868A

Abstract

본 발명은 디스플레이 주기로서의 프레임마다 시분할 계조 디스플레이를 위한 복수의 서브필드들이 존재하고, 상기 각각의 서브필드마다 리셋 주기, 어드레스 주기, 및 유지방전 주기들이 존재하여 구동하는 플라즈마 디스플레이 패널의 구동장치에 관한 것이다. 본 발명에 의한 플라즈마 디스플레이 패널 구동장치는, 교대로 나란히 배열되는 X 전극 및 Y 전극과 어드레스 전극이 교차되는 영역에 방전셀들이 형성되는 플라즈마 디스플레이 패널에 대하여, 디스플레이 주기로서의 프레임마다 시분할 계조 디스플레이를 위하여 각각의 계조 가중치에 따른 복수개의 서브-필드들이 존재하고, 각각의 서브-필드마다 리셋 주기, 어드레스 주기, 및 유지방전 주기들이 존재하여 구동하고, 상기 서브-필드 내에 미리 설정된 설정 기울기를 갖는 램프 펄스 파형의 전압을 인가하는 구간이 존재한다. 상기 플라즈마 디스플레이 패널 구동장치는 램프 펄스 파형의 설정 기울기를 유지하고, 램프 펄스 파형을 인가하는 시간 폭을 조절하여, 램프 파형의 전압에 의하여 방전을 일으키는 전극들 사이에 형성되는 전위차를 조절 가능한 램프 펄스 폭 조절부를 구비한다. 본 발명에 따르면, 리셋 주기에 인가되는 램프 펄스의 폭을 조절하여 리셋 방전을 일으키는 전극간의 전위차를 감소시킴으로써, 배경 휘도를 감소시켜 콘트라스트를 향상시킬 수 있다. The present invention relates to a driving apparatus of a plasma display panel in which a plurality of subfields for time division gray scale display exist for each frame as a display period, and a reset period, an address period, and a sustain discharge period exist for each subfield. will be. The plasma display panel driving apparatus according to the present invention provides a time division gray scale display for each frame as a display period for a plasma display panel in which discharge cells are formed in regions where X electrodes and Y electrodes are alternately arranged side by side and an address electrode intersects. A ramp pulse having a plurality of sub-fields according to each gray scale weight, and a reset period, an address period, and a sustain discharge period exist for each sub-field, and are driven, and a ramp pulse having a predetermined set slope in the sub-field. There is a section for applying the voltage of the waveform. The plasma display panel driving apparatus maintains a set slope of a ramp pulse waveform, and adjusts a time width for applying a ramp pulse waveform, thereby adjusting a potential difference formed between electrodes causing discharge by the voltage of the ramp waveform. It is provided with a width adjustment part. According to the present invention, by adjusting the width of the ramp pulse applied in the reset period, the potential difference between the electrodes causing the reset discharge is reduced, whereby the background luminance can be reduced to improve the contrast.

Description

플라즈마 디스플레이 패널 구동장치{Apparatus of driving plasma display panel}Apparatus of driving plasma display panel

도 1은 본 발명에 따른 플라즈마 디스플레이 패널 구동장치가 적용되는 일 실시예로서, 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다. 1 is a perspective view illustrating a structure of a three-electrode surface discharge type plasma display panel according to an embodiment to which a plasma display panel driving apparatus according to the present invention is applied.

도 2는 본 발명에 따른 플라즈마 디스플레이 패널 구동장치에서, 단위 프레임을 복수개의 서브-필드들로 구성하여 구동하는 구동 방법을 보여주는 타이밍도이다. 2 is a timing diagram illustrating a driving method for driving a unit frame composed of a plurality of sub-fields in the plasma display panel driving apparatus according to the present invention.

도 3은 본 발명에 따른 바람직한 일 실시예로서, 플라즈마 디스플레이 패널의 구동장치를 보여주는 블록도이다. 3 is a block diagram illustrating a driving apparatus of a plasma display panel according to an exemplary embodiment of the present invention.

도 4는 본 발명에 따른 바람직한 다른 실시예로서, 플라즈마 디스플레이 패널의 구동장치에서 논리 제어부의 내부를 도시한 블록도이다. 4 is a block diagram illustrating an interior of a logic controller in a driving apparatus of a plasma display panel according to another exemplary embodiment of the present invention.

도 5는 본 발명에 따른 플라즈마 디스플레이 패널의 구동장치에서, 단위 서브-필드 내에서 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 구동 신호들의 일 실시예를 도시한 타이밍도이다. FIG. 5 is a timing diagram illustrating an embodiment of driving signals applied to electrode lines of a plasma display panel in a unit sub-field in the apparatus for driving a plasma display panel according to the present invention.

도 6은 본 발명에 따른 플라즈마 디스플레이 패널의 구동장치에서, 연속하는 서브-필드들에서 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 구동 신호들 의 일 실시예를 도시한 타이밍도이다. FIG. 6 is a timing diagram illustrating an embodiment of driving signals applied to electrode lines of the plasma display panel in successive sub-fields in the driving apparatus of the plasma display panel according to the present invention.

도 7은 본 발명에 따른 플라즈마 디스플레이 패널의 구동장치에 의하여 램프 펄스 파형의 시간 폭이 조절되어, X-Y 전극간 전위차가 조절되는 것을 개략적으로 도시한 도면이다. FIG. 7 is a view schematically illustrating that a time width of a ramp pulse waveform is adjusted by a driving apparatus of a plasma display panel according to the present invention, thereby controlling a potential difference between X-Y electrodes.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

1: 플라즈마 디스플레이 패널, 10: 앞쪽 글라스 기판,1: plasma display panel, 10: front glass substrate,

11, 15: 유전층, 12: 보호층,11, 15: dielectric layer, 12: protective layer,

13: 뒤쪽 글라스 기판, 14: 방전 공간,13: rear glass substrate, 14: discharge space,

16: 형광층, 17: 격벽,16: fluorescent layer, 17: bulkhead,

X₁∼X_n:X 전극 라인, Y₁∼Y_n:Y 전극 라인,X _{1 to} X _n : X electrode line, Y ₁ -Y _n : Y electrode line,

A₁∼A_m: 어드레스 전극 라인, SF1∼SF8: 서브-필드.A ₁ ~A _m: address electrode lines, SF1~SF8: sub-field.

본 발명은 플라즈마 디스플레이 패널 구동장치에 관한 것으로서, 보다 상세하게는 디스플레이 주기로서의 프레임마다 시분할 계조 디스플레이를 위한 복수의 서브필드들이 존재하고, 상기 각각의 서브필드마다 리셋 주기, 어드레스 주기, 및 유지방전 주기들이 존재하여 구동하는 플라즈마 디스플레이 패널의 구동장치에 관한 것이다. The present invention relates to an apparatus for driving a plasma display panel, and more particularly, there are a plurality of subfields for time division gray scale display for each frame as a display period, and a reset period, an address period, and a sustain discharge period for each subfield. The present invention relates to a driving apparatus of a plasma display panel which is present and driven.

평판 디스플레이 장치로서 대형 패널의 제작이 용이한 플라즈마 디스플레이 패널(Plasma Display Panel, PDP)이 주목받고 있다. 플라즈마 디스플레이 패널은 방전현상을 이용하여 화상을 표현하는 디스플레이 장치인데, 일반적으로 플라즈마 디스플레이 패널은 구동 전압의 형태에 따라서 직류형과 교류형으로 나눌 수 있으며, 직류형의 경우 방전시간의 지연시간이 긴 단점으로 인하여 교류형 플라즈마 디스플레이 패널의 개발이 많이 이루어지고 있다. As flat panel display devices, plasma display panels (PDPs), which are easy to manufacture large panels, have attracted attention. A plasma display panel is a display device that displays an image by using a discharge phenomenon. In general, a plasma display panel can be classified into a direct current type and an alternating current type according to the type of driving voltage. Due to the disadvantages, the development of the AC plasma display panel has been made a lot.

교류형 플라즈마 디스플레이 패널로는 3전극을 구비하고 교류 전압에 의하여 구동되는 3전극 교류 면방전 방식의 플라즈마 디스플레이 패널이 대표적이다. 일반적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널은 다층의 판으로 이루어져 있으며, 종래의 화면표시장치인 음극선관(CRT)에 비하여 두께가 얇고 가벼우면서도 넓은 화면을 제공할 수 있기에 공간적으로 유리하다. An AC plasma display panel includes a three-electrode AC surface discharge type plasma display panel having three electrodes and driven by an AC voltage. A typical three-electrode surface discharge type plasma display panel is composed of a multi-layered plate, which is spatially advantageous because it can provide a thinner, lighter, and wider screen than a conventional cathode ray tube (CRT).

통상의 플라즈마 디스플레이 패널의 일 예로서, 3-전극 면방전 방식의 플라즈마 디스플레이 패널과 그 구동장치, 및 구동방법이 본 출원인의 미국 특허 제6,744,218호(명칭: Method of driving a plasma display panel in which the width of display sustain pulse varies)에 개시되어 있다. As an example of a conventional plasma display panel, a three-electrode surface discharge plasma display panel, a driving apparatus thereof, and a driving method thereof are disclosed in US Patent No. 6,744,218 (name: Method of driving a plasma display panel in which the). width of display sustain pulse varies).

플라즈마 디스플레이 패널은 다수개의 디스플레이 셀들을 구비하며, 하나의 디스플레이 셀은 세 개(적색, 녹색, 청색)의 방전셀들로 구성되며, 상기 방전셀들의 방전 상태를 조절함에 따라 화상의 계조를 표현한다. The plasma display panel includes a plurality of display cells, and one display cell includes three discharge cells (red, green, and blue), and expresses the gray level of an image by adjusting the discharge state of the discharge cells. .

플라즈마 디스플레이 패널의 계조를 표현하기 위하여 플라즈마 디스플레이 패널에 인가되는 하나의 프레임을 발광 횟수가 다른 8개의 서브필드들로 구성하여 256 계조를 표현할 수가 있다. 즉, 256 계조로 화상을 표시하고자하는 경우에 1/60초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들로 나누어진다. In order to express the gray scale of the plasma display panel, one frame applied to the plasma display panel may be configured with eight subfields having different emission counts to express 256 gray scales. That is, in the case where the image is to be displayed with 256 gray levels, the frame period (16.67 ms) corresponding to 1/60 second is divided into eight subfields.

서브필드들은 각각 방전을 균일하게 일으키기 위한 리셋 주기, 디스플레이 셀을 선택하기 위한 어드레스 주기, 및 방전 횟수에 따라 계조를 표현하는 유지방전 주기로 구분된다. 리셋 주기와 어드레스 주기를 합친 기간의 길이는 서브필드들에서 모두 동일하며, 유지방전 주기는 서브필드들마다 기간의 길이가 다르다. 서브필드들의 유지방전 주기에서 발생하는 방전 펄스 수는 1,2,4,8,16,32,128개의 순으로 증가한다. 상기 방전 펄스들의 수에 따라 방전셀들의 방전 횟수가 결정된다. 이와 같이, 서브필드들에서 유지방전 주기에서의 방전 횟수를 조절함으로써 256 단계의 계조를 표현할 수가 있게 된다. Each of the subfields is divided into a reset period for uniformly generating a discharge, an address period for selecting a display cell, and a sustain discharge period for expressing gray scale according to the number of discharges. The length of the period in which the reset period and the address period are combined is the same in all the subfields, and the sustain discharge period is different in length for each subfield. The number of discharge pulses occurring in the sustain discharge cycle of the subfields increases in the order of 1,2,4,8,16,32,128. The number of discharges of the discharge cells is determined according to the number of discharge pulses. In this way, 256 levels of gray scale can be expressed by adjusting the number of discharges in the sustain discharge period in the subfields.

이때, 패널 상에 표시하고자 하는 영상의 휘도는 유지방전 주기에서의 유지방전에 의해 표현된다. 하지만, 방전셀의 전하 상태를 균일하게 하기 위한 리셋 주기와 발광하고자 하는 방전셀을 선택하기 위한 어드레스 주기에, 각각 리셋 방전과 어드레스 방전을 일으키게 된다. 즉, 통상의 플라즈마 디스플레이 패널의 구동장치에서는, 표시하고자 하는 휘도 표현에 직접적인 관계가 없는 리셋 방전과 어드레스 방전에 의해서도 배경 휘도(background brightness)가 표현됨에 따라, 콘트라스트가 저하되는 문제점이 있다. At this time, the brightness of the image to be displayed on the panel is represented by the sustain discharge in the sustain discharge period. However, in the reset period for making the charge state of the discharge cell uniform and the address period for selecting the discharge cell to emit light, reset discharge and address discharge are caused respectively. That is, in the driving apparatus of the conventional plasma display panel, there is a problem that the contrast decreases as the background brightness is expressed by the reset discharge and the address discharge not directly related to the luminance expression to be displayed.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 리셋 주기에 인가되는 램프 펄스의 폭을 조절하여 리셋 방전을 일으키는 전극간의 전위차를 감소시킴 으로써, 배경 휘도를 감소시켜 콘트라스트를 향상시킬 수 있는 플라즈마 디스플레이 패널 구동장치를 제공하는 것을 목적으로 한다. The present invention is to solve the above problems, by adjusting the width of the lamp pulse applied to the reset period to reduce the potential difference between the electrodes causing the reset discharge, the plasma display that can improve the contrast by reducing the background brightness An object of the present invention is to provide a panel drive device.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 플라즈마 디스플레이 패널 구동장치는, 교대로 나란히 배열되는 X 전극 및 Y 전극과 어드레스 전극이 교차되는 영역에 방전셀들이 형성되는 플라즈마 디스플레이 패널에 대하여, 디스플레이 주기로서의 프레임마다 시분할 계조 디스플레이를 위하여 각각의 계조 가중치에 따른 복수개의 서브-필드들이 존재하고, 각각의 서브-필드마다 리셋 주기, 어드레스 주기, 및 유지방전 주기들이 존재하여 구동하고, 상기 서브-필드 내에 미리 설정된 설정 기울기를 갖는 램프 펄스 파형의 전압을 인가하는 구간이 존재한다. 상기 플라즈마 디스플레이 패널 구동장치는 램프 펄스 파형의 설정 기울기를 유지하고, 램프 펄스 파형을 인가하는 시간 폭을 조절하여, 램프 파형의 전압에 의하여 방전을 일으키는 전극들 사이에 형성되는 전위차를 조절 가능한 램프 펄스 폭 조절부를 구비한다. Plasma display panel driving apparatus according to the present invention for achieving the above object, the display period for the plasma display panel in which the discharge cells are formed in the region where the X electrode and the Y electrode and the address electrode are alternately arranged side by side, There are a plurality of sub-fields according to respective gray weights for each time-frame grayscale display, and a reset period, an address period, and a sustain discharge period exist for each sub-field to be driven, and within the sub-field. There is a section for applying a voltage of a ramp pulse waveform having a preset set slope. The plasma display panel driving apparatus maintains a set slope of a ramp pulse waveform, and adjusts a time width for applying a ramp pulse waveform, thereby adjusting a potential difference formed between electrodes causing discharge by the voltage of the ramp waveform. It is provided with a width adjustment part.

본 발명의 다른 측면에 따른 플라즈마 디스플레이 패널 구동장치는, 교대로 나란히 배열되는 X 전극 및 Y 전극과 어드레스 전극이 교차되는 영역에 방전셀들이 형성되는 플라즈마 디스플레이 패널에 대하여, 디스플레이 주기로서의 프레임마다 시분할 계조 디스플레이를 위하여 각각의 계조 가중치에 따른 복수개의 서브-필드들이 존재하고, 각각의 서브-필드마다 리셋 주기, 어드레스 주기, 및 유지방전 주기들이 존재하여 구동하고, 유지방전 주기에 Y 전극 및 X 전극 각각에 각각의 서브 -필드의 계조 가중치에 따른 개수의 유지펄스가 인가되고, 상기 서브-필드 내에 미리 설정된 설정 기울기를 갖는 램프 펄스 파형의 전압을 인가하는 구간이 존재한다. 상기 플라즈마 디스플레이 패널 구동장치는 램프 펄스 파형의 설정 기울기를 유지하고, 램프 펄스 파형의 전압을 인가하는 시간 폭을 유지펄스의 수에 따라 조절하여, 램프 파형의 전압에 의하여 방전을 일으키는 전극들 사이에 형성되는 전위차를 조절 가능한 램프 펄스 폭 조절부를 구비한다. According to another aspect of the present invention, a plasma display panel driving apparatus includes a time division gradation for each frame as a display period for a plasma display panel in which discharge cells are formed at regions where X electrodes, Y electrodes, and address electrodes intersect alternately arranged. For display, a plurality of sub-fields according to gray scale weights exist, and a reset period, an address period, and a sustain discharge period exist for each sub-field, and are driven. A number of sustain pulses corresponding to the gray scale weight of each sub-field is applied to the interval, and there is a section in which the voltage of the ramp pulse waveform having a predetermined set slope is applied in the sub-field. The plasma display panel driving apparatus maintains the set slope of the ramp pulse waveform, and adjusts the time width for applying the voltage of the ramp pulse waveform according to the number of sustain pulses, so as to generate a discharge by the voltage of the ramp waveform. It is provided with a ramp pulse width adjustment section that can adjust the potential difference formed.

본 발명에 따르면, 리셋 주기에 인가되는 램프 펄스의 폭을 조절하여 리셋 방전을 일으키는 전극간의 전위차를 감소시킴으로써, 배경 휘도를 감소시켜 콘트라스트를 향상시킬 수 있다. According to the present invention, by adjusting the width of the ramp pulse applied in the reset period, the potential difference between the electrodes causing the reset discharge is reduced, whereby the background luminance can be reduced to improve the contrast.

이하, 첨부된 도면을 참조하여 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 플라즈마 디스플레이 패널 구동장치가 적용되는 일 실시예로서, 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 도시한 내부 사시도이다. 1 is a perspective view illustrating a structure of a three-electrode surface discharge plasma display panel according to an embodiment to which a plasma display panel driving apparatus according to the present invention is applied.

도면을 참조하면, 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(A_R1∼A_Bm), 유전층(11, 15), Y 전극 라인들(Y₁∼Y_n), X 전극 라인들(X₁∼X_n), 형광층(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다. Referring to the drawings, between the front and rear glass substrates 10 and 13 of the surface discharge plasma display panel 1, the address electrode lines A _{R1 to} A _Bm , the dielectric layers 11 and 15, and the Y electrode line (Y ₁ to Y _n ), X electrode lines (X ₁ to X _n ), fluorescent layer 16, partition wall 17, and magnesium monoxide (MgO) layer 12 as a protective layer are provided.

어드레스 전극 라인들(A_R1∼A_Bm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패 턴으로 형성된다. 아래쪽 유전층(15)은 어드레스 전극 라인들(A_R1∼A_Bm)의 앞쪽에서 전면(全面) 도포된다. 아래쪽 유전층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(A_R1∼A_Bm)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 방전셀(14)의 방전 영역을 구획하고 각 방전셀(14) 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(16)은 뒤쪽 글라스 기판(13)위에 형성되는 아래쪽 유전층(15)과 격벽(17)들 사이에 형성되는 공간의 내면에 형성된다. The address electrode lines A _{R1 to} A _Bm are formed in a predetermined pattern on the front side of the rear glass substrate 13. The lower dielectric layer 15 is applied to the entire surface in front of the address electrode lines A _{R1 to} A _Bm . In front of the lower dielectric layer 15, barrier ribs 17 are formed in a direction parallel to the address electrode lines A _{R1 to} A _Bm . The partition walls 17 function to partition the discharge area of each discharge cell 14 and to prevent optical cross talk between the discharge cells 14. The fluorescent layer 16 is formed on the inner surface of the space formed between the lower dielectric layer 15 and the partition walls 17 formed on the rear glass substrate 13.

X 전극 라인들(X₁∼X_n)과 Y 전극 라인들(Y₁∼Y_n)은 어드레스 전극 라인들(A_R1∼A_Bm)과 직교되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 방전셀(14)을 설정한다. 각 X 전극 라인(X₁∼X_n)과 각 Y 전극 라인(Y₁∼Y_n)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인과 전도도를 높이기 위한 금속 전극 라인이 결합되어 형성된다. 여기서, X 전극 라인들(X₁∼X_n)은 각각의 방전셀(14)에서 유지 전극이 되고, Y 전극 라인들(Y₁∼Y_n)은 각각의 방전셀(14)에서 주사 전극이 되고, 어드레스 전극 라인들(A_R1∼A_Bm) 각각의 방전셀(14)에서 어드레스 전극이 된다. The X electrode lines X ₁ to X _n and the Y electrode lines Y ₁ to Y _n have a constant pattern on the rear side of the front glass substrate 10 to be orthogonal to the address electrode lines A _{R1 to} A _Bm . Is formed. Each intersection sets a corresponding discharge cell 14. Each X electrode line (X _{1 to} X _n ) and each Y electrode line (Y _{1 to} Y _n ) are combined with a transparent electrode line made of a transparent conductive material such as indium tin oxide (ITO) and a metal electrode line for increasing conductivity. Is formed. Here, the X electrode lines X ₁ to X _n become sustain electrodes in the respective discharge cells 14, and the Y electrode lines Y ₁ to Y _n correspond to scan electrodes in the respective discharge cells 14. And become an address electrode in the discharge cell 14 of each of the address electrode lines A _{R1 to} A _Bm .

도면을 참조하면, 단위 프레임(FR)은 시분할 계조 표시를 실현하기 위하여 8 개의 서브필드들(SF1∼SF8)로 분할된다. 또한, 각 서브필드(SF1∼SF8)는 리셋 주기(R1∼R8), 어드레스 주기(A1∼A8), 및 유지방전 주기(S1∼S8)로 분할된다. Referring to the drawing, the unit frame FR is divided into eight subfields SF1 to SF8 to realize time division gray scale display. Each subfield SF1 to SF8 is divided into reset periods R1 to R8, address periods A1 to A8, and sustain discharge periods S1 to S8.

플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지방전 주기(S1∼S8)의 길이에 비례한다. 단위 프레임에서 차지하는 유지방전 주기(S1∼S8)의 길이는 255T(T는 단위 시간)이다. 이때, 제n 서브필드(SFn)의 유지방전 주기(Sn)에는 2ⁿ에 상응하는 시간이 각각 설정된다. 이에 따라, 8 개의 서브필드들 중에서 표시될 서브필드를 적절히 선택하면, 어느 서브필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 표시가 수행될 수 있다. The luminance of the plasma display panel is proportional to the length of the sustain discharge periods S1 to S8 occupied in the unit frame. The length of the sustain discharge cycles S1 to S8 occupied in the unit frame is 255T (T is the unit time). At this time, a time corresponding to 2 ⁿ is set in the sustain discharge period Sn of the nth subfield SFn. Accordingly, if the subfield to be displayed among the eight subfields is appropriately selected, 256 gray levels may be displayed including all zero (zero) grays not displayed in any of the subfields.

도면을 참조하면, 플라즈마 표시 패널(1)의 구동 장치(2)는 영상 처리부(26), 논리 제어부(22), 램프 펄스폭 조절부(27), 어드레스 구동부(23), X 구동부(24) 및 Y 구동부(25)를 포함한다. 영상 처리부(26)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 논리 제어부(22)는 영상 처리부(26)로부터의 내부 영상 신호에 따라 구동 제어 신호들(S_A, S_Y, S_X)을 발생시킨다. Referring to the drawings, the driving device 2 of the plasma display panel 1 includes an image processor 26, a logic controller 22, a ramp pulse width controller 27, an address driver 23, and an X driver 24. And a Y driver 25. The image processing unit 26 converts an external analog image signal into a digital signal, for example, an internal image signal, for example, 8-bit red (R), green (G), and blue (B) image data, a clock signal, vertical and horizontal, respectively. Generate sync signals. The logic controller 22 generates driving control signals S _A , S _Y , and S _X according to an internal image signal from the image processor 26.

이때, 어드레스 구동부(23), X 구동부(24) 및 Y 구동부(25) 등의 구동부에서 상기 구동 제어 신호들(S_A, S_Y, S_X)로부터 입력받아 각각의 구동 신호들을 발생시키 고, 발생된 구동 신호를 각각의 전극 라인들에 인가한다. At this time, the driver such as the address driver 23, the X driver 24, and the Y driver 25 receives input from the drive control signals S _A , S _Y , and S _X , and generates respective drive signals. The generated driving signal is applied to the respective electrode lines.

즉, 어드레스 구동부(23)는, 논리 제어부(22)로부터의 구동 제어 신호들(S_A, S_Y, S_X) 중에서 어드레스 신호(S_A)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(24)는 논리 제어부(22)로부터의 구동 제어 신호들(S_A, S_Y, S_X) 중에서 X 구동 제어 신호(S_X)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(25)는 논리 제어부(22)로부터의 구동 제어 신호들(S_A, S_Y, S_X)중에서 Y 구동 제어 신호(S_Y)를 처리하여 Y 전극 라인들에 인가한다. That is, the address driver 23 processes the address signal S _A among the drive control signals S _A , S _Y , and S _X from the logic controller 22 to generate a display data signal, and generates the displayed display. The data signal is applied to the address electrode lines. The X driver 24 processes the X driving control signal S _X from the driving control signals S _A , S _Y , and S _X from the logic controller 22 and applies the X driving control signal S _X to the X electrode lines. The Y driver 25 processes the Y driving control signal S _Y among the driving control signals S _A , S _Y , and S _X from the logic controller 22 and applies the Y driving control signal S _Y to the Y electrode lines.

상기 램프 펄스 폭 조절부(27)는 X 전극, Y 전극 및 어드레스 전극들 중의 적어도 하나 이상에 램프 펄스 파형의 전압이 인가되는 시간 폭을 조절하여, 램프 파형의 전압에 의하여 방전을 일으키는 전극들 사이에 형성되는 전위차를 조절하여, 램프 펄스 파형 전압의 인가 구간에서의 방전을 제어할 수 있다. The lamp pulse width adjusting unit 27 adjusts a time width during which the voltage of the lamp pulse waveform is applied to at least one of the X electrode, the Y electrode, and the address electrodes, thereby generating a discharge by the voltage of the lamp waveform. By controlling the potential difference formed in the circuit, the discharge in the application section of the ramp pulse waveform voltage can be controlled.

상기 램프 펄스 파형의 전압이 인가되는 것이 도 5 및 도 6에 도시된 X 전극, Y 전극 및 어드레스 전극 각각에 인가되는 전압의 타이밍도에 도시되어 있다. 도 5 및 도 6에 도시된 실시예에서는 리셋 주기(PR, PR1, PR2)에 램프 펄스 파형(P_RA, P_RB, P_RC,P_RD, P_RE)의 전압이 Y 전극에 인가된다. The application of the voltage of the ramp pulse waveform is shown in the timing diagram of the voltage applied to each of the X, Y and address electrodes shown in FIGS. 5 and 6. 5 and 6, the voltages of the ramp pulse waveforms P _RA , P _RB , P _RC, P _RD and P _RE are applied to the Y electrode in the reset periods PR, PR1, and PR2.

상기 램프 펄스 폭 조절부(27)에서는 도 7에 도시된 방법에 의하여 램프 펄스의 시간 폭을 조절하여, Y 전극과 X 전극 사이의 전위차를 조절하고, 그에 따른 Y 전극과 X 전극 사이의 방전을 제어할 수 있다. The lamp pulse width adjusting unit 27 adjusts the time width of the lamp pulse by the method shown in FIG. 7 to adjust the potential difference between the Y electrode and the X electrode, and accordingly discharges between the Y electrode and the X electrode. Can be controlled.

한편, 이러한 램프 펄스 파형의 전압이 인가되는 리셋 주기에서의 방전은, 이전 서브-필드에서 유지 방전을 일으킨 방전셀과 유지 방전을 일으키지 아니한 방전셀 모두에서의 전하 상태를 균일하게 하고, 현재의 서브-필드에서 유지 방전을 일으킬 방전셀을 선택하기 위한 어드레스 방전에 적합한 전하 상태를 형성하기 위한 것이다. 또한, 통상적으로 패널 상에 휘도를 표현하는 것은 주로 유지 방전에 의하여 이루어진다. On the other hand, the discharge in the reset period to which the voltage of the ramp pulse waveform is applied makes the charge state uniform in both the discharge cell which caused the sustain discharge in the previous sub-field and the discharge cell which did not cause the sustain discharge, and the current sub -To form a charge state suitable for address discharge for selecting a discharge cell to cause sustain discharge in the field. In addition, expressing luminance on a panel is usually performed by sustain discharge.

이때, 리셋 주기에서 램프 펄스 파형의 전압에 의한 방전은 표현하고자 하는 휘도에 직접적인 기여를 하지 못하는 방전으로서, 예를 들어 유지 방전을 전혀 일으키지 아니하는 계조 가중치 0을 표현하는 경우에도 방전을 일으켜 발광하게 된다. 따라서, 리셋 주기에서 램프 펄스 파형의 전압에 의한 방전은, 256 계조를 표현하는 경우에 있어서 0 계조 가중치의 휘도를 표현하는 경우와 255 계조 가중치의 휘도를 표현하는 경우 모두의 경우에 발광을 하므로, 표현하고자 하는 영상의 콘트라스트를 떨어뜨리게 된다. At this time, the discharge due to the voltage of the lamp pulse waveform in the reset period is a discharge that does not directly contribute to the brightness to be expressed, for example, even when expressing a gray scale weight of 0, which does not cause sustain discharge at all, causes the discharge to emit light. do. Therefore, the discharge by the voltage of the ramp pulse waveform in the reset period emits light both in the case of expressing the luminance of zero gray scale and in the case of expressing the luminance of 255 gray weight in the case of representing 256 gray scales. The contrast of the image to be expressed is dropped.

하지만, 본 발명에 따른 플라즈마 디스플레이 패널의 구동장치에서의 램프 펄스 폭 조절부(27)에 의하면, 램프 펄스 파형의 시간 폭을 조절하여, 직접적인 휘도 표현에 기여하지 아니하는 영역에서의 발광을 억제하여, 콘트라스트를 향상시킬 수 있다. However, according to the lamp pulse width adjusting unit 27 in the driving apparatus of the plasma display panel according to the present invention, by adjusting the time width of the lamp pulse waveform, it is possible to suppress the light emission in the region that does not contribute to the direct luminance expression , The contrast can be improved.

도 5 및 도 6에 도시된 실시예에서는, 도 7에 도시된 방법에 의하여 램프 펄스 파형의 미리 설정된 기울기를 유지한 상태에서, 시간 폭을 줄여 Y 전극과 X 전 극 사이의 전위차를 줄여 방전을 억제할 수 있으며, 그에 따라 발광을 억제하여 콘트라스트를 향상시킬 수 있다. In the embodiment shown in Figs. 5 and 6, while maintaining the preset slope of the ramp pulse waveform by the method shown in Fig. 7, the discharge is reduced by reducing the potential difference between the Y electrode and the X electrode by decreasing the time width. It is possible to suppress the light emission, thereby improving the contrast.

이를 위하여, 상기 램프 펄스 폭 조절부(27)에서는 도 7에 도시된 것과 같이 Y 전극에 인가되는 램프 펄스 파형의 시간 폭을 제어할 수 있는데, 도 4에 도시된 실시예에서와 같이 램프 펄스 폭 조절부는 상기 논리 제어부(22)를 형성하는 로직 보드 내에 구비될 수도 있을 것이다. To this end, the ramp pulse width adjusting unit 27 may control the time width of the ramp pulse waveform applied to the Y electrode as shown in FIG. 7, as in the embodiment shown in FIG. 4. The controller may be provided in a logic board forming the logic controller 22.

도면을 참조하면, 본 실시예에 따른 플라즈마 디스플레이 패널의 구동장치는 램프 펄스 파형의 시간 폭을 조절하는 램프 펄스 폭 조절부(57)를 구비하는데, 상기 램프 펄스 폭 조절부(57)는 도 3의 논리 제어부(22) 내부에 포함되도록 구성될 수 있다. Referring to the drawings, the driving apparatus of the plasma display panel according to the present exemplary embodiment includes a lamp pulse width adjusting unit 57 for adjusting a time width of a lamp pulse waveform, and the lamp pulse width adjusting unit 57 is illustrated in FIG. 3. It may be configured to be included in the logic control unit 22 of the.

본 발명에 따른 논리 제어부는 클록 버퍼(55), 동기 조정부(526), 감마 정정부(51), 오차 확산부(512), 선입선출(First-In First-Out) 메모리(511), 서브필드 발생부(521), 서브필드 행렬부(522), 행렬 버퍼부(523), 메모리 제어부(524), 프레임-메모리들(RFM1, ..., BFM3), 재배열부(525), 이이피롬(EEPROM, 54a), I²C 직렬통신 인터페이스(54b), 타이밍-신호 발생기(54c), XY 제어부(54)를 포함한다. The logic controller according to the present invention includes a clock buffer 55, a synchronization controller 526, a gamma correction unit 51, an error diffusion unit 512, a first-in first-out memory 511, and a subfield. Generation unit 521, subfield matrix unit 522, matrix buffer unit 523, memory control unit 524, frame memories (RFM1, ..., BFM3), rearrangement unit 525, Y pyrom ( EEPROM 54a, I ² C serial communication interface 54b, timing-signal generator 54c, and XY controller 54.

클록 버퍼(55)는 영상 처리부(도 2의 26)로부터의 26 메가-헬쯔(MHz)의 클록 신호(CLK26)를 40 메가-헬쯔(MHz)의 클록 신호(CLK40)로 변환시켜 출력한다. 동기 조정부(526)에는, 클록 버퍼(55)로부터의 40 메가-헬쯔(MHz)의 클록 신호(CLK40), 외부로부터의 초기화 신호(RS), 영상 처리부(도 2의 26)로부터의 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC)가 입력된다. 이 동기 조정부(526)는, 입력된 수평 동기 신호(HSYNC)가 소정의 클록 개수만큼 각각 지연된 수평 동기 신호들(HSYNC1, HSYNC2, HSYNC3)을 출력하는 한편, 입력된 수직 동기 신호(VSYNC)가 소정의 클록 개수만큼 각각 지연된 수직 동기 신호들(VSYNC2, VSYNC3)을 출력한다. The clock buffer 55 converts the 26-megahertz (MHz) clock signal CLK26 from the image processor (26 in FIG. 2) into a 40-megahertz (MHz) clock signal CLK40 and outputs the converted signal. The synchronization adjustment unit 526 includes a 40-megahertz (MHz) clock signal CLK40 from the clock buffer 55, an initialization signal RS from the outside, and a horizontal synchronization signal from the image processing unit (26 in FIG. 2). (HSYNC) and the vertical sync signal VSYNC are input. The synchronization adjusting unit 526 outputs the horizontal synchronization signals HSYNC1, HSYNC2, and HSYNC3 in which the input horizontal synchronization signal HSYNC is delayed by a predetermined number of clocks, respectively, while the input vertical synchronization signal VSYNC is predetermined. The vertical synchronization signals VSYNC2 and VSYNC3 are respectively delayed by the number of clocks.

감마 정정부(51)에 입력되는 영상 데이터(R, G, B)는 음극선관의 비선형 입출력 특성을 보정하기 위하여 역방향 비선형 입출력 특성을 가지고 있다. 따라서 감마 정정부(51)는 이러한 역방향 비선형 입출력 특성의 영상 데이터(R, G, B)가 선형 입출력 특성을 갖도록 처리한다. 오차 확산부(512)는 선입선출 메모리(511)를 이용하여 영상 데이터(R, G, B)의 경계 비트인 최대값 비트(Most Significant bit)의 위치를 옮김으로써 데이터 전송 오차를 줄인다. The image data R, G, and B input to the gamma correction unit 51 has a reverse nonlinear input / output characteristic in order to correct the nonlinear input / output characteristics of the cathode ray tube. Therefore, the gamma correction unit 51 processes the image data R, G, and B of the reverse nonlinear input and output characteristics to have the linear input and output characteristics. The error diffusion unit 512 reduces the data transmission error by using the first-in first-out memory 511 to move the position of the maximum sign bit that is the boundary bit of the image data R, G, and B.

서브필드 발생부(521)는 각각 8 비트의 영상 데이터(R, G, B)를 서브필드 개수에 상응하는 비트 수의 영상 데이터(R, G, B)로 변환시킨다. 예를 들어, 단위 프레임에 14 개의 서브필드들로써 계조 구동을 하는 경우, 각각 8 비트의 영상 데이터(R, G, B)를 각각 14 비트의 영상 데이터(R, G, B)로써 변환한 후, 데이터 전송 오차를 줄이기 위하여 최대값 비트(MSB) 및 최소값 비트(Least Significant Bit)의 무효 데이터 '0'을 추가하여 16 비트의 영상 데이터(R, G, B)를 출력한다. The subfield generator 521 converts 8-bit image data R, G, and B into 8-bit image data R, G, and B, respectively, corresponding to the number of subfields. For example, when grayscale driving is performed with 14 subfields in a unit frame, after converting 8-bit image data R, G, and B into 14-bit image data R, G and B, respectively, In order to reduce a data transmission error, 16 bits of image data R, G, and B are output by adding invalid data '0' of a maximum value bit (MSB) and a minimum value bit (Least Significant Bit).

서브필드 행렬부(522)는, 서로 다른 서브필드의 데이터가 동시에 입력되는 16 비트의 영상 데이터(R, G, B)를 재배열하여, 서로 같은 서브필드의 데이터가 동 시에 출력되게 한다. 행렬 버퍼부(523)는 서브필드 행렬부(522)로부터의 16 비트의 영상 데이터(R, G, B)를 처리하여 32 비트의 영상 데이터(R, G, B)로서 출력한다. The subfield matrix unit 522 rearranges 16-bit video data R, G, and B into which data of different subfields are simultaneously input, so that data of the same subfield is simultaneously output. The matrix buffer unit 523 processes the 16-bit image data R, G, and B from the subfield matrix unit 522 and outputs the 32-bit image data (R, G, B).

메모리 제어부(524)는, 3 개의 적색(R)용 프레임-메모리들(RFM1, RFM2, RFM3)을 제어하기 위한 적색용 메모리 제어부, 3 개의 녹색(G)용 프레임-메모리들(GFM1, GFM2, GFM3)을 제어하기 위한 녹색용 메모리 제어부, 및 3 개의 청색(B)용 프레임-메모리들(BFM1, BFM2, BFM3)을 제어하기 위한 청색용 메모리 제어부를 포함한다. 메모리 제어부(524)로부터의 프레임 데이터는 프레임 단위로 지속적으로 출력되어 재배열부(525)에 입력된다. The memory control unit 524 may include a red memory control unit for controlling three red frame R memories (RFM1, RFM2, and RFM3), and three green (G) frame memory memories (GFM1, GFM2, A green memory control unit for controlling GFM3) and a blue memory control unit for controlling the three blue frame B memories (BFM1, BFM2, BFM3). Frame data from the memory controller 524 is continuously output in units of frames and input to the rearrangement unit 525.

도면에서 참조 부호 EN은 메모리 제어부(524)의 데이터 출력을 제어하기 위하여 XY 제어부(54)로부터 생성되어 메모리 제어부(524)에 입력되는 인에이블(enable) 신호를 가리킨다. 또한, 참조부호 S_SYNC는 메모리 제어부(524) 및 재배열부(525)에서의 32 비트 슬롯(slot) 단위의 데이터 입출력을 제어하기 위하여 XY 제어부(54)로부터 생성되어 메모리 제어부(524) 및 재배열부(525)에 입력되는 슬롯 동기 신호를 가리킨다. 재배열부(525)는 메모리 제어부(524)로부터의 32 비트의 영상 데이터(R, G, B)를 어드레스 구동부(도 3의 23)의 입력 형식에 맞도록 재배열하여 출력한다. In the drawing, reference numeral EN denotes an enable signal generated from the XY controller 54 and input to the memory controller 524 to control the data output of the memory controller 524. In addition, the reference numeral S _SYNC is generated from the XY control unit 54 to control data input / output in units of 32-bit slots in the memory control unit 524 and the rearrangement unit 525, and thus the memory control unit 524 and the rearrangement unit. The slot synchronization signal input to 525 is indicated. The rearrangement unit 525 rearranges and outputs 32-bit image data R, G, and B from the memory control unit 524 in accordance with the input format of the address driver 23 (Fig. 3).

이이피롬(EEPROM, 54a)에는 X 전극 라인들과 Y 전극 라인들의 구동 시퀀스에 따른 타이밍 제어 데이터가 저장되어 있다. 라인별 유지펄스의 수 조절부(58)로부터의 방전회수 제어 데이터(DAPC)와 이이피롬(EEPROM, 54a)으로부터의 타이밍 제어 데이터는 I²C 직렬통신 인터페이스(54b)를 통하여 타이밍-신호 발생기(54c)에 입력된다. 타이밍-신호 발생기(54c)는 입력된 방전횟수 제어 데이터(DAPC)와 타이밍 제어 데이터에 따라 동작하여 타이밍-신호를 발생시킨다. XY 제어부(54)는, 타이밍-신호 발생기(54c)로부터의 타이밍-신호에 따라 동작하여, X 구동 제어 신호(S_X) 및 Y 구동 제어 신호(S_Y)를 출력한다. In the EEPROM 54a, timing control data according to a driving sequence of the X electrode lines and the Y electrode lines is stored. The timing control data from this pirom and discharge count control data (DAPC) from the number of control portion 58 of the sustain pulses per line (EEPROM, 54a) are timing via the I ² C serial communication interface (54b), - the signal generator ( 54c). The timing-signal generator 54c operates according to the input discharge count control data DAPC and the timing control data to generate a timing-signal. The XY control unit 54 operates in accordance with the timing-signal from the timing-signal generator 54c to output the X drive control signal S _X and the Y drive control signal S _Y.

또한, 상기 램프 펄스 폭 조절부(57)는 서브-필드 정보를 입력받아 램프 펄스 폭을 조절하여 램프 펄스의 시간 폭 조절 정보를 출력하는데, 본 실시예의 경우에는 오차 확산부(512)로부터 서브-필드 정보를 입력받고, 타이밍-신호 발생기(54c)로 램프 펄스의 시간 폭 조절 정보를 출력하여, X 구동 제어 신호(S_X) 및 Y 구동 제어 신호(S_Y)의 램프 펄스의 시간 폭을 조절할 수 있다. In addition, the ramp pulse width adjusting unit 57 receives the sub-field information and adjusts the ramp pulse width to output time width adjustment information of the lamp pulses. The field information is input and the time width adjustment information of the ramp pulse is output to the timing signal generator 54c to adjust the time width of the ramp pulse of the X driving control signal S _X and the Y driving control signal S _Y. Can be.

도 5에서 참조부호 S_AR1..ABm은 각 어드레스 전극 라인(도 1의 A_R1~A_Bm)에 인가되는 구동 신호를, S_X1..Xn은 X 전극 라인들(도 1의 X₁~X_n)에 인가되는 구동 신호를, 그리고 S_Y1~ S_Yn은 각 Y 전극 라인(도 1의 Y₁~Y_n)에 인가되는 구동 신호를 가리킨다. In FIG. 5, reference numeral S _{AR1 ..ABm} denotes a driving signal applied to each address electrode line (A _R1 to A _Bm of FIG. 1), and S _{X1 ..Xn} denotes X electrode lines (X ₁ to X of FIG. 1). _n ), and S _Y1 to S _Yn indicate a drive signal applied to each Y electrode line (Y ₁ to Y _{n in} FIG. 1).

도면을 참조하면, 단위 서브-필드(SF)의 리셋 주기(PR)에서는, 먼저 X 전극 라인들(X₁~X_n)에 인가되는 전압을 접지 전압(V_G)으로부터 제2 전압(V_S) 예를 들어, 155 볼트(V)까지 지속적으로 상승시킨다. 여기서, Y 전극 라인들(Y₁~Y_n)과 어드레스 전극 라인들(A_R1~A_Bm)에는 접지 전압(V_G)이 인가된다. 이에 따라, X 전극 라인들(X₁~X_n)과 Y 전극 라인들(Y₁~Y_n) 사이, 및 X 전극 라인들(X₁~X_n)과 어드레스 전극 라인들(A₁~A_m) 사이에 약한 방전이 일어나면서 X 전극 라인들(X₁~X_n) 주위에 부극성의 벽전하들이 형성된다.Referring to the drawings, in the reset period PR of the unit sub-field SF, first, the voltage applied to the X electrode lines X ₁ to X _n is converted from the ground voltage V _G to the second voltage V _S. For example, it continuously increases to 155 volts (V). Here, the ground voltage V _G is applied to the Y electrode lines Y ₁ to Y _n and the address electrode lines A _R1 to A _Bm . Accordingly, between the X electrode lines X ₁ to X _n and the Y electrode lines Y ₁ to Y _n , and the X electrode lines X ₁ to X _n and the address electrode lines A ₁ to A _A weak discharge occurs between _m ) and negative wall charges are formed around the X electrode lines X ₁ to X _n .

다음에, Y 전극 라인들(Y₁~Y_n)에 인가되는 전압이 제2 전압(V_S) 예를 들어, 155 볼트(V)부터 제2 전압(V_S)보다 제3 전압(V_SET)만큼 더 높은 최고 전압(V_SET+V_S) 예를 들어, 355 볼트(V)까지 지속적으로 상승된다. 여기서, X 전극 라인들(X₁~X_n)과 어드레스 전극 라인들(A_R1~A_Bm)에는 접지 전압(V_G)이 인가된다. 이에 따라, Y 전극 라인들(Y₁~Y_n)과 X 전극 라인들(X₁~X_n) 사이에 약한 방전이 일어나는 한편, Y 전극 라인들(Y₁~Y_n)과 어드레스 전극 라인들(A_R1~A_Bm) 사이에 더욱 약한 방전이 일어난다. The Next, Y electrode lines (Y ₁ ~ Y _n) voltage to the second voltage applied to the (V _S), for example, the third voltage (V _SET than the second voltage (V _S) from 155 volt (V) The maximum voltage (V _SET + V _S ), which is as high as), continues to rise to, for example, 355 volts (V). Here, the ground voltage V _G is applied to the X electrode lines X ₁ to X _n and the address electrode lines A _R1 to A _Bm . Accordingly, a weak discharge occurs between the Y electrode lines Y ₁ to Y _n and the X electrode lines X ₁ to X _n , while the Y electrode lines Y ₁ to Y _n and the address electrode lines are formed. Weak discharge occurs between (A _R1 and A _Bm ).

다음에, X 전극 라인들(X₁~X_n)에 인가되는 전압이 제2 전압(V_S)으로 유지된 상태에서, Y 전극 라인들(Y₁~Y_n)에 인가되는 전압이 제2 전압(V_S)으로부터 접지 전압(V_G)까지 지속적으로 하강된다. 여기서, 어드레스 전극 라인들(A_R1~A_Bm)에는 접지 전압(V_G)이 인가된다. Next, while the voltage applied to the X electrode lines X ₁ to X _n is maintained at the second voltage V _S , the voltage applied to the Y electrode lines Y ₁ to Y _n is second. It continues to fall from voltage V _S to ground voltage V _G. Here, the ground voltage V _G is applied to the address electrode lines A _R1 to A _Bm .

이어지는 어드레스 주기(PA)에서, 어드레스 전극 라인들에 어드레스 펄스의 표시 데이터 신호가 인가되고, 제2 전압(V_S)보다 낮은 제4 전압(V_SCAN)으로 바이어싱된 Y 전극 라인들(Y₁~Y_n)에 접지 전압(V_G)의 스캔 펄스의 주사 신호가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. Leads in the address period (PA), the address is applied to a display data signal of the address pulse to the electrode line, the second voltage (V _S) lower fourth voltage (V _SCAN) to bias the Y-electrode line than the (Y ₁ As the scan signals of the scan pulses of the ground voltage V _G are sequentially applied to ˜Y _n ), smooth addressing may be performed.

이때, 각 어드레스 전극 라인(A_R1~A_Bm)에 인가되는 표시 데이터 신호는 방전셀을 선택할 경우에 정극성 어드레스 전압(V_A)이, 그렇지 않을 경우에 접지 전압(V_G)이 인가된다. 이에 따라 접지 전압(V_G)의 스캔 펄스가 인가되는 동안에 정극성 어드레스 전압(V_A)의 표시 데이터 신호가 인가되면 상응하는 방전셀에서 어드레스 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다. 또한, 보다 정확하고 효율적인 어드레스 방전을 위하여 X 전극 라인들(X₁~X_n)에 제2 전압(V_S)이 인가된다. At this time, the display data signal applied to each of the address electrode lines A _R1 to A _{Bm is} supplied with the positive address voltage V _A when the discharge cell is selected and the ground voltage V _G when the discharge cell is not selected. Accordingly, when the display data signal of the positive address voltage V _A is applied while the scan pulse of the ground voltage V _G is applied, wall charges are formed by the address discharge in the corresponding discharge cell. Wall charges do not form. In addition, the second voltage V _S is applied to the X electrode lines X ₁ to X _{n for} more accurate and efficient address discharge.

이어지는 유지방전 주기(PS)에서는, 모든 Y 전극 라인들(Y₁~Y_n)과 X 전극 라인들(X₁~X_n)에 제2 전압(V_S)의 디스플레이 유지 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(PA)에서 벽전하들이 형성된 방전셀들에서 디스플레이 유지를 위한 방전을 일으킨다. In the sustain discharge period PS, the display sustain pulse of the second voltage V _S is alternately applied to all the Y electrode lines Y ₁ to Y _n and the X electrode lines X ₁ to X _n . In the corresponding address period PA, a discharge for maintaining the display occurs in discharge cells in which wall charges are formed.

램프 펄스 폭 조절부(27, 57)에서는 미리 설정된 램프 펄스 파형의 기울기는 유지하면서, 램프 펄스 파형의 전압을 인가하는 시간 폭을 조절하는데, 서브-필드 내에는 미리 설정된 설정 기울기를 갖는 램프 펄스 파형의 전압을 인가하는 구간이 존재하고, 유지방전 주기에 X 전극과 Y 전극에 교대로 인가되는 유지펄스의 수에 따라 램프 펄스 파형의 전압을 인가하는 시간 폭을 조절한다. The ramp pulse width adjusting units 27 and 57 adjust the time width for applying the voltage of the ramp pulse waveform while maintaining the slope of the preset ramp pulse waveform, and the ramp pulse waveform having a preset set slope in the sub-field. There is a section for applying a voltage of, and the time width for applying the voltage of the ramp pulse waveform is adjusted according to the number of sustain pulses applied alternately to the X electrode and the Y electrode in the sustain discharge period.

이때, 본 실시예에서는 램프 펄스 파형의 시간 폭이 유지펄스의 수에 비례하도록 조절되는 것이 바람직하다. 즉, 유지 펄스의 수가 작은 서브-필드에서는 유지방전에 의한 휘도에 대한 리셋 방전에 의한 휘도의 비가 커서 콘트라스트의 저하에 기여하는 정도가 크다. 따라서, 유지 펄스의 수가 작은 서브-필드에서는 상승 램프 펄스(P_RA) 또는 하강 램프 펄스(P_RB)의 시간 폭을 작게 가져가, 램프 펄스에 의한 Y 전극과 X 전극 사이의 전위차를 줄여, 그로 인한 방전을 약화시켜 표현하고자 하는 휘도에 기여하지 아니하는 영역에서의 발광을 억제하여 콘트라스트를 향상시킬 수 있다. 이때, 상승 램프 펄스(P_RA) 및 하강 램프 펄스(P_RB)의 시간 폭을 모두 작게 할 수도 있다. At this time, in this embodiment, it is preferable that the time width of the ramp pulse waveform is adjusted in proportion to the number of sustain pulses. That is, in the sub-field where the number of sustain pulses is small, the ratio of the luminance due to the reset discharge to the luminance due to the sustain discharge is large, which contributes to the reduction in the contrast. Therefore, in the sub-field where the number of sustain pulses is small, the time width of the rising ramp pulse P _RA or falling ramp pulse P _RB is made small, thereby reducing the potential difference between the Y electrode and the X electrode due to the ramp pulse, Contrast can be improved by suppressing light emission in a region which does not contribute to the luminance to be expressed by weakening the discharge caused. At this time, both the time ramps of the rising ramp pulse P _RA and the falling ramp pulse P _RB may be reduced.

상기 램프 펄스 폭 조절부에 의하여 램프 펄스의 시간 폭을 조절하는 다른 방법으로서, 램프 펄스 파형에 대하여 적어도 2 이상의 시간 폭을 설정하고, 유지방전 주기에 Y 전극 및 X 전극 각각에 인가되는 유지펄스의 수에 따라, 설정된 시간 폭들 중에서 상기 램프 펄스 파형의 시간 폭을 선택적으로 조절하는 방법도 가능하다. As another method of adjusting the time width of the lamp pulse by the lamp pulse width adjusting unit, at least two time widths are set for the ramp pulse waveform, and the sustain pulses are applied to the Y electrode and the X electrode in the sustain discharge period. According to the number, it is also possible to selectively adjust the time width of the ramp pulse waveform among the set time widths.

그 구체적인 실시예로서, 1개의 프레임을 8개의 서브-필드로 나누어 구동하는 경우에 있어서, 도 7에서와 같이 램프 펄스 파형의 시간 폭을 t1, t2, t3, t4 각각의 경우로 설정하고, 각각의 서브-필드에 대하여 서브-필드 당 유지 펄스의 수가 각각 N1, N2, N3, N4, N5, N6, N7, N8이 될 수 있다. As a specific embodiment, when driving one frame divided into eight sub-fields, the time width of the ramp pulse waveform is set to t1, t2, t3, and t4 as shown in FIG. 7, respectively. The number of sustain pulses per sub-field for the sub-fields of may be N1, N2, N3, N4, N5, N6, N7, N8, respectively.

이때, 서브-필드 당 유지 펄스의 수 N1, N2에 대해서는 램프 펄스 파형의 시간 폭을 t1로 하고, 서브-필드 당 유지 펄스의 수 N3, N4에 대해서는 램프 펄스 파형의 시간 폭을 t2로 하고, 서브-필드 당 유지 펄스의 수 N5, N6에 대해서는 램프 펄스 파형의 시간 폭을 t3으로 하고, 서브-필드 당 유지 펄스의 수 N7, N8에 대해서는 램프 펄스 파형의 시간 폭을 t4가 되도록, 각각의 서브-필드 당 유지 펄스의 수에 대하여 램프 펄스 파형의 시간 폭을 설정할 수 있다. At this time, the time width of the ramp pulse waveform is t1 for the number of sustain pulses N1 and N2 per sub-field, and the time width of the ramp pulse waveform is t2 for the number of sustain pulses N3 and N4 per sub-field, For the number of sustain pulses per sub-field N5, N6, the time width of the ramp pulse waveform is t3, and for the number of sustain pulses per sub-field N7, N8, the time width of the ramp pulse waveform is t4. The time width of the ramp pulse waveform can be set for the number of sustain pulses per sub-field.

이때, 다른 실시예로서 1개의 프레임 내에서 각각의 서브-필드의 계조 가중치에 비례하도록 램프 펄스 파형의 시간 폭을 설정할 수 있다.At this time, as another embodiment, the time width of the ramp pulse waveform may be set to be proportional to the gray scale weight of each sub-field in one frame.

도 6은 본 발명에 따른 플라즈마 디스플레이 패널의 구동장치에서, 연속하는 서브-필드들에서 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 구동 신호들의 일 실시예를 도시한 타이밍도이다. 도 7은 본 발명에 따른 플라즈마 디스플레이 패널의 구동장치에 의하여 램프 펄스 파형의 시간 폭이 조절되어, X-Y 전극간 전위차가 조절되는 것을 개략적으로 도시한 도면이다. FIG. 6 is a timing diagram illustrating an embodiment of driving signals applied to electrode lines of the plasma display panel in successive sub-fields in the driving apparatus of the plasma display panel according to the present invention. FIG. 7 is a view schematically illustrating that a time width of a ramp pulse waveform is adjusted by a driving apparatus of a plasma display panel according to the present invention, thereby controlling a potential difference between X-Y electrodes.

도면을 참조하면, 본 발명에 따른 플라즈마 디스플레이 패널의 구동장치는 미리 설정된 램프 펄스 파형의 기울기를 유지하고, 램프 펄스 파형을 인가하는 시간 폭을 조절하여, 램프 파형의 전압에 의하여 방전을 일으키는 전극들 사이에 형성되는 전위차를 조절 가능한 램프 펄스 폭 조절부를 구비한다. Referring to the drawings, the driving apparatus of the plasma display panel according to the present invention maintains a predetermined slope of the ramp pulse waveform, and adjusts the time width for applying the ramp pulse waveform, the electrodes causing the discharge by the voltage of the ramp waveform It is provided with a ramp pulse width adjustment section that can adjust the potential difference formed therebetween.

상기 프레임이 각각의 계조 가중치를 갖는 복수개의 서브-필드들의 조합으로 이루어지고, 상기 램프 펄스 폭 조절부(27, 57)가 프레임 내의 복수개의 서브-필드 중에서 특정 서브-필드들에서만 선택적으로 램프 펄스 파형의 시간 폭을 조절할 수 있다. The frame is composed of a combination of a plurality of sub-fields having respective gray scale weights, and the ramp pulse width adjusting units 27 and 57 selectively ramp pulses only in specific sub-fields among the plurality of sub-fields in the frame. You can adjust the time width of the waveform.

상기 서브-필드 내에 미리 설정된 설정 기울기를 갖는 램프 펄스 파형의 전압을 인가하는 구간이 존재하는데, 도 6에서와 같이 구동 파형에 램프 펄스 파형 부분(P_RC, P_RD, P_RE)이 존재한다. In the sub-field, there is a section for applying a voltage of a ramp pulse waveform having a predetermined set slope, and as shown in FIG. 6, ramp pulse waveform portions P _RC , P _RD , and P _RE exist in the driving waveform.

도 6에 도시된 일 실시예로서의 플라즈마 디스플레이 패널의 구동방법에 의하면, 하나의 프레임에는 2 이상의 서브-필드가 존재하는데, 그 예로서 프레임은 제1 서브-필드(SF 1)와 제2 서브-필드(SF 2)를 구비한다. 제1 서브-필드(SF 1) 및 제2 서브-필드(SF 2) 각각은 리셋 주기(PR1, PR2), 어드레스 주기(PA1, PA2), 및 유지방전 주기(PS1, PS2)를 구비한다. According to the driving method of the plasma display panel as shown in FIG. 6, two or more sub-fields exist in one frame. For example, the frame includes a first sub-field SF 1 and a second sub-field. (SF 2). Each of the first sub-field SF 1 and the second sub-field SF 2 includes reset periods PR1 and PR2, address periods PA1 and PA2, and sustain discharge periods PS1 and PS2.

또한, 각각의 리셋 주기(PR1, PR2)는 제1 리셋 주기(Tr1, Tr2)와 제2 리셋 주기(Tf1, Tf2)를 구비한다. 본 실시예의 경우, 제1 서브-필드의 리셋 주기(PR1)는 상대적으로 강한 리셋 방전을 일으키고 상대적으로 긴 시간 주기를 갖는 메인 리셋이 적용되고, 제2 서브-필드의 리셋 주기(PR2)는 상대적으로 약한 리셋 방전을 일으키고 상대적으로 짧은 시간 주기를 갖는 보조 리셋이 적용된다. In addition, each of the reset periods PR1 and PR2 includes first reset periods Tr1 and Tr2 and second reset periods Tf1 and Tf2. In the present embodiment, the reset period PR1 of the first sub-field causes a relatively strong reset discharge and a main reset having a relatively long time period is applied, and the reset period PR2 of the second sub-field is relative As a result, a secondary reset is applied which causes a weak reset discharge and has a relatively short time period.

상기 제1 서브-필드(SF 1)에서, 제1 리셋주기(Tr1)에는 Y 전극에 기준레벨(V_G)로부터 일정한 기울기를 가지며 제1레벨(V₁)까지 지속적으로 상승하는 상승 램프 펄스 파형의 전압이 인가된다. 또한, 제2 리셋주기(Tf1)에는 Y 전극에 제2레벨 (V₂)로부터 일정한 기울기를 가지며 제3레벨(V₃)까지 지속적으로 하강하는 하강 램프 펄스 파형의 전압이 인가된다. In the first sub-field SF 1, in the first reset period Tr1, a rising ramp pulse waveform continuously rising to the first level V ₁ with a constant slope from the reference level V _G at the Y electrode. Is applied. In addition, a voltage of a falling ramp pulse waveform that is continuously lowered to the third level V ₃ with a constant slope from the second level V ₂ is applied to the Y electrode in the second reset period Tf1.

상기 제2 서브-필드(SF 2)에서, 제1 리셋주기(Tr2)에는 Y 전극에 Y 전극에 제4레벨(V₄)의 전압이 인가되고, 또한, 제2 리셋주기(Tf2)에는 Y 전극에 제4레벨(V₄)로부터 일정한 기울기를 가지며 제5레벨(V₃)까지 지속적으로 하강하는 하강 램프 펄스 파형의 전압이 인가된다. In the second sub-field SF 2, the voltage of the fourth level V ₄ is applied to the Y electrode to the Y electrode in the first reset period Tr2, and Y to the second reset period Tf2. The voltage of the falling ramp pulse waveform continuously applied to the electrode and having a constant slope from the fourth level V ₄ to the fifth level V ₃ is applied.

플라즈마 디스플레이 패널의 구동장치에서 이러한 구동 파형에 의하여 패널을 구동함에 있어서, 상기 램프 펄스 폭 조절부(27, 57)가 램프 펄스 파형의 설정 기울기를 유지하고 램프 펄스 파형을 인가하는 시간 폭을 조절하여, 램프 파형의 전압에 의하여 방전을 일으키는 전극들 사이에 형성되는 전위차를 조절할 수 있다. In driving the panel by the driving waveform in the driving apparatus of the plasma display panel, the ramp pulse width adjusting units 27 and 57 maintain the set slope of the ramp pulse waveform and adjust the time width for applying the ramp pulse waveform. The potential difference formed between the electrodes causing the discharge may be adjusted by the voltage of the ramp waveform.

상기 프레임은 복수개의 제1 서브-필드와 복수개의 제2 서브-필드의 조합으로 이루어질 수 있는데, 본 발명에 의하여 콘트라스트를 향상시키기 위해 리셋 방전에 의한 발광 휘도가 유지방전에 의한 발광 휘도에 비하여 비율이 큰 제2 서브-필드와 같이 보조 리셋을 사용하는 리셋 주기에 본 발명에 따른 램프 펄스 폭 조절을 수행하는 것이 바람직하다. The frame may be a combination of a plurality of first sub-fields and a plurality of second sub-fields, and according to the present invention, in order to improve contrast, the luminance of light emitted by reset discharge is higher than that of sustained discharge. It is preferable to perform the ramp pulse width adjustment according to the invention in a reset period using an auxiliary reset like a large second sub-field.

즉, 도 7에 도시된 바와 같이 제2 서브-필드(SF 2)에서의 제2 리셋 주기(Tf2)의 하강 램프 펄스 파형의 시간 폭을 t1에서 t2로 줄여, 램프 파형의 전압에 의하여 방전을 일으키는 Y 전극과 X 전극 사이의 전위차를 줄이고, 그로 인한 방전을 줄일 수 있다. 따라서, 표시하고자 하는 휘도 표현에 기여하지 아니하는 부분의 리셋 발광을 억제하여 콘트라스트를 향상시킬 수 있다. That is, as shown in FIG. 7, the time width of the falling ramp pulse waveform of the second reset period Tf2 in the second sub-field SF 2 is reduced from t1 to t2 to discharge the discharge by the voltage of the ramp waveform. The potential difference between the resulting Y electrode and the X electrode can be reduced, thereby reducing the discharge. Therefore, the reset light emission of the portion which does not contribute to the luminance expression to be displayed can be suppressed to improve the contrast.

이때, 실시예에 따라서는 도 5에 도시된 실시예에서처럼, 최소 계조 가중치를 갖는 서브-필드에서의 리셋 주기에 적용되는 램프 펄스 파형의 시간 폭을 줄여, 본 발명에 의하여 달성하고자 하는 콘트라스트 향상을 꾀할 수 있다. At this time, according to the embodiment, as in the embodiment shown in FIG. 5, the time width of the ramp pulse waveform applied to the reset period in the sub-field with the minimum gray scale weight is reduced, thereby improving the contrast to be achieved by the present invention. You can do it.

도 7은 램프 펄스 폭 조절부에 의하여 램프 펄스 파형의 시간 폭을 t1, t2, t3, t4로 순차적으로 조절하는 경우에 있어서, 램프 펄스 파형의 시간 폭 조절에 따른 X 전극과 Y 전극 사이의 전위차가 변하는 것과, 램프 펄스 파형에 의하여 일어나는 방전에 의한 광의 세기(L_B)를 순차적으로 표시한 것이다. 7 is a potential difference between the X electrode and the Y electrode according to the time width adjustment of the ramp pulse waveform when the time width of the ramp pulse waveform is sequentially adjusted by t1, t2, t3, and t4 by the ramp pulse width adjusting unit. It is the intensity of the light (L _B) of the discharge occurs by changing that, ramp pulse waveform is one in order.

본 발명에 따른 플라즈마 디스플레이 패널 구동장치에 의하면, 리셋 주기에 인가되는 램프 펄스의 폭을 조절하여 리셋 방전을 일으키는 전극간의 전위차를 감소시킴으로써, 배경 휘도를 감소시켜 콘트라스트를 향상시킬 수 있다. According to the plasma display panel driving apparatus according to the present invention, by adjusting the width of the lamp pulse applied to the reset period to reduce the potential difference between the electrodes causing the reset discharge, it is possible to reduce the background brightness to improve the contrast.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, it is merely an example, and those skilled in the art may realize various modifications and equivalent other embodiments therefrom. I can understand. Accordingly, the true scope of protection of the invention should be defined only by the appended claims.

Claims

교대로 나란히 배열되는 X 전극 및 Y 전극과 어드레스 전극이 교차되는 영역에 방전셀들이 형성되는 플라즈마 디스플레이 패널에 대하여, 디스플레이 주기로서의 프레임마다 시분할 계조 디스플레이를 위하여 각각의 계조 가중치에 따른 복수개의 서브-필드들이 존재하고, 상기 각각의 서브-필드마다 리셋 주기, 어드레스 주기, 및 유지방전 주기들이 존재하여 구동하는 플라즈마 디스플레이 패널의 구동장치에 있어서, For a plasma display panel in which discharge cells are formed in areas where X electrodes and Y electrodes and address electrodes intersect alternately are arranged, a plurality of sub-fields according to respective gray weights for time division gray scale display per frame as a display period. In the driving apparatus of the plasma display panel, wherein each of the sub-fields has a reset period, an address period, and a sustain discharge period,

상기 서브-필드 내에 미리 설정된 설정 기울기를 갖는 램프 펄스 파형의 전압을 인가하는 구간이 존재하고, 상기 유지방전 주기에 Y 전극 및 X 전극 각각에 각각의 서브-필드의 계조 가중치에 따른 개수의 유지펄스가 인가되고, There is a section for applying a voltage of a ramp pulse waveform having a predetermined set slope in the sub-field, and the number of sustain pulses according to the gray scale weight of each sub-field at each of the Y electrode and the X electrode in the sustain discharge period. Is authorized,

상기 램프 펄스 파형의 상기 설정 기울기를 유지하고, 상기 램프 펄스 파형의 전압을 인가하는 시간 폭을 상기 유지펄스의 수에 따라 조절하여, 상기 램프 파형의 전압에 의하여 방전을 일으키는 전극들 사이에 형성되는 전위차를 조절 가능한 램프 펄스 폭 조절부를 구비하는 플라즈마 디스플레이 패널 구동장치. Maintaining the set slope of the ramp pulse waveform, and adjusting the time width for applying the voltage of the ramp pulse waveform according to the number of the sustain pulses to form a discharge between the electrodes causing the discharge by the voltage of the ramp waveform; A plasma display panel driving apparatus comprising a ramp pulse width adjusting unit capable of adjusting a potential difference.

제1항에 있어서, The method of claim 1,

상기 램프 펄스 폭 조절부에서, 상기 램프 펄스 파형의 시간 폭이 상기 유지펄스의 수에 비례하도록 조절되는 플라즈마 디스플레이 패널 구동장치. And the ramp pulse width adjusting unit controls the time width of the ramp pulse waveform to be proportional to the number of sustain pulses.

제1항에 있어서, The method of claim 1,

상기 램프 펄스 파형에 대하여 2 이상의 시간 폭을 설정하고, Setting two or more time widths for the ramp pulse waveform,

상기 램프 펄스 폭 조절부에서, 상기 유지방전 주기에 상기 Y 전극 및 X 전극 각각에 인가되는 유지펄스의 수에 따라, 상기 설정된 시간 폭들 중에서 상기 램프 펄스 파형의 시간 폭을 선택적으로 조절하는 플라즈마 디스플레이 패널 구동장치. The lamp pulse width adjusting unit selectively adjusts a time width of the ramp pulse waveform among the set time widths according to the number of sustain pulses applied to each of the Y electrode and the X electrode in the sustain discharge period. Drive system.

제3항에 있어서, The method of claim 3,

상기 램프 펄스 폭 조절부에서, 상기 램프 펄스 파형의 시간 폭이 상기 유지펄스의 수에 비례하도록 선택되는 플라즈마 디스플레이 패널 구동장치. And the ramp pulse width adjusting unit is selected such that a time width of the ramp pulse waveform is proportional to the number of sustain pulses.

제1항에 있어서, The method of claim 1,

상기 유지방전 주기에 상기 프레임 내에서 최소 개수의 유지 펄스가 인가되는 서브-필드에서 상기 Y 전극에 램프 펄스 파형의 전압이 인가되고, The voltage of the ramp pulse waveform is applied to the Y electrode in the sub-field in which the minimum number of sustain pulses are applied in the frame during the sustain discharge period,

상기 램프 펄스 폭 조절부가, 상기 램프 펄스 파형이 인가되는 시간 폭을 감소시켜, 상기 램프 펄스 파형의 전압에 의하여 방전을 일으키는 전극들 사이의 방전을 억제하는 플라즈마 디스플레이 패널 구동장치. And the ramp pulse width adjusting unit reduces the time width during which the ramp pulse waveform is applied, thereby suppressing discharge between electrodes causing discharge by the voltage of the ramp pulse waveform.

제1항에 있어서, The method of claim 1,

상기 램프 펄스 폭 조절부가, 상기 램프 펄스 파형의 시간 폭을 줄여 상기 램프 파형의 전압에 의하여 방전을 일으키는 전극들 사이의 방전을 억제하는 플라즈마 디스플레이 패널의 구동 장치.And the lamp pulse width adjusting unit reduces the time width of the lamp pulse waveform to suppress discharge between electrodes causing discharge by the voltage of the lamp waveform.

제1항에 있어서, The method of claim 1,

상기 서브-필드 내의 램프 펄스 파형 중에서 선택적으로 상기 램프 펄스 파형의 시간 폭을 조절하는 플라즈마 디스플레이 패널의 구동 장치.And a time width of the ramp pulse waveform is selectively adjusted among ramp pulse waveforms in the sub-field.

제1항에 있어서, The method of claim 1,

상기 프레임 내에 제1 서브-필드를 구비하고, A first sub-field in said frame,

상기 제1 서브-필드의 리셋 주기가, 상기 Y 전극에 기준레벨로부터 일정한 기울기를 가지며 제1레벨까지 지속적으로 상승하는 상승 램프 펄스 파형의 전압이 인가되는 제1 리셋주기와, 상기 Y 전극에 제2레벨로부터 일정한 기울기를 가지며 제3레벨까지 지속적으로 하강하는 하강 램프 펄스 파형의 전압이 인가되는 제2 리셋주기를 구비하는 플라즈마 디스플레이 패널 구동장치.The reset period of the first sub-field may include: a first reset period to which a voltage of a rising ramp pulse waveform continuously rising to a first level is applied to the Y electrode with a constant slope from a reference level; And a second reset period to which a voltage of a falling ramp pulse waveform continuously falling to a third level with a constant slope from the second level is applied.

제8항에 있어서, The method of claim 8,

상기 프레임 내에 제2 서브-필드를 구비하고, A second sub-field in said frame,

상기 제2 서브-필드의 리셋 주기가, 상기 Y 전극에 제4레벨의 전압이 인가되는 제1 리셋주기와, 상기 Y 전극에 제4레벨로부터 일정한 기울기를 가지며 제5레벨까지 지속적으로 하강하는 하강 램프 펄스 파형의 전압이 인가되는 제2 리셋주기를 구비하는 플라즈마 디스플레이 패널 구동장치. The reset period of the second sub-field is a first reset period in which a voltage of a fourth level is applied to the Y electrode, and a drop continuously falling to a fifth level with a constant slope from the fourth level to the Y electrode. And a second reset period to which a voltage of a ramp pulse waveform is applied.

제9항에 있어서, The method of claim 9,

상기 프레임이 상기 제1 서브-필드와 상기 제2 서브-필드의 조합으로 이루어지고, The frame consists of a combination of the first sub-field and the second sub-field,

상기 램프 펄스 폭 조절부가, 상기 제1 서브-필드의 리셋 주기에 상기 Y 전극에 인가되는 램프 펄스 파형의 전압이 인가되는 시간 폭을 감소시켜, 상기 램프 펄스 파형의 전압에 의하여 방전을 일으키는 상기 Y 전극과 X 전극 사이의 방전을 억제하는 플라즈마 디스플레이 패널 구동장치. The Y lamp pulse width adjusting unit reduces the time width at which the voltage of the ramp pulse waveform applied to the Y electrode is applied in the reset period of the first sub-field, causing the Y to cause discharge by the voltage of the ramp pulse waveform. A plasma display panel drive device for suppressing discharge between an electrode and an X electrode.

제10항에 있어서, The method of claim 10,

상기 램프 펄스 폭 조절부가, 상기 제1 서브-필드의 제1 리셋주기에 상승 램프 펄스 파형의 전압이 인가되는 시간 폭을 감소시켜, 상기 램프 파형의 전압에 의하여 방전을 일으키는 상기 Y 전극과 X 전극 사이의 방전을 억제하는 플라즈마 디스플레이 패널 구동장치. The lamp pulse width adjusting unit reduces the time width at which the voltage of the rising ramp pulse waveform is applied to the first reset period of the first sub-field, thereby causing the Y and X electrodes to discharge by the voltage of the ramp waveform. Plasma display panel drive device for suppressing the discharge between.

제10항에 있어서, The method of claim 10,

상기 램프 펄스 폭 조절부가, 상기 제1 서브-필드의 제2 리셋주기에 하강 램프 펄스 파형의 전압이 인가되는 시간 폭을 감소시켜, 상기 램프 파형의 전압에 의하여 방전을 일으키는 상기 Y 전극과 X 전극 사이의 방전을 억제하는 플라즈마 디스플레이 패널 구동장치. The lamp pulse width adjusting unit reduces the time width at which the voltage of the falling ramp pulse waveform is applied to the second reset period of the first sub-field, thereby causing the Y and X electrodes to discharge by the voltage of the ramp waveform. Plasma display panel drive device for suppressing the discharge between.

제1항에 있어서, The method of claim 1,

상기 프레임 내에서 최소 계조 가중치를 갖는 서브-필드에서 상기 Y 전극에 램프 펄스 파형의 전압이 인가되고, A voltage of a ramp pulse waveform is applied to the Y electrode in the sub-field with the minimum gray scale weight in the frame,

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