WO2008007481A1

WO2008007481A1 - Resistive memory device

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Publication number: WO2008007481A1
Application number: PCT/JP2007/055989
Authority: WO
Inventors: Sakyo Hirose
Original assignee: Murata Manufacturing Co., Ltd.
Priority date: 2006-07-14
Filing date: 2007-03-23
Publication date: 2008-01-17
Also published as: JPWO2008007481A1; JP5251506B2; US7649768B2; US20090109730A1

Description

明細書

抵抗記憶素子

技術分野

[0001] この発明は、抵抗記憶素子に関するもので、特に、多結晶体としての半導体セラミック力なる素体を備える抵抗記憶素子に関するものである。

背景技術

[0002] 抵抗記憶素子は、抵抗記憶機能を有する素体を備えており、この素体は、初期状態でたとえば比較的高い抵抗を示すが、所定値以上の電圧を印加すると、低抵抗状態に変化し、電圧を除去しても、この低抵抗状態が保持 (記憶)され、他方、低抵抗状態にある素体に所定値以上の電圧を逆方向に印加すると、高抵抗状態に戻り、この電圧を除去しても、高抵抗状態が保持 (記憶)されると!ヽぅ特性を有して、る。

[0003] このような抵抗記憶素子は、しきい値以上の電圧を正方向および逆方向の各々に印加することにより、低抵抗状態と高抵抗状態とにスイッチングできるものであり、スィツチングにより、抵抗変化させ、それを記憶することが可能である。このような抵抗スィツチ効果を利用することにより、抵抗記憶素子は、いわゆるメモリー素子としてだけでなぐスイッチング素子としても用いることができる。

[0004] この発明にとって興味ある抵抗記憶素子として、たとえば非特許文献 1に記載されたものがある。非特許文献 1では、異種材料の界面、より具体的には、 SrTiO単結

3 晶基板と SrRuO薄膜 (単結晶薄膜)との接合界面において、上述した抵抗記憶特

3

性を発現させている、抵抗記憶素子が記載されている。この抵抗記憶素子では、抵抗状態を変化させ得るスイッチング電圧は、最大 3V程度であり、比較的低い電圧でスイッチングする。

[0005] 抵抗記憶素子が使用されようとする回路の中には、 3V以上の定格電圧が加えられる回路も比較的多くある。そこで、非特許文献 1に記載の抵抗記憶素子を、上記のような比較的高い駆動電圧環境でスイッチング素子として使用しょうとする場合、スイツチング電圧を定格電圧より高くする必要がある。

[0006] し力しながら、非特許文献 1に記載の抵抗記憶素子は、スイッチング電圧が最大 3 V程度と比較的低ぐ駆動電圧自体でスイッチングが不用意に生じる可能性があり、そのものだけではスイッチング素子として安定して使用することができないという問題がある。

[0007] したがって、たとえば 30V以上の電圧でスイッチングするようなスイッチング素子を実現しょうとすると、別の抵抗体を直列に挿入する必要があり、この場合、スィッチング電圧については高くできるものの、挿入される抵抗体により、消費電力が増大し、また、この抵抗体のためにスイッチングされる抵抗変化率が低下してしまうという問題に遭迪する。

[0008] 他方、この発明にとって興味ある素子として、ノリスタがある。たとえば特許文献 1では、各種添加元素が添加された SrTiOからなる素体に Pdを主成分とする内部電極

3

が形成された、積層型バリスタが記載されている。このようなバリスタを製造するにあたっては、ァクセプタとなる元素の拡散や添加を積極的に行なうとともに、半導体ィ匕のための還元処理の後に、再酸化処理を行なうことにより、粒界障壁が形成される。このノリスタでは、所定値以上の電圧を印加すると、低抵抗状態に変化するものの、電圧を除去すれば、元の状態に戻り、特定の抵抗状態を保持 (記憶)する機能はない。すなわち、ノリスタは抵抗記憶素子ではない。

特許文献 1：特許第 2727626号公報

非特許文献 1 : T. Fujii、外 5名，「ェピタキシャル酸化物のショットキー接合 SrRu03/Sr Ti0.99Nb0.01O3における電流電圧ヒステリシス特性と抵抗スイッチング（Hysteretic current-voltage characteristics and resistance switching at an epitaxial oxide Schot tky Junction SrRuO3/SrTi0.99Nb0.01O3)j , APPLIED PHYSICS LETTERS 86, 0121 07(2005)

発明の開示

発明が解決しょうとする課題

[0009] そこで、この発明の目的は、スイッチング電圧を比較的高くすることができるとともに、高い抵抗変化率を実現し得る、抵抗記憶素子を提供しょうとすることである。

課題を解決するための手段

[0010] この発明は、素体と、素体の少なくとも一部を介して対向する少なくとも 1対の電極とを備え、 1対の電極間に第 1方向のスイッチング電圧を印加したとき、素体の、 1対の電極間に位置する部分が低抵抗ィ匕し、その後、第 1方向のスイッチング電圧を除去しても、素体の低抵抗状態が保持され、他方、 1対の電極間に第 1方向とは逆の第 2方向のスイッチング電圧を印加したとき、素体の、 1対の電極間に位置する部分が高抵抗化し、その後、第 2方向のスイッチング電圧を除去しても、素体の高抵抗状態が保持される、抵抗記憶素子に向けられるものであって、素体がチタン酸ストロンチウム系半導体セラミック力なることを特徴として、る。

[0011] この発明において、好ましくは、上記チタン酸ストロンチウム系半導体セラミックは、一般式：（Sr A ) (Ti B ) O (ただし、 Aは、 Yおよび希土類元素力選ばれる

1 1— 3

少なくとも 1種の元素であり、 Bは、 Nbおよび Taの少なくとも一方である。）で表され、かつ、 0. 001≤x+y≤0. 02 (ただし、 0≤x≤0. 02、および 0≤y≤0. 02)の条件

、ならびに 0. 87≤v/w≤l. 030の条件を満足するものである。

[0012] チタン酸ストロンチウム系半導体セラミックは、上記一般式において、 0. 005≤x+ y≤0. 01の条件を満足することがより好ましい。

[0013] また、チタン酸ストロンチウム系半導体セラミックは、上記一般式において、 0. 950

≤v/w≤l. 010の条件を満足することがより好ましい。

[0014] 素体の、 1対の電極の間に存在する粒界数の平均値は 0. 5以上かつ 44. 5以下の範囲にあることが好ましい。

[0015] 電極は、素体と同時焼成により形成されたものであることが好ましい。

[0016] 電極は、 Pd、 Pt、 Ag— Pd、 Au、 Ruおよび Irから選ばれる 1種の金属を含むことが好ましい。

発明の効果

[0017] この発明によれば、たとえば 10V以上といった高いスイッチング電圧によって低抵抗 Z高抵抗状態間のスイッチングを実現できるようになり、比較的高い駆動電圧環境においても、高い抵抗変化率、たとえば 5000%以上の抵抗変化率を実現することができる。また、 1対の電極の間に存在する粒界数、すなわち、電極間の間隔あるいは素体の厚みを制御することによって、スイッチング電圧を制御することができる。

[0018] この発明において、チタン酸ストロンチウム系半導体セラミックが、上記一般式を満足し、力つ、 0. 001≤x+y≤0. 02 (ただし、 0≤x≤0. 02、および 0≤y≤0. 02) の条件、ならびに 0. 87≤v/w≤l. 030の条件を満足しな力 Sら、 0. 005≤x+y≤ 0. 01といったより限定的な条件を満足する場合、また、 0. 950≤v/w≤l. 010といったより限定的な条件を満足する場合、あるいは、 1対の電極の間に存在する粒界数の平均値が 0. 5以上かつ 44. 5以下の範囲にある場合、抵抗変化率をより高くすることができ、たとえば 10000%以上の抵抗変化率を実現することができる。

[0019] 電極が、素体と同時焼成により形成されたものである場合には、電極と素体との界面が強固なものとなり、電極と素体との界面に高い耐電圧特性を与えることができ、スイッチング電圧を問題なく高くすることができる。

[0020] 電極が、 Pd、 Pt、 Ag— Pd、 Au、 Ruおよび Irから選ばれる 1種の金属を含む場合、電極と素体との間にショットキー接合を形成することができる。

図面の簡単な説明

[0021] [図 1]この発明の一実施形態による抵抗記憶素子 1を示す断面図である。

[図 2]この発明に係る抵抗記憶素子の典型的な電流—電圧特性を示す図である。

[図 3]この発明に係る抵抗記憶素子において、高抵抗状態および低抵抗状態へそれぞれスイッチングした後に、抵抗スイッチングが発現しな、電圧範囲で測定された電流—電圧特性を示す図である。

符号の説明

[0022] 1 抵抗記憶素子

2 素体

3, 4 対向電極

5, 6 端子電極

発明を実施するための最良の形態

[0023] 図 1は、この発明の一実施形態による抵抗記憶素子 1を示す断面図である。

[0024] 抵抗記憶素子 1は、チタン酸ストロンチウム系半導体セラミック力なる素体 2を備えている。素体 2は、好ましくは、一般式：（Sr A ) (Ti B ) Oで表されるチタン酸

3

ストロンチウム系半導体セラミック力もなるものである。上記一般式において、 Aは、 Y および希土類元素力選ばれる少なくとも 1種の元素であり、好ましくは、 Y、 La、 Ce 、 Pr、 Nd、 Sm、 Eu、 Gd、 Tb、 Dyおよび Hoから選ばれる少なくとも 1種である。また、 Bは、 Nbおよび Taの少なくとも一方である。また、上記一般式において、 0. 001≤ x+y≤0. 02 (ただし、 0≤x≤0. 02、および 0≤y≤0. 02)の条件、ならびに 0. 87 ≤v/w≤l. 030の条件を満足するように組成比が選ばれる。

[0025] 抵抗記憶素子 1は、また、素体 2の少なくとも一部を介して対向する少なくとも 1対の対向電極 3および 4を備えている。この実施形態では、素体 2は積層構造を有していて、対向電極 3および 4は、素体 2の内部に位置されながら、素体 2の少なくとも一部を挟むように対向しており、素体 2を得るための焼成と同時に焼成されて形成される。このような同時焼成を比較的高温で実施することによって、対向電極 3および 4と素体 2との界面を強固な状態とすることができ、抵抗記憶素子 1の耐電圧特性を高めることができる。

[0026] 対向電極 3および 4は、 Pd、 Pt、 Ag— Pd、 Au、 Ruおよび Irから選ばれる 1種の金属を含むことが好ましい。対向電極 3および 4において、上述のような金属を用いることにより、素体 2との間にショットキー接合を形成することができる。

[0027] 抵抗記憶素子 1は、さらに、端子電極 5および 6を備えている。端子電極 5および 6 は、素体 2の各端部上に形成され、それぞれ、対向電極 3および 4と電気的に接続される。端子電極 5および 6は、たとえば銀を含む導電性ペーストの焼き付けによって形成される。

[0028] このような抵抗記憶素子 1において、端子電極 5および 6を介して対向電極 3および 4間に第 1方向のスイッチング電圧を印加したとき、素体 2の、対向電極 3および 4に挟まれた部分が低抵抗ィ匕し、その後、この第 1方向のスイッチング電圧を除去しても、素体 2の低抵抗状態が保持され、他方、対向電極 3および 4間に第 1方向とは逆の第 2方向のスイッチング電圧を印加したとき、素体 2の、対向電極 3および 4に挟まれた部分が高抵抗ィ匕し、その後、この第 2方向のスイッチング電圧を除去しても、素体 2の高抵抗状態が保持される。この発明に係る抵抗記憶素子 1では、上述したスィッチング電圧がたとえば 10V以上と高くなり、そのため、比較的高い駆動電圧環境下にあつても、安定して正常に動作させることができ、また、たとえば 5000%以上といった高 V、抵抗変化率を実現することができる。 [0029] 素体 2を構成する前述したチタン酸ストロンチウム系半導体セラミック力前述の一般式において、 0. 005≤x+y≤0. 01といったより限定的な条件を満足したり、 0. 9 50≤v/w≤l . 010といったより限定的な条件を満足したりしていると、たとえば 100 00%以上と、うように、より高、抵抗変化率を実現することができる。

[0030] 素体 2を構成するチタン酸ストロンチウム系半導体セラミックは、対向電極 3および 4 に挟まれた部分に存在する粒界数によって前述したスイッチング電圧が変わる特性を有している。したがって、対向電極 3および 4に挟まれた部分に存在する粒界数、すなわち対向電極 3および 4間の間隔を制御することにより、スイッチング電圧を制御することができる。また、対向電極 3および 4に挟まれた部分に存在する粒界数の平均値が 0. 5以上かつ 44. 5以下の範囲に選ばれると、たとえば 10000%以上といつた高、抵抗変化率を実現することができる。

[0031] 以上のような抵抗記憶素子 1が有する特性が発現されるメカニズムについては完全に解明されていない。一般に、半導体と金属との界面では抵抗スイッチング効果が発現し、その抵抗変化自体は半導体側に起因するものと考えられている。この発明では、チタン酸ストロンチウム系半導体セラミック力なる多結晶体を用いることにより、チタン酸ストロンチウム系セラミック自体は半導体化されて、るため、その抵抗は低ヽ力粒界が高抵抗となっており、スイッチング現象が引き起こされる電極 3および 4にかかる電圧は電極界面、粒界面に分散し、各界面にかかる実効電圧が低下することにより、非特許文献 1に記載されるものと比較して高、スイッチング電圧を実現できているものと考えられる。

[0032] チタン酸ストロンチウム系半導体セラミック力もなる多結晶体において、粒界が高抵抗ィ匕している理由としては、単に、粒界で伝導電子が散乱され移動度が低下するために高抵抗となっているだけでなぐ浅い粒界準位が自然に生成し、それらが電子のトラップとなり、低、粒界障壁が形成されて、るものと推測される。

[0033] すなわち、上述のように、単に、粒界での伝導電子の散乱が原因で抵抗が高くなつていると仮定すれば、非特許文献 1に記載の抵抗記憶素子に直列に抵抗体を接続したような形となり、その抵抗変化率は、

抵抗変化率 = { (直列抵抗成分 +高抵抗状態での素子の抵抗）（直列抵抗成分 + 低抵抗状態での素子の抵抗) }Z (直列抵抗成分 +低抵抗状態での素子の抵抗）の式で表される。

[0034] 本素子にお、ても、電極界面の抵抗のみ変化し、抵抗スイッチングが発現して!/、るとすると、上記式においては、素子の抵抗が粒界の抵抗に相当し、直列抵抗成分がセラミック自体に相当することになるが、セラミック自体の抵抗が高いため、抵抗変化率も低下してしまうはずである。たとえば、直列抵抗成分が 1Μ Ωであり、これが変化しないとすると、素子の抵抗が低抵抗状態で 1 Ω、高抵抗状態で 1Μ Ωというように 6 桁抵抗変化したとしても、直列抵抗成分があるため、低抵抗状態では 1M Ω + 1 Ω、高抵抗状態では 1Μ Ω + 1Μ Ωというように、ほぼ 2倍し力抵抗変化しない。このことから、この発明に係る抵抗記憶素子 1では、単に粒界で伝導電子が散乱され移動度が低下するために高抵抗となって、るだけではな、ことが説明できる。

[0035] このように、この発明に係る抵抗記憶素子 1によれば、比較的高!ヽ電圧で抵抗スィツチングが可能であり、非特許文献 1に記載のものと比較して、同等以上の高い抵抗変化率を実現できるのは、粒界に形成されている低い粒界障壁などが大きく影響しているものと考えられる。つまり、スイッチング電圧の印加により、粒界の障壁の高さなども変化し、このことが高い抵抗変化率をもたらしている可能性があると推測される。なぜなら、前述したように、単に粒界抵抗が高くなり、電極 3および 4との界面にかかる電圧が低下することにより、抵抗スイッチング現象が生じていると考えると、抵抗変化率が高、ことまで説明することができな、ためである。

[0036] この発明に係る抵抗記憶素子 1では、前述したように、比較的高!ヽスイッチング電圧が必要とされる。そのため、スイッチング時には、電極 3および 4との界面およびセラミック自体に高、電圧が印加され、電極 3および 4との界面およびセラミック自体に高い耐電圧特性が必要とされる。セラミック自体の耐電圧特性については、対をなす対向電極 3および 4に挟まれた部分に存在する粒界数をある程度多くすることによつて高、耐電圧特性を得ることができ、電極 3および 4との界面の耐電圧特性にっ、ては、前述したように、対向電極 3および 4を比較的高い温度で素体 2と同時焼成することにより強固な界面状態が得られ、耐電圧特性を高めることができる。

[0037] 次に、この発明に係る抵抗記憶素子 1の抵抗スイッチング特性について、より具体的に説明する。

[0038] 図 2は、この発明に係る抵抗記憶素子 1の典型的な電流電圧特性 (I V特性)を示している。なお、図 2に示した I—V特性が有する抵抗記憶素子 1は、素体を構成するチタン酸ストロンチウム系半導体セラミックが Sr La TiOの糸且成を有するも

0. 992 0. 008 3

のであって、後述する実験例において、この発明の好ましい範囲内の試料とされた試料 8と同等のものである。図 2に示した I—V特性を求めるため、パルス幅 0. lsecの電圧パルスを IV刻みで印加し、流れる電流を測定した。

[0039] 図 2を参照して、まず、 0Vから 100Vまで電圧を印加していくと [1]、約 60Vのところで、電流が 100mA (電流リミット）に達する [2]。その後、 100Vから 0Vへ電圧を下げていくと、約 20Vで電流が 100mAより小さくなり [3]、行き帰りで同じ I—V特性を示さず [4]、高抵抗状態から低抵抗状態へ変化する。

[0040] 次に、 0Vから一 100Vへ電圧を印加していくと [5]、約一 30Vで一度電流リミットに達し、約—40Vから電流が低下し始め [6]、一 100Vまで徐々に電流が低下していく (言い換えると、抵抗が上昇していく） [7]。その後、 100Vから 0Vへ電圧を印加していくと、前述した場合と同様、行き帰りで同じ I—V特性を示さず [8]、高抵抗状態のまま電流が低下していく。

[0041] 以上のように、 +方向の電圧では、高抵抗状態力ゝら低抵抗状態へ抵抗がスィッチングし、他方、—方向の電圧では、低抵抗状態から高抵抗状態へ抵抗がスィッチングして、何度測定しても、同様の抵抗スイッチング現象が発現する。

[0042] 上述のように、高抵抗状態および低抵抗状態の各々にスイッチングした後、 20V 〜20Vの範囲の抵抗スイッチングが生じない電圧範囲で測定した I—V特性が図 3に示されている。図 3から明らかなように、抵抗スイッチング後においても、低抵抗状態および高抵抗状態がそれぞれ保持されており、このことから、抵抗のスイッチングだけでなぐその抵抗状態を保持できるメモリー効果も有していることがわかる。なお、図 3 に示した I—V特性は、高抵抗状態および低抵抗状態の各々〖こスイッチングした後、 24時間経過後にお、ても同様であることが確認されて、る。

[0043] 前述の図 2に示されるように、この発明に係る抵抗記憶素子 1では、数十 Vといったスイッチング電圧を有している。非特許文献 1では、 5V以下のスイッチング電圧が記載されているため、数十 Vといったスイッチング電圧は、非特許文献 1に記載の抵抗記憶素子のスイッチング電圧より高、。

[0044] 次に、図 2に示した I—V特性を有する、この発明に係る抵抗記憶素子 1に対して、 5 OVの電圧を、 lmsec、 10msec, 100msecというようにパルス幅を変えながら印加し、抵抗変化のパルス幅依存性を調査したところ、パルス幅が lmsecのパルス電圧やパルス幅が 10msecのパルス電圧を印加しても、抵抗は変化せず、ノルス幅が 100 msecのパルス電圧を印加して初めて抵抗が変化することが確認されて、る。他方、非特許文献 1に記載の抵抗記憶素子では、 5Vの電圧を印加するとき、パルス幅が 1 msecで高抵抗化し（電流値が低下し）、さらに長い 10msecのパルス幅をもって、 5V の電圧を印加すると、さらに高抵抗ィ匕することが確認されている。

[0045] このようなことから、この発明に係る抵抗記憶素子 1では、抵抗スイッチング現象を生じさせるためには、一定値以上の電圧を加える必要があり、さらに、非特許文献 1 に記載の抵抗記憶素子に比べて、より長、パルス幅を持つ電圧を印加する必要があることがゎカゝる。

[0046] 図 1に示した抵抗記憶素子 1では、対をなす対向電極 3および 4が、素体 2の厚み方向での中央部に配置されたが、厚み方向での一方端側に偏った位置に配置されてもよく、極端な場合には、対向電極 3および 4のいずれか一方については、素体 2 の外表面上に形成されてもよい。また、 1対の対向電極 3および 4力ともに、素体 2の外表面上で所定の間隔を隔てて並ぶように配置され、互、の端縁で対向するようにされてもよい。さらに、 1対の対向電極 3および 4力互いの端縁で対向するように、素体 2の内部における同一面上に並んで配置されてもょ、。

[0047] なお、上述のように、対向電極 3および 4を素体 2の内部に配置し、対をなす対向電極 3および 4に挟まれる部分が素体 2のごく一部とされるのは、対向電極 3および 4間の間隔を小さくしながらも、素体 2において所定以上の機械的強度を確保するためである。したがって、機械的強度の問題を考慮する必要がないならば、薄板状の素体の各主面上に対向電極をそれぞれ形成するようにしてもよい。

[0048] また、対をなす対向電極 3および 4は、スイッチング電圧を印加するために用いられるばかりでなぐ電流測定用（抵抗測定用）としても用いられるが、対向電極 3および 4 を専ら電圧印加用として用い、別に電流測定用の電極を設けてもよい。この場合、典型的には、互いに対向する状態で第 1、第 2および第 3の電極がこの順序で形成され、たとえば、第 1の電極を共通にしながら、第 1および第 2の電極を用いて電流測定を行ない、第 1および第 3の電極を用いて電圧を印加すること、あるいは、第 1および第 2の電極を用いて電圧を印加し、第 1および第 3の電極を用いて電流を測定することが考えられる。

[0049] 次に、この発明による効果を確認するため、あるいは、この発明の好ましい範囲を求めるために実施した実験例につ!、て説明する。

[0050] (実験例 1)

素体を構成するチタン酸ストロンチウム系半導体セラミックの出発原料として、炭酸ストロンチウム（SrCO )、酸ィ匕チタン (TiO )、ならびに、ドナーとしての酸ィ匕ランタン（

3 2

La O )、酸化ネオジム（Nd O )、酸化サマリウム（Sm O )、酸化ガドリニウム（Gd

2 3 2 3 2 3 2

O )、酸ィ匕デイスプロシゥム（Dy O )、酸ィ匕ホルミウム (Ho O )、酸化イットリウム (Y

3 2 3 2 3 2

O )、ならびに酸ィ匕ニオブ (Nb O )および酸ィ匕タンタル (Ta O )の各粉末を用いた

3 2 5 2 5

[0051] 焼成後において表 1〜表 5に示すような組成になるように、上記出発原料を秤量し、これらを分散剤とともに純水に加え、直径 2mmの PSZボールを用いて 24時間湿式混合粉砕を行なった。混合粉砕後、得られたスラリーを乾燥し、大気中において 120 0°Cの温度で 4時間仮焼を行なった。得られた仮焼粉末を分散剤とともに純水に加え、直径 5mmの PSZボールを用いて 24時間粉砕し、その後、アクリル系バインダ、可塑剤および消泡剤等を加え、再度、 12時間混合し、グリーンシート成形用スラリーを得た。

[0052] 次に、得られたスラリーにドクターブレード法を適用してシート状に成形し、グリーンシートを得た。このグリーンシートの厚みは約 40 mになるように調整した。次に、ダリーンシートを短冊状にカットし、対向電極を形成するため、 Pdを含む導電性ペーストをスクリーン印刷した。その後、対向電極となるべき導電性ペースト膜が形成されたグリーンシートを含む複数のグリーンシートを積層し、圧着し、カットすることにより、 2. 0 mm X I. 2mm X I. 2mmの寸法を有するグリーンチップを得た。各グリーンチップにお、て、対向電極の対向面積は約 lmm²になるように調整した。

[0053] 次に、上記グリーンチップを、大気中において 550°Cの温度で脱脂処理し、その後、大気中において、 1400°Cの温度で 2時間焼成し、その後、水素を 3%含有する窒素雰囲気下において、 600〜1200°Cの範囲の適当な温度で 4時間還元処理を行なつた o

[0054] 上記のようにして得られた焼成後の素体に、端子電極を形成するため、 Agを含む導電性ペーストを塗布し、大気中において、 750°Cの温度で焼き付け処理を行ない、評価用試料とした。

[0055] このようにして得られた各試料について、より正確な評価を行なえるようにするため、 100〜200V、パルス幅 100msecのパルス電圧を正方向および逆方向の各々に 10 〜50回印加して、エレクト口フォーミング処理を行なった上で、 I— V特性を評価した。

[0056] この I—V特'性の評価には、「ADVANTEST R6246 パルスソースメーター」を用い、電圧を、 OV→所定電圧 (プラス側)→OV→所定電圧 (マイナス側)→OVとスィープさせた。また、このとき、電圧は電圧パルスで印加し、パルス幅 0. lsecで測定を行なった。このようにして求められた I—V特性の一例が前述した図 2に示したものである。なお、図 2は、試料 8の I V特性を示している。

[0057] 上記のようにして求められた I V特性に基づき、低抵抗状態から高抵抗状態になるときのスイッチング電圧の絶対値（図 2の [6]に対応）と最大抵抗変化率とを求めた。最大抵抗変化率については、低抵抗状態力も高抵抗状態になる極性（図 2ではマィナス）における 10Vより高い電圧で、低抵抗状態と高抵抗状態との差が最も大きくなる電圧で抵抗変化率を算出したもので、高抵抗状態にあるときの抵抗とし、低

H

抵抗状態にあるときの抵抗を P として、抵抗変化率 [%] = - ) / _β X IOO

L H L L

の式から求めたものである。たとえば、図 2に示した試料 8について言えば、—10V以下 (絶対値 10V以上)で抵抗変化率が最も大きくなる電圧での値を求めた。このようにして最大抵抗変化率を求めたのは、抵抗記憶素子の抵抗は電圧依存性があるためである。

[0058] 表 1〜表 5には、上述のようにして求められたスイッチング電圧および最大抵抗変化率が示されている。〕〔0600

〕〔0590

/ O8t-0080sAV l:/v>d ε_ 686sso/-oozfcl·

soo

/ O00800ΖAVv: 686sso-ooifcl>d

〕〔〔0寸290

00ε9s

[0064] 素体を構成するチタン酸ストロンチウム系半導体セラミックの糸且成に関して、この発明の好ましヽ範囲内にあるの ίま、 0. 001≤x+y≤0. 02、 0≤x≤0. 02、および 0 ≤y≤0. 02の各条件を満足する試料 2〜11、 14〜20、 23〜29、 32〜38、 41〜4 7、 50〜56、 59〜65、 68〜77および 80〜86である。これらの試料によれば、 5000 %以上の抵抗変化率を実現することができた。

[0065] これに対して、 Srサイトにドナーとして添カ卩した La、 Nd、 Sm、 Gd、 Ho、 Dyまたは Y の置換量 xと Tiサイトにドナーとして添カ卩した Nbまたは Taの置換量 yとの和 x+yが 0 . 001未満である試料 1、 13、 22、 31、 40、 49、 58、 67および 79では、ドナーカ坏足してチタン酸ストロンチウム系セラミックが半導体ィ匕せずに、対向電極との界面に十分なショットキー障壁ができないため、抵抗変化率が 5000%より低力つた。

[0066] 他方、 La、 Nd、 Sm、 Gd、 Ho、 Dyまたは Yの置換量 xが 0. 02を超え、 Nbまたは T aの置換量 yが 0. 02を超え、あるいはこれら置換量 xと yとの和 x+y力 . 02を超える試料 12、 21、 30、 39、 48、 57、 66、 78および 87では、スイッチング電圧力 10 V以上であるものの、ドナーが過剰となり、セラミックの抵抗が低下しすぎることにより、ショットキー障壁高さが低くなり、一部、 I—V特性にヒステリシスが確認できるものも存在したが、抵抗変化率が 5000%より低力つた。

[0067] なお、この発明の好まし!/ヽ範囲内【こある試料 2〜11、 14〜20、 23〜29、 32〜38 、 41〜47、 50〜56、 59〜65、 68〜77および 80〜86のうち、 0. 005≤x+y≤0. 01の条件を満足する試料 5〜10、 16〜20、 25〜28、 34〜38、 43〜46、 52〜55 、 61〜64、 71〜76および 82〜85と、それ以外の試料 2〜4、 11、 14, 15、 20、 23 、 24、 29、 32、 33、 38、 41、 42、 47、 50、 51、 56、 59、 60、 65、 68〜70, 77、 80 、 81および 86とを比較すると、前者の試料によれば、 10000%以上といった、より高い抵抗変化率を実現している。このことから、ドナー置換量をより適正に制御することにより、最適なショットキー障壁および粒界構造を形成できることがわかる。

[0068] また、試料 1〜12と試料 13〜66との比較から、チタン酸ストロンチウム系半導体セラミックに固溶される Laを Yまたは他の希土類元素に変えたとしても、そのイオン半径には関係なぐこの発明の範囲内で添加すれば、大きな効果が得られることがわかる

[0069] (実験例 2)

実験例 2では、素体を構成するチタン酸ストロンチウム系半導体セラミックの組成として、実験例 1における試料 8と同じ組成となるように出発原料を調合し、実験例 1の場合と同様の工程を採用しながらも、グリーンシートの厚みおよび焼成温度を種々に変えて、表 6に示すような評価用試料を作製した。表 6には、グリーンシートの厚みによって調整される対向電極間の厚みおよび焼成温度が示されている。なお、焼成温度およびグリーンシートの厚み (対向電極間の厚み）によって最適な還元条件が異なるため、焼成後の還元処理温度については、各試料ごとに 600〜1200°Cの範囲で最適な温度を選択した。

[0070] 実験例 2では、実験例 1の場合と同様、最大抵抗変化率およびスイッチング電圧を求めるとともに、素体を構成するチタン酸ストロンチウム系半導体セラミックの平均粒径および対向電極間に存在する平均粒界数を求めた。これらの結果が表 6に示されている。

[0071] なお、対向電極間の厚み、平均粒径および平均粒界数につ!、ては、焼成後の素体の破断面を電界放射型走査型電子顕微鏡 (FE-SEM)を用いて観察することによって求めた。ここで、破断面から約 10個程度の粒子の粒径を調べて、その平均値としての平均粒径と、対向電極間の厚みとから、（対向電極間の厚み Z平均粒径） 1の式により、間接的に粒界数を求めた。

[0072] [表 6]

[0073] 表 6から、スイッチング電圧は、対向電極間の厚みに大きく依存し、この厚みが薄くなるほど、スイッチング電圧が低下する傾向があることがわかる。

[0074] また、平均粒界数に注目すると、これが 0. 5未満の試料 212および 220では、抵抗変化率が 10000%を下回っていた。これは、この発明において得られる高い抵抗変化率は、電極界面のショットキー障壁だけによるものではなぐ粒界も寄与していることを示しており、高い抵抗変化率を実現するためには、ある程度の粒界数が必要であることを示している。

[0075] 他方、平均粒界数が 44. 5よりも多い試料 204および 205においても、抵抗変化率力 S 10000%を下回っていた。この原因は、明らかではないが、粒界数が多くなると、粒界抵抗成分が大きくなりすぎ、相対的に抵抗変化率が低下している可能性が考えられる。

[0076] これらに対して、平均粒界数が 0. 5以上かつ 44. 5以下の試料 201〜203、 206

〜211、 213〜219および 221〜225では、対向電極間の厚みに関係なく、 10000

%以上の抵抗変化率を実現して!/、る。

[0077] 以上のことから、対向電極間の厚みおよび平均粒界数を制御することにより、スイツチング電圧を制御することができ、また、高い抵抗変化率を実現できることがわかる。

[0078] (実験例 3)

実験例 3では、素体を構成するチタン酸ストロンチウム系半導体セラミックの組成に関して、

(1) (Sr A ) Ti Oにおいて、表 7〜表 13にそれぞれ示すように、 Srに対するドナーである「A」としての La、 Nd、 Sm、 Gd、 Dy、 Hoおよび Yの各置換量 xならびにいわゆる Srサイトと Tiサイトとの比率 vZwを種々に変えたもの、

(2) Sr (Ti B ) Oにおいて、表 14および表 15にそれぞれ示すように、 Tiに対

1— 3

するドナーである「B」としての Nbおよび Taの各置換量 yならびに Srサイトと Tiサイトとの比率 vZwを種々に変えたもの、ならびに、

(3) (Sr A ) (Ti Nb ) Oにおいて、表 16〜表 20に示すように、 Srに対する

1— 1— 3

ドナーである「A」としての La、 Sm、 Gd、 Dyおよび Yの各置換量 xと Nb置換量 yとの和 x+yならびに Srサイトと Tiサイトとの比率 vZwを種々に変えたものをそれぞれ用意し、これらチタン酸ストロンチウム系半導体セラミックをもって素体を構成した。なお、上記（1)の組成では、 y=0であるので、 Xの値は x+yの値と同等である。上記（2)の組成では、 x=0であるので、 yの値は x+yの値と同等である。

[0079] その他の点については、実験例 1の場合と同様の工程を経て、評価用試料を作製し、実験例 1の場合と同様の方法により、最大抵抗変化率を求めた。表 7〜表 20には、最大抵抗変化率 (単位は％)が示されている。なお、表 7〜表 20において、最大抵抗変化率の数値が記入されてヽな、欄にっ、ては、抵抗スイッチング現象が生じな力つたこと、ある、は抵抗変化率が低すぎたことを示して！/、る。

[0080] [表 7]

[8挲] [1800]SS0/.00Zdf/X3d ΖΖ 18^.00/800Ζ OAV 9]

686SS0/.00Zdf/X3d PZ 18^00/800^ OAV

[urn [湖 o] SS0/.00Zdf/X3d 93 18^.00/800Ζ OAV 12]

[98oo]

686SS0/A00Zdf/I3d LZ T8fZ.00/800∑: OAV

8oo]

686SS0/.00Zdf/X3d 83 18^.00/800Ζ OAV 15]

[9i [6800] SS0/.00Zdf/X3d OS 18^00/800^ OAV

SS0/.00Zdf/X3d 1-8 Ϊ817.00/800Ζ OAV 18]

[6ΐ¾ [2600]SS0/.00Zdf/X3d SS 18^.00/800Ζ OAV

K600]

686SS0/.00Zdf/X3d P£ 18^00/800^ OAV [0094] 表 7〜表 20力らゎ力るように、 v/w力0. 87〜： L 030の範囲にあり、 0. 001≤x+ y≤0. 02、 0≤x≤0. 02、および 0≤y≤0. 02の各条件を満足するとき、 5000%以上の抵抗変化率を示した。

[0095] さらに、 v/w力 0. 950〜1. 010の範囲にあり、 x+y力0. 005〜0. 01の範囲においては、抵抗変化率が 10000%以上となり、より優れた特性が得られた。

[0096] これらに対して、 vZwが 1. 030より大きい場合、過剰な Srが粒成長を抑制し、高抵抗ィ匕しすぎるため、抵抗スイッチング現象が発現せず、他方、 vZwが 0. 87より小さい場合には、粒成長については、 vZwが 1. 000の場合とほぼ同じであり、若干粒成長するが、低抵抗である TiOが粒界や電極界面に偏祈して低抵抗ィ匕するため、抵

2

抗変化率が低くなつた。

[0097] また、 x+yが 0. 001未満の場合には、半導体化せず、電極界面や粒界で障壁が形成されないか、あるいは、粒内の抵抗が高すぎるために、抵抗変化が小さすぎるか、あるいはスイッチングせず、他方、 x+yが 0. 02より多い場合には、低抵抗化しすぎて、電極界面のショットキー障壁が良好に形成されず、抵抗変化率が低くなつた。

[0098] 以上、実験例 1〜3では、 Srに対するドナーとして La、 Nd、 Sm、 Gd、 Dy、 Hoおよび Yを用いたが、これらに代えて、 Ce、 Pr、 Eu、 Tb、 Er、 Tm、 Ybまたは Luが用いられても、同様の作用効果が奏される。

Claims

請求の範囲

[1] 素体と、前記素体の少なくとも一部を介して対向する少なくとも 1対の電極とを備え、前記 1対の電極間に第 1方向のスイッチング電圧を印加したとき、前記素体の、前記 1対の電極間に位置する部分が低抵抗ィ匕し、その後、前記第 1方向のスイッチング電圧を除去しても、前記素体の低抵抗状態が保持され、他方、前記 1対の電極間に前記第 1方向とは逆の第 2方向のスイッチング電圧を印加したとき、前記素体の、前記 1対の電極間に位置する部分が高抵抗ィ匕し、その後、前記第 2方向のスイッチング電圧を除去しても、前記素体の高抵抗状態が保持される、抵抗記憶素子であって、前記素体は、チタン酸ストロンチウム系半導体セラミック力なる、

抵抗記憶素子。

[2] 前記チタン酸ストロンチウム系半導体セラミックは、一般式：（Sr A ) (Ti B )

O (ただし、 Aは、 Yおよび希土類元素力選ばれる少なくとも 1種の元素であり、 Βは

3

、 Nbおよび Taの少なくとも一方である。）で表され、力つ、 0. 001≤x+y≤0. 02 ( ただし、 0≤x≤0. 02、および 0≤y≤0. 02)の条件、ならびに 0. 87≤vZw≤l. 0

30の条件を満足する、請求項 1に記載の抵抗記憶素子。

[3] 前記チタン酸ストロンチウム系半導体セラミックは、 0. 005≤x+y≤0. 01の条件を満足する、請求項 2に記載の抵抗記憶素子。

[4] 前記チタン酸ストロンチウム系半導体セラミックは、 0. 950≤v/w≤l. 010の条件を満足する、請求項 2に記載の抵抗記憶素子。

[5] 前記素体の、前記 1対の電極の間に存在する粒界数の平均値が 0. 5以上かつ 44

. 5以下の範囲にある、請求項 1に記載の抵抗記憶素子。

[6] 前記電極は、前記素体と同時焼成により形成されたものである、請求項 1に記載の抵抗記憶素子。

[7] 前記電極は、 Pd、 Pt、 Ag— Pd、 Au、 Ruおよび Irから選ばれる 1種の金属を含む、請求項 1に記載の抵抗記憶素子。