JP2005311356A - 不揮発性抵抗切替メモリのための堆積方法 - Google Patents

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Abstract

【課題】不揮発性抵抗切替メモリのための堆積プロセスを提供すること。
【解決手段】本発明は、永続性がある導電状態の間で切り替え可能なスイッチング材料を堆積するプロセスに関する。本発明は、さらに、デジタル情報を格納するためのスイッチング材料を備える超小型電子デバイスすなわち不揮発性抵抗切替メモリに関する。本プロセスは、４００℃より低い温度で、標準ＣＭＯＳ堆積技術によってスイッチング材料を堆積するステップを含む。
【選択図】図１

Description

本発明は、状態が永続性である導電状態の間で切り替え可能なスイッチング材料（switchingmaterial）を堆積するプロセスに関する。さらに、本発明は、デジタル情報を格納するためのスイッチング材料を備える超小型電子デバイスすなわち不揮発性抵抗切替（resistanceswitching）メモリに関する。
特に複合金属酸化物に基づいた不揮発性抵抗切替メモリは、一般に、通常約８００℃の高温で堆積されるか、または高温の堆積後アニールを必要とするかどちらかである。このことで、標準的な相補型金属酸化物半導体（ＣＭＯＳ）技術を使用して後工程（ＢＥＯＬ）のプロセスで、この種のメモリを集積化することはできなくなる。ずっと後のＢＥＯＬでの集積化では、許容される温度は、さらにいっそう厳しくなる。
リュー他（Lie et al.）、「磁気抵抗膜における電気パルス誘起可逆抵抗変化効果（Electrical-Pulse-inducedreversible resistance change effect in magnetoresistive films）」、アプライド・フィジックス・レター（AppliedPhysics Letters）、２０００年、７６巻、２７４９頁、および国際公開ＷＯ００／１５８８２号は、パルス・レーザ堆積によって高温で、基板上にエピタキシャル堆積（単結晶）されたペロブスカイト層（perovskitelayer）に関連している。この堆積技術は、標準的なＣＭＯＳ技術に使用することができない。
米国公開特許公報２００３０１４８５４５Ａ１号は、スピン塗布（spin-coating）堆積技術を使用する多結晶ペロブスカイト金属酸化物に基づいた可変抵抗器デバイスの製法を示している。製造技術に関して、シリコン基板を使用することができる。しかし、それぞれのデバイスで第１の抵抗状態と第２の抵抗状態の間の切り替えを得るために、４００℃から７００℃でのスピン塗布層のアニール処理ステップが必要である。
国際出願公開番号ＷＯ００／１５８８２号 米国公開特許公報２００３０１４８５４５Ａ１号 国際出願公開番号ＷＯ００／４９６５９号 リュー他（Lie et al.）、「磁気抵抗膜における電気パルス誘起可逆抵抗変化効果（Electrical-Pulse-inducedreversible resistance change effect in magnetoresistive films）」、アプライド・フィジックス・レター（AppliedPhysics Letters）、２０００年、７６巻、２７４９頁
上記のことから、標準的なＣＭＯＳ技術を用いて後工程（ＢＥＯＬ）での集積化が可能になるように、複合金属酸化物に基づいた抵抗切替メモリを製造するプロセスが、当技術分野では依然として必要とされていることが分かる。
本発明に従って、それぞれの状態が永続性である少なくとも第１の導電状態と第２の導電状態の間で切り替え可能なスイッチング材料を堆積するプロセスが提供され、本プロセスは、４００℃より低い温度で標準的な相補型金属酸化物半導体（ＣＭＯＳ）堆積技術によってスイッチング材料を堆積するステップを備える。言い換えれば、スイッチング材料は、本質的にアモルファスまたは多結晶である層を形成するようなやり方で堆積される。すなわち、スイッチング材料は、使用された堆積温度に起因してアモルファス構造または多結晶構造を有する。
本プロセスは、２つ電極の間に不揮発性抵抗切替メモリ素子を備える超小型電子デバイスを製造するために使用することができる。スイッチング材料は、本明細書でスイッチング部材（switching member）層またはスイッチング層とも呼ぶ不揮発性抵抗切替メモリ素子の機能を実現する。スイッチング層は、物理的気相堆積法（ＰＶＤ）によって４００℃より低い温度で基板上に形成することができる。このことには、後でアニール・プロセスが必要でないという利点がある。スイッチング部材層は、本質的にアモルファスまたは多結晶であることができる。それの抵抗は、少なくとも第１の抵抗状態と第２の抵抗状態の間で可逆的に切り替えることができ、これらの少なくとも２つの状態のそれぞれは永続性である。第１と第２の抵抗状態の間の抵抗の切り替えは、電圧パルスまたは電流パルスで制御することができる。
本発明の第２の態様に従って、開示されたプロセスに従って堆積されたスイッチング材料を備えた、デジタル情報を格納する（store）超小型電子デバイスが提供される。
開示されたプロセスによって、すべてのプロセス・ステップを４００℃より低い温度で行うことができるようになる。これによって、標準ＣＭＯＳ技術を使用して、複合金属酸化物に基づいた不揮発性抵抗切替メモリの好ましい（ずっと後の）後工程での集積化が可能になる。
堆積ステップの後でアニール処理ステップが使用されない場合、全処理時間を減らすことができ、さらに、堆積されたスイッチング材料を有する超小型電子デバイスの製造時間を短くすることができる。さらに、製造コストを下げることができる。
スイッチング材料は、好ましい実施例では、少なくとも第１の導電性状態と第２の導電性状態の間で可逆的に切り替え可能である。
物理的気相堆積法（ＰＶＤ）をスイッチング材料の堆積技術として使用することができるが、有機金属化学的気相堆積法（ＭＯＣＶＤ）を使用することもできる。分子線エピタキシー（ＭＢＥ）を適用することも可能である。
ＰＶＤでは、重いが不活性であるガスの原子、一般にアルゴンの原子が、ターゲットに向かって電気的に加速される。これらの原子は、ターゲット材料を一原子ずつ剥離すなわち「スパッタ」する。スパッタされた原子は、ウェハ表面に付着し、そこで固体層を形成する。有機金属化学的気相堆積法（ＭＯＣＶＤ）では、金属成分（chemistry）または絶縁体成分あるいはその両方を含むガスがウェハ上に吹きかけられる。このガスはウェハ表面に反応して、固体材料の薄い膜を形成する。熱および高周波（radiofrequency）電源のようなエネルギー源が、この反応を達成するために単独で、または組み合わせて使用される。
好ましい実施例では、高周波（ＲＦ）スパッタリングは、ウェハ処理能力が高くかつコスト効率の良い製造の信頼性の高い堆積プロセスであるので、ＰＶＤ技術として使用される。ＤＣスパッタリングを適用することもできる。
ペロブスカイト、複合金属酸化物、または複合金属酸化物抵抗スイッチング材料と呼ばれる遷移金属酸化物をスイッチング材料として使用することができ、この遷移金属は、例えば、クロム（Ｃｒ）がドープされたＳｒＴｉＯ３またはＣｒがドープされたＳｒＺｒＯ３を含むことがある。Ｃｒの代替として、他の遷移金属元素として使用されるかもしれない。
スイッチング材料は、ほぼ室温と４００℃の間の温度を有する基板上に堆積することができる。スイッチング材料の堆積は、ほぼ１００℃未満で行うことができる。そして、このスイッチング材料は本質的にアモルファスであるが、一方で、ほぼ４００℃の堆積で、要求に応じて多結晶構造を有するスイッチング材料となる。
室温でスイッチング材料を堆積するのが有利である。これは、どのような加熱も必要としない。
本発明の好ましい実施例は、単に例として、以下の概略図に関連して、以下で詳細に説明する。
図面は、例示の目的だけのために提供する。
図１は、キャパシタ状構造を有する不揮発性抵抗切替メモリ・デバイス１０の模式的な断面図を示す。そのような超小型電子デバイスはメモリ・セルとして、または交点メモリとしてアレイ（array）内で、使用することができる。基板１８上に、第１の電極すなわちベース電極１２、不揮発性抵抗切替メモリ素子すなわちスイッチング部材１４、および第２の電極すなわち上部電極１６のスタック状配置が形成されている。基板１８と第１の電極１２の間に、絶縁バッファ層１１を含めることができる。一方の端子２０を前記上部電極１６に接続し、他方の端子２２を第１の電極１２に接続する。漏れ電流は、図面に示すように、前記の端子２０、２２の間の直流電圧源２４で生成されるバイアス電圧の関数として測定することができる。基本的な切り替え動作およびデバイス１０のさらに他の物理的特性を試験するために組み立てた実験装置で、スイッチング部材層の厚さはほぼ１５０ナノメートルであった。
スイッチング部材の抵抗は、少なくとも第１の抵抗状態と第２の抵抗状態の間で可逆的に切り替えることができる。それに関して、各状態は永続性（persistent）がある。第１の抵抗状態と第２の抵抗状態の間の抵抗の切り替えは、例えば、国際出願公開番号ＷＯ００／４９６５９号に記載されているように、電圧パルスまたは電流パルスで制御される。
基板１８、絶縁バッファ層１１、第１の電極１２、スイッチング部材１４、および第２の電極１６に、様々な材料を効果的に使用することができる。独立型の不揮発性抵抗切替メモリの用途では、基板１８は、シリコン・ウェハまたはシリコン・オン・インシュレータ（ＳＯＩ）ウェハから構成することができる。シリコン・ゲルマニウム、ガリウム砒素、非結晶材料例えばガラスまたは石英のウェハのような他の基板も考えられ得る。埋込み型の不揮発性抵抗切替メモリの用途では、標準的なＣＭＯＳ論理プロセスで後工程まで処理されたシリコン（または、ＳＯＩ）ウェハが、基板１８として使用され得る。
第１の電極層として堆積された化合物は、Ｐｔ、Ｔｉ、Ｗ、Ｔａ、Ｒｕ、Ｃｕ、半導体、金属酸化物、その他種々のもののような、いくつかの異なる種類の金属であり得る。物理的気相堆積法または化学的気相堆積法のような従来の堆積方法を使用して、第１の電極層を堆積することができる。第１の電極１２の他の可能性には、ずっと前から標準ＣＭＯＳ技術用に選択されてきた導体であるアルミニウム、または、オン・チップ・メタライゼーション用の現状の選択材料、ダマシン電解メッキ銅がある。また、他の金属を第１の電極層として使用することができる。平坦化または、ウェハ表面から余分な材料を除去するために、化学機械的研磨プロセスを含めることができる。このプロセス・ステップは、さらなる処理のために平坦な上面を与える。
スイッチング部材１４すなわちスイッチング部材層１４は、物理的気相堆積法（ＰＶＤ）で形成される。ＰＶＤは、一般にウェハ処理能力が高くかつコスト効率の良い製造信頼性の高い製造プロセスである。好ましいＰＶＤ製造ツールは、国際ＳＥＭＡＴＥＣＨ性能測定基準およびＣＭＯＳ半導体工場の工場基準を満たす。
ＰＶＤプロセスの直前に、ウェハ１８は好ましくは、その場で洗浄される。ウェハは、放射ヒータを用いて真空中でガス出しされる。さらに、一般に、清浄な表面および優れた付着を保証するために、プラズマ・スパッタ・ステップまたは反応性イオン・エッチング清浄プロセスが含まれる。例えば、プラズマ・スパッタ清浄プロセスでは、真空チャンバ中に６μｂａｒの圧力を維持しながら、８インチに対して１００Ｗの１３．５６ＭＨｚ高周波（ＲＦ）電力で、アルゴン（Ａｒ）プラズマ中での数分の逆スパッタ・エッチングが含まれ得る。前清浄エッチング均一性の全ばらつきは、好ましくは、３％（３σ）より下である。
例えば、スイッチング部材層１４を堆積するＰＶＤプロセスは、ウェハ温度がほぼ室温と４００℃の間にある条件で行うことができる。真空システムのベース圧力は、好ましくは、１０−５ｍｂａｒより下である。ＲＦパワーは、１００Ｗから２０００Ｗの間に制御することができる。さらに、ＲＦバイアスを加えて、堆積層のＳｉウェハに対する圧縮応力を０から３００ＭＰａの値に調整することができる。圧力範囲は、約１μｂａｒから５０μｂａｒの間に維持することができる。少なくともＡｒと酸素（Ｏ２）ガスの混合物がスパッタ・プロセスで使用される。適切なガス比Ａｒ：Ｏ２は、５：１から１：５の間の範囲にある。ＡｒとＯ２の流量は、一般に、１から１００ｓｃｃｍの間にある。ＰＶＤプロセスによるスイッチング部材厚さの目標は、約１０ｎｍと１μｍの間に選ぶことができる。好ましい膜厚均一性の全ばらつきは、３％（３σ）より下である。
特に、各材料には好ましくは最高約２０％のＣｒ、ＶまたはＭｎがドープされている、化学量論的ＳｒＴｉＯ３、ＳｒＺｒＯ３、ペロブスカイト構造またはペロブスカイト状構造を有する他の材料、またはこれらの組合せを含む焼結スパッタ・ターゲットを用いて、優れた結果を実現することができた。好ましくは、ターゲットの化学的純度は少なくとも２Ｎ８である。
好ましい実施例では、０．２モル％のＣｒがドープされたＳｒＴｉＯ３、または０．２モル％のＣｒがドープされたＳｒＺｒＯ３の厚さほぼ１５０ｎｍの層としてのスイッチング部材１４を、１００℃の温度で堆積する。比が１：１のＡｒとＯ２の混合物をスパッタ・プロセスに使用する。８インチ・ターゲットに対して６００Ｗの１３．５６ＭＨｚＲＦ電力を使用する。ＰＶＤ中の圧力は２０μｂａｒに保つ。この独特のスイッチング層の圧縮応力は、約５０ＭＰａである。さらなるアニール処理ステップは必要でない。
第２の電極１６として堆積する金属は、Ｐｔ、Ｔｉ、Ｗ、Ｔａ、Ｒｕ、Ａｌ、Ｃｕ、その他種々のいくつかの異なる種類の金属であり得る。従来方法の低温堆積を使用して、上部電極層を堆積することができる。また、他の金属を第２の電極層として使用することができる。
図２は、厚さほぼ１５０ｎｍのスイッチング部材１４の層のＸ線回折スペクトル（ＣｕＫα、λ＝１．５４０６Å）を示す。この場合、ＣｒドープされたＳｒＴｉＯ３層は、Ｔ＝１００℃で堆積した。基板回折ピーク以外に、ブラッグ（Bragg）ピークは存在しない。このことは、堆積されたＣｒドープされたＳｒＴｉＯ３のスイッチング部材が本質的にアモルファスであることを示す。
図３は、厚さがほぼ１５０ｎｍのスイッチング部材１４の層のＸ線回折スペクトル（ＣｕＫα、λ＝１．５４０６Å）を表示する。この場合、ＣｒドープされたＳｒＴｉＯ３層は、Ｔ＜４００℃で堆積した。多結晶ペロブスカイトの回折スペクトルが得られた。このことは、堆積されたＣｒドープされたＳｒＴｉＯ３のスイッチング部材が本質的に多結晶であることを示す。
上で言及したように、第１の抵抗状態と第２の抵抗状態の間の抵抗の可逆的な切り替えは、例えば、国際出願公開番号ＷＯ００／４９６５９号に記載されているように、電圧パルスまたは電流パルスで制御される。
図４は、Ｔ＝１００℃で堆積された本質的にアモルファスのＣｒドープされたＳｒＴｉＯ３スイッチング部材を備える不揮発性抵抗切替メモリ・デバイス１０の第１の抵抗状態と第２の抵抗状態の間の一般的な可逆的切り替え（スイッチング）を示し、これらの２つの状態のそれぞれは永続性がある。第１および第２の電極１２、１６は、当技術分野で知られているＰＶＤプロセスを使用して、室温で堆積された１００ｎｍのＰｔである。第１と第２の電極１２、１６の間の｜Ｉｃ｜＝０．５ｍＡの電流パルスを使用して、デバイス１０の抵抗状態を制御する。抵抗状態は、第１と第２の電極１２、１６の間の読出し電圧パルスＶｒｅａｄ＝０．５Ｖを用いて決定する。デバイス１０は、Ｒ１≒３ＫΩの第１の抵抗状態およびＲ２≒１０ＫΩの第２の抵抗状態、すなわちＲ２／Ｒ１≒３を有する。
図５および６は、Ｔ＝１００℃で堆積された本質的にアモルファスのＣｒドープされたＳｒＴｉＯ３層を有するスイッチング部材１４を備えたデバイス１０の第１の抵抗状態および第２の抵抗状態の耐久性を示す。第１および第２の電極１２、１６は、当技術分野で知られているＰＶＤプロセスを使用して室温で堆積された１００ｎｍのＰｔである。Ｖｒｅａｄ＝０．５Ｖの１０５個の読出しパルスを、０．５Ｖの第１および第２の電極１２、１６の間に加えて、ほぼ２時間にわたって抵抗状態を読出した。この時間中、｜Ｉｃ｜＝０．５ｍＡの制御電流パルスは加えなかった。第１および第２の状態において、抵抗すなわち電流の狭い分布が得られた（σ１＝０．１６μＡおよびσ２＝０．１８μＡ）。
図７は、Ｔ＝１００℃で堆積された本質的にアモルファスのＣｒドープされたＳｒＴｉＯ３スイッチング層を有するデバイス１０のビット誤り率を示す。第１および第２の電極１２、１６は、当技術分野で知られているＰＶＤプロセスを使用して室温で堆積された１００ｎｍのＰｔである。Ｉｃ＝０．５ｍＡの書込み制御電流パルス、Ｖｒｅａｄ＝０．５Ｖの読出し電圧パルス、Ｉｃ＝−０．５ｍＡの消去制御電流パルス、およびＶｒｅａｄ＝０．５Ｖの読出し電圧パルスの連続した長いパルス列を、第１と第２の電極１２、１６の間に加えた。第１および第２の状態において、抵抗すなわち電流の狭い分布が得られた（σ１＝０．５μＡおよびσ２＝０．３μＡ）。このことは、Ｔ＝１００℃で堆積された本質的にアモルファスのＣｒドープされたＳｒＴｉＯ３を備えるデバイス１０では、２つの状態間にほぼ４０σの明確に画定された分離を得ることができることを示す。
第１の抵抗状態と第２の抵抗状態の間の抵抗の可逆的な切り替えは、制御電流パルスを調整してさら最適化することができる。図８は、Ｔ＝１００℃で堆積された本質的にアモルファスのＣｒドープされたＳｒＴｉＯ３スイッチング層を備えるデバイス１０の第１の抵抗状態と第２の抵抗状態の間の可逆的な切り替えを示す。第１および第２の電極１２、１６は、当技術分野で知られているＰＶＤプロセスを使用して、室温で堆積された１００ｎｍのＰｔである。第１と第２の電極１２、１６の間の｜Ｉｃ｜＝１ｍＡの電流パルスを使用して、デバイス１０の抵抗状態を制御する。抵抗状態は、第１と第２の電極１２、１６の間のＶｒｅａｄ＝０．１Ｖの読出し電圧パルスを用いて決定する。ここでは、デバイス１０は、Ｒ１≒１ＫΩの第１の抵抗状態およびＲ２≒２００ＫΩの第２の抵抗状態、すなわちＲ２／Ｒ１≒２００を有する。
開示されたどの実施例も、図示または説明あるいはその両方で示したその他の実施例の１つまたはいくつかと組み合わせることができる。このことは、実施例の１つまたは複数の特徴（feature）についても可能である。
不揮発性抵抗切替メモリ素子を有する超小型電子デバイスを示す模式図である。 Ｔ＝１００℃で堆積されたアモルファスＣｒドープされたＳｒＴｉＯ３層のＸ線回折スペクトル（ＣｕＫα、λ＝１．５４０６Å）を示す図である。 Ｔ＜４００℃で堆積された多結晶ＣｒドープされたＳｒＴｉＯ３層のＸ線回折スペクトル（ＣｕＫα、λ＝１．５４０６Å）を示す図である。ブラッグ・ピークは、従来の（ｈ，ｋ，ｌ）表示で示す。 Ｔ＝１００℃で堆積された本質的にアモルファスのＣｒドープされたＳｒＴｉＯ３層を含むスイッチング部材を有するデバイスの、それぞれ永続性のある第１の抵抗状態と第２の抵抗状態の間の一般的な可逆的切り替えを示す図である。 Ｔ＝１００℃で堆積された本質的にアモルファスのＣｒドープされたＳｒＴｉＯ３層のスイッチング部材を有するデバイスの永続性のある第１の抵抗状態の耐久性を示す図である。 Ｔ＝１００℃で堆積された本質的にアモルファスのＣｒドープされたＳｒＴｉＯ３層のスイッチング部材を有するデバイスの永続性のある第２の抵抗状態の耐久性を示す図である。 Ｔ＝１００℃で堆積された本質的にアモルファスのＣｒドープされたＳｒＴｉＯ３層を含むスイッチング部材を有するデバイスのビット誤り率を示す図である。 最適制御電流条件のためにＴ＝１００℃で堆積された本質的にアモルファスのＣｒドープされたＳｒＴｉＯ３層のスイッチング部材を有するデバイスのそれぞれ永続性がある第１の抵抗状態と第２の抵抗状態の間の可逆的な切り替えを示す図である。
符号の説明
１０ 不揮発性抵抗切替メモリ・デバイス
１１ 絶縁バッファ層
１２ 第１の電極(ベース電極)
１４ 不揮発性抵抗切替メモリ素子（スイッチング部材）
１６ 第２の電極（上部電極）
１８ 基板

Claims (10)

  1. それぞれの状態が永続性である少なくとも第１の導電状態と第２の導電状態の間で切り替え可能なスイッチング材料を堆積する方法であって、４００℃より低い温度で標準ＣＭＯＳ堆積技術によって前記スイッチング材料を堆積するステップを備える方法。
  2. 物理的気相堆積法（ＰＶＤ）および有機金属化学的気相堆積法（ＭＯＣＶＤ）のうちの１つを堆積技術として使用することをさらに備える、請求項１に記載の方法。
  3. 前記物理的気相堆積法（ＰＶＤ）の使用が、高周波（ＲＦ）スパッタリングを使用することをさらに備える、請求項２に記載の方法。
  4. 前記スイッチング材料をほぼ１００℃で堆積することをさらに備える、請求項１ないし３のいずれかに記載の方法。
  5. 前記スイッチング材料を室温で堆積することをさらに備える、請求項１から３のいずれかに記載の方法。
  6. 前記堆積ステップの後で、アニール処理ステップが使用されない、請求項１ないし５のいずれかに記載の方法。
  7. 前記スイッチング材料として、遷移金属酸化物を使用することをさらに備える、請求項１ないし６のいずれかに記載の方法。
  8. 前記スイッチング材料として、クロムがドープされたＳｒＴｉＯ３を使用することをさらに備える、請求項１ないし７のいずれかに記載の方法。
  9. 前記スイッチング材料として、クロムがドープされたＳｒＺｒＯ３を使用することをさらに備える、請求項１ないし７のいずれかに記載の方法。
  10. 請求項１ないし９のいずれかに従って堆積されたスイッチング材料を備えた、デジタル情報を格納する超小型電子デバイス。
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