WO2007129386A1 - 試験装置および試験方法 - Google Patents

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clock signal
variable delay
delay circuit
flop
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Toshiaki Awaji
Takashi Sekino
Takayuki Nakamura
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Advantest Corporation
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Definitions

  • the present invention relates to a test apparatus and a test method.
  • the present invention relates to a test apparatus and a test method for adjusting a delay amount of a clock signal for a test.
  • This application is related to the following Japanese application.
  • a conventional test apparatus For testing such a semiconductor memory, a conventional test apparatus adjusts a test reference clock signal so as to be synchronized with a clock signal taken from the semiconductor memory. Then, the test apparatus tests whether the data signal can be read based on the adjusted reference clock signal. An artificial delay is generated in the reference clock signal by the strobe signal, and the ability to read data is tested if the delay is within the reference range.
  • Jitter may occur in a data signal generated from a semiconductor memory.
  • the same jitter often occurs in the clock signal generated from the semiconductor memory.
  • the reference clock signal in the conventional test apparatus is not affected by jitter generated in the clock signal after being adjusted. For this reason, a phase difference due to the occurrence of jitter occurs between the reference clock signal and the data signal. There was a risk of reducing the accuracy of the experiment.
  • an object of the present invention is to provide a test apparatus and a test method that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a test apparatus for testing a device under test, a reference clock generator for generating a reference clock of the test apparatus, and a data signal output from the device under test.
  • the first variable delay circuit that outputs the delayed data signal after delaying for the specified time, and the first delay clock that outputs the clock signal that indicates the timing to acquire the data signal output from the device under test by delaying the specified time
  • a second variable delay circuit that outputs a signal, a first flip-flop that acquires a delayed data signal at a timing based on a reference clock, a second flip-flop that acquires a first delayed clock signal at a timing based on the reference clock, The first flip-flop and the second flip-flop use the delayed data signal and the first delayed clock signal as the signal change point type.
  • a first delay adjustment unit that adjusts a delay amount of at least one of the first variable delay circuit and the second variable delay circuit so as to obtain the second delay clock signal by delaying the clock signal for a specified time.
  • the delay amount of the third variable delay circuit is adjusted based on the result of obtaining the first variable delay circuit and the first delay clock signal whose phase is adjusted by the first delay adjustment unit at the change timing of the second delay clock signal.
  • the second delay adjustment unit that adjusts the phase difference between the first delay clock signal and the second delay clock signal to a desired phase difference, and the result of acquiring the delayed data signal at the change timing of the second delay clock signal
  • a determination unit that determines whether the signal output from the device under test is good or bad.
  • a first selection unit that selects which of the signal based on the reference clock and the second delay clock signal is supplied to the second flip-flop
  • the first delay adjustment unit includes the reference delay unit
  • the delay amounts of the first variable delay circuit and the second variable delay circuit are adjusted.
  • Set the first selector to supply the second delayed clock signal to the second flip-flop.
  • the delay amount of the third variable delay circuit is set, and the determination unit outputs the device under test with the first selection unit set to supply the second delayed clock signal to the second flip-flop. The quality of the signal to be performed may be determined.
  • the first delay adjustment unit obtains the data signal and the clock signal multiple times by the first flip-flop and the second flip-flop while changing the delay amounts of the first variable delay circuit and the second variable delay circuit, respectively.
  • the first variable delay circuit and the second variable delay circuit detect the delay amounts of the first variable delay circuit and the second variable delay circuit in which the values before and after the change of the data signal and the clock signal are acquired are substantially the same. It may be set to the second variable delay circuit.
  • the second delay adjustment unit adjusts the delay amount of the third variable delay circuit so that the change timing of the second delay clock signal is positioned approximately at the midpoint of the H level period or the L level period of the first delay clock signal. Even so.
  • the third variable delay circuit is for adjusting the phase of the second delayed clock signal, and for adjusting the strobe position of the delayed data signal by the second delayed clock signal.
  • the second delay adjustment unit adjusts the delay amount of the adjustment variable delay circuit in a state in which a predetermined delay amount is set for the strobe variable delay circuit. Then, the phase difference between the first delay clock signal and the second delay clock signal is adjusted to a desired phase difference, and the determination unit converts the delay data signal of the second delay clock signal while changing the delay amount of the strobe variable delay circuit.
  • the quality of the signal output by the device under test may be determined based on the results obtained at the change timing.
  • a second selection unit that selects one of the data signal and the signal output from the first flip-flop, and a third selection unit that selects either the clock signal or the signal output from the second flip-flop.
  • the determination unit when testing a device under test that outputs a data signal and a clock signal, causes the second selection unit to select a signal output from the first flip-flop.
  • the signal output from the device under test is based on the result of comparing the output signal value with the expected value.
  • the second selection unit selects the first data signal.
  • the signal values output from the third flip-flop and the fourth flip-flop are compared with expected values, respectively. You may judge pass / fail.
  • a test method for testing a device under test wherein a reference clock generation stage for generating a reference clock of a test apparatus and a data signal output from the device under test are sent to a first variable delay circuit.
  • the first variable delay stage that outputs the delayed data signal after delaying for the time specified by the delay time, and the clock signal that indicates the timing at which the data signal should be acquired, output by the device under test, is delayed by the time specified by the second variable delay circuit.
  • a second variable delay stage that outputs the first delayed clock signal as a first delay stage, a first acquisition stage that acquires the delayed data signal by the first flip-flop at a timing based on the reference clock, and a timing based on the reference clock for the first delayed clock signal.
  • the second acquisition stage to acquire the second flip-flop, and the first flip-flop and the second flip-flop.
  • a first delay adjustment stage that adjusts a delay amount of at least one of the first variable delay circuit and the second variable delay circuit so that the delay data signal and the first delay clock signal are acquired at the timing of the signal change point.
  • a third variable delay stage that outputs a second delayed clock signal after delaying the clock signal by a third variable delay circuit for a specified time, and a first delayed clock signal whose phase is adjusted by the first delay adjustment stage.
  • (2) Adjust the phase difference between the first delay clock signal and the second delay clock signal to the desired phase difference by adjusting the delay amount of the third variable delay circuit based on the result obtained at the change timing of the delay clock signal.
  • the signal output from the device under test is determined based on the second delay adjustment stage and the result of acquiring the delayed data signal at the change timing of the second delay clock signal. Providing a test method and a determination step of constant to.
  • the invention's effect [0013] it is possible to accurately determine the quality of an electronic device adopting source 'synchronous' clocking.
  • FIG. 1 shows the overall configuration of a test apparatus 10.
  • FIG. 2 shows a functional configuration of the comparator circuit 135.
  • FIG. 3 shows a functional configuration of control device 150.
  • FIG. 4 is a flowchart showing the flow of adjustment processing and test processing prior to testing.
  • FIG. 5 is a flowchart showing a flow of a first delay adjustment process.
  • FIG. 6 is a flowchart showing a flow of second delay adjustment processing.
  • FIG. 7 is a timing chart of signals to be subjected to delay amount adjustment.
  • FIG. 1 shows the overall configuration of the test apparatus 10.
  • the test apparatus 10 includes a timing generator 110, a non-turn generator 120, a waveform shaper 130, a driver circuit 132, a comparator circuit 135, a determination unit 140, and a control device 150, such as a semiconductor memory device.
  • the purpose is to test the device under test 100.
  • the timing generator 110 generates a reference clock such as a periodic clock and supplies it to the pattern generator 120.
  • the non-turn generator 120 generates test pattern data input to the device under test 100, an address input to the device under test 100, and a control command input to the device under test 100 based on the periodic clock. Then, the pattern generator 120 outputs these data, address and command to the waveform shaper 130.
  • the pattern generator 120 also outputs the test pattern data to the determination unit 140 as expected value data.
  • the waveform shaper 130 shapes the received test pattern, address, and control command into a signal waveform that can be input to the device under test 100, and supplies the signal waveform to the device under test 100 via the driver circuit 132. .
  • the comparator circuit 135 reads the data signal from the device under test 100.
  • Device under test 100 provides source, synchronous, and clocking If employed, the comparator circuit 135 may read the data signal in synchronization with the clock signal supplied from the device under test 100.
  • the determination unit 140 compares the data indicated by the read data signal with the expected value data input from the pattern generator 120. If the read data is equal to the expected value data, the determination unit 140 outputs a test result indicating that the device under test 100 is a non-defective product.
  • the control device 150 performs various settings for the comparator circuit 135. Specifically, the control device 150 adjusts the delay amount of the variable delay circuit provided in the comparator circuit 135 so that the comparator circuit 135 can read out the data signal with high accuracy. The control device 150 switches the operation of the comparator circuit 135 according to whether or not the device under test 100 employs source-synchronous clocking.
  • FIG. 2 shows a functional configuration of the comparator circuit 135.
  • the comparator circuit 135 includes a reference clock generator 200, a first variable delay circuit 210, a second variable delay circuit 220, a first flip-flop 230, a second flip-flop 240, a third flip-flop 250, It has a 4 flip-flop 260, a third variable delay circuit 270, a first selection unit 280, a fourth variable delay circuit 285, a second selection unit 290, and a third selection unit 295.
  • the reference clock generator 200 generates a reference clock for the test apparatus 10.
  • the reference clock generator 200 may supply each part of the comparator circuit 135 with a reference clock that is also supplied with power, such as the timing generator 110.
  • the first variable delay circuit 210 delays the data signal output from the device under test 100 for a specified time and outputs it as a delayed data signal.
  • the second variable delay circuit 220 delays the clock signal output from the device under test 100 indicating the timing to acquire the data signal for a specified time and outputs it as a first delayed clock signal.
  • the delay amounts of these variable delay circuits are set by a first delay adjustment unit 300 described later in the description of the control device 150.
  • the first flip-flop 230 acquires the delayed data signal output from the first variable delay circuit 210 at a timing based on the reference clock.
  • the signal acquisition timing may be delayed from the reference clock by the amount of delay by the fourth variable delay circuit 285.
  • the second flip-flop 240 acquires the first delayed clock signal output from the second variable delay circuit 220 at a timing based on the reference clock.
  • the second selection unit 290 is the device under test 1 Either the data signal output by 00 or the delayed data signal output by the first flip-flop 230 is selected and supplied to the third flip-flop 250.
  • the third flip-flop 250 acquires the signal output from the second selection unit 290 at a timing based on the reference clock and supplies it to the determination unit 140.
  • the third selection unit 295 selects one of the other data signal output from the device under test 100 and the first delayed clock signal output from the third selection unit 295, and sends it to the fourth flip-flop 260. Supply.
  • the fourth flip-flop 260 acquires the signal output from the third selection unit 295 at a timing based on the reference clock and supplies the signal to the determination unit 140.
  • the second selection unit 290 and the third selection unit 295 may receive a setting indicating which signal to select from the first delay adjustment unit 300, the second delay adjustment unit 310, and the test control unit 320, which will be described later.
  • the third variable delay circuit 270 delays the clock signal output from the device under test 100 for a specified time and outputs it as a second delayed clock signal.
  • the third variable delay circuit 270 includes an adjustment variable delay circuit 275 for adjusting the phase of the second delayed clock signal and a strobe for changing the strobe position of the delayed data signal by the second delayed clock signal.
  • the first selection unit 280 selects which of the signal based on the reference clock and the second delayed clock signal is supplied to the second flip-flop 240.
  • the fourth variable delay circuit 285 delays the reference clock by a specified delay amount and supplies the reference clock to the first selection unit 280.
  • the comparator circuit 135 instead of this, for each of the data and the clock, the first signal of the determination result indicating whether the logical value is true and the logical value is negative.
  • a determination result second signal indicating whether or not there may be generated.
  • the first variable delay circuit 210 delays each of the first signal and the second signal for data.
  • the second variable delay circuit 220 delays each of the first signal and the second signal for the clock.
  • the first flip-flop 230 acquires a first signal and a second signal for data, respectively, and the second flip-flop 240 acquires a first signal and a second signal for a clock, respectively. According to such a configuration, a transient state between a logical value true and a logical value negative is obtained. The state of the test can be detected, and the test nomination by the determination unit 140 in the subsequent stage can be expanded.
  • FIG. 3 shows a functional configuration of the control device 150.
  • the control device 150 includes a first delay adjustment unit 300, a second delay adjustment unit 310, and a test control unit 320.
  • the first delay adjustment unit 300 sets the first selection unit 280 so as to supply a signal based on the reference clock to the second flip-flop 240.
  • the first delay adjustment unit 300 sets the second selection unit 290 so that the signal output from the first flip-flop 230 is selected and supplied to the third flip-flop 250.
  • the first delay adjustment unit 300 sets the third selection unit 295 so that the signal output from the second flip-flop 240 is selected and supplied to the fourth flip-flop 260.
  • the first flip-flop 230 and the second flip-flop 240 acquire the delayed data signal and the first delayed clock signal at the timing of the signal change point. As described above, the delay amount of at least one of the first variable delay circuit 210 and the second variable delay circuit 220 is adjusted.
  • first delay adjustment section 300 first changes first flip-flop 230 and second variable delay circuit 210 while changing the delay amounts of first variable delay circuit 210 and second variable delay circuit 220, respectively. Data signals and clock signals are acquired multiple times by flip-flop 240. Then, the first delay adjustment unit 300 includes the first variable delay circuit 210 and the second variable delay circuit 220 in which the values before and after the change of the data signal and the clock signal are acquired are substantially the same. The delay amount is detected and set in the first variable delay circuit 210 and the second variable delay circuit 220. Alternatively, the first delay adjustment unit 300 may adjust the delay amount of one of the first variable delay circuit 210 and the second variable delay circuit 220 and the fourth variable delay circuit 285.
  • the first delay adjustment unit 300 performs the data signal multiple times by the first flip-flop 230 and the second flip-flop 240 while changing the delay amounts of the first variable delay circuit 210 and the fourth variable delay circuit 285, respectively. And get the clock signal. Then, the first delay adjustment unit 300 includes the first variable delay circuit 210 and the fourth variable delay circuit 285 in which the values before and after the change of the data signal and the clock signal are substantially the same. The delay amount may be detected and set in the first variable delay circuit 210 and the fourth variable delay circuit 285.
  • the second delay adjustment unit 310 notifies the first delay adjustment unit 300 that the phase adjustment has been completed. And start the operation.
  • the second delay adjustment unit 310 sets the first selection unit 280 to supply the second delay clock signal to the second flip-flop 240.
  • the second delay adjustment unit 310 also keeps the second selection unit 290 set so that the signal output from the first flip-flop 230 is selected and supplied to the third flip-flop 250. Further, the second delay adjustment unit 310 keeps the third selection unit 295 set so that the signal output from the second flip-flop 240 is selected and supplied to the fourth flip-flop 260.
  • the second delay adjustment unit 310 obtains the first delay clock signal whose phase is adjusted by the first delay adjustment unit 300 based on the result of obtaining the change timing of the second delay clock signal. Adjust the amount of delay of the third variable delay circuit 270. Then, second delay adjustment section 310 adjusts the phase difference between the first delay clock signal and the second delay clock signal to a desired phase difference.
  • the second delay adjustment unit 310 sets the delay amount of the adjustment variable delay circuit 275 in a state where a predetermined delay amount is set for the strobe variable delay circuit 272.
  • the timings of the changing points of the first delayed clock signal and the second delayed clock signal may be set to be substantially equal. If the delay caused by the strobe variable delay circuit 272 is reset to approximately 0 after this setting, a phase difference corresponding to the delay amount caused by the strobe variable delay circuit 272 is generated between the first delayed clock signal and the second delayed clock signal. Can be made.
  • the test control unit 320 receives the notification that the phase adjustment is completed from the second delay adjustment unit 310 and starts the operation.
  • the test control unit 320 keeps the first selection unit 280 set to supply the second delayed clock signal to the second flip-flop 240.
  • the test control unit 320 keeps the second selection unit 290 set so that the signal output from the first flip-flop 230 is selected and supplied to the third flip-flop 250.
  • the test control unit 320 keeps the third selection unit 295 set so that the signal output from the second flip-flop 240 is selected and supplied to the fourth flip-flop 260. In the state set in this way, the test control unit 320 sequentially takes in data signals output from the device under test 100.
  • the test control unit 320 may further delay the second delay clock signal by adjusting the delay amount of the strobe variable delay circuit 272 and perform a timing test of the device under test 100. As a result, even if a signal delay within a predetermined reference range occurs, You can test whether the Vise 100 can operate normally.
  • FIG. 4 is a flowchart showing the flow of adjustment processing and test processing prior to the test.
  • the test apparatus 10 determines the type of the device under test 100 (S400).
  • the type of device under test 100 may be set in advance in the test apparatus 10 based on the input by the engineer, or the test apparatus 10 automatically determines according to an identification signal output from the device under test 100 or the like. May be.
  • the first delay adjustment unit 300 performs the first delay adjustment (S420).
  • the first variable delay circuit 210 and the second flip-flop 230 and the second flip-flop 240 acquire the delayed data signal and the first delayed clock signal at the timing of the signal change point.
  • the variable delay circuit 220 is adjusted.
  • the second delay adjustment unit 310 performs second delay adjustment (S430).
  • the third variable delay circuit 270 is adjusted so that the phase difference between the first delay clock signal and the second delay clock signal becomes a desired phase difference.
  • the second delay adjustment unit 310 includes the third variable delay circuit so that the change timing of the second delay clock signal is positioned at approximately the midpoint of the H level period or the L level period of the first delay clock signal.
  • the 270 delay amount may be adjusted.
  • the phase of the second delayed clock signal can be set to the phase where the amount of delay is set in the strobe variable delay circuit 272, and the data signal can be most easily captured and phased. Tests can be made for each strobe position relative to this phase.
  • the test control unit 320 and the determination unit 140 perform a test process on the device under test 100 (S440). Specifically, first, the test control unit 320 keeps the first selection unit 280 set to supply the second delayed clock signal to the second flip-flop 240. In addition, the test control unit 320 adjusts the stove position to various positions by adjusting the delay amount of the strobe variable delay circuit 272. Then, the determination unit 140 determines pass / fail of the device under test 100 based on the result of acquiring the delayed data signal at the change timing of the second delay clock signal while changing the delay amount of the strobe variable delay circuit 272. Specifically, the determination unit 140 receives a signal output from the first flip-flop 230 by the second selection unit 290. Based on the result of comparing the signal value output from the third flip-flop 250 with the expected value as a result of selecting the signal, the quality of the signal output from the device under test 100 is determined.
  • the test control unit 320 and the determination unit 140 perform test processing of the device under test (S450).
  • This type of device under test outputs a first data signal and a second data signal instead of a data signal and a clock signal.
  • the test control unit 320 causes the second selection unit 290 to select the first data signal and the third selection unit 295 to select the second data signal.
  • the determination unit 140 determines the signal output from the device under test 100 based on the result of comparing the signal values output from the third flip-flop 250 and the fourth flip-flop 260 with the expected values. Judge the quality.
  • FIG. 5 is a flowchart showing a flow of the first delay adjustment process.
  • the first delay adjustment unit 300 sets the first selection unit 280 to supply a signal based on the reference clock to the second flip-flop 240 (S500). Further, the first delay adjustment unit 300 sets the second selection unit 290 so that the signal output from the first flip-flop 230 is selected and supplied to the third flip-flop 250. Further, the first delay adjustment unit 300 sets the third selection unit 295 so that the signal output from the second flip-flop 240 is selected and supplied to the fourth flip-flop 260. Next, the first delay adjustment unit 300 performs the following processing to change the delay amount of at least one of the first variable delay circuit 210 and the second variable delay circuit 220.
  • first delay adjustment section 300 sets a predetermined delay amount in at least one of first variable delay circuit 210 and second variable delay circuit 220 (S510). Specifically, the first variable delay circuit 210 delays the data signal output from the device under test 100 for a specified time and outputs it as a delayed data signal (S520). In addition, the second variable delay circuit 220 delays the clock signal indicating the timing at which the data signal is to be output, which is output from the device under test 100, by the specified time and outputs it as the first delay clock signal (S530). . The first flip-flop 230 acquires the delayed data signal at a timing based on the reference clock (S540). The second flip-flop 240 receives the first delayed clock signal at a timing based on the reference clock. Obtain (S550). The above processing is repeated until the number of acquisitions of the delayed data signal and the first delayed clock signal reaches a predetermined number (S560).
  • the first delay adjustment unit 300 completes the phase adjustment of the delayed data signal and the first delayed clock signal. It is determined whether or not it is correct (S570). For example, the first delay adjustment unit 300 adjusts the phase of the delayed data signal and the first delay clock signal when the values before and after the change of the data signal and the clock signal are substantially the same. It may be determined that has been completed. If the phase adjustment has not been completed (S570: NO), the first delay adjustment unit 300 returns the process to S510 to change the delay amounts of the first variable delay circuit 210 and the second variable delay circuit 220. When the phase adjustment is completed (S570: YES), the processing in this figure ends.
  • FIG. 6 is a flowchart showing the flow of the second delay adjustment process.
  • the second delay adjustment unit 310 sets the first selection unit 280 to supply the second delay clock signal to the second flip-flop 240 (S600).
  • the second delay adjustment unit 310 keeps the second selection unit 290 set so that the signal output from the first flip-flop 230 is selected and supplied to the third flip-flop 250.
  • the second delay adjustment unit 310 keeps the third selection unit 295 set so that the signal output from the second flip-flop 240 is selected and supplied to the fourth flip-flop 260.
  • second delay adjustment section 310 sets a predetermined delay amount for strobe variable delay circuit 272 (S610). In this state, the second delay adjustment unit 310 performs the following processing to adjust the delay amount of the adjustment variable delay circuit 275.
  • the second delay adjustment unit 310 sets a predetermined delay amount in the adjustment variable delay circuit 275 (S620).
  • the second variable delay circuit 220 delays the clock signal indicating the timing at which the data signal is to be output, which is output from the device under test 100, by the specified time, and outputs it as the first delay clock signal (S630).
  • the third variable delay circuit 270 delays the clock signal for a specified time and outputs it as a second delayed clock signal (S640).
  • the second flip-flop 240 acquires the first delay clock signal at the timing specified by the second delay clock signal (S650). Repeat the above process until the number of acquisitions of the first delayed clock signal reaches the specified number (s
  • the second delay adjustment unit 310 determines whether or not the phase adjustment of the second delay clock signal is completed (S67). 0). For example, the second delay adjustment unit 310 determines that the phase adjustment of the second delay clock signal has been completed when the number of times the value before the change of the clock signal and the number of times after the change have been acquired are substantially the same. Also good. If the phase adjustment has not been completed (S670: NO), the second delay adjustment unit 310 returns the process to S610 to change the delay amount of the third variable delay circuit 270. When the phase adjustment is completed (S670: YES), the processing in this figure ends.
  • FIG. 7 shows a timing chart of a signal to be subjected to delay amount adjustment.
  • the data signal output by the device under test 100 is delayed by the first variable delay circuit 210 and output as a delayed data signal.
  • the clock signal output by the device under test 100 is delayed by the second variable delay circuit 220 and output as the first delayed clock signal.
  • the second delayed clock signal is adjusted to a desired phase difference from the first delayed clock signal by the third variable delay circuit 270. Since the second delayed clock signal is thus synchronized with the clock signal, the accuracy of the test can be maintained even when jitter occurs in the output signal of the device under test 100.
  • the strobe delay is set to the minimum by the strobe variable delay circuit 272, the changing point of the second delay clock signal is advanced.
  • the strobe delay is set to the maximum by the variable delay circuit for strobe 272
  • the changing point of the second delay clock signal is delayed.
  • the strobe position can be adjusted based on the clock signal output from the device under test 100, the accuracy of the pass / fail judgment in the timing test of the device under test 100 can be improved.

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Description

明 細 書
試験装置および試験方法
技術分野
[0001] 本発明は、試験装置および試験方法に関する。特に本発明は、試験のためにクロ ック信号の遅延量を調整する試験装置および試験方法に関する。本出願は、下記の 日本出願に関連する。
背景技術
[0002] 近年、高速アクセスが可能な半導体メモリには、ソース ·シンクロナス 'クロッキング（ Source Synchronous Clocking)が採用されるようになってきている。このような 半導体メモリは、データ信号のみならずそれに同期したクロック信号を自ら発生させ る。外部のデバイスは、このクロック信号に同期してデータ信号を読み取ることにより、 高速かつ効率的に半導体メモリをアクセスできる。
[0003] なお、現時点で先行技術文献の存在を認識して!/、な 、ので、先行技術文献に関 する記載を省略する。
発明の開示
発明が解決しょうとする課題
[0004] このような半導体メモリの試験のために、従来の試験装置は、試験の基準クロック信 号を、半導体メモリから取り込んだクロック信号と同期するように調整する。そして、試 験装置は、調整されたこの基準クロック信号に基づ 、てデータ信号を読み取ることが できる力否かを試験する。基準クロック信号にはストローブ信号によって人工的な遅 延を発生させ、基準範囲内の遅延であればデータを読み取ることができるか否力も 試験される。
[0005] 半導体メモリから発生されるデータ信号にはジッタが発生する場合がある。データ 信号にジッタが発生しているときには、半導体メモリから発生されるクロック信号にも 同様なジッタが発生している場合が多い。一方で、従来の試験装置における基準ク ロック信号は、ー且調整された後はクロック信号に生じたジッタの影響を受けない。こ のため、基準クロック信号とデータ信号との間にはジッタ発生による位相差が生じ、試 験の精度を低下させるおそれがあった。
[0006] そこで本発明は、上記の課題を解決することのできる試験装置および試験方法を 提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の 組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定す る。
課題を解決するための手段
[0007] 本発明の第 1の形態によると、被試験デバイスを試験する試験装置であって、当該 試験装置の基準クロックを発生する基準クロック発生器と、被試験デバイスが出力す るデータ信号を指定した時間遅延させて遅延データ信号として出力する第 1可変遅 延回路と、被試験デバイスが出力する、データ信号を取得すべきタイミングを示すク ロック信号を指定した時間遅延させて第 1遅延クロック信号として出力する第 2可変遅 延回路と、遅延データ信号を基準クロックに基づくタイミングで取得する第 1フリップフ ロップと、第 1遅延クロック信号を基準クロックに基づくタイミングで取得する第 2フリツ プフロップと、第 1フリップフロップおよび第 2フリップフロップが遅延データ信号およ び第 1遅延クロック信号を信号の変化点のタイミングで取得するように第 1可変遅延 回路および第 2可変遅延回路の少なくとも一方の遅延量を調整する第 1遅延調整部 と、クロック信号を指定した時間遅延させて第 2遅延クロック信号として出力する第 3 可変遅延回路と、第 1遅延調整部により位相が調整された第 1遅延クロック信号を第 2遅延クロック信号の変化タイミングで取得した結果に基づいて第 3可変遅延回路の 遅延量を調整することにより、第 1遅延クロック信号および第 2遅延クロック信号の位 相差を所望の位相差に調整する第 2遅延調整部と、遅延データ信号を第 2遅延クロ ック信号の変化タイミングで取得した結果に基づいて、被試験デバイスが出力する信 号の良否を判定する判定部とを備える試験装置を提供する。
[0008] また、基準クロックに基づく信号と、第 2遅延クロック信号とのいずれを第 2フリップフ 口ップに供給するかを選択する第 1選択部を更に備え、第 1遅延調整部は、基準クロ ックに基づく信号を第 2フリップフロップに供給するように第 1選択部を設定した状態 で、第 1可変遅延回路および第 2可変遅延回路の遅延量を調整し、第 2遅延調整部 は、第 2遅延クロック信号を第 2フリップフロップに供給するように第 1選択部を設定し た状態で、第 3可変遅延回路の遅延量を設定し、判定部は、第 2遅延クロック信号を 第 2フリップフロップに供給するように第 1選択部を設定した状態で、被試験デバイス が出力する信号の良否を判定してもよい。
[0009] また、第 1遅延調整部は、第 1可変遅延回路および第 2可変遅延回路の遅延量を それぞれ変化させながら第 1フリップフロップおよび第 2フリップフロップにより複数回 データ信号およびクロック信号を取得させ、データ信号およびクロック信号の変化前 の値および変化後の値を取得した回数が略同一となる第 1可変遅延回路および第 2 可変遅延回路の遅延量を検出して第 1可変遅延回路および第 2可変遅延回路に設 定してちよい。
また、第 2遅延調整部は、第 1遅延クロック信号の Hレベル期間または Lレベル期間 の略中間点に第 2遅延クロック信号の変化タイミングが位置するように第 3可変遅延 回路の遅延量を調整してもよ 、。
[0010] また、第 3可変遅延回路は、第 2遅延クロック信号の位相を調整するための調整用 可変遅延回路と、第 2遅延クロック信号による遅延データ信号のストローブ位置を変 ィ匕させるためのストローブ用可変遅延回路とを有し、第 2遅延調整部は、ストローブ用 可変遅延回路に対して予め定められた遅延量を設定した状態で調整用可変遅延回 路の遅延量を調整することにより、第 1遅延クロック信号および第 2遅延クロック信号 の位相差を所望の位相差に調整し、判定部は、ストローブ用可変遅延回路の遅延量 を変化させながら遅延データ信号を第 2遅延クロック信号の変化タイミングで取得し た結果に基づ ヽて、被試験デバイスが出力する信号の良否を判定してもよ ヽ。
[0011] また、データ信号と第 1フリップフロップが出力する信号とのいずれかを選択する第 2選択部と、クロック信号と第 2フリップフロップが出力する信号とのいずれかを選択す る第 3選択部と、第 2選択部が出力する信号を基準クロックに基づくタイミングで取得 する第 3フリップフロップと、第 3選択部が出力する信号を基準クロックに基づくタイミ ングで取得する第 4フリップフロップとを更に備え、判定部は、データ信号およびクロ ック信号を出力する被試験デバイスを試験する場合において、第 2選択部により第 1 フリップフロップが出力する信号を選択させた結果第 3フリップフロップから出力され る信号値を期待値と比較した結果に基づいて被試験デバイスが出力する信号の良 否を判定し、データ信号およびクロック信号に代えて第 1データ信号および第 2デー タ信号を出力する他の被試験デバイスを試験する場合において、第 2選択部により 第 1データ信号を選択させ、第 3選択部により第 2データ信号を選択させた結果第 3 フリップフロップおよび第 4フリップフロップ力も出力される信号値をそれぞれ期待値と 比較した結果に基づいて他の被試験デバイスが出力する信号の良否を判定してもよ い。
本発明の第 2の形態においては、被試験デバイスを試験する試験方法であって、 試験装置の基準クロックを発生する基準クロック発生段階と、被試験デバイスが出力 するデータ信号を第 1可変遅延回路により指定した時間遅延させて遅延データ信号 として出力する第 1可変遅延段階と、被試験デバイスが出力する、データ信号を取得 すべきタイミングを示すクロック信号を第 2可変遅延回路により指定した時間遅延させ て第 1遅延クロック信号として出力する第 2可変遅延段階と、遅延データ信号を基準 クロックに基づくタイミングで第 1フリップフロップにより取得する第 1取得段階と、第 1 遅延クロック信号を基準クロックに基づくタイミングで第 2フリップフロップ取得する第 2 取得段階と、第 1フリップフロップおよび第 2フリップフロップが遅延データ信号および 第 1遅延クロック信号を信号の変化点のタイミングで取得するように第 1可変遅延回 路および第 2可変遅延回路の少なくとも一方の遅延量を調整する第 1遅延調整段階 と、第 3可変遅延回路によりクロック信号を指定した時間遅延させて第 2遅延クロック 信号として出力する第 3可変遅延段階と、第 1遅延調整段階により位相が調整された 第 1遅延クロック信号を第 2遅延クロック信号の変化タイミングで取得した結果に基づ いて第 3可変遅延回路の遅延量を調整することにより、第 1遅延クロック信号および 第 2遅延クロック信号の位相差を所望の位相差に調整する第 2遅延調整段階と、遅 延データ信号を第 2遅延クロック信号の変化タイミングで取得した結果に基づいて、 被試験デバイスが出力する信号の良否を判定する判定段階とを備える試験方法を 提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
発明の効果 [0013] 本発明によれば、ソース'シンクロナス 'クロッキングを採用した電子デバイスの良否 を精度良く判定することができる。
図面の簡単な説明
[0014] [図 1]図 1は、試験装置 10の全体構成を示す。
[図 2]図 2は、コンパレータ回路 135の機能構成を示す。
[図 3]図 3は、制御装置 150の機能構成を示す。
[図 4]図 4は、試験に先立つ調整処理および試験処理の流れを示すフローチャートで ある。
[図 5]図 5は、第 1の遅延調整の処理の流れを示すフローチャートである。
[図 6]図 6は、第 2の遅延調整の処理の流れを示すフローチャートである。
[図 7]図 7は、遅延量調整の対象となる信号のタイミングチャートを示す。
符号の説明
[0015] 10 試験装置
100 被試験デバイス
110 タイミング発生器
120 パターン発生器
130 波形整形器
132 ドライバ回路
135 コンパレータ回路
140 判定部
150 制御装置
200 基準クロック発生器
210 第 1可変遅延回路
220 第 2可変遅延回路
230 第 1フリップフロップ
240 第 2フリップフロップ
250 第 3フリップフロップ
260 第 4フリップフロップ 270 第 3可変遅延回路
272 ストローブ用可変遅延回路
275 調整用可変遅延回路
280 第 1選択部
285 第 4可変遅延回路
290 第 2選択部
295 第 3選択部
300 第 1遅延調整部
310 第 2遅延調整部
320 試験制御部
発明を実施するための最良の形態
[0016] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範隨こかかる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0017] 図 1は、試験装置 10の全体構成を示す。試験装置 10は、タイミング発生器 110と、 ノターン発生器 120と、波形整形器 130と、ドライバ回路 132と、コンパレータ回路 1 35と、判定部 140と、制御装置 150とを備え、半導体メモリデバイスなどである被試 験デバイス 100を試験することを目的とする。タイミング発生器 110は、周期クロックな どの基準クロックを発生させてパターン発生器 120に供給する。ノターン発生器 120 は、周期クロックに基づいて、被試験デバイス 100に入力する試験パターンのデータ 、被試験デバイス 100に入力するアドレス、および、被試験デバイス 100に入力する 制御コマンドを生成する。そして、パターン発生器 120は、これらのデータ、アドレス およびコマンドを波形整形器 130に出力する。また、パターン発生器 120は、試験パ ターンのデータを期待値データとして判定部 140にも出力する。
[0018] 波形整形器 130は、入力を受けた試験パターン、アドレスおよび制御コマンドを、 被試験デバイス 100に入力可能な信号波形に整形して、ドライバ回路 132を介して 被試験デバイス 100に供給する。コンパレータ回路 135は、被試験デバイス 100から データ信号を読み出す。被試験デバイス 100がソース ·シンクロナス ·クロッキングを 採用している場合には、コンパレータ回路 135は、被試験デバイス 100から供給を受 けたクロック信号に同期してデータ信号を読み出してもよい。そして、判定部 140は、 読み出されたデータ信号によって示されるデータを、パターン発生器 120から入力し た期待値データと比較する。読み出されたデータが期待値データと等しければ、判 定部 140は、被試験デバイス 100が良品である旨の試験結果を出力する。制御装置 150は、コンパレータ回路 135に対し各種の設定を行う。具体的には、制御装置 150 は、コンパレータ回路 135が精度良くデータ信号を読み出せるようにするため、コン パレータ回路 135内に設けられた可変遅延回路の遅延量を調整する。また、制御装 置 150は、被試験デバイス 100がソース ·シンクロナス ·クロッキングを採用して 、るか 否かに応じ、コンパレータ回路 135の動作を切り替える。
[0019] 図 2は、コンパレータ回路 135の機能構成を示す。コンパレータ回路 135は、基準 クロック発生器 200と、第 1可変遅延回路 210と、第 2可変遅延回路 220と、第 1フリツ プフロップ 230と、第 2フリップフロップ 240と、第 3フリップフロップ 250と、第 4フリップ フロップ 260と、第 3可変遅延回路 270と、第 1選択部 280と、第 4可変遅延回路 285 と、第 2選択部 290と、第 3選択部 295とを有する。基準クロック発生器 200は、試験 装置 10の基準クロックを発生する。基準クロック発生器 200は、タイミング発生器 110 など力も供給を受けた基準クロックをコンパレータ回路 135の各部に供給してもよい。 第 1可変遅延回路 210は、被試験デバイス 100が出力するデータ信号を指定した時 間遅延させて遅延データ信号として出力する。第 2可変遅延回路 220は、被試験デ バイス 100が出力する、データ信号を取得すべきタイミングを示すクロック信号を、指 定した時間遅延させて第 1遅延クロック信号として出力する。これらの可変遅延回路 の遅延量は、制御装置 150の説明において後述する第 1遅延調整部 300により設定 される。
[0020] 第 1フリップフロップ 230は、第 1可変遅延回路 210により出力される遅延データ信 号を、基準クロックに基づくタイミングで取得する。信号を取得するタイミングは、第 4 可変遅延回路 285による遅延量の分だけ基準クロックより遅れてもよい。同様に、第 2 フリップフロップ 240は、第 2可変遅延回路 220により出力される第 1遅延クロック信号 を、基準クロックに基づくタイミングで取得する。第 2選択部 290は、被試験デバイス 1 00が出力するデータ信号と、第 1フリップフロップ 230により出力される遅延データ信 号との何れかを選択して、第 3フリップフロップ 250に供給する。第 3フリップフロップ 2 50は、第 2選択部 290が出力する信号を基準クロックに基づくタイミングで取得し、判 定部 140に供給する。第 3選択部 295は、被試験デバイス 100が出力する他のデー タ信号と、第 3選択部 295により出力される第 1遅延クロック信号との何れかを選択し て、第 4フリップフロップ 260に供給する。第 4フリップフロップ 260は、第 3選択部 295 が出力する信号を基準クロックに基づくタイミングで取得し、判定部 140に供給する。 第 2選択部 290および第 3選択部 295は、何れの信号を選択するかを示す設定を、 後述の第 1遅延調整部 300、第 2遅延調整部 310および試験制御部 320から受けて ちょい。
[0021] 第 3可変遅延回路 270は、被試験デバイス 100から出力されたクロック信号を、指 定した時間遅延させて第 2遅延クロック信号として出力する。例えば、第 3可変遅延 回路 270は、第 2遅延クロック信号の位相を調整するための調整用可変遅延回路 27 5と、第 2遅延クロック信号による遅延データ信号のストローブ位置を変化させるため のストローブ用可変遅延回路 272とを有してもよい。第 1選択部 280は、基準クロック に基づく信号と第 2遅延クロック信号との何れを第 2フリップフロップ 240に供給する かを選択する。第 4可変遅延回路 285は、基準クロックを指定された遅延量遅延させ て第 1選択部 280に供給する。
[0022] なお、図 2では説明の明確化のため、データおよびクロックのそれぞれについて単 一の信号に基づく試験を行う場合について説明した。更に詳細な試験のためには、 これに代えて、コンパレータ回路 135は、データおよびクロックのそれぞれについて、 論理値が真である力否かを示す判定結果の第 1信号と、論理値が負であるか否かを 示す判定結果の第 2信号とを生成してもよい。この場合、第 1可変遅延回路 210は、 データについての第 1信号および第 2信号のそれぞれを遅延させる。同様に、第 2可 変遅延回路 220は、クロックについての第 1信号および第 2信号のそれぞれを遅延さ せる。また、第 1フリップフロップ 230は、データについての第 1信号および第 2信号を それぞれ取得し、第 2フリップフロップ 240は、クロックについての第 1信号および第 2 信号をそれぞれ取得する。このような構成によれば、論理値真と論理値負との過渡状 態を検出でき、後段の判定部 140による試験のノ リエーシヨンを広げることができる。
[0023] 図 3は、制御装置 150の機能構成を示す。制御装置 150は、第 1遅延調整部 300と 、第 2遅延調整部 310と、試験制御部 320とを有する。第 1遅延調整部 300は、基準 クロックに基づく信号を第 2フリップフロップ 240に供給するように第 1選択部 280を設 定する。また、第 1遅延調整部 300は、第 1フリップフロップ 230が出力する信号を選 択して第 3フリップフロップ 250に供給するように第 2選択部 290を設定する。また、第 1遅延調整部 300は、第 2フリップフロップ 240が出力する信号を選択して第 4フリツ プフロップ 260に供給するように第 3選択部 295を設定する。このように設定された状 態において、第 1遅延調整部 300は、第 1フリップフロップ 230および第 2フリップフロ ップ 240が遅延データ信号および第 1遅延クロック信号を信号の変化点のタイミング で取得するように第 1可変遅延回路 210および第 2可変遅延回路 220の少なくとも一 方の遅延量を調整する。
[0024] 調整の処理の具体例として、まず、第 1遅延調整部 300は、第 1可変遅延回路 210 および第 2可変遅延回路 220の遅延量をそれぞれ変化させながら第 1フリップフロッ プ 230および第 2フリップフロップ 240により複数回データ信号およびクロック信号を 取得させる。そして、第 1遅延調整部 300は、データ信号およびクロック信号の変化 前の値および変化後の値を取得した回数が略同一となる第 1可変遅延回路 210およ び第 2可変遅延回路 220の遅延量を検出して第 1可変遅延回路 210および第 2可変 遅延回路 220に設定する。これに代えて、第 1遅延調整部 300は、第 1可変遅延回 路 210および第 2可変遅延回路 220の一方、および、第 4可変遅延回路 285の遅延 量を調整してもよい。即ち例えば、第 1遅延調整部 300は、第 1可変遅延回路 210お よび第 4可変遅延回路 285の遅延量をそれぞれ変化させながら、第 1フリップフロッ プ 230および第 2フリップフロップ 240により複数回データ信号およびクロック信号を 取得させる。そして、第 1遅延調整部 300は、データ信号およびクロック信号の変化 前の値および変化後の値を取得した回数が略同一となる第 1可変遅延回路 210およ び第 4可変遅延回路 285の遅延量を検出して第 1可変遅延回路 210および第 4可変 遅延回路 285に設定してもよい。
[0025] 第 2遅延調整部 310は、位相の調整が完了した旨の通知を第 1遅延調整部 300か ら受けて動作を開始する。第 2遅延調整部 310は、第 2遅延クロック信号を第 2フリツ プフロップ 240に供給するように第 1選択部 280を設定する。また、第 2遅延調整部 3 10は、第 1フリップフロップ 230が出力する信号を選択して第 3フリップフロップ 250に 供給するように第 2選択部 290を設定したまま維持する。また、第 2遅延調整部 310 は、第 2フリップフロップ 240が出力する信号を選択して第 4フリップフロップ 260に供 給するように第 3選択部 295を設定したまま維持する。このように設定された状態で、 第 2遅延調整部 310は、第 1遅延調整部 300により位相が調整された第 1遅延クロッ ク信号を第 2遅延クロック信号の変化タイミングで取得した結果に基づいて第 3可変 遅延回路 270の遅延量を調整する。そして、第 2遅延調整部 310は、第 1遅延クロッ ク信号および第 2遅延クロック信号の位相差を所望の位相差に調整する。
[0026] 具体的な処理として、たとえば、第 2遅延調整部 310は、ストローブ用可変遅延回 路 272に対して予め定められた遅延量を設定した状態で調整用可変遅延回路 275 の遅延量を調整することにより、第 1遅延クロック信号および第 2遅延クロック信号の 変化点のタイミングが略等しくなるように設定してもよ 、。この設定の後にストローブ用 可変遅延回路 272による遅延を略 0に戻すと、第 1遅延クロック信号および第 2遅延 クロック信号の間にはストローブ用可変遅延回路 272による遅延量に対応する位相 差を生じさせることができる。
[0027] 試験制御部 320は、位相の調整が完了した旨の通知を第 2遅延調整部 310から受 けて動作を開始する。試験制御部 320は、第 2遅延クロック信号を第 2フリップフロッ プ 240に供給するように第 1選択部 280を設定したまま維持する。また、試験制御部 320は、第 1フリップフロップ 230が出力する信号を選択して第 3フリップフロップ 250 に供給するように第 2選択部 290を設定したまま維持する。また、試験制御部 320は 、第 2フリップフロップ 240が出力する信号を選択して第 4フリップフロップ 260に供給 するように第 3選択部 295を設定したまま維持する。このように設定された状態で、試 験制御部 320は、被試験デバイス 100により出力されるデータ信号を順次取り込む。 試験制御部 320は、ストローブ用可変遅延回路 272の遅延量を調整することによつ て第 2遅延クロック信号を更に遅延させ、被試験デバイス 100のタイミング試験を行つ てもよい。これにより、予め定められた基準範囲内の信号遅延が発生しても被試験デ バイス 100が正常動作可能力否かを試験できる。
[0028] 図 4は、試験に先立つ調整処理および試験処理の流れを示すフローチャートであ る。まず、試験装置 10は、被試験デバイス 100の種類を判別する（S400)。被試験 デバイス 100の種類は、エンジニアによる入力に基づいて試験装置 10に予め設定さ れていてもよいし、被試験デバイス 100から出力される識別信号などに応じ試験装置 10が自動的に判別してもよい。被試験デバイス 100がソース'シンクロナス 'クロツキ ングを採用していることを条件に（S410 : YES)、第 1遅延調整部 300は、第 1の遅延 調整を行う（S420)。第 1の遅延調整によって、第 1フリップフロップ 230および第 2フ リップフロップ 240が遅延データ信号および第 1遅延クロック信号を信号の変化点の タイミングで取得するように第 1可変遅延回路 210および第 2可変遅延回路 220が調 整される。
[0029] 次に第 2遅延調整部 310は、第 2の遅延調整を行う（S430)。第 2の遅延調整によ つて、第 1遅延クロック信号および第 2遅延クロック信号の位相差が所望の位相差とな るように、第 3可変遅延回路 270が調整される。具体的には、第 2遅延調整部 310は 、第 1遅延クロック信号の Hレベル期間または Lレベル期間の略中間点に第 2遅延ク ロック信号の変化タイミングが位置するように第 3可変遅延回路 270の遅延量を調整 してもよい。これにより、第 2遅延クロック信号の位相を、ストローブ用可変遅延回路 2 72に遅延量が設定されて 、な 、状態にぉ 、てはデータ信号を最も取り込み易 、位 相とすることができ、この位相を基準としたそれぞれのストローブ位置について試験を 可能とすることができる。
[0030] 次に、試験制御部 320および判定部 140は、被試験デバイス 100の試験処理を行 う（S440)。具体的には、まず、試験制御部 320は、第 2遅延クロック信号を第 2フリツ プフロップ 240に供給するように第 1選択部 280を設定したまま維持する。また、試験 制御部 320は、ストローブ用可変遅延回路 272の遅延量を調整することによりスト口 ーブ位置を様々な位置に調整する。そして、判定部 140は、ストローブ用可変遅延 回路 272の遅延量を変化させながら遅延データ信号を第 2遅延クロック信号の変化 タイミングで取得した結果に基づいて、被試験デバイス 100の良否を判定する。具体 的には、判定部 140は、第 2選択部 290により第 1フリップフロップ 230が出力する信 号を選択させた結果第 3フリップフロップ 250から出力される信号値を期待値と比較 した結果に基づいて被試験デバイス 100が出力する信号の良否を判定する。
[0031] 一方で、被試験デバイス 100がソース'シンクロナス 'クロッキングを採用していない 場合、即ち、図 1に例示した被試験デバイス 100ではない他の被試験デバイスが試 験装置 10に搭載されたことを条件に（S410 :NO)、試験制御部 320および判定部 1 40は、この被試験デバイスの試験処理を行う（S450)。このような種類の被試験デバ イスは、データ信号およびクロック信号に代えて第 1データ信号および第 2データ信 号を出力する。試験制御部 320は、第 2選択部 290により第 1データ信号を選択させ 、第 3選択部 295により第 2データ信号を選択させる。そして、判定部 140は、この結 果第 3フリップフロップ 250および第 4フリップフロップ 260から出力される信号値をそ れぞれ期待値と比較した結果に基づいて被試験デバイス 100が出力する信号の良 否を判定する。
[0032] 図 5は、第 1の遅延調整の処理の流れを示すフローチャートである。第 1遅延調整 部 300は、基準クロックに基づく信号を第 2フリップフロップ 240に供給するように第 1 選択部 280を設定する（S500)。また、第 1遅延調整部 300は、第 1フリップフロップ 2 30が出力する信号を選択して第 3フリップフロップ 250に供給するように第 2選択部 2 90を設定する。また、第 1遅延調整部 300は、第 2フリップフロップ 240が出力する信 号を選択して第 4フリップフロップ 260に供給するように第 3選択部 295を設定する。 次に、第 1遅延調整部 300は、第 1可変遅延回路 210および第 2可変遅延回路 220 の少なくとも一方の遅延量を変更するべく以下の処理を行う。
[0033] まず、第 1遅延調整部 300は、第 1可変遅延回路 210および第 2可変遅延回路 22 0の少なくとも一方に所定の遅延量を設定する（S510)。具体的には、第 1可変遅延 回路 210は、被試験デバイス 100が出力するデータ信号を指定した時間遅延させて 遅延データ信号として出力する（S520)。また、第 2可変遅延回路 220は、被試験デ バイス 100が出力する、データ信号を取得すべきタイミングを示すクロック信号を、指 定した時間遅延させて第 1遅延クロック信号として出力する（S530)。第 1フリップフロ ップ 230は、遅延データ信号を基準クロックに基づくタイミングで取得する（S540)。 第 2フリップフロップ 240は、第 1遅延クロック信号を基準クロックに基づくタイミングで 取得する（S550)。遅延データ信号および第 1遅延クロック信号の取得回数が所定 回数に達するまで以上の処理を繰り返す (S560)。
[0034] 遅延データ信号および第 1遅延クロック信号の取得回数が所定回数に達すると（S 560 : YES)、第 1遅延調整部 300は、遅延データ信号および第 1遅延クロック信号 の位相調整が完了したカゝ否かを判断する（S570)。例えば、第 1遅延調整部 300は 、データ信号およびクロック信号の変化前の値および変化後の値を取得した回数が 略同一となった場合に、遅延データ信号および第 1遅延クロック信号の位相調整が 完了したと判断してもよい。位相調整が完了していなければ (S570 : NO)、第 1遅延 調整部 300は S510に処理を戻して第 1可変遅延回路 210および第 2可変遅延回路 220の遅延量を変更させる。位相調整が完了すると（S570 : YES)、本図の処理を 終了する。
[0035] 図 6は、第 2の遅延調整の処理の流れを示すフローチャートである。位相の調整が 完了した旨の通知を第 1遅延調整部 300から受けて、第 2遅延調整部 310は以下の 処理を開始する。まず、第 2遅延調整部 310は、第 2遅延クロック信号を第 2フリップ フロップ 240に供給するように第 1選択部 280を設定する（S600)。また、第 2遅延調 整部 310は、第 1フリップフロップ 230が出力する信号を選択して第 3フリップフロップ 250に供給するように第 2選択部 290を設定したまま維持する。また、第 2遅延調整 部 310は、第 2フリップフロップ 240が出力する信号を選択して第 4フリップフロップ 2 60に供給するように第 3選択部 295を設定したまま維持する。
[0036] 次に、第 2遅延調整部 310は、ストローブ用可変遅延回路 272に対して予め定めら れた遅延量を設定する（S610)。この状態で第 2遅延調整部 310は、調整用可変遅 延回路 275の遅延量を調整するべく以下の処理を行う。まず、第 2遅延調整部 310 は、調整用可変遅延回路 275に所定の遅延量を設定する（S620)。そして、第 2可 変遅延回路 220は、被試験デバイス 100が出力する、データ信号を取得すべきタイミ ングを示すクロック信号を指定した時間遅延させて第 1遅延クロック信号として出力す る（S630)。また、第 3可変遅延回路 270は、クロック信号を指定した時間遅延させて 第 2遅延クロック信号として出力する（S640)。第 2フリップフロップ 240は、第 1遅延ク ロック信号を第 2遅延クロック信号によって指定されたタイミングで取得する（S650)。 第 1遅延クロック信号の取得回数が所定回数に達するまで以上の処理を繰り返す (s
660)。
[0037] 第 1遅延クロック信号の取得回数が所定回数に達すると（S660 : YES)、第 2遅延 調整部 310は、第 2遅延クロック信号の位相調整が完了した力否かを判断する（S67 0)。例えば、第 2遅延調整部 310は、クロック信号の変化前の値および変化後の値 を取得した回数が略同一となった場合に、第 2遅延クロック信号の位相調整が完了し たと判断してもよい。位相調整が完了していなければ (S670 : NO)、第 2遅延調整部 310は S610に処理を戻して第 3可変遅延回路 270の遅延量を変更させる。位相調 整が完了すると（S670 : YES)、本図の処理を終了する。
[0038] 図 7は、遅延量調整の対象となる信号のタイミングチャートを示す。被試験デバイス 100によって出力されるデータ信号は第 1可変遅延回路 210によって遅延されて遅 延データ信号として出力される。一方、被試験デバイス 100によって出力されるクロッ ク信号は第 2可変遅延回路 220によって遅延されて第 1遅延クロック信号として出力 される。第 2遅延クロック信号は、第 3可変遅延回路 270により、第 1遅延クロック信号 と所望の位相差に調整される。このよう〖こ第 2遅延クロック信号はクロック信号と同期し ているので、被試験デバイス 100の出力信号にジッタが発生した場合であっても試験 の精度を維持することができる。また、ストローブ用可変遅延回路 272によってスト口 ーブ遅延が最小に設定されると、第 2遅延クロック信号の変化点が早まる。ストローブ 用可変遅延回路 272によってストローブ遅延が最大に設定されると、第 2遅延クロック 信号の変化点が遅れる。このように、被試験デバイス 100から出力されるクロック信号 を基準にストローブ位置を調整できるので、被試験デバイス 100のタイミング試験に おける良否判定の精度を高めることができる。
[0039] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から 明らかである。

Claims

請求の範囲
[1] 被試験デバイスを試験する試験装置であって、
当該試験装置の基準クロックを発生する基準クロック発生器と、
前記被試験デバイスが出力するデータ信号を指定した時間遅延させて遅延データ 信号として出力する第 1可変遅延回路と、
前記被試験デバイスが出力する、前記データ信号を取得すべきタイミングを示すク ロック信号を指定した時間遅延させて第 1遅延クロック信号として出力する第 2可変遅 延回路と、
前記遅延データ信号を前記基準クロックに基づくタイミングで取得する第 1フリップ フロップと、
前記第 1遅延クロック信号を前記基準クロックに基づくタイミングで取得する第 2フリ ップフロップと、
前記第 1フリップフロップおよび前記第 2フリップフロップが前記遅延データ信号お よび前記第 1遅延クロック信号を信号の変化点のタイミングで取得するように前記第 1 可変遅延回路および前記第 2可変遅延回路の少なくとも一方の遅延量を調整する第 1遅延調整部と、
前記クロック信号を指定した時間遅延させて第 2遅延クロック信号として出力する第 3可変遅延回路と、
第 1遅延調整部により位相が調整された前記第 1遅延クロック信号を前記第 2遅延 クロック信号の変化タイミングで取得した結果に基づいて前記第 3可変遅延回路の遅 延量を調整することにより、前記第 1遅延クロック信号および前記第 2遅延クロック信 号の位相差を所望の位相差に調整する第 2遅延調整部と、
前記遅延データ信号を前記第 2遅延クロック信号の変化タイミングで取得した結果 に基づいて、前記被試験デバイスが出力する信号の良否を判定する判定部と を備える試験装置。
[2] 前記基準クロックに基づく信号と、前記第 2遅延クロック信号とのいずれを前記第 2 フリップフロップに供給するかを選択する第 1選択部を更に備え、
前記第 1遅延調整部は、前記基準クロックに基づく信号を前記第 2フリップフロップ に供給するように前記第 1選択部を設定した状態で、前記第 1可変遅延回路および 前記第 2可変遅延回路の遅延量を調整し、
前記第 2遅延調整部は、前記第 2遅延クロック信号を前記第 2フリップフロップに供 給するように前記第 1選択部を設定した状態で、前記第 3可変遅延回路の遅延量を 設定し、
前記判定部は、前記第 2遅延クロック信号を前記第 2フリップフロップに供給するよ うに前記第 1選択部を設定した状態で、前記被試験デバイスが出力する信号の良否 を判定する
請求項 1に記載の試験装置。
[3] 前記第 1遅延調整部は、
前記第 1可変遅延回路および前記第 2可変遅延回路の遅延量をそれぞれ変化さ せながら前記第 1フリップフロップおよび前記第 2フリップフロップにより複数回前記デ ータ信号および前記クロック信号を取得させ、
前記データ信号および前記クロック信号の変化前の値および変化後の値を取得し た回数が略同一となる前記第 1可変遅延回路および前記第 2可変遅延回路の遅延 量を検出して前記第 1可変遅延回路および前記第 2可変遅延回路に設定する 請求項 2に記載の試験装置。
[4] 前記第 2遅延調整部は、前記第 1遅延クロック信号の Hレベル期間または Lレベル 期間の略中間点に前記第 2遅延クロック信号の変化タイミングが位置するように前記 第 3可変遅延回路の遅延量を調整する請求項 2に記載の試験装置。
[5] 前記第 3可変遅延回路は、前記第 2遅延クロック信号の位相を調整するための調整 用可変遅延回路と、前記第 2遅延クロック信号による前記遅延データ信号のストロー ブ位置を変化させるためのストローブ用可変遅延回路とを有し、
前記第 2遅延調整部は、前記ストローブ用可変遅延回路に対して予め定められた 遅延量を設定した状態で前記調整用可変遅延回路の遅延量を調整することにより、 前記第 1遅延クロック信号および前記第 2遅延クロック信号の位相差を所望の位相差 に調整し、
前記判定部は、前記ストローブ用可変遅延回路の遅延量を変化させながら前記遅 延データ信号を前記第 2遅延クロック信号の変化タイミングで取得した結果に基づい て、前記被試験デバイスが出力する信号の良否を判定する
請求項 2に記載の試験装置。
[6] 前記データ信号と前記第 1フリップフロップが出力する信号とのいずれかを選択す る第 2選択部と、
前記クロック信号と前記第 2フリップフロップが出力する信号とのいずれかを選択す る第 3選択部と、
前記第 2選択部が出力する信号を前記基準クロックに基づくタイミングで取得する 第 3フリップフロップと、
前記第 3選択部が出力する信号を前記基準クロックに基づくタイミングで取得する 第 4フリップフロップと
を更に備え、
前記判定部は、
前記データ信号および前記クロック信号を出力する前記被試験デバイスを試験す る場合において、前記第 2選択部により前記第 1フリップフロップが出力する信号を選 択させた結果前記第 3フリップフロップ力 出力される信号値を期待値と比較した結 果に基づいて前記被試験デバイスが出力する信号の良否を判定し、
前記データ信号および前記クロック信号に代えて第 1データ信号および第 2データ 信号を出力する他の被試験デバイスを試験する場合において、前記第 2選択部によ り前記第 1データ信号を選択させ、前記第 3選択部により前記第 2データ信号を選択 させた結果前記第 3フリップフロップおよび前記第 4フリップフロップから出力される信 号値をそれぞれ期待値と比較した結果に基づいて前記他の被試験デバイスが出力 する信号の良否を判定する
請求項 2に記載の試験装置。
[7] 被試験デバイスを試験する試験方法であって、
試験装置の基準クロックを発生する基準クロック発生段階と、
前記被試験デバイスが出力するデータ信号を第 1可変遅延回路により指定した時 間遅延させて遅延データ信号として出力する第 1可変遅延段階と、 前記被試験デバイスが出力する、前記データ信号を取得すべきタイミングを示すク ロック信号を第 2可変遅延回路により指定した時間遅延させて第 1遅延クロック信号と して出力する第 2可変遅延段階と、
前記遅延データ信号を前記基準クロックに基づくタイミングで第 1フリップフロップに より取得する第 1取得段階と、
前記第 1遅延クロック信号を前記基準クロックに基づくタイミングで第 2フリップフロッ プ取得する第 2取得段階と、
前記第 1フリップフロップおよび前記第 2フリップフロップが前記遅延データ信号お よび前記第 1遅延クロック信号を信号の変化点のタイミングで取得するように前記第 1 可変遅延回路および前記第 2可変遅延回路の少なくとも一方の遅延量を調整する第 1遅延調整段階と、
第 3可変遅延回路により前記クロック信号を指定した時間遅延させて第 2遅延クロッ ク信号として出力する第 3可変遅延段階と、
第 1遅延調整段階により位相が調整された前記第 1遅延クロック信号を前記第 2遅 延クロック信号の変化タイミングで取得した結果に基づいて前記第 3可変遅延回路の 遅延量を調整することにより、前記第 1遅延クロック信号および前記第 2遅延クロック 信号の位相差を所望の位相差に調整する第 2遅延調整段階と、
前記遅延データ信号を前記第 2遅延クロック信号の変化タイミングで取得した結果 に基づいて、前記被試験デバイスが出力する信号の良否を判定する判定段階と を備える試験方法。
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