WO2007118540A1 - Schneller cmos-stromspiegel - Google Patents

Schneller cmos-stromspiegel Download PDF

Info

Publication number
WO2007118540A1
WO2007118540A1 PCT/EP2007/001322 EP2007001322W WO2007118540A1 WO 2007118540 A1 WO2007118540 A1 WO 2007118540A1 EP 2007001322 W EP2007001322 W EP 2007001322W WO 2007118540 A1 WO2007118540 A1 WO 2007118540A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
current
current mirror
input
attenuation
Prior art date
Application number
PCT/EP2007/001322
Other languages
English (en)
French (fr)
Inventor
Udo Karthaus
Peter Kolb
Original Assignee
Atmel Germany Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Atmel Germany Gmbh filed Critical Atmel Germany Gmbh
Publication of WO2007118540A1 publication Critical patent/WO2007118540A1/de

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only

Definitions

  • the invention relates to a CMOS current mirror according to the preamble of claim 1.
  • CMOS current mirror is known per se, for example from Tietze / Schenk, "Halbleiterscenstechnik, ISBN 3-540-19475-4, 9th ed., Springer-Verlag Berlin / Heidelberg / New York, p. 96 and 97. Further, the publication "A Novel High Speed Current Mirror Compensation Technique and Application", Thart Fah Voo, Toumazou, C, IEEE International Symposium on Circuits and Systems; 1995, vol. 3, 28 April to 3 May 1995, pages: 2108 to 2111, a current mirror with a resistance between the gate terminals of input and output transistors is known Also, current mirrors with cascode transistors for increasing the output resistance are known Various CMOS current mirrors are also disclosed in US 2004/0056708 A1.
  • CMOS current mirror The principle of operation of a CMOS current mirror is based on operating the input transistor and the output transistor with the same gate-source voltage in the saturation region. If the two transistors are identical, the same currents flow in their conductivity paths. In this case, a conductivity path is understood in each case to mean a current path which connects the drain and source of a MOS transistor, including channel and possibly existing drift regions. If transistors with different transistor geometries are used in the input branch and in the output branch, the quotient W2 * li / l2 * wi determines the quotient of output current intensity and input current intensity, which is also referred to as current transformation ratio.
  • w denotes in each case the channel width, 1 the channel length, the index 1 the input transistor and the index 2 the output transistor.
  • current mirrors allow generation of integer multiples or fractions of the input current by connecting in parallel a corresponding number of identical transistors to the output transistor or the input transistor.
  • Changes in the input current are not formed without delay, but with a certain delay in the output current, which depends on the transitions gm of the transistors, ie on the quotients of drain currents in the counter and gate-source voltages in the denominator, and of gate-source Depend on capacitances of the transistors. This delay is disturbing for some applications.
  • High rates of change in output current are required, for example, in high-speed digital DACs (DACs) and laser drivers in CD and / or DVD devices for fast writes.
  • DACs digital DACs
  • the invention is not limited to such applications. Rather, DACs have found wide use, so the invention can be used anywhere where such DACs have a current output and must be reasonably fast.
  • the following list includes a few examples, but is not exhaustive: low-cost instrumentation, programmable voltage sources and power sources, automotive instrumentation, precision motion control such as in the printing industry, automotive regulators, digitally programmable current loops as used in telecommunications, Programmable logic controllers, input / output cards, mobile phones, high-speed digital / analogue testers, pagers, fiber optic switching exchanges,
  • VCO control voltage controlled oscillators
  • Current mirrors are otherwise diverse in the design of integrated circuits used, for example, for powering circuit parts such as amplifiers or mixers, for analog signal processing, or as an interface between two circuits, because a transmission of currents to disturbances of a reference potential is less sensitive than a transmission of voltages.
  • the rise and settling time of the output current depends on a change in the input current from the value of the resistor and the current.
  • the optimum resistance changes with the current and therefore always has to be adjusted.
  • the object of the invention is to specify a current mirror with which input currents with short rise times and high amplification can be reflected in output currents.
  • a large gain is understood to mean a gain of 10 times to 20 times.
  • the first further transistor allows a fast charging of the gate terminals of the input and output transistors of the current mirror.
  • a current can be derived from the common gate node of the input and output transistors, although the gate terminals of these two transistors receive no currents.
  • This current mirror has as an advantage shorter rise times than the current mirrors known from the publication "Semiconductor Circuit Technology" mentioned above Compared to the current mirror operating with an ohmic resistance between the gate terminals of the input transistors and output transistors, the current mirror presented here has the advantage that no adaptation to the current intensity is required.
  • the current mirror has a snubber network of snubber transistors connected to the power input and the reference potential terminal.
  • the attenuation network comprises a first attenuation transistor, a second attenuation transistor and a third attenuation transistor, wherein a conductivity path of the first attenuation transistor is located between the current input and the reference potential terminal, a conductivity path of the second attenuation transistor between the supply potential terminal and a gate terminal of the first attenuation transistor, a conductivity path of the third attenuation transistor between the gate terminal of the first attenuation transistor and the reference potential terminal is a gate terminal of the second attenuation transistor is connected to the current input and a gate terminal of the third attenuation transistor is connected to the gate terminal of the first attenuation transistor.
  • the damping network of the damping transistors behaves similar to a series circuit of two NMOS diodes and reduces the input resistance of the current mirror at the current input I_in.
  • a MOS diode is understood as a MOS transistor with a connected drain and gate.
  • the three snubber transistors attenuate said overshoot.
  • An alternative embodiment is characterized in that the attenuation network comprises a series connection of two transistor diodes, which lies between the current input and the reference potential terminal. Such a current mirror with only two transistors behaves similar to the CMOS current mirror with the three transistor damping network.
  • the current mirror has an output cascode transistor whose conductivity path lies between the current output and the conductivity path of the output transistor. Due to the output cascode transistor, this current mirror has an increased output resistance. It is also preferred that a gate terminal of the output cascode transistor is connected to the current input.
  • a further preferred embodiment is characterized in that the current mirror has a current input with a main current input and an auxiliary current input and an input cascode transistor, wherein the conductivity path of the input cascode transistor is connected at one end to the main current input and forms the auxiliary current input with the other end , Gate terminals of the input cascode transistor and the output cascode transistor are connected together and connected to a cascode control terminal; and the gate terminal of the first further transistor is connected to the auxiliary power input.
  • This configuration is characterized by a reduction of the input voltage of two gate-source voltages required for operation at the current input or at the main current input I_in to a gate-source voltage.
  • this embodiment also has an increased output resistance.
  • the CMOS current mirror has a plurality of output transistors whose conductivity paths are connected to the reference potential terminal and each of which feeds a current output with an output current and whose gate terminals are connected to the common gate node. In this way, a multiple of the input current can be generated as output current.
  • the current mirror has a disable input which is connected to a gate terminal of at least one disable transistor and wherein a conductivity path of the disable transistor between the current input and the reference potential terminal or between the common gate node and the reference potential connection is located.
  • An alternative embodiment is characterized by two disable transistors, wherein the disable input is connected to a gate terminal of the first disable transistor and a gate terminal of the second disable transistor, wherein a conductivity path of the first disable transistor between the Current input and the reference potential terminal is located and a conductivity path of the second disable transistor between the common gate node and the reference potential terminal is located.
  • a further preferred refinement is characterized in that the current mirror has at least one attenuation part.
  • Network having a connection path to the common gate node, wherein the connection path has a controllable resistor.
  • Another embodiment has a plurality of attenuation sub-networks, each having a connection path to the common gate node, wherein each connection path has a controllable resistor.
  • the damping can be varied in a controlled manner.
  • Attenuator sub-networks have additional attenuator transistors, and switches as controllable resistors. The more switches are closed, the shorter the rise time and the less damping the current mirror has. By switching on or off individual, discrete sub-networks, the damping effect can be set in stages.
  • a preferred embodiment is characterized in that the controllable resistor is realized as operated in the resistance region MOS transistor.
  • this embodiment allows infinitely variable adjustment of the attenuating effect of a single attenuation sub-network.
  • Figure 1 shows a first embodiment of a current mirror with the features of the invention
  • FIG. 2 shows the current mirror from FIG. 1 with a first embodiment of an attenuation network
  • FIG. 3 shows the current mirror from FIG. 1 with a second embodiment of an attenuation network
  • FIG. 4 shows the current mirror from FIG. 2 with an output cascode transistor
  • FIG. 5 shows an embodiment with a low-voltage cascode
  • FIG. 6 shows an embodiment with multiple outputs (power bank);
  • Figure 7 shows an embodiment with additional disable transistors that allow fast shutdown
  • Figure 8 shows an embodiment with a discretely tunable damping
  • Figure 9 shows an embodiment with a continuously tunable damping.
  • CMOS current mirror 10 with a current input I_in, an input transistor 12, a reference potential terminal 14, a current output I_out and an output transistor 16.
  • the conductivity path of the Input transistor 12 is connected between the first current input I_in and the reference potential terminal 14.
  • the conductivity path of the output transistor 16 lies between the current output I_out and the reference potential terminal 14.
  • Gate terminals of both transistors 12, 16 are connected to a common gate. Node 18 connected.
  • the current mirror 10 also has a supply potential connection 20.
  • a first further transistor 22 has a conductivity path which lies between the supply potential terminal 20 and the gate node 18.
  • the gate terminal 24 of the first further transistor 22 is connected to the current input I_in.
  • the conductivity path of a second further transistor 26 is located between the gate node 18 and the reference potential terminal 14.
  • the gate terminal 28 of the second further transistor 26 is also connected to the gate node 18.
  • the first further transistor 22 connected as a source follower accelerates the charging of the gate node 18 with increasing current via the current input I_in.
  • the first further transistor 22 acts dynamically similar to a beta helper in bipolar current mirrors.
  • the gate terminals of the input transistor 12 and the output transistor 16 do not receive a DC current.
  • the second further transistor 26 is provided.
  • the second further transistor 26 is connected in the embodiment of FIG. 1 with a gate terminal 28 connected to the gate node 18 as a diode.
  • the second further transistor 26 could also be connected in source circuit with a suitable bias voltage at the gate terminal 28. Then the current mirror 10 would be slower.
  • the illustrated diode circuit of the second further transistor 26 has the Advantage that add the slopes gm of the two other transistors 22 and 26.
  • the current mirror 10 according to FIG. 1 has, compared with the known current mirrors, a greatly shortened rise time of the output current after an increase in the input current. However, it tends to overshoot and ring.
  • the CMOS current mirror 11 illustrated in FIG. 2 has a first embodiment of an attenuation network comprising attenuation transistors 30, 32 and 34, which is connected to the current input I_in and the reference potential terminal 14.
  • a conductivity path of the first damping transistor 30 is connected to the current input I_in and the reference potential terminal 14.
  • a conductivity path of the second attenuation transistor 32 is connected between the supply potential terminal 20 and a gate terminal 36 of the first attenuation transistor 30.
  • a conductivity path of the third attenuation transistor 34 is connected between the gate terminal 36 of the first attenuation transistor 30 and Furthermore, a gate terminal 38 of the second attenuation transistor 32 is connected to the current input I_in and a gate terminal 40 of the third attenuation transistor 34 is connected to the gate terminal 36 of the first attenuation transistor 32.
  • the CMOS current mirror 11 is based on the CMOS current mirror 10 and also has the elements 12 to 28. This also applies to the further embodiments of CMOS current mirrors shown in FIGS. 3 to 9.
  • like reference numerals designate like elements.
  • the attenuation network of the three attenuation transistors 30, 32, 34 behaves similar to a series circuit of two NMOS diodes and reduces the input resistance of the current mirror 11 at the current input I_in.
  • the three snubber transistors 30, 32 and 34 attenuate said overshoot.
  • the current flowing into the current input I_in input current is divided depending on the size of the snubber transistor 30 and the input transistor 12 in a certain ratio to these transistors 30, 12. This ratio determines the damping. The more current flowing through the damping transistor 30, the stronger the damping. The more current flows through the input transistor 12, the shorter the delay, with which a current increase in the output current follows a current increase in the input current of the current mirror 10. However, as the rise time becomes shorter, the attenuation also decreases, so that the dimensioning of the resistors 10, 12 always represents a compromise.
  • FIG. 3 shows a CMOS current mirror 13 in which the attenuation network has a series connection of two diodes 42, 44, which lies between the current input I_n and the reference potential terminal 14.
  • the diodes 42, 44 are preferably realized as transistor diodes 42, 44 with short-circuited gate connection and drain connection.
  • the CMOS current mirror 13 behaves similarly to the CMOS current mirror 11.
  • FIG. 4 shows a CMOS current mirror 15, which differs from the CMOS current mirror 10 by an output cascode transistor 46.
  • a gate terminal 48 of the output cascode transistor 46 is connected to the current input I_n, and the conductivity path of the output cascode transistor 46 is connected between the current output I_out and the conductivity path of the output transistor 16.
  • the output cascode transistor 46 reduces the controllability of the current output I_out. Therefore, the voltage at the current output I_out at the current mirror 15 must be higher than at the current mirror 10 in order to avoid that the output cascode transistor 46 operates in the triode region.
  • FIG. 5 shows a CMOS current mirror 17, in which the current input has a main current input I_in and an auxiliary current input I_bias as well as an input cascode transistor 50.
  • the conductivity path of the input cascode transistor 50 is connected at one end 52 to the main current input I_in, while the other end
  • the gate terminal 54 of the input cascode transistor 50 is connected to the gate terminal 48 of the output cascode transistor 46 and connected to a cascode control terminal V_casc. Furthermore, the gate terminal 24 of the first further transistor 22, together with the gate terminal 38 of the second attenuation transistor 32, is connected to the auxiliary current input I_bias.
  • n is the transmission ratio of the current mirror 17, with the resulting auxiliary currents I_bias and n- x_I_bias and the cascode transistors 46, 50, the input voltage of two drain-source voltages required at the current input or at the main current input I_in becomes drain-source Voltage reduced.
  • the current mirror 17, just like the current mirror 15 from FIG. 4, has an increased output resistance compared to the current mirrors 10 of FIGS. 1-3.
  • FIG. 6 shows a current mirror 19 with a plurality of outputs I_outl, I_out2, I_out3, each output I_outl, I_out2, I_out3 has its own output transistor 16, 56, 58 whose conductivity path is connected to the reference potential terminal 14 and whose gate terminal is connected to the common gate node 18, respectively.
  • Each output transistor 16, 56, 58 each feeds a current output I_outl, I_out2, I_out3 with an output current.
  • the current mirror 19 may have any other number of output transistors instead of three output transistors 16, 56, 58.
  • the illustrated embodiment of such a CMOS current mirror 19 serving as a current bank with a plurality of outputs I_outl, I_out2, I_out3 is based on the current mirror 11 from FIG. 2.
  • the embodiment with multiple outputs not only with the current mirror 11, but also with the other current mirrors 10, 13, 15, 17 and the below to be explained embodiments of current mirrors can be combined.
  • FIG. 7 shows a CMOS current mirror 21 with an additional disable input 60, which is connected to a gate terminal of a first disable transistor 62 and to a gate terminal of a second disable transistor 64.
  • a conductivity path of the first disable transistor 60 lies between the current input I_in and the reference potential terminal 14, while a conductivity path of the second disable transistor 64 lies between the common gate node 18 and the reference potential terminal 14.
  • the disable terminal 60 with the two disable transistors 62 and 64 can be combined with any other of the present in this application current mirror.
  • FIG. 8 shows a CMOS current mirror 23 which, in addition to the previously described damping network of damping transistors 30, 32, 34, further attenuation sub-networks 66, 68, 70 of additional attenuation transistors 30.1, 30.2, 30.3, 32.1, 32.2 , 32.3, 34.1, 34.2, 34.3.
  • Network 66, 68, 70 has in each case a connection path 72, 74, 76 to the common gate node 18.
  • Each connection path 72, 74, 76 has a controllable resistance.
  • the controllable resistor is a respective switch 78, 80, 82, with which the connection path 72, 74, 76 can be separated.
  • the controllable resistance is in each case digitally reversible or switchable between a low value when the switch 78, 80, 82 is closed and a theoretically infinite value when the switch 78, 80, 82 is open.
  • the attenuation can be varied.
  • the switch 78 is closed, the associated attenuation transistors 30.1, 32.1, 34.1 are effectively connected in parallel with the transistors 12, 16, 26.
  • the switch 78 open, the associated transistors 30.1, 32.1, 34.1 are effectively connected in parallel with the damping transistors 30, 32, 34 of a permanently acting damping network.
  • FIG. 9 An embodiment which allows this is shown in FIG. 9 as CMOS current mirror 25.
  • the embodiment of FIG. 9 has an additional attenuation sub-network 81, which is connected via a connection path 83 to the common gate node 18 and has attenuation transistors 30.1, 32.1, 34.1.
  • the connection path 83 has a MOS transistor 84 which, when operated in its resistance region, constitutes a controllable resistor.
  • the setting of a low resistance corresponds in effect to the closing of a switch in the embodiment of Figure 8.
  • the setting of a high resistance qualitatively corresponds to the opening of a switch in the embodiment of Figure 8.
  • the controllable Resistor 84 in the subject of FIG. 9 also a continuous adjustment of intermediate values.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Amplifiers (AREA)

Abstract

Vorgestellt wird ein CMOS-Stromspiegel (10) mit einem Stromeingang (I_in), einem Eingangs-Transistor (12), dessen Leitfähigkeitstrecke zwischen dem Stromeingang (I_in) und einem Bezugspotenzial-Anschluss (14) liegt, einem Stromausgang (I_out), einem Ausgangs-Transistor (16), dessen Leitfähigkeitsstrecke an den Bezugspotenzial-Anschluss (14) angeschlossen ist und der den Stromausgang (I_out) mit einem Ausgangsstrom speist, und mit einem für beide Transistoren (12, 16) gemeinsamen Gate-Knoten (18) und einem Versorgungspotenzial-Anschluss (20). Der Stromspiegel (10) zeichnet sich dadurch aus, dass er einen ersten weiteren Transistor (22) aufweist, dessen Leitfähigkeitsstrecke zwischen dem Versorgungspotenzial-Anschluss (20) und dem Gate-Knoten (18) liegt und dessen Gate-Anschluss (24) an den Stromeingang (I_in) angeschlossen ist, und einen zweiten weiteren Transistor (26) aufweist, dessen Leitfähigkeitsstrecke zwischen dem Gate-Knoten (18) und dem Bezugspotenzial-Anschluss (14) liegt und dessen Gate- Anschluss (28) an den Gate-Knoten (18) angeschlossen ist.

Description

Beschreibung
Die Erfindung betrifft einen CMOS-Stromspiegel nach dem Oberbegriff des Anspruchs 1.
Ein solcher CMOS-Stromspiegel ist per se bekannt, zum Beispiel aus Tietze/Schenk, "Halbleiterschaltungstechnik, ISBN 3-540-19475-4, 9. Aufl., Springer-Verlag Berlin/Heidelberg/New York, S. 96 und 97. Ferner ist aus der Veröffentlichung "A Novel Highspeed Current Mirror Compensation Technique and Application", Thart Fah Voo, Toumazou, C, IEEE International Symposium on Circuits and Systems; 1995, vol. 3, 28 April to 3 May 1995, pages : 2108 to 2111, ein Stromspiegel mit einem Widerstand zwischen den Gate-Anschlüssen von Eingangs- und Ausgangs-Transistor bekannt. Bekannt sind ferner Stromspiegel mit Kaskoden- Transistoren zur Erhöhung des Ausgangswiderstands. Verschiedene CMOS-Stromspiegel werden auch in der US 2004/0056708 Al angegeben.
Das Wirkungsprinzip eines CMOS-Stromspiegels beruht darauf, den Eingangs-Transistor und den Ausgangs-Transistor mit gleicher Gate-Source-Spannung im Sättigungsbereich zu betreiben. Sind die beiden Transistoren identisch, fließen in ihren Leitfähigkeitsstrecken gleiche Ströme. Dabei wird unter einer Leitfähigkeitsstrecke jeweils ein Strompfad verstanden, der Drain und Source eines MOS-Transistors unter Einschluss von Kanal- und ggf. vorhandenen Driftregionen verbindet. Werden im Eingangszweig und im Ausgangszweig Transistoren mit verschiedenen Transistorgeometrien verwendet, so bestimmt der Quotient W2*li/l2*wi den Quotienten von Ausgangsstromstärke und Eingangsstromstärke, der auch als Strom- Übersetzungsverhältnis bezeichnet wird. Dabei bezeichnet w jeweils die Kanalweite, 1 die Kanallänge, der Index 1 den Eingangstransistor und der Index 2 den Ausgangstransistor. Darüber hinaus erlauben Stromspiegel eine Erzeugung von ganzzahligen Vielfachen oder von Bruchteilen des Eingangsstroms durch Parallelschaltung einer entsprechenden Zahl identischer Transistoren zu dem Ausgangs-Transistor oder dem Eingangs-Transistor.
Änderungen des Eingangsstroms bilden sich nicht verzögerungslos, sondern mit einer gewissen Verzögerung im Ausgangsstrom ab, die von den Steilheiten gm der Transistoren, also von den Quotienten aus Drain-Strömen im Zähler und Gate-Source-Spannungen im Nenner, und von Gate- Source-Kapazitäten der Transistoren abhängen. Diese Verzögerung ist für manche Anwendungen störend. Hohe Änderungsgeschwindigkeiten des Ausgangsstroms werden zum Beispiel bei high speed Strom-DACs (DAC = digital analog Converter) und Lasertreibern in CD- und/oder DVD-Geräten bei schnellen Schreibvorgängen verlangt. Die Erfindung ist aber nicht aus solche Anwendungen beschränkt. DACs haben vielmehr eine breite Verwendung gefunden, so die Erfindung überall dort einsetzbar ist, wo solche DACs einen Stromausgang haben und halbwegs schnell sein müssen.
Die folgende Liste zählt einige Beispiele auf, wobei die Aufzählung nicht abschließend ist: low cost Messtechnik, programmierbare Spannungsquellen und Stromquellen, Messtechnik im Automobilbereich, Präzisionsbewegungssteuerung wie in der Druckindustrie, Regler im Automobilbereich, digital programmierbare Stromschleifen, wie sie in der Telekommunikation verwendet werden, Programmierbare Logikelemente (programmable logic Controller) , Input/Output- Karten, Mobiltelefone, Hochgeschwindigkeits-Digital/Analog Tester, Funkrufempfänger (pager) , fiber optic Vermittlungsstellen (switching exchanges ) ,
Leistungsverstärker, Steuerung spannungsgesteuerter Oszillatoren (VCO control). Stromspiegel werden aber auch sonst vielfältig im Design Integrierter Schaltkreise gebraucht, zum Beispiel zur Stromversorgung von Schaltungsteilen wie Verstärkern oder Mischern, zur analogen Signalverarbeitung, oder als Interface zwischen zwei Schaltungen, weil eine Übertragung von Strömen gegenüber Störungen eines Bezugspotenzials unempfindlicher ist als eine Übertragung von Spannungen.
Bei dem o. g. bekannten Stromspiegel, der einen zwischen die Gate-Anschlüsse der Eingangs- und Ausgangs-Transistoren geschalteten ohmschen Widerstand aufweist, hängt die Anstiegs- und Einschwingzeit des Ausgangsstroms nach einer Änderung des Eingangsstroms vom Wert des Widerstandes und vom Strom ab. Dabei ändert sich der optimale Widerstandswert mit dem Strom und muss daher immer angepasst werden.
Vor diesem Hintergrund besteht die Aufgabe der Erfindung in der Angabe eines Stromspiegels, mit dem sich Eingangsströme mit kurzen Anstiegszeiten und großer Verstärkung in Ausgangsströme spiegeln lassen. Dabei wird unter einer großen Verstärkung eine Verstärkung um das 10-fache bis 20-fache verstanden.
Diese Aufgabe wird bei einem Stromspiegel der eingangs genannten Art durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Der erste weitere Transistor ermöglicht dabei eine schnelle Aufladung der Gate-Anschlüsse der Eingangs- und Ausgangs-Transistoren des Stromspiegels. Dies setzt jedoch den zweiten weiteren Transistor voraus, der erst einen Stromfluss durch den ersten weiteren Transistor ermöglicht. Durch den zweiten weiteren Transistor kann ein Strom von dem gemeinsamen Gate-Knoten der Eingangs- und Ausgangs-Transistoren abgeleitet werden, obwohl die Gate- Anschlüsse dieser beiden Transistoren keine Ströme aufnehmen. Dieser Stromspiegel weist als Vorteil kürzere Anstiegszeiten auf als die aus der eingangs genannten Veröffentlichung „Halbleiterschaltungstechnik" bekannten Stromspiegel. Im Vergleich zu dem mit einem Ohm' sehen Widerstand zwischen den Gate-Anschlüssen der Eingangs-Transistoren und Ausgangs- Transistoren arbeitenden Stromspiegel besitzt der hier vorgestellte Stromspiegel den Vorteil, dass dabei keine Anpassung an die Stromstärke erforderlich ist.
Eine Neigung zu Signal-Überschwingern und zu einem Klingeln kann mit einer bevorzugten Ausgestaltung begegnet werden, bei der der Stromspiegel ein Dämpfungsnetzwerk aus Dämpfungs- Transistoren aufweist, das an den Stromeingang und den Bezugspotenzial-Anschluss angeschlossen ist.
Eine bevorzugte Ausgestaltung zeichnet sich dadurch aus, dass das Dämpfungsnetzwerk einen ersten Dämpfungs-Transistor, einen zweiten Dämpfungs-Transistor und einen dritten Dämpfungs-Transistor aufweist, wobei eine Leitfähigkeitstrecke des ersten Dämpfungs-Transistors zwischen dem Stromeingang und dem Bezugspotenzial-Anschluss liegt, eine Leitfähigkeitsstrecke des zweiten Dämpfungs- Transistors zwischen dem Versorgungspotenzial-Anschluss und einem Gate-Anschluss des ersten Dämpfungs-Transistors liegt, eine Leitfähigkeitstrecke des dritten Dämpfungs-Transistors zwischen dem Gate-Anschluss des ersten Dämpfungs-Transistors und dem Bezugspotenzial-Anschluss liegt, ein Gate-Anschluss des zweiten Dämpfungs-Transistors an den Stromeingang und ein Gate-Anschluss des dritten Dämpfungs-Transistors an den Gate- Anschluss des ersten Dämpfungs-Transistors angeschlossen ist.
Das Dämpfungsnetzwerk aus den Dämpfungs-Transistoren verhält sich ähnlich wie eine Serienschaltung aus zwei NMOS-Dioden und senkt den Eingangswiderstand des Stromspiegels am Stromeingang I_in. Dabei wird unter einer MOS-Diode ein MOS- Transistor mit verbundenem Drain und Gate verstanden. Als erwünschte Folge dämpfen die drei Dämpfungs-Transistoren das genannte Überschwingen. Eine alternative Ausgestaltung zeichnet sich dadurch aus, dass das Dämpfungsnetzwerk eine Reihenschaltung aus zwei Transistordioden aufweist, die zwischen dem Stromeingang und dem Bezugspotenzial-Anschluss liegt. Ein solcher Stromspiegel mit nur zwei Transistoren verhält sich ähnlich wie der CMOS- Stromspiegel mit dem drei Transistoren aufweisenden Dämpfungsnetzwerk .
Bevorzugt ist auch, dass der Stromspiegel einen Ausgangskaskoden-Transistor aufweist, dessen Leitfähigkeitsstrecke zwischen dem Stromausgang und der Leitfähigkeitsstrecke des Ausgangs-Transistors liegt. Durch den Ausgangskaskoden-Transistor weist dieser Stromspiegel einen vergrößerten Ausgangswiderstand auf. Bevorzugt ist auch, dass ein Gate-Anschluss des Ausgangskaskodentransistors an den Stromeingang angeschlossen ist.
Eine weitere bevorzugte Ausgestaltung zeichnet sich dadurch aus, dass der Stromspiegel einen Stromeingang mit einem Hauptstromeingang und einem Hilfsstromeingang sowie einen Eingangskaskoden-Transistor aufweist, wobei die Leitfähigkeitsstrecke des Eingangskaskoden-Transistors mit einem Ende an den Hauptstromstromeingang angeschlossen ist und mit dem anderen Ende den Hilfsstromeingang bildet, Gate- Anschlüsse des Eingangskaskoden-Transistors und des Ausgangskaskoden-Transistors miteinander verbunden und an einen Kaskoden-Steueranschluss angeschlossen sind; und der Gate-Anschluss des ersten weiteren Transistors an den Hilfsstromeingang angeschlossen ist.
Diese Ausgestaltung zeichnet sich durch eine Reduzierung der für einen Betrieb am Stromeingang bzw. am Hauptstromeingang I_in erforderliche EingangsSpannung von zwei Gate-Source- Spannungen auf eine Gate-Source-Spannung aus. Außerdem weist diese Ausgestaltung ebenfalls einen erhöhten Ausgangswiderstand auf. In einer Ausgestaltung als Strombank weist der CMOS- Stromspiegel mehrere Ausgangs-Transistoren auf, deren Leitfähigkeitsstrecken an den Bezugspotenzial-Anschluss angeschlossen sind und die jeweils einen Stromausgang mit einem Ausgangsstrom speisen und deren Gate-Anschlüsse an den gemeinsamen Gate-Knoten angeschlossen sind. Auf diese Weise kann ein Vielfaches des Eingangsstroms als Ausgangsstrom erzeugt werden.
Bevorzugt ist ferner, dass der Stromspiegel einen disable- Eingang aufweist, der mit einem Gate-Anschluss wenigstens eines disable-Transistors verbunden ist und wobei eine Leitfähigkeitsstrecke des disable-Transistors zwischen dem Stromeingang und dem Bezugspotenzial-Anschluss oder zwischen dem gemeinsamen Gate-Knoten und dem Bezugspotenzial-Anschluss liegt .
Eine altenative Ausgestaltung zeichnet sich durch zwei Disable-Tranistoren aus, wobei der disable-Eingang mit einem Gate-Anschluss des ersten disable-Transistors und einem Gate- Anschluss des zweiten disable-Transistors verbunden ist, wobei eine Leitfähigkeitsstrecke des ersten disable- Transistors zwischen dem Stromeingang und dem Bezugspotenzial-Anschluss liegt und eine Leitfähigkeitsstrecke des zweiten disable-Transistors zwischen dem gemeinsamen Gate-Knoten und dem Bezugspotenzial- Anschluss liegt.
Diese Ausgestaltungen erlauben jeweils eine schnelle Abschaltung des Stromspiegels durch Anlegen eines die disable-Transistoren aufsteuernden Signals an den disable- Eingang.
Eine weitere bevorzugte Ausgestaltung zeichnet sich dadurch aus, dass der Stromspiegel wenigstens ein Dämpfungs-Teil- Netzwerk mit einem Anschlusspfad zum gemeinsamen Gate-Knoten aufweist, wobei der Anschlusspfad einen steuerbaren Widerstand aufweist. Eine weitere Ausgestaltung besitzt mehrere Dämpfungs-Teil-Netzwerke mit je einem Anschlusspfad zum gemeinsamen Gate-Knoten, wobei jeder Anschlusspfad einen steuerbaren Widerstand aufweist.
Durch diese Merkmale kann die Dämpfung in gesteuerter Weise variiert werden.
In einer Ausgestaltung weisen Dämpfungs-Teil-Netzwerke zusätzliche Dämpfungs-Transistoren, und Schalter als steuerbare Widerstände auf. Je mehr Schalter geschlossen sind, desto kürzer ist die Anstiegszeit und desto weniger Dämpfung weist der Stromspiegel auf. Durch Zuschalten oder Wegschalten einzelner, diskreter Teil-Netzwerke kann die dämpfende Wirkung stufenförmig eingestellt werden.
Eine bevorzugte Ausgestaltung zeichnet sich dadurch aus, dass der steuerbare Widerstand als im Widerstandsbereich betriebener MOS-Transistor realisiert ist.
Als erwünschte Folge erlaubt diese Ausgestaltung ein stufenloses Einstellen der dämpfenden Wirkung eines einzelnen Dämpfungs-Teil-Netzwerks .
Weitere Vorteile ergeben sich aus der Beschreibung und den beigefügten Figuren.
Es versteht sich, dass die vorstehend genannten und die nachstehend noch zu erläuternden Merkmale nicht nur in der jeweils angegeben Kombination, sondern auch in anderen Kombinationen oder in Alleinstellung verwendbar sind, ohne den Rahmen der vorliegenden Erfindung zu verlassen. Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden in der nachfolgenden Beschreibung näher erläutert. Es zeigen, jeweils in schematischer Form:
Figur 1 ein erstes Ausführungsbeispiel eines Stromspiegels mit den Merkmalen der Erfindung;
Figur 2 den Stromspiegel aus Figur 1 mit einer ersten Ausgestaltung eines Dämpfungsnetzwerks;
Figur 3 den Stromspiegel aus der Figur 1 mit einer zweiten Ausgestaltung eines Dämpfungsnetzwerks;
Figur 4 den Stromspiegel aus Figur 2 mit einem Ausgangskaskoden-Transistor ;
Figur 5 eine Ausgestaltung mit einer Niedrig-Spannungs- Kaskode,-
Figur 6 eine Ausgestaltung mit mehreren Ausgängen (Strombank) ;
Figur 7 eine Ausgestaltung mit zusätzlichen disable- Transistoren, die eine schnelle Abschaltung ermöglichen;
Figur 8 eine Ausgestaltung mit einer diskret abstimmbaren Dämpfung; und
Figur 9 eine Ausgestaltung mit einer kontinuierlich abstimmbaren Dämpfung.
Figur 1 zeigt einen CMOS-Stromspiegel 10 mit einem Stromeingang I_in, einem Eingangs-Transistor 12, einem Bezugspotenzial-Anschluss 14, einem Stromausgang I_out und einem Ausgangs-Transistor 16. Die Leitfähigkeitsstrecke des Eingangs-Transistors 12 liegt zwischen dem ersten Stromeingang I_in und dem Bezugspotenzial-Anschluss 14. Die Leitfähigkeitsstrecke des Ausgangs-Transistors 16 liegt zwischen dem Stromausgang I_out und dem Bezugspotenzial- Anschluss 14. Gate-Anschlüsse beider Transistoren 12, 16 sind mit einem gemeinsamen Gate-Knoten 18 verbunden. Der Stromspiegel 10 weist ferner einen Versorgungspotenzial- Anschluss 20 auf. Ein erster weiterer Transistor 22 besitzt eine Leitfähigkeitsstrecke, die zwischen dem Versorgungspotenzial-Anschluss 20 und dem Gate-Knoten 18 liegt. Der Gate-Anschluss 24 des ersten weiteren Transistors 22 ist an den Stromeingang I_in angeschlossen. Die Leitfähigkeitsstrecke eines zweiten weiteren Transistors 26 liegt zwischen dem Gate-Knoten 18 und dem Bezugspotenzial- Anschluss 14. Der Gate-Anschluss 28 des zweiten weiteren Transistors 26 ist ebenfalls an den Gate-Knoten 18 angeschlossen .
Der als Source-Folger geschaltete erste weitere Transistor 22 beschleunigt das Aufladen des Gate-Knotens 18 bei ansteigendem Strom über den Stromeingang I_in. Damit wirkt der erste weitere Transistor 22 dynamisch ähnlich wie ein Beta-Helper in Bipolar-Stromspiegeln. Im Gegensatz zu Basis- Anschlüssen von Bipolar-Transistoren eines Bipolar- Stromspiegels nehmen die Gate-Anschlüsse des Eingangs- Transistors 12 und des Ausgangs-Transistors 16 jedoch keinen DC-Strom auf. Um dennoch einen DC-Strom durch den ersten weiteren Transistor 22 zu ermöglichen, ist der zweite weitere Transistor 26 vorgesehen. Der zweite weitere Transistor 26 ist in der Ausgestaltung der Figur 1 mit einem an den Gate- Knoten 18 angeschlossenen Gate-Anschluss 28 als Diode geschaltet. Grundsätzlich könnte der zweite weitere Transistor 26 auch in Source-Schaltung mit einer passenden Bias-Spannung am Gate-Anschluss 28 geschaltet sein. Dann wäre der Stromspiegel 10 aber langsamer. Die dargestellte Dioden- Schaltung des zweiten weiteren Transistors 26 hat den Vorteil, dass sich die Steilheiten gm der beiden weiteren Transistoren 22 und 26 addieren.
Der Stromspiegel 10 nach der Figur 1 besitzt gegenüber den bekannten Stromspiegeln eine stark verkürzte Anstiegszeit des AusgangsStroms nach einem Anstieg des Eingangsstroms. Er neigt jedoch zu starkem Überschwingen und Klingeln.
Zur Abhilfe weist der in der Figur 2 dargestellte CMOS- Stromspiegel 11 eine erste Ausgestaltung eines Dämpfungsnetzwerks aus Dämpfungs-Transistoren 30, 32 und 34 auf, das an den Stromeingang I_in und den Bezugspotenzial- Anschluss 14 angeschlossen ist.
Dabei ist eine Leitfähigkeitsstrecke des ersten Dämpfungs- Transistors 30 an den Stromeingang I_in und den Bezugspotenzial-Anschluss 14 angeschlossen. Eine Leitfähigkeitsstrecke des zweiten Dämpfungs-Transistors 32 liegt zwischen dem Versorgungspotenzial-Anschluss 20 und einem Gate-Anschluss 36 des ersten Dämpfungs-Transistors 30. Eine Leitfähigkeitsstrecke des dritten Dämpfungs-Transistors 34 liegt zwischen dem Gate-Anschluss 36 des ersten Dämpfungs- Transistors 30 und dem Bezugspotenzial-Anschluss 14. Ferner ist ein Gate-Anschluss 38 des zweiten Dämpfungs-Transistors 32 an den Stromeingang I_in und ein Gate-Anschluss 40 des dritten Dämpfungs-Transistors 34 an den Gate-Anschluss 36 des ersten Dämpfungs-Transistors 32 angeschlossen.
Im Übrigen basiert der CMOS-Stromspiegel 11 auf dem CMOS- Stromspiegel 10 und weist ebenfalls die Elemente 12 bis 28 auf. Dies gilt auch für die in den Figuren 3 bis 9 dargestellten weiteren Ausgestaltungen von CMOS- Stromspiegeln. In sämtlichen Figuren bezeichnen gleiche Bezugszeichen jeweils gleiche Elemente. Das Dämpfungsnetzwerk aus den drei Dämpfungs-Transistoren 30, 32, 34 verhält sich ähnlich wie eine Serienschaltung aus zwei NMOS-Dioden und senkt den Eingangswiderstand des Stromspiegels 11 am Stromeingang I_in. Als erwünschte Folge dämpfen die drei Dämpfungs-Transistoren 30, 32 und 34 das genannte Überschwingen. Der in den Stromeingang I_in strömende Eingangsstrom teilt sich je nach Größe des Dämpfungs-Transistors 30 und des Eingangs-Transistors 12 in einem bestimmten Verhältnis auf diese Transistoren 30, 12 auf. Durch dieses Verhältnis wird die Dämpfung bestimmt. Je mehr Strom durch den Dämpfungs-Transistor 30 fließt, desto stärker ist die Dämpfung. Je mehr Strom durch den Eingangs- Transistor 12 fließt, desto kürzer ist die Verzögerung, mit der ein Stromanstieg im Ausgangsstrom einem Stromanstieg im Eingangsstrom des Stromspiegels 10 folgt. Allerdings verringert sich mit kürzer werdender Anstiegszeit auch die Dämpfung, so dass die Dimensionierung der Widerstände 10, 12 immer einen Kompromiss darstellt.
Figur 3 zeigt einen CMOS-Stromspiegel 13, bei dem das Dämpfungsnetzwerk eine Reihenschaltung aus zwei Dioden 42, 44 aufweist, die zwischen dem Stromeingang I_n und dem Bezugspotenzial-Anschluss 14 liegt. Die Dioden 42, 44 sind bevorzugt als Transistordioden 42, 44 mit kurzgeschlossenem Gate-Anschluss und Drain-Anschluss realisiert. Der CMOS- Stromspiegel 13 verhält sich ähnlich wie der CMOS- Stromspiegel 11.
Figur 4 zeigt einen CMOS-Stromspiegel 15, der sich vom CMOS- Stromspiegel 10 durch einen Ausgangskaskoden-Transistor 46 unterscheidet. Dabei ist ein Gate-Anschluss 48 des Ausgangskaskoden-Transistors 46 an den Stromeingang I_n angeschlossen, und die Leitfähigkeitsstrecke des Ausgangskaskoden-Transistors 46 liegt zwischen dem Stromausgang I_out und der Leitfähigkeitsstrecke des Ausgangs-Transistors 16. Durch den Ausgangskaskoden- Transistor 46 weist der Stromspiegel 15 im Vergleich zum Stromspiegel 10 einen vergrößerten Ausgangswiderstand auf. Allerdings verringert der Ausgangskaskoden-Transistor 46 die Aussteuerbarkeit des Stromausgangs I_out . Daher muss die Spannung am Stromausgang I_out beim Stromspiegel 15 höher sein als beim Stromspiegel 10, um zu vermeiden, dass der Ausgangskaskoden-Transistor 46 im Triodenbereich arbeitet.
Die Figur 5 zeigt einen CMOS-Stromspiegel 17, bei dem der Stromeingang einen Hauptstromeingang I_in und einen Hilfsstromeingang I_bias sowie einen Eingangskaskoden- Transistor 50 aufweist. Die Leitfähigkeitsstrecke des Eingangskaskoden-Transistors 50 ist mit einem Ende 52 an den Hauptstromeingang I_in angeschlossen, während das andere Ende
53 der Leitfähigkeitsstrecke den Hilfsstromeingang I_bias bildet oder an diesen angeschlossen ist. Der Gate-Anschluss
54 des Eingangskaskoden-Transistors 50 ist mit dem Gate- Anschluss 48 des Ausgangskaskoden-Transistors 46 verbunden und an einen Kaskoden-Steueranschluss V_casc angeschlossen. Ferner ist der Gate-Anschluss 24 des ersten weiteren Transistors 22 zusammen mit dem Gate-Anschluss 38 des zweiten Dämpfungs-Transistors 32 an den Hilfsstromeingang I_bias angeschlossen .
Wenn n das Übersetzungsverhältnis des Stromspiegels 17 ist, wird mit den resultierenden Hilfsströmen I_bias und n- x_I_bias und den Kaskoden-Transistoren 46, 50, die am Stromeingang bzw. am Hauptstromeingang I_in erforderliche EingangsSpannung von zwei Drain-Source-Spannungen auf eine Drain-Source-Spannung reduziert. Außerdem weist der Stromspiegel 17 genauso wie der Stromspiegel 15 aus der Figur 4 einen gegenüber den Stromspiegeln 10 aus den Figuren 1 - 3 erhöhten Ausgangswiderstand auf.
Figur 6 zeigt einen Stromspiegel 19 mit mehreren Ausgängen I_outl, I_out2 , I_out3 , wobei jeder Ausgang I_outl, I_out2, I_out3 einen eigenen Ausgangs-Transistor 16, 56, 58 aufweist, dessen Leitfähigkeitsstrecke jeweils an den Bezugspotenzial- Anschluss 14 angeschlossen ist und dessen Gate-Anschluss jeweils an den gemeinsamen Gate-Knoten 18 angeschlossen ist. Jeder Ausgangs-Transistor 16, 56, 58 speist jeweils einen Stromausgang I_outl, I_out2 , I_out3 mit einem Ausgangsström.
Es versteht sich, dass der Stromspiegel 19 anstelle von drei Ausgangs-Transistoren 16, 56, 58 auch jede beliebige andere Zahl von Ausgangs-Transistoren aufweisen kann. Die dargestellte Ausgestaltung eines solchen, als Strombank dienenden CMOS-Stromspiegels 19 mit mehreren Ausgängen I_outl, I_out2, I_out3 basiert auf dem Stromspiegel 11 aus der Fig. 2. Es versteht sich jedoch, dass die Ausgestaltung mit mehreren Ausgängen nicht nur mit dem Stromspiegel 11, sondern auch mit den übrigen Stromspiegeln 10, 13, 15, 17 und den weiter unten noch zu erläuternden Ausgestaltungen von Stromspiegeln kombinierbar ist.
Figur 7 zeigt einen CMOS-Stromspiegel 21 mit einem zusätzlichen disable-Eingang 60, der mit einem Gate-Anschluss eines ersten disable-Transistors 62 und einem Gate-Anschluss eines zweiten disable-Transistors 64 verbunden ist. Dabei liegt eine Leitfähigkeitsstrecke des ersten disable- Transistors 60 zwischen dem Stromeingang I_in und dem Bezugspotenzial-Anschluss 14, während eine Leitfähigkeitsstrecke des zweiten disable-Transistors 64 zwischen dem gemeinsamen Gate-Knoten 18 und dem Bezugspotenzial-Anschluss 14 liegt. Wenn an den disable- Eingang 60 ein Signal gelegt wird, das die disable- Transistoren 62 und 64 aufsteuert, wird der Eingang I_in und der gemeinsame Gate-Knoten 18 jeweils niederohmig mit dem Bezugspotenzial-Anschluss 14 verbunden, wodurch der Stromspiegel 21 schnell abgeschaltet wird. Es versteht sich, dass der disable-Anschluss 60 mit den beiden disable-Transistoren 62 und 64 mit jedem anderen der in dieser Anmeldung vorgestellten Stromspiegel kombinierbar ist.
Die Figur 8 zeigt einen CMOS-Stromspiegel 23, der neben dem bereits erläuterten Dämpfungsnetzwerk aus Dämpfungs- Transistoren 30, 32, 34 weitere Dämpfungs-Teil-Netzwerke 66, 68, 70 aus zusätzlichen Dämpfungs-Transistoren 30.1, 30.2, 30.3, 32.1, 32.2, 32.3, 34.1, 34.2, 34.3 aufweist. Jedes weitere Dämpfungs-Teil .Netzwerk 66, 68, 70 weist jeweils einen Anschlusspfad 72, 74, 76 zum gemeinsamen Gate-Knoten 18 auf. Jeder Anschlusspfad 72, 74, 76 weist einen steuerbaren Widerstand auf. In der Darstellung der Figur 8 ist der steuerbare Widerstand jeweils ein Schalter 78, 80, 82 , mit dem der Anschlusspfad 72, 74, 76 aufgetrennt werden kann. Der steuerbare Widerstand ist in diesem Fall jeweils digital zwischen einem niedrigen Wert bei geschlossenem Schalter 78, 80, 82 und einem theoretisch unendlich hohen Wert bei geöffnetem Schalter 78, 80, 82 umsteuerbar bzw. umschaltbar.
Mit Hilfe der zusätzlichen Dämpfungs-Transistoren 30.1, 30.2, 30.3, 32.1, 32.2, 32.3, 34.1, 34.2, 34.3 und der genannten Schalter 78, 80, 82 lässt sich die Dämpfung variieren. Je mehr Schalter 78, 80, 82 geschlossen sind, desto kürzer ist die Anstiegszeit und desto weniger Dämpfung weist der Stromspiegel 23 auf. Bei geschlossenem Schalter 78 sind die zugehörigen Dämpfungs-Transistoren 30.1, 32.1, 34.1 effektiv den Transistoren 12, 16, 26 parallel geschaltet. Bei geöffnetem Schalter 78 sind die zugehörigen Transistoren 30.1, 32.1, 34.1 dagegen effektiv den Dämpfungstransistören 30, 32, 34 eines permanent wirkenden Dämpfungsnetzwerks parallel geschaltet. Das gleiche gilt in Analogie für die Dämpfungs-Transistoren 30.2, 32.2, 34.2 in Verbindung mit dem Schalter 80, sowie für die Dämpfungs-Transistoren 30.3, 32.3, 34.3 in Verbindung mit dem Schalter 82. Es versteht sich, dass die Zahl der zusätzlichen schaltbaren Dämpfungs-Teil- Netzwerke nicht auf die dargestellten drei zusätzlichen Dämpfungs-Teil-Netzwerke beschränkt ist, sondern dass prinzipiell jede beliebige Zahl von Dämpfungs-Teil-Netzwerken verwendet werden kann.
Alternativ zu einem diskreten Zuschalten oder Wegschalten einzelner Teilschaltungen kann auch die dämpfende Wirkung einer einzelnen Teilschaltung stufenlos eingestellt werden. Eine Ausgestaltung, die dies erlaubt, ist in der Figur 9 als CMOS-Stromspiegel 25 dargestellt. Die Ausgestaltung der Figur 9 weist ein zusätzliches Dämpfungs-Teil-Netzwerk 81 auf, das über einen Anschlusspfad 83 mit dem gemeinsamen Gate-Knoten 18 verbunden ist und das Dämpfungs-Transistoren 30.1, 32.1, 34.1 aufweist. Der Anschlusspfad 83 weist einen MOS- Transistor 84 auf, der bei einem Betrieb in seinem Widerstandsbereich einen steuerbaren Widerstand darstellt. Die Einstellung eines niedrigen Widerstandes entspricht in ihrer Wirkung dem Schließen eines Schalters in der Ausgestaltung der Figur 8. Analog entspricht die Einstellung eines großen Widerstandes qualitativ dem Öffnen eines Schalters in der Ausgestaltung der Figur 8. Anders als bei der Ausgestaltung der Figur 8 erlaubt der steuerbare Widerstand 84 beim Gegenstand der Fig. 9 auch eine stufenlose Einstellung von Zwischenwerten.
Die Erfindung wurde anhand von Ausgestaltungen mit NMOS- Transistoren beschrieben. Es versteht sich jedoch, dass sie bei entsprechender Anpassung der DC-Potenziale auch mit PMOS- Transistoren realisierbar ist. Ferner wurden verschiedene Ausgestaltungen in Verbindung mit dem Dämpfungsnetzwerk aus der Fig. 2 beschrieben. Es versteht sich jedoch, dass diese Ausgestaltungen auch mit dem Dämpfungsnetzwerk aus der Fig. 3 realisierbar sind.

Claims

Patentansprüche
1. CMOS-Stromspiegel (10; 11; 13; 15; 17; 19; 21; 23; 25) mit einem Stromeingang (I_in) , einem Eingangs-Transistor
(12), dessen Leitfähigkeitstrecke zwischen dem Stromeingang (I_in) und einem Bezugspotenzial-Anschluss (14) liegt, einem Stromausgang (I_out), einem Ausgangs- Transistor (16) , dessen Leitfähigkeitsstrecke an den Bezugspotenzial-Anschluss (14) angeschlossen ist und der den Stromausgang (I_out) mit einem Ausgangsstrom speist, einem für beide Transistoren (12, 16) gemeinsamen Gate- Knoten (18) und einem Versorgungspotenzial-Anschluss (20) , dadurch gekennzeichnet, dass der Stromspiegel (10; 11; 13; 15; 17; 19; 21; 23; 25) einen ersten weiteren Transistor (22) aufweist, dessen Leitfähigkeitsstrecke zwischen dem Versorgungspotenzial-Anschluss (20) und dem Gate-Knoten (18) liegt und dessen Gate-Anschluss (24) an den Stromeingang (I_in) angeschlossen ist, und einen zweiten weiteren Transistor (26) aufweist, dessen Leitfähigkeitsstrecke zwischen dem Gate-Knoten (18) und dem Bezugspotenzial-Anschluss (14) liegt und dessen Gate-Anschluss (28) an den Gate-Knoten (18) angeschlossen ist.
2. CMOS-Stromspiegel (11; 13; 15; 17; 19; 21; 23; 25) nach Anspruch 1, dadurch gekennzeichnet, dass der Stromspiegel (11; 13; 15; 17; 19; 21; 23; 25) ein Dämpfungsnetzwerk aus Dämpfungs-Transistoren (30, 32, 34; 42, 44) aufweist, das an den Stromeingang (I_in) und den Bezugspotenzial-Anschluss (14) angeschlossen ist.
3. CMOS-Stromspiegel (11; 15; 17; 19; 21; 23; 25) nach Anspruch 2, dadurch gekennzeichnet, dass das Dämpfungsnetzwerk einen ersten Dämpfungs-Transistor
(30), einen zweiten Dämpfungs-Transistor (32) und einen dritten Dämpfungs-Transistor (34) aufweist, wobei eine Leitfähigkeitstrecke des ersten Dämpfungs-Transistors (30) zwischen dem Stromeingang (I_in) und dem Bezugspotenzial-Anschluss (14) liegt, eine Leitfähigkeitsstrecke des zweiten Dämpfungs-Transistors (32) zwischen dem Versorgungspotenzial-Anschluss (20) und einem Gate-Anschluss (36) des ersten Dämpfungs- Transistors (32) liegt, eine Leitfähigkeitstrecke des dritten Dämpfungs-Transistors (34) zwischen dem Gate- Anschluss (36) des ersten Dämpfungs-Transistors (30) und dem Bezugspotenzial-Anschluss (14) liegt, ein Gate- Anschluss (38) des zweiten Dämpfungs-Transistors (32) an den Stromeingang (I_in) und ein Gate-Anschluss (40) des dritten Dämpfungs-Transistors (34) an den Gate-Anschluss (36) des ersten Dämpfungs-Transistors (30) angeschlossen ist.
4. CMOS-Stromspiegel (13) nach Anspruch 2, dadurch gekennzeichnet, dass der Stromspiegel (13) ein Dämpfungsnetzwerk mit einer Reihenschaltung aus zwei Transistordioden (42, 44) aufweist, die zwischen dem Stromeingang (I_in) und dem Bezugspotenzial-Anschluss (14) liegt.
5. CMOS-Stromspiegel (15; 17) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Stromspiegel (15; 17) einen Ausgangskaskoden-Transistor (46) aufweist, dessen Leitfähigkeitsstrecke zwischen dem Stromausgang (I_out, n_x_I_out) und der Leitfähigkeitsstrecke des Ausgangs-Transistors (16) liegt.
6. CMOS-Stromspiegel (15) nach Anspruch 5, dadurch gekennzeichnet, dass ein Gate-Anschluss (48) des Ausgangskaskodentransistors an den Stromeingang (I_in) angeschlossen ist.
7. CMOS-Stromspiegel (17) nach Anspruch 5, dadurch gekennzeichnet, dass der Stromspiegel (17) einen Stromeingang mit einem Hauptstromeingang (I_in) und einem Hilfsstromeingang (I_bias) sowie einen Eingangskaskoden-Transistor (54) aufweist, wobei die Leitfähigkeitsstrecke des Eingangskaskoden-Transistors (54) mit einem Ende (52) an den Hauptstromstromeingang (I_in) angeschlossen ist und mit dem anderen Ende (53) den Hilfsstromeingang (I_bias) bildet, Gate-Anschlüsse (54, 48) des Eingangskaskoden-Transistors (50) und des
Ausgangskaskoden-Transistors (46) miteinander verbunden und an einen Kaskoden-Steueranschluss (V_casc) angeschlossen sind; und der Gate-Anschluss (24) des ersten weiteren Transistors (22) an den Hilfsstromeingang (I_bias) angeschlossen ist.
8. CMOS-Stromspiegel (19) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Stromspiegel
(19) mehrere Ausgangs-Transistoren (16, 56, 58) aufweist, deren Leitfähigkeitsstrecken an den Bezugspotenzial-Anschluss (14) angeschlossen sind und die jeweils einen Stromausgang (16) mit einem Ausgangsstrom speisen und deren Gate-Anschlüsse an den gemeinsamen Gate-Knoten (18) angeschlossen sind.
9. CMOS-Stromspiegel (21) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Stromspiegel
(21) einen disable-Eingang (60) aufweist, der mit einem Gate-Anschluss wenigstens eines disable-Transistors (62; 64) verbunden ist, wobei eine Leitfähigkeitsstrecke des disable-Transistors (62, 64) zwischen dem Stromeingang
(I_in) und dem Bezugspotenzial-Anschluss oder zwischen dem gemeinsamen Gate-Knoten (18) und dem Bezugspotenzial-Anschluss liegt.
10. CMOS-Stromspiegel (21) nach Anspruch 9, dadurch gekennzeichnet, dass der Stromspiegel (21) einen disable-Eingang (60) aufweist, der mit einem Gate- Anschluss eines ersten disable-Transistors (62) und einem Gate-Anschluss eines zweiten disable-Transistors (64) verbunden ist, wobei eine Leitfähigkeitsstrecke des ersten disable-Transistors (62) zwischen dem Stromeingang (I_in) und dem Bezugspotenzial-Anschluss liegt und eine Leitfähigkeitsstrecke des zweiten disable-Transistors (64) zwischen dem gemeinsamen Gate- Knoten (18) und dem Bezugspotenzial-Anschluss liegt.
11. CMOS-Stromspiegel (23; 25) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Stromspiegel
(23; 25) wenigstens ein Dämpfungs-Teil-Netzwerk (66, 68, 70; 81) mit einem Anschlusspfad (72, 74, 76; 83) zum gemeinsamen Gate-Knoten (18) aufweist, wobei der Anschlusspfad (72, 74, 76; 83) einen steuerbaren Widerstand (78, 80, 82; 84) aufweist.
12. CMOS-Stromspiegel (23; 25) nach Anspruch 11, dadurch gekennzeichnet, dass der Stromspiegel (23; 25) mehrere Dämpfungs-Teil-Netzwerke (66, 68, 70; 81) mit je einem Anschlusspfad (72, 74, 76; 83) zum gemeinsamen Gate- Knoten (18) aufweist, wobei jeder Anschlusspfad (72, 74, 76; 83) einen steuerbaren Widerstand (78, 80, 82; 84) aufweist .
13. CMOS-Stromspiegel (23) nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass der steuerbare Widerstand als Schalter (78, 80, 82) realisiert ist.
14. CMOS-Stromspiegel (25) nach Anspruch 11, dadurch gekennzeichnet, dass der steuerbare Widerstand als im Widerstandsbereich betriebener MOS-Transistor (84) realisiert ist.
PCT/EP2007/001322 2006-04-07 2007-02-15 Schneller cmos-stromspiegel WO2007118540A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102006017989.7 2006-04-07
DE102006017989A DE102006017989B4 (de) 2006-04-07 2006-04-07 Schneller CMOS-Stromspiegel

Publications (1)

Publication Number Publication Date
WO2007118540A1 true WO2007118540A1 (de) 2007-10-25

Family

ID=38110615

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2007/001322 WO2007118540A1 (de) 2006-04-07 2007-02-15 Schneller cmos-stromspiegel

Country Status (4)

Country Link
US (1) US7466202B2 (de)
CN (1) CN101454739A (de)
DE (1) DE102006017989B4 (de)
WO (1) WO2007118540A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104965471A (zh) * 2015-07-13 2015-10-07 杭州晟元芯片技术有限公司 一种功耗可配置的振荡电路处理电路及方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7612613B2 (en) * 2008-02-05 2009-11-03 Freescale Semiconductor, Inc. Self regulating biasing circuit
DE102008014425B4 (de) * 2008-03-13 2012-03-29 Atmel Automotive Gmbh Treiberschaltung mit einem Dämpfungsnetzwerk unter Verwendung eines Stromspiegels
US8373491B2 (en) * 2010-09-30 2013-02-12 St-Ericsson Sa Switched current mirror with good matching
US8390491B2 (en) * 2011-01-14 2013-03-05 Analog Devices, Inc. Buffer to drive reference voltage
US9230957B2 (en) * 2013-03-11 2016-01-05 Alpha And Omega Semiconductor Incorporated Integrated snubber in a single poly MOSFET
CN103259984B (zh) * 2013-05-07 2016-04-27 上海华力微电子有限公司 Cmos电荷泵电路
JP6312201B2 (ja) * 2014-03-12 2018-04-18 旭化成エレクトロニクス株式会社 電流信号生成回路、電流信号生成ｉｃチップ
US9379672B2 (en) 2014-05-20 2016-06-28 Analog Devices, Inc. Differential current amplifier
CN106933295A (zh) * 2015-12-31 2017-07-07 北京同方微电子有限公司 一种快速电流镜电路
US9921598B1 (en) * 2017-01-03 2018-03-20 Stmicroelectronics S.R.L. Analog boost circuit for fast recovery of mirrored current
CN108572690B (zh) * 2018-07-25 2024-04-02 上海艾为电子技术股份有限公司 一种电流镜电路
US11789481B2 (en) * 2021-08-10 2023-10-17 Psemi Corporation Current mirror pre-bias for increased transition speed

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5521490A (en) * 1994-08-08 1996-05-28 National Semiconductor Corporation Current mirror with improved input voltage headroom
EP0733961A1 (de) * 1995-03-22 1996-09-25 CSEM Centre Suisse d'Electronique et de Microtechnique S.A. - Recherche et Développement Referenzstromgenerator in CMOS-Technologie
EP0768760A1 (de) * 1995-10-09 1997-04-16 STMicroelectronics S.r.l. Stromkomparator

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4786856A (en) * 1987-03-12 1988-11-22 Tektronix, Inc. Temperature compensated current source
US5801581A (en) * 1996-01-31 1998-09-01 Canon Kabushiki Kaisha Comparison detection circuit
US5801523A (en) * 1997-02-11 1998-09-01 Motorola, Inc. Circuit and method of providing a constant current
US5864228A (en) * 1997-04-01 1999-01-26 National Semiconductor Corporation Current mirror current source with current shunting circuit
US6064267A (en) * 1998-10-05 2000-05-16 Globespan, Inc. Current mirror utilizing amplifier to match operating voltages of input and output transconductance devices
US6617915B2 (en) * 2001-10-24 2003-09-09 Zarlink Semiconductor (U.S.) Inc. Low power wide swing current mirror
ITTO20020816A1 (it) * 2002-09-19 2004-03-20 Atmel Corp Specchio di corrente a bassa tensione a dinamica rapida con
TWI220701B (en) * 2002-12-26 2004-09-01 Winbond Electronics Corp Current mirror operated by low voltage
US7332965B2 (en) * 2006-04-19 2008-02-19 Texas Instruments Incorporated Gate leakage insensitive current mirror circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5521490A (en) * 1994-08-08 1996-05-28 National Semiconductor Corporation Current mirror with improved input voltage headroom
EP0733961A1 (de) * 1995-03-22 1996-09-25 CSEM Centre Suisse d'Electronique et de Microtechnique S.A. - Recherche et Développement Referenzstromgenerator in CMOS-Technologie
EP0768760A1 (de) * 1995-10-09 1997-04-16 STMicroelectronics S.r.l. Stromkomparator

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104965471A (zh) * 2015-07-13 2015-10-07 杭州晟元芯片技术有限公司 一种功耗可配置的振荡电路处理电路及方法

Also Published As

Publication number Publication date
DE102006017989A1 (de) 2007-10-18
CN101454739A (zh) 2009-06-10
DE102006017989B4 (de) 2008-05-08
US20070285171A1 (en) 2007-12-13
US7466202B2 (en) 2008-12-16

Similar Documents

Publication Publication Date Title
DE102006017989B4 (de) Schneller CMOS-Stromspiegel
DE102015105113B4 (de) System und Verfahren zum Ansteuern eines Hochfrequenzschalters
EP0529119B1 (de) Monolithisch integrierter Differenzverstärker mit digitaler Verstärkungseinstellung
DE19735982C2 (de) Leitungsempfängerschaltkreis mit Leitungsabschlußimpedanz
DE69216626T2 (de) Leistungsverstärker mit signalabhängiger Ruhestromeinstellung
DE69119036T2 (de) Operationsverstärker
EP0509113B1 (de) Ausgangspufferverstärker mit grossem Signalhub
DE68927535T2 (de) Verstärker
DE102005054216B4 (de) Ausgangsstufe, Verstärkerregelschleife und Verwendung der Ausgangsstufe
DE10196233T5 (de) Nachlauf- und Abschwächungs-Schaltung und Verfahren für DACs mit geschalteten Stromquellen
DE69219182T2 (de) Transkonduktanzoperationsverstärker mit grossem Gleichtaktpegel
DE68903243T2 (de) Spannungs-stromumsetzer mit mos-transistoren.
DE68921136T2 (de) Transistorverstärker für hohe Anstiegsgeschwindigkeiten und kapazitive Belastungen.
DE10053914C2 (de) Digital/Analog-Wandler mit programmierbarer Verstärkung
EP2101241A1 (de) Treiberschaltung, Verfahren zum Betrieb und Verwendung eines Stromspiegels einer Treiberschaltung
DE10005044A1 (de) Hochgeschwindigkeits-Stromspiegelschaltkreis und -verfahren
DE102014101844A1 (de) Spannungsgenerator, Schalter- und Datenwandlerschaltungen
EP0730214B1 (de) Stromspiegel in MOS-Technik mit weit aussteuerbaren Kaskodestufen
DE19620839C2 (de) Operationsverstärker
EP0389654B1 (de) Integrierbare Verstärkerschaltung
EP1405400B1 (de) Schnittstellenschaltung zum anschluss an einen ausgang eines frequenzumsetzers
EP0685782B1 (de) Spannungsregler
EP1101279B1 (de) Verstärkerausgangsstufe
DE3436302A1 (de) Rauschfreie, die bauelementflaeche beeinflussende kaskodenschaltung
EP0632580B1 (de) Verstärkerausgangsstufe

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200780014451.9

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 07711547

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2009503436

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 07711547

Country of ref document: EP

Kind code of ref document: A1