WO2007046448A1 - 半導体装置 - Google Patents

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WO2007046448A1
WO2007046448A1 PCT/JP2006/320787 JP2006320787W WO2007046448A1 WO 2007046448 A1 WO2007046448 A1 WO 2007046448A1 JP 2006320787 W JP2006320787 W JP 2006320787W WO 2007046448 A1 WO2007046448 A1 WO 2007046448A1
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WO
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access
memory
frequency
semiconductor device
output
Prior art date
Application number
PCT/JP2006/320787
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English (en)
French (fr)
Inventor
Yuka Hasegawa
Akira Maruko
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
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    • G11C—STATIC STORES
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
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    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Definitions

  • the present invention relates to a semiconductor device including a clock synchronous memory, and more particularly to a technique for controlling the operating frequency of the clock synchronous memory.
  • FIG. 10 is a block diagram showing a configuration of a semiconductor device including a conventional clock synchronous memory disclosed in Patent Document 1, for example.
  • FIG. 10 is a memory of the clock synchronization type, 901 to 904, and the memory 901 to the first to third access request circuits for making access requests respectively.
  • Access control that arbitrates and controls access requests from the third access request circuit 902 to 904, outputs an access request as a result of the control to the memory 901, and outputs an access timing signal (AT) to the memory
  • a circuit 906 is a clock generation circuit for generating an operation clock of the memory 901
  • 900 is a semiconductor device having the synchronous memory.
  • the number of access request circuits is not limited to the above three, and may be more or less than this.
  • FIG. Fig. 11 is a diagram showing signal waveforms for explaining the operation of the conventional semiconductor device 900.
  • Fig. 11 (a) shows the operation clock CL of the synchronous memory
  • Fig. 11 (b) shows the access.
  • An access timing signal (AT) output from the control circuit 905 to the memory 901 is shown.
  • the circuit 905 arbitrates and controls the access requests from the access request circuits 902 to 904 based on the priority order and output order given in advance, and as a result, permits the required access request, Write Enable Access timing signal AT such as (WE) and Read Enable (RE) is generated.
  • WE Write Enable Access timing signal
  • RE Read Enable
  • the synchronous memory 901 uses the access control circuit 905 for arbitration / control.
  • the memory access operation is performed based on the operation clock signal shown in FIG.
  • Patent Document 1 JP 2002-132573 A
  • the conventional semiconductor device 900 does not operate the memory 901 when the memory 901 is not used or when the memory 901 does not operate at a fast operating frequency that can achieve the maximum performance of the memory 901.
  • the memory 901 was always operated at the operating frequency that can achieve the maximum performance of the memory 901. As a result, there is a problem that the power consumption of the semiconductor device 900 increases.
  • the present invention has been made to solve the above-described conventional problems, and a semiconductor capable of realizing low power consumption by switching the operating frequency of the memory in accordance with the frequency of memory access.
  • An object is to provide an apparatus.
  • a semiconductor device includes a clock synchronous memory, a clock generation circuit that generates an operation clock of the memory, and a plurality of access to the memory.
  • Access request circuit an access control circuit that arbitrates and controls one or a plurality of memory access requests output from the plurality of access request circuits, and outputs a memory access signal to the memory, and the access control circuit
  • a determination circuit for managing a status of access to the memory by the plurality of access request circuits and outputting a frequency switching control signal for controlling a frequency of an operation clock of the memory, and According to the frequency switching control signal, the frequency of the operation clock generated by the clock generation circuit is set.
  • a frequency switching circuit which further is to be provided with.
  • the frequency of the operation clock of the memory can be switched according to the access status to the memory, and the memory access can be performed without consuming unnecessary power. Low power consumption can be realized.
  • the determination circuit includes an access enable signal output from the access control circuit to the memory. When the value of the negation period exceeds a preset value, the frequency switching control signal for lowering the frequency of the operation clock is output.
  • the determination circuit includes a negation period of a clock enable signal output from the access control circuit to the memory.
  • the frequency switching control signal for lowering the frequency of the operation clock is output.
  • the semiconductor device according to claim 4 is the semiconductor device according to claim 1, further comprising an access cache that holds an access request issued by each of the plurality of access request circuits.
  • the determination circuit determines the frequency of access to the memory based on the number of access requests held in the access cache. When the frequency of access to the memory is determined to be low, the operation circuit The frequency switching control signal for lowering the clock frequency is output.
  • the determination circuit monitors an address signal output from the access control circuit, and a specific address of the memory. When the access is made, the frequency switching control signal for lowering the frequency of the operation clock is output.
  • the semiconductor device according to claim 6 is the semiconductor device according to claim 1, wherein a plurality of the memories are arranged and a chip select signal output from the access control circuit is provided.
  • the memory to be accessed is selected from the plurality of memories, and the determination circuit is configured to select the operation clock when the value of the negation period of the chip select signal exceeds a preset value.
  • the frequency switching control signal for lowering the frequency is output.
  • a semiconductor device includes an access cache that holds a memory access request issued by each of the plurality of access request circuits in the semiconductor device according to claim 1,
  • the determination circuit determines the frequency of access to the memory based on the number of access requests held in the access cache, determines that the frequency of access to the memory is low, and stores the memory in the memory.
  • the frequency switching control signal for lowering the frequency of the operation clock is output.
  • a semiconductor device having a cache function and controlling a memory access by an access enable signal can be used to determine whether or not the memory is in accordance with a plurality of judgment criteria according to the memory access status. Since the operation clock frequency can be switched, more accurate frequency switching control can be performed, and as a result, further reduction in power consumption can be realized.
  • the determination circuit monitors an address signal output from the access control circuit, and a specific address of the memory. And the frequency switching control signal for lowering the frequency of the operation clock is output when the negation period value of the access enable signal output to the memory exceeds a preset value. To do.
  • the operation clock frequency of the memory can be switched based on a plurality of judgment criteria regarding the access status of the memory, more accurate frequency switching control can be performed, and further lower power consumption can be achieved. Electricity can be realized.
  • the semiconductor device is the semiconductor device according to claim 1, wherein a plurality of the memories are arranged and a chip select signal output from the access control circuit is provided.
  • the memory to be accessed is selected from among the plurality of memories, and the determination circuit has a value of a negation period of the chip select signal exceeding a preset value, and the access control circuit When a negation period value of an access enable signal output to the memory exceeds a preset value, a frequency switching control signal for lowering the frequency of the operation clock is output.
  • the operation clock frequency of the memory can be switched based on a plurality of criteria for determining the access status of the memory. Switching control can be performed, and as a result, further reduction in power consumption of the semiconductor device can be realized.
  • a semiconductor device is the semiconductor device according to claim 1, further comprising an access cache that holds a memory access request issued by each of the plurality of access request circuits.
  • the determination circuit determines an access frequency to the memory based on the number of access requests held in the access cache, and the access control circuit power is a clock enable output to the memory.
  • the value of the signal negation period exceeds the preset value, and the frequency of access to the memory is low!
  • the frequency switching control signal for lowering the frequency of the operation clock is output.
  • the operation of the memory based on a plurality of judgment criteria according to the memory access status. Since the clock frequency can be switched, more precise frequency switching control can be performed, and as a result, further reduction in power consumption of the semiconductor device can be realized.
  • the semiconductor device is the semiconductor device according to claim 1, wherein the determination circuit monitors an address signal output from the access control circuit, and When a specific address of memory is accessed and the negation period value of the clock enable signal output to the memory exceeds the preset value, the frequency of the operation clock is lowered. The frequency switching control signal is output. [0030] With this, since the operation clock frequency of the memory can be switched based on a plurality of criteria for determining the memory access status, more accurate frequency switching control can be performed. Further reduction in power consumption of the apparatus can be realized.
  • the semiconductor device according to claim 12 is the semiconductor device according to claim 1, wherein a plurality of the memories are arranged, and the plurality of memories are received by a chip select signal output from the access control circuit.
  • a memory to be accessed is selected, and the determination circuit has a value of a negation period of the chip select signal exceeding a preset value, and the access control circuit power with respect to the memory
  • the value of the negation period of the output clock enable signal exceeds a preset value
  • the frequency switching control signal for lowering the frequency of the operation clock is output.
  • the operation clock frequency of the memory can be switched based on a plurality of criteria for determining the access status of the memory. As a result, further reduction in power consumption can be realized.
  • a semiconductor device is the semiconductor device according to claim 1, further comprising an access cache that holds a memory access request output from each of the plurality of access request circuits.
  • the determination circuit determines the frequency of access to the memory based on the number of access requests held in the access cache, and monitors an address signal output from the access control circuit, When access is made to a specific address in the memory and it is determined that the frequency of access to the memory is low, the frequency switching control signal for lowering the operation clock is output.
  • the clock frequency can be switched based on a plurality of determination criteria for the memory access status, so that more accurate frequency switching control is performed. As a result, further reduction in power consumption can be realized.
  • the semiconductor device according to claim 14 is the semiconductor device according to claim 1, wherein a plurality of the memories are arranged, and the plurality of memories are arranged by a chip select signal output from the access control circuit. Memory to be accessed is selected.
  • An access cache that holds memory access requests output from a plurality of access request circuits, and the determination circuit sets the access frequency to the memory to the number of access requests held in the access cache.
  • the operation clock frequency of the memory can be switched based on a plurality of determination criteria regarding the memory access status. More precise frequency switching control can be performed, and as a result, further reduction in power consumption can be realized.
  • the semiconductor device according to claim 15 is the semiconductor device according to claim 1, wherein a plurality of the memories are arranged, and the plurality of memories are received by a chip select signal output from the access control circuit.
  • the memory to be accessed is selected, and the determination circuit monitors the address signal output to the memory and accesses a specific address of the memory, When the value of the negation period of the chip select signal exceeds a preset value, the frequency switching control signal for lowering the frequency of the operation clock is output.
  • the clock frequency can be switched based on a plurality of criteria for determining the access status of the memory, so that more accurate frequency switching control is performed. As a result, further reduction in power consumption can be realized.
  • the semiconductor device according to claim 16 is the semiconductor device according to claim 15, wherein the specific address of the memory monitored by the determination circuit is any one of the plurality of memories. It is a predetermined address given to.
  • the semiconductor device according to claim 17 is the semiconductor device according to claim 1, wherein the frequency switching circuit is an operation clock of the memory generated by the clock generation circuit.
  • the operation clock frequency of the memory is changed by thinning out the clock.
  • the operation clock frequency of the memory can be changed with a simple configuration, and the circuit configuration of the semiconductor circuit can be simplified.
  • the semiconductor device according to claim 18 is the semiconductor device according to claim 1, wherein the frequency switching circuit is configured to access the memory obtained by the determination circuit with an operation clock frequency of the memory. It is characterized by changing in stages according to the situation.
  • the semiconductor device includes the determination circuit that manages the memory access status, and the frequency of the clock supplied to the memory is changed according to the memory access frequency. Necessary power consumption can be suppressed, and low power consumption of the semiconductor device can be realized.
  • it is possible to switch the frequency of the clock supplied to the memory without performing any special control on the side that requests access to the memory. In other words, it is possible to reduce the power consumption for memory access without degrading the processing performance of each functional block that mainly determines the performance of the semiconductor device.
  • FIG. 1 is a block diagram of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a timing diagram for explaining the operation of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a timing diagram for explaining the operation of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 is a timing diagram for explaining the operation of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 5 is a block diagram of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 6 is a tie for explaining the operation of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 7 is a timing chart for explaining another operation of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 8 is a block diagram of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 9 is a timing diagram for explaining the operation of the semiconductor device according to the third embodiment of the present invention.
  • FIG. 10 is a block diagram of a conventional semiconductor device.
  • FIG. 11 is a timing chart for explaining the operation of a conventional semiconductor device. Explanation of symbols
  • FIG. 1 is a block diagram showing the configuration of the semiconductor device according to the first embodiment.
  • the semiconductor device 100 according to the first embodiment includes a clock synchronous memory 101, first to third access request circuits 102 to 104, an access control circuit 105, a clock generation circuit 106, and a determination.
  • a circuit 107 and a frequency switching circuit 108 are included.
  • the memory 101 is a clock synchronous memory that operates in synchronization with a predetermined clock.
  • the first to third access request circuits 102 to 104 make access requests to the memory 101.
  • the number of access request circuits is not limited to three configurations.
  • the access control circuit 105 arbitrates and controls access requests from the first to third access request circuits 102 to 104, and displays a control signal 121 for accessing the memory 101 as shown in FIG.
  • Access enable signal such as Write Enable signal (WE) and Read Enable signal (RE)
  • clock enable signal CE
  • AD address signal indicating an access destination address on 101 is output.
  • the clock generation circuit 106 generates an operation clock CLK130 of the memory 101.
  • the decision circuit 107 inputs various control signals 121 including an access enable signal (AE), a clock enable signal (CE), and an address signal (AD), and accesses based on these various control signals 121.
  • the access status to the memory 101 by the request circuits 102 to 104 is determined, for example, the frequency of access to the memory 101 or whether access to a specific address in the memory 101 has been performed. Based on the determination result, a frequency switching control signal 122 for controlling the frequency of the operation clock of the memory 101 is output to the frequency switching circuit 108.
  • the frequency switching circuit 108 switches the frequency of the clock CLK 130 generated by the clock generation circuit 106 according to the frequency switching control signal 122 output from the determination circuit 107.
  • the access control circuit 105 If the number of access requests is one, access to the memory 101 is permitted by this, and a required control signal 121 is output to the memory 101.
  • the access control circuit 105 determines the priority order given in advance by the access control circuit 105. Arbitration and control are performed based on the output order, etc., and the access control circuit 105 provides various types of access enable signals (AE) such as WE and RE, clock enable signals (CE), and address signals (AD).
  • AE access enable signals
  • CE clock enable signals
  • AD address signals
  • a control signal 121 is output to the memory 101.
  • the above-mentioned various control signals 121 are the write enable signal WE or the read enable signal RE, the access enable signal (AE), the clock enable signal (CE), or the address signal (AD). Also input to the determination circuit 107.
  • the determination circuit 107 determines the access status to the memory 101 from the input control signal 121, and outputs the frequency switching control signal 122 to the frequency switching circuit 108.
  • the frequency of the clock 130 generated by the clock generation circuit 106 is changed according to the frequency switching control signal 122.
  • FIG. 2 shows ( a ) an operation clock, (b) an access timing signal, when the access status to the memory is determined based on the access enable signal AE in the determination circuit 107 in the first embodiment.
  • (c) is a waveform diagram of the frequency switching signal
  • FIG. 3 shows (a) the operation clock when the determination circuit 107 determines the access status to the memory based on the clock enable signal CE.
  • FIG. 4 is a waveform diagram of (b) a clock timing signal and (c) a frequency switching signal.
  • FIG. FIG. 4 is a waveform diagram of ( a ) an operation clock, (b) an address signal, and (c) a frequency switching signal when an access status to the network is determined.
  • the negation period of the access enable signal AE is determined by the counter (see FIG.
  • the count value exceeds a predetermined number of clocks as the switching threshold of the clock CL K130, here 10 clocks (timing t2 in FIG. 2)
  • the frequency switching control signal 122 is In the frequency switching circuit 108, the frequency of the operation clock 131 is changed to a low frequency, for example, half the frequency of the clock CLK130 as shown in FIG.
  • an access request is made from the! Of the access request circuits 102 to 104 and the access enable signal AE is asserted again (timing t3 in FIG.
  • the frequency switching control signal 122 is output from the determination circuit 107.
  • the frequency of the lowered operation clock 131 is returned to the original frequency, that is, the frequency of the clock CLK130, as shown in the period after t3 in FIG.
  • a clock enable signal CE
  • the frequency switching control signal 122 is The frequency switching circuit 108 changes the frequency of the operation clock 131 to a low value, for example, half the frequency of the clock CLK 130 as shown in FIG.
  • an access request is made from any force of the access request circuits 102 to 104 and the clock enable signal CE is asserted again (timing t3 in FIG.
  • the frequency switching control signal 122 is output from the determination circuit 107.
  • the frequency switching circuit 108 the lowered frequency of the operation clock 131 is returned to the original frequency, that is, the frequency of the clock CLK130, as shown in the period 3 and thereafter in FIG.
  • the determination circuit 107 determines the access status to the memory based on the address signal AD, for example, the semiconductor device 100 performs the access to the memory 101.
  • the access to a specific address is made, the end of the memory access process is notified, and when the address signal AD is monitored by the determination circuit 107, a plurality of access requests are received.
  • one of the circuits accesses the specific address set as the switching timing of the clock CLK130, here 8, h20 (timing t3 in FIG. 4), it outputs the frequency switching control signal 122, In the frequency switching circuit 108, the frequency of the operation clock 131 is changed to a low value, for example, half the frequency of the clock CL K130 as shown in FIG.
  • a frequency switching control signal 122 is output from the determination circuit 107, In the frequency switching circuit 108, the frequency of the lowered operation clock 131 is returned to the original frequency, that is, the frequency of the clock CLK130, as shown in the period after t4 in FIG.
  • Access status can also be determined. In this way, the memory access status can be determined with higher accuracy, and the power consumption of the semiconductor device can be further increased.
  • the determination circuit 107 determines the above determination circuit 107.
  • the address signal AD is monitored at, and when a specific memory address is accessed by any of the access request circuits and the negation period value of the access enable signal AE exceeds a preset value, The frequency switching control signal 122 is output, and the frequency of the operation clock 131 is changed to a low value.
  • the determination circuit 107 outputs the frequency switching control signal 122 as well. In the frequency switching circuit 108, the lowered operation clock 131 is returned to the original frequency, that is, the frequency of the clock CLK130.
  • the frequency of the memory operation clock by the frequency switching circuit 108 is changed.
  • the change (switching) of the wave number may be performed by thinning out the clock from the clock generation circuit 106.
  • the change (switching) of the operation clock frequency of the memory by the frequency switching circuit 108 is changed stepwise according to the frequency of access in which the negation period of the access enable signal (AE) is obtained.
  • the frequency may be switched in stages from 3Z4, 1/2, and 1Z4.
  • the access control circuit 105 arbitrates and controls the access request for the memory having the access request circuit power, and the determination circuit 107 supplies the memory to the memory.
  • the access status is based on the frequency of access by the access enable signal input to the memory, based on the clock enable signal input to the memory, or accessed to a specific address in the memory. Since the frequency of the operation clock 131 of the memory 101 is changed according to the access status of the memory, unnecessary power consumption of the semiconductor device can be suppressed. Thus, the power consumption of the semiconductor device can be reduced.
  • the operation clock frequency of the memory is switched without determining the frequency of memory access. This makes it possible to simplify the circuit configuration and reduce the circuit area.
  • FIG. 5 is a block diagram of the semiconductor device according to the second embodiment.
  • the semiconductor device 500 according to the second embodiment outputs the output from the access request circuits 102 to 104 between the output of the access request circuits 102 to 104 and the access control circuit 105 in the configuration of the semiconductor device 100 of the first embodiment.
  • the access cache 501 stores the access requests to be input in the order of input, and the determination circuit 507 determines the status of various control signals 121 output from the access control circuit 105 and the access output from the access cache 501. Based on the number of requests 502, the access status of the memory 101 is managed, and based on this, the frequency switching control signal 122 is output to the frequency switching circuit 108, and the frequency of the operation clock 131 of the memory 101 is set. It is something to change.
  • FIG. 6A shows the operation clock 131 of the memory 101
  • FIG. 6B shows the number of access requests 502 cached in the access cache 501
  • FIG. 6C shows the access control circuit 10 5.
  • 6 shows an access enable signal (AE) output from the frequency switching circuit
  • FIG. 6D shows a frequency switching control signal 122 output from the frequency switching circuit 108.
  • AE access enable signal
  • each access request is stored in the access cache 501.
  • the access cache 501 For example, in FIG. 6B, two access requests are stored at timing tl.
  • the access request stored in the access cache 501 is read by the access control circuit 105, and is arbitrated and controlled by the access control circuit 105. From the access control circuit 105, an access enable signal such as WE or RE (AE ), A clock enable signal (CE), or an address signal (AD), and the like, and the control signal 121 is output to the memory 101 and the memory 101 is accessed.
  • an access enable signal such as WE or RE (AE ), A clock enable signal (CE), or an address signal (AD), and the like, and the control signal 121 is output to the memory 101 and the memory 101 is accessed.
  • the access request number 502 stored in the access cache 501 is input from the access cache 501 to the determination circuit 507, and the access enable signal (AE) output from the access control circuit 105 is input.
  • Various control signals 121 including the above are input.
  • the determination circuit 507 compares the input access request number 502 with the access request number serving as a frequency switching threshold of the clock CLK 130 included in the circuit 507, and the comparison result and the WE Based on various control signals 121 such as access enable signal (AE), clock enable signal (CE), or address signal (AD)
  • AE access enable signal
  • CE clock enable signal
  • AD address signal
  • the frequency switching control signal 122 for controlling the frequency of the operation clock of the memory 101 is output to the frequency switching circuit 108 based on the determination result.
  • the frequency switching threshold is set to the number of access requests “0” and the negation period of the access enable signal AE “period of 10 clocks of the clock CLK130”
  • No access request is issued from the access request circuits 102 to 104
  • the number of access requests in the access cache 501 becomes 0 at timing t2 in FIG. 6 (b)
  • the access enable signal (AE) is at timing t3.
  • the frequency switching control signal 122 is output from the determination circuit 507, and the frequency switching circuit 108 sets the frequency 131 of the operation clock of the memory 101, for example, As shown in Fig. 6 (a), the frequency is changed to half the frequency of the clock CLK130.
  • the access status to the memory 101 is determined based on both the negation period of the clock enable signal CE and the access request count 502, or both the address signal AD and the access request count 502. You can also.
  • the determination circuit 507 determines the access status to the memory based on both the address signal AD and the number of access requests 502, the determination circuit 507 monitors the address signal AD. At the same time, the access frequency is determined from the number of access requests 502. When it is determined that one of the access request circuits accesses a specific address in the memory and the access frequency is low, the operation clock 131 Reduce the frequency. When the determination circuit 507 determines that any of the access request circuits accesses an address other than the specific address of the memory and the access frequency is high, the frequency of the low operation clock 131 is determined. To the original frequency, that is, the frequency of the clock LK130.
  • the access request circuit 102 further includes an access cache 501 for storing an access request issued. From the access cache 501 that determines the access status to the memory 101 using only the control signal 121 such as the access enable signal (AE), clock enable signal (CE), or address signal (AD) such as WE and RE. Since the access is made based on the read access request number 502, the power consumption can be reduced in the semiconductor device that implements the memory access using the cache function.
  • the control signal 121 such as the access enable signal (AE), clock enable signal (CE), or address signal (AD) such as WE and RE. Since the access is made based on the read access request number 502, the power consumption can be reduced in the semiconductor device that implements the memory access using the cache function.
  • the access status can be determined with higher accuracy. Therefore, it is possible to further reduce the power consumption of the semiconductor circuit.
  • the determination of the access status to the memory can be performed only according to the number of access requests as shown in FIG.
  • the determination circuit 507 determines that the access request count 502 is “0” and the access frequency is low (2 timings in FIG. 7 (b))
  • the frequency switching control signal 122 is output.
  • the frequency switching circuit 507 the frequency of the operation clock 131 is lowered. If the access request number 502 is other than “0” in the determination circuit 507 and it is determined that the access frequency is high (t3 timing in FIG. 7B), the frequency of the lowered operation clock 131 is set. Return to the original frequency, that is, the frequency of clock LK.
  • the operation clock frequency of the memory may be changed stepwise according to the number of access requests and the like.
  • the operation clock frequency of the memory 101 is changed based on the output state of a chip select signal input to the plurality of memories.
  • FIG. 8 shows a block configuration diagram of the semiconductor device according to the third embodiment.
  • the semiconductor device 700 according to the third embodiment is different from the semiconductor device 500 according to the second embodiment in that a plurality of clock synchronous memories 101 and 701 are provided.
  • the access control circuit 705 selectively selects one of the memory 101 and the memory 701 in consideration of control signals such as the address enable signal AE, the clock enable signal CE, and the address signal AD.
  • Chip select signal CS1, CS for 2 is also output to the memory 101 and the memory 701, and the determination circuit 707 outputs various control signals 721 including the chip select signals CS1 and CS2 output from the access control circuit 705.
  • the access status of the memories 101 and 701 is determined based on the number of access requests 502 from the access cache 501.
  • each access request is stored in the access cache 501.
  • the access request stored in the access cache 501 is read by the access control circuit 705, and the access request is arbitrated and controlled by the access control circuit 705 based on the output order or the priority given in advance.
  • an access enable signal (AE) such as WE and RE
  • a clock enable signal (CE) such as a clock enable signal (CE), some! /
  • AD address signal
  • CE clock enable signal
  • the access control circuit 705 controls the memory 101 and the memory 701 with the chip select signals CS1 and CS2, and the memory 101 and 701 are selected by the chip select signals CS1 and CS2 to operate.
  • Control signal power such as the generated access enable signal (AE) and clock enable signal (CE), is output to the selected memory 101 or memory 701. Access.
  • control signal 721 such as the access enable signal (AE) including the chip select signals CS 1 and CS 2 and the number 502 of access requests cached in the access cache 501 are input to the determination circuit 707. Is done.
  • the determination circuit 707 is based on the access enable signal (AE), the clock enable signal (CE), the address signal AD, or the access request number 502. In addition to determining the access status to the memory, the access status to the memory is determined based on the negation period of the chip select signals CSI and CS2.
  • FIG. 9A shows the operation clock 131 of the memory 101 and the memory 701 in the third embodiment
  • FIG. 9B shows the output of the chip select signal CS1 to the memory 101
  • Figure 9 ( c) shows the output of the chip select signal CS2 to the memory 701.
  • FIG. 9 (d) shows the frequency switching control signal 122.
  • the access control circuit 705 receives a chip select.
  • the frequency switching control signal 122 is output from the determination circuit 707 as a trigger, and the frequency of the operation clock 131 of the memory 101 in FIG. As shown in the period after t3 in a), the original clock CLK130 frequency is restored.
  • the power semiconductor is exemplified in the case where one of the plurality of memories is selected by the chip select signal and only the selected memory is accessed. Since the circuit 700 further includes an access memory determination circuit that determines a memory to be accessed next based on an access request cached in the access cache 501, a plurality of memories can be accessed simultaneously. As a result, the access processing efficiency can be increased, and the system can cope with the high speed speed of the system.
  • the frequency of operation clock 131 is changed according to the output status of chip select signals CS1 and CS2. For semiconductor devices that access multiple memories! Thus, power consumption can be reduced.
  • the number of memories is not limited to two but may be three or more.
  • the determination by the force determination circuit 707 is an example in which the determination of the access status to the memory in the determination circuit 707 is performed based on the negation period of the chip select signal.
  • the memory access status can be determined based on the access enable signal AE, the clock enable signal CE, the address signal AD, and the number of access requests, or the negation period of the chip select signals CS1 and CS2.
  • Both access to the specific address 101 can be performed based on both the negation period of the chip select signals CS 1 and CS 2 and the number of access requests held in the access cache 501.
  • the chip select signals CS1 and CS2 are negated for a predetermined period, and
  • the access enable signal (AE) is
  • the frequency switching control signal 121 When negated for a predetermined period, the frequency switching control signal 121 is output and the frequency of the operation clock 131 is lowered.
  • the address on the memory serving as the threshold for switching the frequency of the operating clock may be the address on either one of the memory 101 or the memory 701. In this way, it is not necessary to provide an address for frequency switching processing in another memory, and the usable memory capacity can be increased.
  • the operation clock frequency of the memory may be changed stepwise according to the negation period of the chip select signal and the like.
  • the present invention it is possible to reduce the power consumption of a semiconductor device equipped with a clock-synchronized memory, and this makes it possible to provide electronic devices with low power consumption. This is useful in terms of

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Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、クロック同期型のメモリを備える半導体装置に関し、特にクロック同期型 メモリの動作周波数を制御する技術に関する。
背景技術
[0002] 図 10は、例えば、特許文献 1に開示されている従来のクロック同期型のメモリを備え た半導体装置の構成を示すブロック図である。
図 10【こお!ヽて、 901ίま、クロック同期型のメモリ、 902〜904ίま、該メモリ 901【こ対し て各々アクセス要求を行う第 1ないし第 3のアクセス要求回路、 905は第 1ないし第 3 のアクセス要求回路 902〜904からのアクセス要求を調停、制御し、その制御結果で あるアクセス要求をメモリ 901に対し出力するとともに、該メモリへのアクセスタイミング 信号 (AT)を出力するアクセス制御回路、 906はメモリ 901の動作クロックを発生する クロック生成回路、 900は該同期型メモリを有する半導体装置である。
[0003] なお、この構成において、アクセス要求回路は、上述した 3つに限られるものではな ぐこれより多くても少なくてもよい。
[0004] 次に、本従来の半導体装置 900の動作について、図 11を参照して説明する。図 1 1は、本従来の半導体装置 900の動作を説明するための信号波形を示す図であり、 図 11 (a)は、本同期型メモリの動作クロック CL、図 11 (b)は、アクセス制御回路 905 からメモリ 901に対し出力されるアクセスタイミング信号 (AT)を示す。
[0005] 本半導体装置 900にお!/、て、第 1な!、し第 3のアクセス要求回路 902〜904の!、ず れかからメモリ 901に対するアクセス要求信号が出力されると、アクセス制御回路 905 は、前記アクセス要求回路 902〜904からのアクセス要求を、予め与えられる優先順 位や出力順などに基づいて調停'制御し、その結果として、所要のアクセス要求を許 可する、 Write Enable (WE)や、 Read Enable (RE)などの、アクセスタイミング信 号 ATを生成する。
[0006] これにより、前記同期型メモリ 901は、上記アクセス制御回路 905による調停 ·制御 の結果得られたアクセスタイミング信号 ATに応じて、図 11 (a)に示す動作クロック〖こ 基づき、メモリアクセスを受ける動作を行う。
特許文献 1 :特開 2002— 132573号公報
発明の開示
発明が解決しょうとする課題
[0007] し力しながら、前記従来の半導体装置 900では、メモリ 901が使用されていない場 合や、また、メモリ 901の最大性能を実現できるような速い動作周波数でメモリ 901を 動作させなくてもメモリアクセスを行うことが可能な場合であっても、常にメモリ 901の 最大性能を発揮することのできる動作周波数でメモリ 901を動作させていたため、不 必要に電力が消費されることになり、この結果、半導体装置 900の消費電力が増加し てしまうという問題があった。
[0008] 本発明は、上記従来の課題を解決するためになされたものであり、メモリアクセスの 頻度に応じて、メモリの動作周波数を切り替えることにより、低消費電力化を実現する ことのできる半導体装置を提供することを目的とする。
課題を解決するための手段
[0009] 上記課題を解決するために、本発明の請求項 1に係る半導体装置は、クロック同期 型のメモリと、前記メモリの動作クロックを生成するクロック生成回路と、前記メモリにァ クセスする複数のアクセス要求回路と、前記複数のアクセス要求回路から出力される 単数または複数のメモリアクセス要求を、調停、制御し、前記メモリに対してメモリァク セス信号を出力するアクセス制御回路と、前記アクセス制御回路よりのメモリアクセス 信号より、前記複数のアクセス要求回路による前記メモリへのアクセス状況を管理し、 前記メモリの動作クロックの周波数を制御する周波数切替制御信号を出力する判定 回路と、前記判定回路よりの前記周波数切替制御信号に従い、前記クロック生成回 路で生成された前記動作クロックの周波数を変更する周波数切替回路と、を備えるも のである。
[0010] これにより、メモリへのアクセス状況に応じて、メモリの動作クロックの周波数を切り替 えることができ、不要な電力を消費することなくメモリアクセスを行うことが可能となるた め、半導体装置の低消費電力化を実現できる。 [0011] また、本発明の請求項 2に係る半導体装置は、請求項 1に記載の半導体装置にお いて、前記判定回路は、前記アクセス制御回路からメモリに対して出力されるァクセ スィネーブル信号のネゲート期間の値が予め設定された値を超えたとき、前記動作ク ロックの周波数を低くする前記周波数切替制御信号を出力するものである。
[0012] これにより、アクセスィネーブル信号によってメモリアクセスを制御する構成の半導 体装置において、低消費電力化を実現することが可能になる。
[0013] また、請求項 3に係る半導体装置は、請求項 1に記載の半導体装置において、前 記判定回路は、前記アクセス制御回路からメモリに対して出力されるクロックイネーブ ル信号のネゲート期間の値が予め設定された値を超えたとき、前記動作クロックの周 波数を低くする前記周波数切替制御信号を出力するものである。
[0014] これにより、クロックィネーブル信号によってメモリアクセスを制御する構成の半導体 装置において、低消費電力化を実現することが可能になる。
[0015] また、請求項 4に係る半導体装置は、請求項 1に記載の半導体装置において、前 記複数のアクセス要求回路の各々力 発行されるアクセス要求を保持するアクセスキ ャッシュを更に備え、前記判定回路は、前記メモリへのアクセスの頻度を、前記ァクセ スキャッシュに保持されたアクセス要求の数に基づいて判定し、前記メモリへのァクセ スの頻度が低 ヽと判定されたとき、前記動作クロックの周波数を低くする前記周波数 切替制御信号を出力するものである。
[0016] これにより、キャッシュ機能を持つ構成の半導体装置において、低消費電力化を実 現することが可能になる。
[0017] また、請求項 5に係る半導体装置は、請求項 1に記載の半導体装置において、前 記判定回路は、前記アクセス制御回路から出力されるアドレス信号を監視し、前記メ モリの特定アドレスにアクセスがなされたとき、前記動作クロックの周波数を低くする 前記周波数切替制御信号を出力するものである。
[0018] これにより、メモリアクセスの頻度を判定せずに、メモリの動作クロック周波数を切り 替えることが可能となり、回路構成が簡単になり、回路面積の削減が可能になる。
[0019] また、請求項 6に係る半導体装置は、請求項 1に記載の半導体装置において、前 記メモリは複数配置されて、前記アクセス制御回路から出力されるチップセレクト信号 により、該複数のメモリのうちのアクセスされるメモリが選択されるものであり、前記判 定回路は、前記チップセレクト信号のネゲート期間の値が予め設定された値を超えた とき、前記動作クロックの周波数を低くする前記周波数切替制御信号を出力するもの である。
[0020] これにより、複数のメモリを備えた構成の半導体装置において、低消費電力化を実 現することが可能になる。
[0021] また、請求項 7に係る半導体装置は、請求項 1に記載の半導体装置において、前 記複数のアクセス要求回路の各々力 発行されるメモリアクセス要求を保持するァク セスキャッシュを備え、前記判定回路は、記メモリへのアクセスの頻度を、前記ァクセ スキャッシュに保持されたアクセス要求の数に基づいて判定し、前記メモリへのァクセ スの頻度が低いと判定され、且つ該メモリに対して出力されるアクセスィネーブル信 号のネゲート期間の値が予め設定された値を超えたとき、前記動作クロックの周波数 を低くする前記周波数切替制御信号を出力するものである。
[0022] これにより、キャッシュ機能を備えると共に、アクセスィネーブル信号によりメモリァク セスを制御する構成の半導体装置にぉ 、て、メモリのアクセス状況にっ 、ての複数 の判断基準に基づいて、メモリの動作クロック周波数を切り替えることができるため、 より高精度な周波数切替制御を行うことができ、この結果、更なる低消費電力化を実 現することが可能になる。
[0023] また、請求項 8に係る半導体装置は、請求項 1に記載の半導体装置において、前 記判定回路は、前記アクセス制御回路から出力されるアドレス信号を監視し、前記メ モリの特定アドレスにアクセスがなされ、且つ前記メモリに対して出力されるアクセスィ ネーブル信号のネゲート期間の値が予め設定された値を超えたとき、前記動作クロッ クの周波数を低くする前記周波数切替制御信号を出力するものである。
[0024] これにより、メモリのアクセス状況についての複数の判断基準に基づいて、メモリの 動作クロック周波数を切り替えることができるため、より高精度な周波数切替制御を行 うことができ、更なる低消費電力化を実現することが可能になる。
[0025] また、請求項 9に係る半導体装置は、請求項 1に記載の半導体装置において、前 記メモリは複数配置されて、前記アクセス制御回路から出力されるチップセレクト信号 により、該複数のメモリのうちのアクセスされるメモリが選択されるものであり、前記判 定回路は、前記チップセレクト信号のネゲート期間の値が予め設定された値を超え、 且つ前記アクセス制御回路力 前記メモリに対して出力されるアクセスィネーブル信 号のネゲート期間の値が予め設定された値を超えたとき、前記動作クロックの周波数 を低くする周波数切替制御信号を出力するものである。
[0026] これにより、複数のメモリを備えた構成の半導体装置において、メモリのアクセス状 況についての複数の判断基準に基づいて、メモリの動作クロック周波数を切り替える ことができるため、より高精度な周波数切替制御を行うことができ、この結果、半導体 装置の更なる低消費電力化を実現することが可能になる。
[0027] また、請求項 10に係る半導体装置は、請求項 1に記載の半導体装置において、前 記複数のアクセス要求回路の各々力 発行されるメモリアクセス要求を保持するァク セスキャッシュを備え、前記判定回路は、前記メモリへのアクセス頻度を、前記ァクセ スキャッシュに保持されたアクセス要求の数に基づ 、て判定し、前記アクセス制御回 路力 前記メモリに対して出力されるクロックィネーブル信号のネゲート期間の値が 予め設定された値を超え、且つ前記メモリへのアクセス頻度が低！ヽと判定されたとき 、前記動作クロックの周波数を低くする前記周波数切替制御信号を出力するもので ある。
[0028] これにより、キャッシュ機能を備えると共に、クロックィネーブル信号によりメモリァク セスを制御する構成の半導体装置にぉ 、て、メモリのアクセス状況にっ 、ての複数 の判断基準に基づいてメモリの動作クロック周波数を切り替えることができるため、よ り高精度な周波数切替制御を行うことができ、この結果、半導体装置の更なる低消費 電力化を実現可能となる。
[0029] また、請求項 11に係る半導体装置は、請求項 1に記載の半導体装置にお!、て、前 記判定回路は、前記アクセス制御回路から出力されるアドレス信号を監視し、前記メ モリの特定アドレスにアクセスがなされ、且つ前記アクセス制御回路力 前記メモリに 対して出力されるクロックィネーブル信号のネゲート期間の値が予め設定された値を 超えたとき、前記動作クロックの周波数を低くする前記周波数切替制御信号を出力 するものである。 [0030] これにより、メモリのアクセス状況についての複数の判断基準に基づいて、メモリの 動作クロック周波数を切り替えることができるため、より高精度な周波数切替制御を行 うことができ、この結果、半導体装置の更なる低消費電力化を実現可能となる。
[0031] また、請求項 12に係る半導体装置は、請求項 1に記載の半導体装置において、前 記メモリは複数配置されて、前記アクセス制御回路から出力されるチップセレクト信号 により、該複数のメモリのうちのアクセスされるメモリが選択されるものであり、前記判 定回路は、前記チップセレクト信号のネゲート期間の値が予め設定された値を超え、 且つ前記アクセス制御回路力 前記メモリに対して出力されるクロックィネーブル信 号のネゲート期間の値が予め設定された値を超えたとき、前記動作クロックの周波数 を低くする前記周波数切替制御信号を出力するものである。
[0032] これにより、複数のメモリを備える構成の半導体装置において、メモリのアクセス状 況についての複数の判断基準に基づいて、メモリの動作クロック周波数を切り替える ことができるため、より高精度な周波数切替制御を行うことができ、この結果、更なる 低消費電力化を実現可能となる。
[0033] また、請求項 13に係る半導体装置は、請求項 1に記載の半導体装置において、前 記複数のアクセス要求回路の各々から出力されるメモリアクセス要求を保持するァク セスキャッシュを備え、前記判定回路は、前記メモリへのアクセスの頻度を、前記ァク セスキャッシュに保持されたアクセス要求の数に基づいて判定すると共に、前記ァク セス制御回路から出力されるアドレス信号を監視し、前記メモリの特定アドレスにァク セスがなされ、且つ前記メモリへのアクセス頻度が低いと判定されたとき、前記動作ク ロックを低くする前記周波数切替制御信号を出力するものである。
[0034] これにより、キャッシュ機能を持つ構成の半導体装置において、メモリのアクセス状 況についての複数の判断基準に基づいてクロック周波数を切り替えることができるた め、より高精度な周波数切替制御を行うことができ、この結果、更なる低消費電力化 を実現可能となる。
[0035] また、請求項 14に係る半導体装置は、請求項 1に記載の半導体装置において、前 記メモリは複数配置されて、前記アクセス制御回路から出力されるチップセレクト信号 により、該複数のメモリのうちのアクセスされるメモリが選択されるものであり、前記複 数のアクセス要求回路から出力されるメモリアクセスの要求を保持するアクセスキヤッ シュを備え、前記判定回路は、前記メモリへのアクセス頻度を、前記アクセスキヤッシ ュに保持されたアクセス要求の数に基づいて判定し、前記メモリへのアクセス頻度が 低いと判定され、且つ前記チップセレ外信号のネゲート期間の値が予め設定された 値を超えたとき、前記動作クロックの周波数を低くする前記周波数切替制御信号を出 力するものである。
[0036] これにより、複数のメモリを備えると共に、キャッシュ機能を持つ構成の半導体装置 において、メモリのアクセス状況についての複数の判断基準に基づいて、メモリの動 作クロック周波数を切り替えることができるため、より高精度な周波数切替制御を行う ことができ、この結果、更なる低消費電力化を実現可能となる。
[0037] また、請求項 15に係る半導体装置は、請求項 1に記載の半導体装置において、前 記メモリは複数配置されて、前記アクセス制御回路から出力されるチップセレクト信号 により、該複数のメモリのうちのアクセスされるメモリが選択されるものであり、前記判 定回路は、前記アクセス制御回路力 前記メモリに対して出力されるアドレス信号を 監視し、前記メモリの特定アドレスにアクセスがなされ、且つ前記チップセレクト信号 のネゲート期間の値が予め設定された値を超えたとき、前記動作クロックの周波数を 低くする前記周波数切替制御信号を出力するものである。
[0038] これにより、複数のメモリを備える構成の半導体装置において、メモリのアクセス状 況についての複数の判断基準に基づいて、クロック周波数を切り替えることができる ため、より高精度な周波数切替制御を行うことができ、この結果、更なる低消費電力 化を実現可能となる。
[0039] また、請求項 16に係る半導体装置は、請求項 15に記載の半導体装置において、 前記判定回路が監視する前記メモリの特定アドレスは、前記複数のメモリのうちの何 れカ 1つのメモリに与えられた所定のアドレスである、ことを特徴とするものである。
[0040] これにより、前記判定回路がアドレス監視していないメモリの容量を有効に使用する ことができるため、使用可能なメモリ容量を増カロさせることができる。
[0041] また、請求項 17に係る半導体装置は、請求項 1に記載の半導体装置において、前 記周波数切替回路は、前記クロック生成回路により生成される前記メモリの動作クロ ックを間引くことにより、前記メモリの動作クロック周波数を変更する、ことを特徴とする ものである。
[0042] これにより、簡易な構成により、メモリの動作クロック周波数を変更可能となり、半導 体回路の回路構成を簡素化することができる。
[0043] また、請求項 18に係る半導体装置は、請求項 1に記載の半導体装置において、前 記周波数切替回路は、前記メモリの動作クロック周波数を、前記判定回路により得ら れる前記メモリのアクセス状況に応じて、段階的に変更する、ことを特徴とするもので ある。
[0044] これにより、より効率的に、半導体装置の低消費電力化を図ることが可能となる。
発明の効果
[0045] 本発明によれば、半導体装置に、メモリのアクセス状況を管理する判定回路を備え 、メモリのアクセス頻度に応じて、メモリに供給されるクロックの周波数を変更すること としたので、不必要な電力消費を抑えることができ、半導体装置の低消費電力化を 実現可能となる。また、上記構成としたことにより、メモリへのアクセス要求を行う側の 特別な制御を行うことなぐメモリに供給されるクロックの周波数を切り替えることが可 能となるため、アクセス要求を生成する側、すなわち、主に半導体装置の性能を決め る各機能ブロックの処理性能を落とすことなぐメモリアクセスに力かる消費電力を低 減することが可能となる。
図面の簡単な説明
[0046] [図 1]図 1は、本発明の実施の形態 1による半導体装置のブロック図である。
[図 2]図 2は、本発明の実施の形態 1による半導体装置の動作を説明するためのタイ ミング図である。
[図 3]図 3は、本発明の実施の形態 1による半導体装置の動作を説明するためのタイ ミング図である。
[図 4]図 4は、本発明の実施の形態 1による半導体装置の動作を説明するためのタイ ミング図である。
[図 5]図 5は、本発明の実施の形態 2による半導体装置のブロック図である。
[図 6]図 6は、本発明の実施の形態 2による半導体装置の動作を説明するためのタイ ミング図である。
[図 7]図 7は、本発明の実施の形態 2による半導体装置の他の動作を説明するための タイミング図である。
[図 8]図 8は、本発明の実施の形態 3による半導体装置のブロック図である。
[図 9]図 9は、本発明の実施の形態 3による半導体装置の動作を説明するためのタイ ミング図である。
[図 10]図 10は、従来の半導体装置のブロック図である。
[図 11]図 11は、従来の半導体装置の動作を説明するためのタイミング図である。 符号の説明
100 半導体装置
101, 701 メモリ
102 第 1のアクセス要求回路
103 第 2のアクセス要求回路
104 第 3のアクセス要求回路
105, 705 アクセス制御回路
106 クロック生成回路
107, 507, 707 判定回路
108 周波数切替回路
121, 721 制御信号
122 周波数切替制御信号
501 アクセスキャッシュ
502 アクセス要求数
901 メモリ
902 第 1のアクセス要求回路
903 第 2のアクセス要求回路
904 第 3のアクセス要求回路
905 アクセス制御回路
906 クロック生成回路 発明を実施するための最良の形態
[0048] 以下、本発明の実施の形態について図面を参照しながら説明する。
(実施の形態 1)
図 1は、本実施の形態 1による半導体装置の構成を表すブロック図である。 図 1において、本実施の形態 1の半導体装置 100は、クロック同期型のメモリ 101と 、第 1ないし第 3のアクセス要求回路 102〜104と、アクセス制御回路 105と、クロック 生成回路 106と、判定回路 107と、周波数切替回路 108とを有している。
[0049] メモリ 101は、所定のクロックに同期して動作するクロック同期型のメモリである。第 1 ないし第 3のアクセス要求回路 102〜104は、メモリ 101に対してアクセス要求を行う ものである。ここで、このアクセス要求回路の数は、 3つの構成に限定されるものでは ない。
[0050] アクセス制御回路 105は、第 1ないし第 3のアクセス要求回路 102〜104からのァク セス要求を調停、制御し、メモリ 101に対し、アクセスを行うための制御信号 121とし て、図 1に示すような、 Write Enable信号（WE)や Read Enable信号（RE)などの アクセスイネ一ブル信号 (AE)、メモリ 101へのクロック供給を制御するクロックイネ一 ブル信号（CE)、あるいはメモリ 101上のアクセス先アドレスを示すアドレス信号 (AD )等を出力するものである。
[0051] クロック生成回路 106は、メモリ 101の動作クロック CLK130を生成するものである。
判定回路 107は、アクセスィネーブル信号 (AE)、クロックィネーブル信号 (CE)、 及びアドレス信号 (AD)を含む各種制御信号 121を入力し、これら各種制御信号 12 1に基づ 、て、アクセス要求回路 102〜104によるメモリ 101に対するアクセス状況、 例えば、メモリ 101へのアクセスの頻度、あるいは、メモリ 101の特定アドレスへのァク セスがなされたか否か、を判定するものである。そして、その判定結果に基づいて、メ モリ 101の動作クロックの周波数を制御する周波数切換制御信号 122を、周波数切 換回路 108に出力する。
[0052] 周波数切替回路 108は、クロック生成回路 106により生成されたクロック CLK130 の周波数を、判定回路 107より出力される周波数切替制御信号 122に従って切り替 えるものである。 [0053] 次に、以上のように構成される半導体装置 100の動作について、図 1を用いて説明 する。
本クロック同期型のメモリ 101を含む半導体装置 100においては、まず、第 1ないし 第 3のアクセス要求回路 102〜104のいずれかより、上記メモリ 101に対するアクセス 要求が出力されると、アクセス制御回路 105は、上記アクセス要求が 1つである場合 は、これによるメモリ 101へのアクセスを許可し、所要の制御信号 121をメモリ 101に 対し出力する。
[0054] 一方、上記アクセス要求回路 102〜104よりのアクセス要求が複数あり、メモリへの アクセスが競合する場合は、これらの複数のアクセス要求は、アクセス制御回路 105 により、予め与えられる優先順位や出力順などに基づいて調停、制御され、該ァクセ ス制御回路 105より、 WEや RE等のアクセスィネーブル信号 (AE)、クロックイネーブ ル信号 (CE)、あるいはアドレス信号 (AD)などの、各種制御信号 121が、上記メモリ 101に対して出力される。
[0055] 同時に、上記各種制御信号 121である、ライトイネ一ブル信号 WEまたはリードイネ 一ブル信号 REのアクセスィネーブル信号 (AE)、クロックィネーブル信号（CE)、あ るいはアドレス信号 (AD)は、判定回路 107にも入力される。
[0056] そして判定回路 107において、該入力された制御信号 121より、メモリ 101へのァク セス状況が判定されて、周波数切替制御信号 122が周波数切替回路 108に対して 出力され、該周波数切替回路 108では、該周波数切替制御信号 122に従って、上 記クロック生成回路 106で生成されたクロック 130の周波数が変更される。
[0057] 以下、図 2〜図 4を用いて、各種制御信号 121に基づいて、メモリへのアクセス状況 が判定され、動作クロック 131周波数が変更されるまでの流れについて説明する。 図 2は、本実施の形態 1における判定回路 107において、アクセスィネーブル信号 AEに基づいてメモリへのアクセス状況が判定される際の、（a)動作クロック、（b)ァク セスタイミング信号、及び (c)周波数切替信号の波形図であり、図 3は、該判定回路 1 07において、クロックィネーブル信号 CEに基づいてメモリへのアクセス状況が判定さ れる際の、（a)動作クロック、（b)クロックタイミング信号、及び (c)周波数切替信号の 波形図であり、図 4は、該判定回路 108において、アドレス信号 ADに基づいてメモリ へのアクセス状況が判定される際の、（a)動作クロック、（b)アドレス信号、及び (c)周 波数切替信号の波形図である。
[0058] まず、判定回路 107において、アドレスィネーブル信号 AEに基づいて、メモリへの アクセス状況が判定されるときは、該アクセスィネーブル信号 AEのネゲート期間を、 判定回路 107内のカウンタ（図示せず）によりカウントし、該カウント値が、クロック CL K130の切換え閾値として予め定められたクロック数、ここでは 10クロック、を越えたと き（図 2の t2のタイミング）、周波数切替制御信号 122を出力し、周波数切替回路 108 において、動作クロック 131の周波数を、低い周波数、例えば図 2 (a)に示すように、 クロック CLK130の周波数の半分、に変更する。そして、アクセス要求回路 102〜10 4の!、ずれ力からアクセス要求がなされ、アクセスィネーブル信号 AEが再びアサート されると（図 2の t3のタイミング）、判定回路 107から周波数切替制御信号 122が出力 され、周波数切替回路 108において、該低くされた動作クロック 131の周波数を、図 2 (a)の t3以降の期間に示されるように、元の周波数、すなわちクロック CLK130の 周波数に戻す。
[0059] また、判定回路 107において、クロックィネーブル信号 CEに基づいて、メモリへの アクセス状況が判定されるときは、判定回路 107内のカウンタ（図示せず）によりクロッ クイネーブル信号 (CE)のネゲート期間をカウントし、該カウント値が、クロック CLK13 0の切換え閾値として予め定められたクロック数、ここでは 10クロック、を越えたとき（ 図 3の t2のタイミング）、周波数切替制御信号 122を出力し、周波数切替回路 108に おいて、動作クロック 131の周波数を、低い値、例えば図 3 (a)に示すように、クロック CLK130の周波数の半分、に変更する。そして、アクセス要求回路 102〜104のい ずれ力からアクセス要求がなされ、クロックィネーブル信号 CEが再びアサートされる と（図 3の t3のタイミング）、判定回路 107から周波数切替制御信号 122が出力され、 周波数切替回路 108において、その低くされた動作クロック 131の周波数を、図 3 (a )の 3以降の期間に示されるように、元の周波数、すなわちクロック CLK130の周波 数に戻す。
[0060] また、判定回路 107において、アドレス信号 ADに基づいて、メモリへのアクセス状 況が判定されるとき、例えば、半導体装置 100が、メモリ 101に対するアクセスにおい て、ある特定のアドレスにアクセスが行われた際、メモリアクセス処理の終了を知らせ るような構成になっている場合には、上記判定回路 107にてアドレス信号 ADを監視 し、複数のアクセス要求回路のいずれかから、クロック CLK130の切り替えタイミング として設定されている特定のアドレス、ここでは 8，h20、にアクセスがなされたとき（図 4の t3のタイミング）、周波数切替制御信号 122を出力し、周波数切替回路 108にお いて、動作クロック 131の周波数を、低い値、例えば図 4 (a)に示すように、クロック CL K130の周波数の半分、に変更する。そして、アクセス要求回路 102〜104のいずれ かから、上記特定のアドレス以内のアドレスにアクセス要求がなされると（図 4の t4の タイミング)、判定回路 107から周波数切替制御信号 122が出力され、該周波数切替 回路 108において、その低くされた動作クロック 131の周波数を、図 4 (a)の t4以降の 期間に示されるように、元の周波数、すなわちクロック CLK130の周波数に戻す。
[0061] さらに、判定回路 107において、上記アクセスィネーブル信号 AEのネゲート期間と アドレス信号 ADの双方、上記クロックィネーブル信号 CEのネゲート期間とアドレス信 号 ADの双方、に基づいて、メモリへのアクセス状況の判定を行うこともできる。このよ うすれば、メモリのアクセス状況をより高精度に判定でき、半導体装置の更なる消費 電力化が可能となる。
[0062] 例えば、判定回路 107にお!/、て、アドレス信号 ADとアクセスィネーブル信号 AEの ィネーブル期間の双方に基づいて、メモリへのアクセス状況が判定されるときは、上 記判定回路 107にてアドレス信号 ADを監視し、アクセス要求回路のいずれかにより 、メモリの特定アドレスへのアクセスがなされ、且つアクセスィネーブル信号 AEのネ ゲート期間の値が予め設定された値を超えたとき、周波数切替制御信号 122が出力 され、動作クロック 131の周波数を低い値に変更する。そして、アクセス要求回路 102 〜104のいずれかから、上記特定のアドレス以内のアドレスにアクセス要求がなされ 、且つ上記アクセスィネーブル信号 AEのネゲート期間が終了すると、判定回路 107 力も周波数切替制御信号 122が出力され、該周波数切替回路 108において、その 低くされた動作クロック 131を、元の周波数、すなわちクロック CLK130の周波数に 戻す。
[0063] なお、本実施の形態 1において、周波数切替回路 108によるメモリの動作クロック周 波数の変更 (切替）は、クロック生成回路 106よりのクロックを、間引くことにより行うよう にしてもよい。
[0064] また、同じく周波数切替回路 108によるメモリの動作クロック周波数の変更 (切替） は、アクセスィネーブル信号 (AE)のネゲート期間等力も得たアクセスの頻度に応じ て、段階的に変更するようにしても良い。例えば、アクセスィネーブル信号 (AE)のネ ゲート期間が、 10クロック、 20クロック、 30クロックと増加するに従い、周波数を 3Z4 、 1/2, 1Z4と段階的に切り替えてもよい。このように段階的に周波数を切り替える ことにより、より制御範囲を広げて、より効果的な低消費電力化を行うことが可能にな る。
[0065] このように、本実施の形態 1による半導体装置によれば、アクセス要求回路力 のメ モリに対するアクセス要求を、アクセス制御回路 105で調停、制御するとともに、判定 回路 107において、メモリへのアクセス状況を、該メモリに入力されるアクセスイネ一 ブル信号によるアクセスの頻度に基づいて、あるいは、メモリに入力されるクロックイネ 一ブル信号に基づいて、あるいは、メモリの特定アドレスへのアクセスが行われたか に基づいて管理し、該メモリのアクセス状況に応じて、メモリ 101の動作クロック 131の 周波数を変更することとしたので、本半導体装置の不必要な電力消費を抑えることが でき、これにより、半導体装置の低電力化を図ることが可能となる。
[0066] さらに、判定回路 107において、メモリの特定アドレスへのアクセスの有無に基づい て、動作クロック 131の周波数を切り替えるときは、メモリアクセスの頻度を判定せず に、メモリの動作クロック周波数を切り替えることが可能となるため、回路構成が簡単 になり、回路面積の削減が可能になる効果もある。
[0067] (実施の形態 2)
図 5は、本実施の形態 2による半導体装置のブロック構成図を示すものである。 本実施の形態 2による半導体装置 500は、実施の形態 1の半導体装置 100の構成 において、アクセス要求回路 102〜104の出力と、アクセス制御回路 105との間に、 アクセス要求回路 102〜104より出力されるアクセス要求を、入力順に格納するァク セスキャッシュ 501を備え、かつ、判定回路 507は、アクセス制御回路 105から出力さ れる各種制御信号 121の状態と、上記アクセスキャッシュ 501から出力されるアクセス 要求数 502とに基づいて、メモリ 101のアクセス状況を管理し、これに基づいて、周波 数切替回路 108に対して周波数切替制御信号 122を出力して、メモリ 101の動作ク ロック 131の周波数を変更するようにしたものである。
[0068] 次に、以上のように構成される半導体装置 500の動作にっ 、て、図 5及び図 6を用 いて説明する。
図 6 (a)は、メモリ 101の動作クロック 131を示し、図 6 (b)は、アクセスキャッシュ 501 にキャッシュされているアクセス要求数 502を表し、図 6 (c)は、アクセス制御回路 10 5から出力される、アクセスィネーブル信号 (AE)を示し、図 6 (d)は、周波数切替回 路 108から出力される、周波数切替制御信号 122を示す。
[0069] 本実施の形態 2による半導体装置 500においては、アクセス要求回路 102〜104よ りアクセス要求が出力されると、該各アクセス要求は、ー且、アクセスキャッシュ 501に 格納される。例えば、図 6 (b)において、タイミング tlでは、 2つのアクセス要求が格納 されている。
[0070] アクセスキャッシュ 501に格納されたアクセス要求は、アクセス制御回路 105により 読み出され、アクセス制御回路 105により調停、制御され、アクセス制御回路 105より 、 WEや RE等のアクセスィネーブル信号 (AE)やクロックィネーブル信号（CE)、ある いはアドレス信号 (AD)などの制御信号 121が出力され、これカ モリ 101に対し出 力されて、メモリ 101に対するアクセスが行われる。
同時に、判定回路 507に、上記アクセスキャッシュ 501より、該アクセスキャッシュ 50 1に格納されているアクセス要求数 502が入力されるとともに、上記アクセス制御回路 105より出力される上記アクセスィネーブル信号 (AE)等を含む各種制御信号 121 が入力される。
[0071] 判定回路 507は、上記入力されるアクセス要求数 502と、該回路 507内に有するク ロック CLK130の周波数切り替えの閾値となるアクセス要求数とを比較するとともに、 この比較結果と、上記 WEや RE等のアクセスィネーブル信号 (AE)や、クロックイネ 一ブル信号 (CE)、ある 、はアドレス信号 (AD)などの各種制御信号 121とに基づ 、 て、メモリ 101へのアクセス状況を判定し、その判定結果に基づき、メモリ 101の動作 クロックの周波数を制御する周波数切替制御信号 122を周波数切替回路 108に出 力する。
[0072] 例えば、判定回路 507に、周波数切り替えの閾値が、アクセス要求数" 0"、且つァ クセスィネーブル信号 AEのネゲート期間"クロック CLK130の 10クロック分の期間" と設定されている場合、アクセス要求回路 102〜104からアクセス要求が発行されず 、図 6 (b)のタイミング t2でアクセスキャッシュ 501内のアクセス要求数が 0になり、力 つ、タイミング t3でアクセスィネーブル信号 (AE)が 10クロック期間ネゲートされると、 図 6 (d)に示されるように、判定回路 507から周波数切替制御信号 122が出力され、 周波数切替回路 108において、メモリ 101の動作クロックの周波数 131を、例えば、 図 6 (a)に示すように、クロック CLK130の周波数の半分の周波数に変更する。
[0073] そして、各アクセス要求回路 102〜104からアクセス要求が発行され、タイミング t4 で、アクセスィネーブル信号 AEがアサートされ、且つアクセスキャッシュ 501にァクセ ス要求が新たに格納されると、判定回路 507は、周波数切替制御信号 121を出力し 、周波数切替回路 108において、動作クロックの周波数を、元のクロック CLK130の 周波数に戻す。
[0074] なお、上記メモリ 101へのアクセス状況の判定は、クロックィネーブル信号 CEのネ ゲート期間とアクセス要求数 502の双方、または、アドレス信号 ADとアクセス要求数 502の双方に基づいて行うこともできる。
[0075] 例えば、判定回路 507において、上記アドレス信号 ADとアクセス要求数 502の双 方に基づいてメモリへのアクセス状況の判定を行う際は、該判定回路 507にて、アド レス信号 ADを監視するとともに、アクセス要求数 502よりアクセス頻度を判定し、上 記アクセス要求回路のいずれかによりメモリの特定のアドレスへのアクセスがなされ、 且つアクセス頻度が低いと判定されたとき、上記動作クロック 131の周波数を低くする 。そして、判定回路 507において、上記アクセス要求回路のいずれかにより、メモリの 特定アドレス以外のアドレスへのアクセスがなされ、且つアクセス頻度が高 、と判定さ れたとき、該低くした動作クロック 131の周波数を、元の周波数、すなわち、クロック C LK130の周波数に戻す。
[0076] このように、本実施の形態 2による半導体装置 500によれば、アクセス要求回路 10 2〜104力も発行されるアクセス要求を格納するアクセスキャッシュ 501をさらに備え 、メモリ 101へのアクセス状況の判断を、 WEや RE等のアクセスィネーブル信号 (AE )やクロックィネーブル信号 (CE)、あるいはアドレス信号 (AD)などの制御信号 121 のみでなぐアクセスキャッシュ 501から読み出したアクセス要求数 502にも基づいて 行うようにしたので、キャッシュ機能を用いてメモリアクセスを実現している半導体装置 において、低消費電力化が可能になる。
[0077] さらに、メモリのアクセス状況の判定を、上記アクセス要求数 502と、上記各種制御 信号 121との複数の判定基準に基づいて、行うことにより、より高精度にアクセス状況 を判定することが可能になり、半導体回路のさらなる低消費電力化が可能となる。
[0078] なお、本実施の形態 2において、メモリへのアクセス状況の判定は、図 7に示すよう に、上記アクセス要求数のみに応じて行うこともできる。この場合、判定回路 507にお いて、アクセス要求数 502が" 0"になり、アクセス頻度が低いと判定されたとき（図 7 (b )の 2タイミング）、周波数切替制御信号 122を出力し、周波数切替回路 507におい て、上記動作クロック 131の周波数を低くする。そして、判定回路 507において、ァク セス要求数 502が" 0"以外となり、アクセス頻度が高いと判定されると（図 7 (b)の t3タ イミング）、該低くした動作クロック 131の周波数を、元の周波数、すなわち、クロック C LKの周波数に戻す。
[0079] また、メモリの動作クロック周波数の変更は、上記アクセス要求数その他に応じて、 段階的に行うようにしても良 、。
[0080] (実施の形態 3)
本実施の形態 3は、複数のメモリを備える半導体装置において、前記複数のメモリ に入力されるチップセレクト信号の出力状況に基づいて、メモリ 101の動作クロック周 波数を変更するものである。
[0081] 図 8は、本実施の形態 3による半導体装置のブロック構成図を示すものである。
本実施の形態 3の半導体装置 700は、実施の形態 2の半導体装置 500において、 クロック同期型のメモリを、 101と、 701の、複数個備えるものである。
そして、本実施の形態 3におけるアクセス制御回路 705は、アドレスィネーブル信号 AE、クロックィネーブル信号 CE、アドレス信号 ADなどの制御信号にカ卩えて、メモリ 1 01、メモリ 701のいずれかを選択的に動作させるためのチップセレクト信号 CS1、 CS 2も、該メモリ 101、及びメモリ 701に対して出力しており、また、判定回路 707は、上 記アクセス制御回路 705より出力される、上記チップセレクト信号 CS1, CS2を含む 各種制御信号 721や、アクセスキャッシュ 501からのアクセス要求数 502に基づいて 、メモリ 101, 701のアクセス状況を判定するものである。
[0082] 次に、以上のように構成される半導体装置 700の動作にっ 、て、図 8及び図 9を用 いて説明する。
本実施の形態 3による半導体装置 700においては、アクセス要求回路 102〜104よ りアクセス要求が出力されると、該各アクセス要求は、ー且、アクセスキャッシュ 501に 格納される。該アクセスキャッシュ 501に格納されたアクセス要求は、アクセス制御回 路 705により読み出され、該アクセス要求は、その出力順や予め与えられる優先順位 などに基づいて、該アクセス制御回路 705により調停、制御され、該回路 705より、 W Eや RE等のアクセスィネーブル信号 (AE)やクロックィネーブル信号（CE)、ある!/、 はアドレス信号 (AD)、チップセレクト信号 CS1, CS2などの各種制御信号 721が生 成される。
[0083] アクセス制御回路 705は、メモリ 101と、メモリ 701とを、チップセレクト信号 CS1, C S2により制御しており、メモリ 101, 701は、チップセレクト信号 CS1, CS2によりその 動作するメモリが選択され、生成されたアクセスィネーブル信号 (AE)やクロックイネ 一ブル信号 (CE)等の制御信号力 選択されたメモリ 101、あるいはメモリ 701に出 力され、これにより、該選択されたメモリに対してアクセスが行われる。
[0084] この際、上記チップセレクト信号 CS1, CS2を含む、アクセスィネーブル信号 (AE) などの制御信号 721や、アクセスキャッシュ 501にキャッシュされているアクセス要求 の数 502が、判定回路 707に入力される。
[0085] 判定回路 707は、上記実施の形態 2にて説明したように、アクセスィネーブル信号（ AE)やクロックィネーブル信号（CE)、アドレス信号 ADあるいは、アクセス要求数 50 2に基づいて、メモリへのアクセス状況を判定することに加えて、チップセレクト信号 C SI, CS2のネゲート期間にも基づいて、上記メモリへのアクセス状況を判定する。
[0086] 図 9 (a)は、本実施の形態 3における、メモリ 101、及びメモリ 701の動作クロック 13 1を示し、図 9 (b)は、上記メモリ 101へのチップセレクト信号 CS1の出力を示し、図 9 ( c)は、上記メモリ 701へのチップセレクト信号 CS2の出力を示し、図 9 (d)は、周波数 切替制御信号 122を表す。
[0087] 図 9 (b) , (c)において、 tlのタイミングで、チップセレクト信号 CS1, CS2の両方が ネゲートされ、該 tlタイミングからクロック CLK130の 10クロック分の間ネゲートされる と、 t2のタイミングで、判定回路 707から周波数切替制御信号 122が出力され、該周 波数切替回路 108において、メモリ 101の動作クロック 131の周波数は、周波数を低 い値に、例えば、図 9 (a)に示すように、クロック CLK130の周波数の半分の周波数 に、変更される。
[0088] そして、図 9 (b) , (c)に示されるように、 t3タイミングで、アクセス要求回路 102〜10 4の 、ずれかからアクセス要求がなされると、アクセス制御回路 705からチップセレク ト信号 CS1, CS2のいずれかが出力され、これをきつかけとして、判定回路 707から 周波数切替制御信号 122が出力され、周波数切替回路 108において、メモリ 101の 動作クロック 131の周波数は、図 9 (a)の t3以降の期間に示されるように、元のクロッ ク CLK130の周波数の値に戻される。
[0089] なお、本実施の形態 3では、チップセレクト信号により、複数のメモリのうちの 1つを 選択し、該選択したメモリに対してのみアクセスがなされる場合を例に挙げた力 半 導体回路 700に、アクセスキャッシュ 501にキャッシュされるアクセス要求に基づいて 次にアクセスが行われるメモリを判定するアクセスメモリ判定回路を更に備えることに より、複数のメモリに対して同時にアクセスすることが可能となり、これにより、アクセス の処理効率を上げることができ、システムの高倍速ィ匕に対応することが可能になる。
[0090] このように、本実施の形態 3では、複数のメモリを備える半導体装置 700において、 チップセレクト信号 CS1, CS2の出力状況に応じて、動作クロック 131の周波数を変 更することとしたので、複数のメモリに対してアクセスが行われる半導体装置にお！、て 、消費電力の低減が可能となる。
[0091] なお、本実施の形態 3の半導体装置 700において、メモリの数は 2つに限られるも のではなぐ 3以上であってもよい。
[0092] また、上記説明では、判定回路 707におけるメモリへのアクセス状況の判定を、チッ プセレクト信号のネゲート期間に基づいて行う例を挙げた力 判定回路 707によるメ モリのアクセス状況の判定は、アクセスィネーブル信号 AE、クロックィネーブル信号 CE、アドレス信号 AD、アクセス要求数それぞれに基づいて行うこともできるし、ある いは、チップセレクト信号 CS1, CS2のネゲート期間とアクセスィネーブル信号 (AE) のネゲート期間の双方、チップセレクト信号 CS1, CS2のネゲート期間とクロックイネ 一ブル信号 (CE)のネゲート期間の双方、チップセレクト信号 CS1, S2のネゲート期 間とメモリ 101の特定アドレスへのアクセスの双方、チップセレクト信号 CS1, CS2の ネゲート期間とアクセスキャッシュ 501に保持されたアクセス要求数の双方、に基づ いて行なうこともできる。
例えば、チップセレクト信号 CS1, CS2のネゲート期間とアクセスィネーブル信号（ AE)のネゲート期間の双方に基づいて、アクセス状況を判定する際は、チップセレク ト信号 CS1, CS2が所定期間ネゲートされ、且つアクセスィネーブル信号 (AE)が
[0093] 所定期間ネゲートされたとき、周波数切替制御信号 121を出力し、動作クロック 131 の周波数を低くする。
[0094] このように、複数の判断基準に基づ 、て、クロック CLKの周波数を変更することによ り、より高精度にアクセス状況を判定することができ、さらなる低消費電力化が可能と なる。
[0095] また、複数のメモリを持つ本実施の形態 3の半導体装置 700において、アドレス信 号 ADにより、メモリ 101のアクセス状況を判定して、動作クロック 131の周波数の切り 替えを行う場合、該動作クロックの周波数の切り替え閾値となるメモリ上のアドレスは、 メモリ 101、あるいはメモリ 701の、何れかひとつのメモリ上のアドレスで良い。このよう にすれば、他のメモリに、周波数の切り替え処理のためのアドレスを設ける必要がなく なり、使用できるメモリ容量を増加させることが可能となる。
また、メモリの動作クロック周波数の変更は、上記チップセレクト信号のネゲート期間 その他に応じて、段階的に行うようにしても良い。
産業上の利用可能性
[0096] 本発明によれば、クロック同期型のメモリを搭載する半導体装置の低消費電力化を 図ることができ、これにより、消費電力の少ない電子機器類を提供することが可能とな る点において有用である。

Claims

請求の範囲
[1] クロック同期型のメモリと、
前記メモリの動作クロックを生成するクロック生成回路と、
前記メモリにアクセスする複数のアクセス要求回路と、
前記複数のアクセス要求回路から出力される単数または複数のメモリアクセス要求 を、調停、制御し、前記メモリに対してメモリアクセス信号を出力するアクセス制御回 路と、
前記アクセス制御回路よりのメモリアクセス信号より、前記複数のアクセス要求回路 による前記メモリへのアクセス状況を管理し、前記メモリの動作クロックの周波数を制 御する周波数切替制御信号を出力する判定回路と、
前記判定回路よりの前記周波数切替制御信号に従い、前記クロック生成回路で生 成された前記動作クロックの周波数を変更する周波数切替回路と、を備える、 ことを特徴とする半導体装置。
[2] 請求項 1に記載の半導体装置において、
前記判定回路は、前記アクセス制御回路からメモリに対して出力されるアクセスイネ 一ブル信号のネゲート期間の値が予め設定された値を超えたとき、前記動作クロック の周波数を低くする前記周波数切替制御信号を出力するものである、
ことを特徴とする半導体装置。
[3] 請求項 1に記載の半導体装置において、
前記判定回路は、前記アクセス制御回路からメモリに対して出力されるクロックイネ 一ブル信号のネゲート期間の値が予め設定された値を超えたとき、前記動作クロック の周波数を低くする前記周波数切替制御信号を出力するものである、
ことを特徴とする半導体装置。
[4] 請求項 1に記載の半導体装置において、
前記複数のアクセス要求回路の各々力 発行されるアクセス要求を保持するァクセ スキャッシュを更に備え、
前記判定回路は、前記メモリへのアクセスの頻度を、前記アクセスキャッシュに保持 されたアクセス要求の数に基づ 、て判定し、前記メモリへのアクセスの頻度が低 、と 判定されたとき、前記動作クロックの周波数を低くする前記周波数切替制御信号を出 力するものである、
ことを特徴とする半導体装置。
[5] 請求項 1に記載の半導体装置において、
前記判定回路は、前記アクセス制御回路から出力されるアドレス信号を監視し、前 記メモリの特定アドレスにアクセスがなされたとき、前記動作クロックの周波数を低くす る前記周波数切替制御信号を出力するものである、
ことを特徴とする半導体装置。
[6] 請求項 1に記載の半導体装置において、
前記メモリは複数配置されて、前記アクセス制御回路から出力されるチップセレクト 信号により、該複数のメモリのうちのアクセスされるメモリが選択されるものであり、 前記判定回路は、前記チップセレクト信号のネゲート期間の値が予め設定された値 を超えたとき、前記動作クロックの周波数を低くする前記周波数切替制御信号を出力 するものである、
ことを特徴とする半導体装置。
[7] 請求項 1に記載の半導体装置において、
前記複数のアクセス要求回路の各々力 発行されるメモリアクセス要求を保持する アクセスキャッシュを備え、
前記判定回路は、記メモリへのアクセスの頻度を、前記アクセスキャッシュに保持さ れたアクセス要求の数に基づ 、て判定し、前記メモリへのアクセスの頻度が低 、と判 定され、且つ該メモリに対して出力されるアクセスィネーブル信号のネゲート期間の 値が予め設定された値を超えたとき、前記動作クロックの周波数を低くする前記周波 数切替制御信号を出力するものである、
ことを特徴とする半導体装置。
[8] 請求項 1に記載の半導体装置において、
前記判定回路は、前記アクセス制御回路から出力されるアドレス信号を監視し、前 記メモリの特定アドレスにアクセスがなされ、且つ前記メモリに対して出力されるァクセ スィネーブル信号のネゲート期間の値が予め設定された値を超えたとき、前記動作ク ロックの周波数を低くする前記周波数切替制御信号を出力するものである、 ことを特徴とする半導体装置。
[9] 請求項 1に記載の半導体装置において、
前記メモリは複数配置されて、前記アクセス制御回路から出力されるチップセレクト 信号により、該複数のメモリのうちのアクセスされるメモリが選択されるものであり、 前記判定回路は、前記チップセレクト信号のネゲート期間の値が予め設定された値 を超え、且つ前記アクセス制御回路力 前記メモリに対して出力されるアクセスイネ 一ブル信号のネゲート期間の値が予め設定された値を超えたとき、前記動作クロック の周波数を低くする周波数切替制御信号を出力するものである、
ことを特徴とする半導体装置。
[10] 請求項 1に記載の半導体装置において、
前記複数のアクセス要求回路の各々力 発行されるメモリアクセス要求を保持する アクセスキャッシュを備え、
前記判定回路は、前記メモリへのアクセス頻度を、前記アクセスキャッシュに保持さ れたアクセス要求の数に基づいて判定し、前記アクセス制御回路から前記メモリに対 して出力されるクロックィネーブル信号のネゲート期間の値が予め設定された値を超 え、且つ前記メモリへのアクセス頻度が低いと判定されたとき、前記動作クロックの周 波数を低くする前記周波数切替制御信号を出力するものである、
ことを特徴とする半導体装置。
[11] 請求項 1に記載の半導体装置において、
前記判定回路は、前記アクセス制御回路から出力されるアドレス信号を監視し、前 記メモリの特定アドレスにアクセスがなされ、且つ前記アクセス制御回路力 前記メモ リに対して出力されるクロックィネーブル信号のネゲート期間の値が予め設定された 値を超えたとき、前記動作クロックの周波数を低くする前記周波数切替制御信号を出 力するものである、
ことを特徴とする半導体装置。
[12] 請求項 1に記載の半導体装置において、
前記メモリは複数配置されて、前記アクセス制御回路から出力されるチップセレクト 信号により、該複数のメモリのうちのアクセスされるメモリが選択されるものであり、 前記判定回路は、前記チップセレクト信号のネゲート期間の値が予め設定された値 を超え、且つ前記アクセス制御回路力も前記メモリに対して出力されるクロックイネ一 ブル信号のネゲート期間の値が予め設定された値を超えたとき、前記動作クロックの 周波数を低くする前記周波数切替制御信号を出力するものである、
ことを特徴とする半導体装置。
[13] 請求項 1に記載の半導体装置において、
前記複数のアクセス要求回路の各々から出力されるメモリアクセス要求を保持する アクセスキャッシュを備え、
前記判定回路は、前記メモリへのアクセスの頻度を、前記アクセスキャッシュに保持 されたアクセス要求の数に基づいて判定すると共に、前記アクセス制御回路から出 力されるアドレス信号を監視し、前記メモリの特定アドレスにアクセスがなされ、且つ 前記メモリへのアクセス頻度が低いと判定されたとき、前記動作クロックを低くする前 記周波数切替制御信号を出力するものである、
ことを特徴とする半導体装置。
[14] 請求項 1に記載の半導体装置において、
前記メモリは複数配置されて、前記アクセス制御回路から出力されるチップセレクト 信号により、該複数のメモリのうちのアクセスされるメモリが選択されるものであり、 前記複数のアクセス要求回路から出力されるメモリアクセスの要求を保持するァク セスキャッシュを備え、
前記判定回路は、前記メモリへのアクセス頻度を、前記アクセスキャッシュに保持さ れたアクセス要求の数に基づ 、て判定し、前記メモリへのアクセス頻度が低 、と判定 され、且つ前記チップセレ外信号のネゲート期間の値が予め設定された値を超えた とき、前記動作クロックの周波数を低くする前記周波数切替制御信号を出力するもの である、
ことを特徴とする半導体装置。
[15] 請求項 1に記載の半導体装置において、
前記メモリは複数配置されて、前記アクセス制御回路から出力されるチップセレクト 信号により、該複数のメモリのうちのアクセスされるメモリが選択されるものであり、 前記判定回路は、前記アクセス制御回路力 前記メモリに対して出力されるァドレ ス信号を監視し、前記メモリの特定アドレスにアクセスがなされ、且つ前記チップセレ タト信号のネゲート期間の値が予め設定された値を超えたとき、前記動作クロックの 周波数を低くする前記周波数切替制御信号を出力するものである、
ことを特徴とする半導体装置。
[16] 請求項 15に記載の半導体装置において、
前記判定回路が監視する前記メモリの特定アドレスは、前記複数のメモリのうちの 何れか 1つのメモリに与えられた所定のアドレスである、
ことを特徴とする半導体装置。
[17] 請求項 1に記載の半導体装置において、
前記周波数切替回路は、前記クロック生成回路により生成される前記メモリの動作 クロックを間引くことにより、前記メモリの動作クロック周波数を変更する、
ことを特徴とする半導体装置。
[18] 請求項 1に記載の半導体装置において、
前記周波数切替回路は、前記メモリの動作クロック周波数を、前記判定回路により 得られる前記メモリのアクセス状況に応じて、段階的に変更する、
ことを特徴とする半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10169263B2 (en) 2012-07-19 2019-01-01 International Business Machines Corporation Memory subsystem and computer system

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05257562A (ja) * 1992-03-12 1993-10-08 Nec Gumma Ltd 表示回路
JPH0816389A (ja) * 1994-06-28 1996-01-19 Nec Corp 演算処理装置
JP2000066654A (ja) * 1998-08-14 2000-03-03 Nec Corp ビデオコントローラ及びその消費電力制御回路
JP2002007316A (ja) * 2000-06-19 2002-01-11 Niigata Fuji Xerox Manufacturing Co Ltd 低消費電力コンピュータシステム
JP2002351825A (ja) * 2001-05-29 2002-12-06 Rohm Co Ltd 通信システム
JP2003248619A (ja) * 2002-02-22 2003-09-05 Oki Data Corp デバイスアクセス方法
JP2005115906A (ja) * 2003-09-19 2005-04-28 Ricoh Co Ltd メモリ駆動システム

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05257562A (ja) * 1992-03-12 1993-10-08 Nec Gumma Ltd 表示回路
JPH0816389A (ja) * 1994-06-28 1996-01-19 Nec Corp 演算処理装置
JP2000066654A (ja) * 1998-08-14 2000-03-03 Nec Corp ビデオコントローラ及びその消費電力制御回路
JP2002007316A (ja) * 2000-06-19 2002-01-11 Niigata Fuji Xerox Manufacturing Co Ltd 低消費電力コンピュータシステム
JP2002351825A (ja) * 2001-05-29 2002-12-06 Rohm Co Ltd 通信システム
JP2003248619A (ja) * 2002-02-22 2003-09-05 Oki Data Corp デバイスアクセス方法
JP2005115906A (ja) * 2003-09-19 2005-04-28 Ricoh Co Ltd メモリ駆動システム

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10169263B2 (en) 2012-07-19 2019-01-01 International Business Machines Corporation Memory subsystem and computer system
US10223303B2 (en) 2012-07-19 2019-03-05 International Business Machines Corporation Memory subsystem and computer system

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