JPH05257562A - 表示回路 - Google Patents
表示回路Info
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- JPH05257562A JPH05257562A JP4053097A JP5309792A JPH05257562A JP H05257562 A JPH05257562 A JP H05257562A JP 4053097 A JP4053097 A JP 4053097A JP 5309792 A JP5309792 A JP 5309792A JP H05257562 A JPH05257562 A JP H05257562A
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- Japan
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- display
- control circuit
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Landscapes
- Power Sources (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
ック信号を適当な割合で間引くようにし、本体制御回路
から表示メモリに対する制御が発生したときは、クロッ
ク信号の間引き動作を行わないようにする。 【効果】 発振器からのクロック信号を適当な割合で間
引いて周波数を下げることができ、しかも、周波数を下
げて消費電力を下げても、動作速度が遅くならない。
Description
示クロック信号を使用して表示を行う表示器を有する表
示回路に関する。
ック図である。
示器を有する従来の表示回路は、図4に示すように、発
振器35からのクロック信号44に同期して動作し、制
御信号38によって本体制御回路31との間でデータ3
7の授受を行う表示制御回路32と、表示制御回路32
からのメモリコントロール信号40によって動作して表
示データ39を格納する表示メモリ33と、表示制御回
路32からの表示データ41を表示クロック信号42を
使用して表示を行う表示器34とを備える構成を有して
いる。
表示回路は、発振器の周波数を下げることによって消費
電力を下げることが可能であるが、本体制御回路から表
示メモリに対する制御は、表示動作の間隙を利用してい
るため、周波数を下げると動作速度が遅くなるという問
題点を有している。
ロック信号を発生する発振器と、前記発振器からの前記
クロック信号を間引いて表示クロック信号を送出するク
ロック制御回路と、表示データを格納する表示メモリ
と、制御信号によって本体制御回路との間でデータの授
受を行い前記表示クロック信号によって前記表示メモリ
に格納してある前記表示データの表示を制御する表示制
御回路と、前記表示制御回路の制御によって前記表示デ
ータの表示を行う表示器とを備えている。
て説明する。
である。
に表示するための表示データ9を格納するためのメモリ
で、表示制御回路2からのメモリコントロール信号10
によって制御される。表示データ9は、表示制御回路2
を介して表示データ11として表示器4に送られて表示
される。表示器4は、表示制御回路2からの表示クロッ
ク信号12によって表示データ11を取込んで表示を行
う。
体制御回路1との間でデータ7の授受を行い、クロック
制御回路6からの表示クロック信号15に同期して動作
し、本体制御回路1から表示メモリ3に対する表示デー
タの書込みまたは読出しが発生したとき、その表示デー
タの書込みまたは読出し動作を行う。しかし、このと
き、表示データ9の読出し動作を行っている場合は、本
体制御回路1から表示メモリ3に対する表示データの書
込みまたは読出し動作は、表示データ9の読出し動作が
終了するまで待機させる。
路1から表示メモリ3に対する表示データの書込みまた
は読出しが発生したとき、表示制御回路2から出力され
るクロック制御信号13によって発振器5から送られて
くるクロック信号14を間引いた表示クロック信号15
を出力する。
詳細を示すブロック図、図3は図2のクロック制御回路
の動作を示すタイミングチャートで、3クロックのうち
の1クロックを間引くように動作するときのタイミング
チャートである。
6は、クロック信号14に同期して動作し、クロックを
間引くための基本となる出力信号20を出力する。表示
制御回路2からのクロック制御信号13は、フリップフ
ロップ(F/F)17に入力し、クロック信号14によ
って同期化される。クロック制御信号13がハイレベル
(Hレベル)のときは、本体制御回路1が表示メモリ3
に対して表示データの書込みまたは読出しを行っている
ときである。すなわち、F/F17の出力信号21がH
レベルのときはオアゲート18によってカウンタ回路1
6の出力信号20がマスクされるため、クロック信号1
4はそのまま表示クロック信号15として出力される。
F/F17の出力信号21がローレベル(Lレベル)の
ときは、オアゲート18の出力信号22がカウンタ回路
16の出力信号20と同じになるため、表示クロック信
号15は、クロック信号14が3クロックについて1ク
ロックの割合で間引かれた信号となる。
4を3クロックについて1クロックの割合で間引くよう
にした例であるが、nクロックについてmクロックの割
合で間引くようにすることにより、クロックの間引き量
を変えることができる。また、上述の実施例において
は、クロック信号が間引かれたとき、表示クロック信号
はLレベルになっているが、クロック制御回路の論理回
路を変更することにより、Hレベルにすることも可能で
ある。
は、クロック制御回路を設け、発振器からのクロック信
号を適当な割合で間引くようにすることによって周波数
を下げることができるという効果があり、しかも、本体
制御回路から表示メモリに対する制御が発生したとき
は、クロック信号の間引き動作を行わないようにするこ
とができるため、消費電力を下げても、動作速度が遅く
ならないという効果がある。
ブロック図である。
グチャートである。
る。
Claims (1)
- 【請求項1】 クロック信号を発生する発振器と、前記
発振器からの前記クロック信号を間引いて表示クロック
信号を送出するクロック制御回路と、表示データを格納
する表示メモリと、制御信号によって本体制御回路との
間でデータの授受を行い前記表示クロック信号によって
前記表示メモリに格納してある前記表示データの表示を
制御する表示制御回路と、前記表示制御回路の制御によ
って前記表示データの表示を行う表示器とを備えること
を特徴とする表示回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4053097A JP2776678B2 (ja) | 1992-03-12 | 1992-03-12 | 表示回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4053097A JP2776678B2 (ja) | 1992-03-12 | 1992-03-12 | 表示回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05257562A true JPH05257562A (ja) | 1993-10-08 |
JP2776678B2 JP2776678B2 (ja) | 1998-07-16 |
Family
ID=12933284
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4053097A Expired - Lifetime JP2776678B2 (ja) | 1992-03-12 | 1992-03-12 | 表示回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2776678B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7155626B2 (en) | 2002-01-25 | 2006-12-26 | Nec Electronics Corporation | Data processor including clock thinning-out circuit |
WO2007046448A1 (ja) * | 2005-10-18 | 2007-04-26 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH036717A (ja) * | 1989-06-05 | 1991-01-14 | Seiko Epson Corp | 情報処理装置 |
JPH0384585A (ja) * | 1989-08-29 | 1991-04-10 | Seiko Epson Corp | 情報処理装置 |
JPH03276218A (ja) * | 1990-03-24 | 1991-12-06 | Seiko Epson Corp | 電子回路制御装置 |
-
1992
- 1992-03-12 JP JP4053097A patent/JP2776678B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH036717A (ja) * | 1989-06-05 | 1991-01-14 | Seiko Epson Corp | 情報処理装置 |
JPH0384585A (ja) * | 1989-08-29 | 1991-04-10 | Seiko Epson Corp | 情報処理装置 |
JPH03276218A (ja) * | 1990-03-24 | 1991-12-06 | Seiko Epson Corp | 電子回路制御装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7155626B2 (en) | 2002-01-25 | 2006-12-26 | Nec Electronics Corporation | Data processor including clock thinning-out circuit |
WO2007046448A1 (ja) * | 2005-10-18 | 2007-04-26 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2776678B2 (ja) | 1998-07-16 |
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