WO2007040216A1 - 等化器を含む信号受信装置、端末装置、信号受信方法および信号受信プログラム - Google Patents

等化器を含む信号受信装置、端末装置、信号受信方法および信号受信プログラム Download PDF

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WO2007040216A1
WO2007040216A1 PCT/JP2006/319760 JP2006319760W WO2007040216A1 WO 2007040216 A1 WO2007040216 A1 WO 2007040216A1 JP 2006319760 W JP2006319760 W JP 2006319760W WO 2007040216 A1 WO2007040216 A1 WO 2007040216A1
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output
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signal receiving
filter
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PCT/JP2006/319760
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Daiji Ishii
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Nec Corporation
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    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
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    • H—ELECTRICITY
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    • H04B3/14—Control of transmission; Equalising characterised by the equalising network used
    • H04B3/142—Control of transmission; Equalising characterised by the equalising network used using echo-equalisers, e.g. transversal
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B2201/00—Indexing scheme relating to details of transmission systems not covered by a single group of H04B3/00 - H04B13/00
    • H04B2201/69—Orthogonal indexing scheme relating to spread spectrum techniques in general
    • H04B2201/707—Orthogonal indexing scheme relating to spread spectrum techniques in general relating to direct sequence modulation
    • H04B2201/70707—Efficiency-related aspects

Definitions

  • Signal receiving apparatus including equalizer, terminal apparatus, signal receiving method, and signal receiving program
  • the present invention relates to a signal receiving device, a terminal device, a signal receiving method, and a signal receiving program suitable for application to a mobile radio communication system using spread spectrum technology.
  • radio waves from a base station arrive at a mobile terminal device such as a mobile phone (hereinafter referred to as a terminal device) through a plurality of paths. That is, it is received by the terminal device in a state where a plurality of incoming waves are added. Then, due to the interference of multiple incoming waves (multipath interference), the received electric field strength at the terminal device varies with time. Furthermore, when the terminal device moves, multipath aging in which the received electric field strength varies at high speed and complicatedly becomes noticeable as the terminal device moves. And the digital signal transmission characteristics deteriorate due to multipath aging.
  • HSDPA High Speed Downlink Packet Access
  • W-CDMA Wideband Code Division Multiple Access
  • FIG. 1 is a block diagram showing the configuration of the equalizer shown in Patent Document 1.
  • the equalizer shown in Fig. 1 is an equalizer that uses the Normalized Least Mean Square (NLMS) algorithm.
  • the input signal x (n) is inputted to the filter coefficient calculator 51 and Input to equalization filter 52.
  • the input signal x (n) is, for example, a signal obtained by A / D converting a signal received via a wireless transmission path.
  • the output of the difference detection circuit 53 is also input to the filter coefficient calculator 51.
  • the difference detection circuit 53 outputs a difference signal e (n) between the output signal y (n) of the equalization filter 52 and the pilot channel spreading code (pilot signal spreading code) d (n).
  • the filter coefficient calculator 51 uses the filter coefficient (tap coefficient) w (n) and the difference signal e (n) before the update to perform a calculation represented by the following expression to create a new filter. Generate coefficient w (n + 1). Then, the filter coefficient w (n + 1) is output to the equalization filter 52. “*” Indicates multiplication.
  • ⁇ is a step size parameter and is expressed by the following equation.
  • Stabilization parameter (a parameter that prevents the denominator value from becoming 0, a sufficiently small positive value)
  • the equalization filter 52 has a portion in which (f-1) delay devices are cascade-connected.
  • the input signal x (n) is sequentially delayed by (f ⁇ 1) delay units.
  • the input signal input to the input terminal (input terminal of the input signal) and the output of the (f 1) delay devices (f data in total) are output by f filter coefficient calculator 51. Multiply by the corresponding one of the filter coefficients. Also, f multiplication results are added to obtain an output signal y (n).
  • Patent Document 1 The equalizer described in Patent Document 1 is configured as described above, and can effectively remove the influence of multipath interference by operating as described above. Patent Document 1 also discloses that the equalizer performs despreading processing for channel estimation.
  • a signal reception apparatus in a mobile radio communication system using spread spectrum technology including a signal reception apparatus including a despreading circuit that performs despreading processing at a subsequent stage of an equalizer, and a despreading circuit
  • a signal receiving apparatus having an equalizer in the subsequent stage is known (for example, a special See Permitted Document 2. ).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2005-175775 (paragraphs 0004, 0023, FIG. 1, 05)
  • Patent Document 2 Japanese Patent Laid-Open No. 2004-40305 (paragraphs 0009, 0032, 0035, FIG. 10, FIG. 11) Disclosure of the Invention
  • FIG. 2 is a block diagram showing the configuration of the equalization filter described in Patent Document 1.
  • the equalization filter includes delay elements 21 each holding an input signal x (n) at a plurality of times, and signals and input signals x at each time held by the respective delay elements 21.
  • a multiplier 22 that multiplies (n) by a filter coefficient W (n); and an adder 23 that adds the outputs of the multipliers 22 to generate an output signal.
  • the number of filter coefficients is usually on the order of 10 to 100. Therefore, in the equalization filter as shown in FIG. 2, the number of multipliers 22 is enormous.
  • the circuit scale of the multiplier 22 is larger than that of the adder / subtracter. Therefore, there is a problem that the circuit scale of the equalization filter is increased, and as a result, the cost of the signal receiving device equipped with the equalization filter is increased.
  • the present invention provides a signal receiving apparatus, a terminal apparatus, a signal receiving method, and a signal receiving program capable of reducing the circuit scale and reducing the cost in a mobile radio communication system that transmits and receives a spectrum spread signal.
  • the purpose is to provide.
  • a signal receiving apparatus includes a filter coefficient updating unit that generates a filter coefficient based on an input signal, a modified despreading unit that performs a despreading process on the input signal, and a despreading unit that outputs the despreading unit Equalization filter (for example, I signal and Q signal in the primary modulation system) that outputs the result obtained by multiplying the spread output and the filter coefficient output from the filter coefficient update unit as input and adding the multiplication results (for example, FIR filter), and the modified despreading unit obtains a despread output by adding and subtracting the input signal and the spread code sequence.
  • Equalization filter for example, I signal and Q signal in the primary modulation system
  • the multiplication is not performed when obtaining the despread output, and the despread output and the filter Since the result obtained by multiplying by the coefficient and adding the multiplication results is output as signal data, the number of multipliers in the signal receiving apparatus can be reduced. In particular, the number of multipliers in the equalization filter can be reduced. As a result, the cost of the signal receiving device can be reduced.
  • FIG. 1 is a block diagram showing a configuration of a conventional equalization apparatus.
  • FIG. 2 is a block diagram showing the configuration of the equalization filter shown in FIG.
  • FIG. 3 is a block diagram showing a configuration of a first embodiment of a signal receiving device according to the present invention.
  • FIG. 4 is a block diagram illustrating a configuration example of an FIR filter according to the first embodiment.
  • FIG. 5 is a block diagram illustrating a configuration example of a despreading unit according to the first embodiment.
  • FIG. 6 is a block diagram showing a configuration of a second embodiment of a signal receiving apparatus according to the present invention.
  • FIG. 7 is a block diagram illustrating a configuration example of a modified despreading unit according to the second embodiment.
  • FIG. 8 is a block diagram showing a configuration example of an FIR filter according to a second embodiment.
  • FIG. 9 is a block diagram showing a part of the configuration of a receiving unit of a terminal device equipped with a signal receiving device.
  • FIG. 10 is a block diagram showing an example of a circuit configuration of the signal receiving device when the signal receiving device is realized by software.
  • FIG. 11 is a flowchart showing the operation of the signal receiving apparatus.
  • FIG. 3 is a block diagram showing a configuration example of the equalizer and the despreading circuit in the signal receiving apparatus provided with the despreading circuit in the subsequent stage of the equalizer.
  • the equalizer (equalizer) has an FIR (Finite Impulse Response) filter that outputs a signal 206 (filter output y) from which the input signal 205 (input signal X) force is also removed from multipath interference.
  • 203 and a filter coefficient updating unit 204 that adaptively generates a filter coefficient 209 based on the input signal 205.
  • the input signal 205 is, for example, a signal force-converted signal received via a wireless transmission path.
  • the despreading circuit includes a spread code generation unit 202 that outputs a spread code sequence 208 (spread code sequence c), and a symbol output 207 (symbol output) based on the filter output y and the spread code sequence c. And a despreading unit 201 that outputs S).
  • a spread code generation unit 202 that outputs a spread code sequence 208 (spread code sequence c), and a symbol output 207 (symbol output) based on the filter output y and the spread code sequence c.
  • a despreading unit 201 that outputs S).
  • the FIR filter 203 is configured, for example, as shown in FIG.
  • the FIR filter 203 shown in FIG. 4 includes a delay element 203c that holds an input signal X at a plurality of times, and a filter unit for the signal and input signal X at each time that is held by each delay element 203c.
  • a multiplier 203a that multiplies the number 209 and an adder 203b that adds the outputs of the respective multipliers 203a to generate a filter output y are included.
  • the input signal x, the filter output y, and the filter coefficient w are complex numbers.
  • the FIR filter 203 shown in FIG. 4 plays the same role as the equalization filter shown in FIG.
  • the despreading unit circuit despreads the filter output y from which the multipath interference has been removed by the equalizer to restore the transmitted data.
  • Despreading is a despreading process performed on the transmission side.
  • the despreading unit circuit includes a spreading code generation unit 202 that generates a spreading code sequence c, and a despreading unit 201 that outputs a symbol output S using the spreading code sequence c and the filter output y. Including. Note that the spread code sequence c and the symbol output S are complex numbers.
  • the despreading unit 201 multiplies the filter output y by a spreading code sequence c, and outputs the output of the arithmetic unit 201a to the value held in the register 201c.
  • An adder 201b for cumulative addition and a register 201c are included.
  • J indicates an imaginary unit.
  • the front part of the addition symbol indicates the real part and the rear part indicates the imaginary part.
  • the data is subjected to primary modulation such as PSK (Phase Shift Keying) modulation, and then spread modulation as secondary modulation is performed using a spreading code.
  • primary modulation such as PSK (Phase Shift Keying) modulation
  • spread modulation as secondary modulation is performed using a spreading code.
  • a spectrum spread signal is generated.
  • the I (In-Phase) signal and Q (Quadrature) signal of the signal after the first-order modulation are represented by 1
  • the real part and the imaginary part of the spread code in the spread code sequence c are +1 or 1, respectively. Therefore, p-i and p-q are as shown in equation (1).
  • the calculation by the calculator 201a is addition / subtraction in which a code is determined according to the sign of the spread code sequence c.
  • an adder / subtracter is used as the arithmetic unit 201 a in the despreading unit 201. Therefore, the circuit scale of the signal receiving device including the equalizer can be reduced as compared with the case where a multiplier is used as the arithmetic unit 201a.
  • a signal receiving apparatus that regenerates signal data by compensating for signal deterioration in a transmission path that transmits an input signal from a spread modulated input signal.
  • the despreading unit includes an equalization filter that performs an operation using the filter coefficient output from the coefficient updating unit as an input and outputs the calculation result as a filter output, and a despreading unit that performs a despreading process on the filter output.
  • the signal receiving apparatus is characterized in that the unit performs despreading processing by addition / subtraction (without multiplication).
  • the input signal X is ⁇ ( ⁇ )
  • the filter output y is y (
  • the symbol output S is S (
  • the spread code sequence c is c (
  • the filter coefficient w is w
  • the symbol output S and the filter output y are represented by Equations (2) and (3), where “ ⁇ ” means an arbitrary parameter.
  • M and N represent the spreading factor and the number of filter coefficients, respectively.
  • S (k) is the k-th symbol output S
  • y (l) is the filter output y at time 1
  • c (m) is the m-th spreading code (+1 or ⁇ 1) in the spreading code sequence c. )
  • w (n) denote the nth coefficient in the filter coefficient w.
  • equation (3) By substituting equation (3) into equation (2) and modifying the equation, equations (4) and (5) are obtained.
  • the operation on the right side of equation (5) can also be realized by addition and subtraction in the same way as the operation by the calculator 201a, so that the operation of equation (4) to generate the symbol output S (k) is executed.
  • the number of multiplications is N.
  • the signal receiving apparatus reduces the number of multiplications by executing the calculation of equation (4). That is, the number of multipliers is reduced.
  • FIG. 6 is a block diagram showing a configuration example of the equalizer and the despreading circuit in the signal receiving apparatus provided with an equalizer (equalizing apparatus) in the subsequent stage of the despreading circuit.
  • the despreading circuit is based on a spread code generation unit 102 that outputs a spread code sequence c (spread code sequence 108), an input signal x (input signal 105), and a spread code sequence c.
  • a modified despreading unit 101 that generates a despread output z (despread output 106).
  • the equalizer outputs a filter output obtained by removing multipath interference from despread output z, that is, FIR filter 103 that outputs symbol output S (symbol output 107), and a filter coefficient based on input signal x. and a filter coefficient update unit 104 that adaptively generates (filter coefficient 109).
  • the input signal 105 is, for example, a signal obtained by performing AD conversion on a signal received via a wireless transmission path.
  • the modified despreading unit 101 performs an operation according to the equation (5). That is, the input signal x (input signal 105) and the spread code sequence c (spread code sequence 108) output from the spread code generation unit 102 are input, the calculation is performed according to equation (5), and the calculation result is obtained. Output as despread output z (despread output 106).
  • spreading code generation section 102 is the same as the function of spreading code generation section 202 shown in FIG.
  • Spreading code sequence c generated by spreading code generation section 102 is the same sequence as the spreading code sequence used when the transmission side performs spread modulation.
  • the FIR filter 103 performs the calculation of equation (4). That is, the despread output z and the filter coefficient w output from the filter coefficient updating unit 104 are input, the symbol output S is generated based on them, and the symbol output S is output.
  • Filter coefficient updating section 104 adaptively generates filter coefficient w for removing the influence of multipath interference, using input signal X.
  • the filter coefficient w is output to the FIR filter 103.
  • the function of the filter coefficient update unit 104 is the same as the function of the filter coefficient update unit 204 shown in FIG.
  • the filter coefficient updating unit 104 there is no restriction on the specific configuration of the filter coefficient updating unit 104.
  • a filter coefficient calculator 51 based on the NLMS algorithm as disclosed in Patent Document 1 can be used as the filter coefficient update unit 104.
  • a known filter coefficient updating unit such as a filter coefficient updating unit based on a LMS (Least Mean Square) algorithm can be used.
  • Input signal x, despread output z, symbol output S, despread code sequence c, and filter coefficient w are complex numbers.
  • the modified despreading unit 101 is configured as shown in FIG. 7, for example.
  • the delay element 101c holds the input signals 105 at a plurality of times.
  • Each block in the equalizer and the despreading circuit operates in synchronization with the clock signal.
  • Each delay element 101c latches the input signal X input to the input terminal (input terminal of the input signal X) or the input signal X held in the preceding delay element 101c by the clock signal.
  • Each computing unit 101a performs an operation for each of 0 to M-1 in Equation (5) for each time input signal x and spreading code sequence c held in each delay element 101c.
  • each calculator 101a since the real part and the imaginary part of each spread code included in the spread code sequence c (is +1 or 1, respectively, each calculator 101a actually performs addition / subtraction instead of multiplication
  • the arithmetic units 101a need only perform addition / subtraction in the same manner as the arithmetic units 201a shown in Fig. 5.
  • the adders 101b output the outputs of the respective arithmetic units 101a. To generate despread output z.
  • the FIR filter 103 is configured as shown in FIG. 8, for example.
  • the FIR field shown in Figure 8 In the filter 103, the multiplier 103a multiplies the despread output z by the filter coefficient w.
  • the Karo arithmetic unit 103b adds the output of the multiplier 103a to the value held in the register 103c. However, once every N additions, the output of the multiplier 103a is added to “0” as the initial value rather than the value held in the register 103c. Specifically, “0” is added to the output of the multiplier 103a when nothing is held in the register 103c and at the first time after the N addition processes are completed.
  • the register 103c holds the output of the adder 103b.
  • the output of the register 103c is input to the adder 103b. Further, when the adder 103b executes N addition processes, it is output as the output power symbol output S of the register 103c.
  • the three computing units 101a other than the first stage computing unit 101a receive input signals x (6) to x (8) to the corresponding delay element 101c. Is held, the input signals x (6) to x (8) held in the delay element 101c and the corresponding filter Calculation is performed on the coefficients c (8) to c (10).
  • the first stage computing unit 101a performs computation on the input signal x (9) and the corresponding filter coefficient c (ll) when the input signal x (9) is input to the input terminal. As described above, the calculation is addition / subtraction.
  • the first-stage adder 101b adds the output of the first-stage arithmetic unit 101a and the output of the next-stage arithmetic unit 101a, and the other adder 101b
  • the output of the previous stage adder 101b is added to the output of the corresponding computing unit 101a.
  • the final stage adder 101b outputs the addition result as a despread output z (2, 2).
  • the adder 103b adds 0 as an initial value to the calculation result of the multiplier 103a.
  • the addition result is shown in equation (7).
  • the addition result T1 is held in the register 103c.
  • Tl 0 + w (2) * z (2, 2) ⁇ ⁇ ⁇ (7)
  • the three arithmetic units 101a other than the first-stage arithmetic unit 101a are held in the delay element 101c when the corresponding delay elements 101c hold the input signals x (7) to x (9).
  • the input signals x (7) to x (9) and the corresponding filter coefficients c (8) to c (10) are calculated.
  • the first-stage computing unit 101a receives the input signal x (10) from the input terminal. An operation is performed on x (10) and the corresponding filter coefficient c (11). As described above, the operation is addition / subtraction.
  • the first-stage adder 101b adds the output of the first-stage arithmetic unit 101a and the output of the next-stage arithmetic unit 101a, and the other adder 101b has the output of the previous-stage adder 101b and the corresponding arithmetic unit. Add the output of 101a.
  • the final stage adder 101b outputs the addition result as a despread output z (2, 1).
  • the adder 103b adds the value T1 held in the register 103c to the calculation result of the multiplier 103a.
  • the addition result is shown in Equation (9).
  • the addition result T2 is held in the register 103c.
  • T2 Tl + w (l) * z (2, 1) ⁇ ⁇ ⁇ (9)
  • three arithmetic units 101a other than the first-stage arithmetic unit 101a are held in the delay element 101c when the corresponding delay elements 101c hold the input signals x (8) to x (10).
  • the input signals x (8) to x (10) and the corresponding filter coefficients c (8) to c (10) are calculated.
  • the first-stage arithmetic unit 101a performs an operation on the input signal X (11) and the corresponding filter coefficient c (11). As mentioned above, the operation is addition / subtraction.
  • the first-stage adder 101b adds the output of the first-stage arithmetic unit 101a and the output of the next-stage arithmetic unit 101a, and the other adder 101b is connected to the previous-stage adder 101b.
  • the output and the output of the corresponding computing unit 101a are added.
  • the final stage adder 101b outputs the addition result as a despread output z (2, 0).
  • the adder 103b adds a register to the operation result of the multiplier 103a.
  • T3 T2 + w (0) * z (2, 0) ⁇ ⁇ ⁇ (11)
  • T3 held in register 103c is output as symbol output S (symbol output S (2)).
  • the FIR filter 103 uses the despread output z obtained as a result of the calculation by the modified despreading unit 101 ( Perform the calculation of equation 4).
  • the signal receiving apparatus of the first embodiment requires M * N multiplications, the number of multiplications can be reduced to N * N times. This is because the arithmetic unit 101a in the modified despreading unit 101 actually performs addition / subtraction.
  • the first embodiment requires N multipliers, whereas the number of multipliers can be reduced to one.
  • the plurality of adders 101b for adding the calculation results of the plurality of calculators 101a are provided. However, the calculation results of the plurality of calculators 101a are added together. One adder is provided.
  • FIG. 9 is a block diagram showing a part of the configuration of the receiving unit of the terminal device on which the signal receiving device 4 according to the first embodiment or the second embodiment is mounted.
  • the terminal device shown in FIG. 9 is, for example, a mobile phone.
  • antenna 1 receives radio waves from the base station and outputs high-frequency signals to analog reception processing unit 2.
  • the analog reception processing unit 2 performs processing such as frequency conversion on the high-frequency signal, and outputs the processed analog signal to the AD converter 3.
  • the A—D converter 3 converts the analog signal into a digital signal and outputs it to the signal receiver 4.
  • the signal receiving device 4 uses the digital signal output from the AD converter 3 as the input signal X and performs the processing described in the first embodiment or the second embodiment. Then, the symbol S is output to the error correction decoding unit 5.
  • the symbol S is, for example, an I signal and a Q signal in the QPSK modulation scheme.
  • symbol S is an I signal and a Q signal in the 16QAM modulation system or the QPS K modulation system.
  • Error correction decoding section 5 restores the data before modulation from the I signal and Q signal in a predetermined modulation scheme, and performs error correction decoding processing to restore the data transmitted by the base station .
  • the terminal device as shown in FIG. 9 is equipped with the signal receiving device 4 of the first embodiment or the second embodiment, the number of multipliers required for signal reception can be reduced. As a result, the cost of the terminal device is reduced.
  • the signal receiving device 4 can also be mounted on a base station that receives a signal from the terminal device.
  • a communication technology called HSUPA High Speed Uplink Packet Access
  • FIG. 10 is a block diagram showing an example of a circuit configuration of the signal receiving apparatus when the signal receiving apparatus is realized by software.
  • the function of the signal receiving apparatus of the second embodiment shown in FIG. 6 is realized by software. Take the case as an example.
  • the program storage memory 12 stores programs for realizing the functions of the modified despreading unit 101, spreading code generation unit 102, FIR filter 103, and filter coefficient updating unit 104 shown in FIG. Has been.
  • the CPU 11 executes processing according to a program stored in the program storage memory 12.
  • the data storage memory 14 is a RAM in which data in the middle of calculation by the CPU 11 or calculation result data is stored.
  • the switch unit 13 stores the data path, the path for inputting the input signal X to the data storage memory 14, the path for enabling data input / output between the data storage memory 14 and the CPU 11, and the data storage memory 14. Thus, it is set to one of the paths for outputting the data as the symbol output S.
  • the switching of the switch unit 13 is controlled by the CPU 11.
  • the CPU 11 sets the switch unit 13 to input the input signal X to the data storage memory 14 and inputs the input signal X to the data storage memory 14 (step Sl 1).
  • the switch unit 13 is set so that the data stored in the data storage memory 14 is output to the CPU 11, and the data stored in the data storage memory 14 (in this case, the input signal X) Are sequentially input (step S12).
  • the CPU 11 performs the calculation of equation (5) (step S13). It is assumed that the spread code sequence c has already been specified. Further, the CPU 11 temporarily stores the operation result z (k, n) in, for example, an internal register. If the capacity of the internal register is small, it may be temporarily stored in the data storage memory 14.
  • the CPU 11 performs the calculation of equation (4) (step S14). Then, the switch unit 13 is set so that data can be input / output between the data storage memory 14 and the CPU 11, and S (k) of the calculation result is stored in the data storage memory 14 (step S15).
  • the switch unit 13 is set so that the data stored in the data storage memory 14 can be output as the symbol output S, and S (k) stored in the data storage memory 14 is used as the symbol output S.
  • Output step S16.
  • the CPU 11 also executes processing for adaptively updating the filter coefficient w based on the input signal X or the like, but this processing is omitted in FIG.
  • modified despreading section 101 spreading code generating section 102, FIR filter
  • controller 103 the filter coefficient updating unit 104
  • filter coefficient updating unit 104 The ability to realize all the functions of the controller 103 and the filter coefficient updating unit 104 with software. Some of them may be realized with software!
  • the present invention is suitably applied to a mobile radio communication system using spread spectrum technology, for example, a mobile radio communication system using HSD PA.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

　スペクトラム拡散された信号を送受信する移動体無線通信システムにおいて、回路規模を小さくしてコストを低減できる信号受信装置を提供する。 　信号受信装置は、入力信号ｘにもとづいてフィルタ係数ｗを生成するフィルタ係数更新部１０４と、入力信号ｘに逆拡散処理を施す変形逆拡散部１０１と、変形逆拡散部が出力する逆拡散出力ｚとフィルタ係数更新部１０４が出力するフィルタ係数ｗとを入力として乗算を行い乗算結果を加算した結果を信号データシンボル出力Ｓとして出力するＦＩＲフィルタ１０３とを備え、変形逆拡散部１０１が、入力信号ｘと拡散符号系列ｃとの加減算によって逆拡散出力を得る。

Description

明 細 書
等化器を含む信号受信装置、端末装置、信号受信方法および信号受信 プログラム
技術分野
[0001] 本発明は、スペクトラム拡散技術を用いる移動体無線通信システムに適用して好適 な信号受信装置、端末装置、信号受信方法および信号受信プログラムに関する。 背景技術
[0002] 移動体無線通信システムでは、一般に、基地局からの電波が、複数の経路 (パス） を通って携帯電話機などの移動端末装置 (以下、端末装置という。 )に到来する。す なわち、複数の到来波が足し合わされた状態で、端末装置で受信される。すると、複 数の到来波の干渉 (マルチパス干渉）によって、端末装置における受信電界強度が 、時間経過に伴って変動する。さらに、端末装置が移動する場合には、移動に伴つ て、受信電界強度が、高速に、かつ複雑に変動するマルチパスエージングが顕著に なる。そして、マルチパスエージングに起因してディジタル信号伝送特性が劣化する
[0003] 第 3世代移動体無線通信方式の国際標準規格団体である 3GPP (3rd Generation Partnership Project)において、高速無線通信が可能な HSDPA (High Speed Downli nk Packet Access )と呼ばれる新規通信技術が追加された。 HSDPAを用いた場合 には、 W- CDMA (Wideband Code Division Multiple Access)を用いた場合に比べ て、 3倍以上のデータ転送速度を実現できる。しかし、 HSDPAを実環境で運用する 場合、マルチパス干渉によって高 ヽデータ転送速度を達成することが困難になる。
[0004] そこで、伝送路における信号劣化を補償して信号データを再生するために、マルチ ノ ス干渉の影響を除去するための回路を端末装置に搭載する必要がある。そのよう な回路の一例として等化器がある (例えば、特許文献 1参照)。
[0005] 図 1は、特許文献 1に示された等化器の構成を示すブロック図である。図 1に示す 等化器は、 NLMS (Normalized Least Mean Square)アルゴリズムを用いた等化器で ある。図 1に示す等化器において、入力信号 x (n)は、フィルタ係数演算器 51および 等化フィルタ 52に入力される。入力信号 x (n)は、例えば、無線伝送路を介して受信 された信号が A—D変換された信号である。フィルタ係数演算器 51には、差分検出 回路 53の出力も入力される。差分検出回路 53は、等化フィルタ 52の出力信号 y (n) とパイロットチャネルの拡散符号 (パイロット信号拡散符号) d (n)との差分信号 e (n)を 出力する。
[0006] フィルタ係数演算器 51は、更新前のフィルタ係数 (タップ係数) w (n)と差分信号 e ( n)とを用いて、下式で表されるような演算を行って新たなフィルタ係数 w (n+ 1)を生 成する。そして、フィルタ係数 w (n+ l)を等化フィルタ 52に出力する。 「*」は乗算を 示す。
w (n+ 1) = w (η) + e i) * X (n)
[0007] μはステップサイズパラメータであり、下式で表される。
Figure imgf000004_0001
β：安定化パラメータ (分母の値を 0にさせないためのパラメータであり、十分小さい 正の値）
a： NLMSアルゴリズムの収束特性を決めるためのパラメータ
X (n) H： X (n)の転置共役ベクトル
[0008] 等化フィルタ 52は、 (f - 1)個の遅延器が縦続接続された部分を有する。そして、入 力信号 x (n)を、（f—1)個の遅延器で順次遅延させる。さらに、入力端子 (入力信号 の入力端）に入力された入力信号および (f 1)個の遅延器の出力（計 f個のデータ） のそれぞれを、フィルタ係数演算器 51が出力する f個のフィルタ係数のうちの対応す るフィルタ係数と乗算する。また、 f個の乗算結果を加算して出力信号 y (n)とする。
[0009] 特許文献 1に記載された等化器は、上記のように構成され、上記のように動作する ことによって、効果的にマルチパス干渉の影響を除去できる。また、特許文献 1には、 等化器にぉ 、てチャネル推定のために逆拡散処理が行われることも開示されて ヽる
[0010] また、スペクトラム拡散技術を用いる移動体無線通信システムにおける信号受信装 置であって、逆拡散処理を行う逆拡散回路を等化器の後段に備えた信号受信装置 や、逆拡散回路の後段に等化器を備えた信号受信装置が知られている (例えば、特 許文献 2参照。）。
[0011] 特許文献 1 :特開 2005— 175775号公報（段落 0004, 0023、図 1, 05)
特許文献 2 :特開 2004— 40305号公報（段落 0009, 0032, 0035、図 10,図 11) 発明の開示
発明が解決しょうとする課題
[0012] 図 2は、特許文献 1に記載された等化フィルタの構成を示すブロック図である。図 2 に示す構成では、等化フィルタは、複数の時刻の入力信号 x (n)をそれぞれ保持す る遅延素子 21と、それぞれの遅延素子 21で保持された各時刻の信号および入力信 号 x (n)に対してフィルタ係数 W(n)を乗算する乗算器 22と、それぞれの乗算器 22の 出力を加算して出力信号を生成する加算器 23とを含む。
[0013] フィルタ係数の個数は、通常、 10〜100のオーダである。そのため、図 2に示すよう な等化フィルタでは、乗算器 22の数が膨大になる。乗算器 22の回路規模は加減算 器に比べて回路規模が大きい。よって、等化フィルタの回路規模が大きくなり、その 結果、等化フィルタを搭載した信号受信装置のコストが高くなるという問題がある。
[0014] そこで、本発明は、スペクトラム拡散された信号を送受信する移動体無線通信シス テムにおいて、回路規模を小さくしてコストを低減できる信号受信装置、端末装置、 信号受信方法および信号受信プログラムを提供することを目的とする。
課題を解決するための手段
[0015] 本発明による信号受信装置は、入力信号にもとづいてフィルタ係数を生成するフィ ルタ係数更新部と、入力信号に逆拡散処理を施す変形逆拡散部と、変形逆拡散部 が出力する逆拡散出力とフィルタ係数更新部が出力するフィルタ係数とを入力として 乗算を行 、乗算結果を加算した結果を信号データ (例えば、一次変調方式における I信号および Q信号）として出力する等化フィルタ (例えば、 FIRフィルタ）とを備え、変 形逆拡散部が、入力信号と拡散符号系列との加減算によって逆拡散出力を得ること を特徴とする。
発明の効果
[0016] 本発明によれば、逆拡散出力を得るときに乗算を実行せず、逆拡散出力とフィルタ 係数との乗算を行い乗算結果を加算した結果を信号データとして出力するように構 成されているので、信号受信装置における乗算器数を低減できる。特に、等化フィル タにおける乗算器数を低減できる。その結果、信号受信装置のコストを低減できる。 図面の簡単な説明
[0017] [図 1]従来の等化装置の構成を示すブロック図である。
[図 2]図 1に示す等化フィルタの構成を示すブロック図である。
[図 3]本発明による信号受信装置の第 1の実施の形態の構成を示すブロック図である
[図 4]第 1の実施の形態の FIRフィルタの構成例を示すブロック図である。
[図 5]第 1の実施の形態の逆拡散部の構成例を示すブロック図である。
[図 6]本発明による信号受信装置の第 2の実施の形態の構成を示すブロック図である
[図 7]第 2の実施の形態の変形逆拡散部の構成例を示すブロック図である。
[図 8]第 2の実施の形態の FIRフィルタ構成例を示すブロック図である。
[図 9]信号受信装置を搭載した端末装置の受信部の構成の一部を示すブロック図で ある。
[図 10]信号受信装置をソフトウェアで実現する場合の信号受信装置の回路構成の一 例を示すブロック図である。
[図 11]信号受信装置の動作を示すフローチャートである。
符号の説明
[0018] 101 変形逆拡散部
102 拡散符号生成部
103 FIRフィルタ
104 フィルタ計数更新部
101a 演算器
101b 加算器
101c 遅延素子
103a 乗算器 103b 加算器
103c レジスタ
201 逆拡散部
202 拡散符号生成部
203 FIRフィルタ
204 フィルタ計数更新部
201a 演算器
201b 加算器
201c レジスタ
203a 演算器
203b 加算器
203c 遅延素子
発明を実施するための最良の形態
[0019] 次に、本発明の最良の形態について図面を参照して説明する。
実施の形態 1
[0020] 図 3は、等化器の後段に逆拡散回路を備えた信号受信装置における等化器および 逆拡散回路の構成例を示すブロック図である。図 3に示す構成において、等化器 (等 化装置）は、入力信号 205 (入力信号 X)力もマルチパス干渉を除去した信号 206 (フ ィルタ出力 y)を出力する FIR (Finite Impulse Response )フィルタ 203と、入力信号 2 05にもとづいてフィルタ係数 209を適応的に生成するフィルタ係数更新部 204とを含 む。入力信号 205は、例えば、無線伝送路を介して受信された信号力 変換さ れた信号である。
[0021] また、逆拡散回路は、拡散符号系列 208 (拡散符号系列 c)を出力する拡散符号生 成部 202と、フィルタ出力 yと拡散符号系列 cとにもとづいてシンボル出力 207 (シン ボル出力 S)を出力する逆拡散部 201とを含む。
[0022] FIRフィルタ 203は、例えば図 4に示すように構成されている。図 4に示す FIRフィル タ 203は、複数の時刻の入力信号 Xをそれぞれ保持する遅延素子 203cと、それぞれ の遅延素子 203cで保持された各時刻の信号および入力信号 Xに対してフィルタ係 数 209を乗算する乗算器 203aと、それぞれの乗算器 203aの出力を加算してフィル タ出力 yを生成する加算器 203bとを含む。なお、入力信号 x、フィルタ出力 yおよびフ ィルタ係数 wは、複素数である。また、図 4に示す FIRフィルタ 203は、図 2に示された 等化フィルタと同等の役割を果たす。
[0023] そして、逆拡散部回路は、等化器によってマルチパス干渉が除去されたフィルタ出 力 yに対して逆拡散を行って、送信されたデータを復元する。逆拡散は、送信側で実 施された拡散の逆処理である。図 3に示すように、逆拡散部回路は、拡散符号系列 c を生成する拡散符号生成部 202と、拡散符号系列 cとフィルタ出力 yとを用いてシン ボル出力 Sを出力する逆拡散部 201とを含む。なお、拡散符号系列 cおよびシンボル 出力 Sは複素数である。
[0024] 逆拡散部 201は、例えば図 5に示すように、フィルタ出力 yに対して拡散符号系列 c を乗算する演算器 201aと、演算器 201aの出力をレジスタ 201cに保持されている値 に累積加算する加算器 201bと、レジスタ 201cとを含む。
[0025] フィルタ出力 y¾y=y_i+j * y_q、
拡散符号系列 cを c = C_i+j * C_qと表すと、
演算器 201aの出力 p = p— i+j * p— qは、 p = c * yである。
なお、「j」は虚数単位を示す。フィルタ出力 y、拡散符号系列 cおよび演算器 201a の出力を表す上式において、加算記号の前部は実数部、後部は虚数部を示す。
[0026] p = c * yは、
P= (c_i+j * c_q) * (y一 i+j * y一 q)
= (c一 i * y一 i一 c一 q * y一 q) +j * (c一 i * y一 q + c一 q * y一 i)である力ら、 p― i = c― i水 y― i一 c― q水 y― q
p― q = c― i水 y― q + c― q水 y― i
である。
[0027] また、スペクトラム拡散された信号の送信側では、データを PSK (Phase Shift Keyin g)変調などによる一次変調を施した後、拡散符号によって、二次変調としての拡散変 調を行う。拡散変調の結果、スペクトラム拡散された信号が生成される。一次変調が 施された後の信号の I (In-Phase)信号と Q (Quadrature)信号とをそれぞれ士 1で表す と、拡散符号系列 c中の拡散符号の実数部および虚数部は、それぞれ +1または 1である。従って、 p— iおよび p— qは、（1)式のようになる。
i=y_ — i- - y— _q(c_ _i = +1, c— _q= +1のとき）
y_ H ■y_ _q(c_ _i= - M, c— _q=- -1のとき）
— y_ _i- — y_ _q(c_ _i = 1, c_ _q= +1のとき）
— y_ _i- fy_ _q(c_ _i= 1, c_ _q= 1のとき）
q=y_ _i +y— _q(c_ _i= +1 , c_ _q= +1のとき)
— y_ _i- fy_ _q(c_ _i= +1, c_ _q= 1のとき）
y_ — i— ■y_ _q(c_ _i= - -1, c— _q=-ト1のとき）
— y_ i- — y_ _q(c_ i= 1, c_ _q= 1のとき）
•••(1)
[0029] つまり、演算器 201aによる演算は、拡散符号系列 cの正負に応じて符号が決まる 加減算である。
[0030] 従って、この実施の形態では、逆拡散部 201における演算器 201aとして、加減算 器を用いる。よって、演算器 201aとして乗算器を用いた場合に比べて、等化器を含 む信号受信装置の回路規模を小さくすることができる。
[0031] この実施の形態では、拡散変調された入力信号から、その入力信号を伝送した伝 送路における信号劣化を補償して信号データを再生する信号受信装置であって、入 力信号とフィルタ係数更新部が出力するフィルタ係数とを入力として演算を行い、演 算結果をフィルタ出力として出力する等化フィルタと、フィルタ出力に対して逆拡散処 理を施す逆拡散部とを備え、逆拡散部が、加減算によって (乗算を行わず)逆拡散処 理を実行することを特徴とする信号受信装置が示されている。
実施の形態 2
[0032] 図 3に示された各信号において、入力信号 Xを χ(·)、フィルタ出力 yを y ( 、シンポ ル出力 Sを S ( 、拡散符号系列 cを c ( 、フィルタ係数 wを w ( · )と表すと、シンボル 出力 Sおよびフィルタ出力 yは、（2)式および（3)式で表される。なお、「·」は、任意の ノ ラメータを意味する。
[0033] [数 1] M-
S(/c)= c(M *k + m)* y{M *k + m) ■(2) πτ-0
[0034] [数 2]
A
y ) =∑w[n)*x{i-n) ■(3) n-0
[0035] (2)式および（3)式にお 、て、 M、 Nはそれぞれ、拡散率、フィルタ係数の個数を示 す。また、 S (k)は k番目のシンボル出力 S、 y(l)は時刻 1におけるフィルタ出力 y、 c ( m)は拡散符号系列 cにおける m番目の拡散符号（+ 1または— 1である。 ) 、 w(n)はフィルタ係数 wにおける n番目の係数を示す。
[0036] (3)式より、 1個のフィルタ出力 y ( を得るために N回の乗算を実行する必要がある 。さらに、（2)式より、 1個のシンボル出力 S ( を得るために、 M個のフィルタ出力 y(' )について乗算を行う必要がある。よって、 1個のシンボル出力 S ( 当たり M*N回 の乗算を実行する必要がある。
[0037] (3)式を (2)式に代入して、式を変形すると、（4)式および（5)式が得られる。
[0038] [数 3]
M-1 . ！ N-t
S[k) = y c[M*k + m)* ^w(n)*x{M*k + m-n)
m=0
Figure imgf000010_0001
[0039] [数 4]
M- n) = c( *k + m)* x{M *k + m~n) ■(5)
m=0 [0040] (5)式における c ( * χ ( · )は、図 5に示された演算器 201aが実行する p = c * yと 同様の形式になっている。そして、拡散符号系列 208に含まれる各拡散符号の実数 部および虚数部は、それぞれ + 1または— 1である。よって、演算器 201aは、 p = c * yの演算を行う際に、乗算を実行せずに、（1)式に示されたような加減算を実行する ことができた。拡散符号系列 108 (拡散符号系列 c)に含まれる各拡散符号の実数部 および虚数部も、それぞれ + 1または— 1である。従って、（5)式の右辺の演算も、演 算器 201aによる演算の場合と同様に、加減算で実現できる。よって、シンボル出力 S (k)を生成するための (4)式の演算を実行する際に、乗算回数は N回で済む。
[0041] この実施の形態では、信号受信装置は、（4)式の演算を実行することによって、乗 算回数を減らす。すなわち、乗算器の個数を減らす。
[0042] 図 6は、逆拡散回路の後段に等化器 (等化装置)を備えた信号受信装置における 等化器および逆拡散回路の構成例を示すブロック図である。図 6に示す構成におい て、逆拡散回路は、拡散符号系列 c (拡散符号系列 108)を出力する拡散符号生成 部 102と、入力信号 x (入力信号 105)と拡散符号系列 cとにもとづいて逆拡散出力 z ( 逆拡散出力 106)を生成する変形逆拡散部 101とを含む。
[0043] また、等化器は、逆拡散出力 zからマルチパス干渉を除去したフィルタ出力すなわ ちシンボル出力 S (シンボル出力 107)を出力する FIRフィルタ 103と、入力信号 xに もとづいてフィルタ係数 w (フィルタ係数 109)を適応的に生成するフィルタ係数更新 部 104とを含む。入力信号 105は、例えば、無線伝送路を介して受信された信号が A D変換された信号である。
[0044] 変形逆拡散部 101は、（5)式に従って演算を行う。すなわち、入力信号 x (入力信 号 105)と、拡散符号生成部 102から出力された拡散符号系列 c (拡散符号系列 108 )とを入力し、（5)式に従って演算を行って、演算結果を逆拡散出力 z (逆拡散出力 1 06)として出力する。
[0045] なお、拡散符号生成部 102の機能は、図 3に示す拡散符号生成部 202の機能と同 じである。
[0046] また、拡散符号生成部 102が生成する拡散符号系列 cは、送信側が拡散変調を行 つたときに使用した拡散符号系列と同じ系列である。 [0047] FIRフィルタ 103は、（4)式の演算を行う。すなわち、逆拡散出力 zと、フィルタ係数 更新部 104から出力されたフィルタ係数 wとを入力とし、それらにもとづいてシンボル 出力 Sを生成し、シンボル出力 Sを出力する。
[0048] フィルタ係数更新部 104は、入力信号 Xを用いて、マルチパス干渉の影響を除去す るためのフィルタ係数 wを適応的に生成する。そして、フィルタ係数 wを FIRフィルタ 1 03に出力する。フィルタ係数更新部 104の機能は、図 3に示すフィルタ係数更新部 2 04の機能と同じである。
[0049] この実施の形態では、フィルタ係数更新部 104の具体的な構成に制約はな 、。例 えば、特許文献 1に示されたような NLMSアルゴリズムにもとづくフィルタ係数演算器 51を、フィルタ係数更新部 104として使用することができる。また、 LMS (Least Mean Square )アルゴリズムにもとづくフィルタ係数更新部など、公知のフィルタ係数更新 部を使用することができる。
[0050] なお、入力信号 x、逆拡散出力 z、シンボル出力 S、逆拡散符号系列 cおよびフィル タ係数 wは複素数である。
[0051] 変形逆拡散部 101は、例えば、図 7に示すように構成される。図 7に示す変形逆拡 散部 101において、遅延素子 101cは、複数の時刻の入力信号 105を保持する。な お、等化器および逆拡散回路における各ブロックは、クロック信号に同期して動作す る。各遅延素子 101cは、入力端子 (入力信号 Xの入力端）に入力された入力信号 X または前段の遅延素子 101cに保持された入力信号 Xを、クロック信号によってラッチ する。
[0052] 各演算器 101aは、それぞれの遅延素子 101cに保持された各時刻の入力信号 xと 拡散符号系列 cとについて、（5)式における 0〜M— 1のそれぞれについての演算を 行う。ただし、拡散符号系列 c ( に含まれる各拡散符号の実数部および虚数部は、 それぞれ + 1または 1であるから、各演算器 101aは、実際には、乗算ではなく加減 算を行って演算結果を得ることができる。各演算器 101aが加減算を行えばよいこと は、図 5に示す演算器 201aが加減算を行えばよいのと同様である。加算器 101bは 、それぞれの演算器 101aの出力を加算して逆拡散出力 zを生成する。
[0053] また、 FIRフィルタ 103は、例えば図 8に示すように構成される。図 8に示す FIRフィ ルタ 103において、乗算器 103aは、逆拡散出力 zにフィルタ係数 wを乗算する。
[0054] カロ算器 103bは、レジスタ 103cに保持されている値に乗算器 103aの出力を加算す る。ただし、加算 N回あたり 1回は、レジスタ 103cに保持されている値ではなぐ初期 値としての「0」に乗算器 103aの出力を加算する。具体的には、レジスタ 103cに何も 保持されていないとき、および N回の加算処理が終了した後の 1回目に、乗算器 103 aの出力に「0」を加算する。
[0055] レジスタ 103cは、加算器 103bの出力を保持する。レジスタ 103cの出力は加算器 103bに入力される。また、加算器 103bにおいて N回の加算処理が実行されたとき に、レジスタ 103cの出力力 シンボル出力 Sとして出力される。
[0056] 次に、図 6に示す信号受信装置の動作を説明する。ここでは、 M=4、 N = 3を例に して、 k= 2のシンボル出力 S (シンボル出力 S (2) )が出力される場合の動作を説明 する。すなわち、変形逆拡散部 101において、 (M- 1) = 3個の遅延素子 101cが設 けられ、 M=4個の演算器 101aが設けられ、（M—1) = 3個の加算器 101bが設けら れている場合を例にする。
[0057] [第 1サイクル]
変形逆拡散部 101において、入力信号 x (入力信号 X (9) )が入力されると、 n= 2と きの（5)式が演算される。すなわち、下記（6)式の演算が行われる。
[0058] [数 5]
3
z(2, 2) ^ Y c(8 + m) * x{6 + m)
m=0
= c(8) * x(6) + c(9) * x{7) + c(10) * x{8) + c(11) * x{9) -(6)
[0059] なお、（6)式において、 x (6)〜x (8)は遅延素子 101cに保持されている。また、そ れぞれの c ( * χ ( · )はそれぞれの演算器 101aで演算され、それぞれの演算器 10 la出力の加算は、それぞれの加算器 101bで実行される。
[0060] 例えば、初段の演算器 101a (入力端子に最も近い位置にある演算器 101a)以外 の 3個の演算器 101aは、対応する遅延素子 101cに入力信号 x (6)〜x (8)が保持さ れたときに、遅延素子 101cに保持された入力信号 x (6)〜x (8)と、対応するフィルタ 係数 c (8)〜c (10)とについて演算を行う。また、初段の演算器 101aは、入力端子に 入力信号 x(9)が入力されたときに、入力信号 x(9)と、対応するフィルタ係数 c(ll) とについて演算を行う。上述したように、演算は加減算である。そして、初段の加算器 101b (入力端子に最も近い位置にある加算器 101b)は、初段の演算器 101aの出 力と次段の演算器 101aの出力とを加算し、他の加算器 101bは、前段の加算器 101 bの出力と、対応する演算器 101aの出力とを加算する。最終段の加算器 101bは、 加算結果を、逆拡散出力 z (2, 2)として出力する。
[0061] そして、 FIRフィルタ 103において、乗算器 103aは、（4)式における n= 2のときの w(2) *z(2, 2)を演算する。加算器 103bは、乗算器 103aの演算結果に初期値とし ての値 0を加算する。加算結果を（7)式に示す。そして、加算結果 T1を、レジスタ 10 3cに保持させる。
[0062] Tl = 0+w(2) *z(2, 2) · · · (7)
[0063] [第 2サイクル]
変形逆拡散部 101において、入力信号 x(入力信号 x(10))が入力されると、 n=l ときの（5)式が演算される。すなわち、下記（8)式の演算が行われる。
[0064] [数 6]
3
z(2, 1) = ∑ c(8 + m)* x(7 + m)
= c(8) * x(7) + c(9) * {8) + c(10) * x(9) + c(11) * x(10) -(8)
[0065] なお、（8)式において、 x (7)〜x (9)は遅延素子 101cに保持されている。また、そ れぞれの c ( *χ(·)はそれぞれの演算器 101aで演算され、それぞれの演算器 10 la出力の加算は、それぞれの加算器 101bで実行される。
[0066] 例えば、初段の演算器 101a以外の 3個の演算器 101aは、対応する遅延素子 101 cに入力信号 x(7)〜x(9)が保持されたときに、遅延素子 101cに保持された入力信 号 x(7)〜x(9)と、対応するフィルタ係数 c (8)〜c (10)とについて演算を行う。また、 初段の演算器 101aは、入力端子に入力信号 x(10)が入力されたときに、入力信号 x(10)と、対応するフィルタ係数 c (11)とについて演算を行う。上述したように、演算 は加減算である。そして、初段の加算器 101bは、初段の演算器 101aの出力と次段 の演算器 101aの出力とを加算し、他の加算器 101bは、前段の加算器 101bの出力 と、対応する演算器 101aの出力とを加算する。最終段の加算器 101bは、加算結果 を、逆拡散出力 z (2, 1)として出力する。
[0067] そして、 FIRフィルタ 103において、乗算器 103aは、（5)式における n=lのときの w(l) *z(2, 1)を演算する。加算器 103bは、乗算器 103aの演算結果に、レジスタ 103cに保持されている値 T1を加算する。加算結果を (9)式に示す。そして、加算結 果 T2を、レジスタ 103cに保持させる。
[0068] T2=Tl+w(l) *z(2, 1) · · · (9)
[0069] [第 3サイクル]
変形逆拡散部 101において、入力信号 x(入力信号 x(ll))が入力されると、 n=0 ときの（5)式が演算される。すなわち、下記（10)式の演算が行われる。
[0070] [数 7]
3
z(2, 0) = T c(8 + m) * x(8 + m)
m=0
= c(8) * x(8) + c(9) * x(9) + c(10) * (10) + c(11)*x(11) ·■·(，。)
[0071] なお、（10)式において、 x(8)〜x(10)は遅延素子 101cに保持されている。また、 それぞれの c ( *χ(·)はそれぞれの演算器 101aで演算され、それぞれの演算器 1 Ola出力の加算は、それぞれの加算器 101bで実行される。
[0072] 例えば、初段の演算器 101a以外の 3個の演算器 101aは、対応する遅延素子 101 cに入力信号 x(8)〜x(10)が保持されたときに、遅延素子 101cに保持された入力 信号 x(8)〜x(10)と、対応するフィルタ係数 c (8)〜c (10)とについて演算を行う。ま た、初段の演算器 101aは、入力端子に入力信号 x(ll)が入力されたときに、入力 信号 X (11)と、対応するフィルタ係数 c (11)とについて演算を行う。上述したように、 演算は加減算である。そして、初段の加算器 101bは、初段の演算器 101aの出力と 次段の演算器 101aの出力とを加算し、他の加算器 101bは、前段の加算器 101bの 出力と、対応する演算器 101aの出力とを加算する。最終段の加算器 101bは、加算 結果を、逆拡散出力 z (2, 0)として出力する。
[0073] そして、 FIRフィルタ 103において、乗算器 103aは、（5)式における n=0のときの w (0) * z (2, 0)を演算する。加算器 103bは、乗算器 103aの演算結果に、レジスタ
103cに保持されている値 T2を加算する。加算結果を（11)式に示す。そして、加算 結果 T3を、レジスタ 103cに保持させる。
[0074] T3=T2+w(0) * z (2, 0) · · · (11)
[0075] [第 4サイクル]
レジスタ 103cに保持された T3がシンボル出力 S (シンボル出力 S (2) )として出力さ れる。
[0076] この実施の形態では、変形逆拡散部 101が（5)式の演算を行った後、 FIRフィルタ 103が、変形逆拡散部 101が演算の結果得た逆拡散出力 zを用いて (4)式の演算を 行う。その結果、第 1の実施の形態の信号受信装置が M * N回の乗算を必要として いたのに対して、乗算回数を M * N回力も N回に削減することができる。変形逆拡散 部 101における演算器 101aは実際には加減算を行うからである。また、 FIRフィルタ に着目した場合には、第 1の実施の形態では N個の乗算器が必要であつたのに対し て、乗算器数を 1個に減らすことができる。
[0077] なお、第 2の実施の形態では、複数の演算器 101aの演算結果を加算する複数の 加算器 101bが設けられていたが、複数の演算器 101aの演算結果をまとめて加算す る 1つの加算器が設けられて 、てもよ 、。
[0078] また、 k= 2の場合を例にして第 2の実施の形態について説明した力 kが他の値で あっても、第 2の実施の形態は成立する。また、 M=4および N = 3を例にして第 2の 実施の形態について説明した力 M, Nが他の値であっても、第 2の実施の形態は成 立する。
実施の形態 3
[0079] 図 9は、第 1の実施の形態または第 2の実施の形態の信号受信装置 4を搭載した端 末装置の受信部の構成の一部を示すブロック図である。図 9に示す端末装置は、例 えば、携帯電話機である。 [0080] 端末装置が携帯電話機である場合に、図 9に示す構成において、アンテナ 1は基 地局からの電波を受信し、高周波信号をアナログ受信処理部 2に出力する。アナログ 受信処理部 2は、高周波信号について周波数変換等の処理を行い、処理後のアナ ログ信号を A—D変換器 3に出力する。 A— D変換器 3は、アナログ信号をディジタル 信号に変換して信号受信装置 4に出力する。信号受信装置 4は、 A— D変換器 3から 出力されたディジタル信号を入力信号 Xとして、第 1の実施の形態または第 2の実施 の形態について説明したような処理を行う。そして、シンボル Sを誤り訂正復号部 5に 出力する。
[0081] 移動体無線通信システムが CDMAや W— CDMAによるシステムである場合には 、シンボル Sは、例えば QPSK変調方式における I信号および Q信号である。また、 H SDPAによるシステムである場合には、シンボル Sは、 16QAM変調方式または QPS K変調方式における I信号および Q信号である。
[0082] 誤り訂正復号部 5は、所定の変調方式における I信号および Q信号から変調前のデ ータを復元するとともに、誤り訂正復号処理を行って、基地局が送信したデータを復 元する。
[0083] 図 9に示すような端末装置は、第 1の実施の形態または第 2の実施の形態の信号受 信装置 4を搭載しているので、信号受信に要する乗算器数を低減できる。その結果、 端末装置のコストが低減する。
[0084] なお、ここでは、信号受信装置 4が端末装置に搭載される例を示したが、信号受信 装置 4を、端末装置からの信号を受信する基地局に搭載することもできる。その場合 、 HSUPA(High Speed Uplink Packet Access )と呼ばれる通信技術が用いられるこ とになる。
実施の形態 4
[0085] 上記の各実施の形態では、信号受信装置はハードウェア回路で構成されることを 想定したが、信号受信装置をプログラムに従って動作する CPUで実現することもでき る。すなわち、ソフトウエアで実現することもできる。図 10は、信号受信装置をソフトゥ エアで実現する場合の信号受信装置の回路構成の一例を示すブロック図である。
[0086] 図 6に示された第 2の実施の形態の信号受信装置の機能をソフトウェアで実現する 場合を例にする。図 10に示す構成において、プログラム格納メモリ 12には、図 6に示 す変形逆拡散部 101、拡散符号生成部 102、 FIRフィルタ 103およびフィルタ係数 更新部 104の機能を実現するためのプログラムが格納されている。 CPU11は、プロ グラム格納メモリ 12に格納されているプログラムに従って処理を実行する。
[0087] データ格納メモリ 14は、 CPU11による演算途中のデータまたは演算結果のデータ が格納される RAMである。スィッチ部 13は、データの経路を、入力信号 Xをデータ格 納メモリ 14に入力させる経路、データ格納メモリ 14と CPU11との間でデータ入出力 可能になる経路、およびデータ格納メモリ 14に格納されて 、るデータをシンボル出 力 Sとして出力する経路のうちのいずれかに設定する。なお、スィッチ部 13の切り替 えは、 CPU11によって制御される。
[0088] 図 11のフローチャートを参照して動作について説明する。 CPU11は、まず、入力 信号 Xをデータ格納メモリ 14に入力させるようにスィッチ部 13を設定し、入力信号 Xを データ格納メモリ 14に入力させる（ステップ Sl l)。次に、データ格納メモリ 14に格納 されて ヽるデータを CPU11に出力するようにスィッチ部 13を設定し、データ格納メモ リ 14に格納されて 、るデータ (この場合には、入力信号 X)を順次入力する (ステップ S12)。そして、 CPU11は、（5)式の演算を行う（ステップ S 13)。なお、拡散符号系 列 cは既に特定されているとする。また、 CPU11は、演算結果の z (k, n)を、例えば 内部レジスタに一時記憶する。内部レジスタの容量が少ない場合には、データ格納メ モリ 14に一時格納するようにしてもょ 、。
[0089] 次!、で、 CPU11は、（4)式の演算を行う（ステップ S 14)。そして、データ格納メモリ 14と CPU11との間でデータ入出力可能になるようにスィッチ部 13を設定し、演算結 果の S (k)をデータ格納メモリ 14に格納する (ステップ S15)。
[0090] 最後に、データ格納メモリ 14に格納されているデータをシンボル出力 Sとして出力 できるようにスィッチ部 13を設定し、データ格納メモリ 14に格納された S (k)をシンポ ル出力 Sとして出力させる (ステップ S 16)。なお、 CPU11は、入力信号 X等にもとづ いてフィルタ係数 wを適応的に更新する処理も実行するが、その処理は、図 10にお いて記載省略されている。
[0091] また、この実施の形態では、変形逆拡散部 101、拡散符号生成部 102、 FIRフィル タ 103およびフィルタ係数更新部 104の機能を全てソフトウェアで実現する例を示し た力 そのうちの一部をソフトウェアで実現するようにしてもよ!、。
産業上の利用可能性
本発明は、スペクトラム拡散技術を用いる移動体無線通信システム、例えば、 HSD PAを用 V、る移動体無線通信システムに好適に適用される。

Claims

請求の範囲
[1] 拡散変調された入力信号から、その入力信号を伝送した伝送路における信号劣化 を補償して信号データを再生する信号受信装置にお 、て、
入力信号にもとづいてフィルタ係数を生成するフィルタ係数更新部と、 入力信号に逆拡散処理を施す変形逆拡散部と、
前記変形逆拡散部が出力する逆拡散出力と前記フィルタ係数更新部が出力する フィルタ係数とを入力として乗算を行い、乗算結果を加算した結果を信号データとし て出力する等化フィルタとを備え、
前記変形逆拡散部は、入力信号と拡散符号系列との加減算によって逆拡散出力 を得ることを特徴とする信号受信装置。
[2] 変形逆拡散部は、
入力信号を順次遅延させる複数の遅延器と、
それぞれが、入力信号または前記遅延器の出力と拡散符号系列とを用いた演算を 行う複数の演算器と、
前記複数の演算器の演算結果を加算する加算器とを含み、
前記複数の演算器は、入力信号または前記遅延器の出力と拡散符号系列との加 減算によって演算結果を得ることを特徴とする請求項 1記載の信号受信装置。
[3] 等化フィルタには、フィルタ係数更新部が出力するフィルタ係数と逆拡散出力とを 順次乗算する一つの乗算器が設けられていることを特徴とする請求項 1記載の信号 受信装置。
[4] 変形逆拡散部は、（5)式の演算を行い、
等化フィルタは、（4)式の演算を行うことを特徴とする請求項 1記載の信号受信装 置。
[数 3]
Figure imgf000021_0001
j
W - 1 (M-\
= ^ w(n) * J c(M * k + m) * x(M * k + m - n) n=0 m=0 ノ
W-1
Figure imgf000021_0002
[数 4] (k, n) = ^ c( * k + m) * x{M ^ k + m - n) •(5)
m=0
[5] HSDPAを用いた移動体無線通信システムにお 、て拡散変調された入力信号から 信号データを再生することを特徴とする請求項 1記載の信号受信装置。
[6] 請求項 1な ヽし 5の ヽずれかに記載の信号受信装置を搭載したことを特徴とする端
[7] 拡散変調された入力信号から、その入力信号を伝送した伝送路における信号劣化 を補償して信号データを再生する信号受信方法において、
入力信号にもとづ 、てフィルタ係数を生成し、
入力信号に逆拡散処理を施して逆拡散出力を生成し、
逆拡散出力とフィルタ係数とを入力として乗算を行い、乗算結果を加算した結果を 信号データとして出力し、
逆拡散出力を生成するときに、入力信号と拡散符号系列との加減算によって逆拡 散出力を得ることを特徴とする信号受信方法。
[8] 逆拡散出力を生成する場合に、
入力信号を順次遅延させ、入力信号または遅延された入力信号と拡散符号系列と の加減算によって演算結果を得て、前記演算結果を加算することを特徴とする請求 項 7記載の信号受信方法。
[9] 一つの乗算器で、逆拡散出力とフィルタ係数とを順次乗算することを特徴とする請 求項 7記載の信号受信方法。
拡散変調された入力信号から、その入力信号を伝送した伝送路における信号劣化 を補償して信号データを再生する信号受信装置に搭載される信号受信プログラムで あって、
入力信号にもとづいてフィルタ係数を生成するフィルタ係数更新処理と、 入力信号と拡散符号系列との加減算によって逆拡散出力を得る変形逆拡散処理と 逆拡散出力とフィルタ係数との乗算を行い、乗算結果を加算した結果を信号データ として出力する等化フィルタ処理とをコンピュータに実行させることを特徴とする信号 受信プログラム。
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