WO2007015500A1 - トレンチ型ｍｉｓｆｅｔ - Google Patents

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Alberto O. Adan
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Sharp Kabushiki Kaisha
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    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Definitions

  • the present invention relates to a structure of a semiconductor device, and more particularly to a trench type MISFET (MetaHnsulator useful for application to a power source device such as a DC-DC converter and a high-side load drive. -Semiconductor Field Effect Transistor).
  • MISFET MetalHnsulator useful for application to a power source device such as a DC-DC converter and a high-side load drive.
  • -Semiconductor Field Effect Transistor -Semiconductor Field Effect Transistor
  • vertical trench MOSFETs Metal-Oxide-Semiconductor Field Effect Transistors
  • FIG. 5 is a cross-sectional view showing the structure of a conventional typical N-channel 'trench MOSFET (see, for example, Non-Patent Document 1).
  • the N-channel 'trench MOSFET has a substrate 101, an epitaxial layer 102, a body part 103, a source diffusion part 104, and a body diffusion part (the body diffusion part is patterned in the same layer as the source diffusion part). However, they are stacked in this order (not shown in FIG. 5).
  • a trench portion 105 that penetrates the source diffusion portion 104 and the body portion 103 and reaches the epitaxial layer 102 is formed.
  • a gate electrode portion 106 is embedded in the trench portion 105, and the gate electrode portion 106 is insulated from the source diffusion portion 104 by a gate insulator 107.
  • BVdss breakdown voltage
  • R ON resistance
  • Fig. 6 shows the physical layout of each part of the MOSFET and the resistance of each part to the ON resistance.
  • Rs is the resistance value of diffusion and contact resistance in the source part
  • Rch is the resistance value of the channel part of the MOSFET (induced MOSFET) in the induced state
  • Race is the overlap (acumulation) of the gate and drain.
  • Rdrift indicates the resistance value of the low-dop drain
  • Rsub indicates the resistance value of the highly-doped drain (substrate). is doing.
  • a contact hereinafter referred to as a body contact
  • the body portion of the trench type MOSFET is electrically connected (contacted) with the source portion.
  • Such body contact reduces the parasitic resistance (Rb) of the body part in the parasitic neuropolar transistor formed between the source (emitter), the body (base), and the drain (collector). This is necessary to prevent the parasitic bipolar transistor from turning on.
  • Rb parasitic resistance
  • the formation of the body contact consumes an area in the cell and causes an increase in the area of each cell, thus reducing the efficiency of the MOSFET.
  • Patent Document 1 has a stripe arrangement in which a central stripe is a body contact.
  • Patent Documents 2 and 5 are cited as conventional techniques related to the trench MOSFET other than the above-mentioned documents.
  • Patent Document 1 U.S. Pat.No. 5,168,331
  • Patent Document 2 Japanese Patent Publication “Japanese Patent Laid-Open No. 9-213951 (published on August 15, 1997)”
  • Patent Document 3 Japanese Patent Publication “JP-A-8-23092 (published on January 23, 1996)”
  • Patent Document 4 Japanese Patent Publication “Japanese Patent Laid-Open No. 11-354794 (published on December 24, 1999)”
  • Patent Document 5 Japanese Patent Publication “Japanese Patent Laid-Open No. 2003-324197 (published on November 14, 2003)”
  • An object of the present invention is to realize an improved power MOSFET that simultaneously achieves a reduction in ON resistance per unit cell and an improvement in layout effect.
  • the trench MISFET according to the present invention includes a highly doped drain portion that is a first conductivity type, a low doped drain portion that is a first conductivity type, and a second conductivity type.
  • a trench body type MISFET in which a trench portion in which a gate electrode is embedded is provided on a semiconductor substrate formed adjacent to each other in this order in a channel body portion and a source portion force which is a first conductivity type.
  • the source portion is formed with a source diffusion portion and a body diffusion portion, and the trench portion is a formation region of the source diffusion portion and the body diffusion portion, and includes a wide region and a narrow region.
  • the source diffusion section and the body diffusion section are formed in the source section, thereby providing a body contact (a contact section between the source and the body) for applying a potential to the channel body section. ing.
  • the formation of such a body contact that is, the arrangement of the body diffusion portion, is a force necessary for performing accurate device operation as a MISFET. There was one aspect that reduced the efficiency of the MISFET.
  • the wide region, the narrow region and the narrow region are alternately formed.
  • the body diffusion portion is arranged in a wide area. For this reason, while ensuring a body diffusion part (body contact), the expansion of the width between trench parts as a whole can be suppressed. In other words, the area per unit cell can be suppressed.
  • the trench portion is, for example, a zigzag-shaped portion Is formed.
  • the outer peripheral length of the trench portion in the plane is increased as compared with the case where the trench portion is formed linearly. This often occurs with increasing MOSFET channel width.
  • the trench portion, the source diffusion portion, and the body diffusion portion are arranged in the above pattern arrangement, so that the cell area can be reduced and the channel width can be increased. Therefore, it is possible to increase the efficiency of the trench MOSFET (decrease the ON resistance).
  • FIG. 1, showing an embodiment of the present invention is a plan view showing an example of an arrangement pattern of a trench portion, a source diffusion portion, and a body diffusion portion in a trench MOSFET.
  • FIG. 2 is a cross-sectional view taken along the line XX in FIG. 1, showing the configuration of the main part of the trench MOSFET.
  • FIG. 3, showing an embodiment of the present invention is a plan view showing an arrangement pattern example different from FIG. 1 of a trench part, a source diffusion part, and a body diffusion part in a trench MOSFET.
  • FIG. 4 (a) is a graph showing a comparison result in the layout effect between a conventional rectangular cell and meander-shaped cells and burrow-shaped cells according to an embodiment of the present invention.
  • FIG. 4 (b) is a graph showing the efficiency ratio of meander-shaped cells to square-shaped cells.
  • FIG. 5 is a cross-sectional view showing a main configuration of a conventional trench MOSFET.
  • FIG. 6 is a diagram showing the resistance of each part with respect to the ON resistance in a trench MOSFET.
  • FIG. 7 (a) is a plan view showing an example of a layout pattern of a trench portion, a source diffusion portion, and a body diffusion portion in a conventional trench MOSFET.
  • FIG. 7 (b) is a plan view showing an example of a layout pattern of a trench portion, a source diffusion portion, and a body diffusion portion in a conventional trench MOSFET.
  • FIG. 7 (c) is a plan view showing an example of a layout pattern of a trench portion, a source diffusion portion, and a body diffusion portion in a conventional trench MOSFET.
  • the novel trench MISFET (including MOSFET) of the present invention and the manufacturing method thereof will be described in detail.
  • the present invention is applied to a P-type trench MOSFET.
  • the first conductivity type is P-type
  • the second conductivity type is N-type.
  • the present invention is not limited to a P-type trench MOSFET, but an N-type trench MOSFET (the first conductivity type is N It will be easily understood that the present invention can be similarly applied to the type and the second conductivity type are P type.
  • the pattern arrangement of the body contact and the trench portion can be applied to many variations of the trench MOSFET shape, and the following embodiment is merely a reference example.
  • FIG. 1 shows a pattern of a gate electrode structure and source and body contact portions (ie, body contacts).
  • Fig. 2 shows the XX 'cross section of the trench MOSFET shown in Fig. 1.
  • the substrate 1 made of silicon typically has a resistivity of 0.01 ⁇ ⁇ cm to 0 P-type doped with a thickness of 500 m to 650 m is used in the range of 005 ⁇ . Cm.
  • the thickness of the substrate 1 can be reduced to about 100 ⁇ m to 150 ⁇ m from the back lapping.
  • An epitaxial layer 2 is formed on the substrate 1, which is a P + substrate, by epitaxially growing a P layer doped lower than the substrate 1.
  • the thickness Xepi of the epitaxial layer 2 thus formed and the resistance value p epi may be set according to the final electrical characteristics required for the trench MOSFET. Typically, in order to reduce the ON resistance of a trench MOSFET, there is a trade-off relationship with the force breakdown voltage at which the resistance of the epitaxial layer 2 should be lowered.
  • Body portion 3 of the trench MOSFET according to the present embodiment is N-type, and has a doping concentration in the range of 5 ⁇ 10 16 to 7 ⁇ 10 17 [atoms / cm 3 ] on the silicon surface. It is made by implanting phosphorus atoms.
  • the N-type body part 3 has a ⁇ junction with the epitaxial layer 2 at a depth ⁇ ⁇ in the range of 2 ⁇ m to 5 ⁇ m, which varies depending on the electrical characteristics of the trench type MO SFET. Designed to. For example, for a device operating at 40V, the epitaxial layer 2 is typically designed such that ⁇ is in the range of 2.5 ⁇ m to 3 ⁇ m.
  • a trench part 4 is formed by a normal photoetching technique. After the silicon trench etching, a gate dielectric film (oxide film) 5 is grown on the inner wall of the trench portion 4 to a thickness suitable for the electrical characteristics of the final device.
  • the thickness of the gate dielectric film 5 is generally 10 to 150 nm.
  • the depth of the trench portion 4 is typically about 1.
  • the depth of the channel part (channel body) is slightly shallower than the depth of the trench part 4.
  • the width of the trench portion 4 is usually in the range of 0.5 ⁇ -3 / ⁇ .
  • the bottom of the trench portion 4 is located at substantially the same position as the boundary between the epitaxial layer 2 and the substrate 1, and the trench portion 4 has a portion surrounded by the epitaxial layer 2 that is a drift portion. Yes.
  • the trench portion 4 is generally filled with a gate electrode material having a polysilicon force.
  • the gate electrode portion 6 is embedded in the trench portion 4, and the gate electrode portion 6 is It is insulated from the source diffusion 7 by the gate dielectric film 5.
  • POC1 is used as a doping source for doping phosphorus into polysilicon.
  • the polysilicon is planarized to remove the planar surface force polysilicon of the wafer.
  • the polysilicon constituting the gate electrode portion 6 is left only in the portion satisfying the trench portion 4.
  • the source diffusion portion 7 and the channel body diffusion portion 8 are patterned in the same layer on the body portion 3 by a well-known and well-known method using photo resist masking and ion implantation. Can be formed.
  • FIG. 1 shows an example of the arrangement of the source diffusion part 7 and the body diffusion part 8.
  • the source diffusion portion 7 which is P + type has a concentration of about 1 ⁇ 10 15 to 3 ⁇ 10 15 c ⁇ 2 so that a cocoon junction is formed at a depth between 0.2 m and 0.5 ⁇ m.
  • P-type dopant UB + or BF +
  • the body diffusion unit 8 0. 2 / ⁇ ⁇ 0.
  • a concentration of approximately 1 X 10 15 ⁇ 3 X 10 15 thus, it is formed by implanting an N-type dopant ( 3 + or 75 As +).
  • a salicidation process can be used for the P-type source diffusion part 7 and the N-type body diffusion part 8 instead of the above process.
  • an interlayer insulator layer 9, a contact hole, and an upper metal layer 10 for protecting the gate electrode portion 6 are formed by a conventionally known typical IC device manufacturing method. Furthermore, after thinning the wafer to a thickness of 100 m to 150 m by back lapping, the metallization stacking force is applied to the back of the wafer (substrate 1) and a forming gas of 430 ° C is formed. The lower metal layer 11 is formed by being alloyed by a 10 minute treatment in the interior.
  • An example of the trench MOSFET according to the present embodiment is realized by arranging the trench portion 4 in a meander type pattern shown in FIG.
  • the trench 4 is formed in a zigzag shape.
  • the two adjacent trench parts 4 are arranged in line symmetry so as to have an axis of symmetry in the longitudinal direction of the trench part 4 (vertical direction in FIG. 1).
  • the source diffusion portion 7 divided by the trench portion 4 is formed by alternately forming a wide region and a narrow region, and the body region is formed in the wide region of the source diffusion portion 7.
  • a diffusion unit 8 is arranged.
  • the effect of the above arrangement is shown by comparing the ratio Y of the MOSFET channel width Wu to the cell area Au.
  • the ratio Y is expressed by the following formula (2), and represents the efficiency in the layout of the trench MOSFET.
  • the wide region and the narrow region are alternately formed, and the body diffusion portion 8 is formed in the wide region of the source diffusion portion 7. Is placed. For this reason, while ensuring the body diffusion part 8 (body contact), the expansion of the width between the trench parts 4 can be suppressed as a whole. In other words, the area Au per unit cell can be suppressed.
  • the outer peripheral length of the trench portion 4 in the plane of Fig. 1 is wider than when the trench portion 4 is formed in a linear shape. This leads to an increase in MOS FET channel width Wu.
  • the trench area 4 is arranged in the pattern arrangement shown in FIG. 1, so that the cell area A u serving as the denominator is reduced on the right side of the above equation (2). It has the effect of reducing the channel width Wu that becomes a molecule. Therefore, the layout efficiency of the trench MOSFET can be increased (ON resistance can be reduced).
  • the trench portion 4 may be arranged in a keyhole type pattern shown in FIG.
  • the trench portion 4 is formed so as to connect the adjacent trench portions 4 to each other at the portion where the width of the source diffusion portion 7 formation region is narrower than the meander type pattern.
  • the keyhole type pattern is formed by being surrounded by the individual unit cell force S trench portions 4.
  • the source diffusion portion 7 is formed by alternately forming wide regions and narrow regions, and the source diffusion portion 7 has a wide region.
  • the body diffusion part 8 is arranged. For this reason, as with the meander type pattern, it is possible to suppress the spread of the width between the trench portions 4 as a whole while securing the body diffusion portion 8 (body contact).
  • each unit cell has a polygonal shape in which the width is wide, the region is narrow, and the region is combined. As a result, the outer peripheral length of the trench portion 4 becomes wider and the MOSFET channel width Wu can be increased.
  • the keyhole type of FIG. 3 has a larger trench gate width than the meander type of FIG. 1, and the keyhole type has a larger trench gate width, as can be expected from its planar shape.
  • the channel area per unit area increases.
  • the power hole type is more area efficient (lower ON resistance) than the meander type.
  • FIG. 4 (a) shows a comparison result of the effects of the rectangular cell shown in FIG. 7 (b), the meander-shaped cell shown in FIG. 1, and the keyhole-shaped cell shown in FIG.
  • the width S of the source diffusion section 7 is shown on the horizontal axis as a parameter indicating the cell size, and the efficiency Y obtained by the above equation (2) is shown on the vertical axis.
  • the width of the source diffusion portion 7 is shown by the average width in the horizontal direction in FIGS.
  • the dimensions of the width S of the source diffusion 7 are shown in FIG. 7 (b), FIG. 1, and FIG. 3, respectively.
  • FIG. 4 (b) is a graph showing the efficiency ratio of the meander-shaped cell to the square-shaped cell.
  • the cell pitch P is shown on the horizontal axis.
  • the dimensions of cell pitch P are shown in Fig. 7 (b), Fig. 1 and Fig. 3, respectively.
  • the efficiency Y increases as the width S of the source diffusion portion 7 decreases. This is because reducing the width S of the source diffusion portion 7 leads to suppression of the area of the unit cell.
  • the efficiency Y shows a peak when the width S of the source diffusion portion 7 is about 0.3 m, and even if the width S of the source diffusion portion 7 is further reduced, the efficiency Y Does not increase.
  • the width S of the source diffusion portion 7 is reduced, the body contact, that is, the area of the body diffusion portion 8 must be reduced accordingly, which increases the efficiency Y. It is because it inhibits.
  • the area Y of the body diffusion portion 8 can be secured even if the width S of the source diffusion portion 7 is reduced, so that the efficiency Y can be increased. wear.
  • the width S of the source diffusion portion 7 the more The efficiency ratio of the meander-shaped cell to the square-shaped cell is dramatically increased.
  • the meander type arrangement is expected to increase efficiency by about 40 percent or more compared to the conventional square type arrangement.
  • the advantage of the pattern proposed in this embodiment is also increased in terms of reducing the transistor unit cell size.
  • the trench MISFET according to the present invention includes the high conductivity drain portion that is the first conductivity type, the lightly doped drain portion that is the first conductivity type, and the channel body that is the second conductivity type.
  • a source part force of the first conductivity type is a trench type MISFET in which a trench part in which a gate electrode is embedded is provided on a semiconductor substrate formed adjacently in this order.
  • a source diffusion part and a body diffusion part are formed in the part, and the trench part is an area where the source diffusion part and the body diffusion part are formed, and a wide area and a narrow area are alternately arranged.
  • the source diffusion portion and the body diffusion portion are formed in the source portion, thereby providing a body contact (a contact portion between the source and the body) for applying a potential to the channel body portion.
  • a body contact that is, the arrangement of the body diffusion portion, is a force necessary for performing accurate device operation as a MISFET. There was one aspect that reduced the efficiency of the MISFET.
  • the wide region, the narrow region and the narrow region are alternately formed.
  • the body diffusion portion is arranged in a wide area. For this reason, while ensuring a body diffusion part (body contact), the expansion of the width between trench parts as a whole can be suppressed. In other words, the area per unit cell can be suppressed.
  • the trench portion is, for example, a zigzag-shaped portion. Is formed.
  • the outer peripheral length of the trench portion in the plane is increased. This often occurs with increasing MOSFET channel width.
  • the trench portion, the source diffusion portion, and the body diffusion portion are arranged in the above pattern arrangement, so that the cell area is reduced and the channel width is increased. Therefore, it is possible to increase the efficiency of the trench MOSFET (decrease the ON resistance).
  • the trench part may be configured such that the formation region of the source diffusion part and the body diffusion part is divided into individual unit cells.
  • the trench gate width can be further increased, and the channel area per unit area can be further increased.
  • the semiconductor substrate is preferably silicon.

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Abstract

　トレンチ部(4)によって、ソース拡散部(7)およびボディ拡散部(8)の形成される領域が列状の領域に区分される。トレンチ部(4)は、直線形状に形成されるのではなく、ジグザグ形状に形成される。また、隣り合う２本のトレンチ部(4)は、該トレンチ部(4)の長手方向に対称軸を有するように線対称に配置される。これにより、トレンチ部(4)によって区分される、ソース拡散部(7)およびボディ拡散部(8)の形成領域では、幅の広い領域と幅の狭い領域とが交互に形成され、ボディ拡散部(8)は幅の広い領域にて配置される。これにより、１ユニットセル当たりにおけるＯＮ抵抗の低減と、レイアウト効果の向上とを同時に達成した、改善されたパワーＭＯＳＦＥＴを実現できる。

Description

明 細 書
トレンチ型 MISFET
技術分野
[0001] 本発明は、半導体装置の構造に関し、特に DC— DCコンバータや、ノ、ィサイド'口 ードドライブ（high-side load drive)のような電源装置への応用に有用な、トレンチ型 MISFET (MetaHnsulator- Semiconductor Field Effect Transistor)に関するもので ある。
背景技術
[0002] 従来、垂直型のトレンチ型 MOSFET (Metal-Oxide-Semiconductor Field Effect Tr ansistor)は、その構造的な効率が良ぐ ON抵抗特性が低いという利点があるため、 電源制御用の電子装置として広く用いられて ヽる。
[0003] 図 5は、従来の典型的な Nチャネル 'トレンチ型 MOSFETの構造を示す断面図で ある（例えば、非特許文献 1参照)。上記 Nチャネル 'トレンチ型 MOSFETは、基板 1 01、ェピタキシャル層 102、ボディ部 103、ソース拡散部 104及びボディ拡散部（ボ ディ拡散部はソース拡散部と同層にお 、てパターン形成されて 、るが、図 5にお 、て は図示されていない）がこの順に積層されている。また、ソース拡散部 104及びボデ ィ部 103を貫通して、ェピタキシャル層 102に到達するトレンチ部 105が形成されて いる。トレンチ部 105の内部には、ゲート電極部 106が埋め込まれており、ゲート電極 部 106は、ゲート絶縁体 107によってソース拡散部 104と絶縁されている。
[0004] ここで、トレンチ型 MOSFETにおける 2つの重要なパラメータとして、（a)ブレーク ダウン電圧（以下、適宜「BVdss」という）、及び (b) ON抵抗 (以下、適宜「R 」と 、う
ON
)が挙げられる。
[0005] MOSFETを構成する各部分の物理的な配置、及び ON抵抗に対する各部分の抵 抗を図 6に示す。同図において、 Rsはソース部における拡散及び接触抵抗の抵抗値 を、 Rchは誘起された状態の MOSFET (induced MOSFET)チャネル部の抵抗値を、 Raceはゲートとドレインとのオーバーラップ（acumulation)の抵抗値を、 Rdriftは低ドー プドレイン部の抵抗値を、 Rsubは高ドープドレイン部（基板)の抵抗値を、それぞれ示 している。
[0006] MOSFETの ON抵抗 (R )と図 6に示した各部分の抵抗との間には、下記の式（1
ON
)の関係が成り立つている。
[0007] R = Rs + Rch + Race + Rdrift + Rsub …ひ）
ON
高いブレークダウン電圧 (BVdss)を得るためには、一般に、ドリフト部にドープする 不純物の濃度を低くする必要がある。しかし、ドリフト部にドープする不純物の濃度を 低くすれば、 Rdriftが高くなるから、 MOSFET全体としての ON抵抗 (R )が増加す
ON
る。このように、 R と BVdssとの間には、二律背反（トレードオフ）の関係がある。
ON
[0008] MOSFETとしての正確なデバイス動作を行うためには、トランジスタボディ部分の コンタクト（以下、ボディコンタクト）を設ける必要がある。一般に、トレンチ型 MOSFE Tのボディ部分はソース部分と電気的に接続 (コンタクト）される。
[0009] このようなボディコンタクトは、ソース（ェミッタ） ,ボディ（ベース） ,およびドレイン（コ レクタ）間に形成される寄生ノイポーラトランジスタにおいて、ボディ部分の寄生抵抗 (Rb)を減少させ、該寄生バイポーラトランジスタがオンすることを防止するために必 要となる。ソース ドレイン間に高い電圧を印加しての動作時には、寄生バイポーラト ランジスタがオンすると、多数のキャリアによって生成される衝撃電離 (impact ionizati on)がボディ抵抗 (Rb)を介して流れる可能性があり、最大動作電圧の減少が生じる。
[0010] 一方で、上記ボディコンタクトの形成は、セル内での面積を消費し、各セル面積の 増大を招来するため、 MOSFETの効率を低下させる。
[0011] 従来の構成においては、パワー MOSFETは、図 7 (a)に示す六角セルや、図 7 (b )に示す四角セルのような均等なセルのアレイによって設計されており、各セルの中 央にボディコンタクトが配置されていた。他の例として、特許文献 1には、図 7 (c)に示 すように、中央のストライプをボディコンタクトとするストライプ配置のものもあった。
[0012] また、トレンチ型 MOSFETに関する、上記した文献以外の従来技術としては、特 許文献 2な 、し 5が挙げられる。
特許文献 1 :米国特許第 5, 168, 331号明細書
特許文献 2 :日本国公開特許公報「特開平 9— 213951号公報（1997年 8月 15日公 開)」 特許文献 3 :日本国公開特許公報「特開平 8— 23092号公報（1996年 1月 23日公 開)」
特許文献 4 :日本国公開特許公報「特開平 11— 354794号公報（1999年 12月 24日 公開)」
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特干文献 1： Krishna Shenai奢,「Optimized Trench MOSFET Technologies for Pow er DevicesJ , IEEE Transactions on Electron Devices, vol. 39, no. 6, pl435— 1443, Ju ne 1992年
発明の開示
[0013] トレンチ型 MOSFETに関する上記の従来技術には、以下の (Α),(Β)に記すような 問題点がある。
(Α)ソースと電気的に接続されるボディコンタクトには、広い面積が要求される。
(Β)従来のセル形状 (六角形および四角形タイプ)では、ボディ拡散部（ボディコンタ タト）が比較的大きな面積を要することにより、セルを狭ピッチに配置することには制 限がある。
[0014] 本発明の目的は、 1ユニットセル当たりにおける ON抵抗の低減と、レイアウト効果 の向上とを同時に達成した、改善されたパワー MOSFETを実現することにある。
[0015] 本発明に係るトレンチ型 MISFETは、上記目的を達成するために、第 1の導電タイ プである高ドープドレイン部、第 1の導電タイプである低ドープドレイン部、第 2の導電 タイプであるチャネルボディ部、及び第 1の導電タイプであるソース部力 この順に隣 接して形成された半導体基板上に、その内部にゲート電極が埋め込まれるトレンチ 部が設けられたトレンチ型 MISFETであって、上記ソース部には、ソース拡散部とボ ディ拡散部とが形成されており、上記トレンチ部は、上記ソース拡散部およびボディ 拡散部の形成領域で、幅の広い領域と幅の狭い領域とが交互に形成されることで、 ソース拡散部およびボディ拡散部の形成領域を区分しており、ボディ拡散部は、上記 トレンチ部によって区分される領域内の幅の広い領域に配置されていることを特徴と している。 [0016] 上記の構成によれば、ソース部においてソース拡散部とボディ拡散部とが形成され ることで、チャネルボディ部に電位を与えるためのボディコンタクト（ソースとボディとの コンタクト部）を備えている。このようなボディコンタクトの形成、すなわちボディ拡散部 の配置は、 MISFETとしての正確なデバイス動作を行うためには必要である力 セル 面積中での大きな面積消費を必要とするため、セル面積の増大に繋がり、 MISFET の効率を低下させる一面があった。
[0017] これに対し、上記の構成によれば、トレンチ部によって区分される、ソース拡散部お よびボディ拡散部の形成領域では、幅の広 、領域と幅の狭 、領域とが交互に形成さ れ、ボディ拡散部は幅の広い領域にて配置される。このため、ボディ拡散部（ボディコ ンタクト）を確保しながらも、全体としては、トレンチ部間の幅の広がりを抑制することが できる。言い換えれば、ユニットセルの一つ当たりの面積を抑えることができる。
[0018] また、ソース拡散部およびボディ拡散部の形成領域にぉ 、て、幅の広 、領域と幅 の狭い領域とが交互に形成されるためには、上記トレンチ部は例えばジグザグ形状 の部分を有するように形成される。これにより、トレンチ部を直線的に形成する場合に 比べ、平面内でのトレンチ部の外周長さが広くなる。このことは、 MOSFETチャネル 幅を広げること〖こ繁がる。
[0019] つまり、上記トレンチ型 MOSFETでは、トレンチ部、ソース拡散部およびボディ拡 散部を上記パターン配置とすることで、セル面積を小さくし、チャネル幅を大きくする 効果がある。したがって、トレンチ型 MOSFETの効率を増大させる（ON抵抗を低下 させる）ことがでさる。
図面の簡単な説明
[0020] [図 1]本発明の実施形態を示すものであり、トレンチ型 MOSFETにおけるトレンチ部 、ソース拡散部、およびボディ拡散部の配置パターンの一例を示す平面図である。
[図 2]上記トレンチ型 MOSFETの要部構成を示すものであり、図 1における X—X断 面図である。
[図 3]本発明の実施形態を示すものであり、トレンチ型 MOSFETにおけるトレンチ部 、ソース拡散部、およびボディ拡散部の図 1とは異なる配置パターン例を示す平面図 である。 [図 4(a)]従来の四角形状セルと、本発明の実施形態に係るミアンダ形状セルおよび 力ぎ穴形状セルとのレイアウト効果における比較結果を示すグラフである。
[図 4(b)]四角形状セルに対するミアンダ形状セルの効率の比を示すグラフである。
[図 5]従来のトレンチ型 MOSFETの要部構成を示す断面図である。
[図 6]トレンチ型 MOSFETにお 、て、 ON抵抗に対する各部分の抵抗を示す図であ る。
[図 7(a)]従来のトレンチ型 MOSFETにおける、トレンチ部、ソース拡散部、およびボ ディ拡散部のレイアウトパターンの一例を示す平面図である。
[図 7(b)]従来のトレンチ型 MOSFETにおける、トレンチ部、ソース拡散部、およびボ ディ拡散部のレイアウトパターンの一例を示す平面図である。
[図 7(c)]従来のトレンチ型 MOSFETにおける、トレンチ部、ソース拡散部、およびボ ディ拡散部のレイアウトパターンの一例を示す平面図である。
発明を実施するための最良の形態
[0021] 本欄においては、本発明の新規なトレンチ型 MISFET (MOSFETを含む）及びそ の製造方法について詳細に説明することとする。本実施の形態においては、本発明 を P型トレンチ型 MOSFETに適用した場合を説明する。すなわち、以下の説明にお ける P型 MOSFETでは、第 1の導電タイプが P型、第 2の導電タイプが N型である。し 力しながら、本発明の属する技術の分野における通常の知識を有する者であれば、 本発明が P型のトレンチ型 MOSFETに限られず、 N型のトレンチ型 MOSFET (第 1 の導電タイプが N型、第 2の導電タイプが P型）にも同様に適用可能であることが容易 に理解できるであろう。
[0022] 尚、本発明のトレンチ型 MOSFETにおいて、ボディコンタクトおよびトレンチ部のパ ターン配置は、トレンチ型 MOSFET形状の多くのバリエーションに適用でき、以下の 実施の形態はその参照例に過ぎな 、。
[0023] 本実施の形態に係るトレンチ型 MOSFETの基本配置として、ゲート電極構造と、ソ ースおよびボディのコンタクト部分 (すなわち、ボディコンタクト）とのパターンを図 1に 示す。また、図 1に示すトレンチ型 MOSFETの X—X'断面を図 2に示す。
[0024] まず、シリコンよりなる基板 1としては、典型的には、その抵抗率が 0. 01 Ω . cm〜0 . 005 Ω . cmの範囲内となるように P型ドープされた、 500 m〜650 mの厚みの ものが用いられる。ただし、トレンチ型 MOSFETが作製された後に、ノ ックラッピング (back lapping)〖こより、基板 1の厚みは約 100 μ m〜150 μ mにまで減少させられる。
[0025] P+基板である基板 1上に、該基板 1よりも低くドープされた P層をェピタキシャル成 長させること〖こより、ェピタキシャル層 (Epi layer) 2を形成する。このようにして形成さ れる、ェピタキシャル層 2の厚み Xepi、及び抵抗値を p epiは、トレンチ型 MOSFET に求められる最終的な電気的特性によって設定すればよい。典型的には、トレンチ 型 MOSFETの ON抵抗を低下させるためには、ェピタキシャル層 2の抵抗を低くす るべきである力 ブレークダウン電圧との間に二律背反（トレードオフ）の関係がある。
[0026] 本実施の形態のトレンチ型 MOSFETのボディ部 3は N型であり、シリコン表面にお いて 5 X 1016〜7 X 1017〔atoms/cm3〕の範囲のドーピング濃度となるように、リン原 子を打ち込む（implant)ことによって作製される。 N型のボディ部 3は、トレンチ型 MO SFETの電気的特性によって異なる力 2 μ m〜5 μ mの範囲内の深さ Χηにおいて 、ェピタキシャル層 2との間の ΡΝ接合が実現されるように設計される。例えば、 40V で作動する装置であれば、ェピタキシャル層 2は、典型的には Χηが 2. 5 μ m〜3 μ mの範囲となるように設計される。
[0027] 基板 1、ェピタキシャル層 2及びボディ部 3には、通常のフォトエッチング技術により トレンチ部 4が形成される。シリコンのトレンチエッチング後は、該トレンチ部 4の内壁 には、ゲート誘電膜 (酸ィ匕膜) 5が、最終的なデバイスの電気的特性に適する厚さ〖こ 成長させられる。ゲート誘電膜 5の厚さは、一般的には 10〜150nmである。
[0028] 本実施の形態のトレンチ型 MOSFETでは、典型的にはトレンチ部 4の深さは約 1.
5 μ m〜5 μ mの範囲内であり、チャネル部 (channel body)の深さはトレンチ部 4の深 さよりも若干浅いものとしている。また、トレンチ部 4の幅は、通常、 0. 5 πι〜3 /ζ πι の範囲内とされる。トレンチ部 4の底はェピタキシャル層 2と基板 1との境界と略同じ位 置に位置しており、トレンチ部 4は、ドリフト部であるェピタキシャル層 2に囲まれた部 分を有している。
[0029] トレンチ部 4は、一般的にはポリシリコン力もなるゲート電極材料にて埋められる。す なわち、トレンチ部 4の内部にはゲート電極部 6が埋め込まれ、ゲート電極部 6は、ゲ ート誘電膜 5によってソース拡散部 7と絶縁されている。このデバイスの製造において は、ポリシリコンにリンをドープするためのドープ源として POC1が用いられる。上記の
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ようにドーピングを行った後、ウェハの平坦な表面力 ポリシリコンを取り除くためにポ リシリコンの平坦ィ匕を行う。これにより、ゲート電極部 6を構成するポリシリコンは、トレ ンチ部 4を満たす部分のみに残される。
[0030] ソース拡散部 7およびチャネルのボディ拡散部 8は、公知のよく知られた、フォトレジ ストマスキング及びイオン打ち込み（ion implantation)を用いた方法によって、ボディ 部 3上の同一層内にパターン形成することができる。図 1には、ソース拡散部 7および ボディ拡散部 8の配置の一例が図示される。 P+型であるソース拡散部 7は、 0. 2 m 〜0. 5 μ mの間の深さにおいて ΡΝ接合が形成されるように、約 1 X 1015〜3 X 1015c π 2の濃度 (dose)となるように P型のドーパント（UB+、又は BF +)を打ち込んで形成
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される。同様にして、ボディ拡散部 8は、 0. 2 /ζ πι〜0. 5 mの間の深さにおいて接 合が形成されるように、約 1 X 1015〜3 X 1015の濃度となるように、 N型のドーパント (3 +、又は75 As+)を打ち込んで形成される。上記の工程の代わりに、 P型のソース拡 散部 7、及び N型のボディ拡散部 8には、サリサイド工程（silicidation process)を用い ることがでさる。
[0031] 最後に、上記ゲート電極部 6を保護するための層間の絶縁体層 9、コンタクトホール 及び上部金属層 10が、従来公知の典型的な IC装置の製造方法により形成される。 さらに、バックラッピングにより、ウェハを 100 m〜150 mの厚みにまで薄くした後 に、メタライゼーシヨン堆積 (stack)力 ウェハ裏面（基板 1)になされ、 430°Cのフォー ミングガス (forming gas)中での 10分間の処理により合金化（alloy)され、下部金属層 11が形成される。
[0032] 本実施の形態に係るトレンチ型 MOSFETの一例は、図 1に示すミアンダ（Meander )タイプのパターンにトレンチ部 4を配置することで実現される。上記ミアンダタイプの パターンでは、トレンチ部 4はジグザグ形状に形成される。また、隣り合う 2本のトレン チ部 4は、該トレンチ部 4の長手方向（図 1の縦方向）に対称軸を有するように線対称 に配置される。このトレンチ部 4によって区分されるソース拡散部 7は、幅の広い領域 と幅の狭い領域とが交互に形成され、そのソース拡散部 7の幅の広い領域にボディ 拡散部 8が配置される。
[0033] 上記配置の効果は、セル面積 Auに対する MOSFETチャネル幅 Wuの比率 Yを比 較することで示される。上記比率 Yは下記の式（2)にて表され、トレンチ型 MOSFET のレイアウトにおける効率を表す。
[0034] Y=Wu/Au - -- (2)
図 1に示す上記配置では、上述したように、ソース拡散部 7は、幅の広い領域と幅の 狭い領域とが交互に形成され、そのソース拡散部 7の幅の広い領域にボディ拡散部 8が配置される。このため、ボディ拡散部 8 (ボディコンタクト）を確保しながらも、全体と しては、トレンチ部 4間の幅の広がりを抑制することができる。言い換えれば、ユニット セルの一つ当たりの面積 Auを抑えることができる。
[0035] また、トレンチ部 4をジグザグ形状に形成することで、トレンチ部 4を直線形状に形成 する場合に比べ、図 1平面内でのトレンチ部 4の外周長さが広くなる。このことは、 M OSFETチャネル幅 Wuを広げることに繋がる。
[0036] つまり、本実施の形態に係るトレンチ型 MOSFETでは、トレンチ部 4の配置を上記 図 1のパターン配置とすることで、上記式（2)の右辺において、分母となるセル面積 A uを小さくし、分子となるチャネル幅 Wuを大きくする効果がある。したがって、トレンチ 型 MOSFETのレイアウト効率を増大させる（ON抵抗を低下させる）ことができる。
[0037] また、本実施の形態に係るトレンチ型 MOSFETの変形例として、図 3に示すかぎ 穴 (keyhole)タイプのパターンにトレンチ部 4を配置することでも実現される。上記かぎ 穴タイプのパターンでは、上記ミアンダタイプのパターンに対して、ソース拡散部 7形 成領域の幅の狭くなつている部分で、隣り合うトレンチ部 4同士を繋ぐようにトレンチ部 4が形成される。これにより、上記かぎ穴タイプのパターンでは、個々のユニットセル 力 Sトレンチ部 4に囲まれて形成される。
[0038] 図 3に示す上記配置においても、上述したように、ソース拡散部 7は、幅の広い領域 と幅の狭い領域とが交互に形成され、そのソース拡散部 7の幅の広い領域にボディ 拡散部 8が配置される。このため、ミアンダタイプのパターンと同様に、ボディ拡散部 8 (ボディコンタクト）を確保しながらも、全体としては、トレンチ部 4間の幅の広がりを抑 ff¾することができる。 [0039] また、個々のユニットセルは、幅の広 、領域と幅の狭 、領域とが組み合わされた多 角形形状となることで、四角セルや六角セル形状に比べて、図 3平面内でのトレンチ 部 4の外周長さが広くなり、 MOSFETチャネル幅 Wuを広げることができる。
[0040] さらには、図 3のかぎ穴タイプでは、図 1のミアンダタイプに比べて、その平面形状か らも予想できるように、かぎ穴タイプの方がトレンチゲート幅が大きくなり、したがって、 更に単位面積当りのチャンネル面積が大きくなる。つまり、力ぎ穴タイプの方がミアン ダタイプよりもさらに面積効率が高くなる (ON抵抗が低い)。
[0041] 図 4 (a)に、図 7 (b)に示す四角形状セルと、図 1に示すミアンダ形状セルと、図 3に 示すかぎ穴形状セルとの効果における比較結果を示す。尚、図 4 (a)においては、セ ルサイズを示すパラメータとしてソース拡散部 7の幅 Sを横軸に示し、縦軸に上記式（ 2)で求められる効率 Yを示している。但し、ミアンダ形状セルおよびかぎ穴形状セル において、ソース拡散部 7の幅は、図 1および図 3の横方向の平均幅にて示されてい る。図 7 (b)、図 1、および図 3のそれぞれに、ソース拡散部 7の幅 Sの寸法を図示する
[0042] また、図 4 (b)は、四角形状セルに対するミアンダ形状セルの効率の比を示すグラフ である。尚、図 4 (b)においては、セルピッチ Pを横軸に示している。図 7 (b)、図 1、お よび図 3のそれぞれに、セルピッチ Pの寸法を図示する。
[0043] 図 4 (a)力も分力るように、ミアンダ形状セルおよびかぎ穴形状セルでは、ソース拡 散部 7の幅 Sが小さくなるほど、効率 Yが高くなつている。これは、ソース拡散部 7の幅 Sを小さくすること力 ユニットセルの面積抑制に繋がるためである。これに対して、四 角形状セルでは、ソース拡散部 7の幅 Sが 0. 3 m程度の時に効率 Yはピークを示し 、これ以上ソース拡散部 7の幅 Sを小さくしても、効率 Yは増加しない。これはつまり、 四角形状セルでは、ソース拡散部 7の幅 Sを小さくすると、これに伴ってボディコンタク ト、すなわちボディ拡散部 8の面積が小さくならざるを得ず、このことが効率 Yの増加 を阻害して 、るためである。
[0044] 一方、本実施の形態に係るミアンダ形状セルおよびかぎ穴形状セルでは、ソース拡 散部 7の幅 Sを小さくしてもボディ拡散部 8の面積を確保できるため、効率 Yを増加で きる。このため、図 4 (b)から分力るように、ソース拡散部 7の幅 Sを小さくなるほど、四 角形状セルに対するミアンダ形状セルの効率の比は、飛躍的に大きくなる。セルピッ チ Ρ = 2 /ζ πιで、ミアンダタイプの配置では、従来の四角タイプの配置に比べて約 40 パーセント以上の効率増加が見込まれる。さらに、トランジスタユニットセルサイズを減 少させる点でも、本実施の形態にて提案されたパターンの優位性が増すことは明ら かである。
[0045] 以上のように、本発明に係るトレンチ型 MISFETは、第 1の導電タイプである高ドー プドレイン部、第 1の導電タイプである低ドープドレイン部、第 2の導電タイプであるチ ャネルボディ部、及び第 1の導電タイプであるソース部力 この順に隣接して形成され た半導体基板上に、その内部にゲート電極が埋め込まれるトレンチ部が設けられたト レンチ型 MISFETであって、上記ソース部には、ソース拡散部とボディ拡散部とが形 成されており、上記トレンチ部は、上記ソース拡散部およびボディ拡散部の形成領域 で、幅の広い領域と幅の狭い領域とが交互に形成されることで、ソース拡散部および ボディ拡散部の形成領域を区分しており、ボディ拡散部は、上記トレンチ部によって 区分される領域内の幅の広 、領域に配置されて 、る。
[0046] 上記の構成によれば、ソース部においてソース拡散部とボディ拡散部とが形成され ることで、チャネルボディ部に電位を与えるためのボディコンタクト（ソースとボディとの コンタクト部）を備えている。このようなボディコンタクトの形成、すなわちボディ拡散部 の配置は、 MISFETとしての正確なデバイス動作を行うためには必要である力 セル 面積中での大きな面積消費を必要とするため、セル面積の増大に繋がり、 MISFET の効率を低下させる一面があった。
[0047] これに対し、上記の構成によれば、トレンチ部によって区分される、ソース拡散部お よびボディ拡散部の形成領域では、幅の広 、領域と幅の狭 、領域とが交互に形成さ れ、ボディ拡散部は幅の広い領域にて配置される。このため、ボディ拡散部（ボディコ ンタクト）を確保しながらも、全体としては、トレンチ部間の幅の広がりを抑制することが できる。言い換えれば、ユニットセルの一つ当たりの面積を抑えることができる。
[0048] また、ソース拡散部およびボディ拡散部の形成領域にぉ 、て、幅の広 、領域と幅 の狭い領域とが交互に形成されるためには、上記トレンチ部は例えばジグザグ形状 の部分を有するように形成される。これにより、トレンチ部を直線的に形成する場合に 比べ、平面内でのトレンチ部の外周長さが広くなる。このことは、 MOSFETチャネル 幅を広げること〖こ繁がる。
[0049] つまり、上記トレンチ型 MOSFETでは、トレンチ部、ソース拡散部およびボディ拡 散部を上記パターン配置とすることで、セル面積を小さくし、チャネル幅を大きくする 効果がある。したがって、トレンチ型 MOSFETの効率を増大させる（ON抵抗を低下 させる）ことがでさる。
[0050] また、上記トレンチ型 MISFETでは、上記トレンチ部は、ソース拡散部およびボディ 拡散部の形成領域を個々のユニットセルに区分している構成とすることができる。
[0051] 上記の構成によれば、さらにトレンチゲート幅が大きくなり、単位面積当りのチャンネ ル面積をより大きくすることができる。
[0052] また、上記トレンチ型 MISFETでは、上記半導体基板は、シリコンであることが好ま しい。

Claims

請求の範囲
[1] 第 1の導電タイプである高ドープドレイン部、第 1の導電タイプである低ドープドレイ ン部、第 2の導電タイプであるチャネルボディ部、及び第 1の導電タイプであるソース 部が、この順に隣接して形成された半導体基板上に、その内部にゲート電極が埋め 込まれたトレンチ部が設けられたトレンチ型 MISFETであって、
上記ソース部には、ソース拡散部とボディ拡散部とが形成されており、
上記トレンチ部は、上記ソース拡散部およびボディ拡散部の形成領域で、幅の広い 領域と幅の狭 、領域とが交互に形成されることで、ソース拡散部およびボディ拡散部 の形成領域を区分しており、
ボディ拡散部は、上記トレンチ部によって区分される領域内の幅の広い領域に配置 されて!/、ることを特徴とするトレンチ型 MISFET。
[2] 上記トレンチ部は、ソース拡散部およびボディ拡散部の形成領域を個々のユニット セルに区分していることを特徴とする請求項 1に記載のトレンチ型 MISFET。
[3] 上記半導体基板は、シリコンであることを特徴とする請求項 1に記載のトレンチ型 M ISFETo
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