JP2003324197A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
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Abstract
(57)【要約】
【課題】高速動作が可能な半導体装置を提供する。消費
電力が低い半導体装置を提供する。 【解決手段】 シリコン基板１の上には、Ｎ-エピタキ
シャル層２、Ｐ-チャネル層３、およびＮ+ソース層４が
順に形成されている。Ｎ+ソース層４を一定の間隔ごと
に分断するように、Ｐ+層５が形成されている。隣接す
る２つのＰ+層５の間には、Ｎ+ソース層４およびＰ-チ
ャネル層３を貫通しＮ-層２の厚さ方向途中にまで至る
トレンチ６が形成されている。トレンチ６の内側壁面近
傍およびＮ+ソース層４の上には、ゲート酸化膜７が形
成されている。トレンチ６を埋めるように、ゲート電極
１０が形成されている。ゲート電極１０は、ゲート酸化
膜７に接するように配されたポリシリコン層８と、Ｗ
（タングステン）からなる低抵抗層９とを含んでいる。
電力が低い半導体装置を提供する。 【解決手段】 シリコン基板１の上には、Ｎ-エピタキ
シャル層２、Ｐ-チャネル層３、およびＮ+ソース層４が
順に形成されている。Ｎ+ソース層４を一定の間隔ごと
に分断するように、Ｐ+層５が形成されている。隣接す
る２つのＰ+層５の間には、Ｎ+ソース層４およびＰ-チ
ャネル層３を貫通しＮ-層２の厚さ方向途中にまで至る
トレンチ６が形成されている。トレンチ６の内側壁面近
傍およびＮ+ソース層４の上には、ゲート酸化膜７が形
成されている。トレンチ６を埋めるように、ゲート電極
１０が形成されている。ゲート電極１０は、ゲート酸化
膜７に接するように配されたポリシリコン層８と、Ｗ
（タングステン）からなる低抵抗層９とを含んでいる。
Description
【０００１】
【発明の属する技術分野】この発明は、トレンチ構造を
有する半導体装置およびその製造方法に関し、特に、ト
レンチ構造を有するパワーＭＯＳ ＦＥＴおよびその製
造方法に関する。
有する半導体装置およびその製造方法に関し、特に、ト
レンチ構造を有するパワーＭＯＳ ＦＥＴおよびその製
造方法に関する。
【０００２】
【従来の技術】パワーＭＯＳ ＦＥＴ(Metal-Oxide-Semi
conductor Field Effect Transistor)には、半導体基板
（半導体基板の表面に形成された薄膜）に、溝（トレン
チ）や穴（ホール）が形成されたいわゆるトレンチ構造
を有するものがある。このようなＭＯＳ ＦＥＴにおい
て、トレンチの内面にトレンチの深さ方向に沿って、チ
ャネル領域が配されている。このため、このようなＭＯ
Ｓ ＦＥＴは、チャネル領域を平面的（半導体基板表面
に沿う方向）に配したいわゆるプレーナ構造のＭＯＳ
ＦＥＴと比べて素子を微細化でき、消費電力を低減でき
る。
conductor Field Effect Transistor)には、半導体基板
（半導体基板の表面に形成された薄膜）に、溝（トレン
チ）や穴（ホール）が形成されたいわゆるトレンチ構造
を有するものがある。このようなＭＯＳ ＦＥＴにおい
て、トレンチの内面にトレンチの深さ方向に沿って、チ
ャネル領域が配されている。このため、このようなＭＯ
Ｓ ＦＥＴは、チャネル領域を平面的（半導体基板表面
に沿う方向）に配したいわゆるプレーナ構造のＭＯＳ
ＦＥＴと比べて素子を微細化でき、消費電力を低減でき
る。
【０００３】トレンチには、ポリシリコンからなるゲー
ト電極が埋め込まれている。ゲート電極のポリシリコン
は、不純物が拡散されてＰ型またはＮ型の半導体にされ
ており、抵抗値が下げられている。
ト電極が埋め込まれている。ゲート電極のポリシリコン
は、不純物が拡散されてＰ型またはＮ型の半導体にされ
ており、抵抗値が下げられている。
【０００４】
【発明が解決しようとする課題】ところが、不純物が拡
散されたポリシリコンの抵抗値は、たとえば、シート抵
抗で２０Ω／ｃｍ2程度である。このような抵抗値の高
いゲート電極を備えたＭＯＳ ＦＥＴは、回路のスイッ
チング時間が長くなる。したがって、このようなＭＯＳ
ＦＥＴは高速スイッチング素子や高速動作回路に適用
できない。また、スイッチングロスが大きいことに伴
い、ＭＯＳ ＦＥＴの消費電力が高くなる。
散されたポリシリコンの抵抗値は、たとえば、シート抵
抗で２０Ω／ｃｍ2程度である。このような抵抗値の高
いゲート電極を備えたＭＯＳ ＦＥＴは、回路のスイッ
チング時間が長くなる。したがって、このようなＭＯＳ
ＦＥＴは高速スイッチング素子や高速動作回路に適用
できない。また、スイッチングロスが大きいことに伴
い、ＭＯＳ ＦＥＴの消費電力が高くなる。
【０００５】そこで、この発明の目的は、高速動作が可
能な半導体装置を提供することである。この発明の他の
目的は、消費電力が低い半導体装置を提供することであ
る。この発明のさらに他の目的は、高速動作が可能な半
導体装置の製造方法を提供することである。この発明の
さらに他の目的は、消費電力が低い半導体装置の製造方
法を提供することである。
能な半導体装置を提供することである。この発明の他の
目的は、消費電力が低い半導体装置を提供することであ
る。この発明のさらに他の目的は、高速動作が可能な半
導体装置の製造方法を提供することである。この発明の
さらに他の目的は、消費電力が低い半導体装置の製造方
法を提供することである。
【０００６】
【課題を解決するための手段および発明の効果】上記の
課題を解決するための請求項１記載の発明は、半導体基
板の表層部において、チャネル領域が内壁面から露出す
るように形成されたトレンチの上記内壁面（特に、内壁
側面）に形成されたゲート絶縁膜と、上記トレンチ内に
おいて、上記ゲート絶縁膜を挟んで上記トレンチの内壁
面に対向するように配置され、金属元素を主体とする低
抵抗層を有するゲート電極とを含むことを特徴とする半
導体装置である。
課題を解決するための請求項１記載の発明は、半導体基
板の表層部において、チャネル領域が内壁面から露出す
るように形成されたトレンチの上記内壁面（特に、内壁
側面）に形成されたゲート絶縁膜と、上記トレンチ内に
おいて、上記ゲート絶縁膜を挟んで上記トレンチの内壁
面に対向するように配置され、金属元素を主体とする低
抵抗層を有するゲート電極とを含むことを特徴とする半
導体装置である。
【０００７】この発明によれば、ゲート電極は金属元素
を主体とする低抵抗層を有しているので、ポリシリコン
のみからなるゲート電極と比べて抵抗値が低い（たとえ
ば、シート抵抗で０．３Ω／ｃｍ2程度）。ゲート電極
のシート抵抗は、５Ω／ｃｍ2以下とすることが好まし
く、１Ω／ｃｍ2以下とすることがさらに好ましい。こ
れにより、半導体装置に形成された素子のスイッチング
時間は短くなり、この半導体装置は高速動作が可能にな
る。たとえば、ゲート電極としてポリシリコンを用いた
ときに、ＭＯＳ ＦＥＴをオンにするのに必要な時間ｔ
onが１５〜２０ｎｓｅｃ（ナノ秒）程度であり、ＭＯＳ
ＦＥＴをオフにするのに必要な時間ｔoffが５０〜８０
ｎｓｅｃであるとする。この場合、ゲート電極として低
抵抗層を有するものを用いると、たとえば、ｔonを５〜
１０ｎｓｅｃ程度に低減でき、ｔoffを２０〜４０ｎｓ
ｅｃ程度に低減できる。
を主体とする低抵抗層を有しているので、ポリシリコン
のみからなるゲート電極と比べて抵抗値が低い（たとえ
ば、シート抵抗で０．３Ω／ｃｍ2程度）。ゲート電極
のシート抵抗は、５Ω／ｃｍ2以下とすることが好まし
く、１Ω／ｃｍ2以下とすることがさらに好ましい。こ
れにより、半導体装置に形成された素子のスイッチング
時間は短くなり、この半導体装置は高速動作が可能にな
る。たとえば、ゲート電極としてポリシリコンを用いた
ときに、ＭＯＳ ＦＥＴをオンにするのに必要な時間ｔ
onが１５〜２０ｎｓｅｃ（ナノ秒）程度であり、ＭＯＳ
ＦＥＴをオフにするのに必要な時間ｔoffが５０〜８０
ｎｓｅｃであるとする。この場合、ゲート電極として低
抵抗層を有するものを用いると、たとえば、ｔonを５〜
１０ｎｓｅｃ程度に低減でき、ｔoffを２０〜４０ｎｓ
ｅｃ程度に低減できる。
【０００８】また、この半導体装置はスイッチングロス
を低減できるので、消費電力を低減できる。このため、
この半導体装置を、たとえば、ＤＣ−ＤＣコンバータ回
路用やスイッチング回路用として好適に適用できる。請
求項２記載の発明は、上記低抵抗層が、Ａｌ、Ｃｕ、
Ｗ、Ｔｉ、Ｎｉ、Ｍｏ、Ｃｏ、およびＡｇのうちの１種
以上を含むことを特徴とする請求項１記載の半導体装置
である。
を低減できるので、消費電力を低減できる。このため、
この半導体装置を、たとえば、ＤＣ−ＤＣコンバータ回
路用やスイッチング回路用として好適に適用できる。請
求項２記載の発明は、上記低抵抗層が、Ａｌ、Ｃｕ、
Ｗ、Ｔｉ、Ｎｉ、Ｍｏ、Ｃｏ、およびＡｇのうちの１種
以上を含むことを特徴とする請求項１記載の半導体装置
である。
【０００９】これらの金属元素からなる低抵抗層によ
り、ゲート電極の抵抗値を低くできる。低抵抗層は、こ
れらの金属元素の１種からなるものであってもよく、こ
れらの金属元素の２種以上からなる合金（たとえば、Ａ
ｌとＣｕとの合金）であってもよい。半導体装置の製造
工程において、半導体基板にゲート電極を形成した後、
この半導体基板を熱処理する工程がある場合、低抵抗層
はＷ、Ｍｏなどの高融点金属、または固相線温度が高い
合金もしくは化合物からなることが好ましい。低抵抗層
の融点または固相線温度は、好ましくは１０００℃以上
とすることができる。
り、ゲート電極の抵抗値を低くできる。低抵抗層は、こ
れらの金属元素の１種からなるものであってもよく、こ
れらの金属元素の２種以上からなる合金（たとえば、Ａ
ｌとＣｕとの合金）であってもよい。半導体装置の製造
工程において、半導体基板にゲート電極を形成した後、
この半導体基板を熱処理する工程がある場合、低抵抗層
はＷ、Ｍｏなどの高融点金属、または固相線温度が高い
合金もしくは化合物からなることが好ましい。低抵抗層
の融点または固相線温度は、好ましくは１０００℃以上
とすることができる。
【００１０】低抵抗層は、金属元素以外の元素（たとえ
ば、ＳｉやＮ）を含んでいてもよく、たとえば、請求項
３記載のようにＡｌとＳｉとの合金を含んでいてもよ
く、請求項４記載のようにＴｉＮを含んでいてもよい。
請求項５記載の発明は、上記低抵抗層と上記ゲート絶縁
膜との間に介在するように設けられたポリシリコン層を
さらに含むことを特徴とする請求項１ないし４のいずれ
かに記載の半導体装置である。
ば、ＳｉやＮ）を含んでいてもよく、たとえば、請求項
３記載のようにＡｌとＳｉとの合金を含んでいてもよ
く、請求項４記載のようにＴｉＮを含んでいてもよい。
請求項５記載の発明は、上記低抵抗層と上記ゲート絶縁
膜との間に介在するように設けられたポリシリコン層を
さらに含むことを特徴とする請求項１ないし４のいずれ
かに記載の半導体装置である。
【００１１】ゲート絶縁膜の上に直接低抵抗層を形成す
ると、低抵抗層に含まれる金属元素がゲート絶縁膜へと
拡散し、ゲート絶縁膜の電気的絶縁性が損なわれること
がある。ゲート絶縁膜と低抵抗層との間にポリシリコン
層を形成することにより、低抵抗層を構成する金属元素
のゲート絶縁膜への拡散を防ぐことができる。また、ポ
リシリコンと低抵抗層との界面近傍には、低抵抗層を構
成する金属元素の珪化物（シリサイド）が形成されるこ
とがある。このような珪化物は低い抵抗値を有するの
で、ゲート電極の抵抗は低い。
ると、低抵抗層に含まれる金属元素がゲート絶縁膜へと
拡散し、ゲート絶縁膜の電気的絶縁性が損なわれること
がある。ゲート絶縁膜と低抵抗層との間にポリシリコン
層を形成することにより、低抵抗層を構成する金属元素
のゲート絶縁膜への拡散を防ぐことができる。また、ポ
リシリコンと低抵抗層との界面近傍には、低抵抗層を構
成する金属元素の珪化物（シリサイド）が形成されるこ
とがある。このような珪化物は低い抵抗値を有するの
で、ゲート電極の抵抗は低い。
【００１２】請求項６記載の発明は、半導体基板の表層
部に、チャネル領域が内壁面（特に、内側壁面）から露
出するようにトレンチを形成するトレンチ形成工程と、
上記トレンチの内壁面に被着するゲート絶縁膜を形成す
る工程と、このゲート絶縁膜を挟んで上記トレンチの内
壁面に対向するように、上記トレンチ内に金属元素を主
体とする低抵抗層を形成する低抵抗層形成工程とを含む
ことを特徴とする半導体装置の製造方法である。
部に、チャネル領域が内壁面（特に、内側壁面）から露
出するようにトレンチを形成するトレンチ形成工程と、
上記トレンチの内壁面に被着するゲート絶縁膜を形成す
る工程と、このゲート絶縁膜を挟んで上記トレンチの内
壁面に対向するように、上記トレンチ内に金属元素を主
体とする低抵抗層を形成する低抵抗層形成工程とを含む
ことを特徴とする半導体装置の製造方法である。
【００１３】この半導体装置の製造方法により、請求項
１記載の半導体装置を製造することができ、請求項１記
載の半導体装置と同様の効果を奏することができる。ト
レンチ形成工程は、たとえば、エッチングによるものと
することができる。ゲート絶縁膜は、たとえば、トレン
チの内壁面近傍を熱酸化させることによって形成しても
よい。低抵抗層形成工程は、たとえば、請求項７記載の
ように、スパッタ法、蒸着法、およびメッキ法のいずれ
かにより、金属元素を主体とする低抵抗層を形成する工
程を含むものとすることができる。
１記載の半導体装置を製造することができ、請求項１記
載の半導体装置と同様の効果を奏することができる。ト
レンチ形成工程は、たとえば、エッチングによるものと
することができる。ゲート絶縁膜は、たとえば、トレン
チの内壁面近傍を熱酸化させることによって形成しても
よい。低抵抗層形成工程は、たとえば、請求項７記載の
ように、スパッタ法、蒸着法、およびメッキ法のいずれ
かにより、金属元素を主体とする低抵抗層を形成する工
程を含むものとすることができる。
【００１４】
【発明の実施の形態】図１は、本発明の一実施形態に係
るＭＯＳ ＦＥＴの構造を示す図解的な断面図である。
シリコン基板１の上には、Ｎ-エピタキシャル層２、Ｐ-
チャネル層３、およびＮ+ソース層４が順に形成されて
いる。Ｐ-チャネル層３の厚さは、たとえば、０．５μ
ｍ程度であり、Ｎ+ソース層４の厚さは、たとえば、
０．５μｍ程度である。Ｐ-チャネル層３の不純物濃度
は、たとえば、２．０×１０16ａｔｏｍｓ／ｃｍ3程度
である。Ｎ+ソース層４の不純物濃度は、たとえば、
１．０×１０19ａｔｏｍｓ／ｃｍ3程度である。
るＭＯＳ ＦＥＴの構造を示す図解的な断面図である。
シリコン基板１の上には、Ｎ-エピタキシャル層２、Ｐ-
チャネル層３、およびＮ+ソース層４が順に形成されて
いる。Ｐ-チャネル層３の厚さは、たとえば、０．５μ
ｍ程度であり、Ｎ+ソース層４の厚さは、たとえば、
０．５μｍ程度である。Ｐ-チャネル層３の不純物濃度
は、たとえば、２．０×１０16ａｔｏｍｓ／ｃｍ3程度
である。Ｎ+ソース層４の不純物濃度は、たとえば、
１．０×１０19ａｔｏｍｓ／ｃｍ3程度である。
【００１５】Ｎ+ソース層４を一定の間隔ごとに分断す
るように、Ｐ+層５が形成されている。また、隣接する
２つのＰ+層５の間には、Ｎ+ソース層４およびＰ-チャ
ネル層３を貫通しＮ-層２の厚さ方向途中にまで至るト
レンチ６が形成されている。すなわち、Ｐ-チャネル層
３はトレンチ６の内側壁面に沿うように配されている。
トレンチ６の幅は、たとえば、０．５μｍ程度であり、
トレンチ６の深さは、たとえば、１．５μｍ程度であ
る。
るように、Ｐ+層５が形成されている。また、隣接する
２つのＰ+層５の間には、Ｎ+ソース層４およびＰ-チャ
ネル層３を貫通しＮ-層２の厚さ方向途中にまで至るト
レンチ６が形成されている。すなわち、Ｐ-チャネル層
３はトレンチ６の内側壁面に沿うように配されている。
トレンチ６の幅は、たとえば、０．５μｍ程度であり、
トレンチ６の深さは、たとえば、１．５μｍ程度であ
る。
【００１６】トレンチ６の内面およびＮ+ソース層４の
上には、ゲート酸化膜７が形成されている。ゲート酸化
膜７の厚さは、たとえば、４００Åである。トレンチ６
の上部を除いてトレンチ６を埋めるように、ゲート電極
１０が形成されている。ゲート電極１０は、図１におい
て、紙面に垂直な方向に延びていて、図外の位置で外部
に取り出されている。ゲート電極１０は、ゲート酸化膜
７に接して配されたポリシリコン層８と、このポリシリ
コン層８の内側に形成されて、Ｗ（タングステン）から
なる低抵抗層９とを含んでいる。ポリシリコン層８の厚
さは、たとえば、２０００Åである。
上には、ゲート酸化膜７が形成されている。ゲート酸化
膜７の厚さは、たとえば、４００Åである。トレンチ６
の上部を除いてトレンチ６を埋めるように、ゲート電極
１０が形成されている。ゲート電極１０は、図１におい
て、紙面に垂直な方向に延びていて、図外の位置で外部
に取り出されている。ゲート電極１０は、ゲート酸化膜
７に接して配されたポリシリコン層８と、このポリシリ
コン層８の内側に形成されて、Ｗ（タングステン）から
なる低抵抗層９とを含んでいる。ポリシリコン層８の厚
さは、たとえば、２０００Åである。
【００１７】ポリシリコン層８と低抵抗層９との界面近
傍には、低抵抗層９の金属の珪化物（シリサイド）が形
成されている。これにより、ポリシリコン層８の一部ま
たは全部は低抵抗化されている。ゲート電極１０および
Ｎ+ソース層４の上には、酸化シリコン層１１が形成さ
れている。酸化シリコン層１１の厚さは、たとえば、６
０００Å程度である。Ｐ+層５の上には、ゲート酸化膜
７および酸化シリコン層１１を貫通するコンタクトホー
ル１２が形成されている。酸化シリコン層１１上および
コンタクトホール１２内には、ＡｌまたはＡｌとＳｉと
の合金からなる電極膜１４が形成されている。電極膜１
４の厚さは、たとえば、３０μｍ程度である。
傍には、低抵抗層９の金属の珪化物（シリサイド）が形
成されている。これにより、ポリシリコン層８の一部ま
たは全部は低抵抗化されている。ゲート電極１０および
Ｎ+ソース層４の上には、酸化シリコン層１１が形成さ
れている。酸化シリコン層１１の厚さは、たとえば、６
０００Å程度である。Ｐ+層５の上には、ゲート酸化膜
７および酸化シリコン層１１を貫通するコンタクトホー
ル１２が形成されている。酸化シリコン層１１上および
コンタクトホール１２内には、ＡｌまたはＡｌとＳｉと
の合金からなる電極膜１４が形成されている。電極膜１
４の厚さは、たとえば、３０μｍ程度である。
【００１８】シリコン基板１のＮ-エピタキシャル層２
とは反対側の面には、Ａｕ、Ｔｉ、Ｎｉ、Ａｇなどを含
む積層された複数の金属膜からなる金属複合膜１３が形
成されている。金属複合膜１３のうちシリコン基板１に
接する部分には、Ａｕからなる膜が形成されている。こ
のＭＯＳ ＦＥＴは、金属複合膜１３が形成された面
で、リードフレームなどに接続できるようになってい
る。以上のＭＯＳ ＦＥＴにおいて、ゲート電極１０の
大部分は低抵抗層９でできているので、このゲート電極
１０の抵抗は低い（たとえば、シート抵抗で０．３Ω／
ｃｍ2程度）。これにより、ＭＯＳ ＦＥＴに形成された
素子のスイッチング時間は短くなり、このＭＯＳ ＦＥ
Ｔは高速動作が可能となる。
とは反対側の面には、Ａｕ、Ｔｉ、Ｎｉ、Ａｇなどを含
む積層された複数の金属膜からなる金属複合膜１３が形
成されている。金属複合膜１３のうちシリコン基板１に
接する部分には、Ａｕからなる膜が形成されている。こ
のＭＯＳ ＦＥＴは、金属複合膜１３が形成された面
で、リードフレームなどに接続できるようになってい
る。以上のＭＯＳ ＦＥＴにおいて、ゲート電極１０の
大部分は低抵抗層９でできているので、このゲート電極
１０の抵抗は低い（たとえば、シート抵抗で０．３Ω／
ｃｍ2程度）。これにより、ＭＯＳ ＦＥＴに形成された
素子のスイッチング時間は短くなり、このＭＯＳ ＦＥ
Ｔは高速動作が可能となる。
【００１９】また、このＭＯＳ ＦＥＴは、スイッチン
グロスを低減できるので消費電力を低減でき、このＭＯ
Ｓ ＦＥＴを、たとえば、ＤＣ−ＤＣコンバータ回路
用、スイッチング回路用などに好適に適用できる。図２
は、図１のＭＯＳ ＦＥＴの製造方法を説明するための
図解的な断面図である。まず、シリコン基板１の上にＮ
-エピタキシャル層２を形成し、Ｎ-エピタキシャル層２
の表面からＰ型半導体を形成する不純物を拡散させて、
Ｎ-エピタキシャル層２の上部をＰ-チャネル層３にす
る。この際、Ｐ-チャネル層３の不純物濃度は、たとえ
ば、２．０×１０16ａｔｏｍｓ／ｃｍ3程度になるよう
にする。Ｐ-チャネル層３の厚さは、たとえば、１．０
μｍ程度である。
グロスを低減できるので消費電力を低減でき、このＭＯ
Ｓ ＦＥＴを、たとえば、ＤＣ−ＤＣコンバータ回路
用、スイッチング回路用などに好適に適用できる。図２
は、図１のＭＯＳ ＦＥＴの製造方法を説明するための
図解的な断面図である。まず、シリコン基板１の上にＮ
-エピタキシャル層２を形成し、Ｎ-エピタキシャル層２
の表面からＰ型半導体を形成する不純物を拡散させて、
Ｎ-エピタキシャル層２の上部をＰ-チャネル層３にす
る。この際、Ｐ-チャネル層３の不純物濃度は、たとえ
ば、２．０×１０16ａｔｏｍｓ／ｃｍ3程度になるよう
にする。Ｐ-チャネル層３の厚さは、たとえば、１．０
μｍ程度である。
【００２０】次に、所定の位置に開口を有するレジスト
をマスクとした不純物の拡散により、Ｐ-チャネル層３
の上部にＰ+層５およびＮ+ソース層４をそれぞれ形成す
る。この際、Ｎ+ソース層４の不純物濃度は、たとえ
ば、１．０×１０19ａｔｏｍｓ／ｃｍ3程度になるよう
にする。Ｎ+ソース層４の厚さは、たとえば、０．５μ
ｍ程度である。この場合、Ｐ-チャネル層３の厚さは、
たとえば、０．５μｍとなる。
をマスクとした不純物の拡散により、Ｐ-チャネル層３
の上部にＰ+層５およびＮ+ソース層４をそれぞれ形成す
る。この際、Ｎ+ソース層４の不純物濃度は、たとえ
ば、１．０×１０19ａｔｏｍｓ／ｃｍ3程度になるよう
にする。Ｎ+ソース層４の厚さは、たとえば、０．５μ
ｍ程度である。この場合、Ｐ-チャネル層３の厚さは、
たとえば、０．５μｍとなる。
【００２１】続いて、所定の位置（隣接する２つのＰ+
層５の間）に開口を有するレジストをマスクとしたエッ
チングにより、Ｎ+ソース層４およびＰ-チャネル層３を
貫通しＮ-エピタキシャル層２の厚さ方向途中に至るト
レンチ６を形成する。トレンチ６の幅は、たとえば、
０．５μｍであり、トレンチ６の深さは、たとえば、
１．５μｍ程度である。さらに、これらの各層が形成さ
れたシリコン基板１を加熱して、Ｎ+ソース層４および
Ｐ+層５の表面近傍ならびにトレンチ６の内表面近傍を
熱酸化させて、ゲート酸化膜７を形成する。ゲート酸化
膜７の厚さは、たとえば、４００Åである。この状態が
図２（ａ）に示されている。
層５の間）に開口を有するレジストをマスクとしたエッ
チングにより、Ｎ+ソース層４およびＰ-チャネル層３を
貫通しＮ-エピタキシャル層２の厚さ方向途中に至るト
レンチ６を形成する。トレンチ６の幅は、たとえば、
０．５μｍであり、トレンチ６の深さは、たとえば、
１．５μｍ程度である。さらに、これらの各層が形成さ
れたシリコン基板１を加熱して、Ｎ+ソース層４および
Ｐ+層５の表面近傍ならびにトレンチ６の内表面近傍を
熱酸化させて、ゲート酸化膜７を形成する。ゲート酸化
膜７の厚さは、たとえば、４００Åである。この状態が
図２（ａ）に示されている。
【００２２】続いて、ゲート酸化膜７の表面に沿うよう
に、ポリシリコン層８を形成する。ポリシリコン層８の
形成は、たとえば、ＣＶＤ(Chemical Vapor Depositio
n)法によるものとすることができる。ポリシリコン層８
の厚さは、たとえば、２０００Åである。さらに、ポリ
シリコン層８の上に、たとえば、スパッタ法によりＷ原
子を堆積させて低抵抗層９を形成する（図２（ｂ））。
低抵抗層９は、トレンチ９を埋めるように形成され、ト
レンチ６外での低抵抗層９の厚さは、たとえば、２００
００Åである。この際、ポリシリコン層８と低抵抗層９
との界面近傍には、低抵抗層９を構成するＷの珪化物
（シリサイド）が形成される。
に、ポリシリコン層８を形成する。ポリシリコン層８の
形成は、たとえば、ＣＶＤ(Chemical Vapor Depositio
n)法によるものとすることができる。ポリシリコン層８
の厚さは、たとえば、２０００Åである。さらに、ポリ
シリコン層８の上に、たとえば、スパッタ法によりＷ原
子を堆積させて低抵抗層９を形成する（図２（ｂ））。
低抵抗層９は、トレンチ９を埋めるように形成され、ト
レンチ６外での低抵抗層９の厚さは、たとえば、２００
００Åである。この際、ポリシリコン層８と低抵抗層９
との界面近傍には、低抵抗層９を構成するＷの珪化物
（シリサイド）が形成される。
【００２３】低抵抗層９とゲート酸化膜７との間にポリ
シリコン層８が存在することにより、低抵抗層９の成膜
の際、または、その後の工程で、低抵抗層９を構成する
金属元素は、ゲート酸化膜７へと拡散しない。これによ
り、ゲート酸化膜７の電気的絶縁性が損なわれる事態を
回避できる。続いて、シリコン基板１のＮ-エピタキシ
ャル層２とは反対側の面に、金属複合膜１３（図１参
照）が形成された後、熱処理される。この際、高い融点
（３４００℃）を有するＷからなる低抵抗層９は、溶融
することがない。
シリコン層８が存在することにより、低抵抗層９の成膜
の際、または、その後の工程で、低抵抗層９を構成する
金属元素は、ゲート酸化膜７へと拡散しない。これによ
り、ゲート酸化膜７の電気的絶縁性が損なわれる事態を
回避できる。続いて、シリコン基板１のＮ-エピタキシ
ャル層２とは反対側の面に、金属複合膜１３（図１参
照）が形成された後、熱処理される。この際、高い融点
（３４００℃）を有するＷからなる低抵抗層９は、溶融
することがない。
【００２４】次に、ポリシリコン層８および低抵抗層９
のトレンチ６外の部分およびトレンチ６内上部にある部
分が、エッチングにより除去される。ポリシリコン層８
および低抵抗層９が除去された後には、ゲート酸化膜７
が露出する。そして、ゲート酸化膜７、ポリシリコン層
８、および低抵抗層９の露出表面を覆うように、ＣＶＤ
法により、酸化シリコン層１１が形成される。酸化シリ
コン層１１の厚さは、たとえば、６０００Å程度であ
る。
のトレンチ６外の部分およびトレンチ６内上部にある部
分が、エッチングにより除去される。ポリシリコン層８
および低抵抗層９が除去された後には、ゲート酸化膜７
が露出する。そして、ゲート酸化膜７、ポリシリコン層
８、および低抵抗層９の露出表面を覆うように、ＣＶＤ
法により、酸化シリコン層１１が形成される。酸化シリ
コン層１１の厚さは、たとえば、６０００Å程度であ
る。
【００２５】その後、所定の位置に開口を有するレジス
トをマスクとしたエッチングにより、Ｐ+層５およびそ
の周辺のＮ+ソース層４が露出するように、ゲート酸化
膜７および酸化シリコン層１１を貫通するコンタクトホ
ール１２が形成される。そして、コンタクトホール１２
を埋めるように、たとえば、スパッタ法により、Ａｌや
ＡｌとＳｉとの合金からなる電極膜１４が形成される
（図２（ｃ））。電極膜１４は、厚さが、たとえば、３
０μｍ程度になるように成膜される。
トをマスクとしたエッチングにより、Ｐ+層５およびそ
の周辺のＮ+ソース層４が露出するように、ゲート酸化
膜７および酸化シリコン層１１を貫通するコンタクトホ
ール１２が形成される。そして、コンタクトホール１２
を埋めるように、たとえば、スパッタ法により、Ａｌや
ＡｌとＳｉとの合金からなる電極膜１４が形成される
（図２（ｃ））。電極膜１４は、厚さが、たとえば、３
０μｍ程度になるように成膜される。
【００２６】以上の製造方法においては、ゲートとチャ
ネルとはセルフアラインにより位置合わせされるもので
はない。したがって、セルフアライメント技術を適用し
やすいポリシリコンをゲート電極１０として用いなくて
も不都合は生じない。本発明の実施形態の説明は以上の
通りであるが、本発明は、別の形態でも実施できる。半
導体装置は、ＭＯＳ ＦＥＴ以外に、たとえばＩＧＢＴ
(Insulated Gate Bipolar Transistor)であってもよ
い。
ネルとはセルフアラインにより位置合わせされるもので
はない。したがって、セルフアライメント技術を適用し
やすいポリシリコンをゲート電極１０として用いなくて
も不都合は生じない。本発明の実施形態の説明は以上の
通りであるが、本発明は、別の形態でも実施できる。半
導体装置は、ＭＯＳ ＦＥＴ以外に、たとえばＩＧＢＴ
(Insulated Gate Bipolar Transistor)であってもよ
い。
【００２７】低抵抗層９は、Ｗからなるものに限られ
ず、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｔｉ（チタ
ン）、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）、Ｃｏ
（コバルト）、およびＡｇ（銀）のうち１種からなるも
のであってもよく、Ａｌ、Ｃｕ、Ｗ、Ｔｉ、Ｎｉ、Ｍ
ｏ、Ｃｏ、およびＡｇのうち２種以上からなる合金（た
とえば、ＡｌとＣｕとの合金）を含んでいてもよい。ま
た、低抵抗層９は、金属元素以外の元素（たとえば、Ｓ
ｉやＮ）を含んでいてもよく、たとえば、ＡｌとＳｉと
の合金を含んでいてもよく、ＴｉＮ（窒化チタン）を含
んでいてもよい。
ず、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｔｉ（チタ
ン）、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）、Ｃｏ
（コバルト）、およびＡｇ（銀）のうち１種からなるも
のであってもよく、Ａｌ、Ｃｕ、Ｗ、Ｔｉ、Ｎｉ、Ｍ
ｏ、Ｃｏ、およびＡｇのうち２種以上からなる合金（た
とえば、ＡｌとＣｕとの合金）を含んでいてもよい。ま
た、低抵抗層９は、金属元素以外の元素（たとえば、Ｓ
ｉやＮ）を含んでいてもよく、たとえば、ＡｌとＳｉと
の合金を含んでいてもよく、ＴｉＮ（窒化チタン）を含
んでいてもよい。
【００２８】ＭＯＳ ＦＥＴの製造工程において、上述
のような熱処理工程がある場合は、低抵抗層９は、融点
が高い金属（たとえば、Ｗ、Ｍｏなど）または固相線温
度が高い合金もしくは化合物からなることが好ましい。
この場合、低抵抗層９の融点または固相線温度は、１０
００℃以上とすることが好ましい。低抵抗層９の形成
は、スパッタ法以外に、蒸着法（たとえば、ＣＶＤ法）
やメッキ法によるものであってもよい。低抵抗層９を構
成する金属の種類により、これらの成膜方法から適した
ものを選ぶことができる。
のような熱処理工程がある場合は、低抵抗層９は、融点
が高い金属（たとえば、Ｗ、Ｍｏなど）または固相線温
度が高い合金もしくは化合物からなることが好ましい。
この場合、低抵抗層９の融点または固相線温度は、１０
００℃以上とすることが好ましい。低抵抗層９の形成
は、スパッタ法以外に、蒸着法（たとえば、ＣＶＤ法）
やメッキ法によるものであってもよい。低抵抗層９を構
成する金属の種類により、これらの成膜方法から適した
ものを選ぶことができる。
【００２９】酸化シリコン層１１の代わりに、ＰＳＧ(P
hospho Silicate Glass)膜やＢＰＳＧ(Boro-Phospho Si
licate Glass)膜を形成することとしてもよい。その
他、特許請求の範囲に記載された事項の範囲で種々の変
更を施すことが可能である。
hospho Silicate Glass)膜やＢＰＳＧ(Boro-Phospho Si
licate Glass)膜を形成することとしてもよい。その
他、特許請求の範囲に記載された事項の範囲で種々の変
更を施すことが可能である。
【図１】本発明の一実施形態に係るＭＯＳ ＦＥＴの構
造を示す図解的な断面図である。
造を示す図解的な断面図である。
【図２】図１のＭＯＳ ＦＥＴの製造方法を説明するた
めの図解的な断面図である。
めの図解的な断面図である。
１ シリコン基板
２ Ｎ-エピタキシャル層
３ Ｐ-チャネル層
４ Ｎ+ソース層
６ トレンチ
７ ゲート酸化膜
８ ポリシリコン層
９ 低抵抗層
１０ ゲート電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/423 Ｈ０１Ｌ 29/78 ６５８Ｆ
29/49
Claims (7)
- 【請求項１】半導体基板の表層部において、チャネル領
域が内壁面から露出するように形成されたトレンチの上
記内壁面に形成されたゲート絶縁膜と、 上記トレンチ内において、上記ゲート絶縁膜を挟んで上
記トレンチの内壁面に対向するように配置され、金属元
素を主体とする低抵抗層を有するゲート電極とを含むこ
とを特徴とする半導体装置。 - 【請求項２】上記低抵抗層が、Ａｌ、Ｃｕ、Ｗ、Ｔｉ、
Ｎｉ、Ｍｏ、Ｃｏ、およびＡｇのうちの１種以上を含む
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】上記低抵抗層が、ＡｌおよびＳｉからなる
合金を含むことを特徴とする請求項１記載の半導体装
置。 - 【請求項４】上記ゲート電極が、ＴｉＮを含むことを特
徴とする請求項１記載の半導体装置。 - 【請求項５】上記低抵抗層と上記ゲート絶縁膜との間に
介在するように設けられたポリシリコン層をさらに含む
ことを特徴とする請求項１ないし４のいずれかに記載の
半導体装置。 - 【請求項６】半導体基板の表層部に、チャネル領域が内
壁面から露出するようにトレンチを形成するトレンチ形
成工程と、 上記トレンチの内壁面に被着するゲート絶縁膜を形成す
る工程と、 このゲート絶縁膜を挟んで上記トレンチの内壁面に対向
するように、上記トレンチ内に金属元素を主体とする低
抵抗層を形成する低抵抗層形成工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項７】上記低抵抗層形成工程が、スパッタ法、蒸
着法、およびメッキ法のいずれかにより金属元素を主体
とする低抵抗層を形成する工程を含むことを特徴とする
請求項６記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002128054A JP2003324197A (ja) | 2002-04-30 | 2002-04-30 | 半導体装置およびその製造方法 |
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| US10/424,977 US20030227050A1 (en) | 2002-04-30 | 2003-04-29 | Semiconductor device and manufacturing method thereof |
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| Publication Number | Publication Date |
|---|---|
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| JP (1) | JP2003324197A (ja) |
| CN (1) | CN1455460A (ja) |
| TW (1) | TW200402892A (ja) |
Cited By (11)
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|---|---|---|---|---|
| JP2006351924A (ja) * | 2005-06-17 | 2006-12-28 | Denso Corp | 半導体装置 |
| JP2007180310A (ja) * | 2005-12-28 | 2007-07-12 | Toshiba Corp | 半導体装置 |
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