TWI689098B - 複合型溝槽式金氧半場效應電晶體及其製造方法 - Google Patents

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Abstract

一種複合型溝槽式金氧半場效應電晶體，包括汲極區、本體區、多個第一溝槽、多個第一閘極、多個第二溝槽、多個第二閘極與多個源極區。本體區位於汲極區上。第一溝槽並排設置且沿第一方向延伸，第一溝槽穿過本體區進入到汲極區。第一閘極分別位於第一溝槽內。第二溝槽並排設置且沿與第一方向相異的第二方向延伸，第二溝槽穿過本體區進入到汲極區，其中，第一溝槽與第二溝槽連接而將本體區分割成多個區塊，第二溝槽的寬度為第一溝槽的寬度的1.5至4倍。第二閘極分別位於第二溝槽內。源極區位於本體區內，並且鄰接於第一溝槽與第二溝槽。

Description

複合型溝槽式金氧半場效應電晶體及其製造方法
本發明是有關於一種金氧半場效應電晶體及其製造方法，且特別是有關於一種溝槽式金氧半場效應電晶體及其製造方法。
金氧半場效應電晶體被廣泛地應用於電力裝置的切換元件，例如是電源供應器、整流器或低壓馬達控制器等等。現有的金氧半場效應電晶體多採用垂直結構的設計，例如溝槽式金氧半場效應電晶體，以提升元件密度。現有的溝槽式金氧半場效應電晶體可區分為線性晶胞（strip-cell）與封閉晶胞（closed-cell）的設計，但其溝槽內的閘極均採用單一的閘極結構。
本發明的目的在提出一種複合型溝槽式金氧半場效應電晶體，採用封閉晶胞的設計，但不同方向的溝槽內的閘極採用不同的閘極結構，通過巧妙的製程步驟安排，卻僅需要增加一層光罩，即可使通道密度大幅增加而降低導通電阻，且可降低成本。
為達到上述目的，本發明提出一種複合型溝槽式金氧半場效應電晶體，包括汲極區、本體區、多個第一溝槽、多個第一閘極、多個第二溝槽、多個第二閘極與多個源極區。汲極區具有第一導電類型。本體區具有與第一導電類型相反的第二導電類型，本體區位於汲極區上。第一溝槽並排設置且沿第一方向延伸，第一溝槽穿過本體區進入到汲極區。第一閘極分別位於第一溝槽內。第二溝槽並排設置且沿與第一方向相異的第二方向延伸，第二溝槽穿過本體區進入到汲極區，其中，第一溝槽與第二溝槽連接而將本體區分割成多個區塊，第二溝槽的寬度為第一溝槽的寬度的1.5至4倍。第二閘極分別位於第二溝槽內。源極區具有第一導電類型，源極區位於本體區內，並且鄰接於第一溝槽與第二溝槽。
在本發明一實施例中，第一閘極採用第一閘極結構或第二閘極結構。第一閘極結構包括第一氧化層與第一閘極電極。第一氧化層位於第一溝槽的底壁與二側壁。第一閘極電極位於第一氧化層上，並填充於第一溝槽。第二閘極結構包括第二氧化層、第三氧化層與第二閘極電極。第二氧化層位於第一溝槽的底壁，第二氧化層的厚度大於第一氧化層的厚度。第三氧化層位於第一溝槽的二側壁與第二氧化層上。第二閘極電極位於第三氧化層上，並填充於第一溝槽。
在本發明一實施例中，若第二溝槽的深度與第一溝槽的深度相同，則第二閘極採用第三閘極結構。第三閘極結構包括第四氧化層與第三閘極電極。第四氧化層位於第二溝槽的底壁與二側壁。第三閘極電極位於第四氧化層上，並填充於第二溝槽。
在本發明一實施例中，若第二溝槽的深度大於第一溝槽的深度，則第二閘極採用第四閘極結構或第五閘極結構或第六閘極結構。第四閘極結構包括第五氧化層與第四閘極電極。第五氧化層位於第二溝槽的底壁與二側壁。第四閘極電極位於第五氧化層上，並填充於第二溝槽。第五閘極結構包括第六氧化層、第一屏蔽電極、第七氧化層與第五閘極電極。第六氧化層位於第二溝槽的底壁。第一屏蔽電極位於第六氧化層上。第七氧化層位於第二溝槽的二側壁、第六氧化層與第一屏蔽電極上，第七氧化層與第六氧化層圍繞第一屏蔽電極。第五閘極電極位於第七氧化層上，並填充於第二溝槽。第六閘極結構包括第八氧化層、第二屏蔽電極、第九氧化層、第十氧化層、第六閘極電極與第七閘極電極。第八氧化層位於第二溝槽的底壁。第二屏蔽電極位於第八氧化層上。第九氧化層位於第八氧化層、第二溝槽的二側壁的其中一側壁與第二屏蔽電極的一側面上。第十氧化層位於第八氧化層、第二溝槽的二側壁的其中另一側壁與第二屏蔽電極的另一側面上。第六閘極電極位於第九氧化層上。第七閘極電極位於第十氧化層上，其中，第六閘極電極與第七閘極電極填充於第二溝槽。
在本發明一實施例中，汲極區包括基板與磊晶層。基板具有第一導電類型。磊晶層具有第一導電類型，磊晶層位於基板上，本體區位於磊晶層上。
本發明另提出一種如前所述的複合型溝槽式金氧半場效應電晶體的製造方法，包括：提供汲極區；於汲極區上形成第一溝槽與第二溝槽；於第一溝槽與第二溝槽內分別形成第一閘極與第二閘極；於汲極區的頂部形成本體區；以及於本體區內形成源極區。
在本發明一實施例中，若第二溝槽的深度大於第一溝槽的深度，則形成第一溝槽與第二溝槽包括：於汲極區上形成硬質罩幕，並於硬質罩幕上形成第一圖形化光阻，第一圖形化光阻僅暴露硬質罩幕位於第二溝槽的部分；以第一圖形化光阻為遮罩對硬質罩幕暴露的部分進行蝕刻以形成第一圖形化硬質罩幕，再移除第一圖形化光阻；以第一圖形化硬質罩幕為遮罩對汲極區暴露的部分進行蝕刻以形成多個輔助溝槽；於第一圖形化硬質罩幕上形成第二圖形化光阻，第二圖形化光阻暴露第一圖形化硬質罩幕位於第一溝槽與第二溝槽的部分；以第二圖形化光阻為遮罩對第一圖形化硬質罩幕暴露的部分進行蝕刻以形成第二圖形化硬質罩幕，第二圖形化硬質罩幕暴露汲極區位於第一溝槽與輔助溝槽的部分，再移除第二圖形化光阻；以及以第二圖形化硬質罩幕為遮罩對汲極區暴露的部分進行蝕刻以形成第一溝槽與第二溝槽，其中，第二溝槽為輔助溝槽進一步蝕刻而得。
在本發明一實施例中，於第一溝槽與第二溝槽內分別形成第一閘極與第二閘極，且第一閘極均採用第二閘極結構，包括：以薄膜沉積技術於汲極區上形成第一輔助氧化層，第一輔助氧化層填滿第一溝槽與第二溝槽；於第一輔助氧化層上形成圖形化光阻，圖形化光阻僅暴露第一輔助氧化層位於第二溝槽的部分；以圖形化光阻為遮罩對第一輔助氧化層暴露的部分進行蝕刻，使第二溝槽內留下第二輔助氧化層；以及移除圖形化光阻，並對留下的第一輔助氧化層與第二輔助氧化層進行蝕刻，使位於第二溝槽內的第二輔助氧化層消失，且第一輔助氧化層會被蝕刻至只有第一溝槽的底壁處剩下氧化層做為第二閘極結構的第二氧化層。
在本發明一實施例中，提供汲極區包括：提供具有第一導電類型的基板；以及於基板上形成具有第一導電類型的磊晶層。其中，基板與磊晶層構成汲極區，於磊晶層形成第一溝槽與第二溝槽，於磊晶層的頂部形成本體區。
為讓本發明上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
為清楚呈現本發明的特徵，所附圖式中的各元件僅為示意而並非按照實物的外形與比例繪製，且省略部份習知的元件。此外，為呈現對本發明的說明的一貫性，在不同實施例中，相同或相似的符號代表相同或相似的元件。在實施例中所提到的方向用語，例如：上、下、左、右、前、後等，僅是參考附加圖式的方向，因此，使用的方向用語是用來說明，而非用來限制本發明。
請參見圖1，圖1為本發明複合型溝槽式金氧半場效應電晶體的一實施例的俯視示意圖。金氧半場效應電晶體包括本體區120、多個第一溝槽140與多個第二溝槽160。第一溝槽140並排設置且沿第一方向x延伸，第二溝槽160並排設置且沿與第一方向x相異的第二方向y延伸；在本實施例中，第一方向x與第二方向y互相垂直，另有第三方向z與第一方向x互相垂直且與第二方向y互相垂直。第一溝槽140與第二溝槽160連接而將本體區120分割成多個區塊。第二溝槽160的寬度W2為第一溝槽140的寬度W1的1.5至4倍；例如，若第一溝槽140的寬度W1是0.2微米（micrometer；µm），則第二溝槽160的寬度W2是0.3至0.8 µm。金氧半場效應電晶體還包括汲極區、多個第一閘極、多個第二閘極與多個源極區，這些均未繪示於圖1所示俯視示意圖中，下面會再進一步詳細描述。
請同時參見圖1、圖2A與圖3A，圖2A為本發明複合型溝槽式金氧半場效應電晶體的第一溝槽140採用第一閘極結構152的剖面示意圖，圖3A為本發明複合型溝槽式金氧半場效應電晶體的第二溝槽160採用第三閘極結構172的剖面示意圖，其中，圖2A為圖1中A-A剖面線的剖面示意圖，圖3A為圖1中B-B剖面線的剖面示意圖。金氧半場效應電晶體包括汲極區100、本體區120、多個第一溝槽140、多個第一閘極150、多個第二溝槽160、多個第二閘極170與多個源極區180。
汲極區100具有第一導電類型，例如N型。在本實施例中，汲極區100包括基板102與位於基板102上的磊晶層104（如圖2A與圖3A所示），其中，基板102與磊晶層104均具有第一導電類型，且基板102的摻雜濃度大於磊晶層104的摻雜濃度。本體區120具有與第一導電類型相反的第二導電類型，例如P型。本體區120位於磊晶層104上，亦即本體區120位於整個汲極區100上。
第一溝槽140並排設置且沿第一方向x延伸（如圖1所示）。第一溝槽140從本體區120的頂部表面沿第三方向z的反方向延伸且穿過本體區120進入到汲極區100的磊晶層104（如圖2A所示）。第一溝槽140內設有第一閘極150。在本實施例中，第一閘極150採用第一閘極結構152。第一閘極結構152包括第一氧化層1521與第一閘極電極1523。第一氧化層1521位於第一溝槽140的底壁與二側壁。第一閘極電極1523位於第一氧化層1521上，並填充於第一溝槽140。
第二溝槽160並排設置且沿第二方向y延伸，此外第一溝槽140與第二溝槽160連接而將本體區120分割成多個區塊（如圖1所示）。第二溝槽160從本體區120的頂部表面沿第三方向z的反方向延伸且穿過本體區120進入到汲極區100的磊晶層104（如圖3A所示）。第二溝槽160內設有第二閘極170。在本實施例中，第二溝槽160的深度與第一溝槽140的深度相同，第二閘極170採用第三閘極結構172。第三閘極結構172包括第四氧化層1721與第三閘極電極1723。第四氧化層1721位於第二溝槽160的底壁與二側壁。第三閘極電極1723位於第四氧化層1721上，並填充於第二溝槽160。
源極區180具有第一導電類型，例如N型。源極區180位於本體區120內，並且鄰接於第一溝槽140與第二溝槽160（如圖2A與圖3A所示）。因此，源極區180設於本體區120的每一個區塊內的周緣。
雖然本實施例的第一溝槽140內的第一閘極150採用第一閘極結構152、第二溝槽160內的第二閘極170採用第三閘極結構172，但是其並非用以限制本發明，下面會再進一步詳細描述。
請參見圖2B，圖2B為本發明複合型溝槽式金氧半場效應電晶體的第一溝槽140採用第二閘極結構154的剖面示意圖。第一溝槽140內設有第一閘極150。在本實施例中，第一閘極150採用第二閘極結構154。第二閘極結構154包括第二氧化層1541、第三氧化層1543與第二閘極電極1545。第二氧化層1541位於第一溝槽140的底壁，第二氧化層1541的厚度大於第一氧化層的厚度。第三氧化層1543位於第一溝槽140的二側壁與第二氧化層1541上。第二閘極電極1545位於第三氧化層1543上，並填充於第一溝槽140。另外要說明的是，在第一溝槽140的底壁採用較厚的第二氧化層1541，可降低閘極電容，進而可降低切換損失，提升電晶體的切換速度。
請參見圖3B，圖3B為本發明複合型溝槽式金氧半場效應電晶體的第二溝槽160採用第四閘極結構174的剖面示意圖。第二溝槽160內設有第二閘極170。在本實施例中，第二溝槽160的深度大於第一溝槽140的深度，第二閘極170採用第四閘極結構174。第四閘極結構174包括第五氧化層1741與第四閘極電極1743。第五氧化層1741位於第二溝槽160的底壁與二側壁。第四閘極電極1743位於第五氧化層1741上，並填充於第二溝槽160。
請參見圖3C，圖3C為本發明複合型溝槽式金氧半場效應電晶體的第二溝槽160採用第五閘極結構176的剖面示意圖。第二溝槽160內設有第二閘極170。在本實施例中，第二溝槽160的深度大於第一溝槽140的深度，第二閘極170採用第五閘極結構176。第五閘極結構176包括第六氧化層1761、第一屏蔽電極1763、第七氧化層1765與第五閘極電極1767。第六氧化層1761位於第二溝槽160的底壁。第一屏蔽電極1763位於第六氧化層1761上。第七氧化層1765位於第二溝槽160的二側壁、第六氧化層1761與第一屏蔽電極1763上，第七氧化層1765與第六氧化層1761圍繞第一屏蔽電極1763。第五閘極電極1767位於第七氧化層1765上，並填充於第二溝槽160。另外要說明的是，第一屏蔽電極1763會設計電性連接至源極區而變成源極電極，可使原來的閘極-汲極電容（Cgd）變成汲極-源極電容（Cds），可大幅降低米勒電容，進而可提升電晶體的切換效率及速度。
請參見圖3D，圖3D為本發明複合型溝槽式金氧半場效應電晶體的第二溝槽160採用第六閘極結構178的剖面示意圖。第二溝槽160內設有第二閘極170。在本實施例中，第二溝槽160的深度大於第一溝槽140的深度，第二閘極170採用第六閘極結構178。第六閘極結構178包括第八氧化層1781、第二屏蔽電極1783、第九氧化層1785a、第十氧化層1785b、第六閘極電極1787與第七閘極電極1789。第八氧化層1781位於第二溝槽160的底壁。第二屏蔽電極1783位於第八氧化層1781上。第九氧化層1785a位於第八氧化層1781、第二溝槽160的二側壁的其中一側壁與第二屏蔽電極1783的一側面上。第十氧化層1785b位於第八氧化層1781、第二溝槽160的二側壁的其中另一側壁與第二屏蔽電極1783的另一側面上。第六閘極電極1787位於第九氧化層1785a上。第七閘極電極1789位於第十氧化層1785b上，其中，第六閘極電極1787與第七閘極電極1789填充於第二溝槽160。另外要說明的是，第二屏蔽電極1783會設計電性連接至源極區而變成源極電極，可使原來的閘極-汲極電容（Cgd）變成汲極-源極電容（Cds），可大幅降低米勒電容，進而可提升電晶體的切換效率及速度。
請同時參見圖4A至圖4F，圖4A至圖4F為本發明複合型溝槽式金氧半場效應電晶體的製造方法的第一實施例的流程示意圖，其僅顯示如圖1中A-A剖面線的剖面示意圖（各圖式中的左圖）與B-B剖面線的剖面示意圖（各圖式中的右圖）。在第一實施例中，複合型溝槽式金氧半場效應電晶體的第一溝槽140採用第一閘極結構152，第二溝槽160採用第三閘極結構172。如圖4A所示，提供基板102，並於基板102上形成磊晶層104，其中，基板102與磊晶層104構成汲極區100。於磊晶層104上形成硬質罩幕（hard mask）402，並將光阻塗佈於硬質罩幕402上再使用光罩進行曝光與顯影以形成圖形化光阻404。如圖4B所示，以圖形化光阻404為遮罩對硬質罩幕402暴露的部分進行蝕刻以形成圖形化硬質罩幕406。如圖4C所示，移除圖形化光阻404，並以圖形化硬質罩幕406為遮罩對磊晶層104暴露的部分進行蝕刻以形成第一溝槽140與第二溝槽160，再移除圖形化硬質罩幕406。如圖4D所示，以加熱氧化法形成氧化層408覆蓋於磊晶層104、第一溝槽140與第二溝槽160，再以薄膜沉積技術，例如化學氣相沉積（Chemical Vapor Deposition，CVD）或物理氣相沉積（Physical Vapor Deposition，PVD），於氧化層408上形成多晶矽層410，多晶矽層410會填滿第一溝槽140與第二溝槽160。
如圖4E所示，對多晶矽層410進行回蝕刻，將超出第一溝槽140與第二溝槽160的氧化層408與多晶矽層410移除。留下的氧化層408於第一溝槽140的底壁與二側壁形成第一氧化層1521做為閘極氧化層，留下的多晶矽層410於第一氧化層1521上形成填充於第一溝槽140的第一閘極電極1523，其中，第一氧化層1521與第一閘極電極1523構成第一閘極結構152。留下的氧化層408於第二溝槽160的底壁與二側壁形成第四氧化層1721做為閘極氧化層，留下的多晶矽層410於第四氧化層1721上形成填充於第二溝槽160的第三閘極電極1723，其中，第四氧化層1721與第三閘極電極1723構成第三閘極結構172。如圖4F所示，以離子植入法於磊晶層104靠近其頂部表面的一部分轉變成本體區120，再以離子植入法於本體區120靠近其頂部表面的一部分轉變成源極區180。後續還會於第一閘極結構152與第三閘極結構172上形成氧化層、於此氧化層與源極區180上形成金屬層做為源極金屬層、於基板102遠離磊晶層104的一面上形成金屬層做為汲極金屬層等等，這些並非本發明重點而可採用習知技術實現，在此就不贅述。
請同時參見圖5A至圖5F，圖5A至圖5F為本發明複合型溝槽式金氧半場效應電晶體的製造方法的第二實施例的流程示意圖，其僅顯示如圖1中A-A剖面線的剖面示意圖（各圖式中的左圖）與B-B剖面線的剖面示意圖（各圖式中的右圖）。在第二實施例中，複合型溝槽式金氧半場效應電晶體的第一溝槽140採用第二閘極結構154，第二溝槽160採用第三閘極結構172。如圖5A所示，通過如圖4A至圖4C的方法，於磊晶層104形成第一溝槽140與第二溝槽160，並以薄膜沉積技術於磊晶層104上形成第一輔助氧化層502，第一輔助氧化層502會填滿第一溝槽140與第二溝槽160。如圖5B所示，於第一輔助氧化層502上形成圖形化光阻504，圖形化光阻504僅暴露第一輔助氧化層502位於第二溝槽160的部分。如圖5C所示，以圖形化光阻504為遮罩對第一輔助氧化層502暴露的部分進行蝕刻，使第二溝槽160內留下第二輔助氧化層506。如圖5D所示，移除圖形化光阻504，並對留下的第一輔助氧化層502與第二輔助氧化層506進行蝕刻，使位於第二溝槽160內的第二輔助氧化層506消失，且第一輔助氧化層502會被蝕刻至只有第一溝槽140的底壁處剩下氧化層做為第二氧化層1541。因此，第二氧化層1541位於第一溝槽140的底壁，且第二氧化層1541的厚度大於如圖4F所示的第一氧化層1521的厚度。
如圖5E所示，以加熱氧化法形成氧化層508覆蓋於磊晶層104、第一溝槽140與第二溝槽160，再以薄膜沉積技術於氧化層508上形成多晶矽層510，多晶矽層510會填滿第一溝槽140與第二溝槽160。如圖5F所示，對多晶矽層510進行回蝕刻，將超出第一溝槽140與第二溝槽160的氧化層508與多晶矽層510移除。留下的氧化層508於第一溝槽140的二側壁與第二氧化層1541上形成第三氧化層1543做為閘極氧化層，留下的多晶矽層510於第三氧化層1543上形成填充於第一溝槽140的第二閘極電極1545，其中，第二氧化層1541、第三氧化層1543與第二閘極電極1545構成第二閘極結構154。留下的氧化層508於第二溝槽160的底壁與二側壁形成第四氧化層1721做為閘極氧化層，留下的多晶矽層510於第四氧化層1721上形成填充於第二溝槽160的第三閘極電極1723，其中，第四氧化層1721與第三閘極電極1723構成第三閘極結構172。接著，以離子植入法於磊晶層104靠近其頂部表面的一部分轉變成本體區120，再以離子植入法於本體區120靠近其頂部表面的一部分轉變成源極區180。
請同時參見圖6A至圖6F，圖6A至圖6F為本發明複合型溝槽式金氧半場效應電晶體的製造方法的第三實施例的流程示意圖，其僅顯示如圖1中A-A剖面線的剖面示意圖（各圖式中的左圖）與B-B剖面線的剖面示意圖（各圖式中的右圖）。在第三實施例中，複合型溝槽式金氧半場效應電晶體的第一溝槽140採用第一閘極結構152，第二溝槽160採用第四閘極結構174。如圖6A所示，提供基板102，並於基板102上形成磊晶層104，其中，基板102與磊晶層104構成汲極區100。於磊晶層104上形成硬質罩幕602，並於硬質罩幕602上形成第一圖形化光阻604，第一圖形化光阻604僅暴露硬質罩幕602位於第二溝槽160的部分。如圖6B所示，以第一圖形化光阻604為遮罩對硬質罩幕602暴露的部分進行蝕刻以形成第一圖形化硬質罩幕606，再移除第一圖形化光阻604。以第一圖形化硬質罩幕606為遮罩對磊晶層104暴露的部分進行蝕刻以形成輔助溝槽608。如圖6C所示，於第一圖形化硬質罩幕606上形成第二圖形化光阻610，第二圖形化光阻610暴露第一圖形化硬質罩幕606位於第一溝槽140與第二溝槽160的部分。
如圖6D所示，以第二圖形化光阻610為遮罩對第一圖形化硬質罩幕606暴露的部分進行蝕刻以形成第二圖形化硬質罩幕612，第二圖形化硬質罩幕612暴露磊晶層104位於第一溝槽140與輔助溝槽608的部分，再移除第二圖形化光阻610。如圖6E所示，以第二圖形化硬質罩幕612為遮罩對磊晶層104暴露的部分進行蝕刻以形成第一溝槽140與第二溝槽160，第二溝槽160為輔助溝槽608進一步蝕刻而得，此時第二溝槽160的深度大於第一溝槽140的深度。如圖6F所示，通過如圖4D至圖4F的方法，於第一溝槽140的底壁與二側壁形成第一氧化層1521做為閘極氧化層，於第一氧化層1521上形成填充於第一溝槽140的第一閘極電極1523，其中，第一氧化層1521與第一閘極電極1523構成第一閘極結構152。於第二溝槽160的底壁與二側壁形成第五氧化層1741做為閘極氧化層，於第五氧化層1741上形成填充於第二溝槽160的第四閘極電極1743，其中，第五氧化層1741與第四閘極電極1743構成第四閘極結構174。接著，以離子植入法於磊晶層104靠近其頂部表面的一部分轉變成本體區120，再以離子植入法於本體區120靠近其頂部表面的一部分轉變成源極區180。
請同時參見圖7A至圖7F，圖7A至圖7F為本發明複合型溝槽式金氧半場效應電晶體的製造方法的第四實施例的流程示意圖，其僅顯示如圖1中A-A剖面線的剖面示意圖（各圖式中的左圖）與B-B剖面線的剖面示意圖（各圖式中的右圖）。在第四實施例中，複合型溝槽式金氧半場效應電晶體的第一溝槽140採用第一閘極結構152，第二溝槽160採用第五閘極結構176。如圖7A所示，通過如圖6A至圖6E的方法，於磊晶層104形成第一溝槽140與第二溝槽160，第二溝槽160的深度大於第一溝槽140的深度。以加熱氧化法於第一溝槽140的底壁與二側壁形成犧牲氧化層702，同時於第二溝槽160的底壁與二側壁形成犧牲氧化層704。如圖7B所示，以薄膜沉積技術於磊晶層104、犧牲氧化層702與704上形成多晶矽層706，多晶矽層706會填滿第一溝槽140與第二溝槽160。如圖7C所示，對多晶矽層706進行回蝕刻，且多晶矽層706會被蝕刻至只有第二溝槽160的底壁處剩下多晶矽層做為第一屏蔽電極1763。如圖7D所示，對犧牲氧化層702與704進行蝕刻，使第一溝槽140內的犧牲氧化層702消失，且第二溝槽160的犧牲氧化層704會被蝕刻至只有其底壁處剩下犧牲氧化層做為第六氧化層1761。因此，第六氧化層1761位於第二溝槽160的底壁，第一屏蔽電極1763位於第六氧化層1761上。
如圖7E所示，以加熱氧化法形成氧化層708覆蓋於磊晶層104、第一溝槽140與第二溝槽160，再以薄膜沉積技術於氧化層708上形成多晶矽層710，多晶矽層710會填滿第一溝槽140與第二溝槽160。如圖7F所示，對多晶矽層710進行回蝕刻，將超出第一溝槽140與第二溝槽160的氧化層708與多晶矽層710移除。留下的氧化層708於第一溝槽140的底壁與二側壁形成第一氧化層1521做為閘極氧化層，留下的多晶矽層710於第一氧化層1521上形成填充於第一溝槽140的第一閘極電極1523，其中，第一氧化層1521與第一閘極電極1523構成第一閘極結構152。留下的氧化層708於第二溝槽160的二側壁、第六氧化層1761與第一屏蔽電極1763上形成第七氧化層1765做為閘極氧化層，第七氧化層1765與第六氧化層1761圍繞第一屏蔽電極1763，留下的多晶矽層710於第七氧化層1765上形成填充於第二溝槽160的第五閘極電極1767，其中，第六氧化層1761、第一屏蔽電極1763、第七氧化層1765與第五閘極電極1767構成第五閘極結構176。接著，以離子植入法於磊晶層104靠近其頂部表面的一部分轉變成本體區120，再以離子植入法於本體區120靠近其頂部表面的一部分轉變成源極區180。
請同時參見圖8A至圖8F，圖8A至圖8F為本發明複合型溝槽式金氧半場效應電晶體的製造方法的第五實施例的流程示意圖，其僅顯示如圖1中A-A剖面線的剖面示意圖（各圖式中的左圖）與B-B剖面線的剖面示意圖（各圖式中的右圖）。在第五實施例中，複合型溝槽式金氧半場效應電晶體的第一溝槽140採用第一閘極結構152，第二溝槽160採用第六閘極結構178。如圖8A所示，通過如圖7A與圖7B的方法，於磊晶層104形成第一溝槽140與第二溝槽160，第二溝槽160的深度大於第一溝槽140的深度。以加熱氧化法於第一溝槽140的底壁與二側壁形成犧牲氧化層802，同時於第二溝槽160的底壁與二側壁形成犧牲氧化層804。以薄膜沉積技術於磊晶層104、犧牲氧化層802與804上形成多晶矽層806，多晶矽層806會填滿第一溝槽140與第二溝槽160。如圖8B所示，對多晶矽層806進行回蝕刻，將超出第一溝槽140與第二溝槽160的多晶矽層806移除。留下的多晶矽層806於第一溝槽140內形成多晶矽層808，且於第二溝槽160內形成第二屏蔽電極1783。接著，於磊晶層104上形成圖形化光阻810，圖形化光阻810暴露第一溝槽140但遮蔽第二溝槽160。如圖8C所示，以圖形化光阻810為遮罩對第一溝槽140內的多晶矽層808進行蝕刻，並使其消失後再移除圖形化光阻810。如圖8D所示，對氧化層802與804進行蝕刻，使位於第一溝槽140內的氧化層802消失，且位於第二溝槽160內的氧化層804會被蝕刻至只有其底壁處剩下氧化層做為第八氧化層1781。因此，第八氧化層1781位於第二溝槽160的底壁，第二屏蔽電極1783位於第八氧化層1781上，且第二屏蔽電極1783將第二溝槽160內的空間分隔成兩個溝槽812與814。
如圖8E所示，以加熱氧化法形成氧化層816覆蓋於磊晶層104、第一溝槽140與第二溝槽160，再以薄膜沉積技術於氧化層816上形成多晶矽層818，多晶矽層818會填滿第一溝槽140與第二溝槽160（包括溝槽812與814）。如圖8F所示，對多晶矽層818進行回蝕刻，將超出第一溝槽140與第二溝槽160的氧化層816與多晶矽層818移除。留下的氧化層816於第一溝槽140的底壁與二側壁形成第一氧化層1521做為閘極氧化層，留下的多晶矽層818於第一氧化層1521上形成填充於第一溝槽140的第一閘極電極1523，其中，第一氧化層1521與第一閘極電極1523構成第一閘極結構152。留下的氧化層816於第八氧化層1781、第二溝槽160的二側壁的其中一側壁與第二屏蔽電極1783的一側面上形成第九氧化層1785a做為閘極氧化層，且於第八氧化層1781、第二溝槽160的二側壁的其中另一側壁與第二屏蔽電極1783的另一側面上形成第十氧化層1785b做為閘極氧化層；留下的多晶矽層818於第九氧化層1785a上形成填充於第二溝槽160（溝槽812）的第六閘極電極1787，且於第十氧化層1785b上形成填充於第二溝槽160（溝槽814）的第七閘極電極1789；其中，第八氧化層1781、第二屏蔽電極1783、第九氧化層1785a、第十氧化層1785b、第六閘極電極1787與第七閘極電極1789構成第六閘極結構178。接著，以離子植入法於磊晶層104靠近其頂部表面的一部分轉變成本體區120，再以離子植入法於本體區120靠近其頂部表面的一部分轉變成源極區180。
在一實施例中，第一氧化層1521至第十氧化層1785b所使用的材料為二氧化矽或其它介電質材料。第一閘極電極1523至第七閘極電極1789、第一屏蔽電極1763與第二屏蔽電極1783使用的材料不限於前述的多晶矽，還可以是摻雜多晶矽、金屬、或非晶矽。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何本領域技術人員，在不脫離本發明的精神和範圍內，當可作些許更動與潤飾，因此本發明的保護範圍當視所附的申請專利範圍所界定者為準。
100:汲極區 102:基板 104:磊晶層 120:本體區 140:第一溝槽 150:第一閘極 152:第一閘極結構 1521:第一氧化層 1523:第一閘極電極 154:第二閘極結構 1541:第二氧化層 1543:第三氧化層 1545:第二閘極電極 160:第二溝槽 170:第二閘極 172:第三閘極結構 1721:第四氧化層 1723:第三閘極電極 174:第四閘極結構 1741:第五氧化層 1743:第四閘極電極 176:第五閘極結構 1761:第六氧化層 1763:第一屏蔽電極 1765:第七氧化層 1767:第五閘極電極 178:第六閘極結構 1781:第八氧化層 1783:第二屏蔽電極 1785a:第九氧化層 1785b:第十氧化層 1787:第六閘極電極 1789:第七閘極電極 180:源極區 402:硬質罩幕 404:圖形化光阻 406:圖形化硬質罩幕 408:氧化層 410:多晶矽層 502:第一輔助氧化層 504:圖形化光阻 506:第二輔助氧化層 508:氧化層 510:多晶矽層 602:硬質罩幕 604:第一圖形化光阻 606:第一圖形化硬質罩幕 608:輔助溝槽 610:第二圖形化光阻 612:第二圖形化硬質罩幕 702、704:犧牲氧化層 706:多晶矽層 708:氧化層 710:多晶矽層 802、804:犧牲氧化層 806、808:多晶矽層 810:圖形化光阻 812、814:溝槽 816:氧化層 818:多晶矽層 W1:第一溝槽的寬度 W2:第二溝槽的寬度 x:第一方向 y:第二方向 z:第三方向
圖1為本發明複合型溝槽式金氧半場效應電晶體的一實施例的俯視示意圖； 圖2A為本發明複合型溝槽式金氧半場效應電晶體的第一溝槽採用第一閘極結構的剖面示意圖； 圖2B為本發明複合型溝槽式金氧半場效應電晶體的第一溝槽採用第二閘極結構的剖面示意圖； 圖3A為本發明複合型溝槽式金氧半場效應電晶體的第二溝槽採用第三閘極結構的剖面示意圖； 圖3B為本發明複合型溝槽式金氧半場效應電晶體的第二溝槽採用第四閘極結構的剖面示意圖； 圖3C為本發明複合型溝槽式金氧半場效應電晶體的第二溝槽採用第五閘極結構的剖面示意圖； 圖3D為本發明複合型溝槽式金氧半場效應電晶體的第二溝槽採用第六閘極結構的剖面示意圖； 圖4A至圖4F為本發明複合型溝槽式金氧半場效應電晶體的製造方法的第一實施例的流程示意圖； 圖5A至圖5F為本發明複合型溝槽式金氧半場效應電晶體的製造方法的第二實施例的流程示意圖； 圖6A至圖6F為本發明複合型溝槽式金氧半場效應電晶體的製造方法的第三實施例的流程示意圖； 圖7A至圖7F為本發明複合型溝槽式金氧半場效應電晶體的製造方法的第四實施例的流程示意圖；以及 圖8A至圖8F為本發明複合型溝槽式金氧半場效應電晶體的製造方法的第五實施例的流程示意圖。
120:本體區
140:第一溝槽
160:第二溝槽
W1:第一溝槽的寬度
W2:第二溝槽的寬度
x:第一方向
y:第二方向
z:第三方向

Claims (9)

  1. 一種複合型溝槽式金氧半場效應電晶體，包括： 一汲極區，具有一第一導電類型； 一本體區，具有與該第一導電類型相反的一第二導電類型，該本體區位於該汲極區上； 多個第一溝槽，並排設置且沿一第一方向延伸，該些第一溝槽穿過該本體區進入到該汲極區； 多個第一閘極，分別位於該些第一溝槽內； 多個第二溝槽，並排設置且沿與該第一方向相異的一第二方向延伸，該些第二溝槽穿過該本體區進入到該汲極區，其中，該些第一溝槽與該些第二溝槽連接而將該本體區分割成多個區塊，該第二溝槽的寬度為該第一溝槽的寬度的1.5至4倍； 多個第二閘極，分別位於該些第二溝槽內；以及 多個源極區，具有該第一導電類型，該些源極區位於該本體區內，並且鄰接於該些第一溝槽與該些第二溝槽。
  2. 如申請專利範圍第1項所述的複合型溝槽式金氧半場效應電晶體，其中，該第一閘極採用一第一閘極結構或一第二閘極結構； 其中，該第一閘極結構包括： 一第一氧化層，位於該第一溝槽的一底壁與二側壁；以及 一第一閘極電極，位於該第一氧化層上，並填充於該第一溝槽； 其中，該第二閘極結構包括： 一第二氧化層，位於該第一溝槽的該底壁，該第二氧化層的厚度大於該第一氧化層的厚度； 一第三氧化層，位於該第一溝槽的該二側壁與該第二氧化層上；以及 一第二閘極電極，位於該第三氧化層上，並填充於該第一溝槽。
  3. 如申請專利範圍第2項所述的複合型溝槽式金氧半場效應電晶體，其中，若該第二溝槽的深度與該第一溝槽的深度相同，則該第二閘極採用一第三閘極結構，其中，該第三閘極結構包括： 一第四氧化層，位於該第二溝槽的一底壁與二側壁；以及 一第三閘極電極，位於該第四氧化層上，並填充於該第二溝槽。
  4. 如申請專利範圍第3項所述的複合型溝槽式金氧半場效應電晶體，其中，若該第二溝槽的深度大於該第一溝槽的深度，則該第二閘極採用一第四閘極結構或一第五閘極結構或一第六閘極結構； 其中，該第四閘極結構包括： 一第五氧化層，位於該第二溝槽的該底壁與該二側壁；以及 一第四閘極電極，位於該第五氧化層上，並填充於該第二溝槽； 其中，該第五閘極結構包括： 一第六氧化層，位於該第二溝槽的該底壁； 一第一屏蔽電極，位於該第六氧化層上； 一第七氧化層，位於該第二溝槽的該二側壁、該第六氧化層與該第一屏蔽電極上，該第七氧化層與該第六氧化層圍繞該第一屏蔽電極；以及 一第五閘極電極，位於該第七氧化層上，並填充於該第二溝槽； 其中，該第六閘極結構包括： 一第八氧化層，位於該第二溝槽的該底壁； 一第二屏蔽電極，位於該第八氧化層上； 一第九氧化層，位於該第八氧化層、該第二溝槽的該二側壁的其中一側壁與該第二屏蔽電極的一側面上； 一第十氧化層，位於該第八氧化層、該第二溝槽的該二側壁的其中另一側壁與該第二屏蔽電極的另一側面上； 一第六閘極電極，位於該第九氧化層上；以及 一第七閘極電極，位於該第十氧化層上，其中，該第六閘極電極與該第七閘極電極填充於該第二溝槽。
  5. 如申請專利範圍第1項所述的複合型溝槽式金氧半場效應電晶體，其中，該汲極區包括： 一基板，具有該第一導電類型；以及 一磊晶層，具有該第一導電類型，該磊晶層位於該基板上，該本體區位於該磊晶層上。
  6. 一種如申請專利範圍第4項所述的複合型溝槽式金氧半場效應電晶體的製造方法，包括： 提供該汲極區； 於該汲極區上形成該些第一溝槽與該些第二溝槽； 於該些第一溝槽與該些第二溝槽內分別形成該些第一閘極與該些第二閘極； 於該汲極區的頂部形成該本體區；以及 於該本體區內形成該些源極區。
  7. 如申請專利範圍第6項所述的複合型溝槽式金氧半場效應電晶體的製造方法，其中，若該第二溝槽的深度大於該第一溝槽的深度，則形成該些第一溝槽與該些第二溝槽包括： 於該汲極區上形成一硬質罩幕，並於該硬質罩幕上形成一第一圖形化光阻，該第一圖形化光阻僅暴露該硬質罩幕位於該第二溝槽的部分； 以該第一圖形化光阻為遮罩對該硬質罩幕暴露的部分進行蝕刻以形成一第一圖形化硬質罩幕，再移除該第一圖形化光阻； 以該第一圖形化硬質罩幕為遮罩對該汲極區暴露的部分進行蝕刻以形成多個輔助溝槽； 於該第一圖形化硬質罩幕上形成一第二圖形化光阻，該第二圖形化光阻暴露該第一圖形化硬質罩幕位於該些第一溝槽與該些第二溝槽的部分； 以該第二圖形化光阻為遮罩對該第一圖形化硬質罩幕暴露的部分進行蝕刻以形成一第二圖形化硬質罩幕，該第二圖形化硬質罩幕暴露該汲極區位於該些第一溝槽與該些輔助溝槽的部分，再移除該第二圖形化光阻；以及 以該第二圖形化硬質罩幕為遮罩對該汲極區暴露的部分進行蝕刻以形成該些第一溝槽與該些第二溝槽，其中，該些第二溝槽為該些輔助溝槽進一步蝕刻而得。
  8. 如申請專利範圍第6項所述的複合型溝槽式金氧半場效應電晶體的製造方法，其中，於該些第一溝槽與該些第二溝槽內分別形成該些第一閘極與該些第二閘極，且該些第一閘極均採用該第二閘極結構，包括： 以薄膜沉積技術於該汲極區上形成一第一輔助氧化層，該第一輔助氧化層填滿該些第一溝槽與該些第二溝槽； 於該第一輔助氧化層上形成一圖形化光阻，該圖形化光阻僅暴露該第一輔助氧化層位於該些第二溝槽的部分； 以該圖形化光阻為遮罩對該第一輔助氧化層暴露的部分進行蝕刻，使該些第二溝槽內留下一第二輔助氧化層；以及 移除該圖形化光阻，並對留下的該第一輔助氧化層與該第二輔助氧化層進行蝕刻，使位於該些第二溝槽內的該第二輔助氧化層消失，且該第一輔助氧化層會被蝕刻至只有該些第一溝槽的底壁處剩下氧化層做為該第二閘極結構的該第二氧化層。
  9. 如申請專利範圍第6項所述的複合型溝槽式金氧半場效應電晶體的製造方法，其中，提供該汲極區包括： 提供具有該第一導電類型的一基板；以及 於該基板上形成具有該第一導電類型的一磊晶層； 其中，該基板與該磊晶層構成該汲極區，於該磊晶層形成該些第一溝槽與該些第二溝槽，於該磊晶層的頂部形成該本體區。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080315301A1 (en) * 2005-11-22 2008-12-25 Shindengen Electric Manufacturing Co., Ltd. Trench Gate Power Semiconductor Device
US20090072304A1 (en) * 2005-08-03 2009-03-19 Adan Alberto O Trench misfet
US20110312138A1 (en) * 2003-05-20 2011-12-22 Yedinak Joseph A Methods of Manufacturing Power Semiconductor Devices with Trenched Shielded Split Gate Transistor
US20190006357A1 (en) * 2017-06-29 2019-01-03 Infineon Technologies Austria Ag Power Semiconductor Device Having Different Gate Crossings, and Method for Manufacturing Thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110312138A1 (en) * 2003-05-20 2011-12-22 Yedinak Joseph A Methods of Manufacturing Power Semiconductor Devices with Trenched Shielded Split Gate Transistor
US20090072304A1 (en) * 2005-08-03 2009-03-19 Adan Alberto O Trench misfet
US20080315301A1 (en) * 2005-11-22 2008-12-25 Shindengen Electric Manufacturing Co., Ltd. Trench Gate Power Semiconductor Device
US20190006357A1 (en) * 2017-06-29 2019-01-03 Infineon Technologies Austria Ag Power Semiconductor Device Having Different Gate Crossings, and Method for Manufacturing Thereof

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