JP2003317469A - マルチポートメモリ回路 - Google Patents

Abstract

(57)【要約】 【課題】 チップサイズの縮小化が可能なマルチポート
メモリを得ること。 【解決手段】 メモリセル１は、２つのＮＭＯＳトラン
ジスタ１０，１１と１つのキャパシタ素子１２によるＤ
ＲＡＭ型記憶セルである。ライト時では、ＷＷＳとＷＢ
Ｓとによって選択されたｎ番地のライト番地選択回路２
によってＮＭＯＳトランジスタ１０がオン動作を行い、
蓄積ノードにライトされる。リード時では、プリチャー
ジ回路によってリードビット線をプリチャージしてお
き、ＲＷＳとＲＢＳとによって選択されたｎ番地のリー
ド番地選択回路３によってＮＭＯＳトランジスタ１１が
オン動作を行い、蓄積ノードに保持されるデータビット
がリードされる。蓄積ノードが高レベルのときは、デー
タ破壊はなくそのまま読み出される。蓄積ノードが低レ
ベルのときは、センスアンプ回路が低レベルを出力する
と、リフレッシュ回路によって蓄積ノードに低レベルが
ライトされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばＦＩＦＯ
(First In First Out)メモリのようなマルチポートメモ
リ回路に関するものである。

【０００２】

【従来の技術】ＦＩＦＯメモリは、動作速度の異なる機
器間のデータバッファとして様々な用途に使用されてい
る。このＦＩＦＯメモリは、書き込み（ライト）と読み
出し（リード）のクロックが非同期な２ポートメモリで
ある。従来のＦＩＦＯメモリは、３トランジスタおよび
１キャパシタ素子によるダイナミックランダムアクセス
メモリ（ＤＲＡＭ）や８トランジスタによるスタティッ
クランダムアクセスメモリ（ＳＲＡＭ）で構成されてい
る。

【０００３】以下に、図９〜図１１を参照して、従来の
ＦＩＦＯメモリの概要を説明する。なお、図９は、ＦＩ
ＦＯメモリの一般的な構成を示すブロック図である。図
１０は、３トランジスタおよび１キャパシタ素子による
ＤＲＡＭ型ＦＩＦＯメモリの１番地分のメモリセルおよ
び周辺回路の構成を示すブロック図である。図１１は、
８トランジスタによるＳＲＡＭ型ＦＩＦＯメモリの１番
地分のメモリセルおよび周辺回路の構成を示すブロック
図である。

【０００４】図９に示すように、ＦＩＦＯメモリでは、
メモリセルアレイ９１の行方向一端側にライト用にライ
トワードデコーダ９２が設けられ、行方向他端側にリー
ド用にリードワードデコーダ９４が設けられている。ま
た、メモリセルアレイ９１の列方向一端側にライト用に
ライトビットデコーダ９３が設けられ、列方向他端側に
リード用にリードビットデコーダ９５が設けられてい
る。この構成によって非同期で入力されるライトクロッ
クとリードクロックとに対応できるようになっている。
そして、１番地分のメモリセル９６は、通常８ビット程
度、つまり８個のメモリセルで構成されている。図１０
と図１１では、８ビットのメモリセルとその周辺回路が
示されている。

【０００５】図１０において、ｎ番地のメモリセル１０
１では、０ビット目のメモリセル１０１−０から７ビッ
ト目のメモリセル１０１−７までが横一列に配置されて
いる。また、２入力のＮＯＲ回路１０２を備えている。
周辺回路として、ライトドライバ１０４−０〜１０４−
７とセンスアンプ１０５−０〜１０５−７とが、８個の
メモリセル毎に設けられている。また、プリチャージ回
路を構成するＰＭＯＳトランジスタ１０８−０〜１０８
−７，１０９−０〜１０９−７が、ライトドライバ１０
４−０〜１０４−７とセンスアンプ１０５−０〜１０５
−７とに対応して設けられている。ライトドライバ１０
４−０〜１０４−７の入力端には、ライトビット線ＷＢ
Ｌ＜０＞〜ＷＢＬ＜７＞が接続されている。センスアン
プ１０５−０〜１０５−７の出力端には、リードビット
線ＲＢＬ＜０＞〜ＲＢＬ＜７＞が接続されている。

【０００６】すなわち、ＰＭＯＳトランジスタ１０８−
０〜１０８−７，１０９−０〜１０９−７のゲート電極
は、プリチャージ実施線に接続され、ソース電極は電源
１０７に接続されている。ＰＭＯＳトランジスタ１０８
−０〜１０８−７のドレイン電極はライトドライバ１０
４−０〜１０４−７の出力端に接続されている。ＰＭＯ
Ｓトランジスタ１０９−０〜１０９−７のドレイン電極
はセンスアンプ１０５−０〜１０５−７の入力端に接続
されている。

【０００７】ｎ番地のメモリセル１０１では、行方向に
ライトワード選択線ＷＷＳ(Write Word Select)とリー
ドワード選択線ＲＷＳ(Read Word Select)が配置され、
列方向にライトビット選択線ＷＢＳ(Write Bit Select)
が配置されている。ＮＯＲ回路１０２の一方の入力端
は、ライトワード選択線ＷＷＳに接続され、他方の入力
端は、ライトビット選択線ＷＢＳに接続されている。

【０００８】８個のメモリセル１０１−０〜１０１−７
は、それぞれ同一の構成であって、３つのＮＭＯＳトラ
ンジスタ１１１，１１２，１１３と１つのキャパシタ素
子１１４とで構成されている。すなわち、３トランジス
タおよび１キャパシタ素子によるＤＲＡＭ型メモリセル
となっている。

【０００９】ＮＭＯＳトランジスタ１１１は、ゲート電
極が選択端子としてＮＯＲ回路１０２の出力線上に接続
され、ソース電極がキャパシタ素子１１４の蓄積ノード
に接続され、ドレイン電極がライトドライバ１０４−０
〜１０４−７の出力端とＮＭＯＳトランジスタ１０８−
０〜１０８−７のドレイン電極との接続線（以下、この
接続線を「ライトビット線（ＷＢＬ＜０＞〜ＷＢＬ＜７
＞）」と表記する）に接続されている。

【００１０】ＮＭＯＳトランジスタ１１２は、ゲート電
極がキャパシタ素子１１４の蓄積ノードに接続され、ソ
ース電極が接地され、ドレイン電極がＮＭＯＳトランジ
スタ１１３のソース電極に接続されている。ＮＭＯＳト
ランジスタ１１３は、ゲート電極が選択端子としてリー
ドワード選択線ＲＷＳに接続され、ドレイン電極がセン
スアンプ１０５−０〜１０５−７の入力端とＰＭＯＳト
ランジスタ１０９−０〜１０９−７のドレイン電極との
接続線（以下、この接続線を「リードビット線（ＲＢＬ
＜０＞〜ＲＢＬ＜７＞）」と表記する）に接続されてい
る。

【００１１】以上の構成において、ライトとリードの各
動作の開始前に、ライトビット線（ＷＢＬ＜０＞〜ＷＢ
Ｌ＜７＞）とリードビット線（ＲＢＬ＜０＞〜ＲＢＬ＜
７＞）は、プリチャージされ、高レベル（以下
「“Ｈ”」レベルという）になっている。

【００１２】ライト時には、ライトワード選択線ＷＷＳ
とライトビット選択線ＷＢＳとの交差した番地、図１０
の例で言えば、ｎ番地（メモリセル１０１）が選択さ
れ、選択されたｎ番地のＮＯＲ回路１０２のみが出力を
“Ｈ”レベルにする。その結果、ＮＭＯＳトランジスタ
１１１がオン動作を行い、０ｂｉｔ目のメモリセル１０
１−０から７ｂｉｔ目のメモリセル１０１−７が一括し
てアクティブとなり、データのライト動作が行われる。

【００１３】リード時では、リードワード選択線ＲＷＳ
によってＮＭＯＳトランジスタ１１３がオン動作を行
い、列方向の全ての番地が一括して選択されるが、当該
選択されたｎ番地に対応するセンスアンプ１０５−０〜
１０５−７が活性化され、ｎ番地の０ｂｉｔ目のメモリ
セル１０１−０から７ｂｉｔ目のメモリセル１０１−７
までの８ビットのデータが外部にリードされる。このＤ
ＲＡＭ型メモリセルのリード動作は、非破壊読み出しで
あるので、データ保持時間内であれば、何回でもリード
できる。

【００１４】次に、図１１において、ｎ番地のメモリセ
ル１２１では、０ビット目のメモリセル１２１−０から
７ビット目のメモリセル１２１−７までが横一列に配置
されている。周辺回路として、ライトドライバ１２２−
０〜１２２−７とセンスアンプ１２３−０〜１２３−７
とが、８個のメモリセル毎に設けられている。また、プ
リチャージ回路を構成するＰＭＯＳトランジスタ１２８
−０〜１２８−７，１２９−０〜１２９−７が、ライト
ドライバ１２２−０〜１２２−７とセンスアンプ１２３
−０〜１２３−７とに対応して設けられている。

【００１５】ライトドライバ１２２−０〜１２２−７
は、それぞれ、入力端にライトビット線ＷＢＬ＜０＞〜
ＷＢＬ＜７＞が接続されるライトドライバ１３１−０〜
１３１−７と、入力端にライトビット線ＷＢＬＢ＜０＞
〜ＷＢＬＢ＜７＞が接続されるライトドライバ１３２−
０〜１３２−７とを備えている。ライトドライバ１３２
−０〜１３２−７の出力端は、センスアンプ１２３−０
〜１２３−７の入力端に接続され、センスアンプ１２３
−０〜１２３−７の出力端には、リードビット線ＲＢＬ
＜０＞〜ＲＢＬ＜７＞が接続されている。

【００１６】すなわち、ＰＭＯＳトランジスタ１２８−
０〜１２８−７，１２９−０〜１２９−７のゲート電極
は、プリチャージ実施線に接続され、ソース電極は、電
源１２７に接続されている。ＰＭＯＳトランジスタ１２
８−０〜１２８−７のドレイン電極は、ライトドライバ
１３１−０〜１３１−７の出力端に接続されている。Ｐ
ＭＯＳトランジスタ１２９−０〜１２９−７のドレイン
電極は、ライトドライバ１３２−０〜１３２−７の出力
端とセンスアンプ１２３−０〜１２３−７の入力端とに
接続されている。

【００１７】ｎ番地のメモリセル１０１では、行方向に
ライトワード選択線ＷＷＳとリードワード選択線ＲＷＳ
とが配置されている。８個のメモリセル１２１−０〜１
２１−７は、それぞれ同一の構成であって、インバータ
の逆並列接続で示される記憶素子１３２とＮＭＯＳトラ
ンジスタ１３１，１３３，１３４，１３５とを備えてい
る。記憶素子１３２を構成する各インバータは、２個の
ＮＭＯＳトランジスタで構成されるので、都合、８つの
ＮＭＯＳトランジスタによるＳＲＡＭ型メモリセルとな
っている。

【００１８】ＮＭＯＳトランジスタ１３１は、ゲート電
極が選択端子としてライトワード選択線ＷＷＳに接続さ
れ、ソース電極が記憶素子１３２の一方のノードに接続
され、ドレイン電極がライトドライバ１３１−０〜１３
１−７の出力端とＮＭＯＳトランジスタ１２８−０〜１
２８−７のドレイン電極との接続線に接続されている。

【００１９】ＮＭＯＳトランジスタ１３３は、ゲート電
極が選択端子としてライトワード選択線ＷＷＳに接続さ
れ、ソース電極が記憶素子１３２の他方のノードに接続
され、ドレイン電極がＮＭＯＳトランジスタ１３５のド
レイン電極と共にライトドライバ１３２−０〜１３２−
７の出力端およびセンスアンプ１２３−０〜１２３−７
の入力端とＰＭＯＳトランジスタ１２９−０〜１２９−
７のドレイン電極との接続線に接続されている。つま
り、ライトドライバ１３２−０〜１３２−７の入力端に
接続されるライトビット線ＷＢＬＢ＜０＞〜ＷＢＬＢ＜
７＞は、リードビット線ＲＢＬ＜０＞〜ＲＢＬ＜７＞と
合流してメモリセル１２１−０〜１２１−７に接続され
ている。

【００２０】ＮＭＯＳトランジスタ１３４のゲート電極
は、ＮＭＯＳトランジスタ１３３のソース電極と共に記
憶素子１３２の他方のノードに接続され、ソース電極
は、接地されている。ＮＭＯＳトランジスタ１３５のゲ
ート電極は、選択端子としてリードワード選択線ＲＷＳ
に接続され、ソース電極は、ＮＭＯＳトランジスタ１３
４のドレイン電極に接続されている。

【００２１】以上の構成において、ライトとリードの各
動作の開始前に、ライトビット線とリードビット線は、
プリチャージされ、“Ｈ”レベルになっている。ライト
時には、ライトワード選択線ＷＷＳによってＮＭＯＳト
ランジスタ１３１，１３３がオン動作を行い、列方向の
全ての番地が一括して選択されるが、ライトするｎ番地
を通る８本のライトビット線で選択されたライトドライ
バ１２２−０〜１２２−７が活性化され、ｎ番地へのラ
イト動作が行われる。すなわち、ＳＲＡＭでは、その構
成上、低レベル（以下「“Ｌ”レベル」という）のデー
タしかライトできないので、ライトビット線ＷＢＬ＜０
＞〜ＷＢＬ＜７＞にてライトドライバ１３１−０〜１３
１−７を選択し、またはライトビット線ＷＢＬＢ＜０＞
〜ＷＢＬＢ＜７＞にてライトドライバ１３２−０〜１３
２−７を選択することによってライトするようになって
いる。

【００２２】リード時では、リードワード選択線ＲＷＳ
によってＮＭＯＳトランジスタ１３５がオン動作を行
い、列方向の全ての番地が一括して選択されるが、当該
選択されたｎ番地に対応するセンスアンプ１２３−０〜
１２３−７が活性化され、ｎ番地の０ｂｉｔ目のメモリ
セル１０１−０から７ｂｉｔ目のメモリセル１０１−７
までの８ビットのデータが外部にリードされる。このＳ
ＲＡＭ型メモリセルのリード動作は、非破壊読み出しで
あるので、何回でもリードできる。データ保持の問題は
ない。

【００２３】

【発明が解決しようとする課題】しかしながら、ＳＲＡ
Ｍ型メモリセルによるＦＩＦＯメモリでは、データ保持
時間の制約はないが、トランジスタの数が多いので、メ
モリセルの面積がＤＲＡＭ型メモリセルよりも大きくな
り、チップサイズの縮小化が困難である。

【００２４】一方、ＤＲＡＭ型メモリセルによるＦＩＦ
Ｏメモリでは、ＳＲＡＭ型メモリセルによるＦＩＦＯメ
モリよりも小型化できるが、ライト選択回路であるＮＯ
Ｒ回路が１番地に１つ必要であるので、１番地当たりの
ビット数が少ない場合には、メモリセル面積におけるＮ
ＯＲ回路の占める割合が大きくなる。また、図１０に示
すようにリフレッシュ回路がない場合には、データ保持
時間の制約が常につきまとうという問題がある。

【００２５】この発明は、上記に鑑みてなされたもの
で、２トランジスタおよび１キャパシタ素子によるＤＲ
ＡＭ型メモリセルを採用することにより、チップサイズ
の縮小化が可能なマルチポートメモリ回路を得ることを
目的とする。

【００２６】

【課題を解決するための手段】上記目的を達成するため
に、この発明にかかるマルチポートメモリ回路は、蓄積
ノードを形成する１つのキャパシタ素子と、ゲート電極
が書き込み選択端子としてライトワード線に接続され、
一方の信号電極が前記キャパシタ素子の蓄積ノードに接
続され、他方の信号電極がデータビットの書き込みを行
うライトビット線に接続される第１ＮＭＯＳトランジス
タと、ゲート電極が読み出し選択端子としてデータワー
ドの読み出しを指令するリードワード選択信号線に接続
され、一方の信号電極が前記キャパシタ素子の蓄積ノー
ドに接続され、他方の信号電極がデータビットの読み出
しを行うリードビット線に接続される第２ＮＭＯＳトラ
ンジスタとで構成されるダイナミック型記憶セルと、デ
ータワードの書き込みを指令するライトワード選択信号
とデータビットの書き込みを指令するライトビット選択
信号とによって選択されたとき、前記ライトワード線を
活性化するライト番地選択回路と、前記リードビット線
に出力されるデータビット信号を増幅するセンスアンプ
回路と、前記リードワード線の活性化に応答して高レベ
ルとなるセンスアンプイネーブル信号に従い対応する前
記センスアンプ回路をイネーブルにするセンスアンプイ
ネーブル回路と、前記センスアンプ回路の出力が低レベ
ルのとき、前記センスアンプイネーブル信号が低レベル
である期間において前記リードビット線を介して前記ダ
イナミック型記憶セルに対して再度低レベルデータビッ
トの書き込みを行うリフレッシュ回路と、前記ライトビ
ット線および前記リードビット線をそれぞれプリチャー
ジするプリチャージ回路とを備えたことを特徴とする。

【００２７】この発明によれば、メモリセルは、２つの
ＭＯＳトランジスタと１つのキャパシタ素子によるダイ
ナミック型記憶セルで構成される。ライト時では、デー
タワードの書き込みを指令するライトワード選択信号と
データビットの書き込みを指令するライトビット選択信
号とによって選択された番地におけるライト番地選択回
路によってライト用の第１ＮＭＯＳトランジスタがオン
動作を行い、蓄積ノードにライトする動作が行われる。
リード時では、プリチャージ回路によってリードビット
線をプリチャージしておく。データワードの読み出しを
指令するリードワード選択信号によってリード用の第２
ＮＭＯＳトランジスタがオン動作を行い、行方向の全て
の番地が選択されるが、活性化されたリードビット線で
選択された番地において、センスアンプイネーブル回路
によってセンスアンプ回路が活性化され、蓄積ノードに
保持されるデータビットをリードする動作が行われる。
蓄積ノードが高レベルであるときは、データ破壊を生ず
ることなくそのまま読み出される。蓄積ノードが低レベ
ルであるときは、リードビット線がプリチャージによっ
て高レベルになっているので、互いの電位が平衡するよ
うに電位レベルが変化する。すなわち、データ破壊が生
ずる。そこで、センスアンプ回路が低レベルを出力する
と、前記センスアンプイネーブル信号が低レベルである
期間においてリフレッシュ回路がリフレッシュ動作を行
い、蓄積ノードに低レベルをライトすることが行われ、
低レベルデータビットが復活する。

【００２８】つぎの発明にかかるマルチポートメモリ回
路は、上記の発明おいて、前記ダイナミック型記憶セル
における第２ＮＭＯＳトランジスタのゲート電極は読み
出し選択端子としてリードワード線に接続され、データ
ワードの読み出しを指令するリードワード選択信号とデ
ータビットの読み出しを指令するリードビット選択信号
とによって選択されたとき、前記リードワード線を活性
化するリード番地選択回路を備えたことを特徴とする。

【００２９】この発明によれば、上記の発明において、
リード時では、データワードの読み出しを指令するリー
ドワード選択信号とデータビットの読み出しを指令する
リードビット選択信号とによって選択された番地におけ
るリード番地選択回路によってリード用の第２ＮＭＯＳ
トランジスタがオン動作を行い、センスアンプイネーブ
ル回路によってセンスアンプ回路が活性化され、蓄積ノ
ードに保持されるデータビットをリードする動作が行わ
れる。

【００３０】つぎの発明にかかるマルチポートメモリ回
路は、上記の発明において、前記ライト番地選択回路と
前記リード番地選択回路は、それぞれ、２入力のＮＯＲ
回路を備えたことを特徴とする。

【００３１】この発明によれば、上記の発明において、
前記ライト番地選択回路と前記リード番地選択回路は、
それぞれ、２入力のＮＯＲ回路で構成される。

【００３２】つぎの発明にかかるマルチポートメモリ回
路は、上記の発明において、前記センスアンプイネーブ
ル回路は、前記リードビット線の途中に介挿され、前記
センスアンプイネーブル信号が高レベルのときにオン動
作を行い、前記リードビット線と前記センスアンプ回路
の入力端とを接続するＮＭＯＳトランジスタを備えたこ
とを特徴とする。

【００３３】この発明によれば、上記の発明において、
前記センスアンプイネーブル回路では、前記センスアン
プイネーブル信号が高レベルとなると、前記リードビッ
ト線の途中に介挿されているＮＭＯＳトランジスタがオ
ン動作を行い、前記リードビット線と前記センスアンプ
回路の入力端とを接続する。その結果、前記リードビッ
ト線の電位レベルが前記センスアンプ回路にて増幅さ
れ、高レベルと低レベルのデータビットに対応した信号
が出力される。

【００３４】つぎの発明にかかるマルチポートメモリ回
路は、上記の発明において、前記リフレッシュ回路は、
前記センスアンプ回路の出力レベルが低レベルで、前記
センスアンプイネーブル信号が低レベルのときに出力を
高レベルにする論理ゲートと、前記論理ゲートの出力が
高レベルである期間内オン動作を行い、前記リードビッ
ト線と接地との間を接続するＮＭＯＳトランジスタとを
備えたことを特徴とする。

【００３５】この発明によれば、上記の発明において、
前記リフレッシュ回路では、論理ゲートが、前記センス
アンプ回路が低レベルを出力し、前記センスアンプイネ
ーブル信号が低レベルとなると、ＮＭＯＳトランジスタ
がオン動作を行い、前記リードビット線と接地との間を
接続する。その結果、蓄積ノードに低レベルをライトす
ることが行われ、低レベルデータビットが復活する。

【００３６】

【発明の実施の形態】以下に添付図面を参照して、この
発明にかかるマルチポートメモリ回路の好適な実施の形
態を詳細に説明する。

【００３７】実施の形態１．図１は、この発明の実施の
形態１であるマルチポートメモリの構成を示すブロック
図である。図１において、例えば、図９に示したＦＩＦ
Ｏメモリの構成におけるｎ番地のメモリセル１では、０
ビット目のメモリセル１−０から７ビット目のメモリセ
ル１−７までが横一列に配置されている。また、ライト
番地選択回路２とリード番地選択回路３とが設けられて
いる。周辺回路として、リフレッシュ回路４−０〜４−
７と、センスアンプイネーブル回路５−０〜５−７と、
ライトドライバ６−０〜６−７と、センスアンプ回路７
−０〜７−７とが、８個のメモリセル毎に設けられてい
る。

【００３８】また、プリチャージ回路を構成するＰＭＯ
Ｓトランジスタ１６−０〜１６−７，１７−０〜１７−
７が、ライトドライバ６−０〜６−７とセンスアンプ回
路７−０〜７−７とに対応して設けられている。ライト
ドライバ６−０〜６−７には、入力端にライトビット線
ＷＢＬ＜０＞〜ＷＢＬ＜７＞が接続されている。センス
アンプ回路７−０〜７−７の出力端には、リードビット
線ＲＢＬ＜０＞〜ＲＢＬ＜７＞が接続されている。

【００３９】すなわち、ＰＭＯＳトランジスタ１６−０
〜１６−７，１７−０〜１７−７のゲート電極は、プリ
チャージ実施線に接続され、ソース電極は電源１５に接
続されている。ＰＭＯＳトランジスタ１６−０〜１６−
７のドレイン電極はライトドライバ１０４−０〜１０４
−７の出力端に接続されている。ＰＭＯＳトランジスタ
１７−０〜１７−７のドレイン電極はセンスアンプ１０
５−０〜１０５−７の入力端に接続されている。

【００４０】ｎ番地のメモリセル１では、行方向にライ
トワード選択線ＷＷＳとリードワード選択線ＲＷＳが配
置され、列方向にライトビット選択線ＷＢＳとリードビ
ット選択線ＲＢＳが配置されている。ライト番地選択回
路２の一方の入力端は、ライトワード選択線ＷＷＳに接
続され、他方の入力端は、ライトビット選択線ＷＢＳに
接続されている。ライト番地選択回路２の出力端は、当
該メモリセル１内でのみ通用するライトワード線ＷＷに
接続されている。リード番地選択回路３の一方の入力端
は、リードワード選択線ＲＷＳに接続され、他方の入力
端は、リードビット選択線ＲＢＳに接続されている。リ
ード番地選択回路３の出力端は、当該メモリセル１内で
のみ通用するリードワード線ＲＷに接続されている。

【００４１】８個のメモリセル１−０〜１−７は、それ
ぞれ同一の構成であって、２つのＮＭＯＳトランジスタ
１０，１１と１つのキャパシタ素子１２とで構成されて
いる。すなわち、２トランジスタおよび１キャパシタ素
子によるＤＲＡＭ型メモリセルとなっている。

【００４２】ＮＭＯＳトランジスタ１０は、ゲート電極
が選択端子としてライトワード線ＷＷ線に接続され、ソ
ース電極がキャパシタ素子１２の蓄積ノードに接続さ
れ、ドレイン電極がライトドライバ６−０〜６−７の出
力端とＰＭＯＳトランジスタ１６−０〜１６−７のドレ
イン電極との接続線（以下、この接続線を「ライトビッ
ト線（ＷＢＬ＜０＞〜ＷＢＬ＜７＞）」と表記する）に
接続されている。

【００４３】ＮＭＯＳトランジスタ１１は、ゲート電極
が選択端子としてリードワード線ＲＷに接続され、ソー
ス電極がキャパシタ素子１２の蓄積ノードに接続され、
ドレイン電極がＰＭＯＳトランジスタ１７−０〜１７−
７のドレイン電極とリフレッシュ回路４−０〜４−７の
出力端およびセンスアンプイネーブル回路５−０〜５−
７の入力端との接続線（以下、この接続線を「リードビ
ット線（ＲＢＬ＜０＞〜ＲＢＬ＜７＞）」と表記する）
に接続されている。そして、センスアンプイネーブル回
路５−０〜５−７の出力端には、センスアンプ回路７−
０〜７−７の入力端が接続され、センスアンプ回路７−
０〜７−７の出力端にリフレッシュ回路４−０〜４−７
の一方の入力端が接続されている。

【００４４】センスアンプイネーブル信号は、リードす
る番地で所定期間だけ“Ｈ”レベルになる信号である。
このセンスアンプイネーブル信号は、センスアンプイネ
ーブル回路５−０〜５−７とリフレッシュ回路４−０〜
４−７の他方の入力端とに入力されている。

【００４５】センスアンプイネーブル回路５−０〜５−
７は、リード時にセンスアンプイネーブル信号によって
センスアンプ回路７−０〜７−７をイネーブルにする動
作を行う。また、リフレッシュ回路４−０〜４−７は、
センスアンプ回路７−０〜７−７の出力とセンスアンプ
イネーブル信号とに基づきリードビット線（ＲＢＬ＜０
＞〜ＲＢＬ＜７＞）を介してメモリセル１の蓄積ノード
をリフレッシュするようになっている。

【００４６】次に、図１〜図３を参照して、実施の形態
１によるマルチポートメモリの動作について説明する。
なお、図２は、図１に示すマルチポートメモリでのライ
ト、リードの動作を説明する図である。図３は、図１に
示すマルチポートメモリでの“Ｌ”レベルデータのリー
ド動作を説明するタイミング図である。

【００４７】図２において、ライト動作の開始前に、ラ
イトビット線（ＷＢＬ＜０＞〜ＷＢＬ＜７＞）は、ＰＭ
ＯＳトランジスタ１６−０〜１６−７がオン動作を行う
ことによりプリチャージされ、“Ｈ”レベルになってい
る。その後、ＰＭＯＳトランジスタ１６−０〜１６−７
をオフ動作させ、ライトビット線（ＷＢＬ＜０＞〜ＷＢ
Ｌ＜７＞）を浮遊状態にし、ライト動作が行われる。

【００４８】すなわち、“Ｈ”レベルデータと“Ｌ”レ
ベルデータのライト時では、ライトワード選択線ＷＷＳ
とライトビット選択線ＷＢＳの交差した番地、図１の例
で言えば、ｎ番地（メモリセル１）が選択されると、選
択されたｎ番地において、ライト番地選択回路２が所定
期間だけ出力を“Ｈ”レベルにする。その結果、当該メ
モリセル１内でのみ通用するライトワード線ＷＷが所定
期間だけ活性化され、いわばゲートが開く。これによっ
て、ＮＭＯＳトランジスタ１０がオン動作を行うので、
ライトビット線ＷＢＬ＜０＞〜ＷＢＬ＜７＞に与えた
“Ｈ”レベルデータまたは“Ｌ”レベルデータが、ライ
トドライバ６−０〜６−７によってメモリセル１−０〜
１−７内の蓄積ノードにライトされる。

【００４９】また、リード時では、まず、ＰＭＯＳトラ
ンジスタ１７−０〜１７−７をオン動作をさせてリード
ビット線（ＲＢＬ＜０＞〜ＲＢＬ＜７＞）をプリチャー
ジし、“Ｈ”レベルにしておく。その後、リードワード
選択線ＲＷＳとリードビット選択線ＲＢＳの交差した番
地、図１の例で言えば、ｎ番地（メモリセル１）が選択
されると、選択されたｎ番地において、リード番地選択
回路３が所定期間だけ出力を“Ｈ”レベルにする。その
結果、当該メモリセル１内でのみ通用するリードワード
線ＲＷが所定期間だけ活性化され、いわばゲートが開
く。これによって、ＮＭＯＳトランジスタ１１がオン動
作を行う。同時に、センスアンプイネーブル回路５−０
〜５−７がセンスアンプイネーブル信号によってイネー
ブルとなり、センスアンプ回路７−０〜７−７が活性化
され、外部へのリードビット線ＲＢＬ＜０＞〜ＲＢＬ＜
７＞にメモリセル１内の蓄積ノードが保持するデータが
出力される。

【００５０】このとき、メモリセル１内の蓄積ノードが
“Ｈ”レベルデータを保持している場合は、リードビッ
ト線（ＲＢＬ＜０＞〜ＲＢＬ＜７＞）のプリチャージ電
位と同じであるので、ＮＭＯＳトランジスタ１１がオン
動作を行ってもデータ破壊は起こらず、蓄積ノードに
は、“Ｈ”レベルデータがそのまま保持される。したが
って、センスアンプ回路７−０〜７−７から外部へのリ
ードビット線ＲＢＬ＜０＞〜ＲＢＬ＜７＞に“Ｈ”レベ
ルデータが出力される。リフレッシュ回路４−０〜４−
７は、センスアンプ回路７−０〜７−７の出力が“Ｈ”
レベルであるので、ＯＦＦ動作状態を維持する。

【００５１】一方、メモリセル１内の蓄積ノードが
“Ｌ”レベルデータを保持している場合は、ＮＭＯＳト
ランジスタ１１がオン動作を行うと、リードビット線
（ＲＢＬ＜０＞〜ＲＢＬ＜７＞）のプリチャージ電位が
“Ｈ”レベルであるので、メモリセル１内の蓄積ノード
の電位が“Ｈ”レベル側にシフトし、リードビット線
（ＲＢＬ＜０＞〜ＲＢＬ＜７＞）の電位が“Ｌ”レベル
側にシフトし、双方の電位が一致したところで電位変化
が止まる。つまり、メモリセル１内の蓄積ノードが
“Ｌ”レベルデータを保持している場合には、リードワ
ード線ＲＷが開き、ＮＭＯＳトランジスタ１１がオン動
作を行うと、その保持データは破壊される。

【００５２】そこで、センスアンプ回路７−０〜７−７
から外部へのリードビット線ＲＢＬ＜０＞〜ＲＢＬ＜７
＞に“Ｌ”レベルデータが出力されると、センスアンプ
イネーブル信号が“Ｌ”レベルになるのに応答してリフ
レッシュ回路４−０〜４−７がオン動作を行い、リード
ビット線（ＲＢＬ＜０＞〜ＲＢＬ＜７＞）を介してメモ
リセル１内の蓄積ノードに再度“Ｌ”レベルデータをラ
イトすることが行われる。

【００５３】これにより、一度破壊されたメモリセル内
の“Ｌ”レベルデータを復活させ得るので、“Ｌ”レベ
ルデータも“Ｈ”レベルデータと同様に何回でも正しく
リードできることになる。このリード時の動作は、具体
的には、図３に示すように行われる。

【００５４】図３において、（１）リードクロックは、
図示しないライトクロックとは非同期に発生する。
（２）プリチャージの動作制御では、プリチャージが行
われるプリチャージＯＮの期間と、プリチャージが行わ
れないプリチャージＯＦＦの期間とが交互して設けられ
ている。プリチャージＯＦＦの期間は、リードクロック
の立ち上がり時点から立ち下がった以降の所定期間まで
と規定されている。プリチャージＯＮの期間は、プリチ
ャージＯＦＦの期間終了時からリードクロックの立ち上
がり時点までと規定されている。

【００５５】（３）リードワード線ＲＷのレベルは、プ
リチャージの動作制御のＯＮ／ＯＦＦ期間と同期して変
化する。すなわち、リードワード線ＲＷは、プリチャー
ジＯＮの期間では、“Ｌ”レベル（リードワードＯＦ
Ｆ）であり、プリチャージＯＦＦの期間では、“Ｈ”レ
ベル（リードワードＯＮ）である。

【００５６】（４）センスアンプイネーブル信号は、リ
ードワード線ＲＷのレベルが“Ｌ”レベルから“Ｈ”レ
ベルに立ち上がるタイミングに同期して“Ｈ”レベルに
立ち上がり、リードワードＯＮ期間内において所定期間
経過すると、“Ｌ”レベルに立ち下がる。センスアンプ
イネーブル信号が“Ｈ”レベルである期間がセンスアン
プ回路７−０〜７−７を活性化する期間（センスアンプ
ＯＮ）であり、“Ｌ”レベルである期間がセンスアンプ
回路７−０〜７−７を非活性化する期間（センスアンプ
ＯＦＦ）である。

【００５７】（５）リフレッシュイネーブル信号は、リ
フレッシュ回路４−０〜４−７内で生成される。すなわ
ち、リフレッシュイネーブル信号は、プリチャージＯＦ
Ｆの期間において、センスアンプイネーブル信号が
“Ｈ”レベル（センスアンプＯＮ）である期間は、
“Ｌ”レベル（リフレッシュＯＦＦ）であるが、センス
アンプ回路７−０〜７−７が“Ｌ”レベルを出力した
後、センスアンプイネーブル信号が“Ｈ”レベル（セン
スアンプＯＮ）から“Ｌ”レベル（センスアンプＯＦ
Ｆ）に立ち下がるときに、“Ｈ”レベル（リフレッシュ
ＯＮ）となり、その状態をプリチャージＯＦＦの期間が
終了するまで持続する信号である。

【００５８】つまり、リフレッシュ回路４−０〜４−７
は、リフレッシュイネーブル信号が“Ｈ”レベルである
期間においてリフレッシュ動作を行う（リフレッシュＯ
Ｎ）。当然、プリチャージが実施されているプリチャー
ジＯＮの期間では、リフレッシュ動作を行われない（リ
フレッシュＯＦＦ）。

【００５９】（６）メモリセルの保持データが“Ｌ”レ
ベルデータであるときは、メモリセルの蓄積ノードの電
位は、プリチャージ動作の終了（プリチャージＯＦＦ）
によって“Ｈ”レベル側に遷移し、リフレッシュＯＦＦ
の期間内上昇する。そして、リフレッシュＯＮの期間に
おいてメモリセルの蓄積ノードに“Ｌ”レベルデータが
再度ライトされるので、メモリセルの保持データが
“Ｌ”レベルデータとして復活する。

【００６０】（７）リードビット線（ＲＢＬ＜０＞〜Ｒ
ＢＬ＜７＞）の電位は、プリチャージによって、リフレ
ッシュＯＦＦの期間開始時は“Ｈ”レベルであるが、
“Ｌ”レベル側に遷移し、リフレッシュＯＦＦの期間終
了までは“Ｌ”レベルに向かって緩やかに下降する。そ
の途中にセンスアンプ回路７−０〜７−７のアンプしき
い値３１が存在する。そして、リフレッシュＯＮの期間
内では、下降速度が加速され、プリチャージＯＦＦの期
間終了までに大きく下降する。その後、プリチャージＯ
Ｎの期間が開始すると、元の“Ｈ”レベルに復帰する。

【００６１】（８）センスアンプ回路７−０〜７−７の
出力は、プリチャージによってリードビット線（ＲＢＬ
＜０＞〜ＲＢＬ＜７＞）の電位が“Ｈ”レベルになるの
で、プリチャージＯＦＦ期間が開始すると、センスアン
プイネーブル信号のセンスアンプＯＮによって“Ｈ”レ
ベルを出力する。このプリチャージＯＦＦ期間において
リードビット線（ＲＢＬ＜０＞〜ＲＢＬ＜７＞）の電位
がアンプしきい値３１に到達するまで、その“Ｈ”レベ
ルを維持する。リードビット線（ＲＢＬ＜０＞〜ＲＢＬ
＜７＞）の電位がアンプしきい値３１に到達すると、セ
ンスアンプ回路７−０〜７−７の出力は、“Ｌ“レベル
になる。その後、リフレッシュが実施される。

【００６２】このように、メモリセルに２トランジスタ
および１キャパシタ素子によるＤＲＡＭ型セルを用いて
マルチポートメモリが構成できるので、メモリセルの面
積を小型化してチップサイズを縮小することが可能とな
る。また、リード番地選択回路によって選択された番地
のみでリード動作が行われるので、低消費電力化が可能
となる。

【００６３】実施の形態２．図４は、この発明の実施の
形態２であるマルチポートメモリの構成を示すブロック
図である。なお、図４では、図１に示した構成と同等な
いしは同一である構成部分には同一の符号が付されてい
る。ここでは、実施の形態２に関わる部分を中心に説明
する。

【００６４】図４に示すように、実施の形態２によるマ
ルチポートメモリは、実施の形態１（図１）に示した構
成において、リード番地選択回路３を削除した構成とな
っている。それに伴い、リードビット選択線ＲＢＳが削
除され、メモリセル１における０ｂｉｔ目のメモリセル
１−０から７ｂｉｔ目のメモリセル１−７では、ＮＭＯ
Ｓトランジスタ１１のゲート電極がリードワード選択線
ＲＷＳに直接接続されている。

【００６５】以上の構成において、ライト動作は、実施
の形態１と同様に行われる。すなわち、プリチャージ実
施後の“Ｈ”レベルデータと“Ｌ”レベルデータのライ
ト時では、ライトワード選択線ＷＷＳとライトビット選
択線ＷＢＳの交差した番地、図１の例で言えば、ｎ番地
（メモリセル１）が選択されると、選択されたｎ番地に
おいて、ライト番地選択回路２が所定期間だけ出力を
“Ｈ”レベルにする。その結果、当該メモリセル１内で
のみ通用するライトワード線ＷＷが所定期間だけ活性化
され、いわばゲートが開く。これによって、ＮＭＯＳト
ランジスタ１０がオン動作を行うので、ライトビット線
ＷＢＬ＜０＞〜ＷＢＬ＜７＞に与えた“Ｈ”レベルデー
タまたは“Ｌ”レベルデータが、ライトドライバ６−０
〜６−７によってメモリセル１−０〜１−７内の蓄積ノ
ードにライトされる。

【００６６】また、リード時では、まず、ＰＭＯＳトラ
ンジスタ１７−０〜１７−７をオン動作をさせてリード
ビット線（ＲＢＬ＜０＞〜ＲＢＬ＜７＞）をプリチャー
ジし、“Ｈ”レベルにしておく。その後、リードワード
選択線ＲＷＳによってＮＭＯＳトランジスタ１１がオン
動作を行い、行方向の全ての番地が選択されるが、当該
選択されたｎ番地に対応するセンスアンプ回路７−０〜
７−７に対応するリードビット線ＲＢＬ＜０＞〜ＲＢＬ
＜７＞が活性化される。同時に、センスアンプイネーブ
ル回路５−０〜５−７によってセンスアンプ回路７−０
〜７−７が活性化され、メモリセル１内の蓄積ノードが
保持するデータが外部へのリードビット線ＲＢＬ＜０＞
〜ＲＢＬ＜７＞に出力される。

【００６７】このとき、メモリセル１内の蓄積ノードが
“Ｈ”レベルデータを保持している場合は、リードビッ
ト線（ＲＢＬ＜０＞〜ＲＢＬ＜７＞）のプリチャージ電
位と同じであるので、ＮＭＯＳトランジスタ１１がオン
動作を行ってもデータ破壊は起こらず、蓄積ノードに
は、“Ｈ”レベルデータがそのまま保持される。したが
って、センスアンプ回路７−０〜７−７から外部へのリ
ードビット線ＲＢＬ＜０＞〜ＲＢＬ＜７＞に“Ｈ”レベ
ルデータが出力される。リフレッシュ回路４−０〜４−
７は、センスアンプ回路７−０〜７−７の出力が“Ｈ”
レベルであるので、ＯＦＦ動作状態を維持する。

【００６８】一方、メモリセル１内の蓄積ノードが
“Ｌ”レベルデータを保持している場合は、ＮＭＯＳト
ランジスタ１１がオン動作を行うと、リードビット線
（ＲＢＬ＜０＞〜ＲＢＬ＜７＞）のプリチャージ電位が
“Ｈ”レベルであるので、メモリセル１内の蓄積ノード
の電位が“Ｈ”レベル側にシフトし、リードビット線
（ＲＢＬ＜０＞〜ＲＢＬ＜７＞）の電位が“Ｌ”レベル
側にシフトし、双方の電位が一致したところで電位変化
が止まる。つまり、メモリセル１内の蓄積ノードが
“Ｌ”レベルデータを保持している場合には、リードワ
ード線ＲＷが開き、ＮＭＯＳトランジスタ１１がオン動
作を行うと、その保持データは破壊される。

【００６９】そこで、センスアンプ回路７−０〜７−７
から外部へのリードビット線ＲＢＬ＜０＞〜ＲＢＬ＜７
＞に“Ｌ”レベルデータが出力されると、センスアンプ
イネーブル信号が“Ｌ”レベルになるのに応答してリフ
レッシュ回路４−０〜４−７がオン動作を行い、リード
ビット線（ＲＢＬ＜０＞〜ＲＢＬ＜７＞）を介してメモ
リセル１内の蓄積ノードに再度“Ｌ”レベルデータをラ
イトすることが行われる。これにより、一度破壊された
メモリセル内の“Ｌ”レベルデータを復活させ得るの
で、“Ｌ”レベルデータも“Ｈ”レベルデータと同様に
何回でも正しくリードできることになる。

【００７０】このように、実施の形態２によれば、実施
の形態１で示したリード番地選択回路を削除しても、正
しくリード動作が行える。したがって、実施の形態１と
同様に、メモリセルの面積を小型化し、チップサイズを
縮小することが可能となる。加えて、リード番地選択回
路を削除できた分、実施の形態１よりも一層、チップサ
イズの小型化が図れるようになる。

【００７１】実施の形態３．図５は、この発明の実施の
形態３であるマルチポートメモリの構成を示すブロック
図である。なお、図５では、図１に示した構成と同等な
いしは同一である構成部分には同一の符号が付されてい
る。ここでは、実施の形態３に関わる部分を中心に説明
する。

【００７２】図５に示すように、実施の形態３によるマ
ルチポートメモリは、実施の形態１（図１）に示した構
成において、ライト番地選択回路２がＮＯＲ回路からな
るライト番地選択回路５１で構成され、リード番地選択
回路３がＮＯＲ回路からなるリード番地選択回路５２で
構成されている。

【００７３】ライト番地選択回路５１では、ライトワー
ド選択線ＷＷＳがＮＯＲ回路の一方の入力となり、ライ
トビット選択線ＷＢＳがＮＯＲ回路の他方の入力とな
り、ライトワード線ＷＷがＮＯＲ回路の出力端に接続さ
れる。また、リード番地選択回路５２では、リードワー
ド選択線ＲＷＳがＮＯＲ回路の一方の入力となり、リー
ドビット選択線ＲＢＳがＮＯＲ回路の他方の入力とな
り、リードワード線ＲＷがＮＯＲ回路の出力端に接続さ
れる。

【００７４】この構成によれば、実施の形態１と同様の
作用・効果が得られる。したがって、実施の形態３によ
れば、実施の形態１と同様に、メモリセルの面積を小型
化し、チップサイズを縮小することが可能となる。ま
た、リード番地選択回路によって選択された番地のみで
リード動作が行われるので、低消費電力化が可能とな
る。

【００７５】実施の形態４．図６は、この発明の実施の
形態４であるマルチポートメモリの構成を示すブロック
図である。なお、図６では、図５に示した構成と同等な
いしは同一である構成部分には同一の符号が付されてい
る。ここでは、実施の形態４に関わる部分を中心に説明
する。

【００７６】図６に示すように、実施の形態４によるマ
ルチポートメモリは、実施の形態３（図５）に示した構
成において、リード番地選択回路５２を削除した構成に
なっている。それに伴い、リードビット選択線ＲＢＳが
削除され、メモリセル１における０ｂｉｔ目のメモリセ
ル１−０から７ｂｉｔ目のメモリセル１−７では、ＮＭ
ＯＳトランジスタ１１のゲート電極がリードワード選択
線ＲＷＳに直接接続されている。

【００７７】この構成によれば、実施の形態３で示した
リード番地選択回路を削除しても、正しくリード動作が
行える。したがって、実施の形態４によれば、実施の形
態２と同様に、チップサイズの縮小化が図れるのに加え
て、リード番地選択回路を削除できた分、一層、チップ
サイズの小型化が図れるようになる。

【００７８】実施の形態５．図７は、この発明の実施の
形態５であるマルチポートメモリの構成を示すブロック
図である。なお、図７では、図４に示した構成と同等な
いしは同一である構成部分には同一の符号が付されてい
る。ここでは、実施の形態５に関わる部分を中心に説明
する。

【００７９】図７に示すように、実施の形態５によるマ
ルチポートメモリは、実施の形態２（図４）に示した構
成において、センスアンプイネーブル回路５−０〜５−
７がＮＭＯＳトランジスタ７１−０〜７１−７を備える
センスアンプイネーブル回路７１で構成されている。Ｎ
ＭＯＳトランジスタ７１−０〜７１−７は、センスアン
プ回路７−０〜７−７の入力端に接続されるリードビッ
ト線（ＲＢＬ＜０＞〜ＲＢＬ＜７＞）に介挿され、ゲー
ト電極にセンスアンプイネーブル信号が接続されてい
る。

【００８０】すなわち、センスアンプイネーブル信号が
“Ｈ”レベルのとき、ＮＭＯＳトランジスタ７１−０〜
７１−７は、ＯＮ動作を行い、リードビット線（ＲＢＬ
＜０＞〜ＲＢＬ＜７＞）に送出されたデータビット信号
がセンスアンプ回路７−０〜７−７にて増幅され、外部
へのリードビット線ＲＢＬ＜０＞〜ＲＢＬ＜７＞に送出
される。

【００８１】この構成によれば、実施の形態２と同様の
作用・効果が得られる。したがって、実施の形態５によ
れば、メモリセルの面積を小型化し、チップサイズを縮
小することが可能となる。なお、実施の形態５では、実
施の形態２への適用例を示したが、実施の形態１にも同
様に適用できることは言うまでもない。

【００８２】実施の形態６．図８は、この発明の実施の
形態６であるマルチポートメモリの構成を示すブロック
図である。なお、図８では、図４に示した構成と同等な
いしは同一である構成部分には同一の符号が付されてい
る。ここでは、実施の形態６に関わる部分を中心に説明
する。

【００８３】図８に示すように、実施の形態６によるマ
ルチポートメモリは、実施の形態２（図４）に示した構
成において、リフレッシュ回路４−０〜４−７がリフレ
ッシュ回路８１として構成されている。リフレッシュ回
路８１は、論理ゲート８−０〜８−７とＮＭＯＳトラン
ジスタ９−０〜９−７とを備えている。

【００８４】論理ゲート８−０〜８−７は、一方の入力
端にセンスアンプイネーブル信号が入力され、他方の入
力端にセンスアンプ回路７−０〜７−７の出力信号が入
力される。すなわち、論理ゲート８−０〜８−７は、セ
ンスアンプイネーブル信号が“Ｌ”レベルで、センスア
ンプ回路７−０〜７−７の出力が“Ｌ”レベルのときに
活性化され、出力端を“Ｈ”レベル（リフレッシュイネ
ーブル信号）にする。

【００８５】ＮＭＯＳトランジスタ９−０〜９−７は、
接地とリードビット線（ＲＢＬ＜０＞〜ＲＢＬ＜７＞）
との間に接続され、ゲート電極に論理ゲート８−０〜８
−７の出力端が接続されている。すなわち、ＮＭＯＳト
ランジスタ９−０〜９−７は、論理ゲート８−０〜８−
７の出力をリフレッシュイネーブル信号として受けて、
オン動作を行い、リードビット線（ＲＢＬ＜０＞〜ＲＢ
Ｌ＜７＞）の電荷を接地側に放電させ、“Ｌ”レベルに
引き込む動作を行う。

【００８６】その結果、メモリセル１の蓄積ノードに
“Ｌ”レベルデータがライトされる。センスアンプイネ
ーブル信号は、リードする番地のみで“Ｈ”レベルとな
る信号であり、その後“Ｌ”レベルとなるタイミングで
リフレッシュ動作が行われるので、選択した番地で確実
にリフレッシュ動作が行えることになる。

【００８７】この構成によれば、実施の形態２と同様の
作用・効果が得られる。したがって、実施の形態６によ
れば、メモリセルの面積を小型化し、チップサイズを縮
小することが可能となる。なお、実施の形態６では、実
施の形態２への適用例を示したが、実施の形態１にも同
様に適用できることは言うまでもない。

【００８８】

【発明の効果】以上説明したように、この発明によれ
ば、メモリセルは、２つのＮＭＯＳトランジスタと１つ
のキャパシタ素子によるダイナミック型記憶セルで構成
される。ライト時では、データワードの書き込みを指令
するライトワード選択信号とデータビットの書き込みを
指令するライトビット選択信号とによって選択された番
地におけるライト番地選択回路によってライト用の第１
ＮＭＯＳトランジスタがオン動作を行い、蓄積ノードに
ライトする動作が行われる。リード時では、プリチャー
ジ回路によってリードビット線をプリチャージしてお
く。データワードの読み出しを指令するリードワード選
択信号によってリード用の第２ＮＭＯＳトランジスタが
オン動作を行い、行方向の全ての番地が選択されるが、
活性化されたリードビット線で選択された番地におい
て、センスアンプイネーブル回路によってセンスアンプ
回路が活性化され、蓄積ノードに保持されるデータビッ
トをリードする動作が行われる。蓄積ノードが高レベル
であるときは、データ破壊を生ずることなくそのまま読
み出される。蓄積ノードが低レベルであるときは、リー
ドビット線がプリチャージによって高レベルになってい
るので、互いの電位が平衡するように電位レベルが変化
する。すなわち、データ破壊が生ずる。そこで、センス
アンプ回路が低レベルを出力すると、前記センスアンプ
イネーブル信号が低レベルである期間においてリフレッ
シュ回路がリフレッシュ動作し、蓄積ノードに低レベル
をライトすることが行われ、低レベルデータビットが復
活する。このように記憶セルは２トランジスタおよび１
キャパシタ素子によるダイナミック型記憶セルで構成さ
れるが、ライトとリードが互いに独立して行えるマルチ
ポートメモリが得られる。したがって、記憶セルの面積
を３トランジスタおよび１キャパシタ素子によるダイナ
ミック型記憶セルよりも小さくすることができ、チップ
サイズの縮小化が可能になる。

【００８９】つぎの発明によれば、上記の発明におい
て、リード時では、データワードの読み出しを指令する
リードワード選択信号とデータビットの読み出しを指令
するリードビット選択信号とによって選択された番地に
おけるリード番地選択回路によってリード用の第２ＮＭ
ＯＳトランジスタがオン動作を行い、センスアンプイネ
ーブル回路によってセンスアンプ回路が活性化され、蓄
積ノードに保持されるデータビットをリードする動作が
行われる。したがって、リード時では、リード番地選択
回路が選択した番地のみにてリード動作が行われるの
で、省電力化が図れる。

【００９０】つぎの発明によれば、上記の発明におい
て、前記ライト番地選択回路と前記リード番地選択回路
は、それぞれ２入力のＮＯＲ回路で構成することができ
る。

【００９１】つぎの発明によれば、上記の発明におい
て、前記センスアンプイネーブル回路では、前記センス
アンプイネーブル信号が高レベルとなると、前記リード
ビット線の途中に介挿されているＮＭＯＳトランジスタ
がオン動作を行い、前記リードビット線と前記センスア
ンプ回路の入力端とを接続する。その結果、前記リード
ビット線の電位レベルが前記センスアンプ回路にて増幅
され、高レベルと低レベルのデータビットに対応した信
号が出力される。したがって、センスアンプ回路を制御
するセンスアンプイネーブル回路を簡素な構成とするこ
とができる。

【００９２】つぎの発明によれば、上記の発明におい
て、前記リフレッシュ回路では、論理ゲートが、前記セ
ンスアンプ回路の出力レベルが低レベルとなり、前記セ
ンスアンプイネーブル信号が低レベルになると、ＮＭＯ
Ｓトランジスタがオン動作を行い、前記リードビット線
と接地との間を接続する。これによって、蓄積ノードに
低レベルをライトすることが行えるので、低レベルデー
タビットを復活することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１であるマルチポート
メモリの構成を示すブロック図である。

【図２】 図１に示すマルチポートメモリでのライト、
リードの動作を説明する図である。

【図３】 図１に示すマルチポートメモリでの“Ｌ”レ
ベルデータのリード動作を説明するタイミング図であ
る。

【図４】 この発明の実施の形態２であるマルチポート
メモリの構成を示すブロック図である。

【図５】 この発明の実施の形態３であるマルチポート
メモリの構成を示すブロック図である。

【図６】 この発明の実施の形態４であるマルチポート
メモリの構成を示すブロック図である。

【図７】 この発明の実施の形態５であるマルチポート
メモリの構成を示すブロック図である。

【図８】 この発明の実施の形態６であるマルチポート
メモリの構成を示すブロック図である。

【図９】 ＦＩＦＯメモリの一般的な構成を示すブロッ
ク図である。

【図１０】 ３トランジスタおよび１キャパシタ素子に
よるＤＲＡＭ型ＦＩＦＯメモリの１番地分のメモリセル
および周辺回路の構成を示すブロック図である。

【図１１】 ８トランジスタによるＳＲＡＭ型ＦＩＦＯ
メモリの１番地分のメモリセルおよび周辺回路の構成を
示すブロック図である。

【符号の説明】

１ ｎ番地のメモリセル、１−０〜１−７ ２トランジ
スタおよび１キャパシタ素子によるＤＲＡＭ型メモリセ
ル、２，５１ ライト番地選択回路、３，５２リード番
地選択回路、４−０〜４−７，８１ リフレッシュ回
路、５−０〜５−７，７１ センスアンプイネーブル回
路、６−０〜６−７ ライトドライバ、７−０〜７−７
センスアンプ回路、１０，１１ ＮＭＯＳトランジス
タ、１２キャパシタ素子、ＷＷＳ ライトワード選択
線、ＷＢＳ ライトビット選択線、ＲＷＳ リードワー
ド選択線、ＲＢＳ リードビット選択線、ＷＢＬ ライ
トビット線、ＲＢＬ リードビット線、ＷＷ ライトワ
ード線、ＲＷ リードワード線。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 蓄積ノードを形成する１つのキャパシタ
   素子と、ゲート電極が書き込み選択端子としてライトワ
   ード線に接続され、一方の信号電極が前記キャパシタ素
   子の蓄積ノードに接続され、他方の信号電極がデータビ
   ットの書き込みを行うライトビット線に接続される第１
   ＮＭＯＳトランジスタと、ゲート電極が読み出し選択端
   子としてデータワードの読み出しを指令するリードワー
   ド選択信号線に接続され、一方の信号電極が前記キャパ
   シタ素子の蓄積ノードに接続され、他方の信号電極がデ
   ータビットの読み出しを行うリードビット線に接続され
   る第２ＮＭＯＳトランジスタとで構成されるダイナミッ
   ク型記憶セルと、 データワードの書き込みを指令するライトワード選択信
   号とデータビットの書き込みを指令するライトビット選
   択信号とによって選択されたとき、前記ライトワード線
   を活性化するライト番地選択回路と、 前記リードビット線に出力されるデータビット信号を増
   幅するセンスアンプ回路と、 前記リードワード線の活性化に応答して高レベルになる
   センスアンプイネーブル信号に従い対応する前記センス
   アンプ回路をイネーブルにするセンスアンプイネーブル
   回路と、 前記センスアンプの出力が低レベルのとき、前記センス
   アンプイネーブル信号が低レベルである期間において前
   記リードビット線を介して前記ダイナミック型記憶セル
   に対して再度低レベルデータビットの書き込みを行うリ
   フレッシュ回路と、 前記ライトビット線および前記リードビット線をそれぞ
   れプリチャージするプリチャージ回路と、 を備えたことを特徴とするマルチポートメモリ回路。
2. 【請求項２】 前記ダイナミック型記憶セルにおける第
   ２ＮＭＯＳトランジスタのゲート電極は読み出し選択端
   子としてリードワード線に接続され、 データワードの読み出しを指令するリードワード選択信
   号とデータビットの読み出しを指令するリードビット選
   択信号とによって選択されたとき、前記リードワード線
   を活性化するリード番地選択回路、 を備えたことを特徴とする請求項１に記載のマルチポー
   トメモリ回路。
3. 【請求項３】 前記ライト番地選択回路と前記リード番
   地選択回路は、 それぞれ、２入力のＮＯＲ回路、 を備えたことを特徴とする請求項１または２に記載のマ
   ルチポートメモリ回路。
4. 【請求項４】 前記センスアンプイネーブル回路は、 前記リードビット線の途中に介挿され、前記センスアン
   プイネーブル信号が高レベルのときにオン動作を行い、
   前記リードビット線と前記センスアンプ回路の入力端と
   を接続するＮＭＯＳトランジスタ、 を備えたことを特徴とする請求項１〜３のいずれか一つ
   に記載のマルチポートメモリ回路。
5. 【請求項５】 前記リフレッシュ回路は、 前記センスアンプ回路の出力レベルが低レベルで、前記
   センスアンプイネーブル信号が低レベルのときに出力を
   高レベルにする論理ゲートと、 前記論理ゲートの出力が高レベルである期間内オン動作
   を行い、前記リードビット線と接地との間を接続するＮ
   ＭＯＳトランジスタと、 を備えたことを特徴とする請求項１〜４のいずれか一つ
   に記載のマルチポートメモリ回路。