JP4879172B2 - 半導体記憶装置、及びそれを搭載した半導体集積回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 65
- 239000003990 capacitor Substances 0.000 claims description 91
- 238000012545 processing Methods 0.000 claims description 9
- 230000006870 function Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000007246 mechanism Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000003915 cell function Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000009499 grossing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- G11C—STATIC STORES
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C11/4076—Timing circuits
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- G11C5/00—Details of stores covered by group G11C11/00
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- G11C8/00—Arrangements for selecting an address in a digital store
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Description
【0001】
本発明は、半導体記憶装置に関し、特に半導体集積回路に搭載された半導体記憶装置に関する。
【背景技術】
【0002】
ダイナミック型半導体記憶装置(DRAM)は高集積化や大容量化が容易である。近年では、ロジック回路と同じチップに集積化されたDRAM(混載DRAM)の利用が一般化している。混載DRAMは特にデータ転送速度が高いので、大量データの高速演算や通信を行うシステムLSI(例えばグラフィックスLSI)に適している。一方、混載DRAMは通常のDRAMよりプロセスが複雑である。DRAM混載プロセスを簡素化するための従来の技術としては例えば次のようなものが知られている(例えば、特許文献1参照)。この従来の技術によるDRAMでは、メモリセルアレイの一部でメモリセルのキャパシタが以下のようにバイパスコンデンサ(平滑容量)に転用される(図2参照)。複数のビット線206、207、208の接続端子Bi+1、Bi、Bi−1が電源ラインVDDに接続される。一方、ワード線203、204の接続端子Wi、Wi+1が所定の電位VWLに維持される。その電位VWLは、各メモリセルに含まれているトランスファーゲート201をオン状態に維持する。その結果、各メモリセルのキャパシタ202がトランスファーゲート201とビット線206、207、又は208とを介して電源ラインVDDに接続される。こうして、各メモリセルのキャパシタ201が、電源ラインVDDとグランドとの間に付加されたバイパスコンデンサとして働き、電源ラインVDDの電位変化を抑制する。バイパスコンデンサとして通常利用されるMOSトランジスタの層間容量や配線間容量と比べ、メモリセルのキャパシタは一般に素子面積に対する容量の比が高い。それ故、小面積でかつ大規模な平滑容量を確保したまま、DRAM混載プロセスからバイパスコンデンサのプロセスを省略可能である。
【特許文献1】
特開2003−332532号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
上記のような従来のDRAMでは、バイパスコンデンサとして使用されるメモリセルに接続されたビット線とワード線との各電位が固定されているので、それらのメモリセルが元のメモリ機能(ビット情報を記憶する能力)を完全に失う。すなわち、バイパスコンデンサとして使用されるメモリセルの総数が一定で、かつ不変である。一方、DRAMに含まれているメモリセルのうち、ビット情報の記憶に実際に利用されるものの数は一般に、アプリケーション、環境、及び動作状態に応じて変動する。従って、メモリセルの利用効率を更に上昇させ、DRAMの更に実効的な小面積化を達成するには、バイパスコンデンサとして利用されるメモリセルの数を、アプリケーションから要求される性能、環境、及びメモリの使用状況に応じて動的に変更すべきである。
本発明は、バイパスコンデンサとして使用されるメモリセルの数を動的に変更可能な半導体記憶装置の提供を目的とする。
【課題を解決するための手段】
【0004】
本発明による半導体記憶装置は、メモリセルのキャパシタを電源ラインに接続でき、かつ遮断できる。それにより、電源ラインに接続されてバイパスコンデンサとして利用されるキャパシタの数が変更可能である。好ましくは、その半導体記憶装置が、
並置された複数のビット線、
ビット線と交わる方向に並置された複数のワード線、
ワード線の一つによって制御され、上記のキャパシタの一つをビット線の一つに接続する第1のトランジスタ、
そのキャパシタを電源ラインに接続する第2のトランジスタ、及び、
第2のトランジスタを制御するセレクタ信号線、を有する。更に好ましくは、所定数の第2のトランジスタが同じセレクタ信号線によって制御される。セレクタ信号線は好ましくは、所定数のワード線に対して一つずつ設けられている。その他に、第2のトランジスタに接続された電源ラインが、所定数のビット線又はワード線に接続されたメモリセルのグループごとに異なっていても良い。
【0005】
本発明による半導体記憶装置は第2のトランジスタに代え、ビット線の一つを電源ラインに接続する第3のトランジスタ、を有しても良い。その場合、セレクタ信号線が第3のトランジスタを制御する。好ましくは、所定数の第3のトランジスタが同じセレクタ信号線によって制御される。第3のトランジスタが複数のビット線を同じ電源ラインに接続しても良い。
【0006】
本発明による上記の半導体記憶装置では各メモリセルのキャパシタが、第2または第3のトランジスタのオン期間ではバイパスコンデンサとして機能し、第2または第3のトランジスタのオフ期間ではメモリとして機能する。従って、その半導体記憶装置は、ビット情報の記憶には使用されていないメモリセルのキャパシタをバイパスコンデンサとして機能させ、電源ラインの電位変動を抑制できる。更に、第2または第3のトランジスタの各オンオフ状態がセレクタ信号線で制御可能であるので、バイパスコンデンサとして利用されるメモリセルのキャパシタの数が、セル単位、ワード単位、又はブロック単位で、動的に変更可能である。
【0007】
本発明による半導体集積回路は本発明による上記の半導体記憶装置を有し、そのメモリセルのキャパシタのうち、電源ラインに接続されるものの数を、処理に応じて変更する。好ましくは、その半導体集積回路が、
所定のアプリケーションを実行するロジック回路部(好ましくはCPU)、及び、
ロジック回路部からの命令に従って上記の半導体記憶装置を制御し、特に電源ラインに接続されるキャパシタの数を処理に応じて変更するメモリ制御部、
を更に有する。好ましくは、メモリ制御部がセレクタ信号線を処理に応じて制御する。その他に、その半導体記憶装置が、セレクタ信号線を制御するレジスタ、を更に含み、メモリ制御部がそのレジスタを処理に応じて制御しても良い。
【0008】
本発明による上記の半導体集積回路は、上記の半導体記憶装置のメモリセルに含まれているキャパシタのうち、ビット情報の記憶に使用されていないものを電源ラインに接続してバイパスコンデンサとして機能させ、電源ラインの電位変動を抑制する。その半導体集積回路は特に、セレクタ信号線を直接、又は上記のレジスタで制御可能である。従って、バイパスコンデンサとして利用されるメモリセルのキャパシタの数が、好ましくは、アプリケーションから要求される性能、環境、及びメモリの使用状況に応じ、任意の単位で動的に変更可能である。
【発明の効果】
【0009】
本発明による半導体集積回路は上記の通り、搭載された半導体記憶装置のメモリセルに含まれているキャパシタのうち、バイパスコンデンサとして利用されるものの数を動的に変更可能である。従って、その半導体記憶装置では、従来の半導体集積回路に搭載される半導体記憶装置と比べ、メモリセルの利用効率の更なる向上が容易であるので、更なる実効的な小面積化が達成可能である。その上、アプリケーションや環境が半導体記憶装置に対して与える制約が比較的緩いので、本発明による上記の半導体集積回路は設計の柔軟性が高い。こうして、本発明による半導体集積回路は、電源の電位変動を効果的に抑制できるので、特に高速動作の必要なデジタルTV用システムLSIとして有用である。また、本発明による半導体記憶装置は、高速アクセスの可能なDRAMへの応用に有利である。
【発明を実施するための最良の形態】
【0011】
以下、本発明の最良の実施形態について、図面を参照しつつ説明する。
《実施形態1》
本発明の実施形態1による半導体集積回路100は好ましくはシステムLSIであり、電源ライン120、ロジック回路部401、メモリ制御部402、及び半導体記憶装置(以下、メモリコア部という)410を有する(図4参照)。電源ライン120は一定の電源電位VDDに維持され、半導体集積回路100内の各部に電力を供給する。ロジック回路部401は好ましくはCPUであり、内部バスで半導体集積回路100内の各部と接続されている。ロジック回路部401は様々なプログラム(図5参照)を実行し、半導体集積回路100内の各部の動作を制御する。
【0012】
メモリ制御部402は、内部バスでは特にメモリコア部410に接続され、外部バスでは半導体集積回路100の外に配置された外部メモリMに接続されている(図4参照)。外部メモリMは好ましくはDDR−SDRAM又はSRAMである。メモリ制御部402はロジック回路部401からの命令に従い、外部メモリMやメモリコア部410を直接制御する。メモリ制御部402は特にメモリコア部410に対して所定の信号群(アドレスADR、ロウアドレスストローブRAS、カラムアドレスストローブCAS、及びライトイネーブルWE)を与え、メモリ制御部402とメモリコア部410との間で交換されるデータDATAを制御する。メモリ制御部402とメモリコア部410との間には更に、複数のセレクタ信号線421、422、423、424が接続されている。
【0013】
メモリコア部410は好ましくはDRAMであり、複数(図4では四つ)のメモリブロック411、412、413、414から構成される(図4参照)。各メモリブロック411〜414は電源ライン120とセレクタ信号線421〜424とに接続されている。メモリ制御部402によりセレクタ信号線421〜424のいずれかがアクティブであるとき、そのセレクタ信号線に接続されたメモリブロックでは所定数のメモリセルのキャパシタが電源ライン120に接続され、バイパスコンデンサとして利用される。一方、アクティブではないセレクタ信号線421〜424に接続されたメモリブロックでは各メモリセルのキャパシタが電源ライン120から分離され、メモリとしてビット情報を記憶する。
【0014】
本発明の実施形態1によるメモリブロックは好ましくは、メモリセル104、ワード線110、112、…、ビット線114、115、116、…、及びセレクタ信号線111、113、…を有する(図1参照)。メモリセル104は好ましくは格子状に配列され、メモリセルアレイを構成している。ワード線110、112、…はメモリセル104の間を横方向(メモリセルアレイの行方向)に延び、ビット線114、115、…はメモリセル104の間を縦方向(メモリセルアレイの列方向)に延びている。セレクタ信号線111、113、…は各ワード線110、112、…に一つずつ並置され、メモリセル104の間を行方向に延びている。特に、隣接するワード線110とセレクタ信号線111との対では各状態が互いに逆に維持される。すなわち、いずれか一方がアクティブであるときは常に、他方がアクティブではない。メモリブロック内では更に、電源ライン120が複数の枝に分岐し、各枝が各ビット線110、112、…に並置され、メモリセル104の間を列方向に延びている。
【0015】
各メモリセル104は、第1のトランジスタ101、キャパシタ102、及び第2のトランジスタ103を含む(図1参照)。第1のトランジスタ101は好ましくはMOSFETであり、ゲートが最も近いワード線110に接続され、ソースが最も近いビット線114に接続され、ドレインがキャパシタ102の一端に接続されている。キャパシタ102の他端は接地されている。第2のトランジスタ103は好ましくはMOSFETであり、ゲートが最も近いセレクタ信号線111に接続され、ソースが最も近い電源ライン120の枝に接続され、ドレインがキャパシタ102の一端に接続されている。すなわち、行方向に並んだメモリセル104では、第1のトランジスタ101のゲートが同じワード線110に接続され、第2のトランジスタ103のゲートが同じセレクタ信号線111に接続されている。一方、列方向に並んだメモリセル104では、第1のトランジスタ101のソースが同じビット線114に接続され、第2のトランジスタ103のソースが電源ライン120の同じ枝に接続されている。
【0016】
セレクタ信号線の一つ111がアクティブではないとき、そのセレクタ信号線111に接続された第2のトランジスタ103(すなわち、メモリセルアレイの一行に含まれているメモリセル104の第2のトランジスタ103)がオフ状態に維持される。従って、メモリセルアレイのその一行に含まれているメモリセル104では、対応するワード線110を用いた第1のトランジスタ101のオンオフ制御により、キャパシタ102がメモリとして機能する。すなわち、そのワード線110がアクティブであるとき、ビット線114とキャパシタ102とが導通する。キャパシタ102に蓄積された電荷によりビット線114の電圧レベルが変化するときは、その変化からキャパシタ102に記憶されたビット情報が読み出される。一方、ビット線114がプリチャージされているときはキャパシタ102が充電され、ビット線114の電圧レベルに応じたビット情報がキャパシタ102に記憶される。
【0017】
上記のセレクタ信号線111がアクティブであるとき、そのセレクタ信号線111に接続された第2のトランジスタ103がオン状態に維持される。従って、メモリセルアレイの一行に含まれているメモリセル104ではキャパシタ102が電源ライン120に接続され、第1のトランジスタ101のオンオフ状態やビット線114の状態に関わらず、バイパスコンデンサとして機能する。それにより、電源ライン120の電位変動が抑制される。
こうして、本発明の実施形態1によるメモリブロックでは、各メモリセルのキャパシタ102が各セレクタ信号線111、113、…の状態に応じ、メモリとしてもバイパスコンデンサとしても機能する。特に、バイパスコンデンサとして利用されるキャパシタの数がメモリセルアレイの行単位で変更可能である。
【0018】
セレクタ信号線が、図1に示されているものとは別に、複数のワード線ごとに一つずつ設けられても良い。その場合、バイパスコンデンサとして利用されるキャパシタの数が、メモリセルアレイの複数の行を一単位として変更される。その他に、メモリセルアレイの同じ行の中に、第2のトランジスタ103を含むメモリセルと含まないメモリセルとが混在しても良い。それにより、バイパスコンデンサとして利用されるキャパシタの数が、メモリセルアレイの一行に含まれているメモリセルの数より少ない数を一単位として変更可能である。更に、図1に示されている一系統の電源ライン120とは異なり、複数系統の電源ラインが設けられ、メモリセルアレイの所定数の列又は行ごとに別系統の電源ラインが第2のトランジスタ103に接続されても良い。すなわち、第2のトランジスタ103に接続された電源ラインが、所定数のビット線又はワード線に接続されたメモリセルのグループ(すなわち、セル、ワード、又はブロック)ごとに異なる。
【0019】
本発明の実施形態1による半導体集積回路は上記のメモリブロックに含まれているメモリセルのキャパシタのうち、バイパスコンデンサとして利用されるものの数を以下のように調節する。
ロジック回路部401が様々なプログラムを実行する(図5参照)。プログラムには、種々のアプリケーション1、2、3、オペレーティングシステム(OS)4、及びデバイスドライバ5が含まれる。アプリケーション1、2、3はOS4に対し、システムの資源(ロジック回路部401、メモリコア部410、外部メモリM等)の利用を要求する。OS4はシステムの資源を管理し、各アプリケーション1、2、3からの要求に応じて実際に利用されるべきデバイスやメモリ領域を割り振る。デバイスドライバ5はOS4からの指示に従って各デバイス(メモリ制御部402、メモリコア部410、外部メモリM等)を実際に制御する。
【0020】
システムのメモリ空間は、OS4に含まれているメモリ管理機構4Aによって管理される(図5参照)。メモリ管理機構4Aは特に、論理的なメモリ空間の一部をメモリコア部410と外部メモリMとのそれぞれの物理的なメモリ領域に対して割り当て、それぞれの対応関係を管理する。従って、各アプリケーション1、2、3は(原則的には)、メモリコア部410と外部メモリMとの間のハードウェア的な違いに関わらず、システムのメモリ空間の各領域を同等に利用できる。本発明の実施形態1では好ましくは、メモリ管理機構4Aがメモリコア部410について、そのメモリ領域と共に、バイパスコンデンサとして利用されるべきメモリセルの領域(以下、パスコン領域という)を管理する。すなわち、メモリ管理機構4Aが各アプリケーション1、2、3からの要求に応じてメモリ領域及び記憶されたデータを再配置すると共に、パスコン領域を再設定する。それにより、メモリ領域から外されたメモリセルがバイパスコンデンサとして有効に活用される。
こうして、本発明の実施形態1による半導体集積回路では、メモリコア部410に含まれているメモリセルの利用効率が高いので、メモリコア部410の実効的な面積が比較的小さくできる。
【0021】
《実施形態2》
本発明の実施形態2による半導体集積回路は、メモリコア部410に含まれているメモリブロックの内部を除き、本発明の実施形態1による半導体集積回路100と同様に構成されている。それら同様な構成要素の詳細は実施形態1に関する説明及び図4を援用する。
【0022】
メモリブロック320は好ましくは、メモリセル301、ワード線110、112、…、ビット線114、115、116、…、セレクタ信号線310、及び第3のトランジスタ302、303、304、…を有する(図3参照)。メモリセル301は好ましくは格子状に配列され、メモリセルアレイを構成している。ワード線110、112、…はメモリセル301の間を横方向(メモリセルアレイの行方向)に延び、ビット線114、115、…はメモリセル301の間を縦方向(メモリセルアレイの列方向)に延びている。セレクタ信号線310は好ましくは各メモリブロック320に一つずつ含まれ、電源ライン120に並置されている。第3のトランジスタ302、303、304、…は好ましくはMOSFETであり、ゲートが同じセレクタ信号線310に接続され、ソースが同じ電源ライン120に接続され、ドレインがビット線114、115、116、…の一つに接続されている。すなわち、メモリブロック320に含まれている全てのビット線114、115、116、…が第3のトランジスタ302、303、304、…のいずれかを通して同じ電源ライン120に接続されている。各メモリセル301は第1のトランジスタ101とキャパシタ102とを含む。第1のトランジスタ101は好ましくはMOSFETであり、ゲートが最も近いワード線110に接続され、ソースが最も近いビット線114に接続され、ドレインがキャパシタ102の一端に接続されている。キャパシタ102の他端は接地されている。
【0023】
セレクタ信号線310がアクティブではないとき、第3のトランジスタ302、303、304、…が全てオフ状態に維持される。従って、メモリブロック320に含まれている全てのメモリセル301では、対応するワード線110、112、…を用いた第1のトランジスタ101のオンオフ制御により、キャパシタ102がメモリとして機能する。一方、セレクタ信号線310がアクティブであるとき、第3のトランジスタ302、303、304が全てオン状態に維持される。従って、ワード線110、112、…のうち、アクティブなものに接続された第1のトランジスタ101により、同じメモリセルのキャパシタ102がビット線114、115、116、…を通して電源ライン120に接続される。それにより、そのキャパシタ102がバイパスコンデンサとして機能し、電源ライン120の電位変動を抑制する。
【0024】
こうして、本発明の実施形態2によるメモリブロック320では実施形態1によるメモリブロックと同様に、各メモリセルのキャパシタ102がセレクタ信号線310とワード線110、112、…との各状態に応じ、メモリとしてもバイパスコンデンサとしても機能する。特に、バイパスコンデンサとして利用されるキャパシタの数がメモリセルアレイの行単位又はメモリブロック単位で変更可能である。本発明の実施形態2によるメモリブロック320では更に実施形態1によるメモリブロックとは異なり、第2のトランジスタ103に代えて第3のトランジスタ302、303、304、…が各ビット線114、115、116、…に一つずつ接続されている。従って、実施形態2では実施形態1より、一つのメモリブロックに含まれるべきトランジスタの総数とセレクタ信号線の本数とがいずれも少ない。更に、個々のメモリセルの構成が従来の構成から変更されなくても良い。ここで、各メモリブロック320に対してパスコン領域が設定されるとき、好ましくは、メモリ制御部402がセレクタ信号線310の各状態を変化させると共に、アクティブにされるべきワード線をメモリコア部410に対して指定する。その他に、セレクタ信号線310がアクティブにされるときは自動的に、好ましくは全てのワード線110、112、…がアクティブにされても良い。
【0025】
第3のトランジスタが、図3に示されているものとは別に、複数のビット線ごとに一つずつ設けられても良い。その場合、バイパスコンデンサとして利用されるキャパシタの数が、メモリセルアレイの一行に含まれているキャパシタの総数より少ない数を一単位として変更される。その他に、図3に示されている一系統の電源ライン120とは異なり、複数系統の電源ラインが設けられ、メモリセルアレイの所定数の列ごとに別系統の電源ラインが第3のトランジスタに接続されても良い。
【0026】
《実施形態3》
本発明の実施形態3による半導体集積回路は、セレクタ信号線とメモリコア部410とを除き、本発明の実施形態1による半導体集積回路100と同様に構成されている。それら同様な構成要素の詳細は実施形態1に関する説明及び図1、4を援用する。
【0027】
本発明の実施形態3による半導体集積回路では実施形態1による半導体集積回路とは異なり、メモリコア部410の内部にレジスタ415が設けられている(図6参照)。更に、メモリ制御部402とメモリコア部410の各メモリブロックとの間に接続されたセレクタ信号線421、422、423、424(図4参照)に代え、レジスタ415と各メモリブロックとの間にセレクタ信号線431、432、433、434が接続されている。メモリ制御部402はレジスタ415に対し、バイパスコンデンサとして利用されるべきメモリセルのキャパシタの数をメモリブロックごとに指定する。ここで、レジスタ415に設定される値が、メモリ領域とパスコン領域との間でのメモリセルの数の比率を表しても良い。メモリコア部410はレジスタ415に設定された値に基づき、セレクタ信号線431、432、433、434の各状態を制御する。それにより、電源ラインに接続されるべきメモリセルのキャパシタの数が、処理や状況に応じて動的に変更される。
【産業上の利用可能性】
【0028】
本発明は半導体集積回路、特にそれに搭載される半導体記憶装置に関し、上記の通り、バイパスコンデンサとして利用されるべきメモリセルのキャパシタの数を動的に変更可能である。このように、本発明は明らかに、産業上利用可能な発明である。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態1による半導体記憶装置を示すブロック図である。
【図2】従来の半導体記憶装置を示すブロック図である。
【図3】本発明の実施形態2による半導体記憶装置を示すブロック図である。
【図4】本発明の実施形態1による半導体集積回路のハードウェア構成を示すブロック図である。
【図5】本発明の実施形態1による半導体集積回路のソフトウェア構成を示すブロック図である。
【図6】本発明の実施形態3による半導体集積回路のハードウェア構成を示すブロック図である。
Claims (9)
- 並置された複数のビット線、前記ビット線と交わる方向に並置された複数のワード線、少なくとも一つのセレクタ信号線、少なくとも一つの電源ライン、及び、複数のメモリセル、を有する半導体記憶装置であり、
前記メモリセルのそれぞれが、
キャパシタ、
前記ワード線の一つによって制御され、前記キャパシタを前記ビット線の一つに接続する第1のトランジスタ、及び、
前記セレクタ信号線によって制御され、前記キャパシタを前記電源ラインに直結する第2のトランジスタ、
を含む、
半導体記憶装置。 - 所定数の前記第2のトランジスタが同じ前記セレクタ信号線によって制御される、
請求項1に記載の半導体記憶装置。 - 前記セレクタ信号線が所定数の前記ワード線に対して一つずつ設けられている、
請求項1に記載の半導体記憶装置。 - 前記第2のトランジスタに接続された前記電源ラインが、所定数の前記ビット線又は前記ワード線に接続された前記メモリセルのグループごとに異なる、
請求項1記載の半導体記憶装置。 - メモリセルのキャパシタを電源ラインに接続でき、かつ遮断できる半導体記憶装置、を有する半導体集積回路であり、前記電源ラインに接続される前記キャパシタの数を処理に応じて変更する半導体集積回路。
- 所定のアプリケーションを実行するロジック回路部、及び、
前記ロジック回路部からの命令に従って前記半導体記憶装置を制御し、特に前記電源ラインに接続される前記キャパシタの数を処理に応じて変更するメモリ制御部、
を更に有する、
請求項5に記載の半導体集積回路。 - 前記半導体記憶装置が、
並置された複数のビット線、
前記ビット線と交わる方向に並置された複数のワード線、
前記ワード線の一つによって制御され、前記キャパシタの一つを前記ビット線の一つに接続する第1のトランジスタ、
前記キャパシタの一つ又は前記ビット線の一つを前記電源ラインに接続する第2のトランジスタ、及び、
前記第2のトランジスタを制御するセレクタ信号線、
を含む、
請求項6に記載の半導体記憶装置。 - 前記メモリ制御部が前記セレクタ信号線を処理に応じて制御する、
請求項7に記載の半導体記憶装置。 - 前記半導体記憶装置が、前記セレクタ信号線を制御するレジスタ、を更に含み、
前記メモリ制御部が前記レジスタを処理に応じて制御する、
請求項7に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007518905A JP4879172B2 (ja) | 2005-06-01 | 2006-05-18 | 半導体記憶装置、及びそれを搭載した半導体集積回路 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005160965 | 2005-06-01 | ||
JP2005160965 | 2005-06-01 | ||
PCT/JP2006/309912 WO2006129488A1 (ja) | 2005-06-01 | 2006-05-18 | 半導体記憶装置、及びそれを搭載した半導体集積回路 |
JP2007518905A JP4879172B2 (ja) | 2005-06-01 | 2006-05-18 | 半導体記憶装置、及びそれを搭載した半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2006129488A1 JPWO2006129488A1 (ja) | 2008-12-25 |
JP4879172B2 true JP4879172B2 (ja) | 2012-02-22 |
Family
ID=37481418
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007518905A Expired - Fee Related JP4879172B2 (ja) | 2005-06-01 | 2006-05-18 | 半導体記憶装置、及びそれを搭載した半導体集積回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20090097301A1 (ja) |
JP (1) | JP4879172B2 (ja) |
KR (1) | KR101218860B1 (ja) |
CN (1) | CN101185141B (ja) |
WO (1) | WO2006129488A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102024491B (zh) * | 2009-09-22 | 2013-07-24 | 无锡华润上华半导体有限公司 | 随机读写存储器及其控制方法 |
WO2011055492A1 (ja) | 2009-11-09 | 2011-05-12 | パナソニック株式会社 | 半導体記憶装置 |
US8780629B2 (en) | 2010-01-15 | 2014-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3082983B2 (ja) * | 1991-11-06 | 2000-09-04 | 住友金属鉱山株式会社 | ニッケル溶液中の銅イオンの除去方法 |
JP3255947B2 (ja) * | 1991-11-12 | 2002-02-12 | 株式会社日立製作所 | 半導体装置 |
JPH06290582A (ja) * | 1993-04-02 | 1994-10-18 | Nec Corp | 半導体記憶装置 |
US5414656A (en) * | 1994-03-23 | 1995-05-09 | Kenney; Donald M. | Low charge consumption memory |
JP3315293B2 (ja) * | 1995-01-05 | 2002-08-19 | 株式会社東芝 | 半導体記憶装置 |
US5640030A (en) * | 1995-05-05 | 1997-06-17 | International Business Machines Corporation | Double dense ferroelectric capacitor cell memory |
JP3592423B2 (ja) * | 1996-01-26 | 2004-11-24 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US5923593A (en) * | 1996-12-17 | 1999-07-13 | Monolithic Systems, Inc. | Multi-port DRAM cell and memory system using same |
JPH1139872A (ja) * | 1997-05-19 | 1999-02-12 | Fujitsu Ltd | ダイナミックram |
US6111802A (en) * | 1997-05-19 | 2000-08-29 | Fujitsu Limited | Semiconductor memory device |
US6028783A (en) * | 1997-11-14 | 2000-02-22 | Ramtron International Corporation | Memory cell configuration for a 1T/1C ferroelectric memory |
JP3169920B2 (ja) * | 1998-12-22 | 2001-05-28 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置、その装置製造方法 |
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US6510093B1 (en) * | 2001-10-18 | 2003-01-21 | International Business Machines Corporation | Method and apparatus for cycle time reduction in a memory system using alternating reference cells and isolated sense lines |
JP2003197769A (ja) * | 2001-12-21 | 2003-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2003257178A (ja) * | 2002-03-06 | 2003-09-12 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
JP2003317469A (ja) * | 2002-04-19 | 2003-11-07 | Mitsubishi Electric Corp | マルチポートメモリ回路 |
JP4125540B2 (ja) * | 2002-05-17 | 2008-07-30 | 松下電器産業株式会社 | 半導体装置 |
JP4770103B2 (ja) * | 2002-08-06 | 2011-09-14 | ソニー株式会社 | 半導体装置 |
US6750497B2 (en) * | 2002-08-22 | 2004-06-15 | Micron Technology, Inc. | High-speed transparent refresh DRAM-based memory cell |
JP4236901B2 (ja) * | 2002-10-23 | 2009-03-11 | Necエレクトロニクス株式会社 | 半導体記憶装置及びその制御方法 |
JP2004265533A (ja) * | 2003-03-03 | 2004-09-24 | Matsushita Electric Ind Co Ltd | 半導体記憶回路 |
JP4439838B2 (ja) * | 2003-05-26 | 2010-03-24 | Necエレクトロニクス株式会社 | 半導体記憶装置及びその制御方法 |
JP3898152B2 (ja) * | 2003-05-27 | 2007-03-28 | ローム株式会社 | 演算機能付き記憶装置および演算記憶方法 |
KR100518581B1 (ko) * | 2003-06-11 | 2005-10-04 | 삼성전자주식회사 | 별도의 기준 전압 발생기 없이 비트 셀 데이터를 출력하는반도체 메모리 장치, 및 그 방법 |
US7209399B2 (en) * | 2004-07-13 | 2007-04-24 | Samsung Electronics Co., Ltd. | Circuit and method of driving bitlines of integrated circuit memory using improved precharge scheme and sense-amplification scheme |
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JP2008004199A (ja) * | 2006-06-23 | 2008-01-10 | Toshiba Corp | 半導体記憶装置 |
-
2006
- 2006-05-18 CN CN2006800187878A patent/CN101185141B/zh not_active Expired - Fee Related
- 2006-05-18 WO PCT/JP2006/309912 patent/WO2006129488A1/ja active Application Filing
- 2006-05-18 US US11/915,816 patent/US20090097301A1/en not_active Abandoned
- 2006-05-18 JP JP2007518905A patent/JP4879172B2/ja not_active Expired - Fee Related
- 2006-05-18 KR KR1020077026995A patent/KR101218860B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
WO2006129488A1 (ja) | 2006-12-07 |
CN101185141A (zh) | 2008-05-21 |
KR20080012302A (ko) | 2008-02-11 |
KR101218860B1 (ko) | 2013-01-07 |
CN101185141B (zh) | 2010-04-21 |
JPWO2006129488A1 (ja) | 2008-12-25 |
US20090097301A1 (en) | 2009-04-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081107 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111108 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111129 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |