WO2006098374A1 - 撮像装置、信号処理装置及び信号処理方法 - Google Patents

撮像装置、信号処理装置及び信号処理方法 Download PDF

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Takashi Nose
Tatsuo Ogaki
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Omron Corporation
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    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction

Definitions

  • Imaging apparatus signal processing apparatus, and signal processing method
  • the present invention relates to an imaging apparatus, and more particularly to an apparatus and method for correcting a pixel signal.
  • the solid-state image sensor includes a CCD image sensor (simply referred to as CCD) and a CMOS type image sensor (hereinafter referred to as CMOS sensor).
  • CCD CCD image sensor
  • CMOS sensor CMOS type image sensor
  • CMOS sensor can be manufactured in one piece using a CMOS process. This reduces the set price.
  • MOSFET MOSFET
  • wiring impedance etc.
  • fixed pattern noise peculiar to CMOS sensors is generated. This leads to deterioration of image quality.
  • JP-A-11-298799 stores variations (offsets) of a plurality of optical sensors constituting an image sensor (solid-state imaging device) as correction data, and adds the correction data to the output value of the optical sensor.
  • a processing device is disclosed in which the output value of each photosensor is corrected and the output values of a plurality of photosensors are made to coincide.
  • the present invention provides an apparatus and method for reducing fixed pattern noise in a low illuminance region due to factors such as dark current.
  • an imaging apparatus is provided.
  • the solid-state imaging unit includes a plurality of image cells, and generates a pixel signal having logarithmic characteristics with respect to an incident light amount incident on each image cell.
  • the first storage unit stores first correction data for correcting the pixel signal.
  • the second storage unit stores second correction data for correcting a pixel signal generated in a low illumination area including at least one image cell having a relatively small amount of incident light.
  • the first correction unit corrects the pixel signal based on the first correction data and generates first pixel data.
  • the second correction means corrects the first pixel data based on the second correction data and generates second pixel data.
  • the second storage unit may include, as the second correction data, a smaller number of tables than the number of image cells.
  • the first correction data includes a table number that associates each image cell with one of a plurality of tables, and an offset value for correcting the pixel signal so that the first pixel data matches between the plurality of image cells. Can be included.
  • the imaging apparatus may further include a determination unit that determines whether or not the first pixel data is included in the low illuminance region.
  • the judging means supplies the first pixel data to the second correcting means when the first pixel data is included in the low illuminance area, and the first pixel data when the first pixel data is not included in the low illuminance area. Is determined as output data of the imaging apparatus.
  • a signal processing device receives the pixel signal of the image cell from the solid-state imaging unit.
  • the first storage unit stores first correction data for correcting the pixel signal.
  • the second storage unit stores second correction data for correcting a pixel signal generated in a low illuminance region including at least one image cell having a relatively small amount of incident light.
  • the first correction means corrects the pixel signal based on the first correction data to generate first pixel data.
  • the second correction means corrects the first pixel data based on the second correction data and generates second pixel data.
  • a method for correcting a pixel signal of an image cell is provided.
  • the pixel signal is corrected based on the first correction data to generate the first pixel data, and in a low illuminance area including at least one image cell having a relatively small amount of incident light.
  • FIG. 1 is a schematic block circuit diagram of an imaging apparatus according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing an example of an image cell included in the imaging circuit of FIG.
  • FIG. 3 is a schematic diagram showing first correction data stored in the correction data table of FIG. [4]
  • Fig. 4 is a characteristic diagram showing the relationship between the amount of incident light (illuminance) in the output signal of the image cell in Fig. 2 and the output voltage.
  • FIG. 5 is a characteristic diagram showing the relationship between the amount of incident light (illuminance) after offset correction in the output signal of FIG. 4 and the output voltage.
  • FIG. 6 is a conceptual diagram showing a variation in output voltage value from an average characteristic value in a low illuminance region of each output signal in FIG.
  • FIG. 7 is a conceptual diagram of fixed pattern noise correction processing by the signal processing device of FIG. 1.
  • FIG. 8 is a schematic block circuit diagram of an imaging apparatus according to a second embodiment of the present invention.
  • FIG. 9 is a flowchart of fixed pattern noise correction processing by the correction processing circuit of FIG. 8. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a schematic block circuit diagram of the imaging apparatus 10.
  • the imaging device 10 includes a solid-state imaging device 11 as a solid-state imaging unit, a signal processing device 12, and an oscillation circuit (OSC) 13.
  • the oscillation circuit 13 generates a clock signal CLK having a predetermined frequency, and supplies the clock signal CLK to the solid-state imaging device 11 and the signal processing device 12.
  • the solid-state imaging device 11 and the signal processing device 12 operate according to the clock signal CLK.
  • the solid-state imaging device 11 includes an imaging circuit 21, an address generation circuit 22, and an AZD conversion (ADC) 23.
  • the imaging circuit 21 includes a plurality of image cells arranged in a matrix. Each image cell is a logarithmic conversion type imaging device, and generates a signal indicating logarithmic characteristics according to the amount of incident light.
  • FIG. 2 is a circuit diagram showing an example of the image cell Ca included in the imaging circuit 21 of FIG.
  • the image cell Ca includes a photo diode PD.
  • the anode of the photo diode PD is connected to the first transistor T1, and the power sword of the photo diode PD is connected to the high potential power source.
  • the first transistor Tl is composed of an N-channel MOS transistor, and the first terminal (source) is connected to the low-potential power supply, and the second terminal (drain) is connected to the photodiode PD.
  • the control terminal (gate) of the first transistor T1 is connected to the drain of the first transistor T1 and the gate of the second transistor T2.
  • the photo diode PD passes a photocurrent according to the amount of incident light, and the first transistor T1 operates in the sub-threshold region by the photocurrent.
  • the first transistor T1 logarithmically converts the voltage applied to the gate, and the converted voltage is applied to the gate of the second transistor T2.
  • the voltage applied to the gate of the second transistor T2 is amplified by the second transistor T2 and the third transistor T3, and the amplified voltage is passed through the fourth transistor T4 turned on by the voltage of the row selection line WL. Supplied to bit line BL.
  • the image cell Ca includes a fifth transistor T5 connected to the reset line RL, and is reset by the potential of the reset line RL.
  • the address generation circuit 22 generates an address signal for sequentially reading signals from a plurality of image cell sources constituting the imaging circuit 21, and supplies the address signal to the imaging circuit 21.
  • the imaging circuit 21 responds to the address signal supplied from the imaging circuit 21 by an image cell at a position corresponding to each address signal (intersection of the row selection line WL and the bit line BL selected by the address signal). A signal having a voltage (or current) corresponding to the photocurrent is generated.
  • the ADC 23 operates in accordance with the clock signal CLK, converts the output signal of the imaging circuit 21 into a digital signal having a predetermined number of bits (for example, 10 bits), and the digital signal is synchronized with the clock signal CLK as a pixel signal. Supplied to the signal processor 12.
  • the signal processing device 12 includes an offset correction calculation circuit 31 as a first correction unit, a low illuminance area error correction determination circuit 32 as a determination unit, a correction data table 33 as a first storage unit, a second storage unit, A low illuminance area error data table 34 and a data length conversion circuit 35 are provided as second correction means.
  • the offset correction calculation circuit 31 adds the correction data read from the correction data table 33 to the pixel signal supplied from the ADC 23, and generates a signal (first pixel data) indicating the addition result. .
  • a plurality of correction data 41 (first correction data) corresponding to each of a plurality of image cells constituting the imaging circuit 21 is stored.
  • each correction data 41 includes a table number 42 and a fixed pattern noise offset (FPN offset) 43.
  • the table number 42 is a value for designating a low illumination area error data table 34 described later.
  • the FPN offset 43 is a value for offsetting the pixel signal, that is, correcting the variation of the pixel signal.
  • FIG. 4 is a characteristic diagram showing the relationship between the amount of incident light (illuminance) and the output voltage in the output signal (ie, pixel signal) of each image cell Ca.
  • the output signal of the image cell Ca has a logarithmic characteristic as a whole. Specifically, in high illuminance areas where the amount of incident light is relatively large, the output signal has a substantially linear characteristic (incident light quantity output voltage characteristics), and in low illuminance areas where the amount of incident light is relatively small. Has the characteristics of a predetermined function.
  • the FPN offset 43 is correction data for making the voltages of a plurality of output signals coincide with each other in a linear portion of the output signal, that is, in a high illuminance region.
  • the offset correction calculation circuit 31 adds the FPN offset 43 read from the correction data table 33 to the pixel signal corresponding to each image cell Ca, and generates a signal indicating the addition result.
  • FIG. 5 is a characteristic diagram showing the relationship between the amount of incident light (illuminance) and the output voltage in each output signal after the offset correction by the offset correction arithmetic circuit 31. As shown in FIG. 5, the voltage of each output signal after offset correction is substantially the same in the high illuminance region.
  • each output signal after offset correction varies in a low illuminance region. Therefore, it is necessary to correct the output signal even in this low illuminance region so that the voltage of the output signal substantially matches.
  • FIG. 6 is a conceptual diagram showing the variation of each output signal value from this average characteristic value (average value).
  • each table created is stored in the low illuminance area error data table 34 in association with the image cell Ca.
  • the number of tables stored in the data table 34 is smaller than the number of image cells Ca included in the imaging circuit 21.
  • Each table stores data of one curve, and the correspondence between the table and the image cell Ca is represented by table number 42.
  • the output signal value is replaced with the value of the table associated with the image cell Ca, thereby outputting the output signal in the low illuminance area.
  • the value is corrected.
  • the low illuminance area error correction determination circuit 32 determines whether or not dark current correction is necessary for the output signal after offset correction. Judgment is made using a threshold value that divides the illumination area from the high illumination area. This threshold value is set in the determination circuit 32 in advance. The determination circuit 32 determines whether the input value (output signal after offset correction) is greater than or equal to the threshold value S. If the input value is greater than or equal to the threshold value, the input value is included in the high illuminance area. If the input value is less than the threshold value, the input value is included in the low illuminance area.
  • the determination circuit 32 supplies the input value to the low illumination area error data table 34.
  • the threshold is set to 256 represented by an 8-bit value. This corresponds to 1Z4 in the range of values expressed by the 10-bit output signal output from the offset correction arithmetic circuit 31. Therefore, when the output signal value of the offset correction calculation circuit 31 is less than 256, the determination circuit 32 supplies a signal indicating the lower 8 bits of the output signal value to the low illuminance area error data table 34.
  • the low illumination area error data table 34 includes a plurality of tables as described above.
  • the low illuminance area error data table 34 selects one table corresponding to the table number 42 read from the correction data table 33, and the value corresponding to the output signal of the determination circuit 32 from the elements of the selected table. Is generated as a signal (second pixel data) after ⁇ current correction.
  • the data length conversion circuit 35 converts the signal of a predetermined number of bits generated in the low illuminance area error data table 34 into the number of bits of the output signal of the determination circuit 32.
  • the determination circuit 32 generates a 10-bit signal
  • the low illumination area error data table 34 generates an 8-bit signal.
  • the number of bits of the signal generated in the low illumination area error data table 34 corresponds to the low illumination area. That is, the signal supplied from the imaging circuit 21 is 10 bits, but 8-bit data is used to correct the signal in the low illumination area. Therefore, the data length conversion circuit 35 converts the data length of the 8-bit signal supplied from the low illuminance area error data table 34 into a 10-bit signal.
  • the signal processing device 12 configured as described above first uses the FPN offset 43 (offset value HI) read from the correction data table 33 as a solid-state imaging device. Perform offset correction on the signal (pixel signal) generated in step 11. Next, the signal processing device 12 replaces the value of the low illuminance area signal with the value of the table corresponding to the image cell Ca in the low illuminance area error data table 34. In this way, the signal in the low illumination area is corrected.
  • FPN offset 43 offset value HI
  • the imaging device 10 of the first embodiment has the following advantages.
  • the imaging device 10 includes a solid-state imaging device 11 and a signal processing device 12.
  • the solid-state imaging device 11 has a plurality of image cells Ca that generate a signal indicated by a logarithmic characteristic with respect to the amount of incident light.
  • the signal processor 12 stores the correction data table 33 for storing correction data for correcting the offset (variation) of the output value of each image cell Ca, and the variation of the output value of each image cell Ca in the low illumination area.
  • a low illuminance area error data table 34 for storing correction values for correction.
  • the offset correction calculation circuit 31 of the signal processing device 12 corrects the offset of the output value of the image cell Ca based on the correction data.
  • the correction value in the low-illuminance area error data table 34 corresponding to the corrected data is read out as necessary, and this correction value causes variations in the output value due to factors such as dark current to a predetermined characteristic ( For example, the average value is corrected. Therefore, fixed pattern noise in the low illumination area due to factors such as dark current is reduced.
  • each image cell Ca varies in a low illuminance region to a value higher or lower than the average value.
  • This pixel-to-pixel variation is represented by a predetermined function, and each output value is substantially the same as some characteristic! / Or any deviation value represented by the predetermined function.
  • the low illumination area error data table 34 includes a plurality of curve data indicating the above characteristics. A plurality of corresponding tables are stored. The number of tables is smaller than the number of image cells Ca. Therefore, the number of correction data is reduced as compared with the case of storing correction data corresponding to all image cells Ca. This reduces the size of the storage capacity installed in the signal processing device 12. For this reason, the circuit scale of the signal processing device 12 can be reduced, and fixed pattern noise due to factors such as dark current can be reduced.
  • the signal processing device 12 includes a determination circuit 32 that determines whether or not the data after offset correction is included in the low illuminance region. If the data after offset correction is included in the low illumination area, the data is corrected using the low illumination area error data table 34, and if the data after offset correction is not included in the low illumination area, the data is corrected. It is output as it is. Therefore, the processing time for data not included in the low illuminance area is shortened as compared with the case where all data are corrected using the low illuminance area error data table 34.
  • FIG. 8 is a schematic block circuit diagram of the imaging device 60 according to the second embodiment of the present invention.
  • the imaging device 60 includes a solid-state imaging device 11, a signal processing device 62, and an oscillation circuit (OSC) 13.
  • OSC oscillation circuit
  • the signal processing device 62 includes a first correction unit, a second correction unit, a correction processing circuit 71 as a determination unit, a ROM 72 as a first storage unit, and a reference table (LUT) 73 as a second storage unit.
  • the correction processing circuit 71 comprises a CPU and has a memory for storing a program for correction processing.
  • the correction processing circuit 71 corrects the output signal of the solid-state imaging device 11 according to the correction processing program, and outputs the corrected signal.
  • the ROM 72 is composed of, for example, an EEPROM. Similar to the correction data table 33 of the first embodiment, the ROM 72 stores a plurality of correction data respectively corresponding to the plurality of image cells Ca included in the imaging circuit 21. Each correction data includes a table number 42 and a fixed pattern noise offset (FPN offset) 43 (see FIG. 3), as in the first embodiment.
  • FPN offset fixed pattern noise offset
  • the LUT 73 includes a plurality of tables, similar to the low illuminance area error data table 34 of the first embodiment. Each table stores data for one curve. The correspondence between the table and the image cell Ca is represented by table number 42.
  • FIG. 9 is a flowchart showing a correction processing program executed by the correction processing circuit 71 of FIG.
  • the correction processing circuit 71 corrects the output signal of the solid-state imaging device 11 according to the processing from step 81 to step 84 shown in FIG.
  • the offset correction processing in step 81 includes two sub-steps 81a and 81b.
  • the correction processing circuit 71 accesses the ROM 72, and the table number 42 and
  • the correction processing circuit 71 supplies an address indicating the position of the image cell Ca to the ROM 72, and acquires the ROM 72 power, the table number 42 and the FPN offset 43 corresponding to the address.
  • step 81b the correction processing circuit 71 adds the FPN offset 43 read from the ROM 72 to the output signal of the solid-state imaging device 11, and offset-corrects the output signal of the solid-state imaging device 11.
  • step 82 the correction processing circuit 71 determines whether or not the data after the offset correction processing is included in the low illumination area. If the data is included in the low illuminance area, the correction processing circuit 71 executes the process of step 83.
  • the saddle current correction process in step 83 includes three sub-steps 83a, 83b, 83c.
  • the correction processing circuit 71 calculates an address for reading data (table) from the LUT 73 based on the data after the offset correction processing and the table number 42.
  • a plurality of tables included in the LUT 73 are stored in a plurality of areas obtained by dividing one memory area. Therefore, a plurality of addresses respectively corresponding to a plurality of tables are continuous. Therefore, the correction processing circuit 71 calculates a correction data address for reading correction data by using the table number 42 as an upper address and the data after the offset correction processing as a lower address.
  • the correction processing circuit 71 supplies the correction data address calculated in step 83a to the LUT 73, and acquires data corresponding to the address from the LUT 73.
  • the correction processing circuit 71 converts the number of bits of data read from the LUT 73 into a predetermined number of bits (10 bits). Specifically, The positive processing circuit 71 generates 10-bit data by adding 2-bit “00” to the 8-bit data read from the LUT 73.
  • step 84 the correction processing circuit 71 outputs the data generated in step 83 as pixel data.
  • the correction processing circuit 71 proceeds to step 84, and outputs the corrected data as pixel data in step 84. .
  • the imaging device 60 of the second embodiment has the same advantages as the first embodiment.
  • the low illuminance area error data table 34 may include a table for each image cell.
  • the LUT 73 may include a table for each image cell.
  • the low-illuminance area error data table 34 and the LUT 73 include an arithmetic expression (coefficient of arithmetic expression) for correcting the output signal of each image cell to a predetermined characteristic (for example, an average value). You may memorize
  • arithmetic expression coefficient of arithmetic expression
  • the number of transistors constituting the image cell Ca may be appropriately changed.

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Abstract

　暗電流等の要因による固定パターンノイズを低減する撮像装置。撮像装置（１０）は固体撮像装置（１１）と信号処理装置（１２）とを備える。固体撮像装置（１１）は複数の画像セル（Ｃａ）を有し、各画像セル（Ｃａ）に入射された入射光量に対して対数特性を持つ画素信号を生成する。信号処理装置（１２）は、画素信号を補正するための第１補正データを記憶する補正データテーブル（３３）と、低照度領域において画素信号を補正するための第２補正データを記憶する暗電流誤差データテーブル（３４）とを有している。信号処理装置（１２）のオフセット補正演算回路（３１）は、第１補正データに基づいて画素信号を補正し、第１画素データを生成する。更に、第１画素データに対応する暗電流誤差データテーブル（３４）の第２補正データが必要に応じて読み出される。そして、この第２補正データによって第１補正データが生成され、第２画素データが生成されることにより、暗電流等の要因によるバラツキが平均値に補正される。

Description

明 細 書
撮像装置、信号処理装置及び信号処理方法
技術分野
[0001] 本発明は、撮像装置に関し、詳しくは、画素信号を補正するための装置及び方法 に関するものである。
背景技術
[0002] 従来、種々の画像データを取得するために、固体撮像素子が用いられている。固 体撮像素子は CCD撮像素子（単に CCDと 、う）と CMOS型撮像素子（以下、 CMO Sセンサという）を含む。 CMOSセンサは、 CCDと異なり、センサ部分とその周辺回路 とを CMOSプロセスで一体に製造することができる。このため、セット価格が安価にな る。し力し、 MOSFETの特性のばらつき、配線インピーダンスのばらつき等によって 、 CMOSセンサ特有の固定パターンノイズが発生する。これは、画質の悪化を招く。
[0003] 特開平 11— 298799号公報は、イメージセンサ（固体撮像素子）を構成する複数の 光センサのバラツキ (オフセット）を補正データとして記憶し、該補正データを光セン サの出力値に加算することで各光センサの出力値を補正し、複数の光センサのそれ ぞれの出力値を一致させるようにした処理装置を開示している。
[0004] ところで、各画像セルでは、受光素子に印加される逆バイアスによって暗電流が流 れる。この暗電流は、画像セル毎に異なる。暗電流は、明るい (入射光量が多い)場 合には出力電流 (又は出力電圧）〖こ影響を殆ど与えない。このため、単純にオフセッ トの加算または減算によって出力値が補正される。しかし、暗い (入射光量が少ない） 場合、オフセット補正後の出力値力 画素毎の暗電流によってばらつく。このため、 単純に補正データの加算または減算のみでは低照度領域における固定パターンノ ィズを補正することができない。従って、低照度領域における固定パターンノイズを低 減することができな力つた。
発明の開示
[0005] 本発明は、暗電流等の要因による低照度領域の固定パターンノイズを低減するた めの装置及び方法を提供する。 [0006] 本発明の第 1の局面では、撮像装置が提供される。固体撮像部は、複数の画像セ ルを含み、各画像セルに入射される入射光量に対して対数特性を持つ画素信号を 生成する。第 1記憶部は、画素信号を補正するための第 1補正データを記憶する。第 2記憶部は、相対的に少ない入射光量を有する少なくとも 1つの画像セルを含む低 照度領域において生成された画素信号を補正するための第 2補正データを記憶する 。第 1補正手段は、第 1補正データに基づいて画素信号を補正し、第 1画素データを 生成する。第 2補正手段は、第 2補正データに基づいて第 1画素データを補正し、第 2画素データを生成する。
[0007] 第 2記憶部は、複数の画像セルの数よりも少ない数のテーブルを第 2補正データと して含んでもよい。第 1補正データは、各画像セルを複数のテーブルの何れか一つ に関連づけるテーブル番号と、第 1画素データが複数の画像セル間において一致す るように画素信号を補正するためのオフセット値とを含み得る。
[0008] 撮像装置は更に、第 1画素データが低照度領域に含まれる力否かを判断する判断 手段を備えてもよい。判断手段は、第 1画素データが低照度領域に含まれる場合に 第 1画素データを第 2補正手段に供給し、第 1画素データが低照度領域に含まれな い場合には第 1画素データを撮像装置の出力データとして決定する。
[0009] 本発明の第 2の局面では、信号処理装置が提供される。信号処理装置は、固体撮 像部から画像セルの画素信号を受け取る。第 1記憶部は、画素信号を補正するため の第 1補正データを記憶する。第 2記憶部は、相対的に少ない入射光量を有する少 なくとも 1つの画像セルを含む低照度領域において生成された画素信号を補正する ための第 2補正データを記憶する。第 1補正手段は、第 1補正データに基づいて画 素信号を補正し、第 1画素データを生成する。第 2補正手段は、第 2補正データに基 づいて第 1画素データを補正し、第 2画素データを生成する。
[0010] 本発明の第 3の局面では、画像セルの画素信号を補正するための方法が提供され る。当該方法は、第 1補正データに基づいて画素信号を補正し、第 1画素データを生 成する工程と、相対的に少な!/ヽ入射光量を有する少なくとも 1つの画像セルを含む低 照度領域において生成された画素信号を補正するための第 2補正データに基づい て第 1画素データを補正し、第 2画素データを生成する工程と、を含む。 図面の簡単な説明
[0011] [図 1]本発明の第一実施形態の撮像装置の概略的なブロック回路図である。
[図 2]図 1の撮像回路に含まれる画像セルの一例を示す回路図である。
[図 3]図 1の補正データテーブルに記憶される第 1補正データを示す模式図である。 圆 4]図 2の画像セルの出力信号における入射光量 (照度)と出力電圧との関係を示 す特性図である。
[図 5]図 4の出力信号におけるオフセット補正後の入射光量 (照度)と出力電圧との関 係を示す特性図である。
[図 6]図 5の各出力信号の低照度領域における平均特性値からの出力電圧値のばら つきを示す概念図である。
[図 7]図 1の信号処理装置による固定パターンノイズ補正処理の概念図である。
[図 8]本発明の第二実施形態の撮像装置の概略的なブロック回路図である。
[図 9]図 8の補正処理回路による固定パターンノイズ補正処理のフローチャートである 発明を実施するための最良の形態
[0012] 以下、本発明の第一実施形態の撮像装置 10を図 1〜図 7に従って説明する。
[0013] 図 1は、撮像装置 10の概略的なブロック回路図である。
[0014] 撮像装置 10は、固体撮像部としての固体撮像装置 11と、信号処理装置 12と、発 振回路 (OSC) 13とを備えている。発振回路 13は所定の周波数を有するクロック信 号 CLKを生成し、該クロック信号 CLKを固体撮像装置 11と信号処理装置 12に供給 する。固体撮像装置 11と信号処理装置 12は、クロック信号 CLKに従って動作する。
[0015] 固体撮像装置 11は、撮像回路 21、アドレス生成回路 22、 AZD変翻 (ADC) 23 を備えている。撮像回路 21は、行列配列された複数の画像セルを含む。各画像セル は、対数変換型の撮像デバイスであり、入射光量に応じて対数特性を示す信号を生 成する。
[0016] 図 2は、図 1の撮像回路 21に含まれる画像セル Caの一例を示す回路図である。画 像セル Caは、フォト'ダイオード PDを含む。フォト'ダイオード PDのアノードは第 1トラ ンジスタ T1に接続され、フォト'ダイオード PDの力ソードは高電位電源に接続されて いる。第 1トランジスタ Tlは Nチャネル型 MOSトランジスタよりなり、第 1端子（ソース） が低電位電源に接続され、第 2端子 (ドレイン）がフォト'ダイオード PDに接続されて いる。第 1トランジスタ T1の制御端子 (ゲート）は第 1トランジスタ T1のドレイン及び第 2トランジスタ T2のゲートに接続されて 、る。
[0017] フォト'ダイオード PDは、入射光の光量に応じた光電流 (フォトカレント）を流し、そ の光電流により第 1トランジスタ T1がサブ ·スレツショルド領域にて動作する。第 1トラ ンジスタ T1はゲートに印加された電圧を対数変換し、変換された電圧は第 2トランジ スタ T2のゲートに印加される。この第 2トランジスタ T2のゲートに印加された電圧は 第 2トランジスタ T2及び第 3トランジスタ T3により増幅され、該増幅された電圧は行選 択線 WLの電圧によりオンされた第 4トランジスタ T4を介してビット線 BLに供給される 。さらに、画像セル Caは、リセット線 RLに接続された第 5トランジスタ T5を含み、該リ セット線 RLの電位によりリセットされる。
[0018] アドレス生成回路 22は、撮像回路 21を構成する複数の画像セルカゝら信号を順次 読み出すためのアドレス信号を生成し、該アドレス信号を撮像回路 21に供給する。 撮像回路 21は、撮像回路 21から供給されたアドレス信号に応答して、各アドレス信 号に対応する位置 (アドレス信号により選択される行選択線 WLとビット線 BLの交点） の画像セルにて光電流に応じた電圧 (又は電流）を持つ信号を生成する。
[0019] ADC23は、クロック信号 CLKに従って動作し、撮像回路 21の出力信号を所定ビッ ト数 (例えば 10ビット）のデジタル信号に変換し、該デジタル信号をクロック信号 CLK に同期して画素信号として信号処理装置 12に供給する。
[0020] 信号処理装置 12は、第 1補正手段としてのオフセット補正演算回路 31、判断手段 としての低照度領域誤差補正判定回路 32、第 1記憶部としての補正データテーブル 33、第 2記憶部及び第 2補正手段としての低照度領域誤差データテーブル 34、及 びデータ長変換回路 35を備えて 、る。
[0021] オフセット補正演算回路 31は、 ADC23から供給された画素信号に補正データテ 一ブル 33から読み出された補正データを加算し、加算結果を示す信号 (第 1画素デ ータ）を生成する。補正データテーブル 33には、撮像回路 21を構成する複数の画像 セルの各々に対応する複数の補正データ 41 (第 1補正データ）が記憶されている。 図 3に示すように、各補正データ 41は、テーブル番号 42と固定パターンノイズオフセ ット (FPNオフセット) 43とを含む。テーブル番号 42は、後述する低照度領域誤差デ ータテーブル 34を指定する値である。 FPNオフセット 43は、画素信号をオフセットす る、即ち画素信号のバラツキを補正するための値である。
[0022] 図 4は、各画像セル Caの出力信号 (即ち画素信号）における入射光量 (照度）と出 力電圧との関係を示す特性図である。
[0023] 画像セル Caの出力信号は全体として対数特性を持つ。具体的には、入射光量が 相対的に多い高照度領域では、出力信号はほぼ直線状の特性 (入射光量 出力電 圧特性)を持ち、入射光量が相対的に少ない低照度領域では、出力信号は所定関 数の特性を持つ。 FPNオフセット 43は、出力信号の直線状の部分、つまり高照度領 域にぉ 、て複数の出力信号の電圧を互 、に一致させるための補正データである。ォ フセット補正演算回路 31は、各画像セル Caに対応する画素信号に補正データテー ブル 33から読み出された FPNオフセット 43を加算し、その加算結果を示す信号を生 成する。
[0024] 図 5は、オフセット補正演算回路 31によるオフセット補正後の各出力信号における 入射光量 (照度)と出力電圧との関係を示す特性図である。図 5に示すように、オフセ ット補正後の各出力信号の電圧は、高照度領域において実質的に一致している。
[0025] しかし、図 5に示すように、オフセット補正後の各出力信号は、低照度領域において ばらついている。従って、この低照度領域においても出力信号を補正して、出力信号 の電圧を実質的に一致させる必要がある。
[0026] 具体的には、オフセット補正後の複数の出力信号における平均特性が定義され、 その平均特性（図 5に破線で示す）が補正に用いられる。図 6は、この平均特性値 (平 均値)からの各出力信号値のばらつきを示す概念図である。図 6に示すように、各出 力信号値は、低照度領域にぉ 、て平均値よりも高 、値もしくは低 、値にばらつ！/、て いる。この画素毎のバラツキは、所定の関数 (例えば、 y=ax4+bx2)にて表されること が実験により求められている。言い換えれば、各画像セル Caの出力信号は、上記し た所定の関数にて表される 、くつかの特性の!/、ずれかの値とほぼ一致する。このた め、そのような特性を持つ複数の曲線のデータがそれぞれテーブル (第 2補正データ )として作成される。そして、作成された各テーブルは、画像セル Caに対応づけられ て低照度領域誤差データテーブル 34に記憶されて ヽる。このデータテーブル 34〖こ 記憶されるテーブルの数は、撮像回路 21に含まれる画像セル Caの数より少ない。各 テーブルには 1つの曲線のデータが記憶され、テーブルと画像セル Caとの対応関係 はテーブル番号 42で表される。
[0027] オフセット補正後の出力信号の値が低照度領域に含まれる場合、その出力信号値 が画像セル Caに対応づけられたテーブルの値と置き換えられることで、該低照度領 域における出力信号値が補正される。
[0028] 具体的には、低照度領域誤差補正判定回路 32 (以下、単に「判定回路 32」という） は、オフセット補正後の出力信号に対して暗電流の補正が必要力否かを、低照度領 域と高照度領域とを区画するしきい値を用いて判断する。判定回路 32には、このしき い値が予め設定されている。判定回路 32は、入力値 (オフセット補正後の出力信号） 力 Sしきい値以上カゝ否かを判断する。入力値がしきい値以上の場合、その入力値は高 照度領域に含まれ、入力値がしきい値未満の場合、その入力値は低照度領域に含 まれる。従って、判定回路 32は、入力値がしきい値未満の場合、その入力値を低照 度領域誤差データテーブル 34に供給する。しきい値は、第一実施形態では 8ビット 値で表される 256に設定されている。これは、オフセット補正演算回路 31から出力さ れる 10ビットの出力信号で表現される値の範囲の 1Z4に相当する。従って、判定回 路 32は、オフセット補正演算回路 31の出力信号値が 256未満の場合に、その出力 信号値の下位 8ビットの値を示す信号を低照度領域誤差データテーブル 34に供給 する。
[0029] 低照度領域誤差データテーブル 34は、上記したように複数のテーブルを含む。低 照度領域誤差データテーブル 34は、補正データテーブル 33から読み出されたテー ブル番号 42に対応する 1つのテーブルを選択し、該選択されたテーブルの要素から 判定回路 32の出力信号に対応する値を喑電流補正後の信号 (第 2画素データ）とし て生成する。
[0030] データ長変換回路 35は、低照度領域誤差データテーブル 34で生成された所定ビ ット数の信号を、判定回路 32の出力信号のビット数に変換する。第一実施形態では 、判定回路 32は 10ビットの信号を生成し、低照度領域誤差データテーブル 34は 8ビ ットの信号を生成する。低照度領域誤差データテーブル 34で生成される信号のビッ ト数は、低照度領域に対応している。つまり、撮像回路 21から供給される信号は 10ビ ットであるが、低照度領域の信号を補正するためには 8ビット分のデータが用いられる 。従って、データ長変換回路 35は、低照度領域誤差データテーブル 34から供給さ れた 8ビットの信号のデータ長を 10ビットの信号に変換する。
[0031] 従って、図 7に示すように、上記のように構成された信号処理装置 12は、先ず、補 正データテーブル 33から読み出された FPNオフセット 43 (オフセット値 HI)により固 体撮像装置 11で生成された信号 (画素信号）にオフセット補正を施す。次に、信号処 理装置 12は、低照度領域の信号の値を、低照度領域誤差データテーブル 34内の、 画像セル Caに対応するテーブルの値に置き換える。こうして、低照度領域の信号が 補正される。
[0032] 第一実施形態の撮像装置 10は、以下の利点を有する。
[0033] (1)撮像装置 10は固体撮像装置 11と信号処理装置 12とを備える。固体撮像装置 11は、入射光量に対して対数特性で示される信号を生成する複数の画像セル Caを 有している。信号処理装置 12は、各画像セル Caの出力値のオフセット (バラツキ）を 補正するための補正データを記憶する補正データテーブル 33と、低照度領域にお ける各画像セル Caの出力値のバラツキを補正するための補正値を記憶する低照度 領域誤差データテーブル 34とを有して 、る。信号処理装置 12のオフセット補正演算 回路 31は、補正データに基づいて画像セル Caの出力値のオフセットを補正する。更 に、その補正後のデータに対応する低照度領域誤差データテーブル 34の補正値が 必要に応じて読み出され、この補正値により暗電流等の要因による出力値のバラッ キが所定の特性 (例えば平均値）に補正される。従って、暗電流等の要因による低照 度領域の固定パターンノイズが低減される。
[0034] (2)各画像セル Caの出力値は、低照度領域において平均値よりも高い値、もしくは 低い値にばらついている。この画素毎のバラツキは所定の関数にて表され、各出力 値は、その所定の関数にて表される 、くつかの特性の!/、ずれかの値とほぼ一致する 。低照度領域誤差データテーブル 34には、上記特性を示す複数の曲線データにそ れぞれ対応する複数のテーブルが記憶される。このテーブルの数は、画像セル Caの 数よりも少ない。従って、全画像セル Caにそれぞれ対応する補正データを記憶する 場合に比べて補正データの数が低減される。これは、信号処理装置 12に搭載される 記憶容量のサイズを小さくする。このため、信号処理装置 12の回路規模を小さくして 、暗電流等の要因による固定パターンノイズを低減することができる。
[0035] (3)信号処理装置 12は、オフセット補正後のデータが低照度領域に含まれる力否 かを判断する判定回路 32を備える。オフセット補正後のデータが低照度領域に含ま れる場合には低照度領域誤差データテーブル 34を用いてそのデータが補正され、 オフセット補正後のデータが低照度領域に含まれない場合にはそのデータがそのま ま出力される。従って、全てのデータが低照度領域誤差データテーブル 34を用いて 補正される場合に比べて低照度領域に含まれないデータに対する処理時間が短く なる。
[0036] 次に、本発明の第二実施形態の撮像装置 60を図 8,図 9に従って説明する。
[0037] 図 8は、本発明の第二実施形態の撮像装置 60の概略的なブロック回路図である。
[0038] 撮像装置 60は、固体撮像装置 11と、信号処理装置 62と、発振回路 (OSC) 13とを 備えている。
[0039] 信号処理装置 62は、第 1補正手段，第 2補正手段，判断手段としての補正処理回 路 71、第 1記憶部としての ROM72、第 2記憶部としての参照テーブル (LUT) 73を 備えている。補正処理回路 71は CPUよりなり、補正処理のためのプログラムを記憶 するメモリを有している。補正処理回路 71は、補正処理プログラムに従って、固体撮 像装置 11の出力信号を補正し、該補正された信号を出力する。
[0040] ROM72は例えば EEPROMよりなる。 ROM72には、第一実施形態の補正データ テーブル 33と同様に、撮像回路 21に含まれる複数の画像セル Caにそれぞれ対応 する複数の補正データが記憶されている。各補正データは、第一実施形態と同様に 、テーブル番号 42と固定パターンノイズオフセット（FPNオフセット） 43 (図 3参照）と を含む。
[0041] LUT73は、第一実施形態の低照度領域誤差データテーブル 34と同様に、複数の テーブルを含む。各テーブルには、それぞれ 1つの曲線のデータが記憶されている。 テーブルと画像セル Caとの対応関係はテーブル番号 42で表される。
[0042] 図 9は、図 8の補正処理回路 71により実行される補正処理プログラムを示すフロー チャートである。補正処理回路 71は、図 9に示すステップ 81からステップ 84の各処 理に従って、固体撮像装置 11の出力信号を補正する。
[0043] ステップ 81のオフセット補正処理は、 2つのサブステップ 81a, 81bを含む。ステツ プ 81aにおいて、補正処理回路 71は、 ROM72をアクセスし、テーブル番号 42及び
FPNオフセット 43を取得する。詳しくは、補正処理回路 71は、画像セル Caの位置を 示すアドレスを ROM72に供給し、 ROM72力 、そのアドレスに対応するテーブル 番号 42及び FPNオフセット 43を取得する。
[0044] ステップ 81bにおいて、補正処理回路 71は、 ROM72から読み出した FPNオフセ ット 43を固体撮像装置 11の出力信号に加算して、該固体撮像装置 11の出力信号を オフセット補正する。
[0045] ステップ 82において、補正処理回路 71は、オフセット補正処理後のデータが低照 度領域に含まれるか否かを判断する。そして、データが低照度領域に含まれる場合 、補正処理回路 71は、ステップ 83の処理を実行する。
[0046] ステップ 83の喑電流補正処理は、 3つのサブステップ 83a, 83b, 83cを含む。ステ ップ 83aの補正データアドレス算出処理において、補正処理回路 71は、オフセット補 正処理後のデータとテーブル番号 42とに基づいて、 LUT73からデータ（テーブル） を読み出すためのアドレスを算出する。 LUT73に含まれる複数のテーブルは、 1つ のメモリ領域を分割することによって得られる複数の領域に記憶されている。従って、 複数のテーブルに各々対応する複数のアドレスは連続している。このため、補正処 理回路 71は、テーブル番号 42を上位アドレスとし、オフセット補正処理後のデータを 下位アドレスとすることで、補正データを読み出す補正データアドレスを算出する。
[0047] ステップ 83bの暗電流補正値取得処理において、補正処理回路 71は、ステップ 83 aにおいて算出された補正データアドレスを LUT73に供給し、 LUT73から、そのァ ドレスに対応するデータを取得する。
[0048] ステップ 83cのデータ長変換処理において、補正処理回路 71は、 LUT73から読 み出されたデータのビット数を所定ビット数（10ビット）に変換する。具体的には、補 正処理回路 71は、 LUT73から読み出された 8ビットのデータに、 2ビットの" 00"をカロ えて、 10ビットのデータを生成する。
[0049] ステップ 84のデータ出力処理において、補正処理回路 71は、ステップ 83において 生成されたデータを画素データとして出力する。
[0050] 一方、ステップ 82において、オフセット補正処理後のデータが低照度領域に含まれ ない場合、補正処理回路 71はステップ 84に移行し、そのステップ 84において補正 後のデータを画素データとして出力する。
[0051] 第二実施形態の撮像装置 60も、第一実施形態と同様の利点を有する。
[0052] 尚、上記各実施形態は、以下の態様に変更してもよい。
[0053] ·第一実施形態にお!、て、低照度領域誤差データテーブル 34が画像セル毎のテ 一ブルを含んでもよい。また、第二実施形態において、 LUT73が画像セル毎のテー ブルを含んでもよい。
[0054] ·各実施形態では、低照度領域誤差データテーブル 34、 LUT73に、各画像セル の出力信号を所定の特性 (例えば平均値）に補正するための演算式 (演算式の係 数)を記憶し、その演算式を用いて低照度領域におけるデータを補正してもよい。
[0055] '各実施形態において、画像セル Caを構成するトランジスタの数を適宜変更しても よい。

Claims

請求の範囲
[1] 撮像装置であって、
複数の画像セルを含み、各画像セルに入射される入射光量に対して対数特性を持 つ画素信号を生成する固体撮像部と、
前記画素信号を補正するための第 1補正データを記憶する第 1記憶部と、 相対的に少ない前記入射光量を有する少なくとも 1つの前記画像セルを含む低照 度領域において生成された前記画素信号を補正するための第 2補正データを記憶 する第 2記憶部と、
前記第 1補正データに基づいて前記画素信号を補正し、第 1画素データを生成す る第 1補正手段と、
前記第 2補正データに基づいて前記第 1画素データを補正し、第 2画素データを生 成する第 2補正手段と、
を備える撮像装置。
[2] 請求項 1記載の撮像装置において、
前記第 2記憶部は、前記複数の画像セルの数よりも少な!/、数のテーブルを前記第 2補正データとして含み、
前記第 1補正データは、前記各画像セルを複数の前記テーブルの何れか一つに 関連づけるテーブル番号と、前記第 1画素データが前記複数の画像セル間において 一致するように前記画素信号を補正するためのオフセット値とを含む、撮像装置。
[3] 請求項 1又は 2記載の撮像装置は更に、
前記第 1画素データが前記低照度領域に含まれる力否かを判断する判断手段を備 え、
前記判断手段は、前記第 1画素データが前記低照度領域に含まれる場合は前記 第 1画素データを前記第 2補正手段に供給し、前記第 1画素データが前記低照度領 域に含まれない場合は前記第 1画素データを前記撮像装置の出力データとして決定 する、撮像装置。
[4] 複数の画像セルを含む固体撮像部によって生成された画素信号であって、各画像 セルに入射された入射光量に対して対数特性を持つ画素信号を補正する信号処理 装置であって、
前記画素信号を補正するための第 1補正データを記憶する第 1記憶部と、 相対的に少ない前記入射光量を有する少なくとも 1つの前記画像セルを含む低照 度領域において生成された前記画素信号を補正するための第 2補正データを記憶 する第 2記憶部と、
前記第 1補正データに基づいて前記画素信号を補正し、第 1画素データを生成す る第 1補正手段と、
前記第 2補正データに基づいて前記第 1画素データを補正し、第 2画素データを生 成する第 2補正手段と、
を備える信号処理装置。
複数の画像セルを含む固体撮像部によって生成された画素信号であって、各画像 セルに入射された入射光量に対して対数特性を持つ画素信号を補正するための方 法であって、
第 1補正データに基づいて前記画素信号を補正し、第 1画素データを生成するェ 程と、
相対的に少ない前記入射光量を有する少なくとも 1つの前記画像セルを含む低照 度領域において生成された前記画素信号を補正するための第 2補正データに基づ いて前記第 1画素データを補正し、第 2画素データを生成する工程と、
を備える方法。
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