WO2006062195A1 - 半導体実装基板 - Google Patents

半導体実装基板 Download PDF

Info

Publication number
WO2006062195A1
WO2006062195A1 PCT/JP2005/022678 JP2005022678W WO2006062195A1 WO 2006062195 A1 WO2006062195 A1 WO 2006062195A1 JP 2005022678 W JP2005022678 W JP 2005022678W WO 2006062195 A1 WO2006062195 A1 WO 2006062195A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring pattern
semiconductor
semiconductor chip
semiconductor mounting
electrode
Prior art date
Application number
PCT/JP2005/022678
Other languages
English (en)
French (fr)
Inventor
Masahito Kawabata
Yoshihito Fujiwara
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to JP2006546774A priority Critical patent/JPWO2006062195A1/ja
Publication of WO2006062195A1 publication Critical patent/WO2006062195A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H05K3/305—Affixing by adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83856—Pre-cured adhesive, i.e. B-stage adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a semiconductor mounting board, and more particularly to a wiring pattern of a printed wiring board on which a semiconductor chip is mounted.
  • Flip chip mounting is a method in which a semiconductor chip is mounted face-down on a substrate wiring pattern while being in a bare state.
  • the electrode arrangement of this semiconductor chip is mostly the one that has one or two peripheral arrangements on the outer periphery (all four sides are arranged), but solid-state imaging devices, RAM 'ROM, etc. Some are arranged only on the two opposite sides, or in a U-shape.
  • the mounting substrate 300 has only a wiring pattern 301 that constitutes the electrode wiring, and no pattern exists in a region where no electrode is formed on the semiconductor chip side.
  • Patent Document 1 In order to avoid this problem, for example, when mounting a solid-state imaging device with electrodes arranged on only two sides, there is no electrode !, and dummy wiring is placed parallel to the chip end face at the part (Patent Document 1) Has been proposed.
  • the substrate 400 is parallel to the end face of the semiconductor other than the wiring pattern 401 constituting the electrode wiring provided to face the electrode pad of the semiconductor chip.
  • a dummy wiring pattern 403 is provided.
  • the sheet-like or paste-like sealing resin 405 is first supplied onto the mounting substrate 400, and then the semiconductor chip 404 is mounted by the thermocompression bonding method. Done in a way ing.
  • a dummy pattern is continuously formed along the side where the electrode pad is not formed, and the temperature of the resin at the time of thermocompression is transmitted through the dummy wiring pattern 403 to dissipate heat. Since the dummy wiring portion having good heat conduction is heated to a high temperature and the resin is cured at the peripheral edge of the opening 402, it is still difficult to form the resin on the end face of the semiconductor chip 404.
  • Patent Document 1 Japanese Patent No. 3207319
  • the dummy wiring restricts the mounting conditions, and it is difficult to realize a high-quality semiconductor mounting structure.
  • the present invention has been made in view of the above circumstances, and eliminates restrictions on mounting conditions, and can efficiently perform bonding and grease sealing, and realize a semiconductor mounting substrate that realizes a high-quality semiconductor mounting structure
  • the purpose is to do.
  • the semiconductor mounting substrate of the present invention has a bare semiconductor chip mounted on the face down.
  • a dummy wiring pattern provided so as to form an angle of
  • the resin sealing around the entire circumference of the semiconductor chip can be realized uniformly, and a high-quality semiconductor mounting structure can be realized.
  • to make a predetermined angle with respect to the side of the semiconductor chip means to form a dummy wiring pattern so as not to be parallel to the side. Desirably, the shape is orthogonal to the side.
  • there is a dummy wiring pattern peripheral area that is, an area without a dummy wiring pattern.
  • the dummy wiring pattern has a uniform height, and the area between both sides of the dummy wiring pattern and the semiconductor chip.
  • the temperature of the resin is prevented from lowering through the wiring pattern during thermocompression bonding, and the high power S of the resin is efficiently realized at the periphery of the semiconductor chip.
  • the resin temperature decreases due to heat radiation by the dummy wiring pattern in the area along the dummy wiring pattern, and as a result, sufficient sealing strength is obtained. I can't do it.
  • the semiconductor mounting substrate of the present invention includes a substrate in which the dummy wiring pattern is provided in a direction symmetrical to the wiring pattern.
  • the semiconductor mounting substrate of the present invention includes a substrate in which the dummy wiring pattern is formed in the same process as the wiring pattern.
  • the semiconductor chip has an electrode arrangement portion on two opposite sides, and the dummy wiring pattern is in a central portion of two sides excluding the two sides. Including those provided.
  • the semiconductor chip is provided with electrode arrangement portions on three sides so that the U-shape is formed, and the dummy wiring pattern has substantially the remaining one side. Including the one provided in the center.
  • the sealing resin crawls up to the end face of the semiconductor chip, which is the least likely to crawl up. Therefore, a high-quality semiconductor mounting structure can be realized. And when mounting is done by thermocompression bonding, the heat conduction is the highest! ⁇ Since the heat escape from the substrate wiring can be minimized, the heating temperature of the semiconductor chip can be set low, the thermal stress on the semiconductor chip can be reduced, and the semiconductor mounting structure can be realized with little thermal distortion.
  • the wiring pattern of the substrate facing the non-electrode placement portion of the semiconductor chip is a substrate on which a bare semiconductor chip is flip-chip mounted face down. There are a plurality of non-electrode arrangement sides.
  • the semiconductor mounting board of the present invention includes one in which a plurality of the dummy wiring patterns are provided on each side.
  • the semiconductor mounting substrate of the present invention includes one in which only one dummy wiring pattern is provided at the center of each side. The invention's effect
  • the sealing resin when the semiconductor mounting is performed using the sealing resin, the sealing resin is the largest.
  • the heat escape of the substrate wiring force having the highest heat conduction can be suppressed to the minimum.
  • the chip's heating temperature can be set low, so that it is possible to reduce the thermal stress on the semiconductor chip and realize a V and semiconductor mounting structure with less thermal distortion.
  • FIG. 1 is a top view and a sectional view of a semiconductor mounting showing a first embodiment of the present invention.
  • FIG. 2 is a mounting process sectional view showing the first embodiment of the present invention.
  • FIG. 3 is a top view of a substrate showing a second embodiment of the present invention.
  • FIG. 4 is a mounting process cross-sectional view showing a second embodiment of the present invention.
  • FIG. 5 is a top view of a substrate in the prior art.
  • FIG. 6 is a sectional view of a mounting process in the prior art.
  • FIG. 7 is a top view of a substrate showing the case of Patent Document 1 in the prior art.
  • FIG. 8 is a mounting process sectional view showing the case of Patent Document 1 in the prior art.
  • FIG. 1 shows an explanatory view of a main part of the semiconductor mounting substrate according to the first embodiment.
  • This semiconductor mounting substrate is provided with a wiring pattern 101 facing the electrode pad 106 placement portion of the semiconductor chip 104 on the substrate 100 on which the bare semiconductor chip 104 is flip-chip mounted face down, and the semiconductor chip 104 is not mounted.
  • the electrode arrangement portion is also provided with a dummy wiring pattern 103 having a patterning force equivalent to that of the wiring pattern 101, that is, a pattern having the same shape as the wiring pattern perpendicular to each side and formed in the same process. .
  • the dummy wiring pattern 103 is in a floating state without being electrically connected to either the semiconductor chip or the external terminal.
  • the semiconductor chip 104 has electrodes arranged on two sides opposite to each other in a force B shape, and the semiconductor mounting substrate has a non-electrode arrangement side on a non-electrode arrangement side of the semiconductor chip 104. It is located at the center of the area facing the part, and only one dummy wiring pattern 10 3 is arranged.
  • the semiconductor mounting substrate 100 is made of an organic resin base (glass epoxy, aramid epoxy, BT resin, polyimide, liquid crystal polymer, etc.) or an inorganic material base (glass, ceramic, etc.).
  • the wiring pattern 101 that forms the wiring electrode is rolled or electrolytically plated with Cu and Ni and Au plated on the surface (electrolytic or electroless), and the wiring height is 20 ⁇ 80 / ⁇ ⁇ .
  • the semiconductor mounting substrate 100 is provided with an opening 102 for hollow mounting. Needless to say, the present invention can be applied to a flat semiconductor mounting substrate without forming the opening 102.
  • the dummy wiring pattern 103 provided on the non-electrode placement side of the semiconductor chip 104 has the same specifications as the wiring pattern 101 constituting the wiring electrode (wiring material configuration, wiring thickness, wiring Width, surface contact method, etc.).
  • the substrate 400 has a wiring pattern constituting the wiring electrode. If the method of providing the dummy wiring pattern 403 so as to be parallel to the end face of the semiconductor chip other than the semiconductor 401 is taken, there is a difference.
  • the semiconductor chip 104 is made of Si, SiC, GaAs, etc., and has a thickness of 0.1 to 0.7 mm.
  • the electrode pad 106 of the semiconductor chip 104 is made of Au, Cu, Ni, or the like.
  • the electrode formation method is a plating method (electrolysis or electroless), and the height is 5 to 20 / ⁇ ⁇ .
  • the semiconductor chip 104 is sealed with a sealing resin 105 when mounted on the semiconductor mounting substrate 100.
  • the sealing ⁇ 105, epoxy, imide, silicone, are based on acrylic, form supplies ⁇ is pasty also properly the viscosity from 20 to 150? & '3 is ⁇ stage I spoon It is a film.
  • the conditions for thermocompression bonding of the semiconductor chip 104 are pressure bonding for 2 to 20 seconds with 100 to 250 ° C. as the peak of the resin temperature.
  • FIG. 2 shows a flow chart of the semiconductor chip mounting process with this electrode arrangement.
  • a flow of mounting the semiconductor chip 104 on which the electrode pads 106 for connection are formed on the semiconductor mounting substrate 100 in which the wiring pattern 101 is provided and the dummy wiring pattern 103 is provided on the side where no electrode pad exists is shown. .
  • the sealing resin 105 is supplied in advance to the semiconductor mounting substrate 100, and the sealing resin 105 has a height depending on the presence or absence of the wiring pattern 101 and the dummy wiring pattern 103. There are irregularities in The height unevenness is in accordance with the wiring pattern 101 and the dummy wiring pattern 103, and corresponds to an electrode height of 20 to 80 / ⁇ ⁇ .
  • the sealing resin 105 is supplied so that the thickness of the resin is 30 to: LOO / z m and is equivalent to the sum of the electrode heights.
  • the semiconductor chip 104 is mounted on the semiconductor mounting substrate 100 (FIG. 2 (a)) and mounted by a thermocompression bonding method (FIG. 2 (b)).
  • the sealing resin 105 does not wet the semiconductor chip 104 by the recess, but the dummy wiring pattern is interposed between the wiring patterns 101. Since 103 is provided, the portion has a convex surface of the grease, wets the semiconductor chip 104, and then wets and spreads to cover the entire end face of the semiconductor chip 104.
  • FIG. 3 is an explanatory diagram of a main part of the semiconductor device of the second embodiment.
  • the semiconductor chip 202 has a two-letter electrode arrangement, and a dummy wiring pattern formed on the semiconductor mounting substrate 200 facing the non-electrode arrangement side in the same process as the wiring pattern 201.
  • Three 203 are provided on each non-electrode arrangement side.
  • the vertical distance D of the wiring pattern 201 is equally divided by the plurality of dummy wiring patterns 203.
  • the number of dummy wiring patterns 203 to be arranged is set to the minimum number necessary to make the wet-up of the sealing resin uniform on the chip.
  • FIG. 4 shows a flow chart of a semiconductor chip mounting process with this electrode arrangement.
  • a flow of mounting the semiconductor chip 204 on which the electrode pad 206 is formed on the semiconductor mounting board 200 having the wiring pattern 201 in which the electrode pad 206 is not present and a plurality of dummy wiring patterns 203 are provided in the part is shown. .
  • the substrate 200 is supplied with sealing resin 205, and the sealing resin 205 can be uneven depending on the presence or absence of the wiring pattern 201.
  • the unevenness of the height is the wiring pattern 201, the dummy ridge line pattern 203, and the electrode height is 20-80 ⁇ m.
  • the sealing resin 205 has a thickness of 30 to: LOO / zm, and is supplied in the equivalent of the electrode height.
  • the semiconductor chip 204 is mounted on the semiconductor mounting substrate 200 by a thermocompression bonding method.
  • the sealing 205 does not wet the semiconductor chip 204 by the recess, but a plurality of dummy wiring patterns 203 are provided between the wiring patterns 201. Therefore, the portion has a convex surface of the grease, wets the semiconductor chip 204, then spreads wet, and covers the entire end face of the semiconductor chip 204.
  • the dummy wiring pattern and the wiring pattern are preferably formed so as to be symmetric, but the direction may be symmetric only in the direction. In other words, it is desirable that the side on which the dummy wiring pattern is formed and the side on which the wiring pattern is formed are symmetrical.
  • the semiconductor mounting substrate of the present invention has a uniform semiconductor electrode arrangement, and has improved the mounting and sealing quality of all semiconductor chips. Especially when the electrodes are arranged only on two sides. It is effective for use in memory chips such as solid-state image sensors and RAM 'ROM. In addition, since it can be mounted reliably and stably, it can be used for semiconductor packages such as SIP (System in Package) that require stacking. Furthermore, it is effective for the purpose of evenly sealing the resin even on a semiconductor chip having a small number of electrodes, such as a high-frequency module component or an optical module component.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)

Abstract

　本発明の課題は、半導体実装基板の非電極配置部に、電極配線と同じ配線を設けることで、樹脂封止を均一化し、半導体チップのフリップチップ実装の高信頼性を実現することである。 　実装基板（１００）に、半導体チップの電極パッド（１０６）の存在しない辺の中央部に、電極配線を構成する配線パターン（１０１）と同じ仕様のダミー配線パターン（１０３）を設けることにより、封止樹脂（１０５）の半導体チップ（１０４）端面への這い上がりを良好にしたことで、封止樹脂の不濡れを防止し、確実な封止を可能にする。

Description

半導体実装基板
技術分野
[0001] 本発明は、半導体実装基板に係り、特に半導体チップを実装するプリント配線基板 の配線パターンに関するものである。
背景技術
[0002] 半導体装置の高密度化、小型化を達成するため、半導体チップの基板への実装に フリップチップ実装が多く採用されている。フリップチップ実装は、半導体チップをべ ァのまま基板配線パターン上にフェイスダウン状態で実装する方式である。
[0003] この半導体チップの電極配置は、外周部に 1列、乃至、 2列にペリフエラル配置 (4 辺全辺配置）しているもの力 大部分であるが、固体撮像素子や RAM 'ROMなどは 、対向する 2辺のみに配置されていたり、コの字状に配置されているものもある。例え ば一例を図 5に示すように、実装基板 300には、電極配線を構成する配線パターン 3 01のみ存在しており、半導体チップ側に電極が形成されていない領域にはパターン が存在しない。
[0004] このようなペリフエラル配置でな 、、半導体チップを実装基板に実装し、接続領域 周辺を榭脂封止する場合、図 6 (a)および (b)に示すように、電極パッド 306が存在 する辺と電極パッドが存在しない辺で、封止形状が非対称性となったり、封止榭脂 30 5がうまく半導体チップ 304端面に濡れあがらないという問題があった。
この問題を避けるため、例えば 2辺のみに電極配置された固体撮像素子の実装に お!ヽて、電極のな!、部分にダミー配線をチップ端面と平行に配置する方法 (特許文 献 1)が提案されている。
[0005] これは一例を、図 7に示すように、基板 400には、半導体チップの電極パッドと相対 向するように設けられる電極配線を構成する配線パターン 401以外に半導体の端面 に平行になるようにダミー配線パターン 403を設ける手法である。この場合、図 8 (a) および (b)に示すように、シート状またはペースト状の封止榭脂 405を先に実装基板 400上に供給し、その後、半導体チップ 404を熱圧着方式で実装する方法で行われ ている。このようなダミー配線を設けた場合、電極パッドを形成しない辺に沿って連続 的にダミーパターンが形成されており、熱圧着時の樹脂の温度がダミー配線パター ン 403を伝わって放熱し、また、熱伝導が良いダミー配線部から高温になり、開口部 402の周縁で榭脂が硬化してしまうため、依然として半導体チップ 404端面に濡れあ 力 ¾ように形成することは困難であった。
[0006] 特許文献 1 :特許第 3207319号
発明の開示
発明が解決しょうとする課題
[0007] 上述したように、電極パッドの形成されていない辺に対向する領域には何も設けな い従来の方法では、図 6に工程フローを示す通り、封止榭脂 305は、凹部で半導体 チップ 304にうまく濡れあがらないため、気泡（ボイド) Vとなり、封止がうまくいかない
[0008] また、特許文献 1の方法では、図 8に示した工程フローの通り、封止榭脂 405には、 凹部がほとんど存在しないため、封止榭脂 405は、容易にチップ 404へ濡れあがる 力 熱圧着工程でダミー配線 403へ熱が逃げてしまい、かつダミー配線パターン 403 が最も高温となるため、封止榭脂 405が、局部的に高温となり、粘度が低下してしまう ため、半導体チップ 404端面への這い上がり量が小さくなり、榭脂封止が均等になら ない。さらに、前記熱の逃げのため、榭脂温度を狙い値（100〜250°C)まで上げる ためには、半導体チップ 404の加熱温度を必要以上に高く設定する必要がある。こ れは、榭脂そのものに歪みを生じさせるば力りでなぐチップに耐熱性という制約を与 えることになる。
[0009] このように、従来の方法では、ダミー配線を設けた場合にも、ダミー配線が実装条件 を制約し、品質の良い半導体実装構造を実現できな力つた。
本発明は、前記実情に鑑みてなされたもので、実装条件の制約を排除し、効率よく 接着および榭脂封止を行うことができ、高品質の半導体実装構造を実現する半導体 実装基板を実現することを目的とする。
課題を解決するための手段
[0010] そこで本発明の半導体実装基板は、ベアの半導体チップをフェースダウンでフリツ プチップ実装する半導体実装基板であって、前記半導体チップの電極配置部に対 向するとともに外部接続のなされる配線パターンと、前記半導体チップの非電極配置 部に、前記半導体チップの辺に対して所定の角度をなすように設けられたダミー配 線パターンとをしたことを特徴とする。 この構成により、封止榭脂を用いて半導体実装を行った時、封止榭脂が半導体チ ップの端部側面 (以下端面）に均一に這い上がり、かつ、実装を熱圧着方式で行った 場合は、封止榭脂への熱伝導が均一になるので、半導体チップ全周の榭脂封止を 均一に実現することができ、高品質の半導体実装構造を実現できる。ここで半導体チ ップの辺に対して所定の角度をなすようにとは、辺に平行とならな 、ようにダミー配線 ノターンを形成することをいうものとする。望ましくは辺に直交するような形状にする。 これによりダミー配線パターン周辺領域すなわち、ダミー配線パターンのない領域も 存在することになり、ダミー配線パターンで高さを均一にするとともに、ダミー配線パタ 一ンの両サイドと半導体チップとの間の領域では、熱圧着時に配線パターンを介して 榭脂温度が低下するのが抑制され、半導体チップの周縁部に効率よく榭脂の這い上 力 Sりを実現する。これに対し各辺に沿って平行にダミー配線パターンを設けた場合、 ダミー配線パターンに沿った領域でダミー配線パターンによる放熱により、榭脂温度 が低下し、その結果十分な封止強度を得ることができな 、ことがある。
[0011] また、本発明の半導体実装基板は、前記ダミー配線パターンが、前記配線パター ンと対称となる方向に設けられたものを含む。
この構成によれば、配線パターンの形成された辺と同様の榭脂封止形状を得ること ができる。また、形状も対称であるのが望ましいくこれにより、配線パターンのある辺と ダミー配線パターンの形成された辺（配線パターンのない辺）とで同様の状態をつくり 出すことができる。
[0012] また、本発明の半導体実装基板は、前記ダミー配線パターンが、前記配線パター ンと同様に同一工程で形成されたものを含む。
この構成によれば、エッチングに用いられるマスクを一部変更するのみで容易に形 成でき、より配線パターンの形成された辺と近い状態の榭脂封止形状を得ることがで きる。 [0013] また、本発明の半導体実装基板は、前記半導体チップが、相対向する 2辺に電極 配置部を具備しており、前記ダミー配線パターンが、前記 2辺を除く 2辺の中央部に 設けられたものを含む。
この構成により、封止榭脂を用いて半導体実装を行った時、封止榭脂が最も這い 上がりにくい半導体チップの端面に這い上がり、半導体チップ全周の榭脂封止がボ イドレスで実現できるため、高品質の半導体実装構造を実現できる。かつ、実装を熱 圧着方式で行った場合は、熱伝導が最も高!、基板配線からの熱の逃げが最小限に 抑制できるので、半導体チップの加熱温度を低く設定でき、半導体チップへの熱スト レス緩和と、熱歪みの少な!、半導体実装構造を実現できる。
[0014] また、本発明の半導体装置実装基板は、前記半導体チップが、コの字形状をなす ように 3辺に電極配置部を具備しており、前記ダミー配線パターンは、残る 1辺のほぼ 中央部に、設けられたものを含む。
この構成により、封止榭脂を用いて半導体実装を行った時、封止榭脂が最も這い 上がりにくい半導体チップの端面に這い上がり、半導体チップ全周の榭脂封止がボ イドレスで実現できるので、品質の良い半導体実装構造を実現できる。かつ、実装を 熱圧着方式で行った場合は、熱伝導が最も高！ヽ基板配線からの熱の逃げが最小限 に抑制できるので、半導体チップの加熱温度を低く設定でき、半導体チップへの熱ス トレス緩和と、熱歪みの少な!、半導体実装構造を実現できる。
[0015] また、本発明の半導体実装基板は、ベアの半導体チップをフェースダウンでフリツ プチップ実装する基板にぉ 、て、前記半導体チップの非電極配置部に対向する前 記基板の配線パターンが、非電極配置辺に複数本あることを特徴とする。
この構成により、封止榭脂を用いて半導体実装を行った時、封止榭脂が最も這い 上がりにくい半導体チップの端面に這い上がり、半導体チップ全周の榭脂封止がボ イドレスで実現できるので、品質の良い半導体実装構造を実現できる。
[0016] また、本発明の半導体実装基板は、前記ダミー配線パターンが、各辺に複数本設 けられるものを含む。
[0017] また、本発明の半導体実装基板は、前記ダミー配線パターンが、各辺の中央部に 1 本のみ設けられるものを含む。 発明の効果
[0018] 本 〇発明によれば、封止榭脂を用いて半導体実装を行った時、封止榭脂が最も這い
〇
上がりにくい半導体チップの端面に這い上がり、半導体チップ全周の榭脂封止がボ イドレスで実現できる。
[0019] また、本発明によれば、封止榭脂を用いて半導体実装熱圧着方式で行った場合は 、熱伝導が最も高い基板配線力 の熱の逃げが最小限に抑制できるので、半導体チ ップの加熱温度を低く設定でき、半導体チップへの熱ストレス緩和と、熱歪みの少な V、半導体実装構造を実現することができる。
上記効果から、本発明によれば、高品質の半導体実装構造を実現できる。
図面の簡単な説明
[0020] [図 1]本発明の第 1の実施の形態を示した半導体実装上面図および断面図である。
[図 2]本発明の第 1の実施の形態を示した実装工程断面図である。
[図 3]本発明の第 2の実施の形態を示した基板上面図である。
[図 4]本発明の第 2の実施の形態を示した実装工程断面図である。
[図 5]従来技術における基板上面図である。
[図 6]従来技術における実装工程断面図である。
[図 7]従来技術における特許文献 1の場合を示した基板上面図である。
[図 8]従来技術における特許文献 1の場合を示した実装工程断面図である。
符号の説明
200、 300、 400· · •半導体実装基板
101、 201、 301、 401 · · '配線パターン
102、 202、 302、 402· · •半導体実装基板開口部
103、 203、 403 · . .ダミ -配線パターン
104、 204、 304、 404· · •半導体チップ
105、 205、 305、 405 · · ，封止榭脂
106、 206、 306、 406 · · •半導体チップの電極パッド
ボイド 発明を実施するための最良の形態
[0022] 以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。
(実施の形態 1)
本実施の形態 1の半導体実装基板の要部説明図を図 1に示す。
この半導体実装基板は、ベアの半導体チップ 104をフェースダウンでフリップチップ 実装する基板 100において、前記半導体チップ 104の電極パッド 106配置部に対向 する配線パターン 101を設け、かつ、前記半導体チップ 104の非電極配置部にも、 前記配線パターン 101と同等のパターン力もなるダミー配線パターン 103、すなわち 、各辺に対して垂直な配線パターンと同様の形状であってかつ同一工程で形成され たパターンを設けた。このダミー配線パターン 103はこの半導体チップとも外部端子 とも電気的接続がなされず浮遊状態になっている。
[0023] ここでは、前記半導体チップ 104力 二の字形状に相対向する 2辺に電極配置され ており、前記半導体実装基板には、半導体チップ 104の非電極配置辺には、非電極 配置辺部に対向する領域の中央部に位置し、かつ 1本のみのダミー配線パターン 10 3力 配置されている。
[0024] また、半導体実装基板 100は、有機榭脂ベース (ガラスエポキシ、ァラミドエポキシ 、 BTレジン、ポリイミド、液晶ポリマーなど)または、無機材質ベース (ガラス、セラミツ クなど)カゝらなる。配線電極を構成する配線パターン 101は、めっき法による配線形成 の場合、圧延または電解 Cu箔をベースに Niと Auを表面にめっき（電解または無電 解)されており、配線高さは、 20〜80 /ζ πιである。半導体実装基板 100には、中空実 装するための開口部 102が設けられている。なおこの開口部 102を形成することなく 平板状の半導体実装基板にも適用可能であることはいうまでもない。
[0025] ここで、半導体チップ 104の非電極配置辺に設けたダミー配線パターン 103は、そ の形成仕様は、配線電極を構成する配線パターン 101と同一の仕様 (配線材構成、 配線厚み、配線幅、表面めつき方法など)であることを特徴としている。
[0026] 一方、従来の方法では、図 5に示すように基板 300には、電極配線を構成する配線 パターン 301のみ存在しており、ダミー配線パターン（103)に相当する配線そのもの が存在しないか、図 7に示すように、基板 400には、配線電極を構成する配線パター ン 401以外に半導体チップの端面に平行になるようにダミー配線パターン 403を設 ける手法が取られて 、ると 、う違 、がある。
[0027] 次に、半導体チップ 104は、 Si、 SiC、 GaAsなどからなり、厚みは、 0.1〜0.7mm である。半導体チップ 104の電極パッド 106は、 Au、 Cu、 Niなどからなり、電極形成 方法は、めっき法 (電解または無電解)を用い、高さは、 5〜20 /ζ πιである。
[0028] そして、半導体チップ 104は、半導体実装基板 100への実装時、封止榭脂 105を 用いて封止される。この封止榭脂 105は、エポキシ、イミド、シリコーン、アクリルなど をベースとしており、榭脂を供給する形態は、粘度20〜150?& ' 3のぺースト状もしく は、 Βステージィ匕されたフィルム状である。半導体チップ 104を熱圧着する条件は、 1 00〜250°Cを榭脂温度のピークとして、 2〜20秒間圧着する。
[0029] この電極配置での半導体チップ実装工程のフロー図を図 2に示す。
接続用の電極パッド 106を形成した半導体チップ 104を、配線パターン 101にカロえ て、電極パッドの存在しない辺にダミー配線パターン 103を設けた、半導体実装基板 100へ実装するフローを示して 、る。
[0030] ここで、半導体実装基板 100には、あらかじめ、封止榭脂 105が供給されており、配 線パターン 101およびダミー配線パターン 103の有無に応じて、封止榭脂 105は、 高さに凹凸ができる。高さの凹凸は配線パターン 101およびダミー配線パターン 103 に従ったものであり、電極高さ 20〜80 /ζ πιに相当する。封止榭脂 105は、榭脂厚み 力 30〜： LOO /z mで、電極高さの和相当となるように供給している。
[0031] 次に、半導体チップ 104を半導体実装基板 100に載置し (図 2 (a) )、熱圧着方式 で実装する（図 2 (b) )。この時、封止榭脂 105の凹凸が電極パッド 106の高さよりも小 さい場合、封止榭脂 105は、凹部で半導体チップ 104に濡れあがらないが、配線パ ターン 101の間にダミー配線パターン 103を設けたため、その部分は、榭脂が凸にな つており、半導体チップ 104に濡れあがり、その後は、濡れ広がり、半導体チップ 104 の端面全面を覆う状態となる。
[0032] (実施の形態 2)
次に本発明の実施の形態 2について説明する。
本実施の形態 2の半導体装置の要部説明図を図 3に示す。 本実施の形態では、前記半導体チップ 202が、二の字形状に電極配置されており 、非電極配置辺に対向する前記半導体実装基板 200に配線パターン 201と同一ェ 程で形成されたダミー配線パターン 203が、各非電極配置辺に 3本設けられている。
[0033] ここで、 A— A'ラインにおいて配線パターン 201の上下間距離 Dを複数のダミー配 線パターン 203で均等に割って配置して 、る。
また、配置するダミー配線パターン 203の本数は、封止榭脂のチップへの濡れ上が りを均一にするために必要な最小限の数としている。
[0034] この電極配置での半導体チップ実装工程フロー図を図 4に示す。
電極パッド 206を形成した半導体チップ 204を、電極パッド 206の存在しな!、部分 に複数のダミー配線パターン 203を設けた配線パターン 201を有する半導体実装基 板 200に実装するフローを示して 、る。
[0035] ここで、基板 200には、あら力じめ、封止榭脂 205が供給されており、配線パターン 201の有無に応じて、封止榭脂 205は、高さに凹凸ができる。高さの凹凸は配線バタ ーン 201、ダミー酉己線ノ ターン 203【こ従ったちのであり、電極高さ 20〜80 μ m【こネ目 当する。封止榭脂 205は、榭脂厚みが、 30〜： LOO /z mで、電極高さの和相当で供給 している。
[0036] 次に、半導体チップ 204を半導体実装基板 200に熱圧着方式で実装する。この時 、封止榭脂 205の凹凸が電極パッド 206の高さよりも小さい場合、封止 205は、凹部 で半導体チップ 204に濡れあがらないが、配線パターン 201の間に複数のダミー配 線パターン 203を設けたため、その部分は、榭脂が凸になっており、半導体チップ 20 4に濡れあがり、その後は、濡れ広がり、半導体チップ 204の端面全面を覆う状態とな る。
[0037] なおダミー配線パターンと配線パターンは対称となるように形成されるのが望ま ヽ が方向のみ対称となるようにしてもよい。すなわち、ダミー配線パターンの形成された 辺と配線パターンの形成された辺とは対称となるようにするのが望ま 、。
[0038] 本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲 を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明ら かである。 本出願は、 2004年 12月 9日出願の日本特許出願、出願番号 2004-356689に基づく ものであり、その内容はここに参照として取り込まれる。
産業上の利用可能性
本発明の半導体実装基板は、半導体電極配置が均等でな!、あらゆる半導体チッ プの実装 ·封止品質の向上を実現しており、特に 2辺にしか電極を配置して ヽな ヽ場 合の多い、固体撮像素子や RAM 'ROMなどメモリーチップへの利用が有効である。 また、確実に安定して実装可能であるため、積層化が求められる SIP (System in Pa ckage)などの半導体パッケージに利用可能である。さらに、高周波モジュール部品 や、光モジュール部品など、電極数の少ない半導体チップに対しても、均等に榭脂 封止を行なう目的において有効である。

Claims

請求の範囲
[1] ベアの半導体チップをフェースダウンでフリップチップ実装する半導体実装基板で あって、
前記半導体チップの電極配置部に対向するとともに外部接続のなされる配線パター ンと、前記半導体チップの非電極配置部に、前記半導体チップの辺に対して所定の 角度をなすように設けられたダミー配線パターンとを具備した半導体実装基板。
[2] 請求項 1に記載の半導体実装基板であって、
前記ダミー配線パターンが、前記配線パターンと対称となる方向に設けられた半 導体実装基板。
[3] 請求項 1に記載の半導体実装基板であって、
前記ダミー配線パターンが、前記配線パターンと同様に同一工程で形成された半 導体実装基板。
[4] 請求項 1乃至 3のいずれかに記載の半導体実装基板であって、
前記半導体チップが、相対向する 2辺に電極配置部を具備しており、 前記ダミー配線パターンが、前記 2辺を除く 2辺の中央部に設けられた半導体実装 基板。
[5] 請求項 1乃至 4のいずれかに記載の半導体実装基板であって、
前記半導体チップが、コの字形状をなすように 3辺に電極配置部を具備しており、 前記ダミー配線パターンは、残る 1辺のほぼ中央部に設けられた半導体実装基板。
[6] 請求項 1乃至 5のいずれかに記載の半導体実装基板であって、
前記ダミー配線パターンは、各辺に複数本設けられる半導体実装基板。
[7] 請求項 1乃至 5のいずれかに記載の半導体実装基板であって、
前記ダミー配線パターンは、各辺の中央部に 1本のみ設けられる半導体実装基板。
PCT/JP2005/022678 2004-12-09 2005-12-09 半導体実装基板 WO2006062195A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006546774A JPWO2006062195A1 (ja) 2004-12-09 2005-12-09 半導体実装基板

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004-356689 2004-12-09
JP2004356689 2004-12-09

Publications (1)

Publication Number Publication Date
WO2006062195A1 true WO2006062195A1 (ja) 2006-06-15

Family

ID=36578015

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/022678 WO2006062195A1 (ja) 2004-12-09 2005-12-09 半導体実装基板

Country Status (2)

Country Link
JP (1) JPWO2006062195A1 (ja)
WO (1) WO2006062195A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016129409A1 (ja) * 2015-02-13 2016-08-18 ソニー株式会社 撮像素子、製造方法、および電子機器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08335593A (ja) * 1995-06-08 1996-12-17 Matsushita Electron Corp 半導体装置およびその製造方法
JPH10214857A (ja) * 1997-01-31 1998-08-11 Hitachi Ltd 半導体装置およびその製造方法
JPH11238745A (ja) * 1998-02-23 1999-08-31 Matsushita Electron Corp 半導体装置及びその製造方法並びに半導体キャリア
JP2000294896A (ja) * 1998-12-21 2000-10-20 Seiko Epson Corp 回路基板ならびにそれを用いた表示装置および電子機器
JP2001358175A (ja) * 2000-06-16 2001-12-26 Matsushita Electric Ind Co Ltd 電子部品の実装方法及び電子部品実装体

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3207319B2 (ja) * 1993-05-28 2001-09-10 株式会社東芝 光電変換装置及びその製造方法
JP2001250889A (ja) * 2000-03-06 2001-09-14 Matsushita Electric Ind Co Ltd 光素子の実装構造体およびその製造方法
JP2003092382A (ja) * 2001-09-18 2003-03-28 Sony Corp 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08335593A (ja) * 1995-06-08 1996-12-17 Matsushita Electron Corp 半導体装置およびその製造方法
JPH10214857A (ja) * 1997-01-31 1998-08-11 Hitachi Ltd 半導体装置およびその製造方法
JPH11238745A (ja) * 1998-02-23 1999-08-31 Matsushita Electron Corp 半導体装置及びその製造方法並びに半導体キャリア
JP2000294896A (ja) * 1998-12-21 2000-10-20 Seiko Epson Corp 回路基板ならびにそれを用いた表示装置および電子機器
JP2001358175A (ja) * 2000-06-16 2001-12-26 Matsushita Electric Ind Co Ltd 電子部品の実装方法及び電子部品実装体

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016129409A1 (ja) * 2015-02-13 2016-08-18 ソニー株式会社 撮像素子、製造方法、および電子機器

Also Published As

Publication number Publication date
JPWO2006062195A1 (ja) 2008-06-12

Similar Documents

Publication Publication Date Title
US6501171B2 (en) Flip chip package with improved cap design and process for making thereof
US8651359B2 (en) Flip chip bonder head for forming a uniform fillet
JP2001250889A (ja) 光素子の実装構造体およびその製造方法
US20080185709A1 (en) Semiconductor device including semiconductor elements and method of producing semiconductor device
KR100404061B1 (ko) 반도체 장치 및 그 제조 방법
US9087826B2 (en) Method for manufacturing semiconductor device using mold having resin dam and semiconductor device
WO2006062195A1 (ja) 半導体実装基板
JP2004179343A (ja) 半導体基板とその製造方法
KR20210018577A (ko) 반도체 패키지 장치
JP3997903B2 (ja) 回路基板および半導体装置
JP2010206132A (ja) 半導体装置及び半導体装置の製造方法
US8050049B2 (en) Semiconductor device
JP3618060B2 (ja) 半導体素子搭載用配線基板およびこれを用いた半導体装置
TWI719006B (zh) 半導體裝置
JP4231881B2 (ja) デバイス装置及びその製造方法
WO2017043480A1 (ja) 半導体パッケージ
JP2022020941A (ja) 半導体装置
JP2924867B2 (ja) 混成集積回路装置及びその製造方法
JP2011029523A (ja) 電子部品収納用パッケージおよび電子装置
JP4995764B2 (ja) リード支持型半導体パッケージ
JP2001015557A (ja) 半導体装置およびその製造方法
TWI290759B (en) Semiconductor package and its fabricating process
JP5271982B2 (ja) 半導体装置
JP2005203488A (ja) 半導体装置
JP2002033343A (ja) 電子部品の製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KM KN KP KR KZ LC LK LR LS LT LU LV LY MA MD MG MK MN MW MX MZ NA NG NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU LV MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2006546774

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 05814472

Country of ref document: EP

Kind code of ref document: A1