WO2006038382A1 - 電極基板及びそれを備えた表示装置 - Google Patents

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WO2006038382A1
WO2006038382A1 PCT/JP2005/014896 JP2005014896W WO2006038382A1 WO 2006038382 A1 WO2006038382 A1 WO 2006038382A1 JP 2005014896 W JP2005014896 W JP 2005014896W WO 2006038382 A1 WO2006038382 A1 WO 2006038382A1
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electrode
signal line
parasitic capacitance
capacitance
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Keiichi Ina
Keisuke Yoshida
Ichiro Shiraki
Mutsumi Nakajima
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Sharp Kabushiki Kaisha
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    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode

Definitions

  • Electrode substrate and display device including the same
  • the present invention relates to an electrode substrate and a display device including the same.
  • An active matrix driving liquid crystal display device includes, for example, a color liquid crystal display device using an active matrix substrate (electrode substrate).
  • the color liquid crystal display device includes an active matrix substrate, a counter substrate disposed opposite to the active matrix substrate, provided with a common electrode, a liquid crystal layer interposed between the two substrates, and a common electrode side. And an arranged color filter.
  • a red (R) region, a green (G) region, and a blue (B) region are provided in a predetermined arrangement corresponding to each of the plurality of pixel electrodes provided on the active matrix substrate.
  • the R region is a red (R) pixel
  • the G region is a green (G) pixel
  • the B region is a blue (B) pixel.
  • the delta arrangement disclosed in Patent Document 1 can be cited.
  • FIG. 15 is a schematic plan view of an active matrix substrate 500 of a conventional liquid crystal display device having pixels arranged in a delta arrangement.
  • FIG. 16 is an enlarged partial plan view of a part of the active matrix substrate 500.
  • This active matrix substrate 500 has a gate driver 502 and a source driver 503.
  • a plurality of gate bus lines 504 extend from the gate driver 502 in parallel with each other.
  • a plurality of source bus lines 505 extend from the source driver 503 in parallel with each other in a direction perpendicular to the direction in which the gate bus lines 504 extend.
  • the plurality of gate bus lines 504 and the plurality of source bus lines 505 intersect at the display unit 501.
  • a TFT 506 connected to both the gate bus line 504 and the source bus line 505 is disposed near each of the intersections of the plurality of gate bus lines 504 and the plurality of source bus lines 505. One end of the TFT 506 is connected to the pixel electrode 507.
  • Patent Document 1 Japanese Patent Publication No. 3-65046
  • a parasitic capacitance is formed between adjacent pixel electrodes 507 and the like. Therefore, in the conventional liquid crystal display device including the active matrix substrate 500, when an image is displayed, the potential of the pixel electrode 507 is drawn by the charge accumulated in the parasitic capacitance, and the image display quality is deteriorated. is there.
  • FIG. 17 is a plan view schematically showing the parasitic capacitance formed on the active matrix substrate 500.
  • the first parasitic capacitance is a parasitic capacitance Csd formed between the source bus line 505 and the pixel electrode 507.
  • the second parasitic capacitance is a parasitic capacitance Cpp formed between adjacent pixel electrodes 507.
  • the third parasitic capacitance is a parasitic capacitance Cps formed between the pixel electrode 507 and the auxiliary capacitance element 509 electrically connected to the adjacent pixel electrode 507.
  • the parasitic capacitance Csd can be further divided into two types of parasitic capacitances.
  • One is a parasitic capacitance Csdl formed between the pixel electrode 507 and the source bus line 505 connected to the pixel electrode 507 via the TFT 506.
  • the other is a parasitic capacitance Csd2 formed between the pixel electrode 507 and the source bus line 505 for inputting a display signal having a display color different from the display color of the pixel electrode 507.
  • the parasitic capacitance Cpp is equal to the parasitic capacitance Cppno formed between the pixel electrodes 507 adjacent to each other in the extending direction of the source bus line 505, and the gate bus lines 504 that are adjacent to each other with the source bus line 505 interposed therebetween and are different from each other. And a parasitic capacitance Cppsl formed between the pixel electrodes 507 connected (that is, arranged in different rows).
  • the parasitic capacitance Cps can be divided into two types. Specifically, one is a parasitic capacitance Cpsno formed between the pixel electrode 507 and the auxiliary capacitance element 509 electrically connected to the pixel electrode 507 adjacent in the extending direction of the source bus line 505. . The other is connected to the pixel electrode 507 and the gate bus line 504 adjacent to and sandwiching the pixel electrode 507 and the source bus line 505 (that is, arranged in different rows). Auxiliary capacitance element 50 electrically connected to pixel electrode 507 This is the parasitic capacitance Cpssl formed between 9.
  • parasitic capacitances Csd2, Cppno, Cppsl, Cpsno, and Cpssl are examples of parasitic capacitances.
  • the present invention has been made in view of the problem that image display quality is deteriorated due to these parasitic capacitances, and the object is to generate a luminance difference (horizontal stripes) for each horizontal line. Is to achieve good image display quality.
  • the first electrode substrate according to the present invention includes a first signal line, a second signal line, and a third signal line, a first pixel electrode, a second pixel electrode, and a third pixel electrode. .
  • the first signal line, the second signal line, and the third signal line extend in parallel to each other in the first direction.
  • the first pixel electrode is electrically connected to the first signal line.
  • the second pixel electrode is adjacent to the first pixel electrode in the first direction and is electrically connected to the second signal line.
  • the third pixel electrode is adjacent to the second pixel electrode in the row direction intersecting the first direction with the second signal line interposed therebetween, and is electrically connected to the third signal line.
  • the capacitance value of the parasitic capacitance formed between the first pixel electrode and the second pixel electrode is the same between the first pixel electrode and the third pixel electrode. Smaller than the capacitance value of the parasitic capacitance formed between them.
  • the first pixel electrode and the second pixel electrode are adjacent to each other in the signal line extending direction (first direction). For this reason, a parasitic capacitance Cppno is formed between the first pixel electrode and the second pixel electrode. This parasitic capacitance Cppno promotes the generation of luminance differences (horizontal stripes) for each horizontal line.
  • the first pixel electrode and the third pixel electrode are adjacent to each other across the second signal line and are arranged in different rows.
  • a parasitic capacitance Cppsl is formed between the first pixel electrode and the third pixel electrode. This parasitic capacitance Cppsl suppresses the occurrence of luminance differences (horizontal stripes) for each horizontal line.
  • the capacitance value of the parasitic capacitance Cppno is smaller than the capacitance value of the parasitic capacitance Cppsl. Therefore, the occurrence of a luminance difference (horizontal stripes) for each horizontal line can be effectively suppressed, and a good image display quality can be realized.
  • the distance between the first pixel electrode and the second pixel electrode may be longer than the distance between the first pixel electrode and the third pixel electrode.
  • the parasitic capacitance Cppsl formed between the first pixel electrode and the third pixel electrode is equal to the layer thickness of the parasitic capacitance Cppno formed between the first pixel electrode and the second pixel electrode. Thicker than the layer thickness. For this reason, the capacitance value of the parasitic capacitance Cppno is less than the capacitance value of the parasitic capacitance Cppsl / J.
  • the parasitic capacitance Cppno promotes the generation of a luminance difference (horizontal stripe) for each horizontal line.
  • the parasitic capacitance Cppsl suppresses the occurrence of luminance differences (horizontal stripes) for each horizontal line. Therefore, according to this configuration, it is possible to effectively suppress the occurrence of a luminance difference for each horizontal line and to realize a good image display quality.
  • the distance between adjacent pixel electrodes is the length of the shortest line segment connecting the peripheral edges of both pixel electrodes! U
  • the second electrode substrate according to the present invention includes a first signal line, a second signal line, and a third signal line, a first pixel electrode, a second pixel electrode, a third pixel electrode, and an auxiliary And a capacitor.
  • the first signal line, the second signal line, and the third signal line extend in parallel to each other in the first direction.
  • the first pixel electrode is electrically connected to the first signal line.
  • the second pixel electrode is adjacent to the first pixel electrode in the first direction and is electrically connected to the second signal line.
  • the third pixel electrode is adjacent to the second pixel electrode in the row direction intersecting the first direction with the second signal line interposed therebetween, and is electrically connected to the third signal line.
  • the auxiliary capacitance element is electrically connected to the first pixel electrode
  • the capacitance value of the parasitic capacitance formed between the auxiliary capacitance electrode and the second pixel electrode is between the auxiliary capacitance electrode and the third pixel electrode. Smaller than the capacitance value of the formed parasitic capacitance.
  • the parasitic capacitance Cpsno formed between the auxiliary capacitance electrode connected to the first pixel electrode and the second pixel electrode facilitates the generation of a luminance difference (horizontal stripe) for each horizontal line.
  • the parasitic capacitance Cpssl formed between the auxiliary capacitance electrode connected to the first pixel electrode and the third pixel electrode suppresses the occurrence of a luminance difference (horizontal stripe) for each horizontal line.
  • the capacitance value of the parasitic capacitance Cpsno is smaller than the capacitance value of the parasitic capacitance Cpssl. . Therefore, the occurrence of a luminance difference (horizontal stripes) for each horizontal line can be effectively suppressed, and a good image display quality can be realized.
  • the distance between the auxiliary capacitance electrode and the second pixel electrode may be longer than the distance between the auxiliary capacitance electrode and the third pixel electrode.
  • the layer thickness of the parasitic capacitance Cpsno formed between the auxiliary capacitance electrode connected to the first pixel electrode and the second pixel electrode is equal to that of the auxiliary capacitance electrode connected to the first pixel electrode. It is thicker than the layer thickness of the parasitic capacitance Cpssl formed between the third pixel electrode. For this reason, the capacitance value of the parasitic capacitance Cpsno is smaller than the capacitance value of the parasitic capacitance Cpssl.
  • the parasitic capacitance Cpsno promotes the generation of a luminance difference (horizontal stripe) for each horizontal line.
  • the parasitic capacitance Cpssl suppresses the occurrence of luminance differences (horizontal stripes) for each horizontal line. Therefore, the occurrence of a luminance difference for each horizontal line can be effectively suppressed, and a good image display quality can be realized.
  • an area where the auxiliary capacitance electrode and the second pixel electrode overlap is smaller than an area where the auxiliary capacitance electrode and the third pixel electrode overlap.
  • the capacitance value of the parasitic capacitance Cpsno is smaller than the capacitance value of the parasitic capacitance Cpssl.
  • the parasitic capacitance Cpsno promotes the generation of luminance differences (horizontal stripes) for each horizontal line.
  • the parasitic capacitance Cpssl suppresses the occurrence of luminance differences (horizontal stripes) for each horizontal line. Therefore, the occurrence of a luminance difference for each horizontal line can be effectively suppressed, and a good image display quality can be realized.
  • the auxiliary capacitance electrode and the third pixel electrode do not have to be daylight.
  • each of the plurality of first signal lines may meander in a rectangular wave shape.
  • the first pixel electrode, the second pixel electrode, and the third pixel electrode may be arranged in a delta shape.
  • the electrode substrate according to the present invention is not limited to one in which a plurality of pixel electrodes are arranged in a delta arrangement.
  • a plurality of pixel electrode forces S may be arranged in a stripe pattern, or may be arranged in a square pattern.
  • a display device according to the present invention includes the electrode substrate according to the present invention.
  • the display device according to the present invention may have a liquid crystal display format.
  • FIG. 1 is a schematic plan view of an active matrix substrate 100 according to the first embodiment.
  • FIG. 2 is an equivalent circuit diagram of the active matrix substrate 100.
  • FIG. 2 is an equivalent circuit diagram of the active matrix substrate 100.
  • FIG. 3 is a partial plan view of an active matrix substrate 100.
  • FIG. 4 is a schematic cross-sectional view taken along the line ABC in FIG.
  • FIG. 5 is a schematic cross-sectional view taken along the line D-E in FIG.
  • FIG. 6 is a schematic cross-sectional view taken along line F—G in FIG.
  • FIG. 7 is a plan view showing the shape and arrangement of pixel electrodes 7.
  • FIG. 8 is a plan view of the active matrix substrate 1 for explaining the correlation between the parasitic capacitance Cpp and the occurrence of luminance unevenness (horizontal stripes) for each horizontal line.
  • FIG. 9 is a partial plan view of an active matrix substrate 200 according to Embodiment 2.
  • FIG. 10 is a plan view for explaining the positional relationship between the pixel electrode 207 and the auxiliary capacitance element 209.
  • FIG. 11 is a partial plan view of an active matrix substrate 300 according to Embodiment 3.
  • FIG. 12 is a plan view for explaining the positional relationship between the pixel electrode 307 and the auxiliary capacitance element 309.
  • FIG. 13 is a partial plan view of an active matrix substrate 400 according to Embodiment 4.
  • FIG. 14 is a plan view for explaining the positional relationship between the pixel electrode 407 and the auxiliary capacitance element 409.
  • FIG. 15 is a schematic plan view of an active matrix substrate 500 of a conventional liquid crystal display device having pixels arranged in a delta arrangement.
  • FIG. 16 is an enlarged partial plan view of a part of the active matrix substrate 500.
  • FIG. 17 is a plan view schematically showing parasitic capacitance formed on the active matrix substrate 500.
  • FIG. 1 is a schematic plan view of an active matrix substrate 100 according to the first embodiment.
  • FIG. 2 is an equivalent circuit diagram of the active matrix substrate 100.
  • FIG. 3 is a partial plan view of the active matrix substrate 100.
  • FIG. 4 is a schematic cross-sectional view of the portion cut out along the cut line A—B—C in FIG.
  • FIG. 5 is a schematic cross-sectional view of the portion cut out along the cut line D-E in FIG.
  • FIG. 6 is a schematic cross-sectional view of a portion cut out by a cut line FG in FIG.
  • the active matrix substrate 100 includes a gate driver 2 and a source driver 3.
  • a plurality of gate bus lines 4 extending in parallel with each other extend from the gate driver 2.
  • a plurality of source bus lines 5 extending in parallel to each other extend from the source driver 3 so as to intersect (typically orthogonal) in the display unit 1 in the extending direction of the gate bus lines 4.
  • Each of the plurality of source bus lines 5 meanders in a rectangular wave shape.
  • a thin film transistor (hereinafter referred to as “TFT”) 6 is provided in the vicinity of the intersection of the plurality of gate bus lines 4 and the plurality of source bus lines 5.
  • the TFT 6 is electrically connected to both the gate bus line 4 and the source bus line 5, and one end is connected to the pixel electrode 7 through the drain electrode 16.
  • the plurality of pixel electrodes 7 arranged in the display unit 1 are arranged in a delta arrangement.
  • the first pixel electrode 7a electrically connected to the first source bus line 5a, the first pixel electrode 7a and the column direction (source nos line) Adjacent to the second source bus line 5b and adjacent to the second pixel electrode 7b in the row direction (extending direction of the gate bus line 4).
  • the third pixel electrodes 7c electrically connected to the third source bus lines 5c are arranged in a delta shape.
  • the first pixel electrode 7a is arranged in a different row from the second pixel electrode 7b and the third pixel electrode 7c.
  • the plurality of pixel electrodes 7 are for displaying any one of a red (R) subpixel, a green (G) subpixel, and a blue (B) subpixel.
  • the direction in which the gate bus line 4 extends (in Fig. 1 In the horizontal direction, a pixel electrode 7 for displaying R (hereinafter abbreviated as “pixel electrode 7R”), a pixel electrode 7 for displaying G (hereinafter abbreviated as “pixel electrode 7G”), Pixel electrode 7 for displaying B (hereinafter abbreviated as “pixel electrode 7B”),...
  • the active matrix substrate 100 can be used for a full-color display device having three types of pixel electrodes 7, but the matrix substrate according to the present invention is not limited to this configuration.
  • the matrix substrate according to the present invention has four or more types of pixel electrodes, and these pixel electrodes may be for displaying different colors! /.
  • the semiconductor layer 12 of the auxiliary capacitive element 9 provided at one end on the drain electrode 16 side of the TFT 6 corresponding to each of the plurality of pixel electrodes 7 (hereinafter, "semiconductor layer 12 of the auxiliary capacitive element 9" is It may be referred to as a storage capacitor electrode 12a ”.
  • the auxiliary capacitance electrode 12a is connected to the pixel electrode 7.
  • the TFT 6 (see the A—B—C line cut plane in FIG. 4) has a semiconductor layer 12, a gate bus line 4, a source bus line 5, and a drain electrode 16.
  • the semiconductor layer 12 is provided on the substrate body 11.
  • a gate insulating layer 14 is provided on the semiconductor layer 12, and a gate bus line 4 is provided thereon.
  • On the gate bus line 4, an interlayer insulating layer 15 is provided.
  • a source bus line 5 is provided on the interlayer insulating layer 15.
  • the source bus line 5 is connected to the semiconductor layer 12 through a contact hole that penetrates the interlayer insulating layer 15 and the gate insulating layer 14.
  • a drain electrode 16 is provided on the interlayer insulating layer 15.
  • the drain electrode 16 is connected to the auxiliary capacitance electrode 12a via a contact hole penetrating the interlayer insulating layer 15 and the gate insulating layer 14.
  • a resin layer 17 is provided on the drain electrode 16.
  • a pixel electrode 7 is provided on the resin layer 17. The pixel electrode 7 and the drain electrode 16 are electrically connected through a contact hole that penetrates the resin layer 17.
  • the present invention can also be applied to a case where the TFT 6 has a top gate structure, an inverted staggered structure, or the like.
  • TFT6 is Cs on Gate drive (drive that shares auxiliary capacitance wiring and gate wiring)
  • Cs on Common drive auxiliary capacitance wiring is separated from gate wiring. It is also possible to apply the same drive to the same potential fluctuation as the counter electrode.
  • the auxiliary capacitance element 9 covers the auxiliary capacitance electrode 12a provided on the substrate body 11 and the auxiliary capacitance electrode 12a.
  • the dielectric layer 13 and the auxiliary capacitance wiring 8 facing the auxiliary capacitance electrode 12a through the dielectric layer 13 are provided.
  • the auxiliary capacitance electrode 12 a and the drain electrode 16 are electrically connected by a contact hole that penetrates the interlayer insulating layer 15 and the dielectric layer 13.
  • the substrate body 11 can be formed of a glass substrate, a plastic substrate, a quartz substrate, or the like.
  • the substrate body 11 is a base coat made of silicon dioxide (SiO 2) or the like on a glass substrate or the like.
  • Materials of the gate bus line 4, the source bus line 5, the auxiliary capacitance wiring 8, and the drain electrode 16 include aluminum (A1), silver (Ag), tantalum (Ta), tungsten (W), and the like. It is done.
  • Examples of the material of the semiconductor layer 12 include amorphous silicon and single crystal silicon.
  • Examples of the material of the dielectric layer 13, the gate insulating layer 14, and the interlayer insulating layer 15 include silicon oxide.
  • Examples of the material of the resin layer 17 include TEOS (tetraethoxysilane).
  • FIG. 7 is a plan view showing the shape and arrangement of the pixel electrodes 7.
  • the distance Lppno between the first pixel electrode 7a and the second pixel electrode 7b is longer than the distance LppsU between the first pixel electrode 7a and the third pixel electrode 7c. Therefore, the capacitance value of the parasitic capacitance Cppno formed between the first pixel electrode 7a and the second pixel electrode 7b is It is smaller than the capacitance value of the parasitic capacitance Cppsl formed between the pixel electrode 7a and the third pixel electrode 7c.
  • the parasitic capacitance Cppno having a relatively small capacitance value in the active matrix substrate 100 facilitates the generation of a luminance difference (horizontal stripe) for each horizontal line.
  • the parasitic capacitance Cppsl having a relatively large capacitance value in the active matrix substrate 100 acts to suppress the occurrence of a luminance difference (horizontal stripes) for each horizontal line. Therefore, according to this active matrix substrate 100, the occurrence of a luminance difference (horizontal stripes) for each horizontal line is effectively suppressed, and a good image display quality can be realized.
  • FIG. 8 is a plan view of the active matrix substrate 100 for explaining the correlation between the parasitic capacitance Cpp and the occurrence of luminance unevenness (horizontal stripes) for each horizontal line.
  • a normally white display device using this active matrix substrate 100 will be described as an example.
  • Vpix VpixO + (Csdl / Cpix) ⁇ Vsl + (Csd2 / Cpix) AVs2
  • Vpix is the potential of the pixel electrode 7 after drawing.
  • VpixO is the potential of the pixel electrode 7 before the pull-in, more specifically, the potential applied to the pixel electrode 7 from the source bus line 5 to which the data signal is applied through the TFT 6.
  • Cpix is the total capacitance value of the capacitance (parasitic capacitance, auxiliary capacitance element, etc.) associated with any pixel electrode 7.
  • AVsl is a voltage amplitude of the source bus line 5 for applying a data signal to an arbitrary pixel electrode 7.
  • AVs2 is the voltage amplitude of the source bus line 5 in which no data signal is applied to any pixel electrode 7.
  • the pixel electrode 7G3 receives the pull-in amount due to the parasitic capacitance Cppsl formed between the pixel electrode 7G2 and the adjacent pixel electrode 7R across the source bus line 5 that the pixel electrode 7G2 receives.
  • the amount of bow I penetration by the parasitic capacitance Cppsl formed between the pixel electrode 7G3 and the adjacent pixel electrode 7B across the source bus line 5 is smaller.
  • This difference in pull-in reduces the potential difference between the pixel electrode 7G2 displaying G in the second row and the pixel electrode 7G3 in the third row generated by pulling in by Csd2. Therefore, the parasitic capacitance Cpps 1 relaxes the pull-in of the potential of the pixel electrode by the parasitic capacitance Csd2.
  • the amount of bow I penetration by the parasitic capacitance Cppno received by the pixel electrode 7G2 between the pixel electrode 7G2 and the adjacent pixel electrode 7B without sandwiching the source bus line 5 is the pixel electrode 7G3. Is larger than the pull-in amount due to the parasitic capacitance Cppno formed between the pixel electrode 7G3 and the adjacent pixel electrode 7R without sandwiching the source bus line 5. This difference in pulling-in increases the potential difference between the pixel electrode 7G2 displaying G in the second row and the pixel electrode 7G3 in the third row generated by pulling in by Csd2. Therefore, the parasitic capacitance Cppno facilitates the drawing of the potential of the pixel electrode by the parasitic capacitance Csd2.
  • Vpix VpixO + (Cppsl / Cpix) ⁇ Vpixsl + (Cppno / Cpix) ⁇ Vpixno
  • ⁇ Vpixsl is the potential fluctuation of the pixel electrode 7 adjacent to the source bus line 5 in between.
  • ⁇ Vpixno is the potential fluctuation of the adjacent pixel electrode 7 without sandwiching the source bus line 5
  • the method of making the capacitance values of the parasitic capacitance Cppno and the parasitic capacitance Cppsl different is not limited to the method of making the distance between the pixel electrodes 7 different from each other.
  • the auxiliary capacitance electrode 12a connected to the first pixel electrode 7a overlaps with the third pixel electrode 7c and overlaps with the second pixel electrode 7b. Do not tatami. As shown in FIGS. 5 and 6, the distance Lpssl between the auxiliary capacitance electrode 12a and the second pixel electrode 7b is shorter than the distance Lpsno between the auxiliary capacitance electrode 12a and the third pixel electrode 7c.
  • the electrostatic capacitance value of the parasitic capacitance Cpssl formed between the auxiliary capacitance electrode 12a and the third pixel electrode 7c The static capacitance Cpsno formed between the auxiliary capacitance electrode 12a and the second pixel electrode 7b It becomes larger than the capacitance value.
  • the parasitic capacitance Cpssl relaxes the luminance difference (horizontal stripes) for each horizontal line for the same reason as the parasitic capacitance Cppsl described above.
  • the parasitic capacitance Cpsno promotes a luminance difference (horizontal stripe) for each horizontal line for the same reason as the parasitic capacitance Cppno described above. Therefore, according to the active matrix substrate 100, generation of a luminance difference (horizontal stripes) for each horizontal line is effectively suppressed, and a good image display quality can be realized.
  • the auxiliary capacitance electrode 12a does not overlap the auxiliary capacitance electrode 12a and the second pixel electrode 7b, but is not limited thereto.
  • the area force in which the auxiliary capacitance electrode 12a and the third pixel electrode 7c overlap is only required to be smaller than the area in which the auxiliary capacitance electrode 12a and the second pixel electrode 7b overlap.
  • the parasitic capacitance Cpsno that promotes the luminance difference for each horizontal line can be made smaller than the parasitic capacitance CpssU, and the effect of the present invention can be sufficiently obtained.
  • the method of making the capacitance values of the parasitic capacitance Cpsno and the parasitic capacitance Cpssl different is limited to the method of making the distance between the pixel electrode 7 and the auxiliary capacitance electrode 12a different from each other. is not.
  • a silicon oxide (SiO 2) base coat is applied to a glass substrate or the like by plasma CVD or the like.
  • a layer is formed to form the substrate body 11.
  • a thin film such as an amorphous silicon (Si) film is formed on the substrate body 11 using a plasma CVD method or the like.
  • the formed amorphous silicon film is crystallized by heat treatment and laser annealing to form a crystallized silicon layer.
  • the semiconductor layer 12 is formed by patterning the crystallized silicon layer into a desired shape using a photolithography technique or the like.
  • a silicon oxide (SiO 2) isoelectric force is also formed on the semiconductor layer 12.
  • a gate insulating layer 14 is formed.
  • a conductive layer made of tantalum nitride, tungsten, or the like is formed on the gate insulating layer 14 using a sputtering method or the like.
  • the auxiliary capacitance wiring 8 and the gate bus line 4 are formed at the same time by patterning the conductive layer into a desired shape by using a photolithography technique or the like.
  • the materials of the auxiliary capacitance wiring 8 and the gate bus line 4 are not limited to the above materials, but are tantalum (Ta), tungsten (W), titanium (Ti), molybdenum (Mo), aluminum (A1), It may be a metal such as copper (Cu), or an alloy material or a compound material containing these metals as main components.
  • the auxiliary capacitance line 8 and the gate bus line 4 may be formed in a laminated structure including, for example, a tantalum nitride layer and a tungsten layer.
  • the source region and the drain region of the TFT 6 are formed.
  • the semiconductor layer 12 located under the gate bus line 4 is not doped with phosphorus (P) or the like.
  • heat treatment is performed to activate the impurity element doped in the semiconductor layer 12.
  • the force that forms the N channel by doping phosphorus (P) into the semiconductor layer 12 When forming the P channel, boron (B) or the like is used instead of phosphorus (P). Preferred to dope.
  • an interlayer break made of silicon nitride (SiN), silicon oxide (SiO 2) or the like is used.
  • the edge layer 15 is formed.
  • the interlayer insulating layer 15 may have a laminated structure of a silicon nitride (SiN) layer and an oxide silicon (S iO) layer.
  • a contact hole for connecting the source bus line 5 and the semiconductor layer 12 and a contact hole for connecting the drain electrode 16 and the semiconductor layer 12 are formed in the interlayer insulating layer 15 and the gate insulating layer 14, respectively. To do.
  • a conductive layer made of tantalum nitride, tungsten (W), or the like is formed using a sputtering method or the like.
  • the drain electrode 16 and the source bus line 5 are simultaneously formed by patterning the conductive layer into a desired shape using a photolithography technique or the like.
  • the material of the drain electrode 16 and the source bus line 5 is not limited to the above materials, but tantalum (Ta), tungsten (W), titanium (Ti), molybdenum (Mo), aluminum (A1), copper It may be a metal such as (Cu), or an alloy material or a compound material containing these metals as main components.
  • the drain electrode 16 and the source bus line 5 may be formed in a laminated structure of, for example, a titanium (Ti) layer Z an aluminum (A1) layer Z a titanium (Ti) layer.
  • the semiconductor layer 12 is hydrogenated by heat treatment.
  • This hydrogenation step is a step of terminating the tundling bond of the semiconductor layer 12 with hydrogen contained in the interlayer insulating layer 15 made of a silicon nitride (SiN) film or the like.
  • a resin layer 17 having an organic insulating material strength such as TEOS (tetraethoxysilane) is formed.
  • a contact hole for connecting the drain electrode 16 and the pixel electrode 7 is formed in the resin layer 17 using a photolithography technique or the like.
  • a conductive layer made of indium tin oxide (ITO) is formed by sputtering or the like.
  • the pixel electrode 7 is formed by patterning the conductive layer into a desired shape using a photolithography technique or the like.
  • the active matrix substrate 100 can be manufactured through the above steps.
  • the above manufacturing method is merely an example, and the present invention is not limited to the above manufacturing method.
  • FIG. 9 is a partial plan view of the active matrix substrate 200 according to the second embodiment.
  • FIG. 10 is a plan view for explaining the positional relationship between the pixel electrode 207 and the auxiliary capacitance element 209.
  • the active matrix substrate 200 includes a plurality of gate bus lines 204 extending in parallel with each other and a plurality of gate bus lines 204 extending in parallel with each other (typically orthogonal to each other).
  • Source bus line 205 Each of the plurality of source bus lines 205 meanders in a rectangular wave shape.
  • a TFT 206 is provided in the vicinity of each intersection of the plurality of gate bus lines 204 and the plurality of source bus lines 205.
  • the TFT 206 is electrically connected to both the gate bus line 204 and the source bus line 205, and one end thereof is connected to the pixel electrode 207 through the drain electrode 216.
  • the pixel electrodes 207 are arranged in a delta arrangement.
  • the TFT 206 is connected to the semiconductor layer 212 of the auxiliary capacitance element 209 (hereinafter, “the semiconductor layer 212 of the auxiliary capacitance element 209” may be abbreviated as “auxiliary capacitance electrode 212a”).
  • the auxiliary capacitance element 209 has an auxiliary capacitance wiring 208 extending in parallel with the gate bus line 204.
  • the active matrix substrate 200 is different from the active matrix substrate 100 according to the first embodiment except that the shape of each of the plurality of pixel electrodes 207 arranged in a matrix and the shape and arrangement of the auxiliary capacitance element 209 are different from those of the active matrix substrate 100 according to the first embodiment.
  • the active matrix substrate 100 has the same configuration. Therefore, here, the auxiliary capacitance element 209 and the pixel electrode 207 different from those in Embodiment 1 will be described in detail.
  • the pixel electrode 207 is formed in a rectangular shape.
  • the storage capacitor electrode 212 a electrically connected to the first pixel electrode 207 a is formed in a vertically long shape with its long side parallel to the long side of the pixel electrode 207. As shown in FIG. 10, the area where the auxiliary capacitance electrode 212a and the third pixel electrode 207c overlap is larger than the area where the auxiliary capacitance electrode 212a and the second pixel electrode 207b overlap.
  • the capacitance value of the parasitic capacitance Cpssl that reduces the occurrence of a luminance difference (horizontal stripe) for each horizontal line is The capacitance value of the parasitic capacitance Cpsno that promotes the generation of luminance differences (horizontal stripes) for each horizontal line is small. Therefore, good image display quality can be realized. [0098] (Embodiment 3)
  • FIG. 11 is a partial plan view of an active matrix substrate 300 according to the third embodiment.
  • FIG. 12 is a plan view for explaining the positional relationship between the pixel electrode 307 and the auxiliary capacitance element 309.
  • the active matrix substrate 300 includes a plurality of gate bus lines 304 extending in parallel to each other and a plurality of gate bus lines 304 extending in parallel to each other (typically orthogonal to each other).
  • Source bus line 305 Each of the plurality of source bus lines 305 meanders in a rectangular wave shape.
  • TFTs 306 are provided in the vicinity of the intersections of the plurality of gate bus lines 304 and the plurality of source bus lines 305, respectively.
  • the TFT 306 is electrically connected to both the gate bus line 304 and the source bus line 305, and one end of the TFT 306 is connected to the pixel electrode 307 via the drain electrode 316.
  • the pixel electrodes 307 are arranged in a delta arrangement.
  • the TFT 306 is connected to the semiconductor layer 312 of the auxiliary capacitance element 309 (hereinafter, “the semiconductor layer 312 of the auxiliary capacitance element 309” may be referred to as “auxiliary capacitance electrode 312a”).
  • the auxiliary capacitance element 309 has an auxiliary capacitance line 308 extending in parallel with the gate bus line 304.
  • This active matrix substrate 300 has the same configuration as that of the active matrix substrate 200 according to the second embodiment except for the arrangement of the auxiliary capacitive elements 309.
  • the auxiliary capacitance element 309 different from the second embodiment will be described in detail.
  • the auxiliary capacitance electrode 312a electrically connected to the first pixel electrode 307a is formed in a horizontally long shape in the direction in which the gate bus line 304 extends. As shown in FIG. 12, the auxiliary capacitance electrode 312a overlaps with the third pixel electrode 307c, but does not overlap with the second pixel electrode 307b at all. Therefore, in this active matrix substrate 300 as well, in the same way as the active matrix substrate 200 according to the second embodiment, the horizontal line is more than the capacitance value of the parasitic capacitance Cpssl that alleviates the occurrence of luminance difference (horizontal stripes) for each horizontal line. The capacitance value of the parasitic capacitance Cpsno that promotes the generation of luminance differences (horizontal stripes) is small. Therefore, good image display quality can be realized.
  • FIG. 13 is a partial plan view of an active matrix substrate 400 according to Embodiment 4.
  • FIG. 13 is a partial plan view of an active matrix substrate 400 according to Embodiment 4.
  • FIG. 14 is a plan view for explaining the positional relationship between the pixel electrode 407 and the auxiliary capacitance element 409.
  • the active matrix substrate 400 includes a plurality of gate bus lines 404 extending in parallel to each other and a plurality of gate bus lines 404 extending in parallel to each other (typically orthogonal) intersecting the extending direction of the gate bus lines 404.
  • Each of the plurality of source bus lines 405 meanders in a rectangular wave shape.
  • TFTs 406 are provided in the vicinity of the intersections between the plurality of gate bus lines 404 and the plurality of source bus lines 405.
  • the TFT 406 is electrically connected to both the gate bus line 404 and the source bus line 405, and one end thereof is connected to the pixel electrode 407 through the drain electrode 416.
  • the pixel electrodes 407 are arranged in a delta arrangement.
  • the TFT 406 is connected to the semiconductor layer 412 (auxiliary capacitance electrode) of the auxiliary capacitance element 409.
  • the auxiliary capacitance element 409 has an auxiliary capacitance line 408 extending in parallel with the gate bus line 404.
  • This active matrix substrate 400 has the same configuration as that of the active matrix substrate 200 according to Embodiment 2 except for the shape of the pixel electrode 407. For this reason, this active matrix substrate 400 also promotes the generation of luminance differences (horizontal stripes) for each horizontal line rather than the capacitance value of the parasitic capacitance Cpssl, which reduces the generation of luminance differences (horizontal stripes) for each horizontal line.
  • Parasitic capacitance Cpsno has a small capacitance value. Therefore, good image display quality can be realized.
  • the distance Lppno between the first pixel electrode 407a and the second pixel electrode 407b is equal to the distance LppsU between the first pixel electrode 407a and the third pixel electrode 407c. Too long. Therefore, the capacitance value of the parasitic capacitance Cppno is smaller than the capacitance value of the parasitic capacitance Cppsl.
  • Parasitic capacitance Cppno promotes the generation of luminance differences (horizontal stripes) for each horizontal line.
  • the parasitic capacitance Cppsl suppresses the occurrence of luminance differences (horizontal stripes) for each horizontal line. Therefore, according to the active matrix substrate 100, the occurrence of a luminance difference (horizontal stripe) for each horizontal line is effectively achieved. Suppressed and good image display quality can be realized.
  • the electrode substrate (active matrix substrate) according to the present invention is useful for display devices such as liquid crystal display devices and EL display devices, digital still cameras with a display function, digital video cameras, and the like.

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Abstract

　本発明に係る第１の電極基板は、第１信号線、第２信号線、及び第３信号線と、第１画素電極と、第２画素電極と、第３画素電極とを有する。第１信号線、第２信号線、及び第３信号線は第１の方向に相互に並行に延びている。第１画素電極は第１信号線に電気的に接続されている。第２画素電極は、第１画素電極と第１の方向に隣接し、第２信号線に電気的に接続されている。第３画素電極は、第１の方向に交差する行方向に、第２信号線を挟んで第２画素電極と隣接し、第３信号線に電気的に接続されている。第１画素電極と第２画素電極との間に形成される寄生容量の静電容量値は、第１画素電極と第３画素電極との間に形成される寄生容量の静電容量値よりも小さい。

Description

明 細 書
電極基板及びそれを備えた表示装置
技術分野
[0001] 本発明は電極基板及びそれを備えた表示装置に関する。
背景技術
[0002] アクティブマトリクス駆動の液晶表示装置としては、例えばアクティブマトリクス基板（ 電極基板)を用いたカラー液晶表示装置が挙げられる。このカラー液晶表示装置は 、アクティブマトリクス基板と、アクティブマトリクス基板に対向して配設され、共通電極 を備えた対向基板と、これら両基板の間に介装された液晶層と、共通電極側に配設 されたカラーフィルタとを備えている。カラーフィルタには、アクティブマトリクス基板に 配設された複数の画素電極のそれぞれに対応して赤 (R)領域、緑 (G)領域、青 (B) 領域が所定配列で設けられている。そして、 R領域が赤 (R)の画素、 G領域が緑 (G) の画素、 B領域が青 (B)の画素を構成している。これら 3色の画素の配列方法として は、例えば特許文献 1に開示されたデルタ配列が挙げられる。
[0003] 図 15は、デルタ配列された画素を有する従来の液晶表示装置のアクティブマトリク ス基板 500の模式平面図である。
[0004] 図 16は、アクティブマトリクス基板 500の一部分を拡大した部分平面図である。
[0005] このアクティブマトリクス基板 500は、ゲートドライバ 502と、ソースドライバ 503とを有 している。ゲートドライバ 502からは、相互に並行に複数のゲートバスライン 504が延 びている。一方、ソースドライバ 503からは、ゲートバスライン 504の延びる方向に直 交して相互に並行に複数のソースバスライン 505が延びている。そして、複数のゲー トバスライン 504と複数のソースバスライン 505とは、表示部 501で交差している。複 数のゲートバスライン 504と複数のソースバスライン 505との交差部のそれぞれの近 傍には、ゲートバスライン 504及びソースバスライン 505の双方に接続された TFT50 6が配設されている。そして、 TFT506の一端は、画素電極 507に接続されている。 また、画素電極 507のそれぞれには、補助容量素子 509が電気的に接続されている 特許文献 1 :特公平 3— 65046号公報 このアクティブマトリクス基板 500では、隣接 する画素電極 507間等に寄生容量が形成される。そのため、このアクティブマトリクス 基板 500を備えた従来の液晶表示装置では、画像を表示した場合、寄生容量に蓄 積された電荷によって画素電極 507の電位が引き込まれ、画像表示品位が低下する という問題がある。
[0006] 以下、図面を用いて寄生容量による画像表示品位の低下について説明する。
[0007] 図 17は、アクティブマトリクス基板 500に形成された寄生容量を模式的に表した平 面図である。
[0008] このアクティブマトリクス基板 500では、大別して 3種類の寄生容量が形成される。
第 1の寄生容量は、ソースバスライン 505と画素電極 507との間に形成される寄生容 量 Csdである。第 2の寄生容量は、隣接する画素電極 507間に形成される寄生容量 Cppである。第 3の寄生容量は、画素電極 507と、隣接する画素電極 507に電気的 に接続された補助容量素子 509との間に形成される寄生容量 Cpsである。
[0009] これらの寄生容量のうち寄生容量 Csdは、さらに 2種類の寄生容量に分けることが できる。一つは、画素電極 507と、その画素電極 507に TFT506を介して接続された ソースバスライン 505との間に形成された寄生容量 Csdlである。そしてもう一つは、 画素電極 507と、その画素電極 507の表示色と異なる表示色の表示信号を入力する ソースバスライン 505との間に形成された寄生容量 Csd2である。
[0010] 寄生容量 Cppは、ソースバスライン 505の延びる方向に隣接する画素電極 507間 に形成された寄生容量 Cppnoと、ソースバスライン 505を挟んで隣接し、且つ相互に 異なるゲートバスライン 504に接続された (すなわち、相互に異なる行に配設された） 画素電極 507間に形成された寄生容量 Cppslとに分けられる。
[0011] 寄生容量 Cpsも寄生容量 Cppと同様に、 2種類に分けることができる。詳細には、一 つは、画素電極 507と、ソースバスライン 505の延びる方向に隣接する画素電極 507 に電気的に接続された補助容量素子 509との間に形成された寄生容量 Cpsnoであ る。そして、もう一つは、画素電極 507と、その画素電極 507とソースバスライン 505を 挟んで隣接し、且つ相互に異なるゲートバスライン 504に接続された (すなわち、相 互に異なる行に配設された)画素電極 507に電気的に接続された補助容量素子 50 9との間に形成された寄生容量 Cpsslである。
[0012] これらの寄生容量のうち、寄生容量 Csd2、 Cppno、 Cppsl、 Cpsno、及び Cpsslは
、隣接する画素電極 507の種類の相違から、画素電極 507の電位の引き込み量が 行ごとに異なる。それにより、行ごとに輝度ムラ (横縞）が発生し、画像表示品位が低 下するという問題がある。
[0013] 本発明は、これらの寄生容量に起因して画像表示品位が低下するという問題に鑑 みてなされたものであり、その目的とするところは、水平ラインごとの輝度差 (横縞）の 発生を抑制し、良好な画像表示品位を実現することにある。
発明の開示
[0014] 本発明に係る第 1の電極基板は、第 1信号線、第 2信号線、及び第 3信号線と、第 1 画素電極と、第 2画素電極と、第 3画素電極とを有する。第 1信号線、第 2信号線、及 び第 3信号線は第 1の方向に相互に並行に延びている。第 1画素電極は第 1信号線 に電気的に接続されている。第 2画素電極は、第 1画素電極と第 1の方向に隣接し、 第 2信号線に電気的に接続されている。第 3画素電極は、第 1の方向に交差する行 方向に、第 2信号線を挟んで第 2画素電極と隣接し、第 3信号線に電気的に接続さ れている。
[0015] 本発明に係る第 1の電極基板では、第 1画素電極と第 2画素電極との間に形成され る寄生容量の静電容量値は、第 1画素電極と第 3画素電極との間に形成される寄生 容量の静電容量値よりも小さ ヽ。
[0016] 第 1画素電極と第 2画素電極とは、信号線の延びる方向（第 1の方向）に隣接してい る。このため、第 1画素電極と第 2画素電極との間には寄生容量 Cppnoが形成される 。この寄生容量 Cppnoは、水平ラインごとの輝度差 (横縞)の発生を助長する。一方、 第 1画素電極と第 3画素電極とは第 2信号線を挟んで隣接し、且つ異なる行に配列さ れている。これら第 1画素電極と第 3画素電極との間には寄生容量 Cppslが形成され る。この寄生容量 Cppslは水平ラインごとの輝度差 (横縞)の発生を抑制する。本発 明に係る第 1の電極基板では、寄生容量 Cppnoの静電容量値は、寄生容量 Cppsl の静電容量値よりも小さい。従って、水平ラインごとの輝度差 (横縞)の発生を効果的 に抑制することができ、良好な画像表示品位を実現することができる。 [0017] 本発明に係る第 1の電極基板では、第 1画素電極と第 2画素電極との間の距離が 第 1画素電極と第 3画素電極との間の距離よりも長くてもよい。
[0018] この構成では、第 1画素電極と第 2画素電極との間に形成される寄生容量 Cppno の層厚が、第 1画素電極と第 3画素電極との間に形成される寄生容量 Cppslの層厚 よりも厚い。そのため、寄生容量 Cppnoの静電容量値は、寄生容量 Cppslの静電容 量値よりち/ J、さくなる。
[0019] 上述の通り、寄生容量 Cppnoは水平ラインごとの輝度差 (横縞)の発生を助長する 。一方、寄生容量 Cppslは水平ラインごとの輝度差 (横縞)の発生を抑制する。従って 、この構成によれば、水平ラインごとの輝度差の発生を効果的に抑制することができ 、良好な画像表示品位を実現することができる。尚、本明細書において隣接する画 素電極間の距離とは、両画素電極の周縁を結ぶ線分のうち最短の線分の長さを！、う
[0020] 本発明に係る第 2の電極基板は、第 1信号線、第 2信号線、及び第 3信号線と、第 1 画素電極と、第 2画素電極と、第 3画素電極と、補助容量素子とを有する。第 1信号 線、第 2信号線、及び第 3信号線は第 1の方向に相互に並行に延びている。第 1画素 電極は第 1信号線に電気的に接続されている。第 2画素電極は、第 1画素電極と第 1 の方向に隣接し、第 2信号線に電気的に接続されている。第 3画素電極は、第 1の方 向に交差する行方向に、第 2信号線を挟んで第 2画素電極と隣接し、第 3信号線に 電気的に接続されている。補助容量素子は第 1画素電極に電気的に接続されている
[0021] 本発明に係る第 2の電極基板では、補助容量電極と第 2画素電極との間に形成さ れる寄生容量の静電容量値が、補助容量電極と第 3画素電極との間に形成される寄 生容量の静電容量値よりも小さ 、。
[0022] 第 1画素電極に接続された補助容量電極と第 2画素電極との間に形成される寄生 容量 Cpsnoは、水平ラインごとの輝度差 (横縞)の発生を助長する。一方、第 1画素 電極に接続された補助容量電極と第 3画素電極との間に形成される寄生容量 Cpssl は、水平ラインごとの輝度差 (横縞)の発生を抑制する。本発明に係る第 2の電極基 板では、寄生容量 Cpsnoの静電容量値が寄生容量 Cpsslの静電容量値よりも小さ ヽ 。従って、水平ラインごとの輝度差 (横縞)の発生を効果的に抑制することができ、良 好な画像表示品位を実現することができる。
[0023] 本発明に係る第 2の電極基板では、補助容量電極と第 2画素電極との間の距離が 補助容量電極と第 3画素電極との間の距離よりも長くてもよい。
[0024] この構成では、第 1画素電極に接続された補助容量電極と第 2画素電極との間に 形成される寄生容量 Cpsnoの層厚は、第 1画素電極に接続された補助容量電極と 第 3画素電極との間に形成される寄生容量 Cpsslの層厚よりも厚い。このため、寄生 容量 Cpsnoの静電容量値は寄生容量 Cpsslの静電容量値よりも小さくなる。
[0025] 上述の通り、寄生容量 Cpsnoは水平ラインごとの輝度差 (横縞）の発生を助長する 。一方、寄生容量 Cpsslは水平ラインごとの輝度差 (横縞)の発生を抑制する。従って 、水平ラインごとの輝度差の発生を効果的に抑制することができ、良好な画像表示品 位を実現することができる。
[0026] 本発明に係る第 2の電極基板は、補助容量電極と第 2画素電極とが重畳する面積 が補助容量電極と第 3画素電極とが重畳する面積よりも小さ 、ことが好ま ヽ。
[0027] この構成では、寄生容量 Cpsnoの静電容量値は寄生容量 Cpsslの静電容量値より も小さくなる。上述の通り、寄生容量 Cpsnoは水平ラインごとの輝度差 (横縞)の発生 を助長する。一方、寄生容量 Cpsslは水平ラインごとの輝度差 (横縞)の発生を抑制 する。従って、水平ラインごとの輝度差の発生を効果的に抑制することができ、良好 な画像表示品位を実現することができる。また、補助容量電極と第 3画素電極とは重 昼しなくてちょい。
[0028] 本発明に係る第 1及び第 2の電極基板は、複数の第 1信号線のそれぞれが、矩形 波状に蛇行していてもよい。
[0029] また、本発明に係る第 1及び第 2の電極基板は、第 1画素電極、第 2画素電極、及 び第 3画素電極がデルタ状に配列されて ヽてもよ ヽ。
[0030] この構成によれば、曲線の多!、自然画等をより滑らかに表示することができる。
[0031] 本発明に係る電極基板は、複数の画素電極がデルタ配列されたものに限定されな い。複数の画素電極力 Sストライプ配列されたものであっても、また、正方配列されたも のであってもよい。 [0032] 本発明に係る表示装置は本発明に係る電極基板を備えて!/ヽる。
[0033] 本発明に係る表示装置はその表示形式が液晶表示形式であってもよ!/、。
図面の簡単な説明
[0034] [図 1]図 1は本実施形態 1に係るアクティブマトリクス基板 100の模式平面図である。
[図 2]図 2はアクティブマトリクス基板 100の等価回路図である。
[図 3]図 3はアクティブマトリクス基板 100の部分平面図である。
[図 4]図 4は、図 3中 A—B—C線で切断した概略断面図である。
[図 5]図 5は、図 3中 D—E線で切断した概略断面図である。
[図 6]図 6は、図 3中 F— G線で切断した概略断面図である。
[図 7]図 7は画素電極 7の形状及び配列を示す平面図である。
[図 8]図 8は寄生容量 Cppと水平ラインごとの輝度ムラ (横縞)の発生との相関を説明 するためのアクティブマトリクス基板 1の平面図である。
[図 9]図 9は実施形態 2に係るアクティブマトリクス基板 200の部分平面図である。
[図 10]図 10は画素電極 207と補助容量素子 209との位置関係を説明するための平 面図である。
[図 11]図 11は実施形態 3に係るアクティブマトリクス基板 300の部分平面図である。
[図 12]図 12は画素電極 307と補助容量素子 309との位置関係を説明するための平 面図である。
[図 13]図 13は実施形態 4に係るアクティブマトリクス基板 400の部分平面図である。
[図 14]図 14は画素電極 407と補助容量素子 409との位置関係を説明するための平 面図である。
[図 15]図 15はデルタ配列された画素を有する従来の液晶表示装置のアクティブマト リクス基板 500の模式平面図である。
[図 16]図 16はアクティブマトリクス基板 500の一部分を拡大した部分平面図である。
[図 17]図 17はアクティブマトリクス基板 500に形成された寄生容量を模式的に表した 平面図である。
発明を実施するための最良の形態
[0035] 以下、本発明の実施形態を図面を参照しながら詳細に説明する。 [0036] (実施形態 1)
図 1は、本実施形態 1に係るアクティブマトリクス基板 100の模式平面図である。
[0037] 図 2は、アクティブマトリクス基板 100の等価回路図である。
[0038] 図 3は、アクティブマトリクス基板 100の部分平面図である。
[0039] 図 4は、図 3中、切り出し線 A— B— Cによって切り出された部分の概略断面図であ る。
[0040] 図 5は、図 3中、切り出し線 D—Eによって切り出された部分の概略断面図である。
[0041] また、図 6は、図 3中、切り出し線 F— Gによって切り出された部分の概略断面図で ある。
[0042] 本実施形態 1に係るアクティブマトリクス基板 100は、ゲートドライバ 2とソースドライ ノ 3とを有する。ゲートドライバ 2からは、相互に並行に延びる複数のゲートバスライン 4が延びている。一方、ソースドライバ 3からは、表示部 1においてゲートバスライン 4 の延びる方向に交差するように (典型的には直交して)相互に並行な複数のソースバ スライン 5が延びている。複数のソースバスライン 5のそれぞれは、矩形波状に蛇行し ている。
[0043] 複数のゲートバスライン 4と複数のソースバスライン 5との交差部近傍のそれぞれに は薄膜トランジスタ（以下、「TFT」とする。）6が設けられている。 TFT6は、ゲートバス ライン 4とソースバスライン 5との双方に電気的に接続されており、一端がドレイン電極 16を介して画素電極 7に接続されている。尚、表示部 1に配設された複数の画素電 極 7はデルタ配列されて!、る。
[0044] 具体的には、図 1及び図 2に示すように、第 1ソースバスライン 5aに電気的に接続さ れた第 1画素電極 7aと、第 1画素電極 7aと列方向（ソースノ スライン 5の延びる方向） に隣接し、第 2ソースバスライン 5bに電気的に接続された第 2画素電極 7bと、第 2画 素電極 7bと行方向（ゲートバスライン 4の延びる方向）に隣接し、第 3ソースバスライン 5cに電気的に接続された第 3画素電極 7cとがデルタ状に配列されている。尚、第 1 画素電極 7aは、第 2画素電極 7bと第 3画素電極 7cとは異なる行に配列されて 、る。
[0045] 複数の画素電極 7は、それぞれ赤 (R)の副画素、緑 (G)の副画素、青（B)の副画 素のいずれかを表示するためのものである。ゲートバスライン 4の延びる方向（図 1で 横方向）に、 Rを表示するための画素電極 7 (以下、「画素電極 7R」と略す。）、 Gを表 示するための画素電極 7 (以下、「画素電極 7G」と略す。）、 Bを表示するための画素 電極 7 (以下、「画素電極 7B」と略す。）、 · · ·と順次配列されて ヽる。
[0046] 尚、このアクティブマトリクス基板 100は、 3種の画素電極 7を有するフルカラー表示 装置に用いることができるが、本発明に係るマトリクス基板は何らこの構成に限定され るものではない。例えば、本発明に係るマトリクス基板は、 4種以上の画素電極を有し 、それらの画素電極は異なる色を表示するためのものであっても構わな！/、。
[0047] TFT6のドレイン電極 16側の一端が複数の画素電極 7のそれぞれに対応して設け られた補助容量素子 9の半導体層 12 (以下、「補助容量素子 9の半導体層 12」を「補 助容量電極 12a」とすることがある。 )に接続されている。補助容量電極 12aは、画素 電極 7に接続されている。
[0048] 次に、図 4〜6を参照しながら、アクティブマトリクス基板 100の構成についてさらに 詳細に説明する。
[0049] TFT6 (図 4の A—B—C線切断面参照）は、半導体層 12と、ゲートバスライン 4と、 ソースバスライン 5と、ドレイン電極 16とを有する。半導体層 12は、基板本体 11の上 に設けられている。半導体層 12の上にはゲート絶縁層 14が設けられており、その上 にはゲートバスライン 4が設けられている。ゲートバスライン 4の上には、層間絶縁層 1 5が設けられている。さらに、層間絶縁層 15の上には、ソースバスライン 5が設けられ ている。このソースバスライン 5は、層間絶縁層 15及びゲート絶縁層 14を貫通するコ ンタクトホールを介して半導体層 12に接続されている。層間絶縁層 15の上には、ドレ イン電極 16が設けられている。このドレイン電極 16は、層間絶縁層 15及びゲート絶 縁層 14を貫通するコンタクトホールを経由して、補助容量電極 12aに接続されて 、る 。ドレイン電極 16の上には榭脂層 17が設けられている。さらに榭脂層 17の上には画 素電極 7が設けられている。画素電極 7とドレイン電極 16とは、榭脂層 17を貫通する コンタクトホールを介して電気的に接続されている。
[0050] 尚、 TFT6がトップゲート構造、又は逆スタガ構造等である場合にも適用することが できる。また、 TFT6が Cs on Gate駆動 (補助容量配線とゲート配線とを共用する 駆動）である場合にも、 Cs on Common駆動 (補助容量配線をゲート配線とは別 に配置し、対向電極と同じ電位変動をさせる駆動)である場合にも適用することがで きる。
[0051] 補助容量素子 9 (図 4の A— B線、図 5の D— E線切断面参照）は、基板本体 11の上 に設けられた補助容量電極 12aと、補助容量電極 12aを覆う誘電層 13と、誘電層 13 を介して補助容量電極 12aに対向する補助容量配線 8とを有する。この補助容量電 極 12aとドレイン電極 16とは、層間絶縁層 15及び誘電層 13を貫通するコンタクトホ ールによって電気的に接続されている。
[0052] 次に、アクティブマトリクス基板 100を構成する各部材の材料について詳細に説明 する。
[0053] 基板本体 11は、ガラス基板、ブラスティック基板、石英基板等により構成することが できる。基板本体 11は、ガラス基板等に酸ィ匕シリコン (SiO )等からなるベースコート
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層を設けたものであっても構わな 、。
[0054] ゲートバスライン 4、ソースバスライン 5、補助容量配線 8、及びドレイン電極 16の材 料としては、アルミニウム (A1)、銀 (Ag)、タンタル (Ta)やタングステン (W)等が挙げ られる。
[0055] 半導体層 12の材料としては、アモルファスシリコンや単結晶シリコン等が挙げられる
[0056] 誘電層 13、ゲート絶縁層 14、及び層間絶縁層 15の材料としては、酸化シリコン等 が挙げられる。
[0057] 榭脂層 17の材料としては、 TEOS (テトラエトキシシラン)等が挙げられる。
[0058] 尚、上述の各部材の材料は単なる例示であり、本発明は何ら上記材料に限定され るものではない。
[0059] 次に、このアクティブマトリクス基板 100における画素電極 7の形状について、図面 を参照しながら詳細に説明する。
[0060] 図 7は画素電極 7の形状及び配列を示す平面図である。
[0061] 図 7に示すように、第 1画素電極 7aと第 2画素電極 7bとの間の距離 Lppnoは、第 1 画素電極 7aと第 3画素電極 7cとの間の距離 LppsUりも長い。そのため、第 1画素電 極 7aと第 2画素電極 7bとの間に形成される寄生容量 Cppnoの静電容量値は、第 1 画素電極 7aと第 3画素電極 7cとの間に形成される寄生容量 Cppslの静電容量値より も小さい。
[0062] ここで、アクティブマトリクス基板 100において比較的小さな静電容量値を有する寄 生容量 Cppnoは水平ラインごとの輝度差 (横縞)の発生を助長する。一方、ァクティ ブマトリクス基板 100において比較的大きな静電容量値を有する寄生容量 Cppslは 水平ラインごとの輝度差 (横縞)の発生を抑制するように作用する。従って、このァク ティブマトリクス基板 100によれば、水平ラインごとの輝度差 (横縞)の発生が効果的 に抑制され、良好な画像表示品位を実現することができる。
[0063] 尚、寄生容量 Cppnoが水平ラインごとの輝度差の発生を助長し、逆に寄生容量 Cp pslは水平ラインごとの輝度差の発生を抑制する理由は、以下の通りである。
[0064] 図 8は、寄生容量 Cppと水平ラインごとの輝度ムラ (横縞)の発生との相関を説明す るためのアクティブマトリクス基板 100の平面図である。
[0065] このアクティブマトリクス基板 100を用いたノーマリーホワイトの表示装置を例として 説明する。
[0066] この表示装置で一面にオレンジを表示する場合、詳細には Rの画素は最高階調を 、 Gの画素は中間調を、 Bの画素は最低階調を表示する場合を考える。この場合、ノ 一マリーホワイトである表示装置では、 Rを表示するための信号を入力するソースバ スライン 5R、 Gを表示するための信号を人力するソースノ スライン 5G、 Bを表示する ための信号を入力するソースバスライン 5Bの順で電位変動が小さい。
[0067] 図 8に示す第 2行目の Gを表示する画素電極 7G2と、第 3行目の画素電極 7G3とに 着目すると、ソースバスライン 5Gとの間に形成される寄生容量 Csdlによる弓 Iき込み 量は、ソースバスライン 5Gが共通であり電位変動が等しいことから、両画素電極 7G2 及び 7G3共に同じである。一方、ソースバスライン 5Rよりも 5Bの方が電位変動が大 きい。このため、画素電極 7G2が受けるソースバスライン 5Bとの間に形成される寄生 容量 Csd2による引き込み量は、画素電極 7G3が受けるソースバスライン 5Rとの間に 形成される寄生容量 Csd2による引き込み量よりも大きい。この寄生容量 Csd2による 引き込みの差によって、第 2行目の Gを表示する画素電極 7G2と、第 3行目の画素電 極 7G3との間に電位差が生じるため、水平ラインごとの輝度ムラ (横縞）が認識される [0068] 尚、寄生容量 Csdと引き込み後の画素電極 7の電位 (Vpix)との関係は以下の数式 1に示す関係となる。
(数式 1)
Vpix=VpixO+ (Csdl/Cpix) Δ Vsl + (Csd2/Cpix) AVs2
ここで、 Vpixは引き込み後の画素電極 7の電位である。 VpixOは引き込み前の画 素電極 7の電位、詳細にはデータ信号を印加するソースバスライン 5から TFT6を介 して画素電極 7に印加された電位である。 Cpixは任意の画素電極 7に係る容量 (寄 生容量、補助容量素子等)の静電容量値の合計である。 AVslは任意の画素電極 7 にデータ信号を印加するソースバスライン 5の電圧振幅である。また、 AVs2は任意 の画素電極 7にデータ信号を印加しないソースバスライン 5の電圧振幅である。
[0069] それに対して、画素電極 7G2が受ける、ソースバスライン 5を挟んで画素電極 7G2 と隣接する画素電極 7Rとの間に形成される寄生容量 Cppslによる引き込み量は、画 素電極 7G3が受ける、ソースバスライン 5を挟んで画素電極 7G3と隣接する画素電 極 7Bとの間に形成される寄生容量 Cppslによる弓 Iき込み量よりも小さ 、。この引き込 みの差は、 Csd2による引き込みによって生じた第 2行目の Gを表示する画素電極 7G 2と、第 3行目の画素電極 7G3との間の電位差を小さくする。従って、寄生容量 Cpps 1は寄生容量 Csd2による画素電極の電位の引き込みを緩和する。
[0070] 一方、画素電極 7G2が受ける、ソースバスライン 5を挟まずに画素電極 7G2と隣接 する画素電極 7Bとの間に形成される寄生容量 Cppnoによる弓 Iき込み量は、画素電 極 7G3が受ける、ソースバスライン 5を挟まずに画素電極 7G3と隣接する画素電極 7 Rとの間に形成される寄生容量 Cppnoによる引き込み量よりも大きい。この引き込み の差は、 Csd2による引き込みによって生じた第 2行目の Gを表示する画素電極 7G2 と、第 3行目の画素電極 7G3との間の電位差を大きくする。従って、寄生容量 Cppno は寄生容量 Csd2による画素電極の電位の引き込みを助長する。
[0071] 従って、寄生容量 Cppnoの静電容量値をできる限り小さくし、逆に寄生容量 Cppsl の静電容量値をできる限り大きくすることにより、水平ラインごとの輝度差 (横縞)を効 果的に抑制することができる。 [0072] 尚、寄生容量 Cppnoと引き込み後の画素電極 7の電位との関係は下記数式 2に示 す関係となる。
(数式 2)
Vpix=VpixO+ (Cppsl/Cpix) Δ Vpixsl+ (Cppno/Cpix) Δ Vpixno
ここで Δ Vpixslはソースバスライン 5を挟んで隣接する画素電極 7の電位変動であ る。 Δ Vpixnoはソースバスライン 5を挟まずに隣接する画素電極 7の電位変動である
[0073] 寄生容量 Cppnoと寄生容量 Cppslとの静電容量値を異ならしめる方法は、画素電 極 7間の距離を相互に異ならしめる方法に限定されるものではない。
[0074] 次に、補助容量電極 12aと画素電極 7との間に形成される寄生容量 Cpsについて 詳細に説明する。
[0075] 図 3に示すように、このアクティブマトリクス基板 100では、第 1画素電極 7aに接続さ れた補助容量電極 12aは、第 3画素電極 7cと重畳すると共に、第 2画素電極 7bと重 畳しない。図 5及び図 6に示すように、補助容量電極 12aと第 2画素電極 7bとの距離 Lpsslが、補助容量電極 12aと第 3画素電極 7cとの距離 Lpsnoよりも短い。そのため 、補助容量電極 12aと第 3画素電極 7cとの間に形成される寄生容量 Cpsslの静電容 量値力 補助容量電極 12aと第 2画素電極 7bとの間に形成される寄生容量 Cpsno の静電容量値よりも大きくなる。寄生容量 Cpsslは上述の寄生容量 Cppslと同様の理 由により水平ラインごとの輝度差 (横縞)を緩和する。一方、寄生容量 Cpsnoは上述 の寄生容量 Cppnoと同様の理由により水平ラインごとの輝度差 (横縞)を助長する。 従って、このアクティブマトリクス基板 100によれば、水平ラインごとの輝度差 (横縞） の発生が効果的に抑制され、良好な画像表示品位を実現することができる。
[0076] 尚、このアクティブマトリクス基板 100では、補助容量電極 12aは、補助容量電極 12 aと第 2画素電極 7bとが重畳しないが、何らこれに限定されるものではない。補助容 量電極 12aと第 3画素電極 7cとが重畳する面積力 補助容量電極 12aと第 2画素電 極 7bとが重畳する面積よりも小さければよい。この構成であっても、水平ラインごとの 輝度差を助長する寄生容量 Cpsnoを寄生容量 CpssUりも小さくすることができ、本 発明の効果が十分に得られる力 である。 [0077] また、寄生容量 Cpsnoと寄生容量 Cpsslとの静電容量値を異ならしめる方法は、画 素電極 7と補助容量電極 12aとの間の距離を相互に異ならしめる方法に限定されるも のではない。
[0078] 次に、このアクティブマトリクス基板 100の製造方法について詳細に説明する。
[0079] まず、プラズマ CVD法等により、ガラス基板等に酸ィ匕シリコン（SiO )のベースコート
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層を成膜して基板本体 11を形成する。
[0080] プラズマ CVD法等を用いて、基板本体 11上にアモルファスシリコン（Si)膜等の薄 膜を形成する。形成したアモルファスシリコン膜を熱処理、レーザーァニール処理す ることにより結晶化し、結晶化シリコン層とする。フォトリソグラフィー技術等を用いて、 結晶化シリコン層を所望の形状にパターユングすることにより半導体層 12を形成する
[0081] プラズマ CVD法等を用いて、半導体層 12の上に酸ィ匕シリコン（SiO )等力もなるゲ
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ート絶縁層 14を形成する。
[0082] スパッタリング法等を用いて、ゲート絶縁層 14の上にチッ化タンタル、タングステン 等からなる導電層を形成する。フォトリソグラフィー技術等を用いて、その導電層を所 望の形状にパターユングすることにより、補助容量配線 8及びゲートバスライン 4を同 時に形成する。補助容量配線 8及びゲートバスライン 4の材料は、何ら上記材料に限 定されるものではなぐタンタル (Ta)、タングステン (W)、チタン (Ti)、モリブデン（M o)、アルミニウム (A1)、銅 (Cu)等の金属、又はこれらの金属を主成分とする合金材 料、化合物材料等であっても構わない。また、補助容量配線 8及びゲートバスライン 4 は、例えばチッ化タンタル層とタングステン層とからなる積層構造に形成しても構わな い。
[0083] 半導体層 12にリン (P)等をドーピングすることにより、 TFT6のソース領域及びドレ イン領域を形成する。この際、先に形成したゲートバスライン 4はマスクとして機能する ので、ゲートバスライン 4の下に位置する半導体層 12にはリン (P)等はドープされな Vヽ。さらに熱処理を行 ヽ半導体層 12にドープされた不純物元素を活性化処理する。 尚、アクティブマトリクス基板 100ではリン (P)を半導体層 12にドープして Nチャンネ ルを形成した力 Pチャンネルを形成する場合には、リン (P)の代わりにボロン (B)等 をドープすることが好まし 、。
[0084] CVD法等を用いて、チッ化シリコン（SiN)や酸ィ匕シリコン（SiO )等からなる層間絶
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縁層 15を形成する。尚、層間絶縁層 15は、チッ化シリコン (SiN)層と酸ィ匕シリコン (S iO )層との積層構造としても構わない。
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[0085] 層間絶縁層 15及びゲート絶縁層 14に、ソースバスライン 5と半導体層 12を接続す るためのコンタクトホール、及びドレイン電極 16と半導体層 12を接続するためのコン タクトホールをそれぞれ形成する。
[0086] スパッタリング法等を用いて、チッ化タンタル、タングステン (W)等からなる導電層を 形成する。フォトリソグラフィー技術等を用いて、その導電層を所望の形状にパター- ングすることにより、ドレイン電極 16及びソースバスライン 5を同時に形成する。ドレイ ン電極 16及びソースバスライン 5の材料は、何ら上記材料に限定されるものではなく 、タンタル (Ta)、タングステン (W)、チタン（Ti)、モリブデン（Mo)、アルミニウム（A1) 、銅 (Cu)等の金属、又はこれらの金属を主成分とする合金材料、化合物材料等であ つても構わない。また、ドレイン電極 16及びソースバスライン 5は、例えばチタン (Ti) 層 Zアルミニウム (A1)層 Zチタン (Ti)層の積層構造に形成しても構わな 、。
[0087] 熱処理することにより半導体層 12を水素化する。この水素化工程は、チッ化シリコ ン（SiN)膜等からなる層間絶縁層 15に含まれる水素により半導体層 12のタンダリン グボンドを終端する工程である。
[0088] TEOS (テトラエトキシシラン)等の有機絶縁材料力もなる榭脂層 17を形成する。フ オトリソグラフィー技術等を用いて、榭脂層 17にドレイン電極 16と画素電極 7とを接続 するためのコンタクトホールを形成する。スパッタリング法等を用いて、インジウムスズ 酸化物 (ITO)からなる導電層を形成する。フォトリソグラフィー技術等を用いて、導電 層を所望の形状にパターユングすることにより画素電極 7を形成する。
[0089] 以上の工程によりアクティブマトリクス基板 100を製造することができる。尚、上記製 造方法は、単なる例示であり、本発明は上記製造方法に何ら限定されるものではな い。
[0090] (実施形態 2)
図 9は、本実施形態 2に係るアクティブマトリクス基板 200の部分平面図である。 [0091] また、図 10は、画素電極 207と補助容量素子 209との位置関係を説明するための 平面図である。
[0092] このアクティブマトリクス基板 200は、相互に並行に延びる複数のゲートバスライン 2 04と、ゲートバスライン 204の延びる方向に交差して (典型的には直交して)相互に 並行に複数のソースバスライン 205とを有する。複数のソースバスライン 205のそれぞ れは、矩形波状に蛇行している。
[0093] 複数のゲートバスライン 204と複数のソースバスライン 205との交差部のそれぞれの 近傍には TFT206が設けられている。この TFT206は、ゲートバスライン 204とソー スバスライン 205との双方に電気的に接続されており、その一端がドレイン電極 216 を介して画素電極 207に接続されている。この画素電極 207は、デルタ配列されてい る。
[0094] TFT206は補助容量素子 209の半導体層 212 (以下、「補助容量素子 209の半導 体層 212」を「補助容量電極 212a」と略すことがある。）に接続されている。補助容量 素子 209はゲートバスライン 204と平行に延びる補助容量配線 208を有する。
[0095] このアクティブマトリクス基板 200は、マトリクス状に配設された複数の画素電極 207 のそれぞれの形状、並びに補助容量素子 209の形状及び配置が実施形態 1に係る アクティブマトリクス基板 100と異なる以外は、アクティブマトリクス基板 100と同様の 構成を有する。従って、ここでは実施形態 1と異なる補助容量素子 209及び画素電 極 207について詳細に説明する。
[0096] このアクティブマトリクス基板 200では、画素電極 207が長方形に形成されている。
[0097] 第 1画素電極 207aに電気的に接続された補助容量電極 212aは、その長辺が画 素電極 207の長辺に平行して縦長に形成されている。図 10に示すように、補助容量 電極 212aと第 3画素電極 207cが重畳する面積は、補助容量電極 212aと第 2画素 電極 207bとが重畳する面積よりも大きい。そのため、このアクティブマトリクス基板 20 0においても、実施形態 1に係るアクティブマトリクス基板 100と同様に、水平ラインご との輝度差 (横縞)の発生を緩和する寄生容量 Cpsslの静電容量値よりも、水平ライ ンごとの輝度差 (横縞)の発生を助長する寄生容量 Cpsnoの静電容量値が小さ 、。 従って、良好な画像表示品位を実現することができる。 [0098] (実施形態 3)
図 11は、実施形態 3に係るアクティブマトリクス基板 300の部分平面図である。
[0099] また、図 12は、画素電極 307と補助容量素子 309との位置関係を説明するための 平面図である。
[0100] このアクティブマトリクス基板 300は、相互に並行に延びる複数のゲートバスライン 3 04と、ゲートバスライン 304の延びる方向に交差して (典型的には直交して)相互に 並行に複数のソースバスライン 305とを有する。複数のソースバスライン 305のそれぞ れは矩形波状に蛇行して 、る。
[0101] 複数のゲートバスライン 304と複数のソースバスライン 305との交差部のそれぞれの 近傍には TFT306が設けられている。この TFT306は、ゲートバスライン 304とソー スバスライン 305との双方に電気的に接続されており、その一端がドレイン電極 316 を介して画素電極 307に接続されて!、る。この画素電極 307はデルタ配列されて!ヽ る。
[0102] TFT306は補助容量素子 309の半導体層 312 (以下、「補助容量素子 309の半導 体層 312」を「補助容量電極 312a」とすることがある。 )に接続されている。補助容量 素子 309はゲートバスライン 304と平行に延びる補助容量配線 308を有する。
[0103] このアクティブマトリクス基板 300は、補助容量素子 309の配置以外は実施形態 2 に係るアクティブマトリクス基板 200と同様の構成を有する。ここでは実施形態 2と異 なる補助容量素子 309について詳細に説明する。
[0104] 第 1画素電極 307aに電気的に接続された補助容量電極 312aは、ゲートバスライ ン 304の延びる方向に横長に形成されている。図 12に示すように、補助容量電極 31 2aは、第 3画素電極 307cと重畳し、一方、第 2画素電極 307bとは全く重畳しない。 そのため、このアクティブマトリクス基板 300においても、実施形態 2に係るアクティブ マトリクス基板 200と同様に、水平ラインごとの輝度差 (横縞)の発生を緩和する寄生 容量 Cpsslの静電容量値よりも、水平ラインごとの輝度差 (横縞)の発生を助長する寄 生容量 Cpsnoの静電容量値が小さい。従って、良好な画像表示品位を実現すること ができる。
[0105] (実施形態 4)図 13は、実施形態 4に係るアクティブマトリクス基板 400の部分平面 図である。
[0106] また、図 14は、画素電極 407と補助容量素子 409との位置関係を説明するための 平面図である。
[0107] このアクティブマトリクス基板 400は、相互に並行に延びる複数のゲートバスライン 4 04と、ゲートバスライン 404の延びる方向に交差して (典型的には直交して)相互に 並行に複数のソースバスライン 405とを有する。複数のソースバスライン 405のそれぞ れは、矩形波状に蛇行している。
[0108] 複数のゲートバスライン 404と複数のソースバスライン 405との交差部のそれぞれの 近傍には TFT406が設けられている。この TFT406は、ゲートバスライン 404とソー スバスライン 405との双方に電気的に接続されており、その一端がドレイン電極 416 を介して画素電極 407に接続されている。この画素電極 407は、デルタ配列されてい る。
[0109] TFT406は、補助容量素子 409の半導体層 412 (補助容量電極）に接続されてい る。補助容量素子 409は、ゲートバスライン 404と平行に延びる補助容量配線 408を 有する。
[0110] このアクティブマトリクス基板 400は、画素電極 407の形状以外は実施形態 2に係る アクティブマトリクス基板 200と同様の構成を有する。このため、このアクティブマトリク ス基板 400においても、水平ラインごとの輝度差 (横縞)の発生を緩和する寄生容量 Cpsslの静電容量値よりも、水平ラインごとの輝度差 (横縞)の発生を助長する寄生容 量 Cpsnoの静電容量値が小さい。従って、良好な画像表示品位を実現することがで きる。
[0111] さらに、このアクティブマトリクス基板 400では、第 1画素電極 407aと第 2画素電極 4 07bとの間の距離 Lppnoが、第 1画素電極 407aと第 3画素電極 407cとの間の距離 LppsUりも長い。そのため、寄生容量 Cppnoの静電容量値が、寄生容量 Cppslの 静電容量値よりも小さい。
[0112] 寄生容量 Cppnoは水平ラインごとの輝度差 (横縞)の発生を助長する。一方、寄生 容量 Cppslは水平ラインごとの輝度差 (横縞)の発生を抑制する。従って、このァクテ イブマトリクス基板 100によれば、水平ラインごとの輝度差 (横縞)の発生が効果的に 抑制され、良好な画像表示品位を実現することができる。
産業上の利用可能性
以上説明したように、本発明に係る電極基板 (アクティブマトリクス基板）は、液晶表 示装置や EL表示装置等の表示装置、及び表示機能付きのデジタルスチルカメラ、 デジタルビデオカメラ等に有用である。

Claims

請求の範囲
[1] 第 1の方向に相互に並行に延びる第 1信号線、第 2信号線、及び第 3信号線と、 上記第 1信号線に電気的に接続された第 1画素電極と、
上記第 1画素電極と上記第 1の方向に隣接し、上記第 2信号線に電気的に接続さ れた第 2画素電極と、
上記第 1の方向に交差する第 2の方向に、上記第 2信号線を挟んで上記第 2画素 電極と隣接し、上記第 3信号線に電気的に接続された第 3画素電極と、
を有する電極基板であって、
上記第 1画素電極と上記第 2画素電極との間に形成される寄生容量の静電容量値 は、該第 1画素電極と上記第 3画素電極との間に形成される寄生容量の静電容量値 よりも小さい電極基板。
[2] 請求項 1に記載された電極基板において、
上記第 1画素電極と上記第 2画素電極との間の距離は、該第 1画素電極と上記第 3 画素電極との間の距離よりも長い電極基板。
[3] 第 1の方向に相互に並行に延びる第 1信号線、第 2信号線、及び第 3信号線と、 上記第 1信号線に電気的に接続された第 1画素電極と、
上記第 1画素電極と上記第 1の方向に隣接し、上記第 2信号線に電気的に接続さ れた第 2画素電極と、
上記第 1の方向に交差する第 2の方向に、上記第 2信号線を挟んで上記第 2画素 電極と隣接し、上記第 3信号線に電気的に接続された第 3画素電極と、
上記第 1画素電極に電気的に接続された補助容量電極を有する補助容量素子と、 を有する電極基板であって、
上記補助容量電極と上記第 2画素電極との間に形成される寄生容量の静電容量 値は、該補助容量電極と上記第 3画素電極との間に形成される寄生容量の静電容 量値よりも小さい電極基板。
[4] 請求項 3に記載された電極基板において、
上記補助容量電極と上記第 2画素電極との間の距離は、該補助容量電極と上記第 3画素電極との間の距離よりも長い電極基板。
[5] 請求項 3に記載された電極基板において、
上記補助容量電極と上記第 2画素電極とが重畳する面積は、該補助容量電極と上 記第 3画素電極とが重畳する面積よりも小さい電極基板。
[6] 請求項 5に記載された電極基板において、
上記補助容量電極と上記第 3画素電極とは重畳しない電極基板。
[7] 請求項 1に記載された電極基板において、
上記第 1信号線、上記第 2信号線、及び上記第 3信号線は、矩形波状に蛇行して いる電極基板。
[8] 請求項 3に記載された電極基板において、
上記第 1信号線、上記第 2信号線、及び上記第 3信号線は、矩形波状に蛇行して いる電極基板。
[9] 請求項 7に記載された電極基板において、
上記第 1画素電極、上記第 2画素電極、及び上記第 3画素電極はデルタ状に配列 されている電極基板。
[10] 請求項 8に記載された電極基板にぉ ヽて、
上記第 1画素電極、上記第 2画素電極、及び上記第 3画素電極はデルタ状に配列 されている電極基板。
[11] 請求項 1に記載された電極基板を備えた表示装置。
[12] 請求項 3に記載された電極基板を備えた表示装置。
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