JP4633060B2 - 電極基板及びそれを備えた表示装置 - Google Patents
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Description
図1は、本実施形態1に係るアクティブマトリクス基板100の模式平面図である。
(数式1)
Vpix=Vpix0+(Csd1/Cpix)ΔVs1+(Csd2/Cpix)ΔVs2
ここで、Vpixは引き込み後の画素電極7の電位である。Vpix0は引き込み前の画素電極7の電位、詳細にはデータ信号を印加するソースバスライン5からTFT6を介して画素電極7に印加された電位である。Cpixは任意の画素電極7に係る容量(寄生容量、補助容量素子等)の静電容量値の合計である。ΔVs1は任意の画素電極7にデータ信号を印加するソースバスライン5の電圧振幅である。また、ΔVs2は任意の画素電極7にデータ信号を印加しないソースバスライン5の電圧振幅である。
(数式2)
Vpix=Vpix0+(Cppsl/Cpix)ΔVpixsl+(Cppno/Cpix)ΔVpixno
ここでΔVpixslはソースバスライン5を挟んで隣接する画素電極7の電位変動である。ΔVpixnoはソースバスライン5を挟まずに隣接する画素電極7の電位変動である。
図9は、本実施形態2に係るアクティブマトリクス基板200の部分平面図である。
図11は、実施形態3に係るアクティブマトリクス基板300の部分平面図である。
Claims (7)
- 第1の方向に相互に並行に延びる第1信号線、第2信号線、及び第3信号線と、
上記第1信号線に電気的に接続された第1画素電極と、
上記第1画素電極と上記第1の方向に隣接し、上記第2信号線に電気的に接続された第2画素電極と、
上記第1の方向に交差する第2の方向に、上記第2信号線を挟んで上記第2画素電極と隣接し、上記第3信号線に電気的に接続された第3画素電極と、
上記第1画素電極に電気的に接続された補助容量電極を有する補助容量素子と、
を有する電極基板であって、
上記補助容量電極と上記第2画素電極との間に形成される寄生容量の静電容量値は、該補助容量電極と上記第3画素電極との間に形成される寄生容量の静電容量値よりも小さい電極基板。 - 請求項1に記載された電極基板において、
上記補助容量電極と上記第2画素電極との間の距離は、該補助容量電極と上記第3画素電極との間の距離よりも長い電極基板。 - 請求項1に記載された電極基板において、
上記補助容量電極と上記第2画素電極とが重畳する面積は、該補助容量電極と上記第3画素電極とが重畳する面積よりも小さい電極基板。 - 請求項3に記載された電極基板において、
上記補助容量電極と上記第3画素電極とは重畳しない電極基板。 - 請求項1に記載された電極基板において、
上記第1信号線、上記第2信号線、及び上記第3信号線は、矩形波状に蛇行している電極基板。 - 請求項5に記載された電極基板において、
上記第1画素電極、上記第2画素電極、及び上記第3画素電極はデルタ状に配列されている電極基板。 - 請求項1に記載された電極基板を備えた表示装置。
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