WO2005109506A1 - 積層型半導体装置用キャリア及び積層型半導体装置の製造方法 - Google Patents

積層型半導体装置用キャリア及び積層型半導体装置の製造方法 Download PDF

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stacked semiconductor
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Masanori Onodera
Junichi Kasai
Kouichi Meguro
Junji Tanaka
Yasuhiro Shinma
Koji Taya
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    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Definitions

  • the present invention relates to a carrier for a stacked semiconductor device and a method for manufacturing the stacked semiconductor device.
  • the present invention relates to a carrier for a stacked semiconductor device in which a plurality of packages are stacked to form one package, and a method for manufacturing the stacked semiconductor device.
  • Patent Documents 13 to 13 disclose a method for manufacturing a stacked package.
  • Patent Document 1 Japanese Patent Publication JP-A-8-236694
  • Patent Document 2 Japanese Patent Publication No. 2003-218273
  • Patent Document 3 Japanese Patent Publication JP-A-6-13541
  • Patent Documents 13 and 13 described above do not disclose any effective technology for reducing the manufacturing cost.
  • a logic device or a memory device, or a logic package or a memory package obtained by packaging them is received from a semiconductor device maker, and the supplied package is received by the stacked semiconductor device. Laminated by manufacturers ⁇ When integrated and shipped, there is a trend.
  • a logic device when a logic device is supplied from a semiconductor device maker, the logic device and the memory device are individually packaged, and then only the logic package is returned to the source semiconductor device maker. Then, perform a test at the supplier and have only good products returned again. After that, the two packages are stacked and integrated, and the appearance inspection and operation test are performed, and non-defective products are shipped to customers.
  • the transfer of knock is performed by directly storing the package in a tray.
  • the package is taken out of the tray for testing, and the package is tested. After completion, the package is stored in the tray again and returned to the source stacked semiconductor device manufacturer.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a carrier for a stacked semiconductor device and a manufacturing method of the stacked semiconductor device in which the manufacturing cost is reduced as much as possible.
  • a stacked semiconductor device carrier includes a lower carrier having a first storage section for storing a first semiconductor device, and a lower carrier having a first storage portion. And an upper carrier having a second housing portion for housing the second semiconductor device to be placed and disposing the second semiconductor device at a predetermined position on the first semiconductor device.
  • a second storage unit that stores a second semiconductor device to be stacked on the first semiconductor device and arranges the second semiconductor device at a predetermined position on the first semiconductor device is an upper stage.
  • the presence of the carrier makes it possible to easily stack the semiconductor devices without causing displacement between the semiconductor devices. Therefore, it is not necessary to provide a dedicated device for lamination, so that the cost can be reduced.
  • the first carrier accommodated in the lower carrier is used.
  • An opening for making electrical connection between the semiconductor device and the test pin may be provided.
  • the semiconductor device housed in the lower carrier can be electrically connected to the test pin, the semiconductor device can be tested while the semiconductor device is housed in the carrier. Therefore, it is not necessary to remove the semiconductor device from the carrier for the test, and the number of times of touching the semiconductor device can be reduced.
  • the upper carrier and the lower carrier each have an engaging portion, and the upper carrier and the lower carrier are detachably attached by engaging the engaging portions with each other. Advertise.
  • the carrier is composed of an upper carrier and a lower carrier that can be connected and separated, only necessary carriers can be used. That is, by attaching only the lower carrier to the semiconductor device to be tested at the time of testing before lamination, the device configuration does not become large and does not take up space.
  • the semiconductor devices are stacked, the stacked semiconductor devices can be protected by the upper carrier by stacking the upper carrier on the lower carrier.
  • the second accommodating portion of the upper carrier has an insertion opening through which the second semiconductor device accommodated in the upper carrier passes. It can be configured to gradually widen toward its upper end.
  • the semiconductor device can be easily inserted into the insertion slot, and the operability can be improved.
  • the lower carrier has a holding member formed of an elastic material, and the holding member holds the first semiconductor device in the first accommodating portion. It is also possible to adopt a configuration in which:
  • the semiconductor device Since the first semiconductor device is held in the first storage portion by the holding member made of an elastic material, the semiconductor device can be protected from stress when attaching and detaching from the carrier.
  • the holding member may be configured to hold the first semiconductor device housed in the first housing portion at a side portion.
  • the holding member holds the first semiconductor device housed in the first housing portion at the side portion, the stress applied to the semiconductor device can be further reduced.
  • the upper carrier and the lower carrier may be formed of a metal containing aluminum, copper or nickel as a component, a ceramic, or a resin made of polyether ether ketone. It is made up of two pieces.
  • the carrier By configuring the carrier from such a material, it is possible to reflow the semiconductor device in a state where the semiconductor device is housed in the carrier.
  • the stacked semiconductor device carrier may further include an upper lid or a ring member, and the lower carrier may have an insertion groove for attaching the upper lid or the ring member.
  • the upper lid By providing the upper lid on the semiconductor device, it is possible to protect the electrical connection portion of the semiconductor device from dust and sebum. In addition, by attaching an upper lid or a ring member directly above the semiconductor device, the semiconductor device can be prevented from falling off.
  • the method for manufacturing a stacked semiconductor device includes a step of housing the first semiconductor device in a lower carrier of the stacked semiconductor device carrier, and a step of using the upper carrier of the stacked semiconductor device carrier. Laminating a second semiconductor device on the second semiconductor device. Two semiconductor devices can be stacked with high operability and high accuracy.
  • the laminating step may include a step of attaching the upper carrier to the lower carrier, and then storing the second semiconductor device in the upper carrier.
  • the method may further include a step of electrically connecting the first and second semiconductor devices housed in the stacked semiconductor device carrier in a reflow furnace to form an integrated structure.
  • the above-described method for manufacturing a stacked semiconductor device includes a step of removing the upper carrier of the carrier for a stacked semiconductor device, and after removing the upper carrier, puts the lower carrier into a reflow furnace. Then, the first semiconductor device and the second semiconductor device may be connected and integrated. [0030] By removing the upper carrier before performing reflow, the heat capacity of the entire carrier can be reduced. Therefore, it is possible to prevent the problem that the solder does not melt sufficiently due to insufficient temperature.
  • a test pin is connected to the first semiconductor device through an opening provided in the lower carrier, and the first semiconductor device is connected to the carrier. It is preferable to have a step of performing a test in a state of being stored in the storage device. Since the semiconductor device can be tested while the semiconductor device is housed in the carrier, it is not necessary to remove the semiconductor device from the carrier for the test, and the number of times of touching the semiconductor device can be reduced.
  • a step of supplying an adhesive onto the sealing resin of the first semiconductor device may be provided before the step of stacking.
  • the semiconductor device can be reliably connected and fixed.
  • the adhesive may be a thermosetting adhesive.
  • the curing time and curing temperature can be selected according to the specifications of the semiconductor device.
  • the manufacturing cost of the stacked semiconductor device can be reduced as much as possible.
  • FIG. 1 is a diagram showing a configuration of an upper carrier 2 and a lower carrier 3.
  • FIG. 2 (A) is a view showing a second storage section 14 in the upper carrier 2 and FIG. 2 (B) is a view showing a first storage section 13 in the lower carrier 3.
  • FIG. 3 is a view showing a state where a semiconductor device is housed in a carrier 1.
  • the second semiconductor device is placed on the first semiconductor device 110 by the guide of the upper carrier 2.
  • FIG. 5 is a diagram showing another configuration of an engaging portion between the upper carrier 2 and the lower carrier 3.
  • FIG. 6 is a diagram showing another configuration of the engaging portion between the upper carrier 2 and the lower carrier 3.
  • FIG. 7 is a diagram showing another configuration of the upper carrier 2, showing a state where the package insertion opening is widened by tapering.
  • FIG. 8 is a top view and a sectional view showing a state where the first semiconductor device 110 is housed in the lower carrier 3.
  • FIG. 9 is a top view and a cross-sectional view showing a state where an upper lid 9 is attached to a lower carrier 3.
  • FIG. 10 is a view showing an example in which two notches 10 for removing the upper lid 9 are provided.
  • FIG. 11 is a top view and a cross-sectional view showing a state where an O-ring 12 is mounted on a first semiconductor device 110.
  • FIG. 12 is a flowchart showing a manufacturing process of the stacked semiconductor device.
  • FIG. 13 is a view showing a state where the first semiconductor device 110 is mounted on the lower carrier 3.
  • FIG. 14 is a view showing a state of a test using a probe.
  • FIG. 15 is a view showing a state in which an adhesive is applied onto a mold resin 112.
  • FIG. 16 is a diagram showing a state in which a lower carrier 3 and an upper carrier 2 are connected.
  • FIG. 17 is a view showing a state in which a second semiconductor device 120 is stacked on the first semiconductor device 110.
  • FIG. 18 is a view showing a state of solder reflow.
  • FIG. 19 is a view showing a state of a test using a probe.
  • FIG. 20 is a view showing a state in which the stacked semiconductor device is taken out of the carrier 1.
  • FIG. 21 is a flowchart showing another manufacturing process of the stacked semiconductor device.
  • FIG. 22 is a view showing a state where an upper carrier is removed after the second semiconductor device 120 is stacked.
  • FIG. 23 is a view showing a state in which the stacked semiconductor device is taken out from the lower carrier 3.
  • the carrier (hereinafter, referred to as a carrier) 1 for a stacked semiconductor device of the present embodiment includes an upper carrier 2 and a lower carrier 3 as shown in FIG.
  • the upper carrier 2 is a hollow housing having a square top surface and a hollow inside, and the inside of the housing becomes a second storage unit 14 for housing the semiconductor device as shown in FIG. 2 (A).
  • the lower carrier 3 has a first The storage section 13 is formed, and an opening 4 for connecting a test pin to the semiconductor device is formed on the bottom surface of the first storage section 13.
  • the upper carrier 2 and the lower carrier 3 are made of any one of a housing, a metal containing nickel as a component such as aluminum, copper or SUS, a ceramic, and a resin made of polyetheretherketone (PEEK material). ing. Since the periphery of the stacked semiconductor device is surrounded by the upper carrier 2 and the lower carrier 3, and the semiconductor device is reflowed, the carrier 1 is required to have heat resistance and high conductivity. Carrier 1 is also required to have no significant deterioration in quality even when used repeatedly.
  • An engaging portion 5 for connecting the upper carrier 2 and the lower carrier 3 is provided on a peripheral portion of a lower surface of the upper carrier 2 and a peripheral portion of an upper surface of the lower carrier 3 as shown in FIG. ing. As shown in FIG. 1, the projection 51 provided on the upper carrier 2 fits inside the projection 52 provided on the lower carrier 3, and the upper carrier 2 is fixed to the lower carrier 3.
  • FIG. 3 shows a state in which the stacked semiconductor device 100 is housed in the carrier 1 including the upper carrier 2 and the lower carrier 3.
  • the stacked semiconductor device 100 has a two-stage configuration in which a second semiconductor device 120 is stacked on a first semiconductor device 110.
  • the first semiconductor device 110 is stored in the first storage portion 13 of the lower carrier 3, and the lower carrier 3 and the upper carrier 2 are engaged with the engagement portion 5. Fix it.
  • the second semiconductor device 120 is laminated on the first semiconductor device 110 through the hollow upper carrier 2 as shown in FIG.
  • the first semiconductor device 110 is electrically connected to the second semiconductor device 120 by housing the second semiconductor device 120 in the second housing portion 14 along the inner surface of the upper carrier 2.
  • an IC chip (not shown) is mounted on the surface side of the relay board 111 as shown in FIG. 3, and the IC chip is sealed with the mold resin 112. Solder balls 113 are provided on the back side of the relay board 111, and are used for connection with test pins of a test probe and other boards.
  • the second semiconductor device 120 also has an IC chip (not shown) mounted on the front side of the relay board 121 as shown in FIG. The entire surface of the substrate is sealed with a mold resin.
  • a solder ball 123 is provided on the back side of the relay board 121, and the first semiconductor device 110 and the second semiconductor device 120 are electrically connected. Further, as shown in FIG. 3, the first semiconductor device 110 and the second semiconductor device 120 are adhered and fixed by the adhesive 6.
  • the configuration of the engaging portion 5 between the upper carrier 2 and the lower carrier 3 is not limited to that shown in FIG. 1, but may be the configuration shown in FIGS.
  • the projection 52 provided on the lower carrier 3 is fitted inside the projection 51 provided on the upper carrier 2, and fixes the upper carrier 2 and the lower carrier 3.
  • 6 has a groove 53 provided on the upper carrier 2 side, and a projection 52 provided on the lower carrier 3 is inserted into the groove 53 of the upper carrier 2.
  • the upper carrier 2 may be formed such that the cross-sectional area of the second entrance of the second storage portion 14 is wider at the end closer to the second entrance. In other words, the entrance becomes gradually wider toward its upper end.
  • the semiconductor device can be easily inserted and the operability can be improved by forming the tapered shape and widening the insertion opening.
  • FIG. 8 shows a top view and a cross-sectional view when the first semiconductor device 110 is housed in the lower carrier 3.
  • the relay board 111 is placed on holding members 7 provided on four sides of the lower carrier 3 and held on the lower carrier 3.
  • a thin relay substrate having a thickness of less than 0.3 mm is used in order to reduce the height of the semiconductor device.
  • the corners of the relay board are less susceptible to stress, and the solder joints are more likely to break due to stress starting from the corners. In particular, when the semiconductor device is detached from the carrier, the solder joint may be broken.
  • the holding member 7 for holding the semiconductor device is provided on a relatively small side of the stress that is less than the corner portion that is vulnerable to the stress, and the semiconductor device is protected from the stress applied when detaching from the carrier . That is, the four corner portions are in a state of not being in contact with any of them.
  • the holding member 7 is made of an elastic material, and is made of a material that can be elastically deformed when the semiconductor device is inserted, for example, silicone, rubber, polyurethane, or the like.
  • the holding parts 7 are provided on four sides, and the holding parts 7 are provided on two sides.
  • the semiconductor device can be held in the same way.
  • the gold electrode pad 8 is formed on the relay substrate 111 as shown in the top view of FIG. By bringing the gold electrode pad 8 into contact with the solder ball 123 provided on the back surface side of the second semiconductor device 120, the second semiconductor device 120 and the first semiconductor device 110 are electrically connected. .
  • an IC chip (not shown), a mold resin 112 for sealing the IC chip, and a force S are provided on the relay substrate 111. By sealing the IC chip with the mold resin 112, it is possible to prevent the IC chip from being impacted or damaged. Epoxy, silicone, polyimide, or the like is used as the mold resin 112. Further, solder balls 113 are formed on the surface on the opposite side of the relay substrate 111, and serve as connection terminals when the stacked semiconductor device 100 is mounted on the substrate.
  • An insertion groove 11 is formed on the inner side surface of the lower carrier 3 as shown in the sectional view of FIG. 9, and the upper lid 9 is inserted into the insertion groove 11. Since the gold electrode pads 8 and the wiring patterns are formed on the relay board 111 of the first semiconductor device 110 as shown in FIG. Etc. can be protected. In addition, by laying the upper lid 9 right above the relay board 111, the relay board 111 plays a role of suppressing the relay board 111 from above, and the first semiconductor device 110 can be prevented from falling off.
  • a cutout portion 10 for taking out the upper lid 9 inserted into the insertion groove 11 of the lower carrier 3 is formed on each of four sides of the lower carrier 3.
  • the upper cover 9 is made of a material that can be bent, for example, a thin metal plate or a plastic plate, so as to be inserted into the insertion groove 11 while being bent.
  • insert a special jig or a finger into the notch 10 and remove the upper lid 9 from the groove It is not necessary to provide the cutouts 10 on all four sides of the lower carrier 3.
  • the cutouts 10 may be provided on two sides as shown in FIG. 10.
  • FIG. 11 shows a case where an O-ring 12 is attached instead of the upper lid 9.
  • the ring 12 has no function of protecting the electrodes and wiring patterns formed on the relay board 111 from dust and sebum, but as shown in FIG. To be provided in layers Accordingly, the relay board 111 serves to suppress the relay board 111 from above, and the first semiconductor device 110 can be prevented from falling off.
  • the first semiconductor device 110 is stored in the lower carrier 3 (Step Sl).
  • the first semiconductor device 110 is housed in the lower carrier 3 after the manufacture of the semiconductor device is completed.
  • the stacked semiconductor device 100 is manufactured by receiving the supply of the semiconductor device, the supplied semiconductor device is stored in the lower carrier 3 and the semiconductor device stored in the lower carrier 3 is transferred to a manufacturer.
  • a test of the first semiconductor device 110 is performed with the lower carrier 3 attached (Step S2).
  • the test is performed by connecting a test pin of the probe 200 to the first semiconductor device 110 as shown in FIG. 14 and supplying power and a test signal from the probe 200.
  • An opening 4 for inserting a test pin is provided on the bottom surface of the lower carrier 3, so that the first semiconductor device 110 can be tested while housed in the lower carrier 3. Also, if a semiconductor device manufacturer performs a test on a semiconductor device, only those with good test results should be returned.
  • the first semiconductor device 110 is protected by the lower carrier 3, so that the quality of the semiconductor device can be maintained. S can.
  • the frequency of direct contact with the first semiconductor device 110 can be reduced. As a result, the semiconductor device can be protected from external factors, and a good product can be stably supplied to the next process.
  • the adhesive 6 is applied to the mold resin 112 for protecting the IC chip by using a dispenser (Step S3).
  • a thermosetting adhesive is used.
  • thermosetting adhesives it is relatively easy to adjust the curing temperature and curing time, and by using an adhesive suitable for the target semiconductor device, the desired curing temperature and curing time It can be.
  • thermosetting adhesives are different from photo-curing adhesives, which cure only the parts that have been irradiated with ultraviolet light. The curing of the adhesive that has penetrated into the inside of the device can be performed without any particular problem.
  • the adhesive 6 is applied on the mold resin 112, the upper carrier 2 is arranged on the lower carrier 3. Since the upper carrier 2 and the lower carrier 3 are provided with the engaging portions 5, the upper carrier 2 is fixed to the lower carrier 3 by connecting them (step S4).
  • a flux 20 is applied to the solder balls 123 of the second semiconductor device 120 (Step S5). This step is performed only when the solder balls 123 require the application of the flux 20.
  • FIG. 17 shows a state in which the flux is applied to the solder ball 123 side. The flux may be applied to the gold electrode pad 8 side of the first semiconductor device 110.
  • the second semiconductor device 120 is mounted on the first semiconductor device 110 as shown in FIG. 17 (Step S5).
  • the second semiconductor device 120 is mounted through the upper carrier 2 formed in a hollow.
  • the second semiconductor device 120 must be attached to a predetermined position on the first semiconductor device 110. That is, the gold electrode pad 8 of the first semiconductor device 110 and the solder ball 123 of the second semiconductor device 120 must be securely contacted, but the upper carrier 2 serves as a guide mechanism.
  • the second semiconductor device 120 can be easily and accurately stacked on the first semiconductor device 110.
  • the stacked semiconductor device 100 housed in the upper carrier 2 and the lower carrier 3 is inserted into a freezing furnace as shown in FIG. 18, and the solder is reflowed (step). S6).
  • the upper carrier 2 and the lower carrier 3 are made of any one of metals including aluminum, copper or nickel such as SUS, ceramics, and resin which is polyetheretherketone. Withstands repeated use.
  • step S7 When the solder reflow is completed, the flux 20 is washed, and the test is performed again (step S7). This test is also performed by connecting the test pins of the probe 200 to the first semiconductor device 110 as shown in FIG. At this time, since the second semiconductor device 120 is also electrically connected to the first semiconductor device 110, the test of the second semiconductor device 120 is performed. When the test is completed and it is determined that the product is non-defective, the upper carrier 2 and the lower carrier 3 are removed from the stacked semiconductor device 100 as shown in FIG. 20, and shipped as a product (step S8). 0
  • the procedure up to positioning and mounting the second semiconductor device 120 on the first semiconductor device 110 is the same as the procedure described above.
  • the upper carrier 2 is removed from the lower carrier 3 as shown in FIG. 22 (step S16).
  • the heat capacity of the entire carrier can be reduced. Therefore, it is possible to prevent the problem that the solder is not sufficiently melted due to insufficient temperature.
  • the set temperature of the reflow furnace can be set at a lower temperature, which can reduce the thermal stress on the semiconductor device.
  • step S17 solder reflow is performed in a reflow furnace (step S17), and the flux is washed and a retest is performed in the same manner as described above (step S18).
  • step S19 the lower carrier 3 is removed from the stacked semiconductor device 100 as shown in FIG. 23 and shipped as a product (step S19).
  • the above-described embodiment is a preferred embodiment of the present invention.
  • the present invention is not limited to this, and various modifications can be made without departing from the gist of the present invention.
  • the force S configuring the carrier 1 in two stages, the upper carrier 2 and the lower carrier 3 is not limited to this.
  • a single carrier capable of accommodating a plurality of semiconductor devices and having a guiding function at the time of lamination may be used, or may be constituted by a multi-stage carrier.

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Abstract

　本発明の積層型半導体装置用キャリアは、下側となる第１の半導体装置１１０を収納する第１の収納部１２を有する下段キャリア３と、第１の半導体装置１１０上に積層する第２の半導体装置１２０を収納して、第２の半導体装置１２０を第１の半導体装置１１０上の所定位置に配置する第２の収納部１４を有する上段キャリア２を有して構成している。従って、積層のための専用の装備を備える必要がなくなるため、コストを低減させることができる。

Description

明 細 書
積層型半導体装置用キャリア及び積層型半導体装置の製造方法 技術分野
[0001] 本発明は、複数のパッケージを積層して 1つのパッケージとする積層型半導体装置 用のキャリア及びこの積層型半導体装置の製造方法に関する。
背景技術
[0002] 近年、移動体電話機のような携帯型電子機器や、 ICメモリカードのような不揮発性 記憶媒体等はより小型化されており、これらの機器や媒体の部品点数の削減及び部 品の小型化が要求されてレ、る。
[0003] 従って、これらの機器を構成する部品のうち主要部品である半導体素子を効率的 にパッケージする技術の開発が望まれている。そのような要求を満たすパッケージの 1つとして、複数のパッケージ、例えばメモリ用パッケージとロジック用パッケージとを 積層して 1つにした積層型パッケージが知られている。積層型パッケージの製造方法 に関して特許文献 1一 3に開示がある。
[0004] 特許文献 1 :日本国特許公開公報 特開平 8 - 236694号公報
特許文献 2 :日本国特許公開公報 第 2003-218273号公報
特許文献 3 :日本国特許公開公報 特開平 6 - 13541号公報
発明の開示
発明が解決しょうとする課題
[0005] し力 ながら積層型半導体装置の製造には、ノ ッケージを積層するための専用の 搭載装置を準備しなければならない。このため設備投資が必要となり、半導体装置 の製造の低コスト化を阻害する原因となる。特に生産量が比較的少ない場合には、コ スト面で大きな負担になるという問題がある。上述した特許文献 1一 3にも製造コストを 低減させる有効な技術の開示はない。
[0006] また積層型半導体装置の製造では、ロジックデバイスやメモリデバイス、又はこれら をパッケージ化したロジック用パッケージやメモリ用パッケージの供給を半導体デバ イスメーカから受けて、供給されたパッケージを積層型半導体装置のメーカで積層 · 一体化して出荷するとレ、う流れがある。
[0007] 例えば、半導体デバイスメーカからロジックデバイスの供給を受ける場合、ロジック デバイスとメモリデバイスを各々パッケージ化した後、ロジック用パッケージのみ供給 元の半導体デバイスメーカに一旦戻す。そして、供給元で試験を行い、良品のみ再 び返送してもらう。その後、 2つのパッケージを積層 ·一体化して外観検査と動作試験 を実施し、良品を顧客に出荷する。
[0008] 通常、ノ ッケージの移送は、パッケージを直接トレイに収納して行われる力 移動先 の半導体デバイスメーカでは、テストを行うためにパッケージをトレイから出してパッケ ージのテストを行い、テスト終了後にパッケージをトレイに再度収納して移送元の積 層型半導体装置メーカに返送する。
[0009] すなわち、パッケージをハンドリングする回数がそれだけ増えるので、不良品の発 生する機会がそれだけ増えることになる。不良品の発生率が高いと、それだけ製造コ ストが高くなつてしまう。
[0010] 本発明は上記事情に鑑みてなされたものであり、製造コストを極力低減させた積層 型半導体装置用キャリア及び積層型半導体装置の製造方法を提供することを目的と する。
課題を解決するための手段
[0011] かかる目的を達成するために本発明の積層型半導体装置用キャリアは、第 1の半 導体装置を収納する第 1の収納部を有する下段キャリアと、前記第 1の半導体装置 上に積層する前記第 2の半導体装置を収納して、該第 2の半導体装置を前記第 1の 半導体装置上の所定位置に配置する第 2の収納部を有する上段キャリアとを有して 構成される。
[0012] 第 1の半導体装置上に積層する第 2の半導体装置を収納して、該第 2の半導体装 置を前記第 1の半導体装置上の所定位置に配置する第 2の収納部を上段キャリアが 有していることで、半導体装置同士の位置ずれを生じさせることなく容易に積層する こと力 Sできる。従って、積層のための専用の装備を備える必要がなくなるため、コスト を低減させることができる。
[0013] また積層型半導体装置用キャリアにおいては、前記下段キャリアに収納した前記第 1の半導体装置と、試験用ピンとの電気的接続を取るための開口部を設けることもで きる。
[0014] 下段キャリアに収納した第 1の半導体装置と試験ピンとの電気的な接続を取ること ができるので、キャリアに半導体装置を収納したまま半導体装置のテストを行うことが できる。従って、テストのために半導体装置をキャリアから取り外す必要がなくなり、半 導体装置に触れる回数を低減させることができる。
[0015] 前記上段キャリアと前記下段キャリアはそれぞれ係合部を有し、該係合部が互いに 係合することで、前記上段キャリアと前記下段キャリアとが取り外し可能に取り付けら れる構成とすることあでさる。
[0016] キャリアが接続と分離が可能な上段キャリアと下段キャリアとからなることで、必要な キャリアだけを使用することができる。すなわち、積層前のテスト時には下段キャリア だけをテストを行う半導体装置に取り付けることで、装置構成が大きくならず、場所を とらない。また半導体装置を積層する時には、下段キャリアに上段キャリアを重ねるこ とで積層した半導体装置も上段キャリアによって保護することができる。
[0017] また積層型半導体装置用キャリアにおいては、前記上段キャリアの前記第 2の収納 部は前記上段キャリア内に収納される前記第 2の半導体装置が通る挿入口を有し、 該挿入口はその上端に向かい次第に幅広になる構成とすることができる。
[0018] この構成により、半導体装置を挿入口に入れやすくすることができ、操作性を向上 させること力 Sできる。
[0019] また積層型半導体装置用キャリアにおいては、前記下段キャリアは弾性材料で形 成された保持部材を有し、該保持部材は前記第 1の半導体装置を前記第 1の収納部 内に保持する構成を取ることもできる。
[0020] 弾性材料からなる保持部材によって第 1の半導体装置を第 1の収納部に保持して いるので、キャリアから着脱する時のストレスから半導体装置を守ることができる。
[0021] また積層型半導体装置用キャリアにおいて、前記保持部材は、前記第 1の収納部 に収納した前記第 1の半導体装置を辺部分で保持する構成とすることもできる。
[0022] 保持部材が第 1の収納部に収納した第 1の半導体装置を辺部分で保持してレ、るの で、半導体装置に力かるストレスをさらに弱めることができる。 [0023] また積層型半導体装置用キャリアにおいては、前記上段キャリア及び前記下段キヤ リアは、アルミニウム、銅若しくはニッケルを成分として含む金属、セラミック、ポリエー テルエーテルケトンからなる樹脂のレ、ずれかによつて構成されてレ、るとょレ、。
[0024] このような材料からキャリアを構成することで、キャリアに収納した状態で半導体装 置のリフローを行うことが可能となる。
[0025] また積層型半導体装置用キャリアにおいては、上蓋又はリング部材を更に有し、前 記下段キャリアは、前記上蓋又はリング部材を取り付ける揷入溝を有する構成するこ とができる。
[0026] 半導体装置上に上蓋を設けることで、半導体装置の電気的な接続部を粉塵や皮脂 力 保護することができる。また、半導体装置の直上に上蓋やリング部材を取り付ける ことで、半導体装置の脱落を防止することができる。
[0027] 本発明の積層型半導体装置の製造方法は、積層型半導体装置用キャリアの下段 キャリアに第 1の半導体装置を収納する工程と、積層型半導体装置用キャリアの上段 キャリアを用いて前記第 2の半導体装置上に第 2の半導体装置を積層する工程とを 有している。操作性かつ精度よく 2つの半導体装置を積層することができる。この場 合、前記積層する工程は、上段キャリアを下段キャリアに取り付け、その後前記第 2の 半導体装置を前記上段キャリアに収納する工程を含む構成とすることができる。
[0028] 更に、前記積層型半導体装置用キャリアに収納された前記第 1及び第 2の半導体 装置をリフロー炉内で電気的に接続して一体構成とする工程を更に含むようにしても よい。キャリアに半導体装置を収納し、キャリアごとリフロー炉に投入して半導体装置 同士の接続を行うことで、半導体装置に触れる回数を低減させ、半導体装置の故障 を未然に防ぐことができる。また、積層型半導体装置が製造されるまでの間にキャリア を取り外す必要がないので、半導体装置を保護することができ、半導体装置の品質 を保持すること力 Sできる。
[0029] また上記の積層型半導体装置の製造方法においては、前記積層型半導体装置用 キャリアの前記上段キャリアを除去する工程を有し、前記上段キャリアを除去後に前 記下段キャリアをリフロー炉に投入し、前記第 1の半導体装置と前記第 2の半導体装 置とを接続して一体にするとよい。 [0030] リフローを行う前に上段キャリアを除去することでキャリア全体の熱容量を下げること ができる。従って、温度不足によってはんだが十分に溶融しないという問題の発生を 防止することができる。
[0031] 更に、上記の積層型半導体装置の製造方法においては、前記下段キャリアに設け た開口部により前記第 1の半導体装置に試験用ピンを接続し、前記第 1の半導体装 置を前記キャリアに収納した状態で試験を行う工程を有しているとよい。キャリアに半 導体装置を収納したまま半導体装置のテストを行うことができるので、テストのために 半導体装置をキャリアから取り外す必要がなくなり、半導体装置に触れる回数を低減 させること力できる。
[0032] また上記の積層型半導体装置の製造方法においては、前記積層する工程の前に 、前記第 1の半導体装置の封止樹脂上に接着剤を供給する工程を設けてもよい。確 実に半導体装置を接続、固定することができる。
[0033] また上記の積層型半導体装置の製造方法においては、前記接着剤は、熱硬化性 接着剤であるとよい。接着剤に熱硬化性接着剤を使用することで、半導体装置の仕 様に合わせて硬化時間や硬化温度を選定することができる。
発明の効果
[0034] 本発明によって、積層型半導体装置の製造コストを極力低減させることができる。
図面の簡単な説明
[0035] [図 1]上段キャリア 2と下段キャリア 3との構成を示す図である。
[図 2] (A)は上段キャリア 2内の第 2の収納部 14を示す図であり、 (B)は下段キャリア 3 内の第 1の収納部 13を示す図である。
[図 3]キャリア 1内に半導体装置を収納した状態を示す図である。
[図 4]上段キャリア 2のガイドによって、第 1の半導体装置 110上に第 2の半導体装置
120を積層する時の様子を示す図である。
[図 5]上段キャリア 2と下段キャリア 3の係合部の他の構成を示す図である。
[図 6]上段キャリア 2と下段キャリア 3の係合部の他の構成を示す図である。
[図 7]上段キャリア 2の他の構成を示す図であり、テーパーを付けてパッケージ挿入口 を広げた状態を示す図である。 [図 8]下段キャリア 3に第 1の半導体装置 110を収納した状態を示す上面図と断面図 である。
[図 9]下段キャリア 3に上蓋 9を取り付けた状態を示す上面図と断面図である。
[図 10]上蓋 9を取り外すための切欠部 10が 2箇所に設けられている例を示す図であ る。
[図 11]第 1の半導体装置 110上に Oリング 12を取り付けた状態を示す上面図と断面 図である。
[図 12]積層型半導体装置の製造工程を示すフローチャートである。
[図 13]下段キャリア 3に第 1の半導体装置 110を搭載する様子を示す図である。
[図 14]プローブによるテストの様子を示す図である。
[図 15]モールド樹脂 112上に接着剤を塗布する様子を示す図である。
[図 16]下段キャリア 3と上段キャリア 2とを接続する様子を示す図である。
[図 17]第 1の半導体装置 110上に第 2の半導体装置 120を積層する様子を示す図で ある。
[図 18]ハンダリフローの様子を示す図である。
[図 19]プローブによるテストの様子を示す図である。
[図 20]キャリア 1から積層型半導体装置を取り出す様子を示す図である。
[図 21]積層型半導体装置の他の製造工程を示すフローチャートである。
[図 22]第 2の半導体装置 120の積層後に、上段キャリアを除去する様子を示す図で ある。
[図 23]下段キャリア 3から積層型半導体装置を取り出す様子を示す図である。
発明を実施するための最良の形態
[0036] 次に、添付図面を参照しながら本発明の最良の実施の形態を説明する。
[0037] まず、積層型半導体装置用キャリアにつレ、て説明する。本実施例の積層型半導体 装置用キャリア（以下、キャリアと呼ぶ） 1は、図 1に示すように上段キャリア 2と下段キ ャリア 3とから構成される。上段キャリア 2は、上面の形状が四角形で、中をくり抜いた 中空の筐体であり、筐体内は、図 2 (A)に示すように半導体装置を収納する第 2の収 納部 14となる。下段キャリア 3には、図 2 (B)に示すように半導体装置を収納する第 1 の収納部 13が形成され、第 1の収納部 13の底面には半導体装置に試験用のピンを 接続するための開口部 4が形成されている。
[0038] 上段キャリア 2と下段キャリア 3は、筐体がアルミニウム、銅若しくは SUSのようなニッ ケルを成分として含む金属、セラミック、ポリエーテルエーテルケトン（PEEK材）から なる樹脂のいずれかにより形成されている。積層された半導体装置の周囲を上段キ ャリア 2と下段キャリア 3とで取り囲み、半導体装置のリフローが行われるため、キャリア 1には耐熱性と高伝導性が要求される。またキャリア 1には、繰り返し使用しても品質 が大きく劣化しないことが求められる。
[0039] 上段キャリア 2の下面の周縁部と、下段キャリア 3の上面の周縁部には、図 1に示す ように上段キャリア 2と下段キャリア 3とを接続するための係合部 5が設けられている。 図 1に示すように上段キャリア 2に設けた突起部 51が、下段キャリア 3に設けた突起部 52の内側に嵌まり、上段キャリア 2が下段キャリア 3に固定される。
[0040] 図 3に、上段キャリア 2と下段キャリア 3とから構成されるキャリア 1に、積層型半導体 装置 100を収納した状態を示す。積層型半導体装置 100は、第 1の半導体装置 110 上に第 2の半導体装置 120を積層した 2段構成からなる。積層型半導体装置 100に キャリア 1を取り付けるには、まず下段キャリア 3の第 1の収納部 13に第 1の半導体装 置 110を収納し、下段キャリア 3と上段キャリア 2とを係合部 5によって固定する。次に 、図 4に示すように中空となっている上段キャリア 2内を通して、第 2の半導体装置 12 0を第 1の半導体装置 110上に積層する。このとき、上段キャリア 2の内側面に沿って 第 2の半導体装置 120を第 2の収納部 14に収納することで、第 1の半導体装置 110 を第 2の半導体装置 120との電気的な接続が取れる位置に配置することができる。こ のように上段キャリア 2がガイドの機能を果たすため、半導体装置を積層する専用の 設備を設ける必要がなくなり、コストを削減することができる。
[0041] なお、第 1の半導体装置 110は、図 3に示すように中継基板 111の表面側に図示し ない ICチップが搭載され、この ICチップをモールド樹脂 112によって封止している。 また中継基板 111の裏面側には、はんだボール 113が設けられ、試験用のプローブ の試験ピンや、他の基板との接続に使用される。また第 2の半導体装置 120も、図 3 に示すように中継基板 121の表面側に図示しない ICチップを搭載し、中継基板 121 の基板全面をモールド樹脂によって封止している。中継基板 121の裏面側には、は んだボール 123が設けられ、第 1の半導体装置 110と第 2の半導体装置 120との電 気的な接続が取られている。また図 3に示すように第 1の半導体装置 110と第 2の半 導体装置 120とは接着剤 6によって接着され固定されている。
[0042] また上段キャリア 2と下段キャリア 3の係合部 5の構成は、図 1に示すものだけではな く、図 5、 6に示す構成であってもよい。図 5に示す係合部 5は、下段キャリア 3に設け た突起部 52が、上段キャリア 2に設けた突起部 51の内側に嵌まり、上段キャリア 2と 下段キャリア 3とを固定している。また図 6に示す係合部 5は、上段キャリア 2側に溝部 53を設けて、下段キャリア 3に設けた突起部 52を上段キャリア 2の溝部 53に揷入して いる。
[0043] また、上段キャリア 2は、図 7に示すように第 2の収納部 14の揷入口の断面積を、揷 入口に近い端部ほど広く形成してもよい。つまり、揷入口はその上端に向かい次第に 幅広になる。このように、テーパー状に形成して挿入口を広げることで、半導体装置 を挿入しやすくすることができ、操作性を向上させることができる。
[0044] 図 8に、下段キャリア 3に第 1の半導体装置 110を収納した時の上面図と断面図とを 示す。図 8の上面図に示すように中継基板 111は、下段キャリア 3の四辺に設けられ た保持部材 7上に乗せられ、下段キャリア 3上に保持されている。積層型半導体装置 100は、半導体装置の低背化を図るため 0. 3mm厚を下回るような薄い中継基板が 使用される。中継基板が薄い場合、この中継基板のコーナ部は、ストレスに弱くなり、 コーナ部を起点としたストレスによりはんだ接合部の破断が起きやすくなる。特に半導 体装置をキャリアから着脱する際にはんだ接合部が破断してしまう恐れがある。この ため本実施例では、ストレスに弱いコーナ部ではなぐストレスの比較的小さい辺部 分に半導体装置を保持する保持部材 7を設け、キャリアから離脱する際にかかるスト レスから半導体装置を守っている。すなわち、 4つのコーナ部は、いずれにも接触し ていない状態となる。また保持部材 7は、弾性を有する材料であって、半導体装置を 揷入した際に弾性変形しうる材料、例えばシリコーン、ゴムやポリウレタンなどが使用 される。
[0045] なお、図 8に示す実施例では、保持部 7を 4辺に設けている力 2辺に保持部 7を設 けて半導体装置を保持してもよレ、。
[0046] 中継基板 111上には、図 8の上面図に示すように金電極パッド 8が形成されている 。この金電極パッド 8と、第 2の半導体装置 120の裏面側に設けたはんだボール 123 とを接触させることで、第 2の半導体装置 120と第 1の半導体装置 110とが電気的に 接続される。また中継基板 111上には、図示しない ICチップと、この ICチップを封止 するモールド樹脂 112と力 S設けられてレ、る。モールド樹脂 112によつて ICチップを封 止することで、 ICチップに生じる衝撃や、キズを防止することができる。モールド樹脂 112として、エポキシ、シリコーン、ポリイミドなどが使用される。また、中継基板 111の 反対側の面には、はんだボール 113が形成されており、積層型半導体装置 100を基 板上に搭載する時の接続端子となる。
[0047] 下段キャリア 3に収納した第 1の半導体装置 110の上面には、図 9に示すような上蓋
9が形成される。下段キャリア 3の内側側面には、図 9の断面図に示すように揷入溝 1 1が形成されており、この挿入溝 11に上蓋 9が挿入される。第 1の半導体装置 110の 中継基板 111上には、図 8に示すように金電極パッド 8や配線パターンが形成されて いるので、上蓋 9を設けることによってこれらの電気的接続部分を粉塵や皮脂などか ら保護することができる。また、中継基板 111のすぐ上に上蓋 9を重ねることによって 、中継基板 111を上から抑える役割を果たし、第 1の半導体装置 110の脱落を防止 すること力 Sできる。
[0048] また、図 9の上面図に示すように下段キャリア 3の 4辺それぞれには、下段キャリア 3 の挿入溝 11に挿入された上蓋 9を取り出すための切欠部 10が形成されている。上蓋 9は、曲げながら挿入溝 11に挿入するため、曲げられる材料、例えば薄い金属板や プラスチック板からなる。揷入溝 11に揷入した上蓋 9を取り出す時には、切欠部 10に 専用の治工具または指を揷入して上蓋 9を溝から取り出す。なお、切欠部 10は、下 段キャリア 3の 4辺すべてに設ける必要はなぐ例えば図 10に示すように 2辺に設けて あよい。
[0049] 図 11に上蓋 9の代わりに Oリング 12を取り付けた場合を示す。〇リング 12には、中 継基板 111上に形成された電極や配線パターンを粉塵や皮脂から保護する機能は ないが、図 11に示すように、上蓋 9と同様に中継基板 111のすぐ上に重ねて設けるこ とによって、中継基板 111を上から抑える役割を果たし、第 1の半導体装置 110の脱 落を防止することができる。
[0050] 次に、図 12に示すフローチャートを参照しながら積層型半導体装置 100の製造手 順について説明する。
[0051] まず始めに、図 13に示すように下段キャリア 3に第 1の半導体装置 110を収納する（ ステップ Sl)。第 1の半導体装置 110は、半導体装置の製造終了後、下段キャリア 3 に収納される。半導体装置の供給を受けて積層型半導体装置 100を製造する場合 には、供給された半導体装置を下段キャリア 3に収納し、下段キャリア 3に収納された 半導体装置を製造元に移送する。
[0052] 次に、下段キャリア 3を取り付けたまま第 1の半導体装置 110のテストを行う（ステツ プ S2)。テストは、図 14に示すようにプローブ 200の試験ピンを第 1の半導体装置 11 0に接続し、プローブ 200から電源やテスト信号を供給することで行う。下段キャリア 3 の底面には、試験ピンを挿入するための開口部 4が設けられているので、下段キヤリ ァ 3に収納された状態で第 1の半導体装置 110のテストを行うことができる。また、半 導体装置の製造元で半導体装置のテストを行う場合には、テスト結果力 良品だけを 返送してもらう。
[0053] 半導体装置の製造元への移送、テスト、返送といった一連の工程の中で、第 1の半 導体装置 110は下段キャリア 3によって保護されているので、半導体装置の品質を保 持すること力 Sできる。また、テストを下段キャリア 3に納めた状態で実施することにより、 第 1の半導体装置 110に直接触れる頻度を減らすことができる。その結果、外的因子 力 半導体装置を保護することができ、良品を次工程に安定して供給することができ る。
[0054] 次に、図 15に示すように ICチップを保護するモールド樹脂 112上に、ディスぺンサ を用いて接着剤 6を塗布する（ステップ S3)。この接着剤 6には熱硬化性を有する接 着剤を使用する。熱硬化性を有する接着剤は、硬化温度や硬化時間を調整すること が比較的容易であり、対象となる半導体装置の使用にあった接着剤を使用すること で、 目的の硬化温度や硬化時間とすることができる。また熱硬化性を有する接着剤 は、紫外線が照射された部分だけが硬化する光硬化型の接着剤とは異なり、半導体 装置内部に浸透した接着剤の硬化も特に問題なく行うことができる。接着剤 6をモー ルド樹脂 112上に塗布すると、上段キャリア 2を下段キャリア 3上に配置する。上段キ ャリア 2と下段キャリア 3には係合部 5が設けられているので、これらを接続することで 上段キャリア 2が下段キャリア 3に固定される（ステップ S4)。
[0055] 次に、図 17に示すように第 2の半導体装置 120のはんだボール 123にフラックス 20 を塗布する（ステップ S5)。この工程は、はんだボール 123がフラックス 20の塗布を必 要とする場合だけに行われる。また、図 17では、はんだボール 123側にフラックスを 塗布した状態を示している力 第 1の半導体装置 110の金電極パッド 8側にフラックス を塗布してもよい。
[0056] フラックス 20をはんだボール 123に塗布すると、図 17に示すように第 2の半導体装 置 120を第 1の半導体装置 110上に積載する（ステップ S5)。第 2の半導体装置 120 は、中空に形成された上段キャリア 2内を通して取り付けられる。このとき第 2の半導 体装置 120は、第 1の半導体装置 110上の所定の位置に取り付けなければならない 。すなわち、第 1の半導体装置 110の金電極パッド 8と、第 2の半導体装置 120のは んだボール 123とを確実に接触させなければならなレ、が、上段キャリア 2がガイド機 構を果たすことで、容易にしかも正確に第 2の半導体装置 120を第 1の半導体装置 1 10上に積層することができる。
[0057] 第 2の半導体装置 120を取り付けると、上段キャリア 2と下段キャリア 3とに収納した 積層型半導体装置 100を、図 18に示すようにフリロー炉に挿入し、はんだのリフロー を行う（ステップ S6)。上段キャリア 2と下段キャリア 3とは、アルミニウム、銅若しくは S USのようなニッケルを成分として含む金属、セラミック、ポリエーテルエーテルケトン ならなる樹脂のいずれかにより構成しているので、リフロー炉の高温にも耐えることが でき、さらに繰り返し使用に対
する耐久性も備えている。
[0058] はんだリフローが終了すると、フラックス 20の洗浄を行レ、、再度テストを行う（ステツ プ S7)。このテストも図 19に示すようにプローブ 200の試験ピンを第 1の半導体装置 110に接続して行う。この時、第 2の半導体装置 120も第 1の半導体装置 110と電気 的な接続が取られているので第 2の半導体装置 120のテストを行う。 [0059] テストが終了し、良品であると判定されると、図 20に示すように上段キャリア 2と下段 キャリア 3とを積層型半導体装置 100から除去し、製品として出荷される（ステップ S8 ) 0
[0060] 次に、積層型半導体装置の製造手順の第 2例を図 21に示すフローチャートを参照 しながら説明する。
[0061] 本手順では、第 1の半導体装置 110上に、第 2の半導体装置 120を位置決めして 取り付けるまでの手順は、上述した手順と同じである。本例では、第 2の半導体装置 1 20の取り付け後、図 22に示すように上段キャリア 2を下段キャリア 3から取り外してし まう（ステップ S16)。リフローを行う前に、上段キャリア 2を除去してしまうことで、キヤリ ァ全体の熱容量を下げることができる。従って、温度不足によってはんだの溶融が十 分に行われないという問題の発生を防止することができる。またリフロー炉の設定温 度についてもより低い温度で設定することができ、半導体装置への熱ストレスを低減 させること力 Sできる。
[0062] 上段キャリア 2を除去するとリフロー炉でのはんだリフローが行われ (ステップ S17)、 上述した手順と同様にフラックス洗浄をして再テストが行われる (ステップ S18)。再テ ストが終了して良品であると判定されると、図 23に示すように下段キャリア 3を積層型 半導体装置 100から取り外し、製品として出荷される (ステップ S19)。
[0063] なお、上述した実施例は本発明の好適な実施例である。但し、これに限定されるも のではなぐ本発明の要旨を逸脱しない範囲内において種々変形実施可能である。 例えば、上述した実施例では、上段キャリア 2と下段キャリア 3との 2段でキャリア 1を 構成している力 S、キャリアの構成はこれだけに限定されるものではなレ、。例えば、複数 の半導体装置を収納可能であって、積層時のガイド機能を有する 1つのキャリアであ つてもよいし、もっと多段のキャリアから構成してもよい。

Claims

請求の範囲
[1] 第 1の半導体装置を収納する第 1の収納部を有する下段キャリアと、
前記第 1の半導体装置上に積層する前記第 2の半導体装置を収納して、該第 2の 半導体装置を前記第 1の半導体装置上の所定位置に配置する第 2の収納部を有す る上段キャリアとを有する積層型半導体装置用キャリア。
[2] 前記下段キャリアに収納した前記第 1の半導体装置と、試験用ピンとの電気的接続 を取るための開口部を有する請求項 1記載の積層型半導体装置用キャリア。
[3] 前記上段キャリアと前記下段キャリアはそれぞれ係合部を有し、該係合部が互いに 係合することで、前記上段キャリアと前記下段キャリアとが取り外し可能に取り付けら れる請求項 1又は 2記載の積層型半導体装置用キャリア。
[4] 前記上段キャリアの前記第 2の収納部は前記上段キャリア内に収納される前記第 2 の半導体装置が通る挿入口を有し、
該挿入口はその上端に向かい次第に幅広になる請求項 3記載の積層型半導体装 置用キャリア。
[5] 前記下段キャリアは弾性材料で形成された保持部材を有し、該保持部材は前記第 1の半導体装置を前記第 1の収納部内に保持する請求項 1から 4のいずれかに記載 の積層型半導体装置用キャリア。
[6] 前記保持部材は、前記第 1の収納部に収納した前記第 1の半導体装置を辺部分で 保持することを特徴とする請求項 5記載の積層型半導体装置用キャリア。
[7] 前記上段キャリア及び前記下段キャリアは、アルミニウム、銅若しくはニッケルを成 分として含む金属、セラミック、ポリエーテルエーテルケトンからなる樹脂のいずれか によって構成される請求項 1から 6のいずれかに記載の積層型半導体装置用キャリア
[8] 上蓋又はリング部材を更に有し、
前記下段キャリアは、前記上蓋又はリング部材を取り付ける挿入溝を有する請求項 1から 7のいずれかに記載の積層型半導体装置用キャリア。
[9] 積層型半導体装置用キャリアの下段キャリアに第 1の半導体装置を収納する工程と 積層型半導体装置用キャリアの上段キャリアを用いて前記第 2の半導体装置上に 第 2の半導体装置を積層する工程とを有する積層型半導体装置の製造方法。
[10] 前記積層する工程は、上段キャリアを下段キャリアに取り付け、その後前記第 2の半 導体装置を前記上段キャリアに収納する工程を含む請求項 9記載の方法。
[11] 前記積層型半導体装置用キャリアに収納された前記第 1及び第 2の半導体装置を リフロー炉内で電気的に接続して一体構成とする工程を更に有する請求項 9又は 10 に記載の方法。
[12] 前記積層型半導体装置用キャリアを前記リフロー炉内に載置する前に、前記上段 キャリアと取り除く工程を有する請求項 11記載の方法。
[13] 下段キャリアの開口を介して試験用ピンを前記第 1の半導体装置に接続し、前記下 段に収納された前記第 1の半導体装置を試験する工程を有する請求項 9から 12のい ずれか一項記載の方法。
[14] 前記積層する工程の前に、前記第 1の半導体装置の封止樹脂上に接着剤を供給 する工程を有する請求項 9から 13のいずれか一項記載の方法。
[15] 前記接着剤は、熱硬化性接着剤である請求項 14記載の積層型半導体装置の製 造方法。
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