WO2005083888A1 - Stromsparender multibit-delta-sigma-wandler - Google Patents

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WO2005083888A1
WO2005083888A1 PCT/EP2005/001165 EP2005001165W WO2005083888A1 WO 2005083888 A1 WO2005083888 A1 WO 2005083888A1 EP 2005001165 W EP2005001165 W EP 2005001165W WO 2005083888 A1 WO2005083888 A1 WO 2005083888A1
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digital
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converter
analog
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PCT/EP2005/001165
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Lukas Doerrer
Franz Kuttner
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Infineon Technologies Ag
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
    • H—ELECTRICITY
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    • H03M1/12—Analogue/digital converters
    • H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
    • H03M1/181—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values
    • H03M1/182—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values the feedback signal controlling the reference levels of the analogue/digital converter
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    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/392—Arrangements for selecting among plural operation modes, e.g. for multi-standard operation

Definitions

  • the present invention relates to a power-saving multi-bit delta-sigma converter, in which in particular the number of comparators in its quantizer is reduced.
  • delta-sigma converters are frequently used as analog-to-digital converters or converters because they offer high quantization and a high signal-to-noise ratio.
  • a simple, well-known one-bit delta-sigma converter provides a one-bit data stream from an analog input signal.
  • the output of the delta-sigma converter outweighs a logical H level; if it falls, a logical L level predominates.
  • the digital output signal fluctuates between the H and L levels.
  • the analog signal can then in principle be removed from the system by integration
  • such a one-bit delta-sigma converter consists of two blocks: an analog modulator and a digital filter.
  • the modulator is only a comparator, preceded by an integrator.
  • a differential amplifier of the analog input signal with a one-bit digital-to-analog converter reconverted output signal is subtracted.
  • This signal from the differential amplifier is fed to a comparator, which is preceded by an integrator.
  • the comparator is constantly reset and the result is the one-bit data stream.
  • FIG. 1 A multibit delta-sigma converter generally known in the art is shown in FIG.
  • the multi-bit delta-sigma converter MDSW has an input E for coupling an analog input signal ZA and an output A for outputting an N-bit-wide digital output signal ZD.
  • a digital-to-analog converter DAW of N bit width is provided which converts a digital output signal ZD into a feedback signal Z3. From the analog input signal ZA, the feedback signal Z3 is subtracted with a differential amplifier DV.
  • the difference signal ZI thus obtained is integrated by an integrator S and supplied as an integrated signal Z2 to an N-bit quantizer which forms the digital output signal therefrom.
  • a compensation digital-to-analog converter KDAW which converts the digital output signal ZD in an analog compensation signal ZKL, which is then amplified in an amplifier FBE by a compensation factor and as a compensation signal ZK of the filtered signal Z2 by means of an adder AD is deducted.
  • this compensation signal ZK By means of this compensation signal ZK, the stability and the signal-to-noise ratio can be improved if there is a significant time offset between the sampling times of the quantizer Q and the sampling instant of the feedback digital-to-analog converter DAW. This time offset, which is also known as the escape-oop delay, leads to instabilities and a poor signal-to-noise ratio, especially at high clock frequencies.
  • the quantizer Q is usually implemented as a flash analog-to-digital converter.
  • a corresponding circuit arrangement of a corresponding quantizer Q is shown in FIG.
  • a three-bit quantizer Q having an input A for receiving the integrated signal Z2 and an output D for outputting the digital output signal D.
  • the comparison results Pl,... P7 are passed to a decoder DEK, which forms the digital output signal ZE.
  • the reference potentials U0,... U6 are tapped between resistances R1,... R7 of a resistor chain, which are connected between an upper reference potential VREFP and a lower reference potential VREFN.
  • the comparison results are available either as H or L levels.
  • the respective comparators switch an H level or an L level to the decoder as a comparison result.
  • thermometer code e.g. binary coded digital output signal ZD.
  • Quantizers are particularly large power consumption mer.
  • bit width N of a quantizer Q since the number of necessary comparators increases exponentially, high bit-width multi-bit delta-sigma converters of the prior art also have high power consumption.
  • the present invention is based on the object to provide a power-saving multi-bit delta-sigma converter, which in particular has a small number of comparators ren and has a small footprint as an integrated circuit.
  • a power-saving multi-bit delta-sigma converter having an input for an analog input signal and an output for a digital output signal, comprising a digital-to-analog converter having a bit width N for converting the digital output signal to an analog feedback signal comprising a filter means for forming the difference between the input signal and the feedback signal, with a filter for filtering difference signal, and with a clocked quantizer for quantizing the filtered difference signal to the digital output signal having the bit width N.
  • a number of Y comparators which compare the filtered signal, each with a respective reference potential associated with the respective comparator and each of which output the same result to a decoder, which generates the digital output signal from the comparison results. The reference potentials are tracked depending on a previous comparison result.
  • a power-saving multibit delta-sigma converter having an input for an analog input signal and an output for a digital output signal comprising a digital-to-analog converter having a bit width N for converting the digital output signal to an analog output feedback signal; a summing means for forming the difference between the input signal and the feedback signal; a filter for filtering the difference signal; and a clocked quantizer for quantizing the filtered difference signal to the digital output having the bit width N.
  • the quantizing device acts on the filtered signal with a potential offset and has a number Y of comparators which compare the filtered and applied signal with a respective reference potential belonging to the respective comparator and which in each case output a comparison result to a decoder consisting of the Results of comparison produces the digital output signal. Furthermore, the potential offset is tracked as a function of a previous comparison result.
  • the idea underlying the present invention is that by knowing the comparison results - or knowledge of the converter results and thus of the digital output signal - the number of comparators is reduced at a previous time. Since the analog filtered input signal of the quantizer changes slowly with respect to the clock frequency, a change in the thermometer code output by the comparators occurs only on one of the comparators. Therefore, it is sufficient according to the invention to locate the comparator, which is compared to its output comparison result to a previous one Tact changes. Thus, the corresponding position in the thermometer code and only a few other comparators is kept. From clock to clock, only the changing comparison results are relevant, which are characterized in that the switching threshold of the corresponding comparator is close to the level of the analog filtered signal.
  • the filtered signal can also be supplied with a potential offset, whereby an applied signal is fed to the comparators of the quantizing device whose potential level is always tracked in the vicinity of the threshold voltages of the inventively reduced number of comparators. Due to the fact that the quantizing device in the power-saving multibit delta-sigma converter according to the invention has fewer comparators than a corresponding N-bit wide quantizer according to the prior art, the multibit delta-sigma converter according to the invention is extremely energy-efficient. In addition, the space requirement on a semiconductor chip is much lower than with conventional converters.
  • the summing means comprises a differential amplifier for amplifying the difference between the input signal and the feedback signal, and / or the filter comprises an integrator for integrating the amplified difference signal.
  • the quantizing device of the multibit delta-sigma converter according to the invention has less than 2 N -1 comparators.
  • the quantizing device has a switching controller which switches reference potentials to the comparators as a function of the previous comparison result, so that when there is a change in the input signal (ZA) of at least one of the comparators its comparison result changes.
  • a memory for latching the digital output signal is provided. From the stored digital output output signal can be located that comparator which corresponds to a position of the thermometer code and which has a switching threshold which is closest to the level of the filtered signal.
  • the switching control is preferably coupled to the memory and switches the reference potentials depending on the latched output signal to the comparators.
  • the multi-bit delta-sigma converter has the quantizing device at least one first, second and third comparator, each having a first input, a second input and an output.
  • the filtered signal is applied to the first inputs and to the second inputs in each case a first, second and third reference potential.
  • the outputs of the comparators each provide a comparison result, and the reference potentials are selected so that the second reference potential is between the first and third reference potential and that the second reference potential is closest to the potential of the filtered signal.
  • the quantizing device with only three comparators, it is possible in each case to tune or track the reference potentials in such a way that the second or middle comparator changes its comparison result from cycle to cycle.
  • the totality of the comparison results of the three comparators then corresponds in each case to an increase, a constant or a fall of the analogue filtered input signal.
  • the decoder can then construct the corresponding digital output signal or the complete thermometer code.
  • the big advantage of this preferred embodiment is that in fact only three comparators are sufficient even with high bit widths.
  • the reference potentials are selected to be equidistant and that 2 N -1 different reference potentials can be switched.
  • the digital-to-analog converter and the quantizing device with the bit width N and the bit width M ln (Y + l) / In (2) are operable, wherein the bit width M corresponds to the number Y of the comparators ,
  • the quantizing device functioning as a simple flash analog-to-digital converter, ie with a reduced resolution.
  • the reference potentials to the comparators are initially unknown, because no reliable conversion result of the preceding cycle or conversion cycle is available. Only in a second operation odus then the multibit delta-sigma converter with the full
  • Bit width N and operated with tracking reference potentials. This serves for the stability of the entire multibit delta-sigma converter according to the invention.
  • the digital-to-analog converter and the digital signal converter are provided.
  • the digital-to-analog converter and the digital signal converter are provided.
  • the switching controller preferably has a counter for generating a digital mean value signal in 2 N- Y-digit thermistor code as a function of the comparison results.
  • the counter has a forward-backward counter.
  • the forward-backward counter simply represents the conversion-to-conversion constant portion of the output signal present in the thermometer code, which is a difference signal substantially corresponding to the Y-digit thermometer code is added to from the comparison results.
  • this is done in the decoder having an adder for forming the N-bit wide output from the comparison results and the mean value signal.
  • the switching control further comprises a control logic which, depending on the comparison results, either switches the comparison results in Y-digit M bit-wide thermometer code as a digital output signal or the comparison results combined with the mean value signal as a digital output signal in 2 N -digit, N-bit wide thermometer code switches.
  • Thermometer code with 2 N digits can be transferred to 2 N -1 data lines.
  • the operating as a trap circuit control logic controls the quantizer either as an M-bit flash analog-to-digital converter or N-bit analog-to-digital converter in which the reference potentials for the comparators used are tracked according to a converter result or the input signal with a Potential offset is applied.
  • This has the advantage that the tracking of the reference potentials only takes place when a stable operating point of the control loop of the quantization device is found.
  • the switching controller has a reference digital-analog converter for generating the offset potential from the digital mean value signal. Since the average signal is a 2 N- Y digit thermometer code signal on 2 N -Y-1 data lines, a reference digital-to-analog converter is a particularly simple means for generating the potential offset.
  • the quantization unit a compensation analog-to-digital converter for converting the comparison results into at least one analog compensation signal and an adder for subtracting the analog compensation signal from the filtered difference signal.
  • the compensation analog-to-digital converter advantageously serves to compensate for an excess-loop delay between the sampling times of the clocked quantizer and the analog-to-digital converter to analog-to-digital converter.
  • the bit width of the co-pensation analog-to-digital converter corresponds to the number of comparators in the quantizer.
  • a considerably bit-reduced feedback digital-to-analog converter can be used in comparison with the prior art, which on the one hand significantly improves the signal quality of the output signal and, on the other hand, saves energy for the multi-delta-sigma converter. Because in the feedback digital-to-analog converter are so few
  • an amplifier is further provided for amplifying the analog compensation signal with a compensation factor.
  • Such an amplifier makes it possible to optimally set the compensation factor, so that a particularly good signal quality or a particularly high signal-to-noise ratio occurs even in excess-loop delays.
  • the multibit delta-sigma converter according to the invention is also particularly suitable for use in systems which require a high bandwidth and extremely high clock frequencies, as is the case, for example, with xDSL or UMTS applications.
  • Figure 1 a multi-bit delta-sigma converter according to the prior art
  • FIG. 2 shows a prior art 3-bit quantizer
  • FIG. 3 shows an embodiment of a power-saving multibit delta-sigma converter according to the invention
  • FIG. 4 shows an embodiment of a quantizing device according to the invention
  • FIG. 5 shows a second embodiment of a power-saving multibit delta-sigma converter according to the invention.
  • Figure 6 an embodiment of a comparison device according to the invention.
  • FIG. 7 shows a first development of the energy-saving multibit delta-sigma converter according to the invention.
  • FIG. 8 shows characteristic output signals of the inventive power-saving multibit delta-sigma converter in two operating modes
  • FIG. 9 shows a second development of the energy-saving multibit delta-sigma converter according to the invention.
  • FIG. 10 shows a third development of the energy-saving multibit sigma-delta converter according to the invention.
  • Figure 11 a development of a quantizer according to the invention.
  • the same or functionally identical elements are provided with the same reference numerals.
  • FIG. 3 shows a power-saving multibit delta-sigma converter according to the invention.
  • the multibit delta-sigma converter 1 has an input 2 for coupling in an analog input signal ZA and an output 3 for coupling out a digital output signal ZD. There is further provided a digital-to-analog converter 4 which converts the digital output signal ZD into an analog feedback signal Z3.
  • the digital-to-analog converter 4 has a bit width N.
  • a differential amplifier 5 is provided as a summing device, which subtracts the feedback signal Z3 from the analog input signal ZA or amplifies the difference between the analog input signal ZA and the feedback signal Z3.
  • This amplifying difference signal ZI is integrated by a filter, which is embodied here as an integrator 6.
  • a clocked quantizing device 7 forms the digital output signal ZD from the filtered or integrated difference signal Z2.
  • the quantizer provides the digital output in the same bit width N as the digital-to-analog converter 4 has.
  • thermometer code A common digital format is the thermometer code.
  • 2 N states correspond to 2 N ordered digits, which indicate logical states zero or one. The number of digits set corresponds to the decimal value of the corresponding digital signal.
  • the quantizing device 7 has a switching and comparison device 8, which has an input 9 for coupling in the integrated signal Z2, an output 10 for coupling out the digital output signal ZD and a control input 11 for one or more control signals SCT.
  • the switching and control signals SCT are generated by a control logic 12, which is coupled to a latch 13.
  • the latch 13 stores the digital output signal ZD from a previous clock cycle.
  • the quantizing device 7 thus quantizes the integrated signal Z2 as a function of a quantization result of a previous clock.
  • the mode of operation of a preferred embodiment of the switching and comparison device is explained in FIG.
  • FIG. 4 shows a preferred embodiment of a switching and comparison device 8 according to the invention.
  • N 3-bit-wide digital output signal ZD.
  • 2 N -1, ie seven comparators, must be kept in a three-bit quantizer.
  • the switching and comparison device 8 has an input 9 for coupling the integrated signal Z2, an output 10 for decoupling the digital output signal ZD and a control input 11 for receiving one or more control signals SCT.
  • resistors 14-20 There are also seven resistors, 14-20, connected in series between an upper reference potential VREFP and a lower reference potential VREFN. Between the resistors 14-20 there are six reference potentials Ul, U2, U3, U4, U5, U6 can be tapped. Furthermore, the lower reference potential VREFN serves as zero reference potential U0.
  • comparators 21, 22, 23 are provided, each having a first input 24, 25, 26, to which the integrated signal Z2 is applied, each having a second input 27, 28, 29 and one output 30, 31st , 32 for outputting a respective comparison result VI, V2, V3.
  • the comparison results are fed to a decoder, which generates the digital output signal ZD in dependence on a coding control signal SCD.
  • the decode control signal SCD like the control signals SCT, can be supplied by a control logic 12.
  • a switching device 34 controlled by the switching signal SCT switches in each case one of the reference potentials U0, U1, U2, U3, U4, U5, U6.
  • control signals SCT or a corresponding control logic 12 controls the switching device 34 in such a way that, when the integrated signal Z2 changes from one clock cycle to the next, the switching point of the middle or second comparator 22 is always closest to the level of the integrated signal Z2. If e.g.
  • the threshold voltages of the three comparators 21, 22, 23 are set so that they fit the cut-out in a full three-bit thermometer code (eight digits because they have H or L) in which a change from H to L occurs from a low-order to a high-order bit.
  • a full three-bit thermometer code (eight digits because they have H or L) in which a change from H to L occurs from a low-order to a high-order bit.
  • the previous comparison results are known by buffering, for example, in a buffer as shown in Figure 3, a complete 3-bit wide, so eight-digit thermometer code can be reconstructed by an encoder 33, which then also a corresponding digital output signal ZD also generated in a binary code.
  • the reference potentials U0-U6 are always connected to the second inputs 27, 28, 29 of the comparators 21, 22, 23 such that the first comparator 21 has a higher switching threshold than the second comparator 22 and the second comparator 22 has a higher switching threshold as the third comparator 23.
  • the switching thresholds between the first and the second comparator 21, 22 and the difference of the switching thresholds between the second and the third comparator 22, 23 corresponds in each case exactly to a location in a thermometer code which is predetermined by the equidistant reference potentials U0-U6.
  • the reference potentials or switching thresholds of the comparators 21, 22, 23 either offset by a point in the thermometer code up or down or - if a transition from H to L level already between the comparison result Vl and U2 or V2 and U3 are present - maintained.
  • a conventional three-bit quantizer should have seven comparators, each of which has a high area requirement and a high power consumption.
  • the level of the integrated signal Z2 is at least between the next higher reference potential to the switching threshold of the first comparator and the next lower reference potential to the switching threshold of the third comparator.
  • a quantizer device for use in a multi-bit delta-sigma converter has an excellent linearity, since the quantization result depends only on three or fewer comparators. That is, a quantizer characteristic always has equal quantization levels. Since many comparators are used in the prior art, this is usually not guaranteed, since the comparators can vary with each other. Thus, reducing the number of comparators also improves the signal quality of the multi-bit delta-sigma converter.
  • FIG. 5 shows a second embodiment of a multibit delta-sigma converter according to the invention.
  • the multibit delta-sigma converter 107 has substantially the same elements as in FIG. 3, but the quantization device 107 acts on the input side on the filtered or amplified and integrated signal Z2 with a potential offset PO.
  • the quantization device 107 has a comparison device 108, which has an input 109 for coupling in the filtered signal applied to a potential offset PO. Nals Z4, an output 110 for coupling out the digital output signal ZD and a control input 111 for one or more control signals SCT.
  • the switching and control signals SCT are generated by a control logic 112 which is coupled to a latch 113.
  • the potential offset PO is supplied by the control logic 112 and added via an adder 106 to the filtered signal Z2.
  • the latch 13 stores the digital output signal ZD from a previous clock cycle.
  • the quantizing device 107 initially applies the filtered signal Z2 and thus quantizes the applied signal Z4 as a function of a quantization result of a previous clock.
  • the filtered signal Z2 is applied in such a way that the resulting signal level of the applied signal Z4 is always between the threshold voltages or reference potentials of, for example, three comparators arranged in the comparator 108.
  • FIG. 6 shows an exemplary embodiment of a comparison device 108 according to the invention.
  • the switching and comparison device 108 has an input 109, for coupling the applied signal Z4, an output 110 for coupling out the digital output signal ZD and a control input 111 for receiving one or more control signals SCT.
  • comparators 121, 122, 123 are provided, each having a first input 124, 125, 126, to which the applied signal Z4 is applied, in each case a second input 127, 128, 129 and in each case an output 130, 131, 132nd for outputting a respective comparison result V101, V102, V103.
  • the comparison results are supplied to a decoder 133, which generates the digital output signal ZD in response to a coding control signal SCD.
  • the decode control signal SCD like the control signals SCT, can be supplied by a control logic 112.
  • a reference potential U101, U102, U103 is connected to the second inputs 127, 128, 129 of the comparators 121, 122, 123. These reference potentials are defined and equidistant here.
  • the corresponding control logic 112 controls the potential offset PO such that when the filtered signal Z2 changes from one clock cycle to the next, the switching point of the middle or second comparator 122 is always closest to the level of the signal Z4 applied to the potential offset PO ,
  • the corresponding comparison results V101, V102, V103 are processed by the decoder 133 in consideration of the potential surcharge PO, which may be positive or negative, and the previous conversion result, which is latched in the latch 113. This is controlled by the control signals SCT.
  • FIG. 7 shows an advantageous development of the multibit delta-sigma converter according to the invention with a special quantizing device 207.
  • the basic structure of the multi-bit delta-to-sigma converter 200 essentially corresponds to the embodiments of FIGS. 3 and 5.
  • the quantizer 207 and the digital-to-analog converter 204 can be operated with different bit widths.
  • the quantizing device 207 has a switching and comparison device 208 with a filtered signal input Z2, an output 210 for the digital output signal ZD, a switching device 234, three comparators 221, 222, 223 and a decoder 233.
  • the comparative results V201, V202, V203 are supplied to the decoder '233rd
  • the average signal X is provided by an up-down counter 239 coupled to the outputs of the comparators 221, 222, 223 via three data lines.
  • the forward-backward counter 239 provides at its output 240 a digital signal in 2 N- Y digit thermometer code on 2 N -Y-1 data lines.
  • the up / down counter 239 counts up, and if the comparison result becomes lower, the up / down counter 239 decrements the average signal X by one place in the thermometer code .
  • a method of counting in which the value at the output 240 of the up-down counter 239 remains unchanged should only the comparison result V202 of the middle comparator 222 be of one to the other clock changes, but the value is incremented / decremented by one place in the thermometer code, if the comparison result V201, V203 of the upper / lower or of the highest / lowest reference potential operated comparator 221,223 changes. Then, the potential window covered by the three comparators is always around the potential of the input signal of the quantizer 207 and the filtered signal Z2, respectively.
  • the comparison results can also be understood as a difference signal.
  • the control logic 212 provides control signals to the switching device 234 and determines the reference potentials associated with the comparators 221, 222, 233.
  • the control logic 212 controls a controllable switch 241 via a control signal SCS, wherein the controllable switch 241 is connected downstream of the output 240 of the forward-backward counter 239, in the closed state the average value signal X is supplied to the decoder 233 and in the opened state no average value signal X is supplied lets happen.
  • the control logic 212 also switches the digital-to-analog converter 204 via a control signal SCK between different conversion bit widths.
  • the fed-back output signal ZD is thus generally passed on 7 data lines to the digital-to-analog converter 204.
  • Quantizer 207 as a 2-bit flash analog-to-digital converter.
  • the control logic 212 opens the controllable switch 241, with the result that the adder 238 of the decoder 233 only receives the difference signal, ie the comparison results V201, V202, V203 of the comparators 221, 222, which operate as flash analog-to-digital converters. 223 forwards.
  • the flash mode of the multi-bit delta-sigma converter 200 is of particular advantage in the start-up phase of the multi-bit delta-sigma converter.
  • the comparators 221, 222, 223 would always be the difference to the previous conversion value, which is not known at power up.
  • the counter is then incremented or decremented in the up-down counter 239 to follow the input signal Z2 of the quantizer 207.
  • the output signal then generated is passed to the digital-to-analog converter 204 in the feedback. If the quantizer in the tracking mode increments the output signal ZD, the inverted and filtered signal Z2 is decremented, whereby a stable operating point can never be found.
  • the control logic 212 is designed as a trap circuit, that during the start-up phase, the quantizer 207 operates as a flash converter. This is done in the embodiment chosen here as a 2-bit flash analog-to-digital converter, which is realized by the three comparators 221, 222, 223.
  • the control logic via control signals SCT, the switching controller 234 switches such that the entire modulation range, which is given by the difference between the highest reference potential and the lowest reference potential, is fully utilized.
  • the reference potentials U0, U3 and U6 are then connected to the comparators 223, 222, 221 in the flash mode. The resolution becomes coarser in this flash phase or flash mode.
  • control logic 212 switches to the above-described tracking mode and supplies the average signal X or the result of the up / down counter 239 to the decoder 233 of the difference signal containing the comparison results V201, V202, V203 of FIG shows compensated comparators and the mean value signal X combines an N-bit wide output signal ZD.
  • FIG. 8 An exemplary signal waveform of the digital output signal is shown in FIG. 8.
  • the control logic 212 controls the comparison results V201, 202, V203 of the comparators 221, 222, 223 and switches from the flash mode to the tracking mode at a predetermined value of this difference signal.
  • the output signal ZD is quantized into two bits. If a zero crossing of the quantizer input signal or the filtered signal Z2 is detected by the control logic 212, the control logic 212 switches the quantization device 207 to the tracking mode. From the switchover point, the quantization is done with three bits.
  • FIG. 9 shows an alternative embodiment of the advantageous development of the multi-bit delta-sigma converter 300.
  • the construction essentially corresponds to the embodiment described in FIG.
  • the quantizer 307 is configured to apply a potential offset PO to the filtered signal Z2.
  • a comparator 308 is provided which has three comparators 321, 322, 323, a decoder 333 and an adder 306.
  • the comparison results V301, V302, V303 of the comparators 321, 322, 323 are supplied to the decoder 333 and a control logic 312, as well as an up-down counter 339th
  • the up / down counter 339 provides at an output 340 an average value X in the thermometer code with 2 N- Y digits on 2 N -Y-1 lines. This is supplied via a controllable switch 341 to a control input 311 of the comparator 308 and .from there to the decoder 333.
  • the average signal X is also fed to a reference digital-to-analog converter 342, which generates therefrom the analog potential offset PO. This potential offset is added to the filtered signal Z2 via the adder 306.
  • the control logic 312 switches by means of the switching signals STS the first controllable switch 341 and a second controllable switch 243, which is the reference digital-to-analog converter 342 downstream.
  • control logic 312 separates the potential offset PO by the controllable switch 343 from the adder 306, and the control logic 312 separates the average signal X from the decoder 333 via the controllable switch 341.
  • the alternative embodiment of the advantageous embodiment of the multi-bit delta-sigma converter 300 operates as described above in the explanations to FIG. 7 in the flash mode as a 2-bit multibit delta-sigma converter and in FIG
  • the digital-to-analog converter 304 is also switchable via the control signal SCK by the control logic 312 between a 2-bit and a 3-bit converter mode.
  • FIG. 10 shows yet another advantageous development of the multi-bit delta-sigma converter 400.
  • the construction corresponds essentially to the embodiment described in FIG. 5, wherein a compensation analog-to-digital converter 404 is provided for compensating for a time offset between the sampling instants of the quantizing device 407 and the feedback digital-to-analog converter 4, which contains the comparison results V401 , V402, V403, which form a digital thermometer code signal Z6, into a compensation signal ZKl converts.
  • the clocked quantizer is provided for compensating for a time offset between the sampling instants of the quantizing device 407 and the feedback digital-to-analog converter 4, which contains the comparison results V401 , V402, V403, which form a digital thermometer code signal Z6, into a compensation signal ZKl converts.
  • comparators 21, 22, 23 are provided whose reference terminals 27, 28, 29 are connected to a reference signal generating unit 406.
  • the reference signal generation unit 406 provides suitable constant reference potentials.
  • 25 26 of the comparators 21, 22, 23 is supplied with a potential offset PO and the compensation signal ZK2 filtered analog signal Z5.
  • the three respective comparison results V401, V402, V403 form a bit-reduced digital signal Z6, which is supplied to a counter 439, supplied to the 3-bit-wide feedback digital / analog converter 404 and the adder 438.
  • the counter 439 supplies at its output 440 a mean value signal X, as can be seen from the preceding embodiments. is known, which is also supplied to the adder 438.
  • the adder 438 adds the average signal X and the conversion result or the digital signal Z6 formed from the comparison results V401, V402, V403 to the digital output signal ZD of the corresponding multi-bit delta-sigma converter 400 and supplies it to the output 411 of the quantizer 407 ,
  • the mean value signal X is also supplied to a reference digital-to-analog converter 442, which forms from this the analog offset potential PO, which is supplied to the filtered analog signal Z2 via an adder 409.
  • the bit-reduced digital signal Z6 is further supplied by the compensation digital-to-analog converter 404 having a bit width corresponding to the number of the comparators 21, 22, 23.
  • the compensation digital-to-analog converter 404 supplies a first compensation signal ZK1, which is amplified by an amplifier 405 by a compensation or amplification factor.
  • the amplified first compensation signal ZK1 is linked as a compensation signal ZK2 via a second adder 408 to the filtered signal applied to the potential offset PO.
  • the second analog compensation signal ZK2 is subtracted from the filtered and applied signal.
  • the path formed by the compensation digital-to-analog converter 404, amplifier 405 and second adder 408 compensates for a time offset between the sampling instant of the feedback digital / analog converter 4 and the comparators 21, 22, 23 of the quantizer 407 , As a result, a particularly high signal quality can be achieved.
  • Digital-to-analog converter 404 shown, wherein the tracking of the quantizer window is realized by a potential offset PO for the input signal Z2.
  • FIG. 11 shows a second advantageous development of the quantizing device 507.
  • the quantizer 507 has an input 509 for the filtered analog signal Z2 and an output 510 for the digital output signal ZD.
  • a circuit arrangement 504 for forming a tracking analog-digital converter is shown schematically here.
  • a chain of seven serially connected reference resistors 501-506, 508 is connected between an upper reference potential VRFEFP and a lower reference potential VREFN. Between the resistors 501-506, 508, reference potentials, for example, which are shown analogously in FIG. 4, can be tapped, which are fed to a controlled switching device 534.
  • the switching device 534 also receives the analog filtered signal Z2 as an input signal.
  • the switching device 534 is controlled by a control logic 512 and switches either the analog filtered signal Z2 or correspondingly tracked reference potentials via a respective capacitor 510, 511 to an upper and a lower line node XP, XN. Between Line node XP, XN are two more capacitors 513, 514, connected in series. Between the two further capacitors 513, 514, a third, middle line node XM is provided.
  • a first (operational) amplifier 515 is connected to the upper line node XP, a second amplifier 516 to the middle line node XM, and a third amplifier 517 to the lower line node XN.
  • the amplifiers 515, 516, 517 can each be fed back via controllable switches 518, 519, 520.
  • a first, second and third comparator 521, 522, 523 are connected, each of which supplies comparison results V501, V502, V503.
  • the three comparison results V501, V502, V503 form a digital signal Z6, here for example with the bit width three.
  • the digital signal Z6 is supplied to a coding logic unit 524, which generates therefrom a step-up or step-down signal UD, which is supplied to a counter 539.
  • Encoding logic 524 provides a boost signal when the digital thermometer code Z6 signal rises one digit from one clock to the next, or a down signal if the thermometer code indicates a lower value than the previous transducer result.
  • the counter 539 supplies an average signal X.
  • This mean value signal is also supplied to the control logic 512, which finally completes the bit-reduced tracking analog-to-digital converter by switching or tracking the reference potentials to the amplifier-comparator combination 515, 521, 516, 522, 517, 523 according to the invention .
  • An adder 538 connected downstream of the counter device 539 combines the mean value signal X with the digital signal Z6 of the comparators 521, 522, 523 in addition to the digital output signal ZD, which can be tapped off at the output 510.
  • the analog filtered signal Z2 For converting the filtered analog signal Z2, for example in a sample and hold phase, during a first half-cycle the analog filtered signal Z2 is connected to the upper and lower line nodes XP, XN, and the feedback switches 518, 519, 520 to the amplifier 515 , 516, 517 are closed.
  • the signal Z2 or its potential to be converted is present at all inputs of the amplifiers 515, 516, 517. Due to the feedback, an equilibrium state arises in each of the respective signal paths from an amplifier and comparator.
  • the analog filtered signal Z2 is decoupled from the line nodes XP, XN, and instead, via the capacitors 510, 511, a respective reference potential is formed at that of the seven resistors 501-508 Resistor chain is tapped, connected.
  • the feedback switches 518, 519, 520 are opened and the amplifiers 515, 516, 517 amplify the potentials of the line nodes XP, XM and XN present at the respective input.
  • the downstream comparators 521, 522, 523 then detect whether the corresponding input signal at the line nodes XP, XM, XN is larger or smaller than the previously applied potential, that is to say the potential of the analog filtered signal Z2. A corresponding comparison result can then be tapped off at the outputs of the comparators 521, 522, 523 as a comparison signal V501, V502, V503.
  • the three comparison signals 501, 502, 503 thus form a 3-bit thermometer code signal Z6.
  • the middle comparator 522 or amplifier 516 is each a reference potential in the converter phase which is between the reference potentials supplied to the upper 515 and lower 517 amplifiers. This is achieved here by the capacitive coupling 513, 514 or voltage divider.
  • the controllable feedback switches 518, 519, 520 can be switched for example by a clock signal, wherein in a first half-cycle, the switches are closed and opened a second half-cycle.
  • a circuit arrangement 504 is furthermore provided, which compensates for time offsets between the sampling times of the quantizing device 507 and the sampling times of the digital-to-analog converter 4 used in the associated circuit for the multibit sigma delta circuit. Converter compensated.
  • the circuitry 504 corresponds to a 3-bit digital-to-analog converter.
  • the digital thermometer code signal Z6 is supplied to a switching controller 525 which controls a second switch arrangement 526.
  • the circuit arrangement for this compensation digital-to-analog converter 4 has a resistor chain of seven, here equal to selected resistors 527-533, which are connected in series between an upper and a lower compensation reference potential VREFP0, VREFN0. Between the resistors 527-533 each compensation reference potentials can be tapped, which are supplied to the switching device 526. The switching device 526 is further supplied with another compensation reference potential VREF0.
  • the switching device 526 supplies at two outputs 534, 535 respectively an upper and a lower compensation signal ZK1,
  • the upper ZK1 is coupled to the upper line node XP via an upper condenser 536, and Tere compensation signal ZK2 is coupled via a lower capacitor 537 to the lower line node XN.
  • the control logic 525 controls the switches in the switch 526 such that the respective upper or lower
  • Compensation signal ZKL, ZK2 corresponds to an analog value corresponding to the digital thermometer code signal Z6.
  • the switching controller 525 also switches the switching device 526 in such a way that there is a voltage swing proportional to the voltage swing between the respective reference potentials in the converter phase of the quantizing device with the amplifiers and comparators 515, 516, 517, between the potentials of the upper and lower compensation signals ZK1, ZK2. 521, 522, 523.
  • the respective proportionality factor or compensation factor can be achieved by changing the compensation reference potentials VREFP0, VREFN0.
  • a digital-analogue reconverted comparison result or digital signal Z6 of the quantization device is impressed or subtracted as a compensation signal ZK1, ZK2 provided with a compensation factor for the filtered analogue signal Z2 to be converted.
  • the circuit arrangement 504 thus corresponds to a feedback three-bit width digital-to-analog converter which simultaneously scales the compensating signal ZK1, ZK2 or provides it with a compensation factor by way of the adjustable compensation reference potentials VREFP0, VREFN0.
  • the bit-reduced form of the quantizer that is, the only three comparators 521, 522, 523 or amplifiers 515, 516, 517, also only provides a low-cost 3-bit feedback digital-analogue Converter 504 must be kept.
  • the quantizing device 507 according to the advantageous development makes it possible to carry out a particularly power-saving and low-cost multibit delta-sigma converter, which also has a particularly large signal due to the excess-loop delay compensation, as illustrated as partial circuit arrangement 504 / Noise ratio allows and provides stable digital output signals with high quality.
  • the idea according to the invention -the tracking of the switching thresholds or reference potentials of the individual comparators-can in extreme cases also be carried out on only a single comparator whose switching threshold is in each case tracked to the level of the signal to be compared so that the comparison result changes at each cycle ,
  • Switching between flash mode and lag mode can also be stepped.
  • By providing many reference voltages by narrowing the potential window in which the comparators operate and simultaneously increasing the number of digits in the thermometer code of the average signal, increasing the bit width of the multi-bit delta-sigma converter of the present invention can be easily achieved. For example, a sequence of flash operating mode and multibit modes or tracking modes with increasing bit widths can be achieved.
  • the filter can be time-continuous or time-discrete, depending on the converter architecture of the corresponding multi-bit delta-sigma converter.
  • the provision of reference potentials for the thermometer code does not have to be done with a resistor ladder, of course, but can be realized in many ways.
  • the decoder can also output a thermometer code instead of the binary code.
  • the invention enables particularly power-saving and high-resolution multibit delta-sigma converters.
  • the reduction in the number of comparators leads to an area savings on a semiconductor chip.
  • An increase in the bit width of a multibit delta-sigma converter according to the invention does not lead to an exponential increase in the number of necessary comparators. Instead, the present invention can be applied to arbitrary bit widths.
  • the inventive switching between a start-up mode and the tracking mode always a stable operating point of the multi-bit delta-sigma converter is achieved and ensures reliable functioning.

Landscapes

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Abstract

Stromsparender Multibit-Delta-Sigma Wandler (1) mit einem Eingang (2) für ein analoges Eingangssignal (ZA) und einm Ausgang für ein digitlaes Ausgangssignal (ZD); einem Digital-Analog-Wandler (4), der eine Bitbreite N aufweist, zum Wandeln des digitalen Ausgangssignals (ZD) zu einem analogen Rückkopplungssignal (Z3); einem Summiereinrichtung (5) zum Bilden der Differenz zwischen dem Eingangssignal (ZA) und dem Rückkopplungssignal (Z3); einem Filter (6) zum Filtern des Differenzsignals (Z1); und einer getakteten Quantisiereinrichtung (7) zum Quantisieren des gefilterten Differenssignals (22) zu dem digitaln Ausgangssignal (ZD) mit der Bitbreite N; wobei die Quantisiereinrichtung (7) mehrere Komparatoren (21, 22, 23) aufweist, die das gefiltete Signal (Z2) mit jeweils einem dem jeweiligen Komparator (21, 22, 23) zugehörigen Referenzpotenzial (U0, ...U6) vergleichen und die jeweils eine Vergleichsergebnis (V1, V2, V3) an einen Dekodierer (33) ausgeben, der aus den Vergleichsergebnissen (V1, V2, V3) das digitale Ausgangssignal (ZD) erzeugt, und wobei die Referenzpotenziale (U0, ...U6) in Abhängigkeit von einem vorherigen Vergleichsergebnis nachgeführt sind.

Description

Beschreibung
Stromsparender Multibit-Delta-Sigma-Wandler
Die vorliegende Erfindung betrifft einen stromsparenden Multibit-Delta-Sigma-Wandler, bei dem insbesondere die Anzahl von Komparatoren in seinem Quantisierer reduziert ist.
Als Analog-Digital-Umsetzer bzw. Wandler werden häufig soge- nannte Delta-Sigma-Wandler verwendet, weil diese hohe Quantisierungen und einen großen Signal-Rauschabstand bieten.
Ein einfacher allgemein bekannter Ein-Bit-Delta-Sigma-Wandler liefert aus einem analogen Eingangssignal einen Ein-Bit- Datenstrom. Wenn die Amplitude des analogen Eingangssignals ansteigt, überwiegt am Ausgang des Delta-Sigma-Wandlers ein logischer H-Pegel, fällt sie, überwiegt ein logischer L- Pegel . Bei konstantem Eingangssignal fluktuiert das digitale Ausgangssignal zwischen den H- und L-Pegeln. Das analoge Sig- nal kann dann prinzipiell durch Integration wieder aus dem
Bitström gewonnen werden.
Im Wesentlichen besteht ein solcher Ein-Bit-Delta-Sigma- Wandler aus zwei Blöcken: einem analogen Modulator und einem digitalen Filter. Dabei ist der Modulator prinzipiell nur ein Komparator, dem ein Integrierer vorgeschaltet ist. Mit einem Differenzverstärker wird von dem analogen Eingangssignal ein mit einem Einbit Digital-Analog-Wandler rückgewandeltem Ausgangssignal abgezogen. Dieses Signal aus dem Differenzver- stärker wird einem Komparator zugeführt, dem ein Integrierer vorgeschaltet ist. So wird der Komparator ständig zurückgesetzt und es entsteht der Ein-Bit-Datenstrom.
Da bei kleinen Eingangspegeln das Quantisierungsrauschen bei dieser Ein-Bit-Wandlung relativ groß ist, weil das digitale Ausgangssignal lediglich vollständig zwischen H- und L-Pegel schwankt, wird häufig eine Multibit-Delta-Sigma-Modulation eingesetzt .
Ein allgemein nach dem Stand der Technik bekannter Multibit- Delta-Sigma-Wandler ist in Figur 1 dargestellt.
Der Multibit-Delta-Sigma-Wandler MDSW weist einen Eingang E zum Einkoppeln eines analogen Eingangssignals ZA und einen Ausgang A zur Ausgabe eines N-Bit breiten digitalen Ausgangs- Signals ZD auf. Es ist ein Digital-Analog-Wandler DAW von N Bitbreite vorgesehen, der aus dem digitalen Ausgangssignal ZD ein Rückkopplungssignal Z3 wandelt. Von dem analogen Eingangssignal ZA wird das Rückkopplungssignal Z3 mit einem Differenzverstärker DV abgezogen. Das so erhaltene Differenzsig- nal ZI wird von einem Integrierer S integriert und als integriertes Signal Z2 einem N-Bit Quantisierer zugeführt, der daraus das digitale Ausgangssignal bildet.
Häufig ist auch ein Kompensations-Digital-Analog-Wandler KDAW vorgesehen, welcher das digitale Ausgangsignal ZD in ein analoges Kompensationssignal ZKl rückwandelt, welches anschließend in einem Verstärker FBE um einem Kompensationsfaktor verstärkt wird und als Kompensationssignal ZK von dem gefilterten Signal Z2 mittels einer Addiereinrichtung AD abgezogen wird. Mittels dieses Kompensationssignals ZK kann die Stabilität und das Signalrauschverhältnis verbessert werden, wenn zwischen den AbtastZeitpunkten des Quantisierers Q und dem Abtastzeitpunkt des Rückkopplungs-Digital-Analog-Wandlers DAW ein wesentlicher Zeitversatz herrscht. Dieser auch als Ex- cess- oop-Delay bekannter Zeitversatz führt insbesondere bei hohen Taktfrequenzen zu Instabilitäten und einem schlechten Signalrauschverhältnis. Eine Verbesserung der Ausgangssignalqualität kann dann durch einen derartigen Kompensationspfad erreicht werden, der einen ebenfalls N Bit breiten Kompensa- tions-Digital-Analog-Wandler KDAW aufweist. Der Schaltungsaufwand ist erheblich, da der Kompensations-Digital-Analog- Wandler KDAW dieselbe Bitbreite N wie der Quantisierer haben muss .
Der Quantisierer Q wird in der Regel als Flash-Analog- Digital-Wandler ausgeführt. Eine entsprechende Schaltungsanordnung eines demgemäßen Quantisierers Q ist in Figur 2 dargestellt .
Es ist beispielhaft ein Drei-Bit-Quantisierer Q dargestellt, der einen Eingang A zum Entgegennehmen des integrierten Signals Z2 und einen Ausgang D zur Ausgabe des digitalen Ausgangssignals D aufweist. Es sind sieben Komparatoren Kl, ... K7 vorgesehen, die jeweils einen ersten Eingang Ll, ... L7 zum Entgegennehmen des integrierten Signals Z2, jeweils einen zweiten Eingang Ml, ... M7 zum Anschluss eines jeweiligen Referenzpotenzials Ul, ... U7 und jeweils einen Ausgang Ul, ... U7 zum Ausgeben eines Vergleichsergebnisses Pl, ... P7 aufweisen. Die Vergleichsergebnisse Pl, ... P7 werden an einen Dekodierer DEK geführt, der das digitale Ausgangssignal ZE bil- det.
Die Referenzpotenziale U0, ... U6 werden zwischen Widerständen Rl, ... R7 einer Widerstandskette abgegriffen, die zwischen einem oberen Referenzpotenzial VREFP und einem unteren Referenzpotenzial VREFN geschaltet sind, abgegriffen. So liegen die Vergleichsergebnisse jeweils entweder als H- oder L- Pegel vor. Je nach Pegel des integrierten analogen Eingangssignals Z2 schalten die jeweiligen Komparatoren einen H-Pegel oder einen L-Pegel als Vergleichsresultat an den Dekodierer.
Die Vergleichsresultate liegen somit im Thermometerkode vor, und der Dekodierer bildet daraus ein geeignetes, z.B. binär kodiertes digitales Ausgangssignal ZD.
Ein besonders großer Nachteil dieser Quantisiereranordnung Q nach dem Stand der Technik liegt in ihrem hohen Stromverbrauch. Quantisierer sind besonders große Leistungsaufneh- mer. Da mit der Bitbreite N eines Quantisierers Q die Anzahl der notwendigen Komparatoren exponentiell ansteigt, weisen auch Multibit-Delta-Sigma-Wandler nach dem Stand der Technik mit hoher Bitbreite eine hohe Leistungsaufnahme auf.
Z.B. werden bei einem Quantisierer für einen Vier-Bit-Delta- Sigma-Wandler fünfzehn Komparatoren benötigt. Ferner ist ein ebenfalls 4-Bit-breiter Kompensations-Digital-Analog-Wandler vorzuhalten. Daher sind Multibit-Delta-Sigma-Wandler mit ho- her Bitbreite in der Regel starke Stromverbraucher.
Der vorliegenden Erfindung liegt nunmehr die Aufgabe zugrunde, einen stromsparenden Multibit-Delta-Sigma-Wandler zu schaffen, der insbesondere eine geringe Anzahl von Komparato- ren aufweist und einen geringen Flächenbedarf als integrierte Schaltung aufweist.
Erfindungsgemäß wird diese Aufgabe von einem stromsparenden Multibit-Delta-Sigma-Wandler gelöst, der die Merkmale des Pa- teritanspruchs 1 aufweist. Ferner löst die Aufgabe ein Multibit-Delta-Sigma-Wandler, der die Merkmale des nebengeordneten Patentanspruchs 10 aufweist.
Demgemäß ist ein stromsparender Multibit-Delta-Sigma-Wandler vorgesehen mit einem Eingang für ein analoges Eingangssignal und einem Ausgang für ein digitales Ausgangssignal, mit einem Digital-Analog-Wandler, der eine Bitbreite N aufweist, zum Wandeln des digitalen Ausgangssignals zu einem analogen Rückkopplungssignal, mit einer Su miereinrichtung zum Bilden der Differenz zwischen dem Eingangssignal und dem Rückkop lungs- signal, mit einem Filter zum Filtern Differenzsignals, und mit einer getakteten Quantisiereinrichtung zum Quantisieren des gefilterten Differenzsignals zu dem digitalen Ausgangssignal mit der Bitbreite N. Dabei weist die Quantisierein- richtung eine Anzahl Y Komparatoren auf, die das gefilterte Signal mit jeweils einem dem jeweiligen Komparator zugehörigen Referenzpotenzial vergleichen und die jeweils ein Ver- gleichsergebnis an einen Dekodierer ausgeben, der aus den Vergleichsergebnissen das digitale Ausgangssignal erzeugt. Dabei sind die Referenzpotenziale in Abhängigkeit von einem vorherigen Vergleichsergebnis nachgeführt.
Es ist ferner ein stromsparender Multibit-Delta-Sigma-Wandler mit einem Eingang für ein analoges Eingangssignal und einem Ausgang für ein digitales Ausgangssignal vorgesehen, der einen Digital-Analog-Wandler, der eine Bitbreite N aufweist, zum Wandeln des digitalen Ausgangssignals zu einem analogen Rückkopplungssignal; eine Summiereinrichtung zum Bilden der Differenz zwischen dem Eingangssignal und dem Rückkopplungs- signal; einen Filter zum Filtern des Differenzsignals; und eine getakteten Quantisiereinrichtung zum Quantisieren des gefilterten Differenzsignals zu dem digitalen Ausgangssignal mit der Bitbreite N aufweist. Dabei beaufschlagt die Quantisiereinrichtung das gefilterte Signal mit einem Potenzial- Offset und weist eine Anzahl Y Komparatoren auf, die das gefilterte und beaufschlagte Signal mit jeweils einem dem je- weiligen Komparator zugehörigen Referenzpotenzial vergleichen und die jeweils ein Vergleichsergebnis an einen Dekodierer ausgeben, der aus den Vergleichsergebnissen das digitale Ausgangssignal erzeugt. Ferner ist der Potenzial-Offset in Abhängigkeit von einem vorherigen Vergleichsergebnis nachge- führt.
Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, dass durch Kenntnis der Vergleichsergebnisse - bzw. Kenntnis der Wandlerergebnisse und damit des digitalen Aus- gangssignals - zu einem vorherigen Zeitpunkt die Anzahl der Komparatoren verringert wird. Da sich das analoge gefilterte Eingangssignal der Quantisiereinrichtung im Bezug zur Taktfrequenz nur langsam ändert, findet eine Änderung im Thermometerkode, der von den Komparatoren ausgegeben wird, nur an einem der Komparatoren statt. Daher genügt es erfindungsgemäß, den Komparator zu lokalisieren, der sich gegenüber seinem ausgegebenen Vergleichsergebnis zu einem vorhergehenden Takt ändert. So wird die entsprechende Stelle im Thermometerkode und nur einige wenige weitere Komparatoren vorgehalten. Von Takt zu Takt sind lediglich die sich ändernden Vergleichsergebnisse relevant, die dadurch gekennzeichnet sind, dass die Schaltschwelle des entsprechenden Komparators nahe dem Pegel des analogen gefilterten Signals liegt. Erfindungsgemäß lässt sich auch das gefilterte Signal mit einem Potenzial-Offset beaufschlagen, wodurch ein beaufschlagtes Signal an die Komparatoren der Quantisiereinrichtung geführt ist, dessen Potenzialpegel immer in der Nähe der SchwellSpannungen der - erfindungsgemäß reduzierten Anzahl der - Komparatoren nachgeführt ist. Dadurch, dass die Quantisiereinrichtung in dem erfindungsgemäßen stromsparenden Multibit-Delta-Sigma- Wandler weniger Komparatoren als ein entsprechender N-Bit breiter Quantisierer nach dem Stand der Technik aufweist, ist der erfindungsgemäße Multibit-Delta-Sigma-Wandler extrem stromsparend. Zudem ist der Flächenbedarf auf einem Halbleiterchip viel geringer als bei sonst üblichen Wandlern.
In einer bevorzugten Ausführungsform weist die Summiereinrichtung einen Differenzverstärker zum Verstärken der Differenz zwischen dem Eingangssignal und dem Rückkopplungssignal auf und/oder das Filter weist einen Integrierer zum Integrieren des verstärkten Differenzsignals auf.
Bevorzugter Weise weist die Quantisiereinrichtung des erfindungsgemäßen Multibit-Delta-Sigma-Wandlers weniger als 2N-1 Komparatoren auf .
In einer bevorzugten Weiterbildung des Multibit-Delta-Sigma- Wandlers weist die Quantisiereinrichtung eine Schaltsteuerung auf, die in Abhängigkeit von dem vorherigen Vergleichsergeb- nis Referenzpotenziale an die Komparatoren schaltet, so dass bei einer Änderung des EingangsSignals (ZA) mindestens einer der Komparatoren sein Vergleichsergebnis ändert. Bevorzugt ist ein Speicher zum Zwischenspeichern des digitalen Ausgangssignals vorgesehen. Aus dem gespeicherten digitalen Aus- gangssignal lässt sich derjenige Komparator lokalisieren, der einer Stelle des Thermometerkodes entspricht und welcher eine Schaltschwelle aufweist, die dem Pegel des gefilterten Signals am nächsten liegt.
Die Schaltsteuerung ist bevorzugt an den Speicher gekoppelt und schaltet die Referenzpotenziale in Abhängigkeit von dem zwischengespeicherten Ausgangssignal an die Komparatoren.
In einer bevorzugten Ausführungsform des erfindungsgemäßen
Multibit-Delta-Sigma-Wandlers weist die Quantisiereinrichtung mindestens einen ersten, zweiten und dritten Komparator mit jeweils einem ersten Eingang, einem zweiten Eingang und einem Ausgang auf. Dabei sind an die ersten Eingänge das gefilterte Signal angelegt und an die zweiten Eingänge jeweils ein erstes, zweites und drittes Referenzpotenzial. Die Ausgänge der Komparatoren liefern jeweils ein Vergleichsergebnis und die Referenzpotenziale sind so gewählt, dass das zweite Referenzpotenzial zwischen dem ersten und dritten Referenzpotenzial liegt und dass das zweite Referenzpotenzial dem Potenzial des gefilterten Signals am nächsten liegt.
Bei einer Ausführung der Quantisiereinrichtung mit nur drei Komparatoren ist es möglich, jeweils die Referenzpotenziale derart abzustimmen bzw. nachzuführen, dass der zweite bzw. mittlere Komparator sein Vergleichsergebnis von Takt zu Takt ändert. In dem Drei-Bit-Thermometerkode entspricht die Gesamtheit der Vergleichsergebnisse der drei Komparatoren dann jeweils einem Anstieg, Gleichbleiben oder Abfallen des analo- gen gefilterten Eingangssignals. Der Dekodierer kann daraus ausgehend von dem bekannten vorherigen Wandlerergebnis das entsprechende digitale Ausgangssignal bzw. den vollständigen Thermometerkode konstruieren. Der große Vorteil dieser bevorzugten Ausführungsform liegt darin dass in der Tat nur drei Komparatoren auch bei hohen Bitbreiten ausreichend sind. Ferner ist es vorteilhaft, dass die Referenzpotenziale äqui- distant gewählt sind und dass 2N-1 verschiedene Referenzpotenziale schaltbar sind.
In noch einer bevorzugten Weiterbildung der Erfindung sind der Digital-Analog-Wandler und die Quantisiereinrichtung mit der Bitbreite N und mit der Bitbreite M=ln (Y+l) /In (2 ) betreibbar, wobei die Bitbreite M der Anzahl Y der Komparatoren entspricht.
Dadurch ist es möglich, den erfindungsgemäßen Multibit-Delta- Sigma-Wandler in einem ersten Betriebsmodus mit einer Bitbreite M zu betreiben, wobei die Quantisiereinrichtung als einfacher Flash-Analog-Digital-Wandler funktioniert, also mit einer reduzierten Auflösung. Dies ist insbesondere von Vorteil, wenn in einer Einschaltphase die Referenzpotenziale an die Komparatoren zunächst unbekannt sind, weil kein zuverlässiges Wandlungsergebnis des vorhergehenden Takt- bzw. Wandlerzyklus bereit steht. Erst in einem zweiten Betriebs odus wird dann der Multibit-Delta-Sigma-Wandler mit der vollen
Bitbreite N und mit nachgeführten Referenzpotenzialen betrieben. Dies dient der Stabilität des gesamten erfindungsgemäßen Multibit-Delta-Sigma-Wandlers .
Bevorzugter Weise ist der Digital-Analog-Wandler und die
Quantisiereinrichtung zwischen den beiden Bitbreiten N und M umschaltbar. In der vorteilhaften Weiterbildung weist die Schaltsteuerung vorzugsweise eine Zähleinrichtung zum Erzeugen eines digitalen Mittelwertsignals in 2N-Y-stelligem Ther- mometerkode in Abhängigkeit von den Vergleichsergebnissen auf . Besonders bevorzugt hat die Zähleinrichtung einen Vor- wärts-Rückwärts-Zähler.
Der Vorwärts-Rückwärts-Zähler stellt in einfacher Weise den von Wandlung zu Wandlung konstanten Teil des in Thermometerkode vorliegenden AusgangsSignals dar, dem ein Differenzsignal, welches im Wesentlichen dem Y-stellige Thermometerkode aus den Vergleichsergebnissen entspricht zuaddiert wird. Vorzugsweise geschieht dies in dem Dekodierer, welcher eine Addiereinrichtung aufweist zum Bilden des N Bit breiten Ausgangssignals aus den Vergleichsergebnissen und dem Mittel- wertsignal .
In einer bevorzugten Ausführungsform weist die Schaltsteuerung ferner eine Steuerlogik auf, die in Abhängigkeit von den Vergleichsergebnissen entweder die Vergleichsergebnisse in Y- stelligem M Bit breiten Thermometerkode als digitales Ausgangssignal schaltet, oder die mit dem Mittelwertsignal kombinierten Vergleichsergebnisse als digitales Ausgangssignal in 2N-stelligem, N-Bit breitem Thermometerkode schaltet. Thermometerkode mit 2N Stellen kann auf 2N-1 Datenleitungen übertragen werden.
Die als Fangschaltung arbeitende Steuerlogik steuert die Quantisiereinrichtung entweder als M-Bit Flash-Analog- Digital-Wandler oder als N-Bit Analog-Digital-Wandler, bei dem die Referenzpotenziale für die eingesetzten Komparatoren entsprechend einem Wandlerergebnis nachgeführt werden bzw. das Eingangssignal mit einem Potenzial-Offset beaufschlagt wird. Dies hat den Vorteil, dass die Nachführung der Referenzpotenziale erst dann geschieht, wenn ein stabiler Ar- beitspunkt des Regelkreises der Quantisiereinrichtung gefunden ist.
In einer weiteren bevorzugten Ausführungsform weist die Schaltsteuerung einen Referenz-Digital-Analog-Wandler zum Er- zeugen des Offset-Potenzials aus dem digitalen Mittelwertsignal auf. Da das Mittelwertsignal als 2N-Y-stelliges Thermometerkodesignal auf 2N-Y-1 Datenleitungen vorliegt, ist ein Re- ferenz-Digital-Analog-Wandler eine besonders einfache Einrichtung zum Erzeugen des Potenzial-Offsets .
In einer weiteren bevorzugten Weiterbildung des erfindungsgemäßen Multi-Bit-Delta-Sigma-Wandlers weist die Quantisierein- richtung einen Kompensations-Analog-Digital-Wandler zum Wandeln der Vergleichsergebnisse in mindestens ein analoges Kom- pensationssignal und eine Addiereinrichtung zum Subtrahieren des analogen Kompensationssignals von dem gefilterten Diffe- renzsignal auf.
Der Kompensations-Analog-Digital-Wandler dient vorteilhaft dazu, ein Excess-Loop-Delay zwischen den Abtastzeitpunkten der getakteten Quantisiereinrichtung und dem Digital-Analog- Wandler für das analoge Rückkopplungssignal zu kompensieren.
Vorteilhafter Weise entspricht die Bitbreite des Ko pensati- ons-Analog-Digital-Wandlers der Anzahl der Komparatoren in der Quantisiereinrichtung. In der erfindungsgemäßen Weiter- bildung ist gegenüber dem Stand der Technik demnach ein erheblich bitreduzierter Rückkopplungs-Digital-Analog-Wandler einsetzbar, wodurch einerseits die Signalqualität des Ausgangssignals erheblich verbessert wird und andererseits der Multi-Delta-Sigma-Wandler stromsparend wird. Denn in dem Rückkopplungs-Digital-Analog-Wandler werden nur so wenige
Wandlerzellen benötigt wie in dem erfindungsgemäß eingesetzten Nachlaufquantisierer bzw. -Analog-Digital-Wandler .
In einer bevorzugten Ausführungsform dieser Weiterbildung ist ferner ein Verstärker zum Verstärken des analogen Kompensationssignals mit einem Kompensationsfaktor vorgesehen. Ein derartiger Verstärker erlaubt es, den Kompensationsfaktor optimal einzustellen, sodass eine besonders gute Signalqualität bzw. ein besonders hohes Signal- zu Rauschverhältnis selbst bei Excess-Loop-Delays auftritt. Damit ist der erfindungsgemäße Multibit-Delta-Sigma-Wandler auch besonders geeignet zum Einsatz in Systemen, die eine hohe Bandbreite und extrem hohe Taktfrequenzen erfordern, wie es beispielsweise bei xDSL- o- der UMTS-Anwendungen der Fall ist. Weitere vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche sowie der Beschreibung unter Bezugnahme auf die Zeichnungen.
Die Erfindung wird nachfolgend anhand der schematischen Figuren und der Ausführungsbeispiele näher erläutert. Dabei zeigt :
Figur 1: einen Multibit-Delta-Sigma-Wandler nach dem Stand der Technik;
Figur 2: einen 3-Bit Quantisierer nach dem Stand der Technik;
Figur 3 : eine Ausführungsform eines erfindungsgemäßen strom- sparenden Multibit-Delta-Sigma-Wandlers;
Figur 4: eine Ausführungsform einer erfindungsgemäßen Quantisiereinrichtung;
Figur 5: eine zweite Ausführungsform eines erfindungsgemäßen stromsparenden Multibit-Delta-Sigma-Wandlers; und
Figur 6: ein Ausführungsbeispiel einer erfindungsgemäßen Vergleichseinrichtung .
Figur 7: eine erste Weiterbildung des erfindungsgemäßen stromsparenden Multibit-Delta-Sigma-Wandlers ;
Figur 8: charakteristische Ausgangssignale des erfindungsge- mäßen stromsparenden Multibit-Delta-Sigma-Wandlers in zwei Betriebsmodi;
Figur 9: eine zweite Weiterbildung des erfindungsgemäßen stromsparenden Multibit-Delta-Sigma-Wandlers ;
Figur 10: eine dritte Weiterbildung des erfindungsgemäßen stromsparenden Multibit-Sigma-Delta-Wandlers; und Figur 11: eine Weiterbildung einer erfindungsgemäßen Quantisiereinrichtung . In den Figuren sind gleiche bzw. funktionsgleiche Elemente mit gleichen Bezugszeichen versehen.
Die Figur 3 zeigt einen erfindungsgemäßen stromsparenden Multibit-Delta-Sigma-Wandler .
Der Multibit-Delta-Sigma-Wandler 1 weist einen Eingang 2 zum Einkoppeln eines analogen EingangsSignals ZA und einen Ausgang 3 zum Auskoppeln eines digitalen Ausgangssignals ZD auf. Es ist ferner ein Digital-Analog-Wandler 4 vorgesehen, der das digitale Ausgangssignal ZD zu einem analogen Rückkopplungssignal Z3 wandelt. Der Digital-Analog-Wandler 4 weist eine Bitbreite N auf. Es ist ein Differenzverstärker 5 als Summiereinrichtung vorgesehen, der das Rückkopplungssignal Z3 von dem analogen Eingangssignal ZA subtrahiert bzw. die Dif- ferenz zwischen dem analogen Eingangssignal ZA und dem Rückkopplungssignal Z3 verstärkt. Dieses verstärkende Differenzsignal ZI wird von einem Filter, das hier als Integrierer 6 ausgeführt ist, integriert. Eine getaktete Quantisiereinrichtung 7 bildet aus dem gefilterten bzw. integrierten Diffe- renzsignal Z2 das digitale Ausgangssignal ZD.
Die Quantisiereinrichtung liefert das digitale Ausgangssignal in derselben Bitbreite N, die der Digital-Analog-Wandler 4 aufweist.
Ein gängiges digitales Format stellt der Thermometerkode dar. 2N Zustände entsprechen dabei 2N geordneten Stellen, die jeweils logische Zustände Null oder Eins anzeigen. Die Anzahl der gesetzten Stellen entspricht dem Dezimalwert des entspre- chenden digitalen Signals. Eine dezimale 4 in N=3 Bit breitem Binärkode, also 011, wird in 2N=8-stelligem Thermometerkode auf 00001111 abgebildet. Da die Null in diesem Fall als 00000000 Thermometerkodesymbol dargestellt ist, wird zur Ü- bertragung jeweils eine Datenleitung weniger als Stellen benötigt, also 2N-1 Datenleitungen.
Die Quantisiereinrichtung 7 weist eine Schalt- und Vergleichseinrichtung 8 auf, die einen Eingang 9 zum Einkoppeln des integrierten Signals Z2, einen Ausgang 10 zum Auskoppeln des digitalen Ausgangssignals ZD und einen Steuereingang 11 für ein oder mehrere Steuersignale SCT aufweist. Die Schalt- und Steuersignale SCT sind von einer Steuerlogik 12 erzeugt, die an einen Zwischenspeicher 13 gekoppelt ist. Der Zwischenspeicher 13 speichert das digitale Ausgangssignal ZD von einem vorherigen Taktzyklus. Die Quantisiereinrichtung 7 quan- tisiert das integrierte Signal Z2 also in Abhängigkeit von einem Quantisierergebnis eines vorherigen Taktes. Die Arbeitsweise einer bevorzugten Ausführungsform der Schalt- und Vergleichseinrichtung ist in der Figur 4 erläutert.
Die Figur 4 zeigt eine bevorzugte Ausführungsform einer er- findungsgemäßen Schalt- und Vergleichseinrichtung 8. Die dargestellte Schalt- und Vergleichseinrichtung 8 ist beispielhaft für eine Quantisiereinrichtung ausgelegt, die ein N = 3 Bit breites digitales Ausgangssignal ZD liefert. Üblicherweise müssen in einem Drei-Bit-Quantisierer 2N-1, also sieben Komparatoren vorgehalten werden.
Die Schalt- und Vergleichseinrichtung 8 weist einen Eingang 9 auf, zum Einkoppeln des integrierten Signals Z2, einen Ausgang 10 zum Auskoppeln des digitalen AusgangsSignals ZD und einen Steuereingang 11 zum Entgegennehmen eines oder mehrerer Steuersignale SCT.
Es sind ferner sieben Widerstände, 14-20, die in Serie zwischen einem oberen Referenzpotenzial VREFP und einem unteren Referenzpotenzial VREFN geschaltet sind, vorgesehen. Zwischen den Widerständen 14-20 sind sechs Referenzpotenziale Ul, U2 , U3 , U4, U5, U6 abgreifbar. Ferner dient das untere Referenzpotenzial VREFN als nulltes Referenzpotenzial UO .
Es sind y=3 Komparatoren 21, 22, 23 vorgesehen, die jeweils einen ersten Eingang 24, 25, 26 aufweisen, an den das integrierte Signal Z2 angelegt ist, jeweils einen zweiten Eingang 27, 28, 29 und jeweils einen Ausgang 30, 31, 32 zum Ausgeben eines jeweiligen Vergleichsergebnisses VI, V2 , V3 aufweisen.
Die Vergleichsergebnisse werden einem Dekodierer zugeführt, der daraus in Abhängigkeit von einem Kodiersteuersignal SCD das digitale Ausgangssignal ZD erzeugt. Das Dekodiersteuer- signal SCD kann wie die Steuersignale SCT von einer Steuerlogik 12 geliefert werden. An die zweiten Eingänge 27, 28, 29 der Komparatoren 21, 22, 23 schaltet eine von dem Schaltsignal SCT gesteuerte Schalteinrichtung 34 jeweils eines der Referenzpotenziale U0, Ul, U2 , U3 , U4, U5, U6 durch.
Die Steuersignale SCT bzw. eine entsprechende Steuerlogik 12 steuert die Schalteinrichtung 34 derart, dass bei einer Änderung des integrierten Signals Z2 von einem Taktzyklus zum nächsten die Schaltstelle des mittleren bzw. zweiten Komparators 22 immer dem Pegel des integrierten Signals Z2 am nächsten liegt. Wenn z.B. der Pegel des integrierten Signals Z2 bei einem ersten Wandlerzyklus bzw. Takt zwischen dem Referenzpotenzial Ul und U2 liegt, und die Schaltschwelle des ersten Komparators 21 bei U3 , die des zweiten Komparators 22 bei U2 und die des dritten Komparators bei Ul liegt, lauten die Vergleichsergebnisse VI = L, V2 = L und V3 = H. Steigt nun zu einem zweiten folgenden Takt der Pegel des integrierten Signals Z2 zwischen U2 und U3 , liefern die Komparatoren bei unveränderten SchwellSpannungen ein Vergleichsergebnis VI = L, V2 = H und V3 = H. .
Die SchwellSpannungen der drei Komparatoren 21, 22, 23 sind so eingestellt, dass sie den Ausschnitt in einem vollständigen drei Bit breiten Thermometerkode (acht Stellen, die je- weils H oder L aufweisen) überdecken, in dem ein Wechsel von H auf L von einem niedrigwertigen zu einem höherwertigen Bit auftritt. Da jedoch durch Zwischenspeicherung beispielsweise in einem Zwischenspeicher wie er in Abbildung 3 beschrieben ist, die vorherigen Vergleichsergebnisse bekannt sind, kann ein vollständiger 3 Bit breiter, also acht Stellen aufweisender Thermometerkode von einem Kodierer 33 rekonstruiert werden, der dann auch ein entsprechendes digitales Ausgangssignal ZD beispielsweise auch in einem Binärkode generiert.
Die Referenzpotenziale U0-U6 sind immer so an die zweiten Eingänge 27, 28, 29 der Komparatoren 21, 22, 23 geschaltet, dass der erste Komparator 21 eine höhere Schaltschwelle aufweist, als der zweite Komparator 22 und der zweite Komparator 22 eine höhere Schaltschwelle aufweist als der dritte Komparator 23.
Die Schaltschwellen zwischen dem ersten und dem zweiten Komparator 21, 22 und die Differenz der Schaltschwellen zwischen dem zweiten und dem dritten Komparator 22, 23 entspricht jeweils genau einer Stelle in einem Thermometerkode, der durch die äquidistanten Referenzpotenziale U0-U6 vorgegeben ist.
Von Takt zu Takt werden die Referenzpotenziale bzw. Schalt- schwellen der Komparatoren 21, 22, 23 entweder um eine Stelle im Thermometerkode nach oben oder unten versetzt oder - sofern ein Übergang von H- auf L-Pegel bereits zwischen dem Vergleichsergebnis Vl und U2 oder V2 und U3 vorliegt - beibehalten.
Durch das Nachführen der Referenzpotenziale durch die Schalteinrichtung 34, die von der Steuerlogik 12 gesteuert ist, welche in Abhängigkeit von einem vorherigen Vergleichsergebnis bzw. Wandlerergebnis die jeweiligen Referenzpotenziale nachführt, sind die Schaltschwellen der y=3 Komparatoren 21, 22, 23 so steuert, dass sie in der Nähe des Pegels des integ- rierten Signal Z2 liegen, wodurch erfindungsgemäß eine erhebliche Einsparung an Komparatoren möglich ist.
Ein herkömmlicher Drei-Bit-Quantisierer üsste wie in Figur 2 dargestellt ist, sieben Komparatoren aufweisen, die jeweils einen hohen Flächenbedarf und eine hohe Leistungsaufnahme haben.
Unter "in der Nähe des Pegels" wird hier verstanden, dass der Pegel des integrierten Signals Z2 mindestens zwischen dem nächst höheren Referenzpotenzial zu der Schaltschwelle des ersten Komparators und dem nächst niedrigeren Referenzpotenzial zu der Schaltschwelle des dritten Komparators liegt.
Außerdem weist eine erfindungsgemäße Quantisiereinrichtung zum Einsatz in einem Multibit-Delta-Sigma-Wandler eine hervorragende Linearität auf, denn das Quantisierergebnis hängt nur von drei oder weniger Komparatoren ab. D.h., eine Quanti- siererkennlinie weist immer gleich große Quantisierstufen auf. Da beim Stand der Technik viele Komparatoren eingesetzt sind, ist dies meist nicht gewährleistet, da die Komparatoren untereinander Schwankungen aufweisen können. Somit liefert die Reduzierung der Komparatoranzahl auch eine Verbesserung der Signalqualität des Multibit-Delta-Sigma-Wandlers.
In der Figur 5 ist eine zweite Ausführungsform eines erfindungsgemäßen Multibit-Delta-Sigma-Wandlers gezeigt.
Der erfindungsgemäßen Multibit-Delta-Sigma-Wandler 107 weist im wesentlichen dieselben Elemente wie in Figur 3 auf, wobei jedoch die Quantisiereinrichtung 107 eingangsseitig das gefilterte bzw. verstärkte und integrierte Signal Z2 mit einem Potenzial-Offset PO beaufschlagt.
Die Quantisiereinrichtung 107 weist eine Vergleichseinrichtung 108 auf, die einen Eingang 109 zum Einkoppeln des gefilterten und mit einem Potenzial-Offset PO beaufschlagten Sig- nals Z4, einen Ausgang 110 zum Auskoppeln des digitalen Ausgangssignals ZD und einen Steuereingang 111 für ein oder mehrere Steuersignale SCT aufweist.
Die Schalt- und Steuersignale SCT sind von einer Steuerlogik 112 erzeugt, die an einen Zwischenspeicher 113 gekoppelt ist. Der Potenzial-Offset PO wird von der Steuerlogik 112 geliefert und über einen Addierer 106 dem gefilterten Signal Z2 aufaddiert.
Der Zwischenspeicher 13 speichert das digitale Ausgangssignal ZD von einem vorherigen Taktzyklus . Die Quantisiereinrichtung 107 beaufschlagt das gefilterte Signal Z2 zunächst und quan- tisiert das beaufschlagte Signal Z4 also in Abhängigkeit von einem Quantisierergebnis eines vorherigen Taktes. Das gefilterte Signal Z2 wird derart beaufschlagt, dass der resultierende Signalpegel des beaufschlagten Signales Z4 immer zwischen den Schwellspannungen bzw. Referenzpotenzialen von beispielsweise drei Komparatoren, die in der Vergleichseinrich- tung 108 angeordnet sind.
Die Figur 6 zeigt ein Ausführungsbeispiel einer erfindungsgemäßen Vergleichseinrichtung 108.
Die Schalt- und Vergleichseinrichtung 108 weist einen Eingang 109 auf, zum Einkoppeln des beaufschlagten Signals Z4, einen Ausgang 110 zum Auskoppeln des digitalen Ausgangssignals ZD und einen Steuereingang 111 zum Entgegennehmen von einem oder mehreren Steuersignalen SCT.
Es sind drei Komparatoren 121, 122, 123 vorgesehen, die jeweils einen ersten Eingang 124, 125, 126 aufweisen, an den das beaufschlagte Signal Z4 angelegt ist, jeweils einen zweiten Eingang 127, 128, 129 und jeweils einen Ausgang 130, 131, 132 zum Ausgeben eines jeweiligen Vergleichsergebnisses V101, V102, V103 aufweisen. Die Vergleichsergebnisse werden einem Dekodierer 133 zugeführt, der daraus in Abhängigkeit von einem Kodiersteuersignal SCD das digitale Ausgangssignal ZD erzeugt. Das Dekodiersteuersignal SCD kann wie die Steuersignale SCT von einer Steuerlogik 112 geliefert werden. An die zweiten Eingänge 127, 128, 129 der Komparatoren 121, 122, 123 ist jeweils ein Referenzpotenziale U101, U102, U103 geschaltet. Diese Referenzpotenziale sind festgelegt und hier äquidistant vorgesehen.
Die entsprechende Steuerlogik 112 steuert den Potenzial- Offset PO derart, dass bei einer Änderung des gefilterten Signals Z2 von einem Taktzyklus zum nächsten die Schaltstelle des mittleren bzw. zweiten Komparators 122 immer dem Pegel des mit dem Potenzial-Offset PO beaufschlagten Signals Z4 am nächsten liegt. Die entsprechenden Vergleichsergebnisse V101, V102, V103 werden von der Dekodiereinrichtung 133 unter Berücksichtigung des Potenzialaufschlags PO, welcher positiv oder negativ sein kann, und des vorherigen Wandlungsergebnis- ses, welches in dem Zwischenspeicher 113 zwischengespeichert ist, verarbeitet. Dies wird über die Steuersignale SCT gesteuert.
Durch die Nachführung des Potenzial-Offsets in Abhängigkeit des vorherigen Wandlungsergebnisses ist wieder erfindungsgemäß eine Reduzierung der Anzahl der Komparatoren gegenüber dem Stand der Technik möglich.
Die Figur 7 zeigt eine vorteilhafte Weiterbildung des erfin- dungsgemäßen Multibit-Delta-Sigma-Wandlers mit einer speziellen Quantisiereinrichtung 207.
Die Grundstruktur des Multibit-Deltabit-Sigma-Wandlers 200 entspricht im Wesentlichen den Ausführungen zu den Figuren 3 und 5. Jedoch ist die Quantisiereinrichtung 207 und der Digital-Analog-Wandler 204 mit unterschiedlichen Bitbreiten betreibbar. Die Quantisiereinrichtung 207 weist eine Schalt- und Vergleichseinrichtung 208 auf mit einem Eingang 209 für das gefilterte Signal Z2 , einem Ausgang 210 für das digitale Aus- gangssignal ZD, einer Schalteinrichtung 234, drei Komparatoren 221, 222, 223 und einem Dekodierer 233. Den drei Komparatoren 221, 222, 223 wird das gefilterte Signal Z2 und geeignete Referenzpotenziale von der Schalteinrichtung 234 zugeführt, wie dies auch in Figur 4 beschrieben ist. Die Ver- gleichsergebnisse V201, V202, V203 werden dem Dekodierer '233 zugeführt .
Der Y=3-stellige Thermometerkode bzw. die Vergleichsergebnisse V201, V202, V203 werden von dem Dekodierer 233 mit einem 2N-Y=5-stelligem Thermometerkodesignal, dem Mittelwertsignal X zu dem Ausgangssignal ZD kombiniert. Dies geschieht in einer Addiereinrichtung 238.
Das Mittelwertsignal X wird von einem Vorwärts-Rückwärts- Zähler 239 bereitgestellt, der über drei Datenleitungen an die Ausgänge der Komparatoren 221, 222, 223 gekoppelt ist. Der Vorwärts-Rückwärts-Zähler 239 liefert an seinem Ausgang 240 ein digitales Signal, in 2N-Y-stelligem Thermometerkode auf 2N-Y-1 Datenleitungen. Falls das Vergleichsergebnis V201, V202, V203 von einem Takt zum nächsten größer wird, zählt der Vorwärts-Rückwärts-Zähler 239 hoch, und falls das Vergleichsergebnis niedriger wird, dekrementiert der Vorwärts- Rückwärts-Zähler 239 das Mittelwertsignal X um eine Stelle in dem Thermometerkode. Bei der hier gewählten Anzahl von y=3 Komparatoren 221, 222, 223 bietet sich eine Zählweise an, bei der der Wert am Ausgang 240 des Vorwärts-Rückwärts-Zählers 239 unverändert bleibt, falls sich nur das Vergleichsergebnis V202 des mittleren Komparators 222 von einem zum anderen Takt ändert, der Wert jedoch um eine Stelle im Thermometerkode in- krementiert/dekrementiert wird, falls sich das Vergleichsergebnis V201, V203 des oberen/unteren bzw. des mit dem höchsten/niedrigsten Referenzpotenzial betriebenen Komparators 221,223 ändert. Dann liegt das durch die drei Komparatoren abgedeckte Potenzialfenster immer um das Potenzial des Eingangssignals der Quantisiereinrichtung 207 bzw. des gefilterten Signals Z2.
Ferner ist eine Steuerlogik 212 vorgesehen, welche ebenfalls die Vergleichsergebnisse V201, V202, V203 im Y=3-stelligen Thermometerkode auswertet. Die Vergleichsergebnisse können auch als Differenzsignal verstanden werden.
Die Steuerlogik 212 liefert Steuersignale an die Schalteinrichtung 234 und bestimmt die den Komparatoren 221,222,223 zugeordneten Referenzpotenziale. Die Steuerlogik 212 steuert einen steuerbaren Schalter 241 über ein Steuersignal SCS, wo- bei der steuerbare Schalter 241 dem Ausgang 240 des Vorwärts- Rückwärts-Zählers 239 nachgeschaltet ist, in geschlossenem Zustand das Mittelwertsignal X dem Dekodierer 233 zuführt und in geöffnetem Zustand kein Mittelwertsignal X passieren lässt .
Die Steuerlogik 212 schaltet auch den Digital-Analog-Wandler 204 über ein Steuersignal SCK zwischen verschiedenen Wand- lungsbitbreiten um.
In der vorteilhaften Weiterbildung des erfindungsgemäßen Multibit-Delta-Sigma-Wandlers 200 sind zwei Betriebsmodi möglich. In dem Nachführ- bzw. Nachlaufmodus, wie er auch vorstehend in den Erläuterungen zu den Figuren 3 bis 6 beschrieben wurde, liefert die Quantisiereinrichtung 207 an ihrem Ausgang 210 ein N=3 Bit breites digitales Ausgangssignal im Thermometerkode, welcher 2N=8 Stellen aufweist. Das rückgekoppelte Ausgangssignal ZD wird also in der Regel auf 7 Datenleitungen an den Digital-Analog-Wandler 204 geführt.
In dem zweiten Betriebsmodus, dem Flash-Modus, arbeitet die
Quantisiereinrichtung 207 wie ein 2-Bit Flash-Analog-Digital- Wandler. Die Bitbreite M=ln (Y+l) /In (2 ) entspricht der Anzahl Y=3 der eingesetzten Komparatoren 221, 222, 223. Dieses 2 Bit breite Differenzsignal aus den Vergleichsergebnissen V201, V202, V203 benötigt Y=3 Datenleitungen, wenn es im Thermometerkode dargestellt ist. In dem Flash-Modus öffnet die Steu- erlogik 212 den steuerbaren Schalter 241, sodass die Addiereinrichtung 238 des Dekodierers 233 lediglich das Differenzsignal, also die Vergleichsergebnisse V201, V202, V203 der als Flash-Analog-Digital-Wandler arbeitenden Komparatoren 221, 222, 223 weiterleitet. In dem Flash-Modus signalisiert die Steuerlogik 212 dem Digital-Analog-Wandler 204, welcher als 2-Bit Wandler ausgeführt betreibbar ist, dass lediglich die auf den Y=3 entsprechenden Datenleitungen zugeführten Thermometerkodesignale des digitalen Ausgangssignals ZD in das analoge Rückkopplungssignal gewandelt werden sollen.
Der Flash-Modus des Multibit-Delta-Sigma-Wandlers 200 ist von besonderem Vorteil in der Hochfahr- bzw. Einschaltphase des Multibit-Delta-Sigma-Wandlers. Beim Hochfahren in dem Nachlaufmodus würden die Komparatoren 221, 222, 223 immer die Differenz zum vorigen Wandlungswert bilden, welcher beim Einschalten nicht bekannt ist. Der Zähler wird im Vorwärts- Rückwärts-Zähler 239 dann inkrementiert bzw. dekrementiert um dem Eingangssignal Z2 der Quantisiereinrichtung 207 zu folgen. Das dann erzeugte Ausgangssignal wird dem Digital- Analog-Wandler 204 in der Rückkopplung übergeben. Falls der Quantisierer im Nachführmodus das Ausgangssignal ZD inkrementiert, wird das invertierte und gefilterte Signal Z2 dekrementiert, wodurch nie ein stabiler Arbeitspunkt gefunden werden kann.
Daher ist die Steuerlogik 212 so als Fangschaltung ausgeführt, dass während der Hochfahrphase die Quantisiereinrichtung 207 als Flash-Wandler arbeitet. Dies geschieht in dem hier gewählten Ausführungsbeispiel als 2-Bit Flash-Analog- Digital-Wandler, der durch die drei Komparatoren 221, 222, 223 realisiert ist. Vorzugsweise schaltet die Steuerlogik über Steuersignale SCT die Schaltsteuerung 234 derart, dass der gesamte Aussteuerbereich, welcher durch die Differenz zwischen dem höchsten Referenzpotenzial und dem niedrigsten Referenzpotenzial gegeben ist, vollständig ausgenutzt wird. Bei einer analog der Figur 4 gewählten Referenzpotenzialanordnung sind dann in dem Flash-Modus die Referenzpotenziale UO, U3 und U6 an die Komparatoren 223, 222, 221 geschaltet. Die Auflösung wird in dieser Flash-Phase bzw. dem Flash-Modus gröber. Sobald ein stabiler Arbeitspunkt gefunden ist, schaltet die Steuerlogik 212 in den zuvor beschriebenen Nachführmodus und führt das Mittelwertsignal X bzw. das Ergebnis des Vorwärts-Rückwärts- Zähler 239 an den Dekodierer 233 der aus dem Differenzsignal, welches die Vergleichsergebnisse V201, V202, V203 der nachge- führten Komparatoren darstellt und dem Mittelwertsignal X ein N-Bit breites Ausgangssignal ZD kombiniert.
Ein beispielhafter Signalverlauf des digitalen Ausgangssignals zeigt die Figur 8.
Die Steuerlogik 212 kontrolliert die Vergleichsergebnisse V201, 202, V203 der Komparatoren 221, 222, 223 und schaltet bei einem vorbestimmten Wert dieses Differenzsignals vom Flash-Modus in den Nachlaufmodus . Während des Flash-Modus ist das Ausgangssignal ZD in zwei Bit quantisiert. Wird von der Steuerlogik 212 ein Nulldurchgang des Quantisierereingangs- signals bzw. des gefilterten Signals Z2 detektiert, schaltet die Steuerlogik 212 die Quantisiereinrichtung 207 in den Nachlaufmodus . Ab dem Umschaltzeitpunkt geschieht die Quanti- sierung mit drei Bit.
In der Figur 9 ist eine alternative Ausführungsform der vorteilhaften Weiterbildung des Multibit-Delta-Sigma-Wandlers 300 dargestellt.
Der Aufbau entspricht im Wesentlichen der in Figur 7 beschriebenen Ausführungsform. Die Quantisiereinrichtung 307 ist jedoch so ausgestaltet, um das gefilterte Signal Z2 mit einem Potenzial-Offset PO zu beaufschlagen. Es ist eine Vergleichseinrichtung 308 vorgesehen, die drei Komparatoren 321, 322, 323, einen Dekodierer 333 und einen Addierer 306 auf- weist. Die Vergleichsergebnisse V301, V302, V303 der Komparatoren 321, 322, 323 werden dem Dekodierer 333 zugeführt und einer Steuerlogik 312, sowie einem Vorwärts-Rückwärts-Zähler 339.
Der Vorwärts-Rückwärts-Zähler 339 liefert an einem Ausgang 340 ein Mittelwertsignal X im Thermometerkode mit 2N-Y Stellen auf 2N-Y-1 Leitungen. Dieser wird über einen steuerbaren Schalter 341 an einem Steuereingang 311 der Vergleichseinrichtung 308 und .von dort dem Dekodierer 333 zugeführt.
Das Mittelwertsignal X ist außerdem an einen Referenz- Digital-Analog-Wandler 342 geführt, der daraus den analogen Potenzial-Offset PO generiert. Dieser Potenzial-Offset wird dem gefilterten Signal Z2 über den Addierer 306 addiert.
Die Steuerlogik 312 schaltet mittels der Schaltsignale STS den ersten steuerbaren Schalter 341 und einen zweiten steuerbaren Schalter 243, der dem Referenz-Digital-Analog-Wandler 342 nachgeschaltet ist.
Im Flash-Modus trennt die Steuerlogik 312 den Potenzial- Offset PO mittels dem steuerbaren Schalter 343 von dem Addierer 306, und die Steuerlogik 312 trennt das Mittelwertsignal X mittels dem steuerbaren Schalter 341 von dem Dekodierer 333.
Somit arbeitet die alternative Ausführungsform der vorteilhaften Weiterbildung des Multibit-Delta-Sigma-Wandlers 300 wie vorstehend in den Erläuterungen zu Figur 7 ausgeführt im Flash-Modus als 2-Bit Multibit-Delta-Sigma-Wandler und im
Nachlauf odus als 3-Bit Delta-Sigma-Wandler, wobei in beiden Modi jeweils nur drei Komparatoren 321, 322, 323 vorgehalten werden müssen. Der Digital-Analog-Wandler 304 ist ebenfalls über das Steuersignal SCK durch die Steuerlogik 312 zwischen einem 2-Bit und einem 3-Bit Wandlermodus umschaltbar.
Die Figur 10 zeigt noch eine vorteilhafte Weiterbildung des Multi-Bit-Delta-Sigma-Wandlers 400.
Der Aufbau entspricht im Wesentlichen der in Figur 5 beschriebenen Ausführungsform, wobei zur Kompensation von einem Zeitversatz zwischen den Abtastzeitpunkten der Quantisiereinrichtung 407 und dem Rückkopplungs-Digital-Analog-Wandler 4 ein Kompensations-Analog-Digital-Wandler 404 vorgesehen ist, der die Vergleichsergebnisse V401, V402, V403, welche ein digitales Thermometerkodesignal Z6 bilden, in ein Kompensati- onssignal ZKl wandelt. Die getaktete Quantisiereinrichtung
407 weist einen Eingang 410 für das gefilterte analoge Signal Z2 bzw. das gefilterte Differenzsignal Z2 und einen Ausgang 411 für das digitale Ausgangssignal ZD auf.
Es sind in der hier beschriebenen Ausführungsform drei Komparatoren 21, 22, 23 vorgesehen, deren Referenzanschlüsse 27, 28, 29 an eine Referenzsignalerzeugungseinheit 406 angeschlossen sind. Die Referenzsignalerzeugungseinheit 406 liefert geeignete konstante Referenzpotenziale. An die zweiten Eingänge 24, 25, 26 der Komparatoren 21, 22, 23 ist das mit einem Potenzial-Offset PO und dem Kompensationssignal ZK2 beaufschlagte gefilterte analoge Signal Z5 zugeführt.
Die drei jeweiligen Vergleichsergebnisse V401, V402, V403 bilden ein bitreduziertes digitales Signal Z6, welches einer Zähleinrichtung 439 zugeführt ist, dem 3-Bit breiten Rückkopplungs-Digital-Analog-Wandler 404 und der Addiereinrich- tung 438 zugeführt ist.
Die Zählereinrichtung 439 liefert an ihrem Ausgang 440 ein Mittelwertsignal X, wie es aus den vorhergehenden Ausfüh- rungsbeispielen bekannt ist, welches ebenfalls der Addiereinrichtung 438 zugeführt ist.
Die Addiereinrichtung 438 addiert das Mittelwertsignal X und das Wandlungsergebnis bzw. das aus den Vergleichsergebnissen V401, V402, V403 gebildete digitale Signal Z6 zu dem digitalen Ausgangssignal ZD des entsprechenden Multibit-Delta- Sigma-Wandlers 400 und liefert es an den Ausgang 411 der Quantisiereinrichtung 407.
Das Mittelwertsignal X ist ferner einem Εeferenz-Digital- Analog-Wandler 442 zugeführt, der daraus das analoge Offset- Potenzial PO bildet, welches über einen Addierer 409 dem gefilterten analogen Signal Z2 beaufschlagt ist.
Das bitreduzierte digitale Signal Z6 wird ferner durch den Kompensations-Digital-Analog-Wandler 404, welcher eine Bitbreite aufweist, die der Anzahl der Komparatoren 21, 22, 23 entspricht, zugeführt. Der Kompensations-Digital-Analog- Wandler 404 liefert ein erstes Kompensationssignal ZKl, welches von einem Verstärker 405 um einen Kompensations- bzw. Verstärkungsfaktor verstärkt wird. Das verstärkte erste Kompensationssignal ZKl wird als Kompensationssignal ZK2 über einen zweiten Addierer 408 mit dem gefilterten und mit dem Potenzial-Offset PO beaufschlagten Signal verknüpft. Im Wesentlichen wird das zweite analoge Kompensationssignal ZK2 von dem gefilterten und beaufschlagten Signal abgezogen bzw. subtrahiert .
Durch den aus dem Kompensations-Digital-Analog-Wandler 404, Verstärker 405 und zweitem Addierer 408 gebildeten Pfad wird ein Zeitversatz zwischen dem Abtastzeitpunkt des Rück- kopplungs-Digital-Analog-Wandlers 4 und den Komparatoren 21, 22, 23 der Quantisiereinrichtung 407 kompensiert. Dadurch ist eine besonders hohe Signalqualität erreichbar. Es ist hierbei von besonderem Vorteil, erfindungsgemäß den Kompensationspfad innerhalb der Quantisiereinrichtung 407 vorzusehen, da dadurch in dem Kompensations-Digital-Analog- Wandler 404 lediglich drei Digital-Analog-Wandlerzellen vor- gesehen sein müssen.
Selbstverständlich lässt sich die erfindungsgemäße Vorgehensweise ebenso mit den Ausführungsbeispielen gemäß der Figuren 3, 5, 7 und 9 kombinieren. Lediglich beispielhaft ist in Fi- gur 10 die Anwendung des bitreduzierten Kompensations-
Digital-Analog-Wandlers 404 dargestellt, wobei die Nachführung des Quantisiererfensters durch einen Potenzial-Offset PO für das Eingangssignal Z2 realisiert ist.
In der Figur 11 ist eine zweite vorteilhafte Weiterbildung der Quantisiereinrichtung 507 dargestellt.
Die Quantisiereinrichtung 507 weist einen Eingang 509 für das gefilterte analoge Signal Z2 und einen Ausgang 510 für das digitale Ausgangssignal ZD auf. Eine Schaltungsanordnung 504 zur Ausbildung eines Nachlauf- bzw. Tracking-Analog-Digital- Wandlers ist hier schematisch dargestellt.
Es ist eine Kette von sieben in Serie geschalteten Referenz- widerständen 501 - 506, 508 zwischen einem oberen Referenzpotenzial VRFEFP und einem unteren Referenzpotenzial VREFN geschaltet. Zwischen den Widerständen 501 - 506, 508 sind, wie beispielsweise analog in der Figur 4 gezeigt, Referenzpotenziale abgreifbar, die einer gesteuerten Schalteinrichtung 534 zugeführt sind. Die Schalteinrichtung 534 erhält auch das a- naloge gefilterte Signal Z2 als Eingangssignal .
Die Schalteinrichtung 534 ist von einer Steuerlogik 512 gesteuert und schaltet entweder das analoge gefilterte Signal Z2 oder entsprechend nachgeführte bzw. ausgewählte Referenzpotenziale über jeweils einen Kondensator 510, 511 an einen oberen und einen unteren Leitungsknoten XP, XN. Zwischen den Leitungsknoten XP, XN sind zwei weitere Kondensatoren 513, 514, in Serie geschaltet. Zwischen den beiden weiteren Kondensatoren 513, 514 ist ein dritter, mittlerer Leitungsknoten XM vorgesehen.
An den oberen Leitungsknoten XP ist ein erster (Operations-) Verstärker 515, an den mittleren Leitungsknoten XM ein zweiter Verstärker 516 und an den unteren Leitungsknoten XN ein dritter Verstärker 517 angeschlossen. Die Verstärker 515, 516, 517 sind jeweils über steuerbare Schalter 518, 519, 520 rückkoppelbar .
Im weiteren Signalpfad der jeweiligen Verstärker 515, 516, 517 sind ein erster, zweiter und dritter Komparator 521, 522, 523 geschaltet, die jeweils Vergleichsergebnisse V501, V502, V503 liefern. Die drei Vergleichsergebnisse V501, V502, V503 bilden ein digitales Signal Z6, hier beispielsweise mit der Bitbreite drei. Das digitale Signal Z6 ist einer Kodierlogik ■ 524 zugeführt, die daraus ein Hoch- bzw. Tiefsetzsignal UD erzeugt, welches einer Zähleinrichtung 539 zugeführt ist. Die Kodierlogik 524 liefert ein Hochsetzsignal, wenn von einem zum nächsten Takt das in Thermometerkode vorliegende digitale Signal Z6 um eine Stelle ansteigt bzw. ein Tiefsetzsignal falls der Thermometerkode einen gegenüber dem vorherigen Wandlerergebnis niedrigeren Wert anzeigt. Somit liefert die Zählereinrichtung 539 ein Mittelwertsignal X.
Dieses Mittelwertsignal ist auch der Steuerlogik 512 zugeführt, die so durch erfindungsgemäßes Schalten bzw. Nachfüh- ren der Referenzpotenziale an die Verstärker-Komparator- Kombination 515, 521, 516, 522, 517, 523 schließlich den bitreduzierten Nachlauf-Analog-Digital-Wandler vervollständigt. Eine der Zählereinrichtung 539 nachgeschaltete Addiereinrichtung 538 verknüpft das Mittelwertsignal X mit dem digitalen Signal Z6 der Komparatoren 521, 522, 523 additiv zu dem digitalen Ausgangssignal ZD, welches an dem Ausgang 510 abgreifbar ist. Zum Wandeln des gefilterten analogen Signals Z2 ist, beispielsweise in einer Abtast- und Haltephase, während eines ersten Halbtaktes das analoge gefilterte Signal Z2 an den o- beren und unteren Leitungsknoten XP, XN geschaltet, und die Rückkopplungsschalter 518, 519, 520 der Verstärker 515, 516, 517 sind geschlossen. Damit liegt an allen Eingängen der Verstärker 515, 516, 517 das zu wandelnde Signal Z2 bzw. dessen Potenzial an. Durch die Rückkopplung stellt sich in jedem der jeweiligen Signalpfade aus einem Verstärker und Komparator ein Gleichgewichtszustand ein. Man spricht auch von einer virtuellen Masse am jeweiligen Komparatoreingang .
In der Wandlungsphase, also während des jeweiligen zweiten Halbtaktes, ist das analoge gefilterte Signal Z2 von den Leitungsknoten XP, XN abgekoppelt, und anstelle dessen ist über die Kondensatoren 510, 511 ein jeweiliges Referenzpotenzial, das an der aus den sieben Widerständen 501-508 gebildeten Widerstandskette abgreifbar ist, angeschlossen. In dieser Wand- lungsphase sind die Rückkopplungsschalter 518, 519, 520 geöffnet und die Verstärker 515, 516, 517 verstärken die am jeweiligen Eingang anliegenden Potenziale der Leitungsknoten XP, XM und XN.
Die nachgeschalteten Komparatoren 521, 522, 523 detektieren dann ob das entsprechende Eingangssignal an den Leitungsknoten XP, XM, XN gegenüber dem zuvor anliegenden Potenzial, also dem Potenzial des analogen gefilterten Signals Z2, größer oder kleiner ist. Ein entsprechendes Vergleichsergebnis ist dann an den Ausgängen der Komparatoren 521, 522, 523 als Vergleichssignal V501, V502, V503 abgreifbar. Die drei Vergleichssignale 501, 502, 503 bilden so ein 3-Bit- Thermometerkodesignal Z6.
In dem hier dargestellten Ausführungsbeispiel der Quantisiereinrichtung 507 ist dem mittleren Komparator 522 bzw. Verstärker 516 jeweils ein Referenzpotenzial in der Wandlerphase zugeführt, das zwischen den Referenzpotenzialen liegt, welche dem oberen 515 und unteren 517 Verstärker zugeführt werden. Dies wird hier durch die kapazitive Kopplung 513, 514 bzw. Spannungsteiler erzielt.
Die steuerbaren Rückkopplungsschalter 518, 519, 520 können beispielsweise durch ein Taktsignal geschaltet werden, wobei in einem ersten Halbtakt die Schalter geschlossen sind und einem zweiten Halbtakt geöffnet.
In der vorteilhaften Weiterbildung der Quantisiereinrichtung 507 ist ferner eine Schaltungsanordnung 504 vorgesehen, die der Kompensation von Zeitversätzen zwischen den Abtastzeitpunkten der Quantisiereinrichtung 507 und den Abtastzeitpunk- ten des eingesetzten Digital-Analog-Wandlers 4 in der zugehörigen Schaltung für den Multibit-Sigma-Delta-Wandler kompensiert .
Im Wesentlichen entspricht die Schaltungsanordnung 504 einem 3-bit-Digital-Analog-Wandler. Das digitale Thermometerkodesignal Z6 ist einer Schaltsteuerung 525 zugeführt, welche eine zweite Schalteranordnung 526 steuert.
Die Schaltungsanordnung für diesen Kompensations-Digital- Analog-Wandler 4 weist eine Widerstandskette aus sieben, hier gleich gewählten Widerständen 527-533 auf, die seriell zwischen einem oberen und einem unteren Kompensationsreferenzpotenzial VREFP0, VREFN0 geschaltet sind. Zwischen den Widerständen 527-533 sind jeweils Kompensationsreferenzpotenziale abgreifbar, die der Schalteinrichtung 526 zugeführt sind. Der Schalteinrichtung 526 ist ferner ein weiteres Kompensationsreferenzpotenzial VREF0 zugeführt.
Die Schalteinrichtung 526 liefert an zwei Ausgängen 534, 535 jeweils ein oberes und ein unteres Kompensationssignal ZKl,
ZK2. Wobei das Obere ZKl über einen oberen Kondensator 536 an den oberen Leitungsknoten XP gekoppelt ist, und wobei das un- tere Kompensationssignal ZK2 über einen unteren Kondensator 537 an den unteren Leitungsknoten XN gekoppelt ist.
Die Steuerlogik 525 steuert die Schalter in der Schaltein- richtung 526 derart, dass das jeweilige obere oder untere
Kompensationssignal ZKl, ZK2 einem analogen Wert entsprechend dem digitalen Thermometerkodesignal Z6 entspricht. Die Schaltsteuerung 525 schaltet zudem die Schalteinrichtung 526 derart, dass zwischen den Potenzialen des oberen und unteren Kompensationssignals ZKl, ZK2 ein Spannungshub herrscht, der proportional dem Spannungshub zwischen den jeweiligen Referenzpotenzialen in der Wandlerphase der Quantisiereinrichtung mit den Verstärkern und Komparatoren 515, 516, 517, 521, 522, 523 ist. Der jeweilige Proportionalitätsfaktor bzw. Kompensa- tionsfaktor kann durch Änderung der Kompensationsreferenzpotenziale VREFP0, VREFN0 erreicht werden.
Somit wird erfindungsgemäß ein digital-analog rückgewandeltes Vergleichsergebnis bzw. digitales Signal Z6 der Quantisie- reinrichtung als mit einem Kompensationsfaktor versehenen Kompensationssignal ZKl, ZK2 dem zu wandelnden gefilterten analogen Signal Z2 aufgeprägt bzw. subtrahiert.
Die Schaltungsanordnung 504 entspricht demnach einem Rück- kopplungs-Digital-Analog-Wandler mit drei Bit Breite, welche durch die einstellbaren Kompensationsreferenzpotenziale VREFP0, VREFN0 gleichzeitig das Kompensationssignal ZKl, ZK2 skaliert bzw. mit einem Kompensationsfaktor versieht.
In der vorteilhaften Weiterbildung der Quantisiereinrichtung 507 ist besonders günstig ausgenutzt, dass durch die bitreduzierte Form des Quantisierers also der lediglich drei Komparatoren 521, 522, 523 bzw. Verstärker 515, 516, 517 auch nur ein aufwandsgünstig aufgebauter 3 Bit breiter Rückkopplungs- Digital-Analog-Wandler 504 vorgehalten werden muss. Die Quantisiereinrichtung 507 gemäß der vorteilhaften Weiterbildung gestattet es, einen besonders stromsparenden und aufwandsgünstigen Multibit-Delta-Sigma-Wandler auszuführen, der durch die Excess-Loop-Delay-Kompensierung, wie sie als Teil- Schaltungsanordnung 504 dargestellt ist, zudem ein besonders großes Signal/Rausch-Verhältnis ermöglicht und stabile digitale Ausgangssignale mit hoher Qualität liefert.
Obgleich die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie nicht darauf beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
So sei die Erfindung nicht auf eine Quantisiereinrichtung mit drei Komparatoren oder eine Bitbreite von N = 3 beschränkt.
Vielmehr lässt sich die erfindungsgemäße Idee -des Nachführens der Schaltschwellen bzw. Referenzpotenziale der einzelnen Komparatoren im Extremfall auch auf nur einen einzigen Komparator ausführen, dessen Schaltschwelle jeweils derart dem Pe- gel des zu vergleichenden Signals nachgeführt ist, dass sich bei jedem Takt das Vergleichsergebnis ändert.
Die Umschaltung zwischen Flash- und Nachlaufmodus kann auch abgestuft erfolgen. Durch Vorhalten vieler Referenzspannungen sind durch Einschnüren des Potenzialfensters, in dem die Komparatoren arbeiten und gleichzeitige Erhöhung der Anzahl der Stellen im Thermometerkode des Mittelwertsignals eine Erhöhung der Bitbreite des erfindungsgemäßen Multibit-Delta- Sigma-Wandlers einfach erzielbar. Beispielsweise ist eine Ab- folge von Flash-Betriebsmodus und Multibit-Modi bzw. Nachführmodi mit steigen Bitbreiten erreichbar.
Das Filter kann zeitkontinuierlich oder zeitdiskret ausgeführt sein, je nach Wandlerarchitektur des entsprechenden Multibit-Delta-Sigma-Wandlers . Die Bereitstellung der Referenzpotenziale für den Thermometerkode muss selbstverständlich nicht mit einer Widerstandsleiter geschehen, sondern kann auf vielfältige Art und Weise realisiert sein. Der Dekodierer kann auch abweichend vom Aus- führungsbeispiel einen Thermometerkode anstelle des binären Kodes ausgeben.
Die Erfindung ermöglicht besonders stromsparende und hoch auflösende Multibit-Delta-Sigma-Wandler. Die Reduzierung der Komparatoranzahl führt zu einer Flächenersparnis auf einem Halbleiterchip. Eine Erhöhung der Bitbreite eines Multibit- Delta-Sigma-Wandlers führt erfindungsgemäß nicht zu einer ex- ponentiellen Erhöhung der Anzahl der notwendigen Komparatoren. Vielmehr lässt sich die vorliegende Erfindung auf belie- bige Bitbreiten anwenden. Durch die erfindungsgemäße Umschaltung zwischen einem Hochfahrmodus und dem Nachführmodus wird immer ein stabiler Arbeitspunkt des Multibit-Delta-Sigma- Wandlers erreicht und ein zuverlässiges Funktionieren gewährleistet.
Bezugszeichenliste
1 Multibit-Delta-Sigma-Wandler
2 Eingang
3 Ausgang
4 Digital-Analog-Wandler
5 Summiereinrichtung
6 Filter
7 Quantisiereinrichtung
8 Vergleichs- und Schalteinrichtung
9 Eingang
10 Ausgang
11 Steuereingang
12 Steuerlogik
13 Zwischenspeicher
14-20 Widerstand 1, 22, 23 Komparator 4, 25, 26 Eingang 7, 28, 29 Eingang 0, 31, 32 Ausgang 3 Dekodierer 4 Schalteinrichtung 5 Differenzverstärker 07 Quantisiereinrichtung 08 Vergleichseinrichtung 09 Eingang 10 Ausgang 11 Steuereingang 12 Steuerlogik 13 Zwischenspeicher 21, 122 , 123 Komparator 24, 125 , 126 Eingang 27, 128 , 129 Eingang 30, 131 , 132 Ausgang 33 Dekodierer 00 Multibit-Delta-Sigma-Wandler 04 Digital-Analog-Wandler 207 Quantisiereinrichtung
208 Vergleichseinrichtung
209 Eingang
210 Ausgang
212 Steuerlogik
221, 222, 223 Komparator
233 Dekodierer
234 Schalteinrichtung
238 Addiereinrichtung
239 Vorwärts-Rückwärts-Zähler
240 Ausgang
241 steuerbarer Schalter
300 Multibit-Delta-Sigma-Wandler
304 Digital-Analog-Wandler
306 Addierer
307 Quantisiereinrichtung
308 Vergleichseinrichtung
309 Eingang
310 Ausgang
311 Steuereingang
312 Steuerlogik
321, 322, 323 Komparator
333 Dekodierer
339 Vorwärts-Rückwärts-Zähler
340 Ausgang
341 steuerbarer Schalter
342 Referenz-Digital-Analog-Wandler
343 steuerbarer Schalter
400 Multibit-Delta-Sigma-Wandler
404 Rückkopplungs-Digital-Analog-Wandler
405 Verstärker
406 Referenzpotenzialerzeugungseinheit
407 Quantisiereinrichtung
408 Addierer
409 Addierer
410 Eingang 411 Ausgang 438 Addiereinrichtung 439 Zählereinrichtung 440 Ausgang 441 Referenz-Digital-Analog-Wandler 504 Rückkopplungs-Digital-Analog-Wanlder 501-: 506, 508 Widerstand 507 Quantisiereinrichtung 509 Eingang 510 Ausgang 511 Kondensator 512 Steuerlogik 513, 514 Kondensator 515, 516, 517 Verstärker
518, 519, 520 steuerbarer Schalter 521, 522, 523 Komparator
524 Kodierlogik
525 SchaltSteuerung
526 Schalteinrichtung
527-533 Widerstand
534, 535 Ausgang
536, 537 Kondensator
538 Addiereinrichtung
539 Zählereinrichtung
551 Kondensator
A Ausgang
AD Addierer
DEK Dekodierer
DV Differenzverstärker
E Eingang
FBE Verstärker
GND Masse
K1-K7 Komparator
KADW Kompensations-Analog-Digital-Wandler
L1-L7 Eingang
M1-M7 Eingang MDSW Multibit-Delta-Sigma-Wandler 01-07 Ausgang P1-P7 Vergleichsergebnis
Q Quantisierer R1-R7 Widerstand S Summierer
SCD Kodiersteuersignal SCK Schaltsignal SCS Steuersignal
SCT Steuersignale U0-U6 Referenzpotenzial
U101-U103 Referenzpotenzial
VI, V2, V3 Vergleichsergebnis
V201, V202, V203 Vergleichsergebnis
V301, V302, V303 Vergleichsergebnis V401, V402, V403 Vergleichsergebnis
V501, V502, V503 Vergleichsergebnis
VREFP Referenzpotenzial
VREFN Referenzpotenzial
VREFNO Kompensationsreferenzpotenzial VREFO Kompensationsreferenzpotenzial
VREFPO Kompensationsreferenzpotenzial
UD Hoch-/Tiefsetzsignal
PO Potenzial-Offset
X Mittelwertsignal XN, XM, XP Leitungsknoten
ZI Differenzsignal
Z2 gefiltertes Signal
Z3 Rückkopplungssignal
Z4 beaufschlagtes Signal Z6 digitales Thermometerkodesignal
ZA analoges Eingangssignal
ZD digitales Ausgangssignal
ZK, ZKl, ZK2 Kompensationssignal

Claims

Patentansprüche
1. Stromsparender Multibit-Delta-Sigma-Wandler (1) mit:
(a) einem Eingang (2) für ein analoges Eingangssignal (ZA) und einem Ausgang (3) für ein digitales Ausgangssignal (ZD) ;
(b) einem Digital-Analog-Wandler (4) , der eine Bitbreite N aufweist, zum Wandeln des digitalen Ausgangssignals (ZD) zu einem analogen Rückkopplungssignal (Z3);
(c) einer Summiereinrichtung (5) zum Bilden der Differenz zwischen dem Eingangssignal (ZA) und dem Rückkopplungssignal (Z3);
(d) einem Filter (6) zum Filtern des Differenzsignals (ZI) ; und (e) einer getakteten Quantisiereinrichtung (7) zum Quantisie- ren des gefilterten Differenzsignals (Z2) zu dem digitalen Ausgangssignal (ZD) mit der Bitbreite N;
wobei die Quantisiereinrichtung (7) eine Anzahl Y Komparato- ren (21, 22, 23) aufweist, die das gefilterte Signal (Z2) mit jeweils einem dem jeweiligen Komparator (21, 22, 23) zugehörigen Referenzpotenzial (U0, ...U6) vergleichen und die jeweils ein Vergleichsergebnis (VI, V2, V3) an einen Dekodierer (33) ausgeben, der aus den Vergleichsergebnissen (VI, V2 , V3) das digitale Ausgangssignal (ZD) erzeugt, und wobei die Referenzpotenziale (U0, ...U6) in Abhängigkeit von einem vorherigen Vergleichsergebnis nachgeführt sind.
2 . Multibit-Delta-Sigma-Wandler ( 1 ) nach Anspruch 1 , d a d u r c h g e k e n n z e i c h n e t , dass die Summiereinrichtung (6) einen Differenzverstärker (35) zum Verstärken der Differenz zwischen dem Eingangssignal (ZA) und dem Rückkopplungssignal (Z3) aufweist.
3. Multibit-Delta-Sigma-Wandler (1) nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t , dass das Filter (6) einen Integrierer zum Integrieren des verstärkten Differenzsignals (ZI) aufweist
4. Multibit-Delta-Sigma-Wandler (1) nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass die Quantisiereinrichtung (7) weniger als 2N-1 Komparatoren (21, 22, 23) aufweist.
5. Multibit-Delta-Sigma-Wandler (1) nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass die Quantisiereinrichtung (7) eine Schaltsteuerung (8, 12) aufweist, die in Abhängigkeit von dem vorherigen Vergleichsergebnis an die Komparatoren (21, 22, 23) Referenzpotenziale schaltet (U0, ...U6), so dass bei einer Änderung des Eingangssignals (ZA) mindestens einer der Komparatoren (21, 22, 23) sein Vergleichsergebnis (VI, V2 , V3 ) ändert.
6. Multibit-Delta-Sigma-Wandler (1) nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass ein Speicher (13) zum Zwischenspeichern des digitalen Ausgangssignals (ZD) vorgesehen ist.
7. Multibit-Delta-Sigma-Wandler (1) nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t , dass die Schaltsteuerung (8, 12) an den Speicher (13) gekop- pelt ist und in Abhängigkeit von dem zwischengespeicherten
Ausgangssignal (ZD) die Referenzpotenziale (U0, ... U6) an die Komparatoren (21, 22, 23) schaltet.
8. Multibit-Delta-Sigma-Wandler (1) nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass die Quantisiereinrichtung (7) mindestens einen ersten, zweiten und dritten Komparator (21, 22, 23) mit jeweils einem ersten, einem zweiten Eingang (24-29) und einem Ausgang (30, 31, 32) aufweist, wobei an die ersten Eingänge (24, 25, 26) das gefilterte Signal (Z2) angelegt ist, die Ausgänge (30, 31, 32) jeweils ein Vergleichsergebnis (VI, V2 , V3) liefern und an die zweiten Eingänge (27, 28, 29) ein erstes, zweites und drittes Referenzpotenzial (U0, ...U6) geschaltet ist, wobei das zweite Referenzpotenzial zwischen dem ersten und dritten Referenzpotenzial liegt und dem Potenzial des gefil- terten Signals (Z2) am nächsten liegt.
9. Multibit-Delta-Sigma-Wandler (1) nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass die Referenzpotenziale (U0, ..U6) äquidistant sind.
10. Multibit-Delta-Sigma-Wandler (1) nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass 2N-1 verschiedene Referenzpotenziale (U0, ...U6) schaltbar sind.
11. Stromsparender Multibit-Delta-Sigma-Wandler (100) mit:
(a) einem Eingang (2) für ein analoges Eingangssignal (ZA) und einem Ausgang (3) für ein digitales Ausgangssignal (ZD) ;
(b) einem Digital-Analog-Wandler (4) , der eine Bitbreite N aufweist, zum Wandeln des digitalen AusgangsSignals (ZD) zu einem analogen Rückkopplungssignal (Z3) ; (c) einer Summiereinrichtung (5) zum Bilden der Differenz zwischen dem Eingangssignal (ZA) und dem Rückkopplungssignal (Z3) ; ι (d) einem Filter (6) zum Filtern des Differenzsignals (ZI) ; und
(e) einer getakteten Quantisiereinrichtung (7) zum Quantisie- ren des gefilterten Differenzsignals (Z2) zu dem digitalen Ausgangssignal (ZD) mit der Bitbreite N;
wobei die Quantisiereinrichtung (107) das gefilterte Signal mit einem Potenzial-Offset (PO) beaufschlagt und eine Anzahl Y Komparatoren aufweist, die das gefilterte und beaufschlagte Signal (Z4) mit jeweils einem dem jeweiligen Komparator (21, 22, 23) zugehörigen Referenzpotenzial (U0, ...U6) vergleichen, und die jeweils ein Vergleichsergebnis (VI, V2 , V3) an einen Dekodierer (33) ausgeben, der aus den Vergleichsergebnissen das digitale Ausgangssignal (ZD) erzeugt, und wobei der Potenzial-Offset (PO) in Abhängigkeit von einem vorherigen Vergleichsergebnis nachgeführt ist.
12. Multibit-Delta-Sigma-Wandler (100,300) nach Anspruch 11, d a d u r c h g e k e n n z e i c h n e t , dass eine Schaltsteuerung (108, 112, 312) vorgesehen ist, die an die an Ausgänge (130, 131, 132) der Komparatoren (121,122,123) gekoppelt ist, und in Abhängigkeit von den Vergleichsergebnissen (V301,V302, V303) den Potenzial-Offset (PO) einstellt.
13. Multibit-Delta-Sigma-Wandler (200,300) nach einem der vorhergehenden Ansprüche, d a du r c h g e k e n n z e i c h n e t , dass der Digital-Analog-Wandler (204, 304) und die Quantisie- reinrichtung (207, 307) mit der Bitbreite N und mit einer
Bitbreite M = In (Y+l) /In (2) , die der Anzahl Y der Komparato- ren (221, 222, 223, 321, 322, 323) entspricht, betreibbar ist .
14. Multibit-Delta-Sigma-Wandler (200,300) nach Anspruch 13, d a d u r c h g e k e n n z e i c h n e t , dass der Digital-Analog-Wandler (204, 304) und die Quantisiereinrichtung (207,307) zwischen den beiden Bitbreiten N und M umschaltbar ist.
15. Multibit-Delta-Sigma-Wandler (200,300) nach einem der vorhergehenden Ansprüche, d a du r c h g e k e n n z e i c h n e t , dass die Schaltsteuerung (208, 212, 239,308, 312, 339) eine Zähleinrichtung (239, 339) aufweist zum Erzeugen eines digi- talen Mittelwertsignals (X) in 2N-Y-stelligem Thermometerkode in Abhängigkeit von den Vergleichsergebnissen (V201, V202, V203, V301, V302, V303).
16. Multibit-Delta-Sigma-Wandler (200, 300) nach Anspruch 15, d a d u r c h g e k e n n z e i c h n e t , dass die Zähleinrichtung (239, 339) einen Vorwärts- /Rückwärtszähler aufweist.
17. Multibit-Delta-Sigma-Wandler (200, 300) nach einem der vorhergehenden Ansprüche, d a du r c h ' g e k e n n z e i c h n e t , dass der Dekodierer (33,133) eine Addiereinrichtung (238, 338) aufweist zum Bilden des N-Bit breiten Ausgangssignals (ZD) durch Kombinieren der Vergleichsergebnisse (V201, V202, V203, V301, V302, V303) mit dem Mittelwertsignal (X).
18. Multibit-Delta-Sigma-Wandler (200, 300) nach einem der vorhergehenden Ansprüche, d a du r c h g e k e nn z e i c hn e t , dass die SchaltSteuerung (208, 212, 239,308, 312, 339) eine Steuerlogik (212, 312) aufweist, die in Abhängigkeit von den Vergleichsergebnissen (V201, V202, V203, V301, V302, V303) entweder die Vergleichsergebnisse (V201, V202, V203, V301, V302, V303) in Y-stelligem, M Bit breiten Thermometerkode als digitales Ausgangssignal (ZD) schaltet oder die mit dem Mittelwertsignal (X) kombinierten Vergleichsergebnisse (V201, V202, V203, V301, V302, V303) als digitales Ausgangssignal (ZD) in 2N-stelligem, N-Bit breiten Thermometerkode schaltet.
19. Multibit-Delta-Sigma-Wandler (300) nach einem der vorhergehenden Ansprüche 11 - 18, d a d u r c h g e k e n n z e i c h n e t , dass die Schaltsteuerung (308, 312, 339, 342) einen Referenz- Digital-Analog-Wandler (342) aufweist zum Erzeugen des Off- set-Potenzial (PO) aus dem digitalen Mittelwertsignal (X) .
20. Multibit-Delta-Sigma-Wandler (400, 500) nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass die Quantisiereinrichtung (407, 507)
- einen Kompensations-Analog-Digital-Wandler (404, 504) aufweist zum Wandeln der Vergleichsergebnisse (V401, V402, V403) in mindestens ein analoges Kompensationssignal (ZK, ZKl, ZK2) und
- eine Addiereinrichtung (408, XP, XN) zum Subtrahieren des analogen Kompensationssignals (ZK, ZKl, ZK2 ) von dem gefilterten Differenzsignal (Z2) aufweist.
21. Multibit-Delta-Sigma-Wandler (400, 500) nach Anspruch 20, d a d u r c h g e k e n n z e i c h n e t , dass die Bitbreite des Kompensations-Analog-Digital-Wandlers (404, 504) der Anzahl der Komparatoren (21, 22, 23, 521, 522, 523) entspricht.
22. Multibit-Delta-Sigma-Wandler (400) nach Anspruch 20 oder 21, d a d u r c h g e k e n n z e i c h n e t , dass ein Verstärker (405) zum Verstärken des analogen Kompensationssignals (ZK) mit einem Kompensationsfaktor vorgesehen ist.
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