WO2005002054A1 - 半導体スイッチ - Google Patents

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WO2005002054A1
WO2005002054A1 PCT/JP2004/007756 JP2004007756W WO2005002054A1 WO 2005002054 A1 WO2005002054 A1 WO 2005002054A1 JP 2004007756 W JP2004007756 W JP 2004007756W WO 2005002054 A1 WO2005002054 A1 WO 2005002054A1
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WO
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normally
gate
semiconductor switch
terminal
fetq
Prior art date
Application number
PCT/JP2004/007756
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English (en)
French (fr)
Inventor
Koichi Morita
Original Assignee
Sanken Electric Co., Ltd.
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Filing date
Publication date
Application filed by Sanken Electric Co., Ltd. filed Critical Sanken Electric Co., Ltd.
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Priority to JP2005510969A priority patent/JP3849712B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor

Definitions

  • the present invention relates to a semiconductor switch, in which a high-voltage normally-on FET formed of a compound semiconductor or Si and two low-on-resistance MOS FETs are connected in series, and a high-voltage semiconductor that can be used in an alternating current.
  • a semiconductor switch in which a high-voltage normally-on FET formed of a compound semiconductor or Si and two low-on-resistance MOS FETs are connected in series, and a high-voltage semiconductor that can be used in an alternating current.
  • a semiconductor switch in which a high-voltage normally-on FET formed of a compound semiconductor or Si and two low-on-resistance MOS FETs are connected in series, and a high-voltage semiconductor that can be used in an alternating current.
  • AC switch As an AC semiconductor switch (hereinafter referred to as an AC switch) that is turned on / off by a control signal to control the input AC signal on / off, as shown in FIGS. 1, 2, and 3, There is something.
  • AC switches use two high-voltage FETs to control ON / OFF of an AC signal applied to both ends of the first terminal 11 and the second terminal 12.
  • the AC switch shown in Fig. 1 has a normally-off type MOS SFE TQ 11 (referred to as FE TQ 11 1) and a normally-off type that are connected in reverse series at both ends of the first terminal ⁇ 1 and the second terminal ⁇ 2.
  • MO SFE TQ 1 2 (referred to as FE TQ 12).
  • the normally-off type FETQ 13 and the normally-off type FETQ 14 are connected in anti-series, and the connection of the drain and the source is reversed from that shown in FIG.
  • the first gate signal is applied with a positive voltage from the gate terminal G 1 t to the gate G 1 of FETQ 11
  • the second gate signal is applied with a positive voltage on the gate terminal G 1
  • both the FETQ 11 and the FETQ 12 are turned on. Therefore, during a period in which the first and second gate signals are at a positive voltage, when a positive voltage is applied to the first terminal 11, a current flows from the ⁇ terminal 11 to the second terminal 12, When a positive voltage is applied to the second terminal 12, a current flows from the second terminal 12 to the first terminal 11.
  • the first and second gate signals are zero voltage and applied to the gates of FETQ 11 and FETQ 12 are active. As a result, no current flows through the AC switch.
  • the AC switch shown in FIG. 2 operates in the same manner as the AC switch shown in FIG.
  • the AC switch shown in FIG. 3 has a first series circuit composed of a diode D 11 and a normally-off type FETQ 15 at both ends of a first terminal 11 and a second terminal 12, and a diode D 1 2 And a second series circuit comprising a normally-off type FETQ 16 are connected in parallel.
  • the anode of the diode D 11 is connected to the first terminal 11, and the anode of the die D 12 is connected to the second terminal 12.
  • the first gate signal is applied with a positive voltage from the gate terminal G 1 t to the gate G 1 of FETQ 15, and the second gate signal is applied with the positive voltage.
  • G 2 t is applied to the gate G 2 of FETQ 16
  • both FETQ 15 and FETQ 16 are turned on. Therefore, a current flows from the first terminal 11 to the terminal D 11 ⁇ F E TQ ⁇ 5 ⁇ the second terminal 12. That is, during a period in which the first and second gate signals are positive voltages, a current flows from the first terminal 11 to the second terminal 12 when a positive voltage is applied to the first terminal 11. .
  • a positive voltage is applied to the second terminal 12
  • a current flows through the second terminal 12 ⁇ the diode D 12 ⁇ FETQ 16 ⁇ the first terminal 11. That is, a current flows from the second terminal 12 to the first terminal 11.
  • the first and second gate signal is zero voltage, when applied to the gate Bok of F ETQ 1 5 and FE TQ 1 6, since the c to F ETQ 1 5 and F ETQ 1 6 turns off both Current does not flow through the AC switch.
  • FETs made of compound semiconductors such as SiC and GaN have low resistance even if they have a high withstand voltage, and are very suitable for large power switches. Only FETs (FETs with drain current flowing when the gate signal is zero) can be manufactured. In this normally-on type FET, there is no gate signal when power is turned on, so a drain current flows and damage is caused, making it extremely difficult to use. For this reason, it was necessary to develop a FET in which the drain current did not flow even if the gate signal was zero.
  • a normally-on type FETQ 18 made of high-voltage SiC and a normally-off type of low-voltage low on-resistance are provided at both ends of the first terminal ⁇ 1 and the second terminal 12.
  • a DC switch in which a cascade-connected FETQ 17 is used Japanese Patent Laid-Open No. 5-75010. This DC switch has a high voltage and a low on-resistance, and a DC signal is applied between the first terminal 11 and the second terminal 12.
  • the FETQ 17 when a voltage equal to or higher than the threshold is applied to the gate G 1 of the FETQ 17, the FETQ 17 turns on and the FETQ 18 turns on.
  • a voltage lower than the threshold is applied to the gate G 1 of the FETQ 17, the FETQ 17 is turned off and the FETQ 18 is also turned off. That is, it can be turned on / off by the gate G1 of the FETQ17, and can operate as if it were one high breakdown voltage FET.
  • the AC switch shown in Fig. 4 cannot be used for AC. For this reason, AC switches have been realized using circuits as shown in Figs.
  • the AC switch shown in Fig. 5 is obtained by applying the DC switch shown in Fig. 4 to the AC switch shown in Fig. 3, and the FETQ 19 and Q21 shown in Fig. 5 are replaced by the FETQ 15 shown in Fig. 3. 5 correspond to the FETQ 16 shown in FIG. 3, and the operation is the same as the operation shown in FIGS.
  • the AC switch shown in Fig. 6 is obtained by applying the DC switch shown in Fig. 4 to the AC switch shown in Fig. 1, and FETQ 25 and Q26 shown in Fig. 6 are connected to FETQ11 shown in Fig. 1.
  • FETQ 23 and Q 24 shown in FIG. 6 correspond to FETQ 12 shown in FIG. 1, and the operation is the same as the operation shown in FIGS. Disclosure of the invention
  • the AC switch shown in Fig. 5 requires two normally-on type FETs compared to the AC switch shown in Fig. 3, and two extra power diodes for passing the main current. In other words, there were many components, the cost was high, and the loss due to the diode was large.
  • the AC switch shown in Fig. 6 also had many components and was expensive.
  • An object of the present invention is to provide an inexpensive semiconductor switch which has a high withstand voltage and which can reduce a loss by controlling an AC signal on and off.
  • the present invention has been made to solve the above problems, and a first aspect of the present invention is to connect a normally-on type F £ and a first and second normally-off type FE ⁇ in series.
  • a normally-on type semiconductor switch is provided.
  • FET is connected between the first normally-off type FET and the second normally-off type FET.
  • a second aspect of the present invention is a semiconductor switch in which a plurality of normally-on type FETs connected in series and first and second normally-off type FETs are connected in series.
  • a plurality of normally-on type FETs are connected between the first normally-off type FET and the second normally-off type FET.
  • FIG. 1 is a circuit diagram of a first example of a conventional semiconductor switch.
  • FIG. 2 is a circuit diagram of Example 2 of a conventional semiconductor switch.
  • FIG. 3 is a circuit diagram of Example 3 of a conventional semiconductor switch.
  • FIG. 4 is a circuit diagram of Kiyoshi 4 of a conventional semiconductor switch.
  • FIG. 5 is a circuit diagram of Example 5 of a conventional semiconductor switch.
  • FIG. 6 is a circuit diagram of Example 6 of a conventional semiconductor switch.
  • FIG. 7 is a basic circuit diagram of the semiconductor switch according to the first embodiment of the present invention.
  • FIG. 8 is a specific circuit diagram of the semiconductor switch according to the first embodiment of the present invention.
  • FIG. 9 is a first equivalent circuit diagram of the semiconductor switch shown in FIG.
  • FIG. 10 is a second equivalent circuit diagram of the semiconductor switch shown in FIG.
  • FIG. 11 is a third equivalent circuit diagram of the semiconductor switch shown in FIG.
  • FIG. 12 is a fourth equivalent circuit diagram of the semiconductor switch shown in FIG.
  • FIG. 13 is a circuit diagram of a semiconductor switch according to the second embodiment of the present invention.
  • FIG. 14 is a circuit diagram of a semiconductor switch according to the third embodiment of the present invention.
  • FIG. 5 is a circuit diagram of a semiconductor switch according to a fourth embodiment of the present invention.
  • FIG. 16 is a circuit diagram of a semiconductor switch according to the fifth embodiment of the present invention.
  • FIG. 17 is a circuit diagram of a semiconductor switch according to the sixth embodiment of the present invention.
  • FIG. 18 is a circuit diagram of a semiconductor switch according to the seventh embodiment of the present invention.
  • FIG. 19 is a circuit diagram of a semiconductor switch according to the eighth embodiment of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • the semiconductor switch according to the first embodiment has a configuration in which a high-voltage compound semiconductor FET is connected in series between two Si low-voltage low-on-resistance MOSFETs to control on / off of an AC signal.
  • the semiconductor switch is characterized in that the loss is reduced and the semiconductor switch has a high withstand voltage and is inexpensive.
  • FIG. 7 is a basic circuit diagram of the semiconductor switch according to the first embodiment of the present invention.
  • the semiconductor switch shown in FIG. 7 has a normally-on type FETQ 3 connected between a normally-off type FETQ ⁇ and a normally-on type FETQ 2.
  • FE The source S of TQ 1 is connected to the first terminal 11, the drain D of FE TQ 1 is connected to the first main electrode 2 1 of FE TQ 3, and the second main electrode 22 of F ETQ 3 is connected to FE TQ 2
  • the source S of FETQ 2 is connected to the drain D, and is connected to the second terminal 12.
  • F E T Q 1 and Q 2 are low-voltage low-on-resistance MO S FETs made of Si.
  • the FETQ 3 has a low on-resistance and a high withstand voltage, and is made of, for example, a compound semiconductor such as SiC or GaN or MESFET.
  • the drain and source are formed symmetrically, so that the first main electrode connected to the higher potential terminal between the first terminal 11 and the second terminal 12 21 or the second main electrode 22 serves as a drain, and the other main electrode connected to a terminal having a lower potential serves as a source.
  • the first gate signal composed of a pulse signal or the like is applied to the gate G 1 of the FETQ 1 via the gate terminal G 1 t, and the second gate signal is supplied to the gate terminal G 2 t.
  • the third gate signal is applied to the gate G3 (control electrode) of the FETQ3 via the gate terminal G3t via the gate terminal G3t. ing.
  • the first main electrode 21 serves as a drain
  • the second main electrode 22 serves as a source.
  • FETQ3 is turned on. I do.
  • the first gate signal is applied with a positive voltage from the gate terminal G 1 t to the gate G 1 of FETQ 1
  • the second gate signal is applied with a positive voltage and the gate terminal G 2 t FE TQ ⁇ and FE TQ 2 are both turned on when applied to gate G 2 of FETQ 2 from.
  • the first main electrode 21 of the FETQ 3 becomes a source and the second main electrode 22 becomes a drain.
  • the potential of the gate G 3 is higher than the potential of the first main electrode 21 serving as a source, or When a third gate signal having a zero potential is input from the gate terminal G 3 t, the FET Q 3 is turned on.
  • the first gate signal is applied with a positive voltage from the gate terminal G 1 t to the gate G 1 of the FETQ 1
  • the second gate signal is applied with a positive voltage from the gate terminal G 2 t to the FE TQ FE TQ 1 and FE TQ 2 both turn on when applied to gate G 2 of 2.
  • the main electrode as the source is When a gate signal that makes the potential of the gate G3 lower than the potential of the gate is input, the FETQ3 is turned off.
  • a high-voltage compound semiconductor FET is connected in series between two Si low-voltage low-on-resistance MOS SFETs, and an AC signal
  • the loss can be reduced, and a semiconductor switch with high breakdown voltage and low cost can be provided.
  • FIG. 8 is a specific circuit diagram of the semiconductor switch according to the first embodiment of the present invention.
  • the voltage due to the third gate signal from the gate terminal G 3 t is input to the gate G 3 of the FETQ 3, but in the semiconductor switch shown in FIG. 8, the first terminal The input of the third gate signal is eliminated by applying the voltage based on the AC signal of the first and second terminals 12 to the gate G3 of the FETQ 3 via the resistor.
  • the source S of FE TQ 1 is connected to the cathode of die D 1 and one end of a resistor R 1 as a second current supply means, and the source S of F ETQ 2 is connected to the cathode and die D of diode D 2.
  • One end of a resistor R2 as first current supply means is connected.
  • the anode of the die D1 and the other end of the resistor R1 and the anode of the diode D2 and the other end of the resistor R2 are connected to a gate G3 of the FETQ3.
  • Diodes D 1 and D 2 are diodes that select the lower potential of the sources of FETQ 1 and Q 2.
  • the resistors R 1 and R 2 are resistors that allow a bias current to flow through the die. Since the other configuration is the same as the configuration shown in FIG. 7, the same portions are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the circuit becomes the first equivalent circuit shown in FIG. At this time, it can be turned on / off by the second gate signal input to the gate G2 of FETQ2. That is, by selecting the lower potential of the diode D 1 and the diode D 2, the diode D 2 is turned on, and the gate G 3 of the FETQ 3 is connected to the potential of the source S of the FETQ 2. become. Therefore, when F ETQ2 is on, F ETQ 3 is on.
  • the equivalent circuit when the potential of the first terminal 11 is low and the potential of the second terminal 12 is high, the equivalent circuit is as shown in FIG. It can be turned on / off by the first gate signal input to the gate G1 of FETQ1. That is, when the lower potential is selected between the diode D 1 and the diode D 2, the diode D 1 is turned on, and the gate G 3 of the FETQ3 is connected to the source S of the FETQ1. Potential. Therefore, when FETQ1 is on, FETQ3 is on. When the FET Q1 is off, no drain current flows, so that the drain current of the FET Q3 does not flow and the FET Q3 turns off. That is, the equivalent circuit is as shown in FIG. At this time, if the gate signal of FETQ2 is input, the forward drop of the body diode Dq2 can be reduced by the MOSFE. That is, the AC signal can be turned on / off at the first terminal 11 and the second terminal 12.
  • FIG. 13 is a circuit diagram of a semiconductor switch according to the second embodiment of the present invention.
  • the semiconductor switch according to the second embodiment is provided with FETQ4 and Q5 instead of the diodes D1 and D2 of the semiconductor switch according to the first embodiment to prevent malfunction due to noise and leakage current. It is characterized by prevention.
  • F ETQ4 and Q5 are normally-off type switches such as MOSFETs.
  • the drain D of FETQ4 is connected to the first terminal 11 and the drain D of FETQ 5 is the second terminal. Connected to 1 and 2.
  • the source S of FETQ4 and the source S of FETQ5 are connected to the gate G3 of FETQ3.
  • the gate of the FET connected to the low potential terminal is turned on by inputting a positive voltage gate signal, and the gate of the FET connected to the high potential terminal is input.
  • the input is turned off by inputting a negative voltage gate signal to the input.
  • the FET connected to the FET with the lower source potential of FET Q 1 and Q 2 of FE TQ4 and FE TQ 5 is turned on, and the FET with the higher source potential of FET Q 1 and Q 2 is turned on. Turn off the FET connected to the FET.
  • the lion Z can be turned off by the first gate signal input to the gate G1 of the FETQ1. That is, it is turned on by inputting a positive voltage gate signal to the gate of FETQ4.
  • the gate G 3 of the FETQ 3 becomes the potential of the source S of the FETQ 1.
  • FETQ 3 is on when FETQ 1 is on.
  • FETQ 1 is off, no drain current flows, so no drain current for FETQ 3 flows and it is off. That is, the AC signal can be turned on / off at the first terminal 11 and the second terminal 12.
  • the semiconductor switch according to the second embodiment the same effect as that of the semiconductor switch according to the first embodiment can be obtained, and the FETs Q 4 and Q 5 can be stably turned on. Malfunction due to noise and leakage current can be prevented.
  • FIG. 14 is a circuit diagram of a semiconductor switch according to the third embodiment of the present invention.
  • a phenomenon may occur in which the current flows halfway without turning on completely when the gate voltage is zero.
  • the semiconductor switch according to the third embodiment is such that a current flows from a terminal having a high potential to the gate G3 of the FETQ3 via a diode and a resistor, and the gate voltage is changed to a positive voltage to change the gate voltage of the FETQ3. Is turned on without fail.
  • FIG. 14 the same portions as those shown in FIG. 7 are denoted by the same reference numerals, and the description of the same portions will be omitted.
  • the first terminal 1 1 is connected to the anode of the diode D 1, and the cathode of the diode D 1 is connected to the anode of the diode D 3, the anode of the diode D 4 and the gate G 3 of the FET Q 3 via the resistor R 1. It is connected to the.
  • the cathode of diode D3 is connected to the gate G1 of FETQ1, and the cathode of die D4 is connected to the gate G2 of FETQ2.
  • the anode of the diode D2 is connected to the second terminal 12, and the power source of the diode D2 is connected to one end of the resistor R1 and the cathode of the diode D1.
  • the first main electrode 21 of the FETQ 3 becomes a drain and the second main electrode 22 becomes a source.
  • a current flows through the first terminal 11 ⁇ the diode D1 ⁇ the resistor R1 ⁇ the gate G3 of the FETQ3.
  • the gate voltage of the FE Q 3 can be secured, so that the FET Q 3 can be reliably turned on.
  • the diode D 2 is off.
  • the semiconductor switch of the third embodiment the same effect as that of the semiconductor switch according to the first embodiment can be obtained, and the die switch is connected to a terminal having a high potential.
  • a current is passed to the gate G3 of the FETQ3 via the resistor, and the gate voltage is set to a positive voltage, so that the FETQ3 can be reliably turned on. This can prevent malfunction due to noise or leakage current.
  • FIG. 15 is a circuit diagram of a semiconductor switch according to the fourth embodiment of the present invention.
  • a DC power source E is further provided between the connection point between the resistors R 1 and R 2 and the gate G 3 of the FET Q 3 in the structure shown in FIG. It is characterized by having.
  • the positive electrode of the DC power supply E is connected to the gate G3 of the FETQ3, and the negative electrode of the DC power supply E is connected to the connection point between the resistors R1 and R2.
  • the DC voltage of the DC power supply E is always applied to the gate G3 of the FET Q3 as a bias voltage, so that a gate voltage shortage occurs. And FETQ 3 does not malfunction.
  • FETs Q2 and Q3 are Si FETs with a withstand voltage of 20 V and a resistance of 1 m ⁇ , and FETQ 3 is a compound semiconductor with a withstand voltage of 100 V. It is a mullion type FET. Assuming that the gate voltage of FETQ 3 is turned off at a gate voltage of 120 V, the withstand voltage of FETQ 2 is 20 V, and operation is possible if the withstand voltage of 20 V is satisfied. However, if FETQ 3 is a compound semiconductor with a higher withstand voltage, for example, a FET with a withstand voltage of 4000 V, a voltage of about 50 V must be applied to the gate to turn off the FET.
  • the gen- eration resistance is about 5 to 10 times larger than that of a 20 V breakdown voltage FET, and the overall on-resistance is increased.
  • the semiconductor switch shown in FIG. 8 is further provided with a medium-voltage normally-on switch between F ETQ 1 and F ETQ 3. It has a type F £ 06 and a medium pressure normally-on type FE TQ 7 between ETQ3 and FETQ2.
  • FETQ2 and F ETQ 7 and the combination of F ETQ 1 and F ETQ 6 are configured as shown in Fig. 16 to provide an equivalent circuit equivalent to F ET with a withstand voltage of 50 V or more.
  • TQ 3 can be turned on / off. That is, FETQ6 and FETQ7 are normally-on type FETs that can be turned on / off with a gate signal of not more than 20 V, and the withstand voltage of the drain D of FETQ1 and FETQ2 may be 20 V.
  • FETQ 3 is a normallyion type FET that can be turned on / off with a gate signal of 150 V or less, and the withstand voltage of the drain D of FETQ6 and FETQ 7 may be 50 V. Therefore, a high-voltage semiconductor switch with a withstand voltage of 4000 V can be configured as a whole.
  • the first main electrode 23 of FETQ 6 is connected to the drain D of FETQ 1, and the second main electrode 24 of FETQ 6 is connected to the first main electrode 21 of FETQ 3.
  • the first main electrode 25 of FETQ 7 is connected to the second main electrode 22 of FETQ 3, and the second main electrode 26 of FETQ 7 is connected to the drain D of FETQ 2.
  • the gate G3 of the FETQ3 is commonly connected to the gate G6 of the FETQ6 and the gate G7 of the FETQ7.
  • the operation of the semiconductor switch according to the fifth embodiment configured as described above will be described.
  • the die D2 is turned on, and the gate G3 of FETQ3, the gate G6 of FETQ6, and the gate G7 of FETQ7 are connected to the potential of the source S of FETQ2.
  • FETQ 2 is on, FETQ 3, FETQ 6 and FETQ 7 are on.
  • the FETQ 2 is off, no drain current flows, so that the drain currents of the FETQ3, FETQ6, and FETQ7 do not flow, and the FETQ2 is turned off.
  • the signal can be turned on / off by the first gate signal input to the gate G 1 of the FETQ 1. That is, the die D1 is turned on, and the gate G3 of FETQ3, the gate G6 of FETQ6, and the gate G7 of FETQ7 become the potential of the source S of FETQ1.
  • FETQ1 is on
  • FETQ3, FETQ6, and FETQ7 are on.
  • FETQ1 is off, no drain current flows, so that drain currents of FETQ3, FETQ6 and FETQ7 do not flow and they are off. That is, the AC signal can be turned on and off at the first terminal 11 and the second terminal 12.
  • the semiconductor switch according to the fifth embodiment the same effect as that of the semiconductor switch according to the second embodiment can be obtained, and three normally-on type FETs and two It is possible to provide a normally-off type high-voltage semiconductor switch composed of a low-voltage low-slung MOS MOSFET.
  • FIG. 17 is a circuit diagram of a semiconductor switch according to the sixth embodiment of the present invention.
  • the semiconductor switch shown in FIG. 17 differs from the semiconductor switch shown in FIG. 13 in that a normally-on type FETQ 6 of a medium pressure is provided between FETQ 1 and FETQ3, and FETQ 3 and FETQ An intermediate pressure normally-on type FETQ 7 is provided between the ETQ 2 and the ETQ 2.
  • the source S of FETQ4 and the source S of FETQ5 are connected to the gate G3 of FETQ3, the gate G6 of FETQ6, and the gate G7 of FETQ7.
  • the operation is substantially the same as the operation of the semiconductor switch shown in FIG.
  • the gate G3 of FETQ3, the gate G6 of FETQ6, and the gate G7 of FETQ7 become the same as the potential of the source S of FET connected to the low potential terminal.
  • FE TQ 3, FE TQ 6, and FE TQ 7 are turned on.
  • the semiconductor switch according to the sixth embodiment the same effect as that of the semiconductor switch according to the fifth embodiment can be obtained, and FETQ4 and Q5 can be stably turned on. Malfunction due to noise and leakage current can be prevented.
  • FIG. 18 is a circuit diagram of a semiconductor switch according to the seventh embodiment of the present invention.
  • the semiconductor switch shown in FIG. 18 differs from the semiconductor switch shown in FIG. 14 in that a normally-on normally-on FETQ 6 is provided between FETQ 1 and FETQ3, and FETQ3 and FETQ3 are connected to each other.
  • a normally-on type FETQ 7 of medium pressure is provided between ETQ2 and ETQ2.
  • the gate G3 of the FETQ3 is connected to the gate G6 of the FETQ6 and the gate G7 of the FETQ7.
  • the same effect as that of the semiconductor switch according to the fifth embodiment can be obtained, and the diode and the resistance can be reduced from the terminal having a high potential.
  • the current flows through the gate G3 of FETQ3, the gate G6 of FETQ6 and the gate G7 of FETQ7, and the gate voltage is set to a positive voltage to ensure that FETQ3, FETQ6 and FETQ7 It can be turned on. This can prevent malfunction due to noise or leakage current.
  • FIG. 19 is a circuit diagram of a semiconductor switch according to the eighth embodiment of the present invention.
  • the semiconductor switch shown in FIG. 19 differs from the semiconductor switch shown in FIG. 15 in that a normally-on normally-on FETQ 6 is provided between FETQ1 and FETQ3, and FETQ3 and An FET Q7 of a medium pressure normally-on type is provided between the FETQ2 and the FETQ2.
  • the gate G3 of the FETQ3 is connected to the gate G6 of the FETQ6 and the gate G7 of the FETQ7.
  • the same effect as that of the semiconductor switch according to the fifth embodiment can be obtained, and the DC voltage of the DC power supply E is As it is always applied to the gate G3 of FETQ3, the gate G6 of FETQ6 and the gate G7 of FETQ7, the gate voltage shortage does not occur and the FETQ3, FETQ6 and FETQ7 malfunction. No longer.
  • the resistor R1 is used to pass a current.
  • a current element / constant current circuit or the like may be used, and according to these, a forward current can flow stably from a low voltage to a high voltage.
  • a normally-on type FET is connected between a first normally-off type FET and a second normally-off type FET, thereby reducing a loss and providing a high breakdown voltage and inexpensive semiconductor switch. be able to.

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Abstract

ノーマリオン型のＦＥＴＱ３と第１及び第２のノーマリオフ型のＦＥＴＱ１，Ｑ２とを直列に接続してなる半導体スイッチであって、ノーマリオン型のＦＥＴＱ３を第１のノーマリオフ型ＦＥＴＱ１と第２のノーマリオフ型のＦＥＴＱ２との間に接続してなる。

Description

7756
1 明細書 半導体スィッチ 枝術分野
本発明は、半導体スィッチに関し、化合物半導体や S iで形成された高耐 圧のノーマリオン型の F E Tと 2つの低オン抵抗の MO S F ETを直列 に接続し、 交流で使用可能な高圧の半導体スィッチに関する。 背景技術
制御信号によリオン/オフして、入力された交流信号をオン/オフ制御さ せる交流用の半導体スィッチ （以下、 交流スィッチと称する。 ） としては、 図 1、 図 2、 図 3に示すようなものがある。 これらの交流スィッチは、 高圧 の F E Tを 2個用いて、第 1端子 1 1 と第 2端子 1 2との両端に印加された 交流信号をオン/オフ制御させる。
図 1 に示す交流スィッチは、第 1端子〗 1 と第 2端子〗 2との両端に、逆 直列接続されたノーマリオフ型の MO S F E TQ 1 1 (F E TQ 1 1 と称 する。）とノーマリオフ型の MO S F E TQ 1 2 (F E TQ 1 2と称する。） とが接続されている。図 2に示す交流スィッチも、 ノーマリオフ型の F E T Q 1 3とノーマリオフ型の F E TQ 1 4とが逆直列接続され、ドレイン及び ソースの接続が図〗 に示すものとは逆になつている。
図 1 に示す交流スィッチによれば、第 1ゲー卜信号が正電圧でゲー卜端子 G 1 tから F E TQ 1 1のゲート G 1 に印加され、第 2ゲート信号が正電圧 でゲー卜端子 G 2 tから F E TQ 1 2のゲー卜 G 2に印加されると、 F E T Q 1 1及び F E TQ 1 2が共にオンする。 このため、第 1及び第 2ゲート信 号が正電圧である期間においては、第 1端子 1 1 に正電圧が印加されている 時には第〗端子 1 1から第 2端子 1 2に電流が流れ、第 2端子 1 2に正電圧 が印加されている時には第 2端子 1 2から第 1端子 1 1 に電流が流れる。 次に、第 1及び第 2ゲート信号が零電圧で、 F ETQ 1 1及び F E TQ 1 2のゲートに印加されると、 F E T Q 1 1及び F E TQ 1 2が共に才フする。 このため、 交流スィッチに電流が流れなくなる。
なお、図 2に示す交流スィツチも、図 1 に示す交流スィツチと同様に動作 する。
図 3に示す交流スィッチは、第 1端子 1 1 と第 2端子 1 2との両端に、ダ ィオード D 1 1 とノーマリオフ型の F E TQ 1 5とからなる第 1直列回路 と、ダイオード D 1 2とノーマリオフ型の F ETQ 1 6とからなる第 2直列 回路とが並列に接続されている。ダイオード D 1 1のアノードは第 1端子 1 1 に接続され、ダイ才一ド D 1 2のアノードは第 2端子 1 2に接続されてい る。
図 3に示す交流スィツチによれば、第 1ゲー卜信号が正電圧でゲー卜端子 G 1 tから F E TQ 1 5のゲート G 1 に印加され、第 2ゲー卜信号が正電圧 でゲー卜端子 G 2 tから F E TQ 1 6のゲート G 2に印加されると、 F E T Q 1 5及び F E TQ 1 6が共にオンする。 このため、第 1端子 1 1→ダィ才 —ド D 1 1→F E TQ〗 5→第2端子1 2と電流が流れる。即ち、第 1及び 第 2ゲ一卜信号が正電圧である期間においては、第 1端子 1 1 に正電圧が印 加されている時には第〗端子 1 1から第 2端子 1 2に電流が流れる。 また、 第 2端子 1 2に正電圧が印加されている時には、第 2端子 1 2→ダイオード D 1 2→F E TQ 1 6→第 1端子 1 1 と電流が流れる。即ち、第 2端子 1 2 から第 1端子 1 1 に電流が流れる。
次に、第 1及び第 2ゲート信号が零電圧で、 F ETQ 1 5及び F E TQ 1 6のゲー卜に印加されると、 F ETQ 1 5及び F ETQ 1 6が共にオフする c このため、 交流スィッチに電流が流れなくなる。
しかし、図 1、 図 2に示す交流スィッチではオン抵抗の高い高圧の素子が 2個直列に接続されているため、交流の半導体スィッチとしてはオン抵抗が かなり大きくなり、 ロスが増大する。 また、 図 3に示す交流スィッチでは、 部品が多くなりコストが高くなる。
一方、 S i Cや G a N等の化合物半導体の F E Tは、耐圧が高くても低才 ン抵抗で、大電カスイッチに非常に適しているが、 ノーマリオンといわれて いる F E T (ゲート信号が零のときドレイン電流が流れてしまう F ET) し か製造することができない。 このノーマリオン型の F E Tでは、電源を投入 した時間はゲー卜信号がないので、ドレイン電流が流れて破損につながり非 常に使いづらい。 このため、ゲート信号が零でもドレイン電流が流れない F E Tを開発する必要があつた。
そこで、 図 4に示すように、 第 1端子〗 1 と第 2端子 1 2との両端に、 高 圧の S i Cからなるノーマリオン型の F E TQ 1 8と低圧低オン抵抗のノ 一マリオフ型の F ETQ 1 7とをカスケ一ド接続した直流スィッチが用い られている （特開平 5— 75 〗 1 0号公報）。 この直流スィッチは、 高圧で 低オン抵抗にしたもので、第 1端子 1 1 と第 2端子 1 2との間に直流信号が 印加されるようになっている。
図 4に示す直流スィッチによれば、 F E TQ 1 7のゲ一卜 G 1 にしきい値 以上の電圧を印加すると、 F ETQ 1 7がオンし、 F ETQ 1 8もオンする。 また、 F E TQ 1 7のゲート G 1 にしきい値未満の電圧を印加すると、 F E TQ 1 7がオフし、 F ETQ 1 8もオフする。 即ち、 F E TQ 1 7のゲート G 1でオン/オフし、あたかも 1個の高耐圧の F E Tとして動作することが できる。
しかしながら、図 4に示す直流スィッチでは交流には使用できない。 この ため、 図 5や図 6のような回路を用いて交流スィツチを実現していた。 図 5に示す交流スィッチは、図 4に示す直流スィッチを図 3に示す交流ス イッチに適用したものでぁリ、図 5に示す F E T Q 1 9， Q 2 1が図 3に示 す F E T Q 1 5に対応し、図 5に示す F E丁 Q 20， Q 22が図 3に示す F ETQ 1 6に対応し、 その動作は図 3及び図 4に示す動作と同様である。 図 6に示す交流スィッチは、図 4に示す直流スィッチを図 1 に示す交流ス イッチに適用したものであり、図 6に示す F ETQ 25, Q 2 6が図 1 に示 す F E T Q 1 1 に対応し、図 6に示す F E TQ 2 3, Q 24が図 1 に示す F ETQ 1 2に対応し、 その動作は図 1及び図 4に示す動作と同様である。 発明の開示 しかしながら、図 5に示す交流スィッチでは、図 3に示す交流スィッチに 比べてノーマリオン型の F E Tが 2個必要であり、また、メイン電流を流す パワーダイオードも 2個余計に必要である。即ち、部品が多くコストが高く、 ダイオードによるロスが大きかった。また、図 6に示す交流スィッチも部品 が多くコストが高かった。
本発明は、交流信号をオンノ才フ制御することによりロスを低減し、高耐 圧でしかも安価な半導体スィッチを提供することにある。
本発明は、上記課題を解決するためになされたものであり、本発明の第 1 の側面は、ノーマリオン型の F £丁と第1及び第 2のノーマリオフ型の F E τとを直列に接続してなる半導体スィッチであって、前記ノーマリオン型の
F E Tを前記第 1のノーマリオフ型 F E Tと前記第 2のノ一マリオフ型の F E Tとの間に接続してなることを特徴とする。
本発明の第 2の側面は、直列に接続された複数個のノーマリオン型の F E Tと第 1及び第 2のノーマリオフ型の F E Tとを直列に接続してなる半導 体スィッチであって、前記複数個のノ一マリオン型の F E Tを前記第〗のノ —マリオフ型 F E Tと前記第 2のノーマリオフ型の F E Tとの間に接続し てなることを特徴とする。 図面の簡単な説明
図 1は、 従来の半導体スィツチの例 1の回路図である。
図 2は、 従来の半導体スィッチの例 2の回路図である。
図 3は、 従来の半導体スィッチの例 3の回路図である。
図 4は、 従来の半導体スィッチの洌 4の回路図である。
図 5は、 従来の半導体スィッチの例 5の回路図である。
図 6は、 従来の半導体スィッチの例 6の回路図である。
図 7は、本発明の第 1の実施の形態に係る半導体スィツチの基本回路図で ある。
図 8は、本発明の第 1の実施の形態に係る半導体スィツチの具体的な回路 図である。
図 9は、 図 8に示す半導体スィッチの第 1の等価回路図である。 図 1 0は、 図 8に示す半導体スィッチの第 2の等価回路図である。
図 1 1は、 図 8に示す半導体スィッチの第 3の等価回路図である。
図 1 2は、 図 8に示す半導体スィッチの第 4の等価回路図である。
図 1 3は、本発明の第 2の実施の形態に係る半導体スィツチの回路図であ る。
図 1 4は、本発明の第 3の実施の形態に係る半導体スィツチの回路図であ る。
図 Ί 5は、本発明の第 4の実施の形態に係る半導体スィッチの回路図であ る。
図 1 6は、本発明の第 5の実施の形態に係る半導体スィッチの回路図であ る。
図 1 7は、本発明の第 6の実施の形態に係る半導体スィッチの回路図であ る。
図 1 8は、本発明の第 7の実施の形態に係る半導体スィツチの回路図であ る。
図 1 9は、本発明の第 8の実施の形態に係る半導体スィツチの回路図であ る。 発明を実施するための最良の形態
以下、本発明の実施の形態に係る半導体スィッチを図面を参照しながら詳 細に説明する。
(第 1の実施の形態）
第 1の実施の形態に係る半導体スィッチは、 2個の S iの低圧低オン抵抗 の M O S F E Tの間に、高圧の化合物半導体の F E Tを直列に接続し、交 流信号をオン/オフ制御することによリロスを低減し、高耐圧でしかも安価 な半導体スィツチとしたことを特徴とする。
図 7は本発明の第 1の実施の形態に係る半導体スィツチの基本回路図で ある。
図 7に示す半導体スィツチは、ノーマリオン型の F E T Q 3をノーマリオ フ型 F E T Q Ί とノーマリ才フ型の F E T Q 2との間に接続してなる。 F E TQ 1のソース Sは第 1端子 1 1 に接続され、 F E TQ 1のドレイン Dは F E TQ 3の第1主電極 2 1 に接続され、 F ETQ 3の第 2主電極 22は F E TQ 2のドレイン Dに接続され F E TQ 2のソース Sは第 2端子 1 2に接 続されている。
F E T Q 1 , Q 2は S iからなる低圧低オン抵抗の MO S F E Tである。
F E TQ 3は、オン抵抗が小さく高耐圧であり、例えば S i Cや G a N等の 化合物半導体又は M E S F E Tからなる。このノーマリオン型の F ETQ 3 は、 ドレインとソースとが対称に形成されているので、第 1端子 1 1 と第 2 端子 1 2との内の電位の高い端子に接続された第 1主電極 2 1又は第 2主 電極 2 2がドレインとなり、電位の低い端子に接続された他方の主電極がソ —スとなる。
また、パルス信号等からなる第 1ゲー卜信号は、ゲー卜端子 G 1 tを介し て F ETQ 1のゲ一卜 G 1 に印加され、第 2ゲー卜信号は、ゲー卜端子 G 2 tを介して F E TQ 2のゲート G 2に印加され、第 3ゲ一卜信号は、ゲー卜 端子 G 3 tを介して F E TQ 3のゲ一卜 G 3 (制御電極）に印加されるよう になっている。
次に、このように構成された第 1の実施の形態に係る半導体スィツチの動 作を説明する。
まず、第 1端子 1 1及び第 2端子 1 2間に交流信号が入力されると、第 1 端子 1 1の電位が高く第 2端子 1 2の電位が低い場合には、 F E TQ 3の第 1主電極 2 1がドレインとなり、第 2主電極 2 2がソースとなる。 ソースと なる第 2主電極 22の電位に対してゲー卜 G 3を高い電位又は零電位とす る第 3ゲ一卜信号がゲー卜端子 G 3 tから入力されると、 F E TQ 3がオン する。 また、 このとき、 第 1ゲー卜信号が正電圧でゲー卜端子 G 1 tから F E TQ 1のゲ一卜 G 1 に印加され、第 2ゲ一卜信号が正電圧でゲー卜端子 G 2 tから F E T Q 2のゲー卜 G 2に印加されると、 F E TQ Ί及び F E TQ 2が共にオンする。
次に、第 2端子 1 2の電位が高く第 1端子 1 1の電位が低い場合には、 F E TQ 3の第 1主電極 2 1がソースとなり、第 2主電極 2 2がドレインとな る。ソースとなる第 1主電極 2 1の電位に対してゲート G 3を高い電位又は 零電位とする第 3ゲ一卜信号がゲー卜端子 G 3 tから入力されると、 F ET Q 3がオンする。
また、 このとき、第 1ゲ一卜信号が正電圧でゲー卜端子 G 1 tから F E T Q 1のゲート G 1 に印加され、第 2ゲー卜信号が正電圧でゲー卜端子 G 2 t から F E TQ 2のゲート G 2に印加されると、 F E TQ 1及び F E TQ 2が 共にオンする。
さらに、第 1端子 1 1の電位が高く第 2端子 1 2の電位が低い場合、及び 第 2端子 1 2の電位が高く第 1端子 1 1の電位が低い場合でも、ソースとな る主電極の電位に対してゲート G 3を低い電位とするゲー卜信号が入力さ れると、 F ETQ 3はオフする。
このように、第 1の実施の形態に係る半導体スィッチによれば、 2個の S iの低圧低オン抵抗の MO S F E Tの間に、高圧の化合物半導体の F ET を直列に接続し、 交流信号をオン/オフ制御することによりロスを低減し、 高耐圧でしかも安価な半導体スィッチを提供することができる。
(半導体スィツチの具体的な回路）
図 8は本発明の第 1の実施の形態に係る半導体スィツチの具体的な回路 図である。図 7に示す半導体スィッチでは、ゲ一卜端子 G 3 tからの第 3ゲ 一卜信号による電圧を F E T Q 3のゲー卜 G 3に入力したが、図 8に示す半 導体スィッチでは、第 1端子 1 1及び第 2端子 1 2の交流信号による電圧を 抵抗を介して F ETQ 3のゲート G 3に印加することで、第 3ゲー卜信号の 入力をなくしたものである。
F E TQ 1のソース Sにはダイ才一ド D 1のカソード及び第 2電流供給 手段としての抵抗 R 1の一端が接続され、 F ETQ 2のソース Sにはダイ才 ―ド D 2のカソード及び第 1電流供給手段としての抵抗 R 2の一端が接続 されている。ダイ才ード D 1のアノード及び抵抗 R 1の他端と、ダイォード D 2のアノード及び抵抗 R 2の他端とは、 F ETQ 3のゲー卜 G 3に接続さ れている。 ダイォード D 1， D 2は F ETQ 1 , Q 2のソースの低い方の電 位を選ぶダイ才ードである。 抵抗 R 1 , R 2は、 そのダイ才一ドにバイアス 電流を流す抵抗である。 なお、その他の構成は図 7に示す構成と同一構成であるので、同一部分に は同一符号を付し、 その詳細な説明は省略する。
次に、 図 8に示す半導体スィッチの動作を説明する。 まず、 第 1端子 1 1 の電位が高く第 2端子 1 2の電位が低い場合には、図 9に示す第 1の等価回 路となる。 このとき、 F ETQ 2のゲート G 2に入力される第 2ゲート信号 によリオン/オフできる。即ち、ダイオード D 1 とダイ才ード D 2とで低い 方の電位が選択されることにより、ダイオード D 2がオンし、 F ETQ 3の ゲ一卜 G 3は、 F ETQ2のソース Sの電位になる。 このため、 F ETQ2 がオンしているときには、 F ETQ 3がオンになる。 F ETQ 2がオフのと きには、ドレイン電流が流れないので、 F ETQ3のドレイン電流も流れず、 オフとなる。 即ち、 等価回路は図 1 0のようになる。 このとき、 F ETQ 1 のゲー卜信号を入力していると、 MO S F E Tによってボディダイ才ード D q 1の順方向ドロップも小さくできる。
また、図 8において、第 1端子 1 1の電位が低く第 2端子 1 2の電位が高 い場合には、等価回路は図 1 1 に示すようになる。 F E TQ 1のゲート G 1 に入力される第 1ゲー卜信号によリオン/オフできる。即ち、ダイオード D 1 とダイ才ード D 2とで低い方の電位が選択されることにより、ダイ才ード D 1がオンし、 F ETQ3のゲー卜 G 3は、 F E T Q 1のソース Sの電位に なる。 このため、 F E T Q 1がオンしているときには、 F ETQ 3がオンに なる。 F E TQ 1がオフのときには、 ドレイン電流が流れないので、 F ET Q 3のドレイン電流も流れず、 オフとなる。即ち、等価回路は図 1 2のよう になる。 このとき、 F E TQ 2のゲート信号を入力していると、 MO S F E 丁によってボディダイオード D q 2の順方向ドロップも小さくできる。即ち、 第 1端子 1 1、 第 2端子 1 2で交流信号をオン/オフすることができる。
(第 2の実施の形態）
図 1 3は本発明の第 2の実施の形態に係る半導体スィツチの回路図であ る。第 2の実施の形態に係る半導体スィッチは、第 1の実施の形態に係る半 導体スィッチのダイオード D 1， D 2に代えて、 F ETQ4, Q 5を設けて、 ノイズや漏洩電流による誤動作を防止したことを特徴とする。 図 1 3において、 F ETQ4, Q5は、 ノ一マリオフ型の MO S F ET 等のスィッチであり、 F ETQ4のドレイン Dは第 1端子 1 1 に接続され、 F E TQ 5のドレイン Dは第 2端子 1 2に接続されている。 F E TQ4のソ ース Sと F ETQ5のソース Sとは F ETQ3のゲ一ト G 3に接続されて いる。
また、 F ETQ4及び F ETQ5の内、電位の低い端子に接続された F E Tのゲー卜に正電圧のゲー卜信号を入力することでオンし、電位の高い端子 に接続された F ETのゲ一卜に負電圧のゲー卜信号を入力することでオフ するようになつている。 ここでは、 F E TQ4及び F E TQ 5の内、 F E T Q 1 , Q 2の内のソース電位の低い方の F E Tに接続された F E Tをオンし、 F ETQ 1， Q 2の内のソース電位の高い方の F ETに接続された F ETを オフする。
次に、このように構成された第 2の実施の形態に係る半導体スィツチの動 作を説明する。
まず、第 1端子 1 1の電位が高く第 2端子 1 2の電位が低い場合には、 F E TQ 2のゲー卜 G 2に入力される第 2ゲー卜信号によリオンノオフでき る。即ち、 F ETQ 5のゲートに正電圧のゲー卜信号を入力することでオン する。 このため、 丁03のゲー卜03は、 F E TQ 2のソース Sの電位 になる。 このため、 F E TQ 2がオンしているときには、 F ETQ 3がオン になる。 F E TQ 2がオフのときには、 ドレイン電流が流れないので、 F E TQ 3のドレイン電流も流れず、 オフとなる。
また、第 1端子 1 1の電位が低く第 2端子〗 2の電位が高い場合には、 F ETQ 1のゲ一卜 G 1 に入力される第 1ゲー卜信号によリオン Zオフでき る。即ち、 F ETQ4のゲートに正電圧のゲート信号を入力することでオン する。 F E T Q 3のゲ一卜 G 3は、 F E T Q 1のソース Sの電位になる。 こ のため、 F E T Q 1がオンしているときには、 F ETQ 3がオンになる。 F E TQ 1がオフのときには、 ドレイン電流が流れないので、 F ETQ 3のド レイン電流も流れず、 オフとなる。 即ち、 第 1端子 1 1、 第 2端子 1 2で交 流信号をオン/オフすることができる。 このように第 2の実施の形態に係る半導体スィツチによれば、第 1の実施 の形態に係る半導体スィッチの効果と同様な効果が得られるとともに、 F E T Q 4 , Q 5を安定にオンできるので、 ノイズや漏洩電流による誤動作を防 止できる。
(第 3の実施の形態）
図 1 4は本発明の第 3の実施の形態に係る半導体スィツチの回路図であ る。 ノーマリオン型の F E Tは、ゲー卜電圧が零電圧で完全にオンしないで 中途半端で電流が流れる現象が発生することがある。第 3の実施の形態に係 る半導体スィッチは、電位の高い端子からダイ才ード及び抵抗を介して電流 を F E T Q 3のゲ一卜 G 3に流し、ゲー卜電圧を正電圧にして F E T Q 3を 確実にオンさせるようにしたことを特徴とする。
なお、 図 1 4において、 図 7に示す部分と同一部分には同一符号を付し、 同一部分の説明は省略する。
第 1端子 1 1 にはダイオード D 1のアノードが接続され、ダイオード D 1 のカソードは抵抗 R 1を介してダイ才ード D 3のアノードとダイオード D 4のアノードと F E T Q 3のゲート G 3とに接続されている。ダイオード D 3のカソードは F E T Q 1のゲート G 1 に接続され、ダイ才ード D 4のカソ ードは F E T Q 2のゲート G 2に接続されている。第 2端子 1 2にはダイ才 ード D 2のアノードが接続され、ダイオード D 2の力ソードは抵抗 R 1の一 端及びダイ才ード D 1のカソードに接続されている。
次に、このように構成された第 3の実施の形態に係る半導体スィツチの動 作を説明する。 ここでは、ダイオード D 1〜D 4による F E T Q 3のゲート G 3への印加の動作のみを説明する。
まず、第 1端子 1 1の電位が高く第 2端子 1 2の電位が低い場合には、 F E T Q 3の第 Ί主電極 2 1がドレインとなり、第 2主電極 2 2がソースとな る。 このとき、第 1端子 1 1→ダィ才一ド D 1→抵抗 R 1→F E T Q 3のゲ 一卜 G 3と電流が流れる。 これにより、 F E丁 Q 3のゲー卜電圧が確保でき るので、 F E T Q 3を確実にオンすることができる。 なお、 ダイオード D 2 はオフである。 次に、第 2端子 1 2の電位が高く第 1端子 1 1の電位が低い場合には、 F E T Q 3の第 1主電極 2 1がソースとなり、第 2主電極 2 2がドレインとな る。 このとき、第 2端子 1 2→ダイオード D 2→抵抗 R Ί→F E T Q 3のゲ —卜 G 3と電流が流れる。 これにより、 F E T Q 3のゲー卜電圧が確保でき るので、 F E T Q 3を確実にオンすることができる。 なお、 ダイオード D 1 はオフである。
このように、第 3の実施の形態に係る半導体スィッチによれば、第 1の実 施の形態に係る半導体スィッチの効果と同様な効果が得られるとともに、電 位の高い端子からダイ才ード及び抵抗を介して電流を F E T Q 3のゲ一卜 G 3に流し、ゲ一卜電圧を正電圧にして F E T Q 3を確実にオンさせること ができる。 これによリ、 ノイズや漏洩電流による誤動作を防止できる。 (第 4の実施の形態）
図 1 5は本発明の第 4の実施の形態に係る半導体スィッチの回路図であ る。第 4の実施の形態に係る半導体スィツチは、図 8に示す構 に、さらに、 抵抗 R 1 と抵抗 R 2との接続点と F E T Q 3のゲ一卜 G 3との間に直流電 源 Eを設けたことを特徴とする。直流電源 Eの正極は F E T Q 3のゲ一卜 G 3に接続され、直流電源 Eの負極は抵抗 R 1 と抵抗 R 2との接続点に接続さ れている。
なお、 図 1 5において、 図 7に示す部分と同一部分には同一符号を付し、 同一部分の説明は省略する。
このように構成された第 4の実施の形態に係る半導体スィッチによれば、 直流電源 Eの直流電圧がバイアス電圧として F E T Q 3のゲート G 3に常 に印加されるので、ゲー卜電圧不足が発生しなくなり、 F E T Q 3が誤動作 しなくなる。
(第 5の実施の形態）
図 8に示す半導体スィッチでは、 F E T Q 2 , Q 3が耐圧 2 0 Vで才ン抵 抗が 1 m Ωの S iの F E Tであり、 F E T Q 3は耐圧 1 0 0 0 Vの化合物半 導体のノーマリオン型の F E Tである。 F E T Q 3はゲー卜電圧が一 2 0 V でオフするとすれば、 F E T Q 2の耐圧は 2 0 Vであり、 2 0 Vの耐圧があ れば動作できる。 しかし、 F E TQ 3がもっと耐圧が高い化合物半導体、例えば 4000 V の耐圧の F E Tであると、 この F E Tをオフするには、ゲー卜に一 50 V程 度の電圧を印加しなければならない。 このため、図 8に示す半導体スィッチ でオン/オフするには、 F ETQ l , Q 2の耐圧が 50 V必要である。 ところが、 50 Vの S iの F E Tでは、 20 Vの耐圧の F E Tと比べて才 ン抵抗が 5〜 1 0倍程度大きくなつてしまうため、全体のオン抵抗が大きく なってしまう。
そこで、第 5の実施の形態に係る半導体スィッチでは、図 1 6に示すよう に、 図 8に示す半導体スィッチに対して、 さらに、 F ETQ 1 と F ETQ 3 との間に中圧のノーマリオン型の F £丁06を設け、 ETQ3と F ETQ 2との間に中圧のノーマリオン型の F E TQ 7を設けたものである。
F ETQ2と F ETQ 7との組、 及び F ETQ 1 と F ETQ 6との組で、 図 1 6に示すような構成にして、耐圧 50 V以上の F ETと同等の等価回路 にすると、 F E TQ 3をオン/オフできる。 即ち、 F ETQ6と F ETQ 7 は、ゲー卜信号が一 20 V以下でオン/オフできるノーマリオン型の F ET であり、 F ETQ 1及び F ETQ2のドレイン Dの耐圧は、 20 Vで良い。 また、 F ETQ 3は、ゲー卜信号が一 50 V以下でオン/オフできるノーマ リオン型の F ETであり、 F ETQ6と F ETQ 7のドレイン Dの耐圧は、 50 Vで良い。従って、全体を耐圧 4000 Vという高圧の半導体スィッチ を構成することができる。
以下、 図 1 6に示す半導体スィッチの構成及び動作の詳細を説明する。 F E T Q 6の第 1主電極 23は F ETQ 1のドレイン Dに接続され、 F ETQ 6の第 2主電極 24は F ETQ 3の第 1主電極 2 1 に接続されている。 F E T Q 7の第 1主電極 25は F ETQ 3の第 2主電極 22に接続され、 F E T Q 7の第 2主電極 26は F ETQ 2のドレイン Dに接続されている。 F ET Q 3のゲー卜 G 3には F E T Q 6のゲー卜 G 6と F ETQ 7のゲー卜 G 7 とが共通に接続されている。
次に、このように構成された第 5の実施の形態に係る半導体スィツチの動 作を説明する。 まず、第 1端子 1 1の電位が高く第 2端子 1 2の電位が低い場合には、 F ETQ 2のゲート G 2に入力される第 2ゲー卜信号によリオン/オフでき る。 即ち、 ダイ才ード D 2がオンし、 F E TQ 3のゲート G 3、 F E TQ 6 のゲ一卜 G 6及び F E TQ 7のゲ一卜 G 7は、 F E TQ 2のソース Sの電位 になる。 このため、 F E T Q 2がオンしているときには、 F ETQ 3、 F E TQ 6及び F E TQ 7がオンになる。 F E T Q 2がオフのときには、 ドレイ ン電流が流れないので、 F ETQ3、 F ETQ 6及び F ETQ 7のドレイン 電流も流れず、 オフとなる。
また、第 1端子 1 1の電位が低く第 2端子 1 2の電位が高い場合には、 F ETQ 1のゲー卜 G 1 に入力される第 1ゲー卜信号によリオン/オフでき る。 即ち、 ダイ才一ド D 1がオンし、 F E T Q 3のゲー卜 G 3、 F ETQ6 のゲー卜 G 6及び F E T Q 7のゲー卜 G 7は、 F E T Q 1のソース Sの電位 になる。 このため、 F E T Q 1がオンしているときには、 F ETQ 3、 F E TQ 6及び F E TQ 7がオンになる。 F E TQ 1がオフのときには、 ドレイ ン電流が流れないので、 F ETQ3、 F ETQ 6及び F ETQ7のドレイン 電流も流れず、 オフとなる。 即ち、 第 1端子 1 1、 第 2端子 1 2で交流信号 をオン Zオフすることができる。
このように第 5の実施の形態に係る半導体スィツチによれば、第 2の実施 の形態に係る半導体スィッチの効果と同様な効果が得られるとともに、 3個 のノーマリオン型の F E Tと 2個のノーマリオフ型の S iの低圧低才ン抵 杭の MO S F E Tで構成された高圧の半導体スィッチを提供することが できる。
(第 6の実施の形態）
図 1 7は本発明の第 6の実施の形態に係る半導体スィツチの回路図であ る。図 1 7に示す半導体スィッチは、図 1 3に示す半導体スィッチに対して、 さらに、 F ETQ 1 と F ETQ3との間に中圧のノーマリオン型の F ETQ 6を設け、 F ETQ 3と F ETQ 2との間に中圧のノーマリオン型の F E T Q 7を設けたものである。 F E TQ 4のソース Sと F E TQ 5のソース Sと は F E T Q 3のゲー卜 G 3、 F ETQ6のゲー卜 G 6及び F E T Q 7のゲー 卜 G 7に接続されている。 このように構成された第 6の実施の形態に係る半導体スィツチによれば、 図 Ί 3に示す半導体スィッチの動作と略同様に動作する。但し、 F E TQ 3 のゲ—卜 G 3、 F ETQ 6のゲー卜 G 6及び F E T Q 7のゲー卜 G 7が電位 の低い端子に接続された F ETのソース Sの電位と同じになることで、 F E TQ 3、 F E TQ 6及び F E TQ 7がオンになる点が異なる。
このように第 6の実施の形態に係る半導体スィツチによれば、第 5の実施 の形態に係る半導体スィッチの効果と同様な効果が得られるとともに、 F E TQ4, Q 5を安定にオンできるので、 ノイズや漏洩電流による誤動作を防 止できる。
(第 7の実施の形態）
図 1 8は本発明の第 7の実施の形態に係る半導体スィツチの回路図であ る。図 1 8に示す半導体スィッチは、図 1 4に示す半導体スィッチに対して、 さらに、 F ETQ 1 と F ETQ 3との間に中圧のノーマリオン型の F E T Q 6を設け、 F ETQ 3と F ETQ2との間に中圧のノーマリオン型の F E T Q 7を設けたものである。 F ETQ 3のゲート G 3には、 F E T Q 6のゲ一 卜 G 6及び F E T Q 7のゲート G 7が接続されている。
このように、第 7の実施の形態に係る半導体スィツチによれば、第 5の実 施の形態に係る半導体スィッチの効果と同様な効果が得られるとともに、電 位の高い端子からダイォード及び抵抗を介して電流を F ETQ 3のゲー卜 G 3、 F ETQ 6のゲート G 6及び F ETQ 7のゲート G 7に流し、ゲート 電圧を正電圧にして F E T Q 3、 F E T Q 6及び F E TQ 7を確実にオンさ せることができる。 これにより、ノイズや漏洩電流による誤動作を防止でき る。
(第 8の実施の形態）
図 1 9は本発明の第 8の実施の形態に係る半導体スィッチの回路図であ る。図 1 9に示す半導体スィッチは、図 1 5に示す半導体スィッチに対して、 さらに、 F ETQ 1 と F ETQ 3との間に中圧のノーマリオン型の F E TQ 6を設け、 F ETQ 3と F ETQ 2との間に中圧のノーマリオン型の F E T Q 7を設けたものである。 F ETQ 3のゲート G 3には、 F E T Q 6のゲ一 卜 G 6及び F ETQ 7のゲ一卜 G 7が接続されている。 このように、第 8の実施の形態に係る半導体スィッチによれば、第 5の実 施の形態に係る半導体スィッチの効果と同様な効果が得られるとともに、直 流電源 Eの直流電圧がバイアス電圧として F E T Q 3のゲー卜 G 3、 F E T Q 6のゲート G 6及び F E T Q 7のゲー卜 G 7に常に印加されるので、ゲー 卜電圧不足が発生しなくなり、 F E T Q 3、 F E T Q 6及び F E T Q 7が誤 動作しなくなる。
なお、 第 1、 第 3乃至第 5、 第 7及び第 8の実施の形態に係る半導体スィ ツチでは、 電流を流すために抵抗 R 1を用いたが、 抵抗 R 1 に代えて、例え ぱ定電流素子ゃ定電流回路等を用いても良く、 これらによれば、低い電圧か ら高い電圧まで安定に順方向電流を流すことができる。 産業上の利用可能性
本発明によれば、ノーマリオン型の F E Tを第 1のノーマリオフ型 F E T と第 2のノーマリオフ型の F E Tとの間に接続することによりロスを低減 し、 高耐圧でしかも安価な半導体スィッチを提供することができる。

Claims

請求の範囲
1.ノーマリオン型の F ETと第 1及び第 2のノーマリオフ型の F ETとを 直列に接続してなる半導体スィッチであって、
前記ノーマリオン型の F ETを前記第 1のノーマリオフ型 F ETと前記 第 2のノーマリオフ型の F ETとの間に接続してなることを特徴とする波 導体スィツチ。
2.直列に接続された複数個のノーマリオン型の F ETと第 1及び第 2のノ 一マリオフ型の F E Tとを直列に接続してなる半導体スィッチであって、 前記複数個のノーマリオン型の F ETを前記第 1のノーマリオフ型 F E Tと前記第 2のノーマリオフ型の F E Tとの間に接続してなることを特徴 とする半導体スィッチ。 ， 3.前記第 1及び第 2のノーマリオフ型の F ETをオン/オフすることによ リ前記ノーマリオン型の F ETをオン/オフさせる制御手段
を更に有することを特徴とする請求項 1又は 2記載の半導体スィツチ。
4. 前記制御手段は、
前記第 1のノーマリオフ型の F ETのソースに一方の電極が接続された 第 1ダイオードと、
この第 1ダイオードに電流を供給する第 1電流供給手段と、
前記第 2のノーマリオフ型の F ETのソースに一方の電極が接続され他 方の電極が前記第 1ダイ才ードの他方の電極に接続された第 2ダイ才ード と、
この第 2ダイ才ードに電流を供給する第 2電流供給手段と、
を有し、
前記第 1ダイ才ードの他方の電極と前記第 2ダイ才ードの他方の電極と の接続点を前記ノーマリオン型の F ETのゲートに接続したことを特徴と する請求項 3記載の半導体スィッチ。
5 . 前記制御手段は、
前記第 1のノーマリオフ型の F E Tのソースに一方の電極が接続された 第 1ダイオードと、
前記第 2のノーマリオフ型の F E Tのソースに一方の電極が接続され他 方の電極が前記第 1ダイ才ードの他方の電極に接続された第 2ダイォード 前記第 1ダイ才ードの他方の電極と前記第 2ダイ才ードの他方の電極と の接続点と前記ノーマリオン型の F E Tのゲートとの間に接続された抵抗 と、
前記ノーマリオン型の F E Tのゲートと前記第 1のノーマリオフ型の F E Tのゲー卜との間に接続された第 3ダイオードと、
前記ノーマリオン型の F E Tのゲートと前記第 2のノ一マリオフ型の F E Tのゲートとの間に接続された第 4ダイオードと、
を有することを特徴とする請求項 3記載の半導体スィッチ。
6 . 前記ノーマリオン型の F E Tのゲー卜に直流電圧を印加する直流電源 を更に有することを特徴とする請求項 4記載の半導体スィッチ。
7 . 前記制御手段は、
前記第 1のノーマリオフ型の F E Tのソースに第 1電極が接続された第 1スィツチと、
前記第 2のノーマリオフ型の F E Tのソースに第 2.電極が接続され第 4 電極が前記第 1スィッチの第 2電極に接続された第 2スィッチと、
を有し、
前記第 1スィッチの第 2電極と前記第 2スィッチの第 4電極との接続点 を前記ノーマリオン型の F E Tのゲー卜に接続し、
前記第 1スィッチ及び第 2スィッチの内、前記第 1及び第 2のノーマリオ フ型の F E Tの内のソース電位の低い方の F E Tに接続されたスィッチを オンし、前記ソース電位の高い方の F E Tに接続されたスィッチをオフする ことを特徴とする請求項 1又は請求項 2記載の半導体スィッチ。
8. 前記ノーマリオン型の F ΕΤは、 化合物半導体からなり、 前記第 1及び 第 2のノーマリオフ型の F ETは、 S i半導体からなることを特徴とする請 求項 1乃至請求項 7のいずれか 1項記載の半導体スィツチ。
9. 前記ノーマリオン型の F ETは、 M E S F E Tからなることを特徴とす る請求項 1乃至請求項 7のいずれか 1項記載の半導体スィッチ。
1 0. 前記ノーマリオン型の F ETは、 高圧の半導体スィッチからなり、 前 記第 1及び第 2のノーマリオフ型の F ETは、低圧低オン抵抗の F ETから なることを特徴とする請求項 1乃至請求項 7のいずれか 1項記載の半導体 スィッチ。
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122 Ep: pct application non-entry in european phase