JP6266483B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
次世代のパワー半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）系の半導体が期待されている。ＧａＮ系の半導体デバイスはＳｉ（シリコン）と比較して広いバンドギャップを備え、Ｓｉの半導体デバイスと比較して、高い耐圧、低い損失が実現できる。
ＧａＮ系のトランジスタでは、一般に、２次元電子ガス（２ＤＥＧ）をキャリアとするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造が適用される。通常のＨＥＭＴは、ゲートに電圧を印加しなくても導通してしまうノーマリーオンのトランジスタとなる。このため、ゲートに電圧を印加しない限り導通しないノーマリーオフのトランジスタを実現することが困難であるという問題がある。
数百Ｖ〜１千Ｖという大きな電力をあつかう電源回路等では、安全面を重視してノーマリーオフの動作が要求される。そこで、ノーマリーオン型のＧａＮ系トランジスタとノーマリーオフ型のＳｉトランジスタとをカスコード接続して、ノーマリーオフ動作を実現する回路構成が提唱されている。
誘導性負荷であるモータが接続される制御系のインバータ回路では、スイッチング素子のオフ時に、スイッチング素子にモータからの還流電流が流れる。上記回路構成をモータ制御系のインバータ回路のスイッチング素子に適用した場合、ノーマリーオフ型のＳｉトランジスタのボディダイオードに還流電流が流れる。Ｓｉトランジスタのボディダイオードのリカバリー特性が劣ることにより、還流電流が流れる際に、上記回路構成部分に起因してインバータ回路の損失が大きくなる恐れがある。
特開２００６−１５８１８５号公報 特開２００８−１９３８３９号公報
本発明が解決しようとする課題は、低損失の半導体装置を提供することにある。
実施形態の半導体装置は、第１のソース、第１のドレイン、第１のゲート、及び第１のボディダイオードを有する第１のノーマリーオフ型トランジスタと、前記第１のソースに接続される第２のソース、第２のドレイン、前記第１のゲートに接続される第２のゲート、及び第２のボディダイオードを有する第２のノーマリーオフ型トランジスタと、前記第１のドレインに接続される第３のソース、第３のドレイン、及び前記第２のドレインに接続される第３のゲートを有するノーマリーオン型トランジスタと、前記第２のドレインに接続されるアノードと、前記第３のドレインに接続されるカソードを有するダイオードと、を備える。
第１の実施形態の半導体装置の回路図。 比較形態の半導体装置の回路図。 第２の実施形態の半導体装置の回路図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、本明細書中、半導体装置とは、ディスクリート半導体等の複数の素子が組み合わされたパワーモジュール、又は、ディスクリート半導体等の複数の素子にこれらの素子を駆動する駆動回路や自己保護機能を組み込んだインテリジェントパワーモジュール、あるいは、パワーモジュールやインテリジェントパワーモジュールを備えたシステム全体を包含する概念である。
また、本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）、及び、それらの中間組成を備える半導体の総称である。
（第１の実施形態）
本実施形態の半導体装置は、第１のソース、第１のドレイン、第１のゲート、及び第１のボディダイオードを有する第１のノーマリーオフ型トランジスタと、第１のソースに接続される第２のソース、第２のドレイン、第１のゲートに接続される第２のゲート、及び第２のボディダイオードを有する第２のノーマリーオフ型トランジスタと、第１のドレインに接続される第３のソース、第３のドレイン、及び第２のドレインに接続される第３のゲートを有するノーマリーオン型トランジスタと、第２のドレインに接続されるアノードと、第３のドレインに接続されるカソードを有するダイオードと、を備える。
図１は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、例えば、定格電圧が６００Ｖや１２００Ｖのパワーモジュールである。
本実施形態の半導体装置は、ゲートに電圧を印加しない限り導通しない第１のノーマリーオフ型トランジスタ１０及び第２のノーマリーオフ型トランジスタ２０と、ゲートに電圧を印加しなくても導通するノーマリーオン型トランジスタ３０が直列接続されてパワーモジュールを構成する。第１のノーマリーオフ型トランジスタ１０及び第２のノーマリーオフ型トランジスタ２０は、例えば、Ｓｉ（シリコン）の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。また、ノーマリーオン型トランジスタ３０は、例えば、ＧａＮ（窒化ガリウム）系のＨＥＭＴである。ノーマリーオン型トランジスタ３０は、例えば、ゲート絶縁膜を備える。
第１のノーマリーオフ型トランジスタ１０及び第２のノーマリーオフ型トランジスタ２０は、ノーマリーオン型トランジスタ３０に比較して、素子耐圧が低い。第１のノーマリーオフ型トランジスタ１０及び第２のノーマリーオフ型トランジスタ２０の素子耐圧は、例えば、１０Ｖ以上３０Ｖ以下である。また、ノーマリーオン型トランジスタ３０の素子耐圧は、例えば、６００Ｖ以上１２００Ｖ以下である。
半導体装置は、ソース端子１００と、ドレイン端子２００と、共通ゲート端子３００と、共通ソース端子４００を備える。
第１のノーマリーオフ型トランジスタ１０は、第１のソース１１、第１のドレイン１２、共通ゲート端子３００に接続される第１のゲート１３を備える。第１のノーマリーオフ型トランジスタ１０は、第１のボディダイオード（寄生ダイオード）１４を備えている。
第２のノーマリーオフ型トランジスタ２０は、第１のソース１１に接続される第２のソース２１、ソース端子１００に接続される第２のドレイン２２、共通ゲート端子３００に接続される第２のゲート２３を備える。第１のゲート１３と第２のゲート２３は接続される。第２のノーマリーオフ型トランジスタ２０は、第２のボディダイオード（寄生ダイオード）２４を備えている。
また、ノーマリーオン型トランジスタ３０は、第１のドレイン１２に接続される第３のソース３１、ドレイン端子２００に接続される第３のドレイン３２、第２のドレイン２２に接続される第３のゲート３３を有する。なお、ノーマリーオン型トランジスタ３０は、ボディダイオード（寄生ダイオード）を備えていない。
本実施形態の半導体装置は、第１のノーマリーオフ型トランジスタ１０とノーマリーオン型トランジスタ３０を直列接続させる。そして、第１のノーマリーオフ型トランジスタ１０のソース側に、第２のノーマリーオフ型トランジスタ２０を逆向きに直列接続させる。
半導体装置は、第２のドレイン２２に接続されるアノード４１と、第３のドレイン３２に接続されるカソード４２を有するダイオード４０を備える。ダイオード４０は、ソース端子１００の電圧がドレイン端子２００よりも高くなるような場合に、ソース端子１００側からドレイン端子２００側に電流を流す機能を備える。いわゆる、還流ダイオードである。
ダイオード４０は、リカバリー特性に優れるダイオードであることが望ましい。ダイオード４０は、第１のボディダイオード１４よりも短いリカバリー時間を有することが望ましい。
ダイオード４０は、例えば、ＰＩＮダイオードやＰＮダイオードである。ダイオード４０は、リカバリー特性に優れるファーストリカバリーダイオードであることが望ましい。
また、ダイオード４０は、Ｓｉ（シリコン）よりもバンドギャップの広いワイドギャップ半導体を用いたダイオードであることが望ましい。ワイドギャップ半導体を用いたダイオードは、Ｓｉを用いたダイオードよりも高い耐圧を実現できる。ワイドギャップ半導体としては、例えば、ＧａＮ系半導体、ＳｉＣ、ダイヤモンド等がある。
共通ソース端子４００は、第１のソース１１及び第２のソース２１に接続される。
本実施形態の半導体装置を動作させる際、第１のゲート１３及び第２のゲート２３への印加電圧は、第１のソース１１及び第２のソース２１の電位を基準に印加される。言い換えれば、本実施形態の半導体装置を動作させる際、共通ゲート端子３００に印加される電圧は、共通ソース端子４００の電位を基準に印加される。
本実施形態の半導体装置は、上記構成により、ソース端子１００と、ドレイン端子２００と、共通ゲート端子３００を備えるノーマリーオフ型トランジスタとして機能する。
以下、本実施形態の半導体装置の動作について説明する。
まず、オン状態においては、ソース端子１００には０Ｖ、ドレイン端子２００には正の電圧、例えば、オン抵抗とドレイン電流の積が印加される。そして、共通ゲート端子３００には、共通ソース端子４００の電位を基準に正の電圧、例えば、１５Ｖが印加される。
この時、第１のノーマリーオフ型トランジスタ１０の第１のゲート１３、及び第２のノーマリーオフ型トランジスタ２０の第２のゲート２３には、共通ソース端子４００の電位を基準に正の電圧が印加される。このため、第１のノーマリーオフ型トランジスタ１０及び第２のノーマリーオフ型トランジスタ２０はオンする。
一方、ノーマリーオン型トランジスタ３０の第３のゲート３３は、ソース端子１００にクランプされている。したがって、第３のゲート３３は０Ｖとなる。第３のソース３１は、ノーマリーオフ型トランジスタ１０がオンしていることにより、０Ｖ近傍の電位となる。このため、第３のソース３１と第３のゲート３３との間には、ノーマリーオン型トランジスタ３０の閾値以上の電圧が印加されている。したがって、ノーマリーオン型トランジスタ３０もオンすることになる。よって、ソース端子１００とドレイン端子２００間に、オン電流が流れることになる。
次に、半導体装置がオン状態からオフ状態となる場合を考える。この場合、ソース端子１００とドレイン端子２００の印加電圧は変化せず、共通ゲート端子３００の印加電圧が共通ソース端子４００の電位を基準に正の電圧から０Ｖ、例えば、１５Ｖから０Ｖに降下する。
まず、第１のノーマリーオフ型トランジスタ１０の第１のゲート１３、及び第２のノーマリーオフ型トランジスタ２０の第２のゲート２３には、共通ソース端子４００の電位を基準に０Ｖが印加される。このため、第１のノーマリーオフ型トランジスタ１０及び第２のノーマリーオフ型トランジスタ２０はオフする。
一方、ノーマリーオン型トランジスタ３０の第３のゲート３３は、０Ｖにクランプされたままである。第１のノーマリーオフ型トランジスタ１０及び第２のノーマリーオフ型トランジスタ２０がオフした後、第３のソース３１の電圧が上昇し、０Ｖにクランプされている第３のゲート３３と第３のソース３１間の電位差が閾値に達した時にノーマリーオン型トランジスタ３０がオフする。よって、ソース端子１００とドレイン端子２００間の電流が遮断される。
本実施形態の半導体装置は、以上のように動作し、ソース端子１００と、ドレイン端子２００と、共通ゲート端子３００を備えるノーマリーオフ型トランジスタとして機能する。
以下、本実施形態の半導体装置の作用及び効果について説明する。本実施形態の半導体装置は、還流電流が流れる際のリカバリー特性が向上し、損失が低減するという効果を備える。
図２は、比較形態の半導体装置の回路図である。比較形態の半導体装置は、ノーマリーオフ型トランジスタ１１０と、ノーマリーオン型トランジスタ１２０がカスコード接続された回路構成である。ノーマリーオフ型トランジスタ１１０と、ノーマリーオン型トランジスタ１２０は、それぞれ、実施形態の第１のノーマリーオフ型トランジスタ１０、及びノーマリーオン型トランジスタ３０と同様のトランジスタである。
比較形態の半導体装置は、ソース端子１００と、ドレイン端子２００と、共通ゲート端子３００を備える。そして、ノーマリーオフ型トランジスタ１１０は、ソース端子１００に接続される第１のソース１１１と、第１のドレイン１１２、共通ゲート端子３００に接続される第１のゲート１１３を有する。また、ノーマリーオン型トランジスタ１２０は、第１のドレイン１１２に接続される第２のソース１２１、ドレイン端子２００に接続される第２のドレイン１２２、ソース端子１００に接続される第２のゲート１２３を有する。
比較形態の半導体装置も、上記構成により、ソース端子１００と、ドレイン端子２００と、共通ゲート端子３００を備えるノーマリーオフ型トランジスタとして機能する。
図２に示す比較形態の半導体装置では、例えば、モータ制御系のインバータ回路のスイッチング素子として用いた際の還流電流が流れる場合、すなわち、いわゆる還流モードとなる場合、ソース端子１００側が相対的に正の電圧、ドレイン端子２００側が相対的に負の電圧となる。この時、ノーマリーオン型トランジスタ１２０はオン状態になる。そして、ノーマリーオフ型トランジスタ１１０のチャネルはオフ状態となるので、還流電流は、ノーマリーオフ型トランジスタ１１０のボディダイオード１１４を、順方向（図中点線矢印Ａの向き）に流れることになる。
ノーマリーオフ型トランジスタ１１０が、例えば、Ｓｉ（シリコン）の縦型ＭＯＳＦＥＴである場合、ボディダイオード１１４はＰＮダイオードとなる。ＰＮダイオードは、少数キャリアによる伝導度変調により順方向電流を流すバイポーラデバイスである。このため、ＰＮダイオードは、一般にリカバリー時間が長くリカバリー特性が劣る。このため、比較形態の半導体装置のリカバリー特性も劣ることになる。よって、例えば、比較形態の半導体装置を、モータ制御系のインバータ回路のスイッチング素子として用いた場合、還流モード時のスイッチング損失が大きくなるという問題がある。
本実施形態では、還流モード時には、ソース端子１００とドレイン端子２００との間のダイオード４０に還流電流が流れる。さらに、第１のノーマリーオフ型トランジスタ１０と逆向きに接続された第２のノーマリーオフ２０の第２のボディダイオード２４が、第１のボディダイオード１４に還流電流が流れることを阻止する。したがって、還流電流が第１のボディダイオード１４に分流することはない。
ダイオード４０は、第１のノーマリーオフ型トランジスタ１０及び第２のノーマリーオフ型トランジスタ２０とは、独立に、インバータ回路の通常動作モード及び還流モードの動作に適した特性を選択することが可能となる。特に、ダイオード４０には、第１のボディダイオード１４よりもリカバリー時間の短いリカバリー特性に優れたダイオードが用いることが可能となる。
したがって、本実施形態によれば、還流電流が流れる際のリカバリー特性の向上した半導体装置が実現される。よって、例えば、本実施形態の半導体装置をモータ制御系のインバータ回路のスイッチング素子として用いた場合、還流モード時のスイッチング損失を抑制することが可能となる。
また、分流が抑制されるため、温度環境等が変化しても、還流モード時の特性が不安定となることを抑制できる。また、分流が抑制されるため、特性に劣る第１のボディダイオード１４に起因する損失も低減できる。
また、第１のノーマリーオフ型トランジスタ１０、第２のノーマリーオフ型トランジスタ２０、及びノーマリーオン型トランジスタ３０が直列接続される経路よりも、ダイオード４０を通る経路の、還流モード時のオン抵抗を低くすることができる。したがって、比較形態に比べ、還流モード時の導通損失も低減することが可能となる。
以上、本実施形態によれば、低損失の半導体装置が実現される。
（第２の実施形態）
本実施形態の半導体装置は、ダイオードがショットキーバリアダイオードであること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図３は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、ダイオード４０が、ショットキーバリアダイオードである。
ショットキーバリアダイオードは、ＰＩＮダイオードやＰＮダイオードに比較して、リカバリー特性に優れる。したがって、本実施形態によれば、更に低損失の半導体装置が実現される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 第１のノーマリーオフ型トランジスタ
１１ 第１のソース
１２ 第１のドレイン
１３ 第１のゲート
１４ 第１のボディダイオード
２０ 第２のノーマリーオフ型トランジスタ
２１ 第２のソース
２２ 第２のドレイン
２３ 第２のゲート
２４ 第２のボディダイオード
３０ ノーマリーオン型トランジスタ
３１ 第３のソース
３２ 第３のドレイン
３３ 第４のゲート
４０ ダイオード
４１ アノード
４２ カソード

Claims (7)

  1. 第１のソース、第１のドレイン、第１のゲート、及び第１のボディダイオードを有する第１のノーマリーオフ型トランジスタと、
    前記第１のソースに接続される第２のソース、第２のドレイン、前記第１のゲートに接続される第２のゲート、及び第２のボディダイオードを有する第２のノーマリーオフ型トランジスタと、
    前記第１のドレインに接続される第３のソース、第３のドレイン、及び前記第２のドレインに接続される第３のゲートを有するノーマリーオン型トランジスタと、
    前記第２のドレインに接続されるアノードと、前記第３のドレインに接続されるカソードを有するダイオードと、
    を備える半導体装置。
  2. 前記第１のゲート及び前記第２のゲートへの印加電圧は、前記第１のソース及び前記第２のソースの電位を基準に印加される請求項１記載の半導体装置。
  3. 前記ノーマリーオン型トランジスタは、ＧａＮ系のＨＥＭＴである請求項１又は請求項２記載の半導体装置。
  4. 前記ダイオードは、前記第１及び第２のボディダイオードよりも短いリカバリー時間を有する請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記ダイオードは、ファーストリカバリーダイオードである請求項１乃至請求項３いずれか一項記載の半導体装置。
  6. 前記ダイオードは、ショットキーバリアダイオードである請求項１乃至請求項３いずれか一項記載の半導体装置。
  7. 前記ダイオードは、ワイドギャップ半導体を用いたダイオードである請求項１乃至請求項６いずれか一項記載の半導体装置。
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