WO2004095454A1 - 再生装置および方法 - Google Patents

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Morihiko Sato
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Sony Corporation
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    • G11B2220/00—Record carriers by type
    • G11B2220/20—Disc-shaped record carriers

Definitions

  • the present invention relates to a reproducing apparatus and method, and is particularly suitable for application to reproduction of a disk-shaped recording medium such as an improved constant angular velocity method.
  • MCAV Modified Constant Angular Velocity
  • CAV constant angular velocity
  • This is a constant angular velocity (CAV) method that emphasizes high-speed access, in which the disk rotation speed is controlled to be constant and the transfer rate for recording and reproduction is set higher as the linear velocity increases.
  • CLV constant linear velocity
  • Japanese Patent No. 3106750 discloses a reproducing apparatus and a reproducing method of a disk-shaped recording medium having zones of different transfer rates such as the MCAV system.
  • the disk-shaped recording medium of the MCAV method has a plurality of zones with different transfer rates, The difference between the outer and outermost transfer rates can be more than three times. For this reason, it is very difficult to reproduce the disk-shaped recording medium of the MCAV system with a single clock reproducing circuit.
  • an apparatus for reproducing a disk-shaped recording medium of the MCAV system having a plurality of heads needs to be equipped with a clock extraction circuit for reproducing each head and corresponding to a different transfer rate. Therefore, in the conventional playback device, if signal processing of a wide range of transfer rates is enabled, there are problems that high performance and expensive components are required, the circuit scale is increased, and the cost is increased. Was.
  • each transfer rate zone is divided into a high transfer rate zone and a low transfer rate zone. It has been proposed to extract the playback signal by each playback head and perform signal processing so that the sum of the transfer rates is always constant. In this case, there is a problem that a control system for managing the sum of the transfer rates for each zone to be constant becomes complicated.
  • an object of the present invention is to provide a clock extraction circuit for reproducing signals obtained simultaneously from a plurality of heads. It is an object of the present invention to provide a reproducing apparatus and a method capable of realizing cost reduction and high speed operation. Disclosure of the invention
  • the invention set forth in claim 1 is directed to a first and a second reading means from a disk-shaped recording medium in which data at a high transfer rate and data at a low transfer rate are recorded.
  • a reproduction apparatus configured to simultaneously obtain a second reproduction signal, a signal arrangement conversion unit configured to arrange the first reproduction signal and the second reproduction signal in a time-division multiplexed manner, Synchronization adjustment information generating means for generating optimum synchronization adjustment information for each reproduction signal from the second reproduction signal, waveform equalization processing for performing waveform equalization processing on the output of the signal arrangement conversion means, and synchronization adjustment information.
  • This is a reproducing apparatus having switching means for switching the characteristics of the waveform equalizing means in response thereto, and a PLL for generating a clock signal according to the synchronization adjustment information.
  • the invention according to claim 6 of the present invention is characterized in that the first and second reproduced signals are read from a disk-shaped recording medium on which high-transfer rate data and low-transfer rate data are recorded by a plurality of reading means.
  • This is a reproduction method in which the step characteristics are switched, the output signal of the waveform equalization step is input to the PLL, and a clock signal is generated according to the synchronization adjustment information.
  • the first reproduced signal and the second reproduced signal are arranged in a time-division multiplexed manner, From the reproduced signal and the second reproduced signal, optimal synchronization adjustment information for each reproduction signal is generated, and the output of the signal arrangement conversion means is subjected to waveform equalization processing, and the characteristics of the waveform equalization are determined according to the synchronization adjustment information.
  • FIG. 1 is a schematic diagram showing an example of a configuration of a reproducing apparatus according to an embodiment of the present invention.
  • 2A and 2B are schematic diagrams showing an example of the operation of the head.
  • 3A to 3D are schematic diagrams illustrating an example of signal arrangement conversion according to an embodiment of the present invention.
  • 4A to 4E are schematic diagrams for explaining synchronization control according to an embodiment of the present invention.
  • FIGS. 5A and 5B are schematic diagrams showing another example of the operation of the head.
  • FIG. 1 shows an example of the configuration of a drive system and a clock extraction circuit of a playback device for a disk-shaped recording medium.
  • Reference numeral 1 denotes a disk-shaped recording medium (hereinafter, referred to as a disk) of the MCAV system which reads recorded reproduction signals from both sides of the disk surface.
  • the disk 1 is driven to rotate by a spindle motor 2.
  • the disc 1 records video signals, audio signals, and the like encoded by the MPEG (Moving Picture Experts Group) 2 system or the like, and has data at a high transfer rate and data at a low transfer rate. I have. Details of these transfer rates will be described later.
  • MPEG Motion Picture Experts Group
  • a ch head 3 plays the surface of disc 1 and 4 plays back the back of disc 1.
  • a ch head 3 and B ch head 4 read high and low transfer rate data.
  • the first reproduced signal read by the Ach head 3 is supplied to the preamplifier 5, and the second reproduced signal read by the Behhead 4 is supplied to the preamplifier 6.
  • the preamplifier 5 amplifies the second reproduced signal read by the Bch head 4.
  • the preamplifier 6 amplifies the first reproduced signal read by the Ach head 3.
  • the output signal of the preamplifier 5 and the output signal of the preamplifier 6 are both supplied to the signal arrangement conversion circuit 9 and the address demodulation unit 7.
  • the address demodulation unit 7 demodulates address data from the output signal of the preamplifier 5 and detects a track shift and a linear velocity.
  • the address demodulator 7 demodulates address data from the output signal of the preamplifier 6 and detects a track shift and a linear velocity.
  • Information on each demodulated address data and each detected track shift and linear velocity is supplied to a reproduction control unit 8 and a microcomputer (hereinafter, referred to as a microcomputer) 10.
  • the reproduction control unit 8 determines the position of the A-ch head 3 and the B-ch head 4 based on the information of each address demodulated by the address demodulation unit 7 and each detected track shift and linear velocity. Performs feedback control and rotation control of spindle motor 2. These pieces of control information are supplied to the microcomputer 10.
  • the signal arrangement conversion circuit 9 arranges and converts output signals from the preamplifiers 5 and 6 on the time axis. Details of this arrangement conversion will be described later.
  • the signal that has undergone the layout conversion by the signal layout conversion circuit 9 is stored in a FIFO (First In First ut 0 ut) buffer.
  • the signal stored in the FIFO buffer is supplied to the signal processor 27 and clock Supplied to outlet 1 1.
  • the microcomputer 10 recognizes the transfer rate based on the arrangement information obtained from the addressless conversion of the signal arrangement conversion circuit 9 and the switching information of the output of the preamplifier, that is, the switching information indicating the evening timing for switching the reproduction output of the two heads. .
  • the microcomputer 10 creates optimal synchronization adjustment information based on the recognized transfer rate and various information supplied from the address demodulation unit 7, the reproduction control unit 8, and the signal arrangement conversion circuit 9.
  • the synchronization adjustment information created by the microcomputer 10 is supplied to the electronic volume 26.
  • the clock extraction unit 11 is an internal signal generation circuit that supports a high transfer rate and a low transfer rate.
  • the output signal from the FIFO buffer of the signal arrangement conversion circuit 9 is first supplied to the waveform equalization circuit of the clock extraction unit 11.
  • the waveform equalization circuit consists of a high-pass filter (hereinafter, referred to as HPF (High Pass Filter)) section 12, an adder 28, an RF amplifier 13, and a low-pass filter (hereinafter, LPF (Low Pass Filter). ) Section 14 and a binary limiter circuit (LIM) 15.
  • HPF High Pass Filter
  • LPF Low Pass Filter
  • the HP F section 12 has an HP F 12a for a high transfer rate and an HP F 12b for a low transfer rate, and can switch between processing by control of the microcomputer 10. . This control is performed based on synchronization adjustment information based on the various information supplied to the microcomputer 10 described above, for example, transfer rate information and switching information of the output of the preamplifier.
  • the output signal of HPF section 12 is supplied to adder 28.
  • the adder 28 adds the output signal from the LPF section 14 to the output signal from the HPF section 12.
  • the output signal of the adder 28 is amplified by the RF amplifier 13 and supplied to the binary limiter circuit 15.
  • the binary limiter circuit 15 converts an analog signal supplied from the RF amplifier 13 into a digital binary signal.
  • Output signal of binary limiter circuit 15 Is supplied to the LPF section 14 and the clock recovery circuit.
  • the LPF unit 14 has an LPF 14 a for a high transfer rate and an LPF 14 b for a low transfer rate, and the control is performed by the microcomputer 10 to switch between the processes. This control is performed based on synchronization adjustment information based on the various information supplied to the microcomputer 10 described above, for example, transfer rate information and switching information of the output of the preamplifier.
  • the output signal of LPF section 14 is returned to adder 28.
  • the clock recovery circuit consists of an edge detection circuit 17, a phase comparator 18, a phase lock detection circuit 19, a charge pump circuit 20, a charge pump filter circuit 21, and a current-to-voltage converter (hereinafter referred to as VZ I converter 22) Internal clock signal generator (hereinafter referred to as VC ⁇ (Voltage Controlled Oscillator) as appropriate) 23, Timing adjustment circuit 24 and RF buffer 25.
  • PLL is constituted by VC ⁇ 23, phase comparator 18, charge pump circuit 20 and charge pump filter circuit 21.
  • the signal supplied from the binary limiter circuit 15 to the clock recovery circuit is first supplied to the edge detection circuit 17.
  • the edge detection circuit 17 raises the digit signal supplied from the binary limiter circuit 15 in synchronization with each of the rising edge and the falling edge, and uses the pulse width of the VCO 23 output pulse. It is converted to a pulse time width of about 1 to 4 with a certain time width T The conversion of the pulse time width is determined by predetermined characteristics of the VCO 23 and a control signal a from the electronic polyme 26 described later.
  • An edge detection pulse which is an output signal of the edge detection circuit 17 is supplied to the phase comparator 18.
  • the phase comparator 18 compares the phase of the edge detection pulse from the edge detection circuit 17 with the output signal d of the VCO 23, and generates a comparison output having a pulse width corresponding to the phase difference.
  • the comparison output of the phase comparator 18 is supplied to a phase lock detection circuit 19 described later.
  • the comparison output of the phase comparator 18 is supplied to the charge pump circuit 20.
  • the charge pump circuit 20 converts a phase difference time signal, which is a comparison output of the phase comparator 2, into a current value.
  • the output signal of the charge pump circuit 20 is supplied to the charge pump filter 21.
  • the charge pump filter 21 determines a time constant for transmission to the VC023 by, for example, a resistor and a capacitor C. That is, the charge pump filter 21 generates a control voltage to be supplied to the VCO 23 via the VZI converter 22.
  • the current-converted output signal of the charge pump filter 21 is transmitted to the current-voltage conversion circuit 22.
  • the I-converter 22 converts a current signal input from the charge pump filter 21 into a voltage signal.
  • the output voltage of the V / I comparator 22 is supplied to the control terminal of the VCO 23 as a control voltage.
  • the VCQ 23 generates a signal having a frequency corresponding to the output voltage of the V / I converter 22 based on a control signal b of the electronic volume 26 described later and an output signal c of the phase lock detection circuit 19.
  • the signal generated by VC ⁇ 23 is fed back to phase comparator 18.
  • the signal is output to the timing adjustment circuit 24.
  • the output frequency from VC023 may be supplied to the phase comparator 18 and the timing matching circuit 24 after being divided by a divider (not shown).
  • the timing matching circuit 24 varies the phase of the signal supplied from the VCO 23.
  • the output signal of the timing matching circuit 24 is stored in the RF buffer 25.
  • the RF buffer 25 supplies the stored signal to the signal processing unit 27.
  • the signal processing unit 27 performs various signal processing on the output signal supplied from the signal arrangement conversion circuit 9. At that time, the output signal from the RF buffer 25 is used as a clock signal.
  • the phase lock detection circuit 19 determines phase lock according to the comparison output input from the phase comparator 18.
  • the output signal c as a result of the determination by the phase lock detection circuit 19 is supplied to the VCO 23.
  • the electronic volume 26 generates the control signals a and b corresponding to each transfer rate based on the synchronization adjustment information supplied from the microcomputer 10, for example, the head switching information and the linear velocity information. ⁇ Perform optimization of 23.
  • FIG. 2A is the front side of the disk 1 and FIG. 2B is the back side of the disk 1.
  • the Ach head 3 accesses the surface of the disk 1 from the outer circumference to the inner circumference.
  • the Bch head 4 accesses the track from the inner circumference to the outer circumference.
  • the disc 1 has a plurality of zones.
  • the surface of the disk 1 has first to fourth zones in order from the outside to the inside, and on the back surface, from the outside to the inside, It has zone 5 to zone 8 in order.
  • the zones shown in Figs. 2A and 2B are simply divided into four on one side for simplicity of explanation, but the configuration of the zones is not limited to this. Absent.
  • the disc 1 is a disc-shaped recording medium of the MCAV system, and data is recorded so that the information line density becomes almost constant. Therefore, when this is reproduced at a constant angular velocity, the transfer rate of the signal becomes higher toward the outer periphery and becomes lower toward the inner periphery.
  • the transfer rate is divided into a high transfer rate and a low transfer rate at a predetermined position on the disk 1.
  • the first zone, the second zone, the fifth zone, and the sixth zone on the outer peripheral side have a high transfer rate
  • the third zone, the third zone on the inner peripheral side have a high transfer rate.
  • Zone 4, zone 7, and zone 8 have low transfer rates. That is, the data recorded in Zone 1, Zone 2, Zone 5 and Zone 6 are considered to be high transfer rate data, and are recorded in Zone 3, Zone 4, Zone 7 and Zone 5. Data recorded in 8 zones is considered to be a low transfer rate overnight.
  • the playback device accesses the two heads on the front and back sides in the radial direction of the disc in opposite directions, and the sum of the transfer rates is reduced. It can be controlled to be almost constant.
  • the A-ch head 3 on the front surface is traced from the disk outer periphery to the inner peripheral side
  • the B-ch head 4 on the back surface is traced from the inner peripheral surface of the disk to the outer peripheral side.
  • FIGS. 3A-D show an example of two signal arrangements.
  • FIG. 3A shows the head switching timing
  • FIG. 3B shows the read signal of the Ach head
  • FIG. 3C shows the read signal of the Bch head
  • FIG. 3D shows the arrangement. This is the converted signal.
  • the signal B—ad 1 0 0, read by the B ch head 4 shown in FIG. B-ad101, ... are time-division multiplexed as shown in Fig. D.
  • Data units such as A-ad 0 and B-ad 100 0 that are time-division multiplexed are, for example, MPEG 2 program stream packets.
  • Each of the arranged signals is input to the clock extracting unit 11, and based on the synchronization adjustment information such as the transfer rate information and the switching information, the microcomputer 10 causes the HPF unit 12 and the HPF unit 12 and the waveform equivalent circuit in the clock extracting unit 11 to Switch LPF section 14 to convert to optimal binary signal.
  • FIG. 4A shows the multiplexed reproduced signal read by the Ach head 3 and the Bch head 4 as described above.
  • FIG. 4B shows the switching signal.
  • the electronic volume 26 sets the control signal a based on the above-described synchronization adjustment information, for example, two pieces of information of the transfer rate information and the switching information.
  • Figure 4D shows the waveform of the multiplexed playback data.
  • the edge detection circuit 23 determines the pulse width of the output signal from the limiter 15 based on the control signal a supplied from the electronic volume 26 as shown in FIG. Automatically set to about 1/4 of. Further, VC023 changes the frequency of the output clock signal based on the control signal b supplied from the electronic volume 26, as shown by the dashed line in FIG. It is changed so that it falls within the pulse width. As described above, by automatically controlling the relationship between these binary pulse widths and the VC ⁇ 26 clock signal in accordance with the change in the transfer rate, phase synchronization corresponding to a wide range of transfer rates can be achieved. Is
  • FIG. 4C shows the phase lock detection signal.
  • the output signal of the phase detection lock detection circuit 19 changes to a low level, as shown in FIG. 4C, in addition to the above-described two pieces of information of the synchronization adjustment information, for example, the transfer rate information and the switching information.
  • the instantaneous change of the pulse width in the edge detection circuit 23 by the control signal “a” and the frequency change of VC 0 23 by the control signal “b” instantaneously perform high-speed phase synchronization.
  • the clock signal thus optimally phase-synchronized is transmitted to a signal processing unit 27 of a signal processing system such as a running system and a demodulation unit subsequent to the clock extraction unit 11 to form a disk recording / reproducing apparatus.
  • the trace trace of the head shown in Fig. 5A includes both A ch head 3 and B ch head 4 from the outer circumference to the inner circumference of the front and back surfaces of the disk, that is, from the zone with the higher transfer rate to the lower one. Traced to the zone.
  • the trace pattern of the head shown in Fig. 5B shows that both the A-ch head 3 and the B-ch head 4 move from the inner circumference to the outer circumference on the front and back surfaces of the disk, that is, from the lower to the higher zone of the transfer rate. Is being traced.
  • each head traces from the address data detected by the address demodulation unit 7. Access the track.
  • the clock is extracted in the same manner as described above, and the synchronous clock signal output as a result is transmitted to the subsequent signal processing unit 27 to form a disk recording / reproducing apparatus.
  • two heads, the Ach head 3 and the Bch head 4 are read from the MCAV disc-shaped recording medium.
  • the readout signals are read out simultaneously at the same time, and the two readout readout signals are multiplexed in a time series by the signal arrangement conversion circuit 9 and are arranged and converted.
  • the switching of the HPF section 12 and LPF section 14 and the edge detector 17 Since the microcomputer 10 controls the output of the electronic volume 26 so that the output of 23 is optimal, the clock extracting unit 11 can be configured by one system. This simplifies the circuit system, reduces the circuit scale, and realizes a very effective disc recording / reproducing device in terms of cost.
  • the transfer rate information obtained from the head switching information and the linear velocity, and the adjustment parameters in the clock extraction unit 11 based on the information are used. By performing optimal control, it is possible to easily extract a good clock signal.
  • Phase synchronization is possible even when freely accessed regardless of the sum of the transfer rates, and there is a significant merit to the speeding up of track control related to the servo system and the access speed at random access.
  • a certain disk recording / reproducing device can be realized.
  • the clock recovery circuit automatically controls and optimizes the pulse width of the edge detection circuit 17 and the output frequency of the VCO 23, so that phase synchronization and phase Synchronization can be maintained, and the ease and stability of track control related to the support system and the high-speed access during random access are dramatically improved.
  • the disc 1 is a disc-shaped recording medium of the MCAV format, and the disc 1 is configured to have the head on the front side and the back side.
  • the present invention is not limited to this. As long as it is a configuration for reading, a configuration having a head only on one side may be used.
  • the disc 1 is not limited to the MCAV format, and can be applied to various disc-shaped recording media such as an optical disc, a magneto-optical disc, and a magnetic disc.
  • the transfer rate is set to two, that is, a low transfer rate and a high transfer rate.
  • the transfer rate can be further subdivided to correspond to three or more different transfer rates.
  • the data of each head is alternately multiplexed in bucket units, but the reproduction from each head is performed. If the signals are multiplexed into one, other multiplexing configurations and data units may be used.
  • the first and second reproduced signals simultaneously read from a disk-shaped recording medium by a plurality of reading means are optimized for each of the reproduced signals.
  • Time-division multiplexing of the reproduced signals processing the time-division multiplexed reproduced signals by switching the waveform equalization characteristics according to the respective synchronization adjustment information, and generating the synchronization adjustment information.
  • a single clock extraction circuit can be used, and a clock signal corresponding to the reproduction signal of a wide range of transfer rates can be generated without redundant circuit. It can be carried out. Therefore, it is possible to generate a quick signal corresponding to a reproduced signal having a wide range of transfer rates at high speed and at low cost.

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Abstract

Ａｃｈヘッド３とＢｃｈヘッド４から同時に得られる再生信号を信号配置変換回路９で時分割多重化して配置する。ヘッドの切り替え情報などによる同期調整情報に基づき、波形等化回路１６のＨＰＦ部１２およびＬＰＦ部１４を最適に切り替える。また、同期調整情報に基づき、エッジ検出回路のエッジ検出パルス幅およびＶＣＯ２３の出力周波数を制御する。ＶＣＯ２３の出力周波数を再生信号のクロック信号として、後段の信号処理部２７で用いる。

Description

明 細 書 再生装置および方法 技術分野
この発明は、 再生装置および方法に関し、 特に、 改良型一定角速度方 式等のディスク状記録媒体の再生に適用して好適なものである。
背景技術
ディスク状記録媒体の記録再生方式として、 改良型一定角速度 （以下、 MCAV (Modified Constant Angular Velocity) と称する） 方式があ る。 これは、 ディスクの回転数を一定に制御し、 線速度が大きくなる外 周ほど記録及ぴ再生の転送レートを大きく設定する高速アクセス性を重 視した一定角速度 （CAV ； Constant Angular Velocity) 方式と、 一 定の記録及び再生の転送レートと高記録密度とを両立することに重点を 置いた一定線速度 （CLV ； Constant Liner Velocity) 方式を両立し た方式である。
特許第 3 1 06 7 5 0号明細書には、 MC AV方式などの異なる転送 レートのゾーンを有するディスク状記録媒体の再生装置および再生方法 について開示されている。
しかしながら、 MCAV方式のディスク状記録媒体の再生には、 以下 のような問題点がある。 ディスク状記録媒体にヘッドを追従させ、 再生 信号を読み取るためには、 再生信号の特性を補正する波形等化回路と、 ビット同期を得るためのクロック再生回路、 例えば P L L (Phase Lock ed Loop) などが必要とされる。 しかしながら、 MCAV方式のデイス ク状記録媒体は、 転送レートが異なる複数のゾーンを有しており、 最内 周と最外周の転送レートの差が 3倍以上に達することがある。 この為、 M C A V方式のディスク状記録媒体の再生を単一のクロック再生回路で 行うのは非常に困難である。
また、 複数のへッドを有する M C A V方式のディスク状記録媒体の再 生装置は、 各々のヘッドが再生する、 異なる転送レートに対応したクロ ック抽出回路を装備する必要がある。 その為、 従来の再生装置では、 広 範囲の転送レートの信号処理を可能にすると、 高性能、 高額の部品が必 要であったり、 回路規模が増大したり、 コストアップに繋がるといった 問題があった。
また、 複数のヘッドを用いる M C A V方式のディスク状記録媒体の再 生では、 異なる転送レートゾーンをアクセスする為、 各々のヘッドから 得られる再生信号に最適化を施す為に、 複数のクロック抽出回路から適 切な方を選択して処理を行う場合がある。 この場合、 各クロック抽出回 路へのアクセス時間と処理の切り替え時間を要することから、 再生動作 が安定領域に到達するまでの処理時間が長くなるという問題がある。 また、 複数のへッドを用いる M C A V方式のディスク状記録媒体の再 生において、 広範囲の転送レートの再生を可能とするため、 各転送レー トゾーンを高転送レートゾーンと低転送レートゾーンの 2つに分割し、 各再生へッドによる再生信号の抽出を、 転送レートの和が常に一定にな るように信号処理を行うことが提案されている。 この場合、 各ゾーンに 対して転送レートの和を一定とするための管理を行う制御システムが複 雑になるという問題がある。
これらの問題は、 将来予測される次世代高密度記録のディスク状記録 媒体における信号処理時間、 アクセス時間の短縮を妨げることになる。
したがって、 上述した問題を解決するために、 この発明の目的は、 複 数のへッドから同時に得られる再生信号のクロック抽出回路の規模の合 理化と低コスト化および高速化を図ることができる再生装置および方法 を提供することにある。 発明の開示
上記目的を達成するために、 請求の範囲第 1項の発明は、 高転送レー トのデ一夕と低転送レートのデータとが記録されたディスク状記録媒体 から複数の読み取り手段によって第 1および第 2の再生信号を同時に得 るようにした再生装置であって、 第 1の再生信号と第 2の再生信号とを 時分割多重化して配置する信号配置変換手段と、 第 1の再生信号と第 2 の再生信号からそれぞれの再生信号に最適な同期調整情報を生成する同 期調整情報生成手段と、 信号配置変換手段の出力に波形等化処理を施す 波形等化手段と、 同期調整情報に応じて波形等化手段の特性を切り替え る切り替え手段と、 同期調整情報に応じたクロック信号を発生する P L Lとを有する再生装置である。
また、 この発明の請求の範囲第 6項の発明は、 高転送レートのデータ と低転送レー卜のデータとが記録されたディスク状記録媒体から複数の 読み取り手段によって第 1および第 2の再生信号を同時に得るようにし た再生方法であって、 第 1の再生信号と第 2の再生信号とを多重化して 配置する信号配置変換のステップと、 第 1の再生信号と第 2の再生信号 からそれぞれの再生信号に最適な同期調整情報を生成する同期調整情報 生成のステップと、 信号配置変換手段の出力に波形等化処理を施す波形 等化のステップと、 同期調整情報に応じて波形等化のステップの特性を 切り替え、 波形等化のステップの出力信号を P L Lに入力し、 同期調整 情報に応じたクロック信号を発生させる再生方法である。
上述のように構成されたこの発明による再生装置および方法によれば、 第 1の再生信号と第 2の再生信号とを時分割多重化して配置し、 第 1の 再生信号と第 2の再生信号からそれぞれの再生信号に最適な同期調整情 報を生成し、 信号配置変換手段の出力に波形等化処理を施し、 同期調整 情報に応じて波形等化の特性を切り替え、 同期調整情報に応じたクロッ ク信号を P L Lで発生させることにより、 広範囲な転送レートに速く対 応でき、 且つ単一系統のクロック再生回路で構成することができる。 図面の簡単な説明
第 1図は、 この発明の一実施形態による再生装置の構成の一例を示す 略線図である。 第 2図 A， Bは、 ヘッドの動作の一例を示す略線図であ る。 第 3図 A〜Dは、 この発明の一実施形態による信号の配置変換の一 例を示す略線図である。 第 4図 A〜Eは、 この発明の一実施形態による 同期制御を説明するための略線図である。 第 5図 A， Bは、 ヘッドの動 作の他の例を示す略線図である。 発明を実施するための最良の形態
以下、 この発明の一実施形態による再生装置について説明する。 第 1 図は、 ディスク状記録媒体の再生装置の駆動系及びクロック抽出回路の 構成の一例である。
参照符号 1は、 記録されている再生信号をディスク面の表と裏の両側 から読み取る M C A V方式のディスク状記録媒体 （以下、 ディスクと称 する） である。 ディスク 1は、 スピンドルモー夕 2によって回転駆動さ れる。 ディスク 1には、 M P E G (Moving P i c ture Exper t s Group) 2 方式などで符号化されたビデオ信号、 オーディォ信号などが記録されて おり、 高転送レートのデータと低転送レートのデータを有している。 こ れら転送レートの詳細については後述する。
A c hヘッド 3は、 ディスク 1の表面を再生し、 同時に B e hヘッド 4は、 ディスク 1の裏面を再生する。 A c hヘッド 3および B c hへッ ド 4は、 高転送レートと低転送レートのデータを読み取る。 A c hへッ ド 3で読み取られた第 1の再生信号は、 プリアンプ 5へ供給され、 B e hへッド 4で読み取られた第 2の再生信号は、 プリアンプ 6へ供給され る。
プリアンプ 5は、 B c hへッド 4で読み取った第 2の再生信号を増幅 する。 プリアンプ 6は、 A c hヘッド 3で読み取った第 1の再生信号を 増幅する。 プリアンプ 5の出力信号およびプリアンプ 6の出力信号は、 共に信号配置変換回路 9とアドレス復調部 7に供給される。
アドレス復調部 7は、 プリアンプ 5の出力信号からアドレスデータを 復調し、 トラックズレおよび線速度の検出を行う。 また、 アドレス復調 部 7は、 プリアンプ 6の出力信号からアドレスデータを復調し、 トラッ クズレおよび線速度の検出を行う。 復調されたそれぞれのアドレスデー 夕、 検出されたそれぞれのトラックズレおよび線速度の情報は、 再生制 御部 8およびマイクロコンピュータ （以下、 マイコンと称する） 1 0へ 供給される。
再生制御部 8は、 ァドレス復調部 7で復調されたそれぞれのァドレス デ一夕、 検出されたそれぞれのトラックズレおよび線速度の情報に基づ き、 A c hヘッド 3及び B c hヘッド 4の位置のフイードバック制御と スピンドルモータ 2の回転制御を行う。 これら制御情報は、 マイコン 1 0に供給される。
信号配置変換回路 9は、 プリアンプ 5およびプリアンプ 6からの出力 信号を時間軸上で配置変換する。 この配置変換の詳細は後述する。 信号 配置変換回路 9で配置変換された信号は、 F I F O (F i r s t In F i rs t 0 u t) バッファに格納される。 F I F Oバッファに格納されている信号は、 マイコン 1 0の制御に基づき、 後段の信号処理部 2 7およびクロック抽 出部 1 1に供給される。
マイコン 1 0は、 信号配置変換回路 9のァドレスデ一夕から得られる 配置情報とプリアンプの出力の切り替え情報、 すなわち 2つのへッドの 再生出力を切り替える夕イミングを示す切り替え情報により転送レート を認識する。 マイコン 1 0は、 認識された転送レートおよびアドレス復 調部 7、 再生制御部 8、 信号配置変換回路 9から供給される各種情報に 基づき、 最適な同期調整情報を作成する。 マイコン 1 0において作成さ れた同期調整情報は、 電子ポリューム 2 6に供給される。
クロック抽出部 1 1は、 高転送レートと低転送レートに対応した内部 信号発生回路である。 以下、 クロック抽出部 1 1の内部構成の一例につ いて説明する。 信号配置変換回路 9の F I FOバッファからの出力信号 は、 まず、 クロック抽出部 1 1の波形等化回路に供給される。 波形等化 回路は、 高域通過フィル夕 （以下、 HP F (High Pass Filter) と称す る） 部 1 2、 加算器 28、 RFアンプ 1 3、 低域通過フィルタ （以下、 L P F (Low Pass Filter) と称する） 部 1 4、 2値リミッタ回路 （L I M) 1 5により構成される。
HP F部 1 2は、 高転送レ一ト用の HP F 1 2 aと低転送レート用の HP F 1 2 bとを有し、 マイコン 1 0の制御により、 どちらで処理する かが切り替えられる。 この制御は、 上述したマイコン 1 0に供給される 各種情報を基にした同期調整情報、 例えば転送レート情報とプリアンプ の出力の切り替え情報に基づき行われる。 HP F部 1 2の出力信号は、 加算器 2 8へ供給される。 加算器 2 8は、 HP F部 1 2からの出力信号 に L P F部 1 4からの出力信号を加える。 加算器 28の出力信号は、 R Fアンプ 1 3で増幅され、 2値リミッタ回路 1 5へ供給される。
2値リミッタ回路 1 5は、 RFアンプ 1 3から供給されるアナログ信 号をディジタル 2値信号に変換する。 2値リミッ夕回路 1 5の出力信号 は、 L P F部 14およびクロック再生回路に供給される。 L P F部 14 は、 高転送レート用の L P F 14 aと低転送レート用の L P F 14 bと を有し、 マイコン 1 0の制御により、 どちらで処理するかが切り替えら れる。 この制御は、 上述したマイコン 1 0に供給される各種情報を基に した同期調整情報、 例えば転送レート情報とプリアンプの出力の切り替 え情報に基づき行われる。 L P F部 1 4の出力信号は、 加算器 2 8に帰 還される。
クロック再生回路は、 エッジ検出回路 1 7、 位相比較器 1 8、 位相口 ック検出回路 1 9、 チャージポンプ回路 2 0、 チャージポンプフィルタ 回路 2 1、 電流電圧変換回路 （以下、 適宜 VZ Iコンバータと称する） 2 2、 内部クロック信号発生器 （以下、 適宜 VC〇 (Voltage Controll ed Oscillator；電圧制御発振器） と称する） 2 3、 タイミング合わせ 回路 24および RFバッファ 2 5で構成される。 VC〇 2 3、 位相比較 器 1 8、 チヤ一ジポンプ回路 20およびチャージポンプフィルタ回路 2 1により P L Lを構成している。
2値リミッタ回路 1 5からクロック再生回路に供給された信号は、 ま ず、 エッジ検出回路 1 7に供給される。 エッジ検出回路 1 7は、 2値リ ミッタ回路 1 5から供給されたディジ夕ル信号を、 立ち上がりエッジと 立ち下りエッジのそれぞれと同期して立ち上げ、 VCO 2 3の出力パル スのパルス幅である時間幅 Tの約 1ノ4のパルス時間幅に変換する。 な お、 このパルス時間幅の変換は、 VCO 2 3の所定の特性と、 後述する 電子ポリユーム 2 6からの制御信号 aによって決定される。
エッジ検出回路 1 7の出力信号であるエッジ検出パルスは、 位相比較 器 1 8へ供給される。 位相比較器 1 8は、 エッジ検出回路 1 7からのェ ッジ検出パルスと VCO 2 3の出力信号 dとの位相比較を行い、 位相差 に応じたパルス幅の比較出力を発生する。 位相比較器 1 8の比較出力は、 後述する位相ロック検出回路 1 9へ供 給される。 また、 位相比較器 1 8の比較出力は、 チャージポンプ回路 2 0に供給される。 チヤ一ジポンプ回路 2 0は、 位相比較器 2の比較出力 である位相差時間信号を電流値へ変換する。
チャージポンプ回路 2 0の出力信号は、 チャージポンプフィルタ 2 1 へ供給される。 チャージポンプフィル夕 2 1は、 VC O 2 3に伝達する ときの時定数を例えば抵抗とコンデンサ Cとによって決定する。 すなわ ち、 チヤ一ジポンプフィル夕 2 1は、 VZ Iコンバータ 2 2を介して V CO 2 3に供給する制御電圧を生成する。
電流変換されたチャージポンプフィルタ 2 1の出力信号は、 電流電圧 変換回路 22へ伝送される。 Iコンバータ 2 2は、 チヤ一ジポンプ フィルタ 2 1から入力される電流信号を電圧信号に変換する。
V/ Iコンパ一夕 22の出力電圧は、 VCO 2 3の制御端子に制御電 圧として供給される。 VCQ 2 3は、 後述する電子ボリューム 2 6の制 御信号 bおよび位相ロック検出回路 1 9の出力信号 cに基づき、 V/ I コンバータ 2 2の出力電圧に応じた周波数の信号を発生する。
VC〇 23で発生した信号は、 位相比較器 1 8に帰還される。 また、 その信号は、 タイミング合わせ回路 24へ出力される。 なお、 VC02 3からの出力周波数は、 図示しない分周器で分周してから位相比較器 1 8、 タイミング合わせ回路 24へ供給してもよい。
タイミング合わせ回路 24は、 VCO 23から供給される信号の位相 を可変させる。 タイミング合わせ回路 24の出力信号は、 RFバッファ 2 5に格納される。 RFバッファ 2 5は、 格納している信号を信号処理 部 2 7に供給する。 信号処理部 2 7は、 信号配置変換回路 9から供給さ れる出力信号に対して各種信号処理を施す。 その際、 RFバッファ 2 5 からの出力信号がクロック信号として使用される。 位相ロック検出回路 1 9は、 位相比較器 1 8から入力される比較出力 に応じた位相ロックの判別を行う。 位相ロック検出回路 1 9の判別結果 の出力信号 cは、 V C O 2 3へ供給される。
電子ボリューム 2 6は、 マイコン 1 0から供給される同期調整情報 例えばヘッド切り替え情報と線速度情報に基づき、 各転送レートに対応 して制御信号 a , bを生成し、 エッジ検出回路 1 7と V C〇 2 3の最適 化を行う。
ここで、 上述した信号配置変換回路 9における配置変換の詳細につい て説明する。 まず、 ディスク状記録媒体とゾーンおよびヘッドのァクセ スと転送レートの一例の関係について第 2図 Aおよび第 2図 Bを参照し て説明する。
第 2図 Aは、 ディスク 1の表面側であり、 第 2図 Bは、 ディスク 1の 裏面側である。 ディスク 1の表面は、 第 2図 Aの矢印に示すように、 A c hへッド 3が外周から内周方向に向かってトラックをアクセスする。 ディスク 1の裏面は、 B c hヘッド 4が内周から外周側に向かってトラ ックをアクセスする。
ディスク 1は、 複数のゾーンを有する。 第 2図 Aおよび第 2図 Bに示 す例では、 ディスク 1の表面に、 外側から内側に向かって、 第 1ゾーン 〜第 4ゾーンを順に有し、 裏面に、 外側から内側に向かって、 第 5ゾ一 ン〜第 8ゾーンを順に有する。 なお、 第 2図 Aおよび第 2図 Bに示すゾ ーンは、 説明の簡略化のため、 単純に片面を 4つに区切っているが、 ゾ ーンの構成は、 これに限ったものではない。
ディスク 1は、 M C A V方式のディスク状記録媒体であり、 情報線密 度がほぼ一定になるようにデータが記録されている。 したがって、 これ を一定角速度で再生すると外周ほど信号の転送レートが高くなり、 内周 ほど転送レートが低くなる。 この一実施形態による再生装置では、 転送レートをディスク 1の所定 の位置で高転送レートと低転送レートの 2つに分けている。 例えば、 第 2図 Aおよび第 2図 Bに示す例では、 外周側の第 1ゾーン、 第 2ゾーン、 第 5ゾーン、 第 6ゾーンが高転送レートとされ、 内周側の第 3ゾーン、 第 4ゾーン、 第 7ゾーン、 第 8ゾーンが低転送レートとされる。 すなわ ち、 第 1ゾーン、 第 2ゾーン、 第 5ゾーン、 第 6ゾーンに記録されてい るデ一夕は、 高転送レートのデータとされ、 第 3ゾーン、 第 4ゾーン、 第 7ゾーン、 第 8ゾーンに記録されているデータは、 低転送レートのデ 一夕とされる。
この一実施形態による再生装置は、 第 2図 Aおよび第 2図 Bに示すよ うに、 表裏の 2つのへッドをディスク半径方向にそれぞれ逆向きにァク セスし、 転送レー卜の和がほぼ一定となるように制御することが可能で ある。 なお、 第 2図 Aおよび第 2図 Bでは、 表面の A c hヘッド 3をデ イスク外周から内周側にトレースし、 裏面の B c hヘッド 4をディスク 内周から外周側にトレースしているが、 反対にトレースしてもよい。 上述した一実施形態による再生装置では、 このような再生トレースパ ターンに基づき再生制御部 8が所望のァドレスを指定すると、 ァドレス 復調部 7で検出されたァドレスデータから、 常に転送レートの和が一定 になるように A c hへッド 3および B c hヘッド 4の各へッドがトレー スするトラックをアクセスする。
そして、 各へッドがそれぞれアクセスした第 1および第 2の再生信号 を信号配置変換回路 9によってペアに配置する。 第 3図 A〜Dは、 2つ の信号配列の一例を示す。 第 3図 Aは、 ヘッドの切り替えタイミングで あり、 第 3図 Bは、 A c hヘッドの読み取り信号であり、 第 3図 Cは、 B c hヘッドの読み取り信号であり、 第 3図 Dは、 配置変換後の信号で ある。 第 3図 Bに示す A c hヘッド 3で読み取られた信号 A— a d 0 , A— a d 1 , …と、 第 3図 Cに示す B c hヘッド 4で読み取られた信号 B— a d 1 0 0 , B - a d 1 0 1 , …とを、 第 3図 Dに示すように時分割多 重化する。 時分割多重化される A— a d 0 , B— a d 1 0 0などのデ一 タ単位は、 例えば M P E G 2のプログラムストリームのパケットである。 配列された各信号はクロック抽出部 1 1に入力され、 転送レート情報、 切り替え情報などの同期調整情報に基づき、 マイコン 1 0がクロック抽 出部 1 1内の波形等価回路の H P F部 1 2および L P F部 1 4を切り替 え、 最適な 2値信号に変換する。
次に、 第 4図 A〜Eを参照して上述したクロック再生回路における同 期制御の詳細について説明する。 第 4図 Aは、 A c hヘッド 3および B c hへッド 4により読み取られた上述したように多重化された再生信号 である。 第 4図 Bは、 切り替え信号を示す。 電子ボリューム 2 6は、 上 述した同期調整情報、 例えば転送レート情報と切り替え情報の 2つの情 報に基づき制御信号 aを設定する。 第 4図 Dは、 多重化された再生デー 夕の波形である。
エッジ検出回路 2 3は、 電子ボリューム 2 6から供給される制御信号 aに基づき、 リミッタ 1 5からの出力信号のパルス幅を、 第 4図 Eに示 すように、 V C 0 2 3のクロック周期の約 1 / 4に自動で設定する。 ま た、 V C 0 2 3は、 電子ポリューム 2 6から供給される制御信号 bに基 づき、 出力するクロック信号の周波数を第 4図 Eの波線に示すように、 立ち上がりエッジが 1 / 4周期のパルス幅内に入るように変化させる。 以上のように、 これらの 2値のパルス幅と V C〇 2 6のクロック信号 との関係を転送レートの変化に追従して自動的に制御することで広範囲 な転送レートに対応した位相同期が行われる。
第 4図 Cは、 位相ロック検出信号である。 ヘッドの切り替わりなどに より転送レートが急激に変化する部分については、 瞬時に位相ロックさ せる必要がある。 この為、 上述した同期調整情報、 例えば転送レート情 報と切り替え情報の 2つの情報に加え、 第 4図 Cに示すように、 位相検 ロック検出回路 1 9の出力信号がローレベルに変化したときに瞬時に制 御信号 aによるエッジ検出回路 2 3内のパルス幅の成形変化と制御信号 bよる V C 0 2 3の周波数変化を行うことにより高速な位相同期が行わ れる。
このように最適に位相同期されたクロック信号が、 クロック抽出部 1 1の後段の走行系や復調などの信号処理系の信号処理部 2 7に伝送され ディスク記録再生装置を形成する。
次に、 ディスク 1の表裏の転送レートの和が一定とはならないディス ク 1の再生方法ついて、 第 5図 Aおよび第 5図 Bを参照して説明する。 第 5図 Aに示すへッドのトレースパ夕一ンは、 A c hヘッド 3および B c hヘッド 4をともに、 ディスク表裏面の外周から内周側、 すなわち転 送レートの高い方のゾーンから低い方のゾーンへとトレースしている。 第 5図 Bに示すへッドのトレースパターンは、 A c hヘッド 3および B c hヘッド 4をともに、 ディスク表裏面の内周から外周側、 すなわち転 送レー卜の低い方から高い方のゾーンへとトレースしている。
第 5図 Aおよび第 5図 Bに示す再生トレースパターンに基づき、 再生 制御装置 8に目的のアドレスを指定すると、 アドレス復調部 7で検出さ れたァドレスデータから各へッドがトレ一スするトラックをアクセスす る。 この後の信号処理の流れについては、 上述の説明と同様にクロック の抽出が行なわれ、 その結果出力される同期クロック信号が後段の信号 処理部 2 7に伝送されディスク記録再生装置を形成する。
以上説明したように、 この一実施形態によれば、 M C A V方式のディ スク状記録媒体から、 A c hヘッド 3と B c hヘッド 4との 2つのへッ ドで同時に再生信号を読み取り、 読み取った 2つの再生信号を信号配置 変換回路 9で時系列に多重化して配置変換し、 H P F部 1 2、 L P F部 1 4の切り替えおよびエッジ検出器 1 7、 V C O 2 3の出力が最適とな るよう電子ボリューム 2 6の出力をマイコン 1 0が制御していることに より、 クロック抽出部 1 1を 1系統で構成することができる。 それによ り、 回路システムが簡単になると共に回路規模が縮小されコスト的にも 非常に効果的なディスク記録再生装置が実現できる。
また、 大幅に異なる転送レートの再生信号の信号処理でも、 ヘッドの 切り替え情報および線速度から得られる転送レート情報、 これらの情報 を基にしたクロック抽出部 1 1内の各調整パラメ一夕に基づき最適に制 御することにより、 良好なクロック信号の抽出を容易に行うことができ る。
また、 転送レート情報、 切り替え情報などの同期調整情報に加え、 位 相ロック検出回路 1 9の出力情報によってクロック抽出部 1 1を制御す ることにより、 各ヘッドのトレ一スゾーンに無関係に、 すなわち転送レ ートの和に関係なく自由にアクセスしても位相同期が可能になり、 サー ポ系に関係するトラック制御の追従性の高速化やランダムアクセス時の アクセス速度に対して非常にメリットがあるディスク記録再生装置が実 現できる。
また、 クロック再生回路でエッジ検出回路 1 7のパルス幅や V C O 2 3の出力周波数の自動制御と最適化処理を行っていることで、 瞬時の転 送レートの変化に追従して位相同期と位相同期の保持が可能となり、 サ ーポ系に関係するトラック制御の容易性と安定性、 そしてランダムァク セス時の高速アクセス性が飛躍的に向上する。
この発明は、 上述したこの発明の一実施形態に限定されるものでは無 く、 この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能であ る。 例えば、 上述した一実施形態では、 ディスク 1を M C A V形式のデ イスク状記録媒体とし、 ディスク 1の表側と裏側にへッドを有する構成 としたが、 これに限らず、 複数ヘッドから再生信号を読み取る構成であ れば、 片面側のみにヘッドを有する構成であってもよい。 ディスク 1と しては、 M C A V形式に限らず、 さらに、 光ディスク、 光磁気ディスク、 磁気ディスクなど様々なディスク状記録媒体に適用が可能である。
また、 転送レートを低転送レ一トと高転送レートの 2つとしたが、 さ らに細分化し、 3つ以上の異なる転送レートに対応させることも可能で ある。
また、 第 3図 A〜Dで説明した信号配置変換回路 9での配置の変換は、 各へッドのデ一夕をバケツト単位に交互に多重化したが、 それぞれのへ ッドからの再生信号を 1つに多重化するのであれば、 他の多重化の構成 およびデー夕単位であってもよい。
以上説明したように、 この発明の再生装置及び方法によれば、 デイス ク状記録媒体から複数の読み取り手段によって同時に読み取られた第 1 , および第 2の再生信号をから、 それぞれの再生信号に最適な同期調整情 報を生成するとともにそれら再生信号を時分割多重化し、 時分割多重化 した再生信号を各々の同期調整情報に応じて波形等化の特性を切り替え て処理し、 且つ同期調整情報に応じたクロック信号を発生させているこ とにより、 クロック抽出回路を単一系統とすることができ、 広範囲な転 送レー卜の再生信号に対応するクロック信号の生成を、 回路を冗長する ことなく行うことができる。 したがって、 広範囲な転送レートの再生信 号に対応するク口ック信号の生成を高速に低コス卜で実現することがで きる。

Claims

請 求 の 範 囲
1 . 高転送レートのデータと低転送レートのデータとが記録されたディ スク状記録媒体から複数の読み取り手段によって第 1および第 2の再生 信号を同時に得るようにした再生装置であって、
上記第 1の再生信号と第 2の再生信号とを時分割多重化して配置する 信号配置変換手段と、
上記第 1の再生信号と第 2の再生信号からそれぞれの再生信号に最適 な同期調整情報を生成する同期調整情報生成手段と、
上記信号配置変換手段の出力に波形等化処理を施す波形等化手段と、 上記同期調整情報に応じて上記波形等化手段の特性を切り替える切り 替え手段と、
上記同期調整情報に応じたクロック信号を発生する P L Lとを有する ことを特徴とする再生装置。
2 . 上記第 1の再生信号の転送レートと上記第 2の再生信号の転送レ一 トの和がほぼ一定になるように再生することを特徴とする請求の範囲第 1項に記載の再生装置。
3 . 上記 P L Lは、 電圧制御発振器と、 該電圧制御発振器の出力または その分周出力と再生信号のエッジ検出パルスとを位相比較する位相比較 器と、 該位相比較器の出力が供給され、 上記電圧制御発振器に対する制 御電圧を生成するチャージポンプフィルタからなり、 上記同期調整情報 であるへッドの切り替え情報および線速度情報に基づき、 上記電圧制御 発振器の出力周波数および上記エッジ検出パルスのパルス幅を制御する ことを特徴とする請求の範囲第 1項に記載の再生装置。
4 . さらに、 位相ロック状態であるか否かを上記位相比較器の出力を基 に検出する位相ロック検出手段を有し、 上記位相ロック検出手段の検出 結果に基づき、 上記電圧制御発振器を制御することを特徴とする請求の 範囲第 3項に記載の再生装置。
5 . 上記ディスク状記録媒体が両面記録の構成であり、 ディスク面の両 側に上記読み取り手段をそれぞれ有することを特徴とする請求の範囲第 1項に記載の再生装置。
6 . 高転送レートのデ一夕と低転送レートのデータとが記録されたディ スク状記録媒体から複数の読み取り手段によって第 1および第 2の再生 信号を同時に得るようにした再生方法であって、
上記第 1の再生信号と第 2の再生信号とを多重化して配置する信号配 置変換のステップと、
上記第 1の再生信号と第 2の再生信号からそれぞれの再生信号に最適 な同期調整情報を生成する同期調整情報生成のステップと、
上記信号配置変換手段の出力に波形等化処理を施す波形等化のステツ プと、
上記同期調整情報に応じて上記波形等化のステップの特性を切り替え、 上記波形等化のステップの出力信号を P L Lに入力し、 上記同期調整情 報に応じたクロック信号を発生させる
ことを特徴とする再生方法。
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