WO2004068713A2 - 周波数合成器 - Google Patents

周波数合成器 Download PDF

Info

Publication number
WO2004068713A2
WO2004068713A2 PCT/JP2002/012052 JP0212052W WO2004068713A2 WO 2004068713 A2 WO2004068713 A2 WO 2004068713A2 JP 0212052 W JP0212052 W JP 0212052W WO 2004068713 A2 WO2004068713 A2 WO 2004068713A2
Authority
WO
WIPO (PCT)
Prior art keywords
frequency
signal
synthesis
reference signal
output signal
Prior art date
Application number
PCT/JP2002/012052
Other languages
English (en)
French (fr)
Inventor
Koji Nakamuta
Yoshito Koyama
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to PCT/JP2002/012052 priority Critical patent/WO2004068713A2/ja
Priority to PCT/JP2003/010932 priority patent/WO2004047301A1/ja
Priority to JP2004553136A priority patent/JPWO2004047301A1/ja
Publication of WO2004068713A2 publication Critical patent/WO2004068713A2/ja
Priority to US11/086,237 priority patent/US7355457B2/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers

Definitions

  • the present invention relates to a frequency synthesizer that generates a signal of a desired frequency synchronized with a reference signal serving as a frequency reference.
  • FIG. 9 is a diagram illustrating a first configuration example of a frequency synthesizer provided with a phase locked loop.
  • phase detector DPD: Digital Phase Detector
  • fr a standard frequency
  • DSP digital signal processor
  • the output of this voltage-controlled oscillator 43 has a desired frequency F (here, for simplicity, "3.24 MHz"
  • F desired frequency
  • the output of the prescaler 44 is connected to the other input of the phase comparator 41, and the output of the clock signal generator 45 is connected to the clock terminal of the phase comparator 41.
  • the phase comparator 41 detects a phase difference ⁇ 0 between the reference signal and the feedback signal at the leading edge (or trailing edge) of the clock signal.
  • the configuration of the frequency synthesizer shown in FIG. 10 differs from the configuration of the frequency synthesizer shown in FIG. 9 (hereinafter referred to as “first conventional example”) in the following points.
  • a digital signal processor (DSP) 42 A is provided instead of the digital signal processor 42, and a clock signal generator 45 A is provided instead of the clock signal generator 45. Be provided.
  • DSP digital signal processor
  • a local reference signal oscillator (OSC) 51 is provided.
  • a further object of the present invention is to maintain the frequency of an output signal stably and accurately at a desired value.
  • a further object of the present invention is to maintain the phase synchronization with respect to the reference signal inexpensively and stably in the process of indirect frequency synthesis.
  • Another object of the present invention is to maintain the frequency of an output signal accurately and stably at a desired value.
  • Another object of the present invention is to improve response and distortion of an output signal and other qualities, and to stably maintain the quality.
  • a further object of the present invention is to make it possible to apply the present invention to various systems and devices in accordance with adaptation to various configurations and characteristics of the frequency synthesis means.
  • the frequency of the clock signal is maintained not only at the deviation of the frequency of the reference signal, but also at a value equal to the difference or sum described above in a form suitable for the procedure of the processing performed by the above-described device.
  • the above-mentioned feedback signal includes a component having a frequency lower than or higher than the standard value of the frequency of the feedback signal over a second frequency or a component having a higher frequency, thereby causing a failure of the phase locked loop. Successful response is avoided.
  • a frequency synthesizer characterized by suppressing a specific frequency component in a process of converting an output signal into a feedback signal.
  • the above-mentioned object is achieved by a frequency synthesizer characterized in that the second frequency indicating the frequency at which the phase difference is compressed is an integer multiple of the frequency of the reference signal.
  • the phase of the feedback signal which is compared with the phase of the reference signal in the phase locked loop, is cyclic with a period equal to the product of the period of the reference signal and the first integer. Is obtained as a sequence of phases given to
  • FIG. 2 is a principle block diagram of a second frequency synthesizer according to the present invention.
  • FIG. 3 is a principle block diagram of a third frequency synthesizer according to the present invention.
  • FIG. 8 is a diagram showing a fourth embodiment of the present invention.
  • FIG. 9 is a diagram illustrating a first configuration example of a conventional frequency synthesizer.
  • FIG. 10 is a diagram showing a second configuration example of the conventional frequency synthesizer. Sun and Moon ''
  • FIG. 1 is a principle block diagram of a first frequency synthesizer according to the present invention.
  • the frequency synthesizing unit 11 is an indirect circuit that compresses the phase difference between the reference signal and the output signal in synchronization with the clock signal at a period equal to the product of the period of the reference signal, which is a frequency reference, and a first integer. Perform frequency synthesis to generate this output signal.
  • the clock generation means 12 generates a clock signal by subjecting the output signal to frequency synthesis, and further comprises a first frequency equal to the product of the frequency of the reference signal and the second integer; Maintain the frequency of this clock signal at a value equal to the difference or sum of the second frequency, which indicates how often the difference is compressed by one.
  • the point in time at which the phase of the reference signal and the output signal are compared by the frequency synthesizing means 11 is relative to the reference signal. Rather than at a point in time when the phase is constant, there are a plurality of points that make a round and repeat at a cycle equal to the product of the above-described cycle of the reference signal and the first integer.
  • FIG. 2 is a principle block diagram of a second frequency synthesizer according to the present invention.
  • the frequency synthesizer shown in FIG. 2 includes frequency synthesis means 11, clock generation means 12A, pre-filtering means 16 and feedback filtering means 17.
  • the principle of the second frequency synthesizer according to the present invention is as follows.
  • the frequency synthesizing unit 11 synchronizes the phase difference between the reference signal and the output signal with the clock signal at a period equal to the product of the period of the reference signal, which is a frequency reference, and a first integer. Then, the output signal is generated by performing indirect frequency synthesis that is compressed.
  • the clock generation means 12A generates a clock signal by performing frequency synthesis on a standard signal that locally provides a reference for a frequency applied to indirect frequency synthesis, and generates a clock signal, and calculates a frequency of the reference signal and a second integer. The frequency of this clock signal is maintained at a value equal to the difference or the sum of the first frequency equal to the product of the second frequency and the second frequency indicating the frequency at which the difference is compressed by the frequency synthesizer 11.
  • the point of time when the ancestor of the reference signal and the output signal is compared by the frequency synthesizer 11 is relative to the reference signal. It is not a point in time when the phase is constant, but a plurality of points that make a round and repeat with a cycle equal to the product of the above-described cycle of the reference signal and the first integer.
  • the accuracy of the indirect frequency synthesis performed by the frequency synthesizer 11 can be improved.
  • FIG. 3 is a principle block diagram of a third frequency synthesizer according to the present invention.
  • the frequency synthesizer shown in FIG. 3 includes frequency synthesizer 11, selector 13, clock generator 12 B, pre-filter 16, and feedback filter 17.
  • the principle of the third frequency synthesizer according to the present invention is as follows.
  • the clock generation means 12B generates a clock signal by subjecting the output signal or the standard signal selected by the selection means 13 to frequency synthesis, and also multiplies the frequency of the reference signal by a second integer.
  • the frequency of this clock signal is maintained at a value equal to the difference or the sum of the first frequency equal to and the second frequency indicating the frequency at which the difference is compressed by the frequency synthesizer 11.
  • the frequency of the reference signal fluctuates greatly, or Even if it is shifted, the phase difference between the reference signal and the output signal
  • the comparison is made with a higher resolution than the converted value of the clock signal period.
  • the frequency synthesizing unit 11 is an indirect circuit that compresses the phase difference between the reference signal and the output signal in synchronization with the clock signal at a period equal to the product of the period of the reference signal, which is a frequency reference, and a first integer. Perform frequency synthesis to generate this output signal.
  • the selecting means 13 A sets the synthesis ratio at which indirect frequency synthesis is performed by the frequency synthesis means 11 to a value range in which the deviation of the frequency of the reference signal exceeds a predetermined value equal to or lower than the second frequency indicating the frequency at which the difference is compressed. Select the output signal when ⁇ ⁇ ⁇ belongs, and when the combination ratio does not belong to this range, select the standard signal that locally provides the reference for the frequency of indirect frequency synthesis.
  • FIG. 5 is a principle block diagram of a fifth frequency synthesizer according to the present invention.
  • the frequency synthesizer shown in FIG. 5 includes frequency synthesizer 11, clock generator 12 D, interface 15, pre-filter 16, and feedback filter 17.
  • the principle of the fifth frequency synthesizer according to the present invention is as follows.
  • the frequency synthesizing unit 11 is an indirect circuit that compresses the phase difference between the reference signal and the output signal in synchronization with the clock signal at a period equal to the product of the period of the reference signal, which is a frequency reference, and a first integer. Perform frequency synthesis to generate this output signal.
  • the interface means 15 is provided to a device 14 for selecting one of an output signal and a standard signal for locally providing a reference of the frequency of the indirect frequency synthesis based on the deviation of the frequency of the reference signal. Deliver the frequency deviation of the reference signal.
  • the clock generation means 12D generates a clock signal by subjecting the output signal or the standard signal selected by the device 14 to frequency synthesis, and generates a clock signal by multiplying the frequency of the reference signal by the second integer. The frequency of this clock signal is maintained at a value equal to the difference or the sum of the equal first frequency and the second frequency indicating the frequency at which the difference is compressed by the frequency synthesizer 11.
  • the frequency of the clock signal is not only the deviation of the frequency of the reference signal, but also a value equal to the difference or sum described above in a manner compatible with the processing procedure performed by the device 14 described above. Is maintained.
  • FIG. 6 is a principle block diagram of a sixth frequency synthesizer according to the present invention.
  • the principle of the sixth frequency synthesizer according to the present invention is as follows.
  • the frequency synthesizing means 11 is an indirect circuit that compresses the phase difference between the reference signal and the output signal in synchronization with the clock signal in a cycle equal to the product of the cycle of the reference signal, which is the frequency reference, and the first integer. Perform frequency synthesis to generate this output signal.
  • the interface means 15A is either an output signal or a standard signal for locally providing a reference for the frequency of indirect frequency synthesis based on the synthesis ratio at which indirect frequency synthesis is performed by the frequency synthesis means 11. The composite ratio is passed to the device 14A that selects one of them.
  • the clock generation means 12 E generates a clock signal by performing frequency synthesis on the output signal or the standard signal selected by the device 14 A, and generates a clock signal by combining the frequency of the reference signal with the frequency of the reference signal.
  • the frequency of this clock signal is maintained at a value equal to the difference or the sum of the first frequency equal to the product of the integers and the second frequency indicating the frequency at which the difference is compressed by the frequency synthesizer 11.
  • the frequency of the clock signal is equal to not only the deviation of the frequency of the reference signal, but also to the difference or sum described above in a form adapted to the processing procedure performed by the device 14A described above. Is maintained at the value.
  • the principle of the seventh frequency synthesizer according to the present invention is as follows.
  • the clock generation means 12 and 12A maintain the frequency of the clock signal at a frequency obtained by applying a frequency other than the deviation that can be accompanied by the frequency of the reference signal as the second frequency.
  • the frequency of the clock signal has a deviation from the frequency of the reference signal, or even if the frequency fluctuates or can shift, the basic configuration is not changed. It is kept at an appropriate value.
  • the principle of the eighth frequency synthesizer according to the present invention is as follows.
  • phase synchronization with the reference signal is maintained inexpensively and stably.
  • the pre-filtering means 16 is a stage prior to the frequency synthesizing means 11 and is one or more of a sum and a difference between the nominal value of the frequency of the reference signal and the second frequency among the components of the reference signal.
  • the frequency component corresponding to the one is suppressed.
  • the abnormal condition of the phase locked loop due to the fact that the reference signal includes a component of a frequency lower or higher than the frequency of the reference signal over the second frequency described above fr. Response is avoided. .
  • the feedback filtering means 17 is a feedback path that implements indirect frequency synthesis in the frequency synthesis means 11 and, among the components of the output signal, the standard value of the frequency of the feedback signal whose phase is to be compared with the reference signal. A specific frequency component corresponding to the sum and / or difference with the second frequency is suppressed.
  • the above-mentioned feedback signal includes an abnormal component of the phase-locked loop caused by including a component having a frequency lower or higher than the standard value of the frequency of the feedback signal over a second frequency. Response is avoided.
  • the first frequency is the common multiple of the frequency of the reference signal and the nominal value of the frequency of the output signal.
  • the first frequency is not only the frequency of the reference signal but also a multiple of the nominal value of the frequency of the output signal to be generated, so that the phase of this reference signal in the phase locked loop
  • the phase of the feedback signal to be compared with It is obtained as a sequence of the same phase cyclically with a period equal to the product of the period of the reference signal and the first integer.
  • the responsiveness, the distortion rate of the output signal, and other qualities are improved and maintained stable.
  • the principle of the thirteenth frequency synthesizer according to the present invention is as follows.
  • the phase of the feedback signal which is compared with the phase of the reference signal in the phase locked loop, is cyclic with a period equal to the product of the period of the reference signal and the first integer. Is obtained as a sequence of phases given to
  • the response and the distortion rate of the output signal and the like are reduced. Quality is improved and is maintained stably.
  • the principle of the fourteenth frequency synthesizer according to the present invention is as follows.
  • the present invention can be applied to various systems and devices in accordance with adaptation of the frequency synthesis means 11 to various configurations and characteristics.
  • the principle of the fifteenth frequency synthesizer according to the present invention is as follows.
  • the second integer is set to a value small enough to allow a decrease in the accuracy of indirect frequency synthesis.
  • the frequency of the clock signal indicating the period at which the phase difference between the reference signal and the feedback signal should be obtained in the phase locked loop is , Set to the desired high value.
  • the output signal is the indirect frequency performed through the phase locked loop described above. Generated stably and accurately under synthesis.
  • FIG. 7 is a diagram showing the first to third embodiments of the present invention.
  • a clock signal generator 21 is provided in place of the above-described clock signal generator 45 A.
  • the output of the selector 22 is connected to the input of the clock signal generator 21.
  • the output of the low-pass filter 52 is connected to one input of the selector 22, and the output of the local reference signal oscillator 51 is connected to the other input of the selector 22.
  • the above-mentioned reference signal is given to one input of the counter 23, and the output of the clock signal generator 21 is connected to the other input of the counter 23.
  • the count output of the counter 23 is connected to the input port of the digital signal processing unit 42A, and the output port of the digital signal processing unit 42A is connected to the control input of the clock signal generator 21 and the select input of the selector 22. Connected. .
  • Ml is stored in advance.
  • the selector 22 gives the following signal to the clock signal generator 21 according to the logical value of the above-mentioned binary signal. '
  • the frequency of the clock signal generated by the clock signal generation unit 21 is determined by the numerator on the right side of the above equations (1) and (2) regardless of the result of the above-described determination.
  • the “difference ⁇ 6> between the phase of the reference signal and the phase of the feedback signal” obtained cyclically with the 32 different phases is integrated by the digital signal processing unit 4 2 ⁇ . And a sequence of instantaneous values of the control signal to be directly supplied to the frequency synthesizer 53 based on the phase difference obtained as a result with high accuracy.
  • the resolution of the phase difference detected by the phase comparator 41 is smaller than the value corresponding to the period of the clock signal. Is maintained at the value.
  • the present invention is not limited to such a configuration.
  • the direct frequency synthesizer 53 and the low-frequency filter 52 instead of the direct frequency synthesizer 53 and the low-frequency filter 52, processing equivalent to the processing performed by them is performed.
  • a voltage-controlled oscillator 43 may be provided.
  • the components distributed to the above-mentioned attenuation region (or attenuation pole) are input to the phase comparator 41 without being suppressed (removed) by the filter 24.
  • the digital signal processing unit 42 A is used. It is hardly removed in the process of low-pass filtering that follows.
  • the feature of this embodiment lies in the following processing performed by the prescaler 44 or the phase comparator 41.
  • the components included in the feedback signal generated by the prescaler 44 are not suppressed (removed) by the phase comparator 41 without any suppression.
  • the phase comparator 41 When given, generally, most of the components of the "modulation product with the reference signal" generated by the phase comparator 41 are DC components, so that the signal is processed by the digital signal processor 42A. It is hardly removed during the low-pass filtering process.
  • the nominal value of the frequency of the feedback signal The abnormal response of the phase-locked loop caused by the inclusion of low (or high) frequency components over the offset frequency over the value is avoided, and the frequency of the output signal is accurately and stably maintained at the desired value F. Is done.
  • the above-mentioned attenuation region (or attenuation pole) is formed by a filtering circuit provided in the last stage of the prescaler 44 or the first stage of the phase comparator 41.
  • FIG. 8 is a diagram showing a fourth embodiment of the present invention.
  • the output port of the digital signal processing unit 42A is connected to a monitoring control device (not shown) without being connected to the control input of the clock signal generation unit 21 and the selection input of the selector 22.
  • the output of this monitoring control device is connected to the control input of the clock signal generation unit 21 and the selection input of the selector 22.
  • the feature of the present embodiment lies in the following processing procedure performed in cooperation with the digital signal processing unit 42A and the above-described monitoring control device.
  • the count 23 is determined by the number of times that the leading edge (or trailing edge) of the clock signal is detected for each period in which the logical value of the reference signal is “1”. Count N ”.
  • the digitizing signal processing unit 42A appropriately notifies the number of times N (any processing may be performed as long as it conforms to the form of monitoring control described later) to the monitoring control apparatus described above.
  • the supervisory control device may determine that the number of times N notified above is appropriate for the nominal value of “the frequency of the clock signal actually generated by the clock signal generation unit 21” and the duty ratio described above. Is determined in advance. Further, the monitoring control device performs, for example, the following processing in a form adapted to a predetermined monitoring control form at the above-mentioned number N.
  • the selector 22 gives the following signal corresponding to the logical value of the above-described binary signal to the clock signal generation unit 21.
  • the clock signal generation unit 21 generates a clock signal by applying the following multiplier factors corresponding to the logical values of the above-described binary signals among the above multiplier factors M0 and Ml.
  • the frequency of the clock signal generated by the clock signal generation unit 21 is determined by the above equation (1) under the initiative of a monitoring control device that performs a predetermined monitoring control regardless of the result of the above-described determination.
  • the higher (or lower) frequency over the "offset frequency" equal to the reciprocal of the length of the "integration period" (250 Hz) than the conventional example. Is set.
  • the logical value of the above-described binary signal is based on whether or not the number N indicating the ratio of the deviation of the frequency r of the reference signal to the deviation of the frequency of the clock signal belongs to a predetermined value range. Is determined as a result of the determination.
  • the logical value of this binary signal is, for example, a value for determining whether or not the phase difference obtained by the phase comparator 41 (or the integral value of the phase difference ⁇ 6>) belongs to a predetermined value range. It may be determined as a result.
  • the frequency of the clock signal is expressed by the right-hand side of the above equations (1) and (2). As described in the numerator of the side, the value is set equal to (fc ⁇ l / t) for the length r of the integration period.
  • the present invention is not limited to such a configuration, and as long as desired performance and accuracy are achieved without impairing the effects achieved by the above-described embodiments, for example, the following items are possible.
  • an integer i equal to or greater than “2” it may be set to a value equal to (fc ⁇ i / TT).
  • the frequencies of the reference signal, the output signal, the clock signal, and the return signal may be any values as long as the effects described above are achieved with desired accuracy and accuracy.
  • the present invention is not limited to such a configuration, and the processing performed by the clock signal generation unit 21 and the prescaler 44 generates an output signal of a desired frequency F in accordance with the frequency reference signal fr.
  • the processing performed by the clock signal generation unit 21 and the prescaler 44 generates an output signal of a desired frequency F in accordance with the frequency reference signal fr.
  • it may be performed as any combination of all or a part of quadrature, frequency division, mixing, and filtering (including frequency synthesis and frequency conversion).
  • the clock signal is generated by the clock signal generation unit 21 under the frequency synthesis (multiplexing) performed on the output signal or the local reference signal.
  • All or a part of the processing of (multiplier) is performed by the hardware built in the selector 22 and / or the hardware arranged before or added to the selector 2. May be.
  • the present invention is not limited to such a configuration, and all or part of these processes are substantially equivalent to the processes described in the above-described embodiments, and the desired accuracy and responsiveness are not obtained. As long as it is secured, it may be performed in the analog area. .
  • the above-mentioned two different magnifications M 0 and M 1 are given to the clock signal generator 21 in advance.
  • the present invention is not limited to such a configuration, and may be appropriately provided by, for example, the digital signal processing unit 42A or the above-described monitoring control device.
  • the frequency of the output signal is stably and accurately maintained at a desired value.
  • the frequency of the output signal is maintained at a desired value inexpensively and stably.
  • the present invention can be applied to various systems and devices in accordance with adaptation to various configurations and characteristics of the frequency synthesizing means.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

明細書 周波数合成器 持術分
本発明は、 周波数の基準となる基準信号に同期した所望の周波数の信号を生成 する周波数合成器に関する。
位相同期ループ （P L L ： Phase Locked Loop) は、 高度に進展した電子回路技 術およびディジ夕ル信号処理技術が適用されることによって、 下記の利点が安定 に、 かつ相乗的に実現されるために、 家電製品だけではなく、 高い精度で安定に 同期が維持されるべき幹線系の通信網および通信装置にも多く搭載されている。 • ディジタル領域において、 広範な帯域に対する柔軟な適応が容易に達成され る。
• 温度、 電源電圧その他の環境条件の変化や相異に対する柔軟な適応が可能で ある。
• 主要部の I C化が容易である。
• 調整が容易である。
· 諸元の精度が著しく高くなくても、 所望の性能が安定に達成され、 かつ維持 される。
図 9は、 位相同期ループが備えられた周波数合成器の第一の構成例を示す図で ある。
図において、位相比較器（D P D : Digital Phase Detector) 4 1の一方の入力には、 定常的に標準の周波数 f r (ここでは、 簡単のため、 「8キロへルヅ」 であると 仮定する。 ） を有する基準信号が入力され、 その位相比較器 4 1の出力はデイジ タル信号処理部（D S P： Digital Signal Processor) 4 2を介して電圧制御発振器（ V C 0： Voltage Contrilled Oscillator) 4 3の入力に接続される。 この電圧制御発振器 4 3の出力には所望の周波数 F (ここでは、 簡単のため、 「3 . 2 4メガヘルツ」 であると仮定する。 ） の出力信号が得られ、 その出力信号はプリスケ一ラ 44お よびクロック信号生成部 45の入力に分配される。 このプリスケ一ラ 44の出力 は位相比較器 41の他方の入力に接続され、 かつクロック信号生成部 45の出力 はその位相比較器 41のクロック端子に接続される。
このような周波数合成器では、 クロック信号生成部 45は、 電圧制御発振器 4 3によって出力された出力信号を既定の遞倍率 m(= 24 = 77. 76 x 106/ (3. 24 x 106 ))で遞倍することによって、既定の周波数 f c (ここでは、 「7 7. 76メガヘルツ」 であると仮定する。 ) のクロック信号を生成する。
また、プリスケ一ラ 44は、上述した出力信号を既定の分周比 d(= 405 = 3. 24 X 10 e/( 8 103)) で分周することによって 「帰還信号」 を生成する。 位相比較器 41は、 このクロック信号の前縁 （または後縁）.の時点における基 準信号と帰還信号との位相の差△ 0を検出する。
ディジタル信号処理部 42は、 基準信号の周期 （=lZf r) の 32倍に等し い時間て （=4ミリ秒 = 1/( 8 X 103 )x 32 )の周期 （以下、 「積分期間」 と いう。 ） 毎に、 このようにして検出された位相の差 の列を積分し、 その積分 の結果に含まれる不要な高調波の成分を除去することによって、 電圧制御発振器 43に与えられるべき制御信号の瞬時値 Vcをその位相の差 が圧縮される値 に維持する。
したがって、 電圧制御発振器 32によって生成される出力信号の周波数 Fは、 上述した基準信号の周波数 f rが所望の値に精度よく維持され、 かつプリスケー ラ 44とクロック信号生成部 45とにそれぞれ適正な分周比 dと遞倍率 mとが 設定される限り、 所望の値 F (=3. 24メガヘルツ) に精度よく、 安定に維持 d1れ 。
図 10は、 位相同期ループが備えられた周波数合成器の第二の構成例を示す図 である。
図 10に示す周波数合成器の構成は、 図 9に示す周波数合成器 （以下、 「第一 の従来例」 という。 ） の構成とは、 下記の点で異なる。
• ディジタル信号処理部 42に代えてディジタル信号処理部 （DSP) 42 A が備えられ、 かつクロック信号生成部 45に代えてクロック信号生成部 45 Aが 備えられる。
• 局部基準信号発振器 （O S C ) 5 1が備えられる。
• クロック信号生成部 4 5 Aの入力には、電圧制御発振器 4 3の出力ではなく、 局部基準信号発振器 5 1の出力が接続される。
· ディジタル信号処理部 4 2 Aと局部基準信号発振器 5 1との出力にそれぞれ 接続された 2つの入力を有し、 後段に縦続接続された低域フィル夕 ( L P F ) 5 2と共に、 既述の電圧制御発振器 4 3を代替する直接周波数合成部 （D D S ) 5 3が備えられる。
このような構成の周波数合成器 （以下、 「第二の従来例」 という。 ） では、 ク ロック信号生成部 4 5 Aは、 局部基準信号発振器 5 1によって生成される局部基 準信号 （ここでは、 簡単のため、 周波数が f L であると仮定する。 ） をその局部 基準信号の周波数に適合した分周比 d ' で分周することによって、 既述の周波数 f cのクロック信号を生成する。
また、 ディジタル信号処理部 4 2 Aは、 直接周波数合成部 （D D S ) 5 3の特 性に適合し、 その直接周波数合成部 5 3と低域フィル夕 5 2とによって生成され る出力信号の周波数 Fが所望の値に維持される値の列として、 その直接周波数合 成部 5 3に既述の制御信号の瞬時値 V cを与える。
したがって、 出力信号の周波数は、 第一の従来例と同様に、 所望の値 Fに精度 よく、 安定に維持される。
ところで、 上述した第一の従来例では、 例えば、 出力信号の周波数 Fの精度や 安定度の向上は、 位相比較器 4 1によって検出される位相の差 の精度が十分 に高くなければ達成されず、 そのためには、 この位相比較器 4 1に与えられるク 口ック信号の周波数 f cが高い値に設定されなければならなかった。
しかし、このようなクロック信号の周波数 f cが高い値に設定されるためには、 クロック信号生成部 4 5、 4 5 Aにはその周波数 f cが十分に達成される程度に 高い周波数で動作する素子や回路が適用されなければならない。
したがって、実際には、出力信号の周波数の精度の向上は、コスト、消費電力、 熱設計その他の制約に阻まれて、 実現が困難である場合が多かった。
さらに、 第一の従来例では、 既述のクロック信号は、 出力信号が直接分周 （あ るいは遞倍） されることによって生成されるために、 例えば、 基準信号の周波数 f Γがシフトし、 あるいは変動した場合であっても、 このような不適正な値の周 波数に比例した値に保たれる。
したがって、 基準信号の周波数: f Γの正規性の判別は、 別途監視する手段が付 加されなければ、 困難であった。 TOの闘示,
本発明は、 構成が大幅に複雑化することなく、 安価に性能が高められ、 その性 能が安定に維持される周波数合成器を提供することを目的とする。
また、. 本発明の目的は、 クロック信号の周波数が大幅に大きな値に設定されな くても、. 間接周波数合成の精度が高められる点にある。
さらに、 本発明の目的は、 出力信号の周波数が安定に精度よく所望の値に維持 される点にある。
また、 本発明の目的は、 機能、 構成、 仕様その他が多様である機器やシステム に対する適応が柔軟に実現される点にある。
さらに、 本発明の目的は、 間接周波数合成の過程で、 基準信号に対する位相同 期が安価に、 かつ安定に維持される点にある。
また、 本発明の目的は、 出力信号の周波数が所望の値に精度よく安定に維持さ れる点にある。
さらに、 本発明の目的は、 帰還路の構成に対する柔軟な適応が図られ、 かつ位 相同期ループの正常な応答が安定に維持される点にある。
また、本発明の目的は、応答性および出力信号の歪率その他の品質が高められ、 かつ安定に維持される点にある。
さらに、 本発明の目的は、 周波数合成手段の多様な構成や特性に対する適応に 併せて、 多様なシステムや機器に対する本発明の適用が可能となる点にある。
また、 本発明の目的は、 位相同期ループを介して行われる間接周波数合成の下 で出力信号が安定に精度よく生成される点にある。
さらに、 本発明の目的は、 構成の複雑化とコストの増加とを伴うことなく、 本 発明が適用されたシステムや機器の性能が高められ、 かつ信頼性が高く維持され る点にある。
上述した目的は、 周波数の基準である基準信号の周期と第一の整数との積に等 しい周期で、 その基準信号と出力信号との位相の差をクロック信号に同期して圧 縮する間接周波数合成が行われ、 その結果として生成された出力信号に周波数合 成を施すことによってクロック信号を生成し、 かつ基準信号の周波数と第二の整 数との積に等しい第一の周波数と、 この位相の差が圧縮される頻度を示す第二の 周波数との差または和に等しい値に、 クロック信号の周波数が維持される点に特 徴がある周波数合成器によって達成される。
このような周波数合成器では、 基準信号と出力信号との位相が比較される時点 は、 この基準信号に.対する相対的な位相が一定である時点ではなく、 その基準信 号の周期と第一の整数との積に等しい周期で一巡し、 かつ反復する複数の時点と なる。
また、 上述した目的は、 クロック信号の生成が間接周波数合成に適用される周 波数の基準を局部的に与える標準信号に施される周波数合成によって達成される 点で、 上記の周波数合成器と異なる周波数合成器によって達成される。
このような周波数合成器では、 基準信号と出力信号との位相が比較される時点 は、 この基準信号に対する相対的な位相が一定である時点ではなく、 その基準信 号の周期と第一の整数との積に等しい周期で一巡し、 かつ反復する複数の時点と る。
さらに、 上述した目的は、 基準信号の周波数の偏差と、 既述の位相の差が圧縮 される頻度を示す第二の周波数以下の閾値とが比較され、 前者が後者以下である ときには出力信号に、 前者が後者を上回るときには、 間接周波数合成に適用され る周波数の基準を局部的に与える標準信号に、 それぞれ周波数合成が施されるこ とによってクロック信号が生成される点に特徴がある周波数合成器によって達成 される。
このような周波数合成器では、 基準信号の周波数が大幅に変動し、 あるいはシ フトした場合であっても、 基準信号と出力信号との位相の差は、 既述の間接周波 数合成の過程で、 クロック信号の周期の換算値より高い分解能で比較される。 また、 上述した目的は、 既述の位相の差が圧縮される頻度を示す第二の周波数 以下の既定値を基準信号の周波数の偏差が上回る値域に、 間接周波数合成の合成 比が属するときには出力信号に、 この値域にその合成比が属さないときには、 間 接周波数合成の周波数の基準を局部的に与える標準信号に、 それぞれ周波数合成 が施されることによってクロック信号が生成される点に特徴がある周波数合成器 によって達成される。 - このような周波数合成器では、 基準信号の周波数が大幅に変動し、 あるいはシ フトした場合であっても、 基準信号と出力信号との位相の差は、 既述の間接周波 数合成の過程で、 クロック信号の周期の換算値より高い分解能で比較される。 さらに、 上述した目的は、 出力信号と、 間接周波数合成の周波数の基準を局部 的に与える標準信号との何れか一方を選択する装置宛に、 その基準信号の周波数 の偏差を引き渡し、 その装置によって選択された出力信号または標準信号に周波 数合成を施すことによってクロック信号を生成する点に特徴がある周波数合成器 によって連成される。
このような周波数合成器では、 クロック信号の周波数は、 基準信号の周波数の 偏差だけではなく、 上述した装置によって行われる処理の手順に適合した形態で 既述の差または和に等しい値に維持される。
また、 上述した目的は、 出力信号を生成する間接周波数合成の合成比に基づい て、 出力信号と、 間接周波数合成の周波数の基準を局部的に与える標準信号との 何れか一方を選択する装置宛に、 その合成比を引き渡し、 この装置によって選択 された出力信号または標準信号に周波数合成を施すことによってクロック信号を 生成する点に特徴がある周波数合成器によって達成される。
このような周波数合成器では、 クロック信号の周波数は、 基準信号の周波数の 偏差だけではなく、 上述した装置によって行われる処理の手順に適合した形態で 既述の差または和に等しい値に維持される。
さらに、 上述した目的は、 基準信号の周波数に伴い得る偏差以外の周波数が第 二の周波数として適用されることによって得られる周波数に、 クロック信号の周 波数を維持する点に特徴がある周波数合成器によって達成される。
このような周波数合成器では、 クロック信号の周波数は、 出力信号の周波数に 偏差を伴い、またはその周波数が変動し、もしくはシフトし得る場合であっても、 基本的な構成が変更されることなく好適な値に保たれる。 .
また、 上述した目的は、 出力信号の周波数に伴い得る偏差以外の周波数が第二 の周波数として適用されることによって得られる周波数に、 クロック信号の周波 数を維持する点に特徴がある周波数合成器によって達成される。
このような周波数合成器では、 クロック信号の周波数は、 出力信号の周波数に 偏差を伴い、またはその周波数が変動し、もしくはシフトし得る場合であっても、 基本的な構成が変更されることなく好適な値に保たれる。
さらに、 上述した目的は、 出力信号を生成する間接周波数合成に先行して、 基 準信号の成分の内、 その基準信号の周波数の公称値と第二の周波数との和と差と の双方、 もしくは何れか一方に該当する周波数の成分を抑圧する点に特徴がある 周波数合成器によって達成される。
このような周波数合成器では、 基準信号に、 その基準信号の周波数より既述の 第二の周波数に亘つて低い周波数、 あるいは高い周波数の成分が含まれることに 起因する位相同期ル一プの不正常な応答が回避される。
また.、 上述した目的は、 間接周波数合成を実現する帰還路で、 出力信号の成分 の内、 基準信号に対して位相の比較の対象となる帰還信号の周波数の標準値と第 二の周波数との和と差との双方、 もしくは何れか一方に該当する特定の周波数の 成分を抑圧する点に特徴がある周波数合成器によつて達成される。
このような周波数合成器では、 上述した帰還信号に、 その帰還信号の周波数の 標準値より第二の周波数に亘つて低い周波数、 あるいは高い周波数の成分が含ま れることに起因する位相同期ループの不正常な応答が回避される。
さらに、 上述した目的は、 出力信号を帰還信号に変換する過程で、 特定の周波 数の成分を抑圧する点に特徴がある周波数合成器によって達成される。
このような周波数合成器では、 帰還信号に含まれ、 その帰還信号の周波数の標 準値より第二の周波数に亘つて低い周波数、 あるいは高い周波数の成分は、 既述 の帰還路においてこの帰還信号の占有帯域と異なる周波数帯で抑圧される。 また、 上述した目的は、 第一の周波数が基準信号の周波数と出力信号の周波数 の公称値との公倍数である点に特徴がある周波数合成器によって達成される。 このような周波数合成器では、 位相同期ループにおいて基準信号の位相との比 較が行われる帰還信号の位相は、 その基準信号の周期と第一の整数との積に等し い周期でサイクリックに同じ位相の列として得られる。
さらに、 上述した目的は、 既述の位相の差が圧縮される頻度を示す第二の周波 数が基準信号の周波数の整数倍の値である点に特徴がある周波数合成器によって 達成される。
このような周波数合成器では、 位相同期ループにおいて基準信号の位相との比 較が行われる帰還信号の位相は、 その基準信号の周期と第一の整数との積に等し い周期でサイクリックに与えられる位相の列として得られる。
また、 上述した目的は、 第一の整数が間接周波数合成の精度の低下が許容され る程度に大きな値に設定された点に特徴がある周波数合成器によって達成される。 このような周波数合成器では、 基準信号の周波数が高い値に設定されても、 出 力信号の生成を実現する間接周波数合成は、 柔軟に、 かつ多様な形態で実現され る。
さらに、 上述した目的は、 第二の整数が間接周波数合成の精度の低下が許容さ れる程度に小さな値に設定された点に特徴がある周波数合成器によって達成され る。
このような周波数合成器では、 基準信号の周波数が高い値に設定されても、 そ の基準信号と帰還信号との位相の差が位相同期ループにおいて求められるべき周 期を示すクロック信号の周波数は、 所望の高い値に設定される。 図面の簡単な説明
図 1は、 本発明にかかわる第一の周波数合成器の原理プロヅク図である。
図 2は、 本発明にかかわる第二の周波数合成器の原理プロック図である。
図 3は、 本発明にかかわる第三の周波数合成器の原理プロック図である。
図 4は、 本発明にかかわる第四の周波数合成器の原理プロック図である。
図 5は、 本発明にかかわる第五の周波数合成器の原理プロック図である。
図 6は、 本発明にかかわる第六の周波数合成器の原理プロック図である。
図 7は、 本発明の第一ないし第三の実施形態を示す図である。
図 8は、 本発明の第四の実施形態を示す図である。 図.9は、 従来の周波数合成器の第一の構成例を示す図である。
図 1 0は、 従来の周波数合成器の第二の構成例を示す図である。 日月》荬施する めの勗自の形熊
まず、図 1〜図 6を参照して本発明にかかわる周波数合成器の原理を説明する。 図 1は、 本発明にかかわる第一の周波数合成器の原理ブロック図である。
図 1に示す周波数合成器は、 周波数合成手段 1 1、 クロック生成手段 1 2、 前 置濾波手段 1 6および帰還濾波手段 1 7から構成される。
本発明にかかわる第一の周波数合成器の原理は、 下記の通りである。
周波数合成手段 1 1は、 周波数の基準である基準信号の周期と第一の整数との 積に等しい周期で、 その基準信号と出力信号との位相の差をクロック信号に同期 して圧縮する間接周波数合成を行い、 この出力信号を生成する。 クロック生成手 段 1 2は、 出力信号に周波数合成を施すことによってクロック信号を生成し、 か つ基準信号の周波数と第二の整数との積に等しい第一の周波数と、 周波数合成手 段 1 1によって差が圧縮される頻度を示す第二の周波数との差または和に等しい 値に、 このクロック信号の周波数を維持する。
このような周波数合成器では、 基準信号に対して位相同期が図られるために、 周波数合成手段 1 1によってその基準信号と出力信号との位相が比較される時点 は、 この基準信号に対する相対的な位相が一定である時点ではなく、 上述した基 準信号の周期と第一の整数との積に等しい周期で一巡し、 かつ反復する複数の時 点となる。
したがって、 ク口ック信号の周波数が大幅に大きな値に設定されなくても、 周 波数合成手段 1 1によつて行われる間接周波数合成の精度が高められる。
図 2は、 本発明にかかわる第二の周波数合成器の原理ブ口ック図である。
図 2に示す周波数合成器は、 周波数合成手段 1 1、 クロヅク生成手段 1 2 A 前置濾波手段 1 6および帰還濾波手段 1 7から構成される。
本発明にかかわる第二の周波数合成器の原理は、 下記の通りである。
周波数合成手段 1 1は、 周波数の基準である基準信号の周期と第一の整数との 積に等しい周期で、 その基準信号と出力信号との位相の差をクロック信号に同期 して圧縮される間接周波数合成を行い、 この出力信号を生成する。 クロック生成 手段 1 2 Aは、 間接周波数合成に適用される周波数の基準を局部的に与える標準 信号に周波数合成を施すことによってクロック信号を生成し、 かつ基準信号の周 波数と第二の整数との積に等しい第一の周波数と、 周波数合成手段 1 1によって 差が圧縮される頻度を示す第二の周波数との差または和に等しい値に、 このクロ ック信号の周波数を維持する。
このような周波数合成器では、 基準信号に対して位相同期が図られるために、 周波数合成手段 1 1によってその基準信号と出力信号との位祖が比較される時点 は、 この基準信号に対する相対的な位相が一定である時点ではなく、 上述した基 準信号の周期と第一の整数との積に等しい周期で一巡し、 かつ反復する複数の時 点となる。
したがって、 クロック信号の周波数が大幅に大きな値に設定されなくても、 周 波数合成手段 1 1によって行われる間接周波数合成の精度が高められる。
図 3は、 本発明にかかわる第三の周波数合成器の原理ブロック図である。 図 3に示す周波数合成器は、 周波数合成手段 1 1、 選択手段 1 3、 クロック生 成手段 1 2 B、 前置濾波手段 1 6および帰還濾波手段 1 7から構成される。 本発明にかかわる第三の周波数合成器の原理は、 下記の通りである。
周波数合成手段 1 1は、 周波数の基準である基準信号の周期と第一の整数との 積に等しい周期で、 その基準信号と出力信号との位相の差をクロック信号に同期 して圧縮する間接周波数合成を行い、この出力信号を生成する。選択手段 1 3は、 基準信号の周波数の偏差と、 上述した位相の差が圧縮される頻度を示す第二の周 波数以下の閾値とを比較し、 前者が後者以下であるときに出力信号を選択し、 か つ前者が後者を上回るときに、 間接周波数合成に適用される周波数の基準を局部 的に与える標準信号を選択する。 クロック生成手段 1 2 Bは、 選択手段 1 3によ つて選択された出力信号または標準信号に周波数合成を施すことによってクロッ ク信号を生成し、 かつ基準信号の周波数と第二の整数との積に等しい第一の周波 数と、 周波数合成手段 1 1によって差が圧縮される頻度を示す第二の周波数との 差または和に等しい値に、 このクロック信号の周波数を維持する。
このような周波数合成器では、 基準信号の周波数が大幅に変動し、 あるいはシ フトした場合であっても、 基準信号と出力信号との位相の差は、 周波数合成手段
1 1によって行われる間接周波数^ r成の過程で、 クロック信号の周期の換算値よ り高い分解能で比較される。
. したがって、 出力信号の周波数は、 安定に精度よく所望の値に維持される。 図 4は、 本発明にかかわる第四の周波数合成器の原理ブロック図である。
図 4に示す周波数合成器は、 周波数合成手段 1 1、 クロック生成手段 1 2 C、 選択手段 1 3 A、 前置濾波手段 1 6および帰還濾波手段 1 7から構成される。 本発明にかかわる第四の周波数合成器の原理は、 下記の通りである。
周波数合成手段 1 1は、 周波数の基準である基準信号の周期と第一の整数との 積に等しい周期で、 その基準信号と出力信号との位相の差をクロック信号に同期 して圧縮する間接周波数合成を行い、 この出力信号を生成する。 選択手段 1 3 A は、 差が圧縮される頻度を示す第二の周波数以下の既定値を基準信号の周波数の 偏差が上回る値域に、 周波数合成手段 1 1によって間接周波数合成が行われる合 成比が属するときに出力信号を選択し、この値域にその合成比が属さないときに、 間接周波数合成の周波数の基準を局部的に与える標準信号を選択する。 クロック 生成手段 1 2 Cは、 選択手段 1 3 Aによって選択された出力信号または標準信号 に周波数合成を施すことによってクロック信号を生成し、 かつ基準信号の周波数 と第二の整数との積に等しい第一の周波数と、 周波数合成手段 1 1によって差が 圧縮される頻度を示す第二の周波数との差または和に等しい値に、 このクロック 信号の周波数を維持する。
このような周波数合成器では、 基準信号の周波数が大幅に変動し、 あるいはシ フトした場合であっても、 基準信号と出力信号との位相の差は、 周波数合成手段 1 1によつて行われる間接周波数合成の過程で、 クロック信号の周期の換算値よ り高い分解能で比較される。
したがって、 出力信号の周波数は、 安定に精度よく所望の値に維持される。 図 5は、 本発明にかかわる第五の周波数合成器の原理ブロック図である。
図 5に示す周波数合成器は、 周波数合成手段 1 1、 クロック生成手段 1 2 D、 インタフェース手段 1 5、 前置濾波手段 1 6および帰還濾波手段 1 7から構成さ れる。 本発明にかかわる第五の周波数合成器の原理は、 下記の通りである。
周波数合成手段 1 1は、 周波数の基準である基準信号の周期と第一の整数との 積に等しい周期で、 その基準信号と出力信号との位相の差をクロック信号に同期 して圧縮する間接周波数合成を行い、 この出力信号を生成する。 イン夕フェース 手段 1 5は、 基準信号の周波数の偏差に基づいて、 出力信号と、 間接周波数合成 の周波数の基準を局部的に与える標準信号との何れか一方を選択する装置 1 4に、 その基準信号の周波数の偏差を引き渡す。 クロック生成手段 1 2 Dは、 装置 1 4 によって選択された出力信号または標準信号に周波数合成を施すことによってク 口ック信号を生成し、 かつ基準信号の周波数と第二の整数との積に等しい第一の 周波数と、 周波数合成手段 1 1によって差が圧縮される頻度を示す第二の周波数 との差または和に等しい値に、 このクロック信号の周波数を維持する。
このような周波数合成器では、 クロック信号の周波数は、 基準信号の周波数の 偏差だけではなく、 上述した装置 1 4によって行われる処理の手順に適合した形 態で既述の差または和に等しい値に維持される。
したがって、 機能、 構成、 仕様その他が多様である機器ゃシステムに対する適 応が柔軟に実現される。
図 6は、 本発明にかかわる第六の周波数合成器の原理ブロック図である。
図 6に示す周波数合成器は、 周波数合成手段 1 1、 クロック生成手段 1 2 E、 ィン夕フヱース手段 1 5 A、 前置濾波手段 1 6および帰還濾波手段 1 7から構成 される。
本発明にかかわる第六の周波数合成器の原理は、 下記の通りである。
周波数合成手段 1 1は、 周波数の基準である基準信号の周期と第一の整数との 積に等しい周期で、 その基準信号と出力信号との位相の差をクロック信号に同期 して圧縮する間接周波数合成を行い、 この出力信号を生成する。 イン夕フェース 手段 1 5 Aは、 周波数合成手段 1 1によって間接周波数合成が行われる合成比に 基づいて、 出力信号と、 間接周波数合成の周波数の基準を局部的に与える標準信 号との何れか一方を選択する装置 1 4 Aに、 その合成比を引き渡す。 クロック生 成手段 1 2 Eは、 装置 1 4 Aによって選択された出力信号または標準信号に周波 数合成を施すことによってクロック信号を生成し、 かつ基準信号の周波数と第二 の整数との積に等しい第一の周波数と、 周波数合成手段 1 1によって差が圧縮さ れる頻度を示す第二の周波数との差または和に等しい値に、 このクロック信号の 周波数を維持する。
.このような周波数合成器では、 クロック信号の周波数は、 基準信号の周波数の 偏差だけではなく、 上述した装置 1 4 Aによって行われる処理の手順に適合した 形態で既述の差または和に等しい値に維持される。
したがって、 機能、 構成、 仕様その他が多様である機器やシステムに対する適 応が柔軟に実現される。
本発明にかかわる第七の周波数合成器の原理は、 下記の通りである。
クロック生成手段 1 2、 1 2 Aは、 基準信号の周波数に伴い得る偏差以外の周 波数が第二の周波数として適用されることによって得られる周波数に、 クロック 信号の周波数を維持する。
このような周波数合成器では、 クロック信号の周波数は、 基準信号の周波数に 偏差を伴い、またはその周波数が変動し、もしくはシフトし得る場合であっても、 基本的な構成が変更されることなく適切な値に保たれる。
したがって、出力信号の周波数は、安価に、かつ安定に所望の値に維持される。 本発明にかかわる第八の周波数合成器の原理は、 下記の通りである。
クロック生成手段 1 2、 1 2 Aは、 出力信号の周波数に伴い得る偏差以外の周 波数が第二の周波数として適用されることによって得られる周波数に、 クロック 信号の周波数を維持する。
このような周波数合成器では、 クロック信号の周波数は、 出力信号の周波数に 偏差を伴い、またはその周波数が変動し、もしくはシフトし得る場合であっても、 基本的な構成が変更されることなく適切な値に保たれる。
したがって、周波数合成手段 1 1によって行われる間接周波数合成の過程では、 基準信号に対する位相同期が安価に、 かつ安定に維持される。
本発明にかかわる第九の周波数合成器の原理は、 下記の通りである。
前置濾波手段 1 6は、 周波数合成手段 1 1の前段で、 基準信号の成分の内、 そ の基準信号の周波数の公称値と第二の周波数との和と差との双方もしくは何れか —方に該当する周波数の成分を抑圧する。 このような周波数合成器では、 基準信号に、 その基準信号の周波数: f rより既 述の第二の周波数に亘つて低いあるいは高い周波数の成分が含まれることに起因 する位相同期ループの不正常な応答が回避される。 .
したがって、 出力信号の周波数は、 所望の値に精度よく安定に維持される。 . 本発明にかかわる第十の周波数合成器の原理は、 下記の通りである。
帰還濾波手段 1 7は、 周波数合成手段 1 1において間接周波数合成を実現する 帰還路で、 出力信号の成分の内、 基準信号に対して位相の比較の対象となる帰還 信号の周波数の標準値と第二の周波数との和と差との双方もしくは何れか一方に 該当する特定の周波数の成分を抑圧する。
このような周波数合成器では、 上述した帰還信号に、 その帰還信号の周波数の 標準値より第二の周波数に亘つて低いあるいは高い周波数の成分が含まれること に起因する位相同期ループの不正常な応答が回避される。
したがって、 出力信号の周波数は、 所望の値に精度よく安定に維持される。 本発明にかかわる第十一の周波数合成器の原理は、 下記の通りである。
帰還濾波手段 1 7は、 出力信号を帰還信号に変換する過程で、 特定の周波数の 成分を抑圧する。
このような周波数合成器では、 帰還信号に含まれ、 その帰還信号の周波数の標 準値より第二の周波数に亘つて低いあるいは高い周波数の成分は、 位相同期ルー プを構成する帰還路においてこの帰還信号の占有帯域と異なる周波数帯で抑圧さ れる。
したがって、 帰還路の構成に対する柔軟な適応に併せて、 上述した成分が帰還 路を介して帰還されることに起因する位相同期ループの不正常な応答の回避が確 度高く達成される。
本発明にかかわる第十二の周波数合成器の原理は、 下記の通りである。
第一の周波数は、 基準信号の周波数と出力信号の周波数の公称値との公倍数で める。 ·
このような周波数合成器では、 第一の周波数は、 基準信号の周波数だけではな く、 生成されるべき出力信号の周波数の公称値の倍数に該当するので、 位相同期 ループにおいてこの基準信号の位相との比較が行われる帰還信号の位相は、 その 基準信号の周期と第一の整数との積に等しい周期でサイクリックに同じ位相の列 として得られる。
したがって、 上述した第一の周波数が基準信号の周波数のみの倍数に設定され る場合に比べて、 応答性および出力信号の歪率その他の品質が高められ、 かつ安 定に維持される。
本発明にかかわる第十三の周波数合成器の原理は、 下記の通りである。
周波数合成手段 1 1によって既述の差が圧縮される頻度を示す第二の周波数は、 基準信号の周波数の整数倍の値である。
このような周波数合成器では、 位相同期ループにおいて基準信号の位相との比 較が行われる帰還信号の位相は、 その基準信号の周期と第一の整数との積に等し い周期でサイクリックに与えられる位相の列として得られる。
したがって、 上述した第二の周波数が基準信号の周波数の整数倍に該当せず、 あるいはこの基準信号の周波数に比べて精度や安定度が低い場合に比べて、 応答 性および出力信号の歪率その他の品質が高められ、 かつ安定に維持される。
本発明にかかわる第十四の周波数合成器の原理は、 下記の通りである。
第一の整数は、 間接周波数合成の精度の低下が許容される程度に大きな値に設 定される。
このような周波数合成器では、 基準信号の周波数が高い値に設定されても、 出 力信号の生成を実現する間接周波数合成は、 柔軟に、 かつ多様な形態で実現され る。
したがって、 周波数合成手段 1 1の多様な構成や特性に対する適応に併せて、 多様なシステムや機器に対する本発明の適用が可能となる。
本発明にかかわる第十五の周波数合成器の原理は、 下記の通りである。
第二の整数は、 間接周波数合成の精度の低下が許容される程度に小さな値に設 定される。
このような周波数合成器では、 基準信号の周波数が高い値に設定されても、 そ の基準信号と帰還信号との位相の差が位相同期ループにおいて求められるべき周 期を示すクロック信号の周波数は、 所望の高い値に設定される。
したがって、 出力信号は、 上記の位相同期ループを介して行われる間接周波数 合成の下で安定に精度よく生成される。
以下、 図面に基づいて本発明の実施形態について説明する。
図 7ば、 本発明の第一ないし第三の実施形態を示す図である。
図において、 既述のクロック信号生成部 45 Aに.代えてクロック信号生成部 2 1が備えられ、 そのクロヅク信号生成部 21の入力にはセレクタ 22の出力が接 続される。 セレクタ 22の一方の入力には低域フィル夕 52の出力が接続され、 そのセレクタ 22の他方の入力には局部基準信号発振器 51の出力が接続される。 カウン夕 23の一方の入力には、 既述の基準信号が与えられ、 そのカウンタ 23 の他方の入力にはクロック信号生成部 21の出力が接続される。 カウン夕 23の 計数出力はディジダル信号処理部 42 Aの入力ポートに接続され、 そのディジ夕 ル信号処理部 42 Aの出力ポートはクロック信号生成部 21の制御入力とセレク 夕 22の選択入力とに接続される。 .
[実施形態 1] .
以下、 図 7を参照して本発明の第一の実施形態の動作を説明する。
クロック信号生成部 21の内部には、 既述の出力信号の周波数 F ( = 3. 24 メガへルヅ) 、 積分期間の長さて (=4ミリ秒 = 1/250ヘルヅ) 、 既述の第 一および第二の従来例におけるクロック信号の周波数 f c (=77. 76メガへ ルヅ） および局部基準信号の周波数 fL に対して下式（1)、 （2)で示される 2通り の遁倍率 M0、 Mlが予め蓄積される。
M0二 [(f c + 1/て）/ F] または [(f c- l/r)/F] · · · (1) Ml=[(f c + l/r)/f L] または [(f c- l/r)/f L] · · · (2) また、カウン夕 23は、基準信号（ここでは、簡単のため、デューティ比が「0. 5」 であると仮定する。 ） の論理値が 「1」 である期間毎に 「クロック信号の前 縁 （または後縁） が検出される回数 N」 を計数し、 その回数 Nをディジタル信号 処理部 42 Aに適宜通知する。
ディジタル信号処理部 42Aは、 『 「クロック信号生成部 21によって実際に 生成されるクロック信号の周波数」の公称値と、既述のデューティ比とに対して、 このようにして通知された回数 Nが適正な値であると判断されるべき値域』 が予 め与えられる。 さらに、 ディジタル信号処理部 4 2 Aは、 上述した回数 Nが与えられる度に、 下記の処理を行う。
• 回数 N (またはこの回数 Nと「先行して与えられた単一もしくは複数の回数」 との平均値） がこの値域に属するか否かを判別する。
· その判別の結果が真である場合には、 その旨を論理値 「1」 で示す二値信号 をセレクタ 2 2とクロック信号生成部 2 1とに与える。
- この判別の結果が偽である場合には、 その旨を論理値 「0」 で示す二値信号 をセレクタ 2 2とクロック信号生成部 2 1とに与える。
セレクタ 2 2は、 上述した二値信号の論理値に応じて下記の信号をクロック信 号生成部 2 1に与える。 '
• ，出力信号…二値信号の論理値が 「 1」 である場合
• 局部基準信号…二値信号の論理値が 「0」 である場合
また、 クロヅク信号生成部 2 1は、 上述した遲倍率 M 0、 M lの内、 上述した 二値信号の論理値に対応した下記の遁倍率を適用することによって、 クロック信 号を生成する。
• 遞倍率 M 0…二値信号の論理値が 「 1」 である場合
- 遞倍率 M 1…二値信号の論理値が 「 0」 である場合
したがって、 クロック信号生成部 2 1によって生成されるクロック信号の周波 数は、 上述した判別の結果の如何にかかわらず、 上式（1 )、 （2)の右辺の分子に示 されるように、 従来例より 「積分期間」 の長さての逆数 ( = 2 5 0ヘルツ) に等 しい周波数 (以下、 「オフセット周波数」 という。 ) に亘つて高い （あるいは低 い) 周波数に設定される。
すなわち、 基準信号と帰還信号との位相の差 Δ < が位相比較器 4 1によって求 められる時点は、 その基準信号に対する相対的な位相が一定である時点にはなら ず、 下記の①、 ②の何れかに示すように、 その位相が「既述の積分期間の長さて と基準信号の周波数: f rとに対して示される 3 2 ( = r / f r )個の異なる値」 と なる時点にサイクリックに設定される。
① 0、（2 ΤΓ . 1/32)、（27Γ . 2/32)、··· 、（27Γ · 31/32)、 0、 · · ·
② 0、（27Γ · 31/32)、 ( 27Γ . 30/32)、… 、（27Γ · 1/32)、 0、… このように本実施形態によれば、 上記の 3 2個の異なる位相でサイクリックに 得られる 「基準信号と帰還信号との位相の差 Δ 6>」 がディジタル信号処理部 4 2 Αによって積分され、 かつ結果として精度よく得られる位相差に基づいて、 直接 周波数合成部 5 3に与えられるべき制御信号の瞬時値の列が得られる。
したがって、 出力信号の周波数の精度は、 コスト、 消費電力、 熱設計その他の 制約を伴い得るクロック信号の周波数の大幅な増加を伴うことなく、高められる。 さらに、 本実施形態によれば、 基準信号の周波数 f と、 実効的なクロック信 号の周波数との偏差がカウン夕 2 3によって比較され、 前者が後者を下回るとき には出力信号がクロック信号生成部 2 1に与えられ、 反対に上回るときには局部 基準信号がク口ック信号生成部 2 1に与える。
したがって、 基準信号の周波数 f rが大幅に変動し、 あるいはシフトした場合 であっても、 位相比較器 4 1によって検出される位相の差 の分解能は、 クロ ック信号の周期に相当する値より小さな値に維持される。
. なお、 本実施形態では、 既述の周波数: f c ( = 7 7 . 7 6メガヘルツ） は、 基 準信号の周波数 f r ( = 8キロへルツ） と出力信号の周波数 F ( = 3 . 2 4メガ ヘルツ） との公倍数に設定されている。
しかし、 このような周波数 f cは、 応答性、 出力信号の歪率その他の総合的な 性能の低下が許容される場合には、 例えば、 単に基準信号の周波数 f rの整数倍 の値に設定されてもよい。
また、 本実施形態では、 出力信号は、 局部基準発振器 5 1.と連係し、 かつプリ スケーラ 4 4、 位相比較器 4 1およびディジタル信号処理部 4 2 Aから構成され る位相同期ループに応答する直接周波数合成部 5 3と低域フィル夕 5 2とによつ て生成されている。
しかし、 本発明はこのような構成に限定されず、 例えば、 図 9に示すように、 直接周波数合成部 5 3および低域フィル夕 5 2に代わって、 これらによって行わ れる処理と等価な処理を行う電圧制御発振器 4 3が備えられてもよい。
[実施形態 2 ]
以下、 本発明の第二の実施形態について説明する。
図 7において、 既述の基準信号は、 フィル夕 2 4を介してカウン夕 2 3および 位相比較器.4 1に与えられる。
以下、 図 7を参照して本発明の第二の実施形態の動作を説明する。
フィル夕 2 4は、 基準信号の周波数の公称値 f rに通過域を有し、 その公称値 ： f rと既述のオフセット周波数 （2 5 0ヘルヅ） との和と差との双方または何れ か一方に等しい周波数に減衰域 （あるいは減衰極） を有する。
また、 基準信号に含まれる成分の内、 上述した減衰域 （あるいは減衰極） に分 布する成分は、 フィル夕 2 4によって抑圧 （除去） されることなく位相比較器 4 1に入力された場合には、. 一般に、 この位相比較器 4 1によって生成される 「既 述のクロック信号との変調積」 の成分の大半が直流成分となるために、 ディジ夕 ル信号処理部 4 2 Aによつて行われる低域濾波の過程ではほとんど除去されない。
したがって、 本実施形態によれば、 基準信号に、 その基準信号の周波数； よ りオフセット周波数に亘つて低い (あるいは高い) 周波数の成分が含まれること に起因する位相同期ループの不正常な応答が回避され、 出力信号の周波数が所望 の値 Fに精度よく安定に維持される。
[実施形態 3 ]
以下、 図 7を参照して本発明の第三の実施形態の動作を説明する。
本実施形態の特徴は、 プリスケ一ラ 4 4または位相比較器 4 1によって行われ る下記の処理にある。
プリスケーラ 4 4の最終段または位相比較器 4 1の初段には、 基準信号の周波 数の公称値 f r 通過域を有し、 その公称値 f rと既述のオフセット周波数 （2 5 0ヘルツ） との和と差との双方または何れか一方に等しい周波数に減衰域 (あ るいは減衰極） を有する濾波回路が備えられる。
また、 プリスケーラ 4 4によって生成される帰還信号に含まれる成分の内、 上 述した減衰域 （あるいは減衰極） に分布する成分は、 何ら抑圧 （除去） されるこ となく位相比較器 4 1に与えられた場合には、 一般に、 位相比較器 4 1によって 生成される 「その基準信号との変調積」 の成分の大半が直流成分となるために、 ディジ夕ル信号処理部 4 2 Aによって行われる低域濾波の過程ではほとんど除去 されない。
したがって、 本実施形態によれば、 帰還信号に、 その帰還信号の周波数の公称 値よりオフセッ ト周波数に亘つて低い （あるいは高い） 周波数の成分が含まれる ことに起因する位相同期ループの不正常な応答が回避され、 出力信号の周波数が 所望の値 Fに精度よく安定に維持される。
なお、 本実施形態では、 上記の減衰域 （あるいは減衰極） は、 プリスケ一ラ 4 4の最終段または位相比較器 4 1の初段に備えられた濾波回路によって形成され ている。
しかし、 このような減衰域 （あるいは減衰極） は、 例えば、 プリスケ一ラ 4 4 によって行われる分周の過程で適宜行われる信号処理ゃ濾波処理 （段階的に異な る周波数帯で行われる分散処理を含む。2 . ) の過程で形成されてもよい。
[実施形態 4 ]
図 8は、 本発明の第四の実施形態を示す図である。
図において、 ディジタル信号処理部 4 2 Aの出力ポートは、 クロック信号生成 部 2 1の制御入力およびセレクタ 2 2の選択入力に接続されることなく、 図示さ れない監視制御装置に接続され、 これらのクロック信号生成部 2 1の制御入力お よびセレクタ 2 2の選択入力にはこの監視制御装置の出力が接続される。
以下、 図 8を参照して本発明の第四の実施形態の動作を説明する。
本実施形態の特徴は、 ディジタル信号処理部 4 2 Aと上述した監視制御装置と の連係の下で行われる下記の処理の手順にある。
クロック信号生成部 2 1の内部には、 既述の 2通りの遞倍率 M 0、 M lが予め 蓄積される。
また、 カウン夕 2 3は、 既述の第一の実施形態と同様に、 基準信号の論理値が 「1」である期間毎に「クロック信号の前縁 (または後縁) が検出される回数 N」 を計数する。
ディジ夕ル信号処理部 4 2 Aは、 このような回数 N (後述する監視制御の形態 に整合する限り、 如何なる処理が施されてもよい。 ） を上述した監視制御装置宛 に適宜通知する。
監視制御装置には、 例えば、 『 「クロック信号生成部 2 1によって実際に生成 されるクロック信号の周波数」 の公称値と、 既述のデューティ比とに対して上記 の通知された回数 Nが適正な値であると判断されるべき値域』が予め与えられる。 さらに、 監視制御装置は、 上述した回数 Nに所定の監視制御の形態に適合した 形態で、 例えば、 下記の処理を行う。
• 回数 N (またはこの回数 Nと「先行して与えられた単一もしくは複数の回数」 との平均値） が上述した値域に属するか否かを判別する。
· その判別の結果が真である場合には、 その旨を論理値 「1」 で示す二値信号 をセレクタ 2 2とクロック信号生成部 2 1とに与える。
- この判別の結果が偽である場合には、 その旨を論理値 「0」 で示す二値信号 をセレクタ 2 2.とクロック信号生成部 2 1とに与える。 ·
一方、 セレクタ 2 2は、 上述した二値信号の論理値に対応した下記の信号をク ロック信号生成部 2 1に与える。
• 出力信号…二値信号の論理値が 「 1」 である場合
- 局部基準信号…二値信号の論理値が 「0」 である場合
また、 クロック信号生成部 2 1は、 上述した遞倍率 M 0、 M lの内、 上述した 二値信号の論理値に対応した下記の遞倍率を適用することによって、 クロック信 号を生成する。
• 通倍率 M 0…二値信号の論理値が 「1」 である場合
- 遞倍率 M 1…二値信号の論理値が 「0」 である場合
したがって、 クロック信号生成部 2 1によって生成されるクロック信号の周波 数は、 上述した判別の結果の如何にかかわらず、 所定の監視制御を行う監視制御 装置の主導の下で、上式（1 )、 (2)の右辺の分子に示されるように、従来例より「積 分期間」 の長さての逆数 (二 2 5 0ヘルツ) に等しい 「オフセヅト周波数」 に亘 つて高い （あるいは低い） 周波数に設定される。
なお、 上述した各実施形態では、 既述の二値信号の論理値は、 基準信号の周波 数 rの偏差とクロック信号の周波数の偏差との比を示す回数 Nが既定の値域に 属するか否かの判別の結果として求められている。
しかし、 この二値信号の論理値は、 例えば、 位相比較器 4 1によって求められ た位相の差 (またはその位相の差 Δ 6>の積分値） が既定の値域に属するか否 かの判別の結果として求められてもよい。
また、 上述した各実施形態では、 クロック信号の周波数は、 上式（1)、 （2)の右 辺の分子に記載ざれるように、 積分期間の長さ rに対して、 （f c ± l /て）に等 しい値に設定されている。
しかし、 本発明はこのような構成に限定されず、 既述の各実施形態によって達 成される効果が損なわれることなく所望の性能や精度が達成される限り、例えば、 下記の事項が可能となるように、 「2」 以上の整数 iに対して、 （f c ± i / TT ) に等しい値に設定されてもよい。
• 基準信号の周波数 f cの柔軟な選定
- 位相比較器 4 1の精度、 ディジ夕ル信号処理部 4 2、 4 2 Aの応答性や処理 量、 直接周波数合成部 5 3の特性その他に対する柔軟な適応
さらに、 上述した各実施形態では、 積分期間の長さ τは、 基準信号の周期 （= 1 / f r ) の 3 2倍の値に設定されている。
しかし、 このような積分帰還の長さては、 既述の各実施形態によって達成され る効果が損なわれることなく所望の性能や精度が達成される限り、 例えば、 「3 2」 未満の整数と基準信号の周期 （= l / f r ) との積に等しい値に設定されて もよい。
また、 上述した各実施形態では、 基準信号、 出力信号、 クロック信号および帰 還信号の周波数は、 既述の効果が所望の精度や確度で達成される限り、 如何なる 値であってもよい。
さらに、 上述した各実施形態では、 クロック信号生成部 2 1によって遞倍が行 われ、 かつプリスケ一ラ 4 4によって分周が行われている。
しかし、 本発明はこのような構成に限定されず、 これらのクロック信号生成部 2 1およびプリスケ一ラ 4 4によって行われる処理は、 周波数の基準信号 f rに 応じて所望の周波数 Fの出力信号が間接方式の周波数合成の下で生成される限り、 例えば、 遁倍、 分周、 混合、 濾波の全てまたは一部の如何なる組み合わせ (周波 数合成や周波数変換を含む。 ) として行われてもよい。
また、 上述した各実施形態では、 クロック信号は、 クロック信号生成部 2 1に よって出力信号または局部基準信号に施される周波数合成 （通倍） の下で生成さ れている。
しかし、 本発明はこのような構成に限定されず、 例えば、 上述した周波数合成 (遞倍）の処理の全てまたは一部は、セレクタ 2 2に内蔵されたハードウエアと、 そのセレクタ 2の前段に配置され、 あるいは付加されたハードウェアとの双方も しくは何れか一方によって行われてもよい。
さらに、 上述した各実施形態では、 各部で行われる処理の大半がディジタル領 域で実現されている。
しかし、 本発明はこのような構成に限定されず、 これらの処理の全てまたは一 部は、 既述の実施形態に記載された処理に実質的に等価であり、 かつ所望の精度 や応答性が確保される限り、 アナ口グ領域で行われてもよい。 .
また、 上述した各実施形態では、 既述の 2通りの遁倍率 M 0、 M 1は、 クロヅ ク信号生成部 2 1に予め与えられている。
しかし、 本発明はこのような構成に限定されず、 例えば、 ディジタル信号処理 部 4 2 Aや既述の監視制御装置によつて適宜与えられてもよい。
さらに、 本発明は、 上述した実施形態に限定されるものではなく、 本発明の範 囲において多様な形態による実施形態が可能であり、 かつ構成要素の一部もしく は全てに如何なる改良が施されてもよい。 誘 卜の禾 il fflの πτ 小牛
上述したように本発明にかかわる第一および第二の周波数合成器では、 クロッ ク信号の周波数が大幅に大きな値に設定されなぐても、 '間接周波数合成の精度が 高められる。
また、 本発明にかかわる第三、 第四、 第九および第十の周波数合成器では、 出 力信号の周波数が安定に精度よく所望の値に維持される。
さらに、 本発明にかかわる第五および第六の周波数合成器では、 機能、 構成、 仕様その他が多様である機器やシステムに対する適応が柔軟に実現される。 また、本発明にかかわる第七の周波数合成器では、出力信号の周波数が安価に、 かつ安定に所望の値に維持される。
さらに、 本発明にかかわる第八の周波数合成器では、 基準信号に対する位相同 期が安価に、 かつ安定に維持される。
また、 本発明にかかわる第十一の周波数合成器では、 帰還路の構成に対する柔 軟な適応に併せて、 上述した成分が帰還路を介して帰還されることに起因する位 相同期ループの不正常な応答の回避が確度高く達成される。
さらに、 本発明にかかわる第十二および十≡の周波数合成器では、 応答性およ び出力信号の歪率その他の品質が高められ、 かつ安定に維持される。
また、 本発明にかかわる第十四の周波数合成器では、 周波数合成手段の多様な 構成や特性に対する適応に併せて、 多様なシステムや機器に対する本発明の適用 が可能となる。
さらに、 本発明にかかわる第十五の周波数合成器では、 出力信号が位相同期ル ープを介して行われる間接周波数合成の下で安定に精度よく生成される。
したがって、 これらの発明が適用されたシステムや機器では、 構成の複雑化と コストの増加とを伴うことなく、性能が高められ、かつ信頼性が高く維持される。

Claims

請求の範囲
( 1 ) 周波数の基準である基準信号の周期と第一の整数との積に等しい周期で、 その基準信号と出力信号との位相の差をクロック信号に同期して圧縮する間接周 波数合成を行い、 この出力信号を生成する周波数合成手段と、
前記出力信号に周波数合成を施すことによって前記クロック信号を生成し、 か つ前記基準信号の周波数と第二の整数との積に等しい第一の周波数と、 前記周波 数合成手段によって前記差が圧縮される頻度を示す第二の周波数との差または和 に等しい値に、 このクロック信号の周波数を維持するクロック生成手段と を備えたことを特徴とする周波数合成器。
( 2 ) 周波数の基準である基準信号の周期と第一の整数との積に等しい周期で、 その基準信号と出力信号との位相の差をク口ック信号に同期して圧縮される間接 周波数合成を行い、 この出力信号を生成する周波数合成手段と、
前記間接周波数合成に適用される周波数の基準を局部的に与える標準信号に周 波数合成を施すことによって前記クロック信号を生成し、 かつ前記基準信号の周 波数と第二の整数との積に等しい第一の周波数と、 前記周波数合成手段によって 前記差が圧縮される頻度を示す第二の周波数との差または和に等しい値に、 この クロック信号の周波数を維持するクロック生成手段と
を備えたことを特徴とする周波数合成器。
( 3 ) 周波数の基準である基準信号の周期と第一の整数との積に等しい周期で、 その基準信号と出力信号との位相の差をクロック信号に同期して圧縮する間接周 波数合成を行い、 この出力信号を生成する周波数合成手段と、
前記基準信号の周波数の偏差と前記差が圧縮される頻度を示す第二の周波数以 下の閾値とを比較し、 前者が後者以下であるときに前記出力信号を選択し、 かつ 前者が後者を上回るときに、 前記間接周波数合成に適用される周波数の基準を局 部的に与える標準信号を選択する選択手段と、
前記選択手段によって選択された出力信号または標準信号に周波数合成を施す ことによって前記ク口ック信号を生成し、 かつ前記基準信号の周波数と第二の整 数との積に等しい第一の周波数と、 前記周波数合成手段によって前記差が圧縮さ れる頻度を示す第二の周波数との差または和に等しい値に、 このクロック信号の 周波数を維持するクロック生成手段と
を備えたことを特徴とする周波数合成器。
( 4 ) 周波数の基準である基準信号の周期と第一の整数との積に等しい周期で、 その基準信号と出力信号との位相の差をクロック信号に同期して圧縮する間接周 波数合成を行い、 この出力信号を生成する周波数合成手段と、
前記差が圧縮される頻度を示す第二の周波数以下の既定値を前記基準信号の周 波数の偏差が上回る値域に、 前記周波数合成手段によって前記間接周波数合成が 行われる合成比が属するときに前記出力信号を選択し、 この値域にその合成比が 属さないときに、 前記間接周波数合成の周波数の基準を局部的に与える標準信号 を選択する選択手段と、
前記選択手段によって選択された出力信号または標準信号に周波数合成を施す こと.によって前記ク口ック信号を生成し、 かつ前記基準信号の周波数と第二の整 数との積に等しい第一の周波数と、 前記周波数合成手段によって前記差が圧縮さ れる頻度を示す第二の周波数との差または和に等しい値に、 このクロック信号の 周波数を維持するクロック生成手段と
を備えたことを特徴とする周波数合成器。
( 5 ) 周波数の基準である基準信号の周期と第一の整数との積に等しい周期で、 その基準信号と出力信号との位相の差をクロック信号に同期して圧縮する間接周 波数合成を行い、 この出力信号を生成する周波数合成手段と、
前記基準信号の周波数の偏差に基づいて、 前記出力信号と、 前記間接周波数合 成の周波数の基準を局部的に与える標準信号との何れか一方を選択する装置に、 その基準信号の周波数の偏差を引き渡すィン夕フエース手段と、
前記装置によって選択された出力信号または標準信号に周波数合成を施すこと によって前記クロック信号を生成し、 かつ前記基準信号の周波数と第二の整数と の積に等しい第一の周波数と、 前記周波数合成手段によって前記差が圧縮される 頻度を示す第二の周波数との差または和に等しい値に、 このクロック信号の周波 数を維持するク口ック生成手段と
を備えたことを特徴とする周波数合成器。
( 6 ) 周波数の基準である基準信号の周期と第一の整数との積に等しい周期で、 その基準信号と出力信号との位相の差をクロック信号に同期して圧縮する間接周 波数合成を行い、 この出力信号を生成する周波数合成手段と、
前記周波数合成手段によって前記間接周波数合成が行われる合成比に基づいて、 前記出力信号と、 前記間接周波数合成の周波数の基準を局部的に与える標準信号 との何れか一方を選択する装置に、その合成比を引き渡すィン夕フヱ一ス手段と、 前記装置によって選択された出力信号または標準信号に周波数合成を施すこと によって前記クロック信号を生成し、 かつ前記基準信号の周波数と第二の整数と の積に等しい第一の周波数と、 前記周波数合成手段によって前記差が圧縮される 頻度を示す第二の周波数との差または和に等しい値に、 このクロック信号の周波 数を維持するク口ック生成手段と
を備えたことを特徴とする周波数合成器。
( 7 ) 請求の範囲 1に記載の周波数合成器において、
前記クロック生成手段は、
前記基準信号の周波数に伴い得る偏差以外の周波数が前記第二の周波数として 適用されることによって得られる周波数に前記ク口ヅク信号の周波数を維持する ことを特徴とする周波数合成器。
( 8 ) 請求の範囲 2に記載の周波数合成器において、
前記クロック生成手段は、
前記基準信号の周波数に伴い得る偏差以外の周波数が前記第二の周波数として 適用されることによって得られる周波数に前記クロック信号の周波数を維持する ことを特徴とする周波数合成器。
( 9 ) 請求の範囲 1に記載の周波数合成器において、
前記クロック生成手段は、
前記出力信号の周波数に伴い得る偏差以外の周波数が前記第二の周波数として 適用されることによって得られる周波数に前記クロック信号の周波数を維持する ことを特徴とする周波数合成器。
( 1 0 ) 請求の範囲 2に記載の周波数合成器において、
前記クロック生成手段は、 前記出力信号の周波数に伴い得る偏差以外の周波数が前記第二の周波数として 適用されることによって得られる周波数に前記クロック信号の周波数を維持する ことを特徴とする周波数合成器。
( 1 1 ) . 請求の範囲 1に記載の周波数合成器において、
前記周波数合成手段の前段で、 前記基準信号の成分の内、 その基準信号の周波 数の公称値と前記第二の周波数との和と差との双方もしくは何れか一方に該当す る周波数の成分を抑圧する前置濾波手段を備えた .
ことを特徴とする周波数合成器。
( 1 2 ) 請求の範囲 2に記載の周波数合成器において、
前記周波数合成手段の前段で、 前記基準信号の成分の内、 その基準信号の周波 数の公称値と前記第二の周波数との和と差との双方もしくは何れか一方に該当す る周波数の成分を抑圧する前置濾波手段を備えた
ことを特徴とする周波数合成^！。
( 1 3 ) 請求の範囲 1に記載の周波数合成器において、
前記周波数合成手段において前記間接周波数合成を実現する帰還路で、 前記出 力信号の成分の内、 前記基準信号に対して位相の比較の対象となる帰還信号の周 波数の標準値と前記第二の周波数との和と差との双方もしくは何れか一方に該当 する特定の周波数の成分を抑圧する帰還濾波手段を備えた
ことを特徴とする周波数合成器。
( 1 4 ) 請求の範囲 2に記載の周波数合成器において、
前記周波数合成手段において前記間接周波数合成を実現する帰還路で、 前記出 力信号の成分の内、 前記基準信号に対して位相の比較の対象となる帰還信号の周 波数の標準値と前記第二の周波数との和と差との双方もしくは何れか一方に該当 する特定の周波数の成分を抑圧する帰還濾波手段を備えた
ことを特徴とする周波数合成器。
( 1 5 ) 請求の範囲 1 3に記載の周波数合成器において、
前記帰還濾波手段は、
前記出力信号を前記帰還信号に変換する過程で前記特定の周波数の成分を抑圧 する ことを特徴とする周波数合成器。
(16) 請求の範囲 14に記載の周波数合成器において、
前記帰還濾波手段は、
前記出力信号を前記帰還信号に変換する過程で前記特定の周波数の成分を抑圧 する
ことを特徴とする周波数合成器。
(17) 請求の範囲 1に記載の周波数合成器において、
前記第一の周波数は、
前記基準信号の周波数と前記出力信号の周波数の公称値との公倍数である ことを特徴とする周波数合成器。
(18) 請求の範囲 2に記載の周波数合成器において、
前記第一の周波数は、
前記基準信号の周波数と前記出力信号の周波数の公称値との公倍数である ことを特徴とする周波数合成器。
(19) 請求の範囲 1に記載の周波数合成器において、
前記周波数合成手段によって前記差が圧縮される頻度を示す第二の周波数は、 前記基準信号の周波数の整数倍の値である
ことを特徴とする周波数合成器。
(20) 請求の範囲 2に記載の周波数合成器において、
前記周波数合成手段によって前記差が圧縮される頻度を示す第二の周波数は、 前記基準信号の周波数の整数倍の値である
ことを特徴とする周波数合成器。
(21) 請求の範囲 1に記載の周波数合成器において、
前記第一の整数は、
前記間接周波数合成の精度の低下が許容される程度に大きな値に設定された ことを特徴とする周波数合成器。
(22) 請求の範囲 2に記載の周波数合成器において、
前記第一の整数は、
前記間接周波数合成の精度の低下が許容される程度に大きな値に設定された ことを特徴とする周波数合成器。
(23) 請求の範囲 1に記載の周波数合成器において、
前記第二の整数は、
前記間接周波数合成の精度の低下が許容される程度に小さな値に設定された ことを特徴とする周波数合成器。 .
(24) 請求の範囲 2に記載の周波数合成器において、
前記第二の整数は、
前記間接周波数合成の精度の低下が許容される程度に小さな値に設定された ことを特徴とする周波数合成器。
PCT/JP2002/012052 2002-11-19 2002-11-19 周波数合成器 WO2004068713A2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
PCT/JP2002/012052 WO2004068713A2 (ja) 2002-11-19 2002-11-19 周波数合成器
PCT/JP2003/010932 WO2004047301A1 (ja) 2002-11-19 2003-08-28 周波数合成器
JP2004553136A JPWO2004047301A1 (ja) 2002-11-19 2003-08-28 周波数合成器
US11/086,237 US7355457B2 (en) 2002-11-19 2005-03-22 Frequency synthesizer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2002/012052 WO2004068713A2 (ja) 2002-11-19 2002-11-19 周波数合成器

Publications (1)

Publication Number Publication Date
WO2004068713A2 true WO2004068713A2 (ja) 2004-08-12

Family

ID=32321496

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2002/012052 WO2004068713A2 (ja) 2002-11-19 2002-11-19 周波数合成器

Country Status (3)

Country Link
US (1) US7355457B2 (ja)
JP (1) JPWO2004047301A1 (ja)
WO (1) WO2004068713A2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5899244B2 (ja) * 2011-12-19 2016-04-06 古野電気株式会社 基準周波数発生装置、及び正弦波出力方法
CN103260135B (zh) * 2012-02-17 2016-03-02 鼎桥通信技术有限公司 集群用户设备的信道检测方法和集群用户设备
JP5948995B2 (ja) * 2012-03-14 2016-07-06 横浜ゴム株式会社 空気入りタイヤ
EP3952113A1 (en) * 2020-08-07 2022-02-09 Comet AG Control unit, radio frequency power generator, and method for generating synchronized radio frequency output signals

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06209216A (ja) 1992-12-19 1994-07-26 N F Kairo Sekkei Block:Kk 信号発生装置
JP3096636B2 (ja) 1996-04-03 2000-10-10 八重洲無線株式会社 Ｐｌｌ回路
JPH1041816A (ja) 1996-07-24 1998-02-13 Advantest Corp 信号発生器
US6356112B1 (en) * 2000-03-28 2002-03-12 Translogic Technology, Inc. Exclusive or/nor circuit
US6914935B2 (en) * 2001-02-21 2005-07-05 Freescale Semiconductor, Inc. Fractional N synthesizer with reduced fractionalization spurs
JP4320139B2 (ja) * 2001-11-13 2009-08-26 株式会社アドバンテスト タイミング発生装置、及び試験装置

Also Published As

Publication number Publication date
US7355457B2 (en) 2008-04-08
JPWO2004047301A1 (ja) 2006-03-23
WO2004047301A2 (ja) 2004-06-03
US20050162197A1 (en) 2005-07-28

Similar Documents

Publication Publication Date Title
US5534822A (en) Parallel phase-locked loop oscillator circuits with average frequency calculation of input stage loop
RU2176431C2 (ru) Запускаемый цифровым синтезатором с прямым синтезом частот синтезатор частот с очищающей схемой фазовой автоподстройки частоты
JP3796109B2 (ja) デジタル制御の周波数増倍発振器を備えた位相同期ループ
US6642800B2 (en) Spurious-free fractional-N frequency synthesizer with multi-phase network circuit
US20020027459A1 (en) Frequency division/multiplication with jitter minimization
US20040012423A1 (en) Phase locked loop circuit using fractional frequency divider
US5187722A (en) Frequency synthesis using fractional frequency multiplication
CA2121390C (en) Multiloop phase-locked loop circuit
EP0793348A1 (en) Phase lock loop circuit
KR960016812B1 (ko) 하이브리드 주파수 합성기(Hybrid Frequency Synthesizer)
GB2274221A (en) Spur reduction for multiple modulator based synthesis
WO2004068713A2 (ja) 周波数合成器
US7315214B2 (en) Phase locked loop
US6150858A (en) Phase compensation circuit of digital processing PLL
JPS6059822A (ja) 周波数変換回路
JP4651931B2 (ja) シンセサイザ
JPH0548453A (ja) 周波数シンセサイザ
JPS58168333A (ja) 位相同期ル−プ回路の位相比較方式
JP3209187B2 (ja) クロック周波数変換回路及びその変換方法並びにクロック周波数変換機能を備えた受像装置
JP2001237700A (ja) 位相同期ループ回路
JP3260567B2 (ja) クロック生成回路
JP4465658B2 (ja) クロック変換器、変調器、及びデジタル放送用送信装置
JP3248453B2 (ja) 発振装置
JPH10163862A (ja) フェイズロックループ回路
JPH04268820A (ja) フェイズロックループ

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A2

Designated state(s): JP US

NENP Non-entry into the national phase

Ref country code: JP

WWW Wipo information: withdrawn in national office

Country of ref document: JP