WO2004047301A2 - 周波数合成器 - Google Patents

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WO2004047301A2
WO2004047301A2 PCT/JP2003/010932 JP0310932W WO2004047301A2 WO 2004047301 A2 WO2004047301 A2 WO 2004047301A2 JP 0310932 W JP0310932 W JP 0310932W WO 2004047301 A2 WO2004047301 A2 WO 2004047301A2
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synthesis
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output signal
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Yoshito Koyama
Koji Nakamuta
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Fujitsu Ltd
Yoshito Koyama
Koji Nakamuta
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers

Definitions

  • the present invention relates to a frequency synthesizer that generates a signal of a desired frequency synchronized with a reference signal serving as a frequency reference.
  • Phase-locked loops are used in home appliances to achieve the following advantages stably and synergistically by applying advanced electronic circuit technology and digital signal processing technology. Not only in products, but also in many trunk communication networks and communication devices that need to maintain stable synchronization with high accuracy. -In the digital domain, flexible adaptation to a wide range of bands is easily achieved.
  • FIG. 10 is a diagram illustrating a first configuration example of a frequency synthesizer provided with a phase locked loop.
  • phase detector DPD: Digital Phase Detector
  • fr a standard frequency
  • DSP digital signal processor
  • the generated phase comparator 41 detects the phase difference ⁇ between the reference signal and the feedback signal at the leading edge (or trailing edge) of the clock signal.
  • the instantaneous value Vc of the control signal to be supplied to the voltage controlled oscillator 43 is maintained at a value at which the phase difference ⁇ 6 is compressed.
  • the frequency F of the output signal generated by the voltage controlled oscillator 32 is such that the frequency fr of the above-described reference signal is accurately maintained at a desired value, and is appropriate for the prescaler 44 and the clock signal generator 45.
  • FIG. 11 is a diagram illustrating a second configuration example of the frequency synthesizer provided with the phase locked loop.
  • the configuration of the frequency synthesizer shown in FIG. 11 differs from the configuration of the frequency synthesizer shown in FIG. 10 (hereinafter, referred to as a “first conventional example”) in the following points.
  • DSP Digital signal processor
  • the input of the clock signal generator 45A is connected to the output of the local reference signal oscillator 51 instead of the output of the voltage controlled oscillator 43.
  • DDS direct frequency synthesizer
  • the clock signal generation unit 45 A In the frequency synthesizer having such a configuration (hereinafter, referred to as a “second conventional example”), the clock signal generation unit 45 A generates the local reference signal (here, the local reference signal generated by the local reference signal oscillator 51). For the sake of simplicity, assume that the frequency is ft.) Generate a clock signal with the above-mentioned frequency fc by dividing by a division ratio suitable for the frequency of the local reference signal.
  • the digital signal processing section 42 A conforms to the characteristics of the direct frequency synthesis section (DDS) 53, and the frequency F F of the output signal generated by the direct frequency synthesis section 53 and the low-pass filter 52. Is given to the direct frequency synthesizing unit 53 as the sequence of values that maintain the desired value.
  • DDS direct frequency synthesis section
  • the frequency of the output signal is accurately and stably maintained at the desired value F, similarly to the first conventional example.
  • the improvement of the accuracy and the stability of the frequency F of the output signal can be achieved unless the accuracy of the phase difference ⁇ detected by the phase comparator 41 is sufficiently high.
  • the frequency fc of the clock signal provided to the phase comparator 41 had to be set to a high value.
  • the clock signal generators 45 and 45 A need to operate at a frequency high enough to achieve the frequency fc. Or circuit must be applied.
  • An object of the present invention is to provide a frequency synthesizer whose performance can be improved at low cost without significantly complicating the configuration and whose performance is stably maintained.
  • Another object of the present invention is to improve the accuracy of indirect frequency synthesis even if the frequency of the clock signal is not set to a significantly large value.
  • indirect frequency synthesis refers to “the sum of frequencies obtained by performing processing performed as a combination of multiplication, frequency division, frequency conversion, and filtering on a signal that provides a reference frequency. Rather than “direct frequency synthesis” to obtain the desired frequency as the difference, product, or quotient, the frequency of the output signal is indirectly determined through a phase-locked loop that minimizes the phase difference between the signal and the output signal. Means “frequency synthesis” that is set to the frequency of
  • a further object of the present invention is to maintain the frequency of an output signal stably and accurately at a desired value.
  • Another object of the present invention is to flexibly realize adaptation to devices and systems having various functions, configurations, specifications, and the like.
  • a further object of the present invention is to maintain the phase synchronization with respect to the reference signal inexpensively and stably in the process of indirect frequency synthesis.
  • Another object of the present invention is to maintain the frequency of an output signal accurately and stably at a desired value.
  • a further object of the present invention is to flexibly adapt to the configuration of the feedback path and to stably maintain a normal response of the phase locked loop.
  • Another object of the present invention is to improve the responsiveness and distortion of an output signal and other qualities. , And is maintained stably.
  • a further object of the present invention is to make it possible to apply the present invention to various systems and devices in accordance with adaptation to various configurations and characteristics of the frequency synthesis means.
  • Another object of the present invention is to stably and accurately generate an output signal under indirect frequency synthesis performed through a phase locked loop.
  • an object of the present invention is to improve the performance of a system or an apparatus to which the present invention is applied and to maintain high reliability without accompanying a complicated configuration and an increase in cost.
  • the purpose described above is to indirectly compress the difference in phase between the reference signal and the output signal in synchronization with the clock signal at a cycle equal to the product of the cycle of the reference signal, which is a frequency reference, and the first integer.
  • Frequency synthesis is performed, a clock signal is generated by applying frequency synthesis to the resulting output signal, and a first frequency equal to the product of the frequency of the reference signal and the second integer;
  • This phase difference is achieved by a frequency synthesizer characterized in that the frequency of the cook signal is maintained at a value equal to the difference or sum with a second frequency indicating the frequency of compression.
  • the time when the phase of the reference signal is compared with the phase of the output signal is not the time when the relative phase with respect to the reference signal is constant, but the period of the reference signal and the first integer. And a plurality of times that make a cycle with a period equal to the product of
  • the above-described object differs from the above-described frequency synthesizer in that the generation of the clock signal is achieved by frequency synthesis applied to a standard signal that locally provides a reference for the frequency applied to indirect frequency synthesis. Achieved by a frequency synthesizer.
  • the time when the phase of the reference signal is compared with the phase of the output signal is not the time when the relative phase with respect to the reference signal is constant, but the period of the reference signal and the first integer. And a plurality of times that make a cycle with a period equal to the product of
  • the above-mentioned object is to compare the deviation of the frequency of the reference signal with a threshold below the second frequency indicating the frequency at which the above-described phase difference is compressed, and when the former is lower than the latter, the output signal is compared with the output signal.
  • the former is greater than the latter, it is applied to indirect frequency synthesis.
  • a frequency synthesizer that is characterized in that a clock signal is generated by subjecting a standard signal that locally gives a reference of a certain frequency to frequency synthesis.
  • the above-described object is to provide a synthesis ratio of the indirect frequency synthesis to a value range in which the deviation of the frequency of the reference signal exceeds a predetermined value equal to or lower than the second frequency indicating the frequency of the above-described phase difference compression.
  • the frequency signal is applied to the standard signal that locally provides a reference for the frequency of the indirect frequency synthesis, thereby producing a quick signal.
  • the phase difference between the reference signal and the output signal is determined in the process of indirect frequency synthesis described above.
  • the comparison is made with a higher resolution than the converted value of the clock signal period.
  • the above-mentioned object is to deliver a deviation of the frequency of the reference signal to a device for selecting one of an output signal and a standard signal for locally providing a reference of the frequency of the indirect frequency synthesis.
  • a frequency synthesizer characterized by generating a clock signal by subjecting a selected output signal or standard signal to frequency synthesis.
  • the frequency of the clock signal is maintained not only at the deviation of the frequency of the reference signal, but also at a value equal to the difference or sum described above in a form suitable for the procedure of the processing performed by the above-described device.
  • the above-mentioned object is also directed to a device for selecting one of an output signal and a standard signal for locally providing a reference for the frequency of the indirect frequency synthesis based on a synthesis ratio of the indirect frequency synthesis for generating the output signal.
  • a frequency synthesizer characterized in that it generates a clock signal by passing the synthesis ratio and frequency-synthesizing the output signal or standard signal selected by the device.
  • the frequency of the clock signal is Not only the deviation is maintained at a value equal to the difference or sum described above in a form suitable for the procedure of the processing performed by the above-described device.
  • the above-described object is to provide a frequency synthesizer characterized in that the frequency obtained by applying a frequency other than the deviation that can be accompanied by the frequency of the reference signal as the second frequency maintains the frequency of the clock signal. Achieved by
  • the frequency of the clock signal has a deviation from the frequency of the output signal, or even if the frequency fluctuates or can shift, the basic configuration is not changed. It is kept at a suitable value.
  • the above-described object is characterized in that the frequency of the peak signal is maintained at a frequency obtained by applying a frequency other than the deviation that can be caused by the frequency of the output signal as the second frequency. Achieved by a frequency synthesizer.
  • the frequency of the clock signal has a deviation from the frequency of the output signal, or even if the frequency fluctuates or can shift, the basic configuration is not changed. It is kept at a suitable value.
  • the above-mentioned object is to provide, prior to indirect frequency synthesis for generating an output signal, both of the sum and difference between the nominal value of the frequency of the reference signal and the second frequency among the components of the reference signal; Alternatively, it is achieved by a frequency synthesizer characterized by suppressing a frequency component corresponding to either one.
  • the abnormal condition of the phase locked loop caused by the fact that the reference signal contains a low frequency component or a high frequency component over the second frequency described above from the frequency of the reference signal is included. Response is avoided.
  • the above-mentioned object is to provide a feedback path for realizing indirect frequency synthesis, in which a standard value of a frequency of a feedback signal whose phase is compared with a reference signal and a second frequency of a component of an output signal are compared.
  • a frequency synthesizer characterized in that components of a specific frequency corresponding to both or one of the sum and the difference are suppressed.
  • the above-mentioned feedback signal includes a component having a frequency lower than or higher than the standard value of the frequency of the feedback signal over a second frequency or a component having a higher frequency, thereby causing a failure of the phase locked loop. Successful response is avoided.
  • the purpose of the above is to convert the output signal to a feedback signal, This is achieved by a frequency synthesizer characterized by the suppression of a number of components.
  • a component that is included in the feedback signal and has a frequency lower or higher than the standard value of the frequency of the feedback signal over a second frequency is transmitted through the feedback path described above. Is suppressed in a frequency band different from the occupied band.
  • the above object is achieved by a frequency synthesizer characterized in that the first frequency is a common multiple of the frequency of the reference signal and the nominal value of the frequency of the output signal.
  • the phase of the feedback signal which is compared with the phase of the reference signal in the phase locked loop, is cyclic with a period equal to the product of the period of the reference signal and the first integer. At the same phase.
  • the above-mentioned object is achieved by a frequency synthesizer characterized in that the second frequency indicating the frequency at which the phase difference is compressed is an integer multiple of the frequency of the reference signal.
  • the phase of the feedback signal which is compared with the phase of the reference signal in the phase locked loop, is cyclic with a period equal to the product of the period of the reference signal and the first integer. Is obtained as a sequence of phases given to
  • the above-mentioned object is achieved by a frequency synthesizer characterized in that the first integer is set to a value large enough to allow a reduction in the accuracy of indirect frequency synthesis.
  • the frequency of the reference signal is set to a high value, the indirect frequency synthesis that realizes the generation of the output signal can be realized flexibly and in various forms.
  • the above-mentioned object is achieved by a frequency synthesizer characterized in that the second integer is set to a value small enough to allow a decrease in the accuracy of indirect frequency synthesis.
  • the phase difference between the reference signal and the feedback signal indicates a period in which the phase should be obtained in the phase locked loop. Is set to a desired high value.
  • the above-described object is to monitor and correct a phase deviation from a standard signal or a standard signal selected by the selection means in a frequency band higher than the second frequency. This is achieved by a frequency synthesizer that is characterized by generating a peak signal based on indirect frequency synthesis.
  • the frequency division ratio to be applied to each frequency division of the standard signal and the clock signal in order to realize the phase comparison between the standard signal and the clock signal in the above-described band is the same. Is set to a smaller value than when the phase comparison is performed in the band including the second frequency.
  • FIG. 1 is a first principle block diagram of a frequency synthesizer according to the present invention.
  • FIG. 2 is a second principle block diagram of the frequency synthesizer according to the present invention.
  • FIG. 3 is a third principle block diagram of the frequency synthesizer according to the present invention.
  • FIG. 4 is a fourth principle block diagram of the frequency synthesizer according to the present invention.
  • FIG. 5 is a fifth principle block diagram of the frequency synthesizer according to the present invention.
  • FIG. 6 is a sixth principle block diagram of the frequency synthesizer according to the present invention.
  • FIG. 7 is a diagram showing first to third embodiments of the present invention.
  • FIG. 8 is a diagram showing a fourth embodiment of the present invention.
  • FIG. 9 is a diagram showing a fifth embodiment of the present invention.
  • FIG. 10 is a diagram showing a first configuration example of a conventional frequency synthesizer.
  • FIG. 11 is a diagram illustrating a second configuration example of the conventional frequency synthesizer. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a first principle block diagram of the frequency synthesizer according to the present invention.
  • the frequency synthesizer shown in FIG. 1 includes frequency synthesizer 11, clock generator 12, pre-filter 16, and feedback filter 17.
  • the principle of the first frequency synthesizer according to the present invention is as follows.
  • the frequency synthesizing means 11 synchronizes the phase difference between the reference signal and the output signal with the clock signal at a period equal to the product of the period of the reference signal, which is a frequency reference, and the first integer.
  • the output signal is generated by performing indirect frequency synthesis for compression.
  • the clock generation means 12 generates a clock signal by subjecting the output signal to frequency synthesis, and further comprises a first frequency equal to the product of the frequency of the reference signal and the second integer; Maintain the frequency of this clock signal at a value equal to the difference or sum of the second frequency, which indicates how often the difference is compressed by one.
  • the point in time at which the phase of the reference signal and the output signal are compared by the frequency synthesizing means 11 is relative to the reference signal. Rather than at a point in time when the phase is constant, there are a plurality of points that make a round and repeat at a cycle equal to the product of the above-described cycle of the reference signal and the first integer.
  • the accuracy of the indirect frequency synthesis performed by the frequency synthesizer 11 can be improved.
  • FIG. 2 is a second principle block diagram of the frequency synthesizer according to the present invention.
  • the frequency synthesizer shown in FIG. 2 includes frequency synthesizer 11, clock generator 12 A, pre-filter 16, and feedback filter 17.
  • the principle of the second frequency synthesizer according to the present invention is as follows.
  • the frequency synthesizing means 11 synchronizes the phase difference between the reference signal and the output signal with a cycle signal at a cycle equal to the product of the cycle of the reference signal, which is a frequency reference, and a first integer. It performs indirect frequency synthesis to be compressed and generates this output signal.
  • the clock generation means 12A generates a peak signal by performing frequency synthesis on a standard signal that locally provides a reference for a frequency applied to indirect frequency synthesis, and furthermore, generates To a value equal to the difference or the sum of the first frequency equal to the product of the integers and the second frequency indicating the frequency at which the difference is compressed by the frequency synthesizer 11. maintain.
  • the phase of the reference signal is synchronized with that of the reference signal. It is not a point in time when the temporal phase is constant, but a plurality of points that make a round and repeat with a period equal to the product of the period of the above-mentioned reference signal and the first integer. Therefore, even if the frequency of the clock signal is not set to a significantly large value, the accuracy of the indirect frequency synthesis performed by the frequency synthesizer 11 can be improved.
  • FIG. 3 is a third principle block diagram of the frequency synthesizer according to the present invention.
  • the frequency synthesizer shown in FIG. 3 includes frequency synthesizer 11, selector 13, clock generator 5 12 B, pre-filter 16, and feedback filter 17.
  • the principle of the third frequency synthesizer according to the present invention is as follows.
  • the frequency synthesizing means 11 synchronizes the phase difference between the reference signal and the output signal with a cycle signal at a cycle equal to the product of the cycle of the reference signal, which is a frequency reference, and a first integer. Perform indirect frequency synthesis to compress and generate this output signal.
  • the selecting means 13 compares the deviation of the frequency of the reference signal with a threshold value below the second frequency indicating the frequency at which the phase difference is compressed, and outputs the output signal when the former is less than the latter. Select, and a standard signal that locally provides a reference for the frequency applied to indirect frequency synthesis when the former is greater than the latter.
  • the clock generating means 12B generates a clock signal by subjecting the output signal or the standard signal selected by the selecting means 13 to frequency synthesis, and generates the clock signal, and calculates the frequency of the reference signal and the second integer.
  • the frequency of this clock signal is maintained at a value equal to the difference or the sum of the first frequency equal to the product of and the second frequency indicating the frequency at which the difference is compressed by the frequency synthesizing means 11.
  • the phase difference between the reference signal and the output signal is determined by the frequency synthesis means.
  • comparison is made with a higher resolution than the converted value of the period of the clock signal.
  • FIG. 4 is a fourth principle block diagram of the frequency synthesizer according to the present invention.
  • the frequency synthesizer shown in FIG. 4 includes frequency synthesizer 11, clock generator 12 C, 25 selector 13 A, pre-filter 16, and feedback filter 17.
  • the principle of the fourth frequency synthesizer according to the present invention is as follows.
  • the frequency synthesizing means 11 synchronizes the phase difference between the reference signal and the output signal with a cycle signal at a cycle equal to the product of the cycle of the reference signal, which is a frequency reference, and a first integer. Perform indirect frequency synthesis to compress and generate this output signal.
  • Selection means 1 3 A Is output when the synthesis ratio at which indirect frequency synthesis is performed by the frequency synthesis means 11 falls in a range in which the deviation of the frequency of the reference signal exceeds a predetermined value equal to or lower than the second frequency indicating the frequency at which the difference is compressed. When a signal is selected and the synthesis ratio does not belong to this range, a standard signal that locally provides a reference for the frequency of indirect frequency synthesis is selected.
  • the clock generation means 12C generates a clock signal by subjecting the output signal or the standard signal selected by the selection means 13A to frequency synthesis, and generates a clock signal in accordance with the frequency of the reference signal and the second signal.
  • the frequency of this clock signal is maintained at a value equal to the difference or the sum of the first frequency equal to the product of the integers and the second frequency indicating the frequency at which the difference is compressed by the frequency synthesizer 11.
  • the phase difference between the reference signal and the output signal is determined by the frequency synthesis means.
  • the comparison is made with a higher resolution than the converted value of the clock signal period.
  • FIG. 5 is a fifth principle block diagram of the frequency synthesizer according to the present invention.
  • the frequency synthesizer shown in FIG. 5 includes frequency synthesizer 11, clock generator 12 D, interface 15, pre-filter 16, and feedback filter 17.
  • the principle of the fifth frequency synthesizer according to the present invention is as follows.
  • the frequency synthesizing means 11 synchronizes the phase difference between the reference signal and the output signal with a cycle signal at a cycle equal to the product of the cycle of the reference signal, which is a frequency reference, and a first integer. Perform indirect frequency synthesis to compress and generate this output signal.
  • the interface means 15 provides a device 14 for selecting one of an output signal and a standard signal for locally providing a reference of the frequency of the indirect frequency synthesis based on the deviation of the frequency of the reference signal. Hand over the frequency deviation of
  • the clock generation means 12 D generates a clock signal by performing frequency synthesis on the output signal or the standard signal selected by the device 14, and generates a clock signal by multiplying the frequency of the reference signal by the second integer.
  • the frequency of this cook signal is maintained at a value equal to the difference or the sum of the first frequency equal to the second frequency indicating the frequency at which the difference is compressed by the frequency synthesis means 11.
  • the frequency of the clock signal is not only the deviation of the frequency of the reference signal, but also a value equal to the difference or sum described above in a manner compatible with the processing procedure performed by the device 14 described above. Is maintained.
  • FIG. 6 is a sixth principle block diagram of the frequency synthesizer according to the present invention.
  • the frequency synthesizer shown in FIG. 6 includes a frequency synthesizer 11, a clock generator 12 E, an interface 15 A, a pre-filter 16 and a feedback filter 17.
  • the principle of the sixth frequency synthesizer according to the present invention is as follows.
  • the frequency synthesizing unit 11 is an indirect circuit that compresses the phase difference between the reference signal and the output signal in synchronization with the clock signal at a period equal to the product of the period of the reference signal, which is a frequency reference, and a first integer. Perform frequency synthesis to generate this output signal.
  • the interface means 15A outputs one of an output signal and a standard signal which locally provides a reference for the frequency of the indirect frequency synthesis based on the synthesis ratio at which the indirect frequency synthesis is performed by the frequency synthesis means 11. Deliver the composite ratio to the selected device 14A.
  • the clock generation means 12E generates a clock signal by performing frequency synthesis on the output signal or the standard signal selected by the device 14A, and generates a clock signal by multiplying the frequency of the reference signal by the second integer.
  • the frequency of this cook signal is maintained at a value equal to the difference or the sum of the equal first frequency and the second frequency indicating the frequency at which the difference is compressed by the frequency synthesis means 11.
  • the frequency of the peak signal is not only the deviation of the frequency of the reference signal, but also the difference or the sum described above in a form suitable for the processing procedure performed by the device 14A described above. Is maintained at a value equal to
  • the principle of the seventh frequency synthesizer according to the present invention is as follows.
  • the clock generating means 12 and 12 A output the clock to a frequency obtained by applying a frequency other than the deviation that can be caused by the frequency of the reference signal as the second frequency. Maintain the frequency of the signal.
  • the basic configuration is changed even if the frequency of the peak signal has a deviation from the frequency of the reference signal, or the frequency can fluctuate or shift. It is kept at an appropriate value without
  • the principle of the eighth frequency synthesizer according to the present invention is as follows.
  • the clock generation means 12 and 12 A maintain the frequency of the clock signal at a frequency obtained by applying a frequency other than the deviation that may be caused by the frequency of the output signal as the second frequency.
  • the frequency of the clock signal has a deviation from the frequency of the output signal, or even if the frequency fluctuates or can shift, the basic configuration is not changed. i is kept at the right value.
  • phase synchronization with the reference signal is maintained inexpensively and stably.
  • the principle of the ninth frequency synthesizer according to the present invention is as follows.
  • the pre-filtering means 16 is a stage prior to the frequency synthesizing means 11 and is one or both of a sum and a difference between the nominal value of the frequency of the reference signal and the second frequency among the components of the reference signal. Is suppressed.
  • the principle of a tenth frequency synthesizer according to the present invention is as follows.
  • the feedback filtering means 17 is a feedback path that implements indirect frequency synthesis in the frequency synthesis means 11 and, among the components of the output signal, the standard value of the frequency of the feedback signal whose phase is to be compared with the reference signal. A specific frequency component corresponding to the sum and / or difference with the second frequency is suppressed.
  • the feedback signal described above is added to the frequency of the feedback signal.
  • the abnormal response of the phase locked loop due to the inclusion of components at lower or higher frequencies over the second frequency than the standard value is avoided.
  • the eleventh principle of the frequency synthesizer according to the present invention is as follows.
  • the feedback filtering means 17 suppresses a specific frequency component in the process of converting the output signal into a feedback signal.
  • a component included in the feedback signal and having a frequency lower or higher than the standard value of the frequency of the feedback signal over the second frequency is transmitted to the feedback path forming the phase locked loop. It is suppressed in a frequency band different from the occupied band of the feedback signal.
  • the first frequency is a common multiple of the frequency of the reference signal and the nominal value of the frequency of the output signal.
  • the first frequency is not only the frequency of the reference signal but also a multiple of the nominal value of the frequency of the output signal to be generated, so that the phase of this reference signal in the phase locked loop
  • the phase of the feedback signal to be compared with is obtained as a sequence of the same phase cyclically with a period equal to the product of the period of the reference signal and the first integer.
  • the responsiveness, the distortion rate of the output signal, and other qualities are improved and maintained stable.
  • the principle of the thirteenth frequency synthesizer according to the present invention is as follows.
  • the second frequency indicating the frequency at which the difference described above is compressed by the frequency synthesizing unit 11 is a value that is an integral multiple of the frequency of the reference signal.
  • the phase of the feedback signal compared with the phase of the reference signal in the phase locked loop is equal to the product of the period of the reference signal and the first integer. It is obtained as a sequence of phases that are given cyclically with a short period.
  • the principle of the fourteenth frequency synthesizer according to the present invention is as follows.
  • the first integer is set to a value large enough to allow a decrease in the accuracy of indirect frequency synthesis.
  • the present invention can be applied to various systems and devices in accordance with adaptation of the frequency synthesis means 11 to various configurations and characteristics.
  • the principle of the fifteenth frequency synthesizer according to the present invention is as follows.
  • the second integer is set to a value small enough to allow a decrease in the accuracy of indirect frequency synthesis.
  • a phase difference between the reference signal and the feedback signal indicates a period in which the phase should be obtained in the phase locked loop. Is set to a desired high value.
  • the output signal is stably and accurately generated under the indirect frequency synthesis performed through the phase locked loop.
  • the principle of the sixteenth frequency synthesizer according to the present invention is as follows.
  • the clock generation means 12A to 12E monitor the phase deviation from the standard signal or the standard signal selected by the selection means in a frequency band higher than the second frequency, and correct the indirect frequency synthesis. And a click signal is generated based on.
  • the frequency division ratio to be applied to each frequency division of the standard signal and the clock signal in order to realize the phase comparison between the standard signal and the clock signal in the above-mentioned band is the same. Is set to a smaller value than when the phase comparison is performed in the band including the second frequency.
  • the clock signal can be generated by the indirect frequency synthesis described above.
  • lockup and maintenance of the lock state are more stably realized than when these division ratios are set to a large value.
  • FIG. 7 is a diagram showing first to third embodiments of the present invention.
  • a clock signal generator 21 is provided in place of the above-described clock signal generator 45A, and the output of the selector 22 is connected to the input of the clock signal generator 21.
  • the output of the low-pass filter 52 is connected to one input of the selector 22, and the output of the local reference signal oscillator 51 is connected to the other input of the selector 22.
  • One input of the counter 23 is supplied with the above-described reference signal, and the other input of the counter 23 is connected to the output of the clock signal generator 21.
  • the count output of the counter 23 is connected to the input port of the digital signal processing unit 42A, and the output port of the digital signal processing unit 42A is connected to the control input of the clock signal generation unit 21 and the selection input of the selector 22. Is done.
  • Two types of multiplier factors expressed by the following formulas (1) and (2) with respect to the frequency fc ( 7 7.76 megahertz) of the clock signal and the frequency f L of the local reference signal in the second conventional example.
  • M0 and Ml are stored in advance.
  • MO [(fc + l / r) / F] or [(fc-1 / T) / F] ⁇ (1)
  • Ml [(fc + ⁇ / ⁇ ) / ⁇ L ] or [(fc- l / x) / f L] ⁇ (2)
  • the counter 23 outputs a reference signal (for the sake of simplicity, it is assumed that the duty ratio is “0.5”). For each period of “1”, “the number N of times the leading edge (or the trailing edge) of the clock signal is detected” is counted, and the number N is notified to the digital signal processing unit 42A as appropriate.
  • the digital signal processing unit 42A calculates the number of times of notification of the nominal value of “the frequency of the clock signal actually generated by the clock signal generation unit 21” and the duty ratio described above. The range in which N is determined to be an appropriate value is Given in advance.
  • the digital signal processing unit 42A performs the following processing every time the above-mentioned number N is given.
  • -It is determined whether or not the number N (or the average value of this number N and “one or more times J given earlier”) belongs to this range.
  • the selector 22 gives the following signal to the clock signal generator 21 in accordance with the logical value of the binary signal described above.
  • the clock signal generation unit 21 generates a clock signal by applying the following magnification ratio corresponding to the logical value of the above-described binary signal, among the above-mentioned second magnifications M O and M 1.
  • the frequency of the clock signal generated by the click signal generation unit 21 is represented by the numerator on the right side of the above equations (1) and (2) regardless of the result of the above-described determination.
  • the accuracy of the frequency of the output signal is increased without a significant increase in the frequency of the cook signal, which may involve cost, power consumption, thermal design, and other constraints.
  • the deviation between the frequency fr of the reference signal and the effective frequency of the clock signal is compared by the counter 23, and when the former is lower than the latter, the output signal is cut off.
  • the local reference signal is supplied to the clock signal generator 21 when the signal exceeds the value.
  • the resolution of the phase difference ⁇ 0 detected by the phase comparator 41 is a value corresponding to the period of the clock signal. It is kept at a smaller value.
  • a frequency fc is simply set to a value that is an integral multiple of the frequency of the reference signal ⁇ r when the response, the distortion rate of the output signal, and other overall performance degradation are allowed. You may.
  • the output signal is directly linked with the local reference oscillator 51 and responds to the phase locked loop composed of the prescaler 44, the phase comparator 41, and the digital signal processor 42A. It is generated by the frequency synthesizer 53 and the low-pass filter 52.
  • a voltage-controlled oscillator 43 that performs processing equivalent to the processing performed may be provided.
  • the above-described reference signal is supplied to the counter 23 and the phase comparator 41 via the filter 24.
  • the filter 24 has a passband at the nominal value fr of the frequency of the reference signal, and provides the sum and / or difference between the nominal value fr and the above-described offset frequency (250 Hz). It has an attenuation band (or attenuation pole) at the same frequency.
  • the components distributed to the above-described attenuation region (or attenuation pole) are input to the phase comparator 41 without being suppressed (removed) by the filter 24.
  • the digital signal is processed by the digital signal processing unit 42A. It is hardly removed during the low-pass filtering process.
  • the abnormal response of the phase locked loop due to the fact that the reference signal includes a component of a frequency lower (or higher) than the frequency f of the reference signal over an offset frequency is included. Is avoided, and the frequency of the output signal is accurately and stably maintained at the desired value F.
  • the feature of this embodiment lies in the following processing performed by the prescaler 44 or the phase comparator 41.
  • the final stage of the prescaler 44 or the first stage of the phase comparator 41 has a passband at the nominal value ⁇ r of the frequency of the reference signal, and its nominal value fr and the aforementioned offset frequency (250 Hz ) Is provided with a filtering circuit having an attenuation range (or attenuation pole) at a frequency equal to the sum and / or the difference.
  • the components included in the feedback signal generated by the prescaler 44 are suppressed (removed) at all.
  • the signal is given to the phase comparator 41, most of the components of the “modulation product with the reference signal” generated by the phase comparator 41 generally become DC components. It is hardly removed during the low-pass filtering performed by part 42A.
  • the abnormal response of the phase locked loop caused by the fact that the feedback signal contains a component of a frequency lower (or higher) over the offset frequency than the nominal value of the frequency of the feedback signal is obtained.
  • the frequency of the output signal is accurately and stably maintained at the desired value F.
  • the above-mentioned attenuation region (or attenuation pole) is formed by a filtering circuit provided in the last stage of the prescaler 44 or the first stage of the phase comparator 41.
  • Such an attenuation region is, for example, a signal processing that is appropriately performed in the process of frequency division performed by the prescaler 44 ⁇ a filtering process (a dispersion processing performed in stepwise different frequency bands). ) May be formed during the process.
  • FIG. 8 is a diagram showing a fourth embodiment of the present invention.
  • the output port of the digital signal processing unit 42A is connected to a monitoring control device (not shown) without being connected to the control input of the clock signal generation unit 21 and the selection input of the selector 22.
  • the output of this monitoring control device is connected to the control input of the clock signal generation unit 21 and the selection input of the selector 22.
  • the feature of the present embodiment lies in the following processing procedure performed in cooperation with the digital signal processing unit 42A and the above-described monitoring control device.
  • the counter 23 counts the number of times N that the leading edge (or trailing edge) of the clock signal is detected for each period in which the logic value of the reference signal is “1”. Is counted.
  • the digital signal processing unit 42A performs such a number of times N (monitoring control form described later). Any processing may be performed as long as the conditions are met. ) Is notified to the above-mentioned monitoring control device as appropriate.
  • the supervisory control device may determine that the number of times N notified above is appropriate for the nominal value of “the frequency of the clock signal actually generated by the clock signal generation unit 21” and the duty ratio described above.
  • the monitoring control device performs, for example, the following processing in a form suitable for a predetermined form of monitoring control at the above-mentioned number N.
  • -It is determined whether or not the number N (or the average value of this number N and "one or a plurality of times J given earlier") belongs to the above-mentioned range.
  • the selector 22 gives the following signal corresponding to the logical value of the above-described binary signal to the clock signal generation unit 21. '
  • the clock signal generation unit 21 generates a clock signal by applying the following magnification ratio corresponding to the logical value of the above-described binary signal, out of the above-mentioned magnification ratios M 0 and Ml.
  • the frequency of the clock signal generated by the click signal generation unit 21 is determined by the above equation under the initiative of the monitoring control device that performs a predetermined monitoring control regardless of the result of the above-described determination.
  • the frequency of the clock signal generated by the click signal generation unit 21 is determined by the above equation under the initiative of the monitoring control device that performs a predetermined monitoring control regardless of the result of the above-described determination.
  • FIG. 9 is a diagram showing a fifth embodiment of the present invention.
  • This embodiment is configured as follows.
  • the output of the frequency divider 31 is connected to one input of the selector 22 instead of the output of the low-pass filter 52.
  • a digital signal processing unit 42B is provided instead of the digital signal processing unit 42A.
  • LPF low-pass filter
  • the cook signal generator 21 is configured as a phase-locked oscillator including the following elements.
  • LPF Low-pass filter
  • a frequency divider 38 connected in series with the output of the voltage controlled oscillator 37 and an output connected to the other input of the phase comparator 35
  • the digital signal processing section 42B performs the direct frequency synthesis section 3 in parallel with the update (including the initial setting) of the instantaneous value Vc of the control signal given to the direct frequency synthesis section 53 as described above.
  • One of the following sub-control signals, which is accurately determined according to the characteristic of 2 is directly supplied to the frequency synthesizer 32.
  • the instantaneous value Vc above and the "target value (nominal value) of the frequency of the output signal F ( 3.
  • Control signal of an instantaneous value vc ( Vc + a) equal to the sum of the correction value ⁇ ”and the correction value ⁇ which indicates the condition (hereinafter referred to as“ sub-control signal ”).
  • (Hertz) control signal of instantaneous value VC that is equal to “sum of frequency S equal to 1/24” (hereinafter referred to as “sub-control signal”)
  • the low-pass filter 33 generates a “pseudo output signal” by removing spurious and other unnecessary frequency components contained in this signal.
  • the divider 31 divides the “pseudo output signal” by the division ratio “1”.
  • the frequency divider 38 is generated by the voltage-controlled oscillator 37 and has a frequency fc whose nominal value is higher than the above-mentioned 77.76 MHz over 250 Hz.
  • Divide the clock signal by 24 to generate a feedback signal with a frequency of about 3.240 MHz ( 3.24 MHz + (250/24) Hz) I do.
  • the phase comparator 35 outputs a control voltage indicating an instantaneous value of a phase difference between the feedback signal and the pseudo output signal output by the frequency divider 31.
  • the low-pass filter 36 removes a noise component superimposed on the control voltage.
  • the frequency division ratios of the frequency dividers 3831 arranged on the feedback path and the preceding stage of the phase locked oscillator are “24” and “1”, which are small values of ⁇
  • the frequency F of the output signal is 3.24 MHz.
  • the offset frequency is 250 Hz.
  • the frequency fc of the clock signal is 77.76025 MHz.
  • such a division ratio is set to a large value, and therefore, a feedback signal input to the phase comparator 35 and a signal serving as a reference of the deviation of the phase of the feedback signal are determined.
  • the following problem which occurs when the frequency of the signal is set to a small value such as the offset frequency, is reliably avoided.
  • This embodiment further includes a direct frequency synthesizer 32, a low-pass filter 33, and a frequency divider 31 which can be provided in the conventional example and the first to fourth embodiments described above. This is realized by making minor improvements to the software (firmware) to be executed by the signal processing unit 4 2 4 2 A.
  • the reliability of the device or system provided with the frequency synthesizer according to the present embodiment can be improved comprehensively in accordance with the price-performance ratio.
  • the accuracy of the frequency of the pseudo output signal generated by the direct frequency synthesizer 32 is not specifically shown.
  • the clock signal is input to the clock signal generator 21 (phase comparator 35) and the nominal value is (3.24 MHz + 10.4 166.666 Hz) ,
  • the frequency of the pseudo output signal is set to (3.24 MHz + 10.4 17 7 7 4 3 Hz), and the frequency ⁇ c of the clock signal is 77.7 6 0 2 5 0 0 3 ⁇ ⁇ is set to a value that achieves the above-described effects with sufficient accuracy.
  • the direct frequency synthesizer 32 does not operate under the control of the digital signal processor 42 ⁇ , and independently generates a pseudo output signal or a signal to be applied to generate the pseudo output signal. May be generated.
  • a reference signal instead of a local reference signal, may be directly input to frequency synthesizer 32.
  • the frequency division ratio of the frequency dividers 38 and 31 is such that the frequency of the feedback signal is larger than the offset frequency, and the frequency F of the output signal is stably generated with desired accuracy.
  • any value may be set as long as the above-mentioned problem is reliably avoided.
  • the direct frequency synthesizer 32, the low-pass filter 33, and the frequency divider 31 are arranged before the selector 22.
  • the clock signal is generated by linking the frequency divider 31 with the clock signal generation unit 21.
  • the present invention is not limited to such a configuration, for example, when the clock signal of the desired frequency f c is generated by a single phase-locked oscillator for phase synchronization with the local reference signal, the direct frequency synthesizer unit 3 2 and low pass filter 3 3 no longer available You may.
  • the frequency of the feedback signal input to the phase comparator 35 is set to a frequency higher than the offset frequency by appropriately setting the frequency division ratio of the frequency dividers 38 and 31. Is set.
  • the present invention is not limited to such a configuration.
  • the frequency of the feedback signal is set to an appropriate value, instead of the frequency dividers 38 and 31, any other circuit such as a frequency conversion circuit may be used.
  • a frequency synthesis circuit may be provided.
  • the logical value of the above-described binary signal is based on whether or not the number N indicating the ratio of the deviation of the frequency fr of the reference signal to the deviation of the frequency of the clock signal belongs to a predetermined value range. Is determined as a result of the determination.
  • the logical value of this binary signal is determined, for example, by determining whether or not the phase difference ⁇ (or the integral value of the phase difference ⁇ 0) obtained by the phase comparator 41 belongs to a predetermined value range. May be obtained as a result.
  • the frequency of the clock signal is expressed by (fc ⁇ l / ⁇ ) with respect to the length of the integration period, as described in the numerator on the right side of the above equations (1) and (2). ) Is set equal to
  • the present invention is not limited to such a configuration, and as long as desired performance and accuracy are achieved without impairing the effects achieved by the above-described embodiments, for example, the following items are possible.
  • an integer i equal to or greater than “2” it may be set to a value equal to (fc ⁇ i / te).
  • the frequency of the reference signal, the output signal, the clock signal, and the feedback signal may be any value as long as the effects described above are achieved with desired accuracy and accuracy. .
  • multiplication is performed by the clock signal generation unit 21 and frequency division is performed by the prescaler 44.
  • the present invention is not limited to such a configuration, and the processing performed by the clock signal generation unit 21 and the prescaler 44 is such that an output signal of a desired frequency F is indirectly converted according to the frequency reference signal fr.
  • the processing performed by the clock signal generation unit 21 and the prescaler 44 is such that an output signal of a desired frequency F is indirectly converted according to the frequency reference signal fr.
  • it may be performed as any combination (including frequency synthesis and frequency conversion) of all or a part of the multiplication, frequency division, mixing, and filtering.
  • the clock signal is generated by the clock signal generation unit 21 under the frequency synthesis (multiplication) applied to the output signal or the local reference signal.
  • the present invention is not limited to such a configuration.
  • all or a part of the above-described frequency synthesis (multiplexing) processing is performed by hardware built in the selector 22 and a stage preceding the selector 2. This may be performed by both or one of the arranged and added hardware.
  • the present invention is not limited to such a configuration, and all or part of these processes are substantially equivalent to the processes described in the above-described embodiments, and the desired accuracy and responsiveness are not obtained. As long as it is secured, it may be performed in the analog area.
  • the above-described two magnifications M 0 and M 1 are given to the clock signal generation unit 21 in advance.
  • the present invention is not limited to such a configuration, and may be appropriately provided by, for example, the digital signal processing unit 42A or the above-described monitoring control device.
  • the accuracy of the indirect frequency synthesis can be improved even if the frequency of the clock signal is not set to a significantly large value.
  • the frequency of the output signal is stably and accurately maintained at a desired value.
  • the frequency of the output signal is maintained at a desired value stably at low cost.
  • the phase synchronization with respect to the reference signal is maintained inexpensively and stably.
  • the eleventh frequency synthesizer in addition to the flexible adaptation to the configuration of the feedback path, the above-mentioned component is fed back via the feedback path, and thus the phase locked loop is not affected. Avoidance of normal responses is achieved with high certainty.
  • the responsiveness, the distortion rate of the output signal, and other qualities are enhanced, and the stability is maintained.
  • the present invention can be applied to various systems and devices in accordance with adaptation to various configurations and characteristics of the frequency synthesizing means.
  • the output signal is generated stably and accurately under the indirect frequency synthesis performed via the phase locked loop.
  • the performance is enhanced and the reliability is maintained high without complicating the configuration and increasing the cost.
  • the phase locked loop that realizes the generation of the clock signal by indirect frequency synthesis can stably lock up and maintain the lock state.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

明細書 周波数合成器 技術分野
本発明は、 周波数の基準となる基準信号に同期した所望の周波数の信号を生成 する周波数合成器に関する。 背景技術
位相同期ループ （ P L L ： Phase Locked Loop) は、 高度に進展した電子回路技 術およびディジタル信号処理技術が適用されることによって、 下記の利点が安定 に、 かつ相乗的に実現されるために、 家電製品だけではなく、 高い精度で安定に 同期が維持されるべき幹線系の通信網および通信装置にも多く搭載されている。 - ディジタル領域において、 広範な帯域に対する柔軟な適応が容易に達成され る。
- 温度、 電源電圧その他の環境条件の変化や相異に対する柔軟な適応が可能で ある。
• 主要部の I C化が容易である。
- 調整が容易である。
· 諸元の精度が著しく高くなくても、 所望の性能が安定に達成され、 かつ維持 される。
図 1 0は、 位相同期ループが備えられた周波数合成器の第一の構成例を示す図 である。
図において、 位相比較器 （ D P D： Digital Phase Detector) 4 1の一方の入力には 、 定常的に標準の周波数 f r (ここでは、 簡単のため、 「8キロへルツ」 である と仮定する。 ） を有する基準信号が入力され、 その位相比較器 4 1の出力はディ ジタル信号処理部（D S P： Digital Signal Processor) 4 2を介して電圧制御発振器（ V C O : Voltage Contrilled Oscillator) 4 3の入力に接続される。 この電圧制御発振 器 4 3の出力には所望の周波数 F (ここでは、 簡単のため、 「3 . 2 4メガヘル ッ」 であると仮定する。 ） の出力信号が得られ、 その出力信号はプリスケーラ 4 4およびク口ック信号生成部 4 5の入力に分配される。 このプリスケーラ 44の 出力は位相比較器 4 1の他方の入力に接続され、 かつクロック信号生成部 4 5の 出力はその位相比較器 4 1のクロック端子に接続される。
このような周波数合成器では、 ク口ック信号生成部 4 5は、 電圧制御発振器 4 3によって出力された出力信号を既定の通倍率 m(= 2 4 = 7 7. 7 6 X 1 0 (3. 24 X 1 06))で邇倍することによって、 既定の周波数 f c (ここでは、 「 7 7. 7 6メガヘルツ」 であると仮定する。 ） のクロック信号を生成する。
また、 プリスケーラ 4 4は、 上述した出力信号を既定の分周比 d (=4 05 = 3 . 24 X 1 06/(8 X 1 03)) で分周することによって 「帰還信号」 を生成する 位相比較器 4 1は、 このクロック信号の前縁 （または後縁） の時点における基 準信号と帰還信号との位相の差 Δ Θを検出する。
ディジタル信号処理部 4 2は、 基準信号の周期 （= l/ f r ) の 3 2倍に等し い時間て （=4ミリ秒 = 1ノ（8 X 1 03) X 3 2)の周期 （以下、 「積分期間」 と いう。 ） 毎に、 このようにして検出された位相の差 Δ 0の列を積分し、 その積分 の結果に含まれる不要な高調波の成分を除去することによって、 電圧制御発振器 4 3に与えられるべき制御信号の瞬時値 V cをその位相の差 Δ 6が圧縮される値 に維持する。
したがって、 電圧制御発振器 3 2によって生成される出力信号の周波数 Fは、 上述した基準信号の周波数 f rが所望の値に精度よく維持され、 かつプリスケー ラ 44とクロック信号生成部 4 5とにそれぞれ適正な分周比 dと通倍率 mとが 設定される限り、 所望の値 F (= 3. 24メガヘルツ） に精度よく、 安定に維持 される。
図 1 1は、 位相同期ループが備えられた周波数合成器の第二の構成例を示す図 である。
図 1 1に示す周波数合成器の構成は、 図 1 0に示す周波数合成器 （以下、 「第 —の従来例」 という。 ） の構成とは、 下記の点で異なる。
■ ディジタル信号処理部 4 2に代えてディジタル信号処理部 （D S P) 4 2 A が備えられ、 かつク口ック信号生成部 4 5に代えてク口ック信号生成部 4 5 Aが 備えられる。 '
- 局部基準信号発振器 （〇S C ) 5 1が備えられる。
- クロック信号生成部 4 5 Aの入力には、 電圧制御発振器 4 3の出力ではなく 、 局部基準信号発振器 5 1の出力が接続される。
• ディジタル信号処理部 4 2 Aと局部基準信号発振器 5 1との出力にそれぞれ 接続された 2つの入力を有し、 後段に縦続接続された低域フィルタ （L P F ) 5 2と共に、 既述の電圧制御発振器 4 3を代替する直接周波数合成部 （D D S ) 5 3が備えられる。
このような構成の周波数合成器 （以下、 「第二の従来例」 という。 ） では、 ク ロック信号生成部 4 5 Aは、 局部基準信号発振器 5 1によって生成される局部基 準信号 （ここでは、 簡単のため、 周波数が f t であると仮定する。 ） をその局部 基準信号の周波数に適合した分周比 で分周することによって、 既述の周波数 f cのクロック信号を生成する。
また、 ディジタル信号処理部 4 2 Aは、 直接周波数合成部 （D D S ) 5 3の特 性に適合し、 その直接周波数合成部 5 3と低域フィルタ 5 2とによって生成され る出力信号の周波数 Fが所望の値に維持される値の列として、 その直接周波数合 成部 5 3に既述の制御信号の瞬時値 V cを与える。
したがって、 出力信号の周波数は、 第一の従来例と同様に、 所望の値 Fに精度 よく、 安定に維持される。
ところで、 上述した第一の従来例では、 例えば、 出力信号の周波数 Fの精度や 安定度の向上は、 位相比較器 4 1によって検出される位相の差 Δ Θの精度が十分 に高くなければ達成されず、 そのためには、 この位相比較器 4 1に与えられるク 口ック信号の周波数 f cが高い値に設定されなければならなかった。
しかし、 このようなクロック信号の周波数 f cが高い値に設定されるためには 、 クロック信号生成部 4 5、 4 5 Aにはその周波数 f cが十分に達成される程度 に高い周波数で動作する素子や回路が適用されなければならない。
したがって、 実際には、 出力信号の周波数の精度の向上は、 コスト、 消費電力 、 熱設計その他の制約に阻まれて、 実現が困難である場合が多かった。 さらに、 第一の従来例では、 既述のクロック信号は、 出力信号が直接分周 （あ るいは通倍） されることによって生成されるために、 例えば、 基準信号の周波数 f rがシフトし、 あるいは変動した場合であっても、 このような不適正な値の周 波数に比例した値に保たれる。
したがって、 基準信号の周波数 f rの正規性の判別は、 別途監視する手段が付 加されなければ、 困難であった。 発明の開示
本発明は、 構成が大幅に複雑化することなく、 安価に性能が高められ、 その性 能が安定に維持される周波数合成器を提供することを目的とする。
また、 本発明の目的は、 クロック信号の周波数が大幅に大きな値に設定されな くても、 間接周波数合成の精度が高められる点にある。
なお、 本願明細書では、 「間接周波数合成」 とは、 『基準の周波数を与える信 号に通倍、 分周、 周波数変換、 濾波の組み合わせとして達成される処理を施すこ とによって周波数の和、 差、 積、 商として所望の周波数を得る 「直接周波数合成 」 』 ではなく、 その信号と出力信号との位相差を最小化する位相同期ループを介 して間接的にその出力信号の周波数を所望の周波数に設定する 「周波数合成」 を 意味する。
さらに、 本発明の目的は、 出力信号の周波数が安定に精度よく所望の値に維持 される点にある。
また、 本発明の目的は、 機能、 構成、 仕様その他が多様である機器やシステム に対する適応が柔軟に実現される点にある。
さらに、 本発明の目的は、 間接周波数合成の過程で、 基準信号に対する位相同 期が安価に、 かつ安定に維持される点にある。
また、 本発明の目的は、 出力信号の周波数が所望の値に精度よく安定に維持さ れる点にある。
さらに、 本発明の目的は、 帰還路の構成に対する柔軟な適応が図られ、 かつ位 相同期ループの正常な応答が安定に維持される点にある。
また、 本発明の目的は、 応答性および出力信号の歪率その他の品質が高められ 、 かつ安定に維持される点にある。
さらに、 本発明の目的は、 周波数合成手段の多様な構成や特性に対する適応に 併せて、 多様なシステムや機器に対する本発明の適用が可能となる点にある。 また、 本発明の目的は、 位相同期ループを介して行われる間接周波数合成の下 で出力信号が安定に精度よく生成される点にある。
さらに、 本発明の目的は、 構成の複雑化とコストの増加とを伴うことなく、 本 発明が適用されたシステムや機器の性能が高められ、 かつ信頼性が高く維持され る点にある。
上述した目的は、 周波数の基準である基準信号の周期と第一の整数との積に等 しい周期で、 その基準信号と出力信号との位相の差をクロック信号に同期して圧 縮する間接周波数合成が行われ、 その結果として生成された出力信号に周波数合 成を施すことによってクロック信号を生成し、 かつ基準信号の周波数と第二の整 数との積に等しい第一の周波数と、 この位相の差が圧縮される頻度を示す第二の 周波数との差または和に等しい値に、 ク口ック信号の周波数が維持される点に特 徴がある周波数合成器によって達成される。
このような周波数合成器では、 基準信号と出力信号との位相が比較される時点 は、 この基準信号に対する相対的な位相が一定である時点ではなく、 その基準信 号の周期と第一の整数との積に等しい周期で一巡し、 かつ反復する複数の時点と なる。
また、 上述した目的は、 クロック信号の生成が間接周波数合成に適用される周 波数の基準を局部的に与える標準信号に施される周波数合成によって達成される 点で、 上記の周波数合成器と異なる周波数合成器によって達成される。
このような周波数合成器では、 基準信号と出力信号との位相が比較される時点 は、 この基準信号に対する相対的な位相が一定である時点ではなく、 その基準信 号の周期と第一の整数との積に等しい周期で一巡し、 かつ反復する複数の時点と なる。
さらに、 上述した目的は、 基準信号の周波数の偏差と、 既述の位相の差が圧縮 される頻度を示す第二の周波数以下の閾値とが比較され、 前者が後者以下である ときには出力信号に、 前者が後者を上回るときには、 間接周波数合成に適用され る周波数の基準を局部的に与える標準信号に、 それぞれ周波数合成が施されるこ とによってクロック信号が生成される点に特徴がある周波数合成器によって達成 される。
このような周波数合成器では、 基準信号の周波数が大幅に変動し、 あるいはシ フトした場合であっても、 基準信号と出力信号との位相の差は、 既述の間接周波 数合成の過程で、 クロック信号の周期の換算値より高い分解能で比較される。 また、 上述した目的は、 既述の位相の差が圧'縮される頻度を示す第二の周波数 以下の既定値を基準信号の周波数の偏差が上回る値域に、 間接周波数合成の合成 比が属するときには出力信号に、 この値域にその合成比が属さないときには、 間 接周波数合成の周波数の基準を局部的に与える標準信号に、 それぞれ周波数合成 が施されることによってク口ック信号が生成される点に特徴がある周波数合成器 によって達成される。
このような周波数合成器では、 基準信号の周波数が大幅に変動し、 あるいはシ フトした場合であっても、 基準信号と出力信号との位相の差は、 既述の間接周波 数合成の過程で、 クロック信号の周期の換算値より高い分解能で比較される。
さらに、 上述した目的は、 出力信号と、 間接周波数合成の周波数の基準を局部 的に与える標準信号との何れか一方を選択する装置宛に、 その基準信号の周波数 の偏差を引き渡し、 その装置によって選択された出力信号または標準信号に周波 数合成を施すことによってクロック信号を生成する点に特徴がある周波数合成器 によって達成される。
このような周波数合成器では、 クロック信号の周波数は、 基準信号の周波数の 偏差だけではなく、 上述した装置によって行われる処理の手順に適合した形態で 既述の差または和に等しい値に維持される。
また、 上述した目的は、 出力信号を生成する間接周波数合成の合成比に基づい て、 出力信号と、 間接周波数合成の周波数の基準を局部的に与える標準信号との 何れか一方を選択する装置宛に、 その合成比を引き渡し、 この装置によって選択 された出力信号または標準信号に周波数合成を施すことによってクロック信号を 生成する点に特徴がある周波数合成器によって達成される。
このような周波数合成器では、 クロック信号の周波数は、 基準信号の周波数の 偏差だけではなく、 上述した装置によって行われる処理の手順に適合した形態で 既述の差または和に等しい値に維持される。
さらに、 上述した目的は、 基準信号の周波数に伴い得る偏差以外の周波数が第 二の周波数として適用されることによって得られる周波数に、 クロック信号の周 波数を維持する点に特徴がある周波数合成器によって達成される。
このような周波数合成器では、 クロック信号の周波数は、 出力信号の周波数に 偏差を伴い、 またはその周波数が変動し、 もしくはシフトし得る場合であっても 、 基本的な構成が変更されることなく好適な値に保たれる。
また、 上述した目的は、 出力信号の周波数に伴い得る偏差以外の周波数が第二 の周波数として適用されることによって得られる周波数に、 ク口ック信号の周波 数を維持する点に特徴がある周波数合成器によって達成される。
このような周波数合成器では、 クロック信号の周波数は、 出力信号の周波数に 偏差を伴い、 またはその周波数が変動し、 もしくはシフトし得る場合であっても 、 基本的な構成が変更されることなく好適な値に保たれる。
さらに、 上述した目的は、 出力信号を生成する間接周波数合成に先行して、 基 準信号の成分の内、 その基準信号の周波数の公称値と第二の周波数との和と差と の双方、 もしくは何れか一方に該当する周波数の成分を抑圧する点に特徴がある 周波数合成器によって達成される。
このような周波数合成器では、 基準信号に、 その基準信号の周波数より既述の 第二の周波数に亘つて低い周波数、 あるいは高い周波数の成分が含まれることに 起因する位相同期ループの不正常な応答が回避される。
また、 上述した目的は、 間接周波数合成を実現する帰還路で、 出力信号の成分 の内、 基準信号に対して位相の比較の対象となる帰還信号の周波数の標準値と第 二の周波数との和と差との双方、 もしくは何れか一方に該当する特定の周波数の 成分を抑圧する点に特徴がある周波数合成器によって達成される。
このような周波数合成器では、 上述した帰還信号に、 その帰還信号の周波数の 標準値より第二の周波数に亘つて低い周波数、 あるいは高い周波数の成分が含ま れることに起因する位相同期ループの不正常な応答が回避される。
さらに、 上述した目的は、 出力信号を帰還信号に変換する過程で、 特定の周波 数の成分を抑圧する点に特徴がある周波数合成器によって達成される。
このような周波数合成器では、 帰還信号に含まれ、 その帰還信号の周波数の標 準値より第二の周波数に亘つて低い周波数、 あるいは高い周波数の成分は、 既述 の帰還路においてこの帰還信号の占有帯域と異なる周波数帯で抑圧される。 また、 上述した目的は、 第一の周波数が基準信号の周波数と出力信号の周波数 の公称値との公倍数である点に特徴がある周波数合成器によって達成される。 このような周波数合成器では、 位相同期ループにおいて基準信号の位相との比 較が行われる帰還信号の位相は、 その基準信号の周期と第一の整数との積に等し い周期でサイクリックに同じ位相の列として得られる。
さらに、 上述した目的は、 既述の位相の差が圧縮される頻度を示す第二の周波 数が基準信号の周波数の整数倍の値である点に特徴がある周波数合成器によって 達成される。
このような周波数合成器では、 位相同期ループにおいて基準信号の位相との比 較が行われる帰還信号の位相は、 その基準信号の周期と第一の整数との積に等し い周期でサイクリックに与えられる位相の列として得られる。
また、 上述した目的は、 第一の整数が間接周波数合成の精度の低下が許容され る程度に大きな値に設定された点に特徴がある周波数合成器によって達成される このような周波数合成器では、 基準信号の周波数が高い値に設定されても、 出 力信号の生成を実現する間接周波数合成は、 柔軟に、 かつ多様な形態で実現され る。
さらに、 上述した目的は、 第二の整数が間接周波数合成の精度の低下が許容さ れる程度に小さな値に設定された点に特徴がある周波数合成器によって達成され る。
このような周波数合成器では、 基準信号の周波数が高い値に設定されても、 そ の基準信号と帰還信号との位相の差が位相同期ループにおいて求められるべき周 期を示すク口ック信号の周波数は、 所望の高い値に設定される。
また、 上述した目的は、 標準信号、 または選択手段によって選択された標準信 号に対する位相の偏差を第二の周波数より高い周波数の帯域で監視し、 かつ補正 する間接周波数合成に基づいてク口ック信号を生成する点に特徴がある周波数合 成器によって達成される。
このような周波数合成器では、 上述した帯域における標準信号とクロック信号 との位相の比較を実現するためにこれらの標準信号およびクロック信号の個々の 分周に適用されるべき分周比は、 同様の位相の比較が第二の周波数を含む帯域で 行われる場合に比べて、 小さな値に設定される。 図面の簡単な説明
図 1は、 本発明にかかわる周波数合成器の第一の原理プロック図である。 図 2は、 本発明にかかわる周波数合成器の第二の原理ブロック図である。 図 3は、 本発明にかかわる周波数合成器の第三の原理プロック図である。 図 4は、 本発明にかかわる周波数合成器の第四の原理プロック図である。 図 5は、 本発明にかかわる周波数合成器の第五の原理プロック図である。 図 6は、 本発明にかかわる周波数合成器の第六の原理プロック図である。 図 7は、 本発明の第一ないし第三の実施形態を示す図である。
図 8は、 本発明の第四の実施形態を示す図である。
図 9は、 本発明の第五の実施形態を示す図である。
図 1 0は、 従来の周波数合成器の第一の構成例を示す図である。
図 1 1は、 従来の周波数合成器の第二の構成例を示す図である。 発明を実施するための最良の形態
まず、 図 1〜図 6を参照して本発明にかかわる周波数合成器の原理を説明する 図 1は、 本発明にかかわる周波数合成器の第一の原理プロック図である。 図 1に示す周波数合成器は、 周波数合成手段 1 1、 クロック生成手段 1 2、 前 置濾波手段 1 6および帰還濾波手段 1 7から構成される。
本発明にかかわる第一の周波数合成器の原理は、 下記の通りである。
周波数合成手段 1 1は、 周波数の基準である基準信号の周期と第一の整数との 積に等しい周期で、 その基準信号と出力信号との位相の差をク口ック信号に同期 して圧縮する間接周波数合成を行い、 この出力信号を生成する。 クロック生成手 段 1 2は、 出力信号に周波数合成を施すことによってクロック信号を生成し、 か つ基準信号の周波数と第二の整数との積に等しい第一の周波数と、 周波数合成手 段 1 1によって差が圧縮される頻度を示す第二の周波数との差または和に等しい 値に、 このクロック信号の周波数を維持する。
このような周波数合成器では、 基準信号に対して位相同期が図られるために、 周波数合成手段 1 1によってその基準信号と出力信号との位相が比較される時点 は、 この基準信号に対する相対的な位相が一定である時点ではなく、 上述した基 準信号の周期と第一の整数との積に等しい周期で一巡し、 かつ反復する複数の時 点となる。
したがって、 クロック信号の周波数が大幅に大きな値に設定されなくても、 周 波数合成手段 1 1によって行われる間接周波数合成の精度が高められる。
図 2は、 本発明にかかわる周波数合成器の第二の原理プロック図である。 図 2に示す周波数合成器は、 周波数合成手段 1 1、 クロック生成手段 1 2 A、 前置濾波手段 1 6および帰還濾波手段 1 7から構成される。
本発明にかかわる第二の周波数合成器の原理は、 下記の通りである。
周波数合成手段 1 1は、 周波数の基準である基準信号の周期と第一の整数との 積に等しい周期で、 その基準信号と出力信号との位相の差をク口ック信号に同期 して圧縮される間接周波数合成を行い、 この出力信号を生成する。 クロック生成 手段 1 2 Aは、 間接周波数合成に適用される周波数の基準を局部的に与える標準 信号に周波数合成を施すことによってク口ック信号を生成し、 かつ基準信号の周 波数と第二の整数との積に等しい第一の周波数と、 周波数合成手段 1 1によって 差が圧縮される頻度を示す第二の周波数との差または和に等しい値に、 このク口 ック信号の周波数を維持する。
このような周波数合成器では、 基準信号に対して位相同期が図られるために、 周波数合成手段 1 1によつてその基準信号と出力信号との位相が比較される時点 は、 この基準信号に対する相対的な位相が一定である時点ではなく、 上述した基 準信号の周期と第一の整数との積に等しい周期で一巡し、 かつ反復する複数の時 点となる。 したがって、 クロック信号の周波数が大幅に大きな値に設定されなくても、 周 波数合成手段 1 1によって行われる間接周波数合成の精度が高められる。
図 3は、 本発明にかかわる周波数合成器の第三の原理プロック図である。 図 3に示す周波数合成器は、 周波数合成手段 1 1、 選択手段 1 3、 クロック生 5成手段 1 2 B、 前置濾波手段 1 6および帰還濾波手段 1 7から構成される。
本発明にかかわる第三の周波数合成器の原理は、 下記の通りである。
周波数合成手段 1 1は、 周波数の基準である基準信号の周期と第一の整数との 積に等しい周期で、 その基準信号と出力信号との位相の差をク口ック信号に同期 して圧縮する間接周波数合成を行い、 この出力信号を生成する。 選択手段 1 3は 10、 基準信号の周波数の偏差と、 上述した位相の差が圧縮される頻度を示す第二の 周波数以下の閾値とを比較し、 前者が後者以下であるときに出力信号を選択し、 かつ前者が後者を上回るときに、 間接周波数合成に適用される周波数の基準を局 部的に与える標準信号を選択する。 クロック生成手段 1 2 Bは、 選択手段 1 3に よって選択された出力信号または標準信号に周波数合成を施すことによってク口 15 ック信号を生成し、 かつ基準信号の周波数と第二の整数との積に等しい第一の周 波数と、 周波数合成手段 1 1によって差が圧縮される頻度を示す第二の周波数と の差または和に等しい値に、 このクロック信号の周波数を維持する。
このような周波数合成器では、 基準信号の周波数が大幅に変動し、 あるいはシ フトした場合であっても、 基準信号と出力信号との位相の差は、 周波数合成手段
20 1 1によって行われる間接周波数合成の過程で、 クロック信号の周期の換算値よ り高い分解能で比較される。
したがって、 出力信号の周波数は、 安定に精度よく所望の値に維持される。 図 4は、 本発明にかかわる周波数合成器の第四の原理プロック図である。 図 4に示す周波数合成器は、 周波数合成手段 1 1、 クロック生成手段 1 2 C、 25選択手段 1 3 A、 前置濾波手段 1 6および帰還濾波手段 1 7から構成される。
本発明にかかわる第四の周波数合成器の原理は、 下記の通りである。
周波数合成手段 1 1は、 周波数の基準である基準信号の周期と第一の整数との 積に等しい周期で、 その基準信号と出力信号との位相の差をク口ック信号に同期 して圧縮する間接周波数合成を行い、 この出力信号を生成する。 選択手段 1 3 A は、 差が圧縮される頻度を示す第二の周波数以下の既定値を基準信号の周波数の 偏差が上回る値域に、 周波数合成手段 1 1によって間接周波数合成が行われる合 成比が属するときに出力信号を選択し、 この値域にその合成比が属さないときに 、 間接周波数合成の周波数の基準を局部的に与える標準信号を選択する。 クロッ ク生成手段 1 2 Cは、 選択手段 1 3 Aによって選択された出力信号または標準信 号に周波数合成を施すことによってク口ック信号を生成し、 かつ基準信号の周波 数と第二の整数との積に等しい第一の周波数と、 周波数合成手段 1 1によって差 が圧縮される頻度を示す第二の周波数との差または和に等しい値に、 このクロッ ク信号の周波数を維持する。
このような周波数合成器では、 基準信号の周波数が大幅に変動し、 あるいはシ フトした場合であっても、 基準信号と出力信号との位相の差は、 周波数合成手段
1 1によって行われる間接周波数合成の過程で、 クロック信号の周期の換算値よ り高い分解能で比較される。
したがって、 出力信号の周波数は、 安定に精度よく所望の値に維持される。 図 5は、 本発明にかかわる周波数合成器の第五の原理プロック図である。 図 5に示す周波数合成器は、 周波数合成手段 1 1、 クロック生成手段 1 2 D、 インタフェース手段 1 5、 前置濾波手段 1 6および帰還濾波手段 1 7から構成さ れる。
本発明にかかわる第五の周波数合成器の原理は、 下記の通りである。
周波数合成手段 1 1は、 周波数の基準である基準信号の周期と第一の整数との 積に等しい周期で、 その基準信号と出力信号との位相の差をク口ック信号に同期 して圧縮する間接周波数合成を行い、 この出力信号を生成する。 インタフェース 手段 1 5は、 基準信号の周波数の偏差に基づいて、 出力信号と、 間接周波数合成 の周波数の基準を局部的に与える標準信号との何れか一方を選択する装置 1 4に 、 その基準信号の周波数の偏差を引き渡す。 クロック生成手段 1 2 Dは、 装置 1 4によって選択された出力信号または標準信号に周波数合成を施すことによって ク口ック信号を生成し、 かつ基準信号の周波数と第二の整数との積に等しい第一 の周波数と、 周波数合成手段 1 1によって差が圧縮される頻度を示す第二の周波 数との差または和に等しい値に、 このク口ック信号の周波数を維持する。 このような周波数合成器では、 クロック信号の周波数は、 基準信号の周波数の 偏差だけではなく、 上述した装置 1 4によって行われる処理の手順に適合した形 態で既述の差または和に等しい値に維持される。
したがって、 機能、 構成、 仕様その他が多様である機器やシステムに対する適 応が柔軟に実現される。
図 6は、 本発明にかかわる周波数合成器の第六の原理プロック図である。 図 6に示す周波数合成器は、 周波数合成手段 1 1、 クロック生成手段 1 2 E、 インタフ-一ス手段 1 5 A、 前置濾波手段 1 6および帰還濾波手段 1 7から構成 される。
本発明にかかわる第六の周波数合成器の原理は、 下記の通りである。
周波数合成手段 1 1は、 周波数の基準である基準信号の周期と第一の整数との 積に等しい周期で、 その基準信号と出力信号との位相の差をクロック信号に同期 して圧縮する間接周波数合成を行い、 この出力信号を生成する。 インタフェース 手段 1 5 Aは、 周波数合成手段 1 1によって間接周波数合成が行われる合成比に 基づいて、 出力信号と、 間接周波数合成の周波数の基準を局部的に与える標準信 号との何れか一方を選択する装置 1 4 Aに、 その合成比を引き渡す。 クロック生 成手段 1 2 Eは、 装置 1 4 Aによって選択された出力信号または標準信号に周波 数合成を施すことによってクロック信号を生成し、 かつ基準信号の周波数と第二 の整数との積に等しい第一の周波数と、 周波数合成手段 1 1によって差が圧縮さ れる頻度を示す第二の周波数との差または和に等しい値に、 このク口ック信号の 周波数を維持する。
このような周波数合成器では、 ク口ック信号の周波数は、 基準信号の周波数の 偏差だけではなく、 上述した装置 1 4 Aによって行われる処理の手順に適合した 形態で既述の差または和に等しい値に維持される。
したがって、 機能、 構成、 仕様その他が多様である機器やシステムに対する適 応が柔軟に実現される。
本発明にかかわる第七の周波数合成器の原理は、 下記の通りである。
クロック生成手段 1 2、 1 2 Aは、 基準信号の周波数に伴い得る偏差以外の周 波数が第二の周波数として適用されることによって得られる周波数に、 クロック 信号の周波数を維持する。
このような周波数合成器では、 ク口ック信号の周波数は、 基準信号の周波数に 偏差を伴い、 またはその周波数が変動し、 もしくはシフトし得る場合であっても 、 基本的な構成が変更されることなく適切な値に保たれる。
したがって、 出力信号の周波数は、 安価に、 かつ安定に所望の値に維持される 本発明にかかわる第八の周波数合成器の原理は、 下記の通りである。
クロック生成手段 1 2、 1 2 Aは、 出力信号の周波数に伴い得る偏差以外の周 波数が第二の周波数として適用されることによって得られる周波数に、 クロック 信号の周波数を維持する。
このような周波数合成器では、 クロック信号の周波数は、 出力信号の周波数に 偏差を伴い、 またはその周波数が変動し、 もしくはシフトし得る場合であっても 、 基本的な構成が変更されることなく i 切な値に保たれる。
したがって、 周波数合成手段 1 1によって行われる間接周波数合成の過程では 、 基準信号に対する位相同期が安価に、 かつ安定に維持される。
本発明にかかわる第九の周波数合成器の原理は、 下記の通りである。
前置濾波手段 1 6は、 周波数合成手段 1 1の前段で、 基準信号の成分の内、 そ の基準信号の周波数の公称値と第二の周波数との和と差との双方もしくは何れか 一方に該当する周波数の成分を抑圧する。
このような周波数合成器では、 基準信号に、 その基準信号の周波数 f rより既 述の第二の周波数に亘つて低いあるいは高い周波数の成分が含まれることに起因 する位相同期ループの不正常な応答が回避される。
したがって、 出力信号の周波数は、 所望の値に精度よく安定に維持される。 本発明にかかわる第十の周波数合成器の原理は、 下記の通りである。
帰還濾波手段 1 7は、 周波数合成手段 1 1において間接周波数合成を実現する 帰還路で、 出力信号の成分の内、 基準信号に対して位相の比較の対象となる帰還 信号の周波数の標準値と第二の周波数との和と差との双方もしくは何れか一方に 該当する特定の周波数の成分を抑圧する。
このような周波数合成器では、 上述した帰還信号に、 その帰還信号の周波数の 標準値より第二の周波数に亘つて低いあるいは高い周波数の成分が含まれること に起因する位相同期ループの不正常な応答が回避される。
したがって、 出力信号の周波数は、 所望の値に精度よく安定に維持される。 本発明にかかわる第十一の周波数合成器の原理は、 下記の通りである。
帰還濾波手段 1 7は、 出力信号を帰還信号に変換する過程で、 特定の周波数の 成分を抑圧する。
このような周波数合成器では、 帰還信号に含まれ、 その帰還信号の周波数の標 準値より第二の周波数に亘つて低いあるいは高い周波数の成分は、 位相同期ルー プを構成する帰還路においてこの帰還信号の占有帯域と異なる周波数帯で抑圧さ れる。
したがって、 帰還路の構成に対する柔軟な適応に併せて、 上述した成分が帰還 路を介して帰還されることに起因する位相同期ループの不正常な応答の回避が確 度高く達成される。
本発明にかかわる第十二の周波数合成器の原理は、 下記の通りである。
第一の周波数は、 基準信号の周波数と出力信号の周波数の公称値との公倍数で ある。
このような周波数合成器では、 第一の周波数は、 基準信号の周波数だけではな く、 生成されるべき出力信号の周波数の公称値の倍数に該当するので、 位相同期 ループにおいてこの基準信号の位相との比較が行われる帰還信号の位相は、 その 基準信号の周期と第一の整数との積に等しい周期でサイクリックに同じ位相の列 として得られる。
したがって、 上述した第一の周波数が基準信号の周波数のみの倍数に設定され る場合に比べて、 応答性および出力信号の歪率その他の品質が高められ、 かつ安 定に維持される。
本発明にかかわる第十三の周波数合成器の原理は、 下記の通りである。
周波数合成手段 1 1によって既述の差が圧縮される頻度を示す第二の周波数は 、 基準信号の周波数の整数倍の値である。
このような周波数合成器では、 位相同期ループにおいて基準信号の位相との比 較が行われる帰還信号の位相は、 その基準信号の周期と第一の整数との積に等し い周期でサイクリックに与えられる位相の列として得られる。
したがって、 上述した第二の周波数が基準信号の周波数の整数倍に該当せず、 あるいはこの基準信号の周波数に比べて精度や安定度が低い場合に比べて、 応答 性および出力信号の歪率その他の品質が高められ、 かつ安定に維持される。 本発明にかかわる第十四の周波数合成器の原理は、 下記の通りである。
第一の整数は、 間接周波数合成の精度の低下が許容される程度に大きな値に設 定される。
このような周波数合成器では、 基準信号の周波数が高い値に設定されても、 出 力信号の生成を実現する間接周波数合成は、 柔軟に、 かつ多様な形態で実現され る。
したがって、 周波数合成手段 1 1の多様な構成や特性に対する適応に併せて、 多様なシステムや機器に対する本発明の適用が可能となる。
本発明にかかわる第十五の周波数合成器の原理は、 下記の通りである。
第二の整数は、 間接周波数合成の精度の低下が許容される程度に小さな値に設 定される。
このような周波数合成器では、 基準信号の周波数が高い値に設定されても、 そ の基準信号と帰還信号との位相の差が位相同期ループにおいて求められるべき周 期を示すク口ック信号の周波数は、 所望の高い値に設定される。
したがって、 出力信号は、 上記の位相同期ループを介して行われる間接周波数 合成の下で安定に精度よく生成される。
本発明にかかわる第十六の周波数合成器の原理は、 下記の通りである。
クロック生成手段 1 2 A〜 1 2 Eは、 標準信号、 または選択手段によつて選択 された標準信号に対する位相の偏差を第二の周波数より高い周波数の帯域で監視 し、 かつ補正する間接周波数合成に基づいてク口ック信号を生成する。
このような周波数合成器では、 上述した帯域において標準信号とクロック信号 との位相の比較を実現するためにこれらの標準信号およびクロック信号の個々の 分周に適用されるべき分周比は、 同様の位相の比較が第二の周波数を含む帯域で 行われる場合に比べて、 小さな値に設定される。
したがって、 上述した間接周波数合成によりクロック信号の生成を実現する位 相同期ループでは、 これらの分周比が大きな値に設定される場合に比べて、 ロッ クアップと口ック状態の維持とが安定に実現される。
以下、 図面に基づいて本発明の実施形態について説明する。
図 7は、 本発明の第一ないし第三の実施形態を示す図である。
図において、 既述のクロック信号生成部 45 Aに代えてクロック信号生成部 2 1が備えられ、 そのクロック信号生成部 2 1の入力にはセレクタ 22の出力が接 続される。 セレクタ 22の一方の入力には低域フィルタ 5 2の出力が接続され、 そのセレクタ 2 2の他方の入力には局部基準信号発振器 5 1の出力が接続される 。 カウンタ 23の一方の入力には、 既述の基準信号が与えられ、 そのカウンタ 2 3の他方の入力にはクロック信号生成部 2 1の出力が接続される。 カウンタ 23 の計数出力はディジタル信号処理部 42 Aの入力ポートに接続され、 そのディジ タル信号処理部 42 Aの出力ポートはクロック信号生成部 2 1の制御入力とセレ クタ 22の選択入力とに接続される。
[実施形態 1 ]
以下、 図 7を参照して本発明の第一の実施形態の動作を説明する。
クロック信号生成部 21の内部には、 既述の出力信号の周波数 F (= 3. 24 メガヘルツ） 、 積分期間の長さ τ (=4ミリ秒 = 1 250ヘルツ） 、 既述の第 一おょぴ第二の従来例におけるクロック信号の周波数 f c (= 7 7. 76メガへ ルツ） および局部基準信号の周波数 f L に対して下式（1)、 （2)で示される 2通り の遞倍率 M0、 Mlが予め蓄積される。
MO = [(f c + l/r)/F] または [(f c - 1/T)/F] · · · (1) Ml =[(f c + ΐ/τ)/ί L] または [(f c - l/x)/ f L] · · · (2) また、 カウンタ 23は、 基準信号 （ここでは、 簡単のため、 デューティ比が 「 0. 5」 であると仮定する。 ） の論理値が 「1」 である期間毎に 「クロック信号 の前縁 (または後縁) が検出される回数 N」 を計数し、 その回数 Nをディジタル 信号処理部 42 Aに適宜通知する。
ディジタル信号処理部 42 Aは、 『 「クロック信号生成部 2 1によって実際に 生成されるクロック信号の周波数」 の公称値と、 既述のデューティ比とに対して 、 このようにして通知された回数 Nが適正な値であると判断されるべき値域』 が 予め与えられる。
さらに、 ディジタル信号処理部 4 2 Aは、 上述した回数 Nが与えられる度に、 下記の処理を行う。
- 回数 N (またはこの回数 Nと 「先行して与えられた単一もしくは複数の回数 J との平均値） がこの値域に属するか否かを判別する。
- その判別の結果が真である場合には、 その旨を論理値 「 1」 で示す二値信号 をセレクタ 2 2とクロック信号生成部 2 1とに与える。
- この判別の結果が偽である場合には、 その旨を論理値 「0」 で示す二値信号 をセレクタ 2 2とクロック信号生成部 2 1とに与える。
セレクタ 2 2は、 上述した二値信号の論理値に応じて下記の信号をクロック信 号生成部 2 1に与える。
- 出力信号…二値信号の論理値が 「1」 である場合
- 局部基準信号…二値信号の論理値が 「0」 である場合
また、 クロック信号生成部 2 1は、 上述した遁倍率 M O、 M lの内、 上述した 二値信号の論理値に対応した下記の通倍率を適用することによって、 クロック信 号を生成する。
- 通倍率 M 0…二値信号の論理値が 「1」 である場合
- 遁倍率 M l…二値信号の論理値が 「0」 である場合
したがって、 ク口ック信号生成部 2 1によって生成されるクロック信号の周波 数は、 上述した判別の結果の如何にかかわらず、 上式（1)、 （2)の右辺の分子に示 されるように、 従来例より 「積分期間」 の長さての逆数 （= 2 5 0ヘルツ） に等 しい周波数 （以下、 「オフセット周波数」 という。 ） に亘つて高い （あるいは低 い） 周波数に設定される。
すなわち、 基準信号と帰還信号との位相の差 Δ Θが位相比較器 4 1によって求 められる時点は、 その基準信号に対する相対的な位相が一定である時点にはなら ず、 下記の①、 ②の何れかに示すように、 その位相が 「既述の積分期間の長さ τ と基準信号の周波数 ί rとに対して示される 3 2 ( = τ / ί i: )個の異なる値」 と なる時点にサイクリックに設定される。
① 0、（2 π . 1/32)、（2 π · 2/32)、… 、（2 π ■ 31/32)、 0、… ② 0、（2 π ■ 3lZ32)、（2 π . 30Z32)ヽ… 、（2 π . l/32)、 0、 ·· · このように本実施形態によれば、 上記の 3 2個の異なる位相でサイクリックに 得られる 「基準信号と帰還信号との位相の差 Δ Θ」 がディジタル信号処理部 4 2 Αによって積分され、 その積分の結果として精度よく得られる位相差 （クロック 信号の周波数 f c ( = 7 7 . 7 6メガヘルツ） に対して、 0 . 4ナノ秒 （= 1ノ ( 7 7 . 7 6 X 1 0 6 X 3 2 ))の分解能で得られる。 ） に基づいて、 直接周波数 合成部 5 3に与えられるべき制御信号の瞬時値の列が得られる。
したがって、 出力信号の周波数の精度は、 コスト、 消費電力、 熱設計その他の 制約を伴い得るク口ック信号の周波数の大幅な増加を伴うことなく、 高められる 。
さらに、 本実施形態によれば、 基準信号の周波数 f rと、 実効的なクロック信 号の周波数との偏差がカウンタ 2 3によって比較され、 前者が後者を下回るとき には出力信号がク口ック信号生成部 2 1に与えられ、 反対に上回るときには局部 基準信号がクロック信号生成部 2 1に与える。
したがって、 基準信号の周波数 f rが大幅に変動し、 あるいはシフトした場合 であっても、 位相比較器 4 1によって検出される位相の差 Δ 0の分解能は、 クロ ック信号の周期に相当する値より小さな値に維持される。
なお、 本実施形態では、 既述の周波数 f c ( = 7 7 . 7 6メガヘルツ） は、 基 準信号の周波数 f r ( = 8キロへルツ） と出力信号の周波数 F ( = 3 . 2 4メガ ヘルツ） との公倍数に設定されている。
しかし、 このような周波数 f cは、 応答性、 出力信号の歪率その他の総合的な 性能の低下が許容される場合には、 例えば、 単に基準信号の周波数 ί rの整数倍 の値に設定されてもよい。
また、 本実施形態では、 出力信号は、 局部基準発振器 5 1と連係し、 かつプリ スケーラ 4 4、 位相比較器 4 1およびディジタル信号処理部 4 2 Aから構成され る位相同期ループに応答する直接周波数合成部 5 3と低域フィルタ 5 2とによつ て生成されている。
しかし、 本発明はこのような構成に限定されず、 例えば、 図 1 0に示すように 、 直接周波数合成部 5 3および低域フィルタ 5 2に代わって、 これらによって行 われる処理と等価な処理を行う電圧制御発振器 4 3が備えられてもよい。
[実施形態 2 ]
以下、 本発明の第二の実施形態について説明する。
図 7において、 既述の基準信号は、 フィルタ 2 4を介してカウンタ 2 3および 位相比較器 4 1に与えられる。
以下、 図 7を参照して本発明の第二の実施形態の動作を説明する。
フィルタ 2 4は、 基準信号の周波数の公称値 f rに通過域を有し、 その公称値 f rと既述のオフセット周波数 （2 5 0へノレツ） との和と差との双方または何れ か一方に等しい周波数に減衰域 （あるいは減衰極） を有する。
また、 基準信号に含まれる成分の内、 上述した減衰域 （あるいは減衰極） に分 布する成分は、 フィルタ 2 4によって抑圧 （除去） されることなく位相比較器 4 1に入力された場合には、 一般に、 この位相比較器 4 1によって生成される 「既 述のクロック信号との変調積」 の成分の大半が直流成分となるために、 ディジタ ル信号処理部 4 2 Aによつて行われる低域濾波の過程ではほとんど除去されない 。
したがって、 本実施形態によれば、 基準信号に、 その基準信号の周波数 f よ りオフセッ ト周波数に亘つて低い （あるいは高い〉 周波数の成分が含まれること に起因する位相同期ループの不正常な応答が回避され、 出力信号の周波数が所望 の値 Fに精度よく安定に維持される。
[実施形態 3 ]
以下、 図 7を参照して本発明の第三の実施形態の動作を説明する。
本実施形態の特徴は、 プリスケーラ 4 4または位相比較器 4 1によって行われ る下記の処理にある。
プリスケーラ 4 4の最終段または位相比較器 4 1の初段には、 基準信号の周波 数の公称値 ί rに通過域を有し、 その公称値 f rと既述のオフセッ ト周波数 （2 5 0ヘルツ） との和と差との双方または何れか一方に等しい周波数に減衰域 （あ るいは減衰極） を有する濾波回路が備えられる。
また、 プリスケーラ 4 4によって生成される帰還信号に含まれる成分の内、 上 述した減衰域 （あるいは減衰極） に分布する成分は、 何ら抑圧 （除去） されるこ となく位相比較器 4 1に与えられた場合には、 一般に、 位相比較器 4 1によって 生成される 「その基準信号との変調積」 の成分の大半が直流成分となるために、 ディジタル信号処理部 4 2 Aによって行われる低域濾波の過程ではほとんど除去 されない。
したがって、 本実施形態によれば、 帰還信号に、 その帰還信号の周波数の公称 値よりオフセット周波数に亘つて低い （あるいは高い） 周波数の成分が含まれる ことに起因する位相同期ループの不正常な応答が回避され、 出力信号の周波数が 所望の値 Fに精度よく安定に維持される。
なお、 本実施形態では、 上記の減衰域 （あるいは減衰極） は、 プリスケーラ 4 4の最終段または位相比較器 4 1の初段に備えられた濾波回路によって形成され ている。 ,
し力、し、 このような減衰域 （あるいは減衰極） は、 例えば、 プリスケーラ 4 4 によって行われる分周の過程で適宜行われる信号処理ゃ濾波処理 （段階的に異な る周波数帯で行われる分散処理を含む。 ） の過程で形成されてもよい。
[実施形態 4 ]
図 8は、 本発明の第四の実施形態を示す図である。
図において、 ディジタル信号処理部 4 2 Aの出力ポートは、 クロック信号生成 部 2 1の制御入力およびセレクタ 2 2の選択入力に接続されることなく、 図示さ れない監視制御装置に接続され、 これらのクロック信号生成部 2 1の制御入力お よびセレクタ 2 2の選択入力にはこの監視制御装置の出力が接続される。
以下、 図 8を参照して本発明の第四の実施形態の動作を説明する。
本実施形態の特徴は、 ディジタル信号処理部 4 2 Aと上述した監視制御装置と の連係の下で行われる下記の処理の手順にある。
クロック信号生成部 2 1の内部には、 既述の 2通りの遞倍率 M O、 M lが予め 蓄積される。 .
また、 カウンタ 2 3は、 既述の第一の実施形態と同様に、 基準信号の論理値が 「1」 である期間毎に 「クロック信号の前緣 （または後縁） が検出される回数 N 」 を計数する。
ディジタル信号処理部 4 2 Aは、 このような回数 N (後述する監視制御の形態 に整合する限り、 如何なる処理が施されてもよい。 ） を上述した監視制御装置宛 に適宜通知する。
監視制御装置には、 例えば、 『 「クロック信号生成部 2 1によって実際に生成 されるクロック信号の周波数」 の公称値と、 既述のデューティ比とに対して上記 の通知された回数 Nが適正な値であると判断されるべき値域』 が予め与えられる さらに、 監視制御装置は、 上述した回数 Nに所定の監視制御の形態に適合した 形態で、 例えば、 下記の処理を行う。
- 回数 N (またはこの回数 Nと 「先行して与えられた単一もしくは複数の回数 J との平均値） が上述した値域に属するか否かを判別する。
- その判別の結果が真である場合には、 その旨を論理値 「1」 で示す二値信号 をセレクタ 2 2とクロック信号生成部 2 1とに与える。
• この判別の結果が偽である場合には、 その旨を論理値 「0」 で示す二値信号 をセレクタ 2 2とクロック信号生成部 2 1とに与える。
—方、 セレクタ 2 2は、 上述した二値信号の論理値に対応した下記の信号をク ロック信号生成部 2 1に与える。 '
• 出力信号…二値信号の論理値が 「1」 である場合
- 局部基準信号…二値信号の論理値が 「0」 である場合
また、 クロック信号生成部 2 1は、 上述した遁倍率 M 0、 M lの内、 上述した 二値信号の論理値に対応した下記の通倍率を適用することによって、 クロック信 号を生成する。
■ 通倍率 M O…二値信号の論理値が 「1」 である場合
- 通倍率 M l…二値信号の論理値が 「0」 である場合
したがって、 ク口ック信号生成部 2 1によって生成されるクロック信号の周波 数は、 上述した判別の結果の如何にかかわらず、 所定の監視制御を行う監視制御 装置の主導の下で、 上式（1)、 （2)の右辺の分子に示されるように、 従来例より 「 積分期間」 の長さ τの逆数 （= 2 5 0ヘルツ） に等しい 「オフセット周波数」 に 亘つて高い （あるいは低い） 周波数に設定される。
[実施形態 5 ] 図 9は、 本発明の第五の実施形態を示す図である。
本実施形態は、 下記の通りに構成される。
(1)低域フィルタ 5 2の出力ではなく、 分周器 3 1の出力がセレクタ 2 2の一方 の入力に接続される。
(2)ディジタル信号処理部 4 2 Aに代えてディジタル信号処理部 4 2 Bが備えら れる。
(3)ディジタル信号処理部 4 2 Bの特定の出力ポートは、 縦続接続された直接周 波数合成部 （D D S ) 3 2および低域フィルタ （L P F ) 3 3を介して上述した 分周器 3 1の入力に接続される。
(3)ク口ック信号生成部 2 1は、 下記の要素からなる位相同期発振器として構成 される。
- 一方の入力にセレクタ 2 2の出力が接続された位相比較器 3 5
■ 位相比較器 3 5の出力に直列に接続された低域フィルタ （L P F ) 3 6 • 低域フィルタ 3 6の出力に直列に接続され、 かつクロック信号生成部 2 1の 最終段として配置された電圧制御発振器 （V C O ) 3 7
• 電圧制御発振器 3 7の出力に直列に接続され、 かつ出力が位相比較器 3 5の 他方の入力に接続された分周器 3 8
以下、 図 9を参照して本発明の第五の実施形態の動作を説明する。
本実施形態の特徴は、 下記の事項にある。
· ディジタル信号処理部 4 2 Bの主導の下で直接周波数合成部 3 2、 低域フィ ルタ 3 3および分周器 3 1が連係することによって生成され、 かつセレクタ 2 2 を介してク口ック信号生成部 2 1に与えられる信号の周波数
- 分周器 3 1と、 クロック信号生成部 2 1に備えられた分周器 3 8とにそれぞ れ設定される分周比
ディジタル信号処理部 4 2 Bは、 直接周波数合成部 5 3に対して既述の通りに 与えられる制御信号の瞬時値 Vcの更新 （初期設定を含む。 ） に並行して、 直接 周波数合成部 3 2の特性に応じて精度よく定まる下記の副制御信号の何れか一方 'を直接周波数合成部 3 2に与える。
- 上記の瞬時値 Vcと、 『 「出力信号の周波数の目標値 （公称値） F ( = 3 . 2 4メガヘルツ） と、 オフセット周波数 （= 2 5 0へノレツ） の 「2 4」 分の 1に 等しい周波数 δ との和に、 直接周波数合成部 3 2によって生成される信号の周波 数が設定される」 との条件を示す補正値 α』 との和に等しい瞬時値 v c(=Vc + a ) の制御信号 （以下、 「副制御信号」 という。 ）
· 直接周波数合成部 3 2によって生成される信号の周波数の推定値が 「出力信 号の周波数の目標値 （公称値） F (= 3. 2 4メガヘルツ) と、 オフセット周波 数 （= 2 5 0ヘルツ） の 「2 4」 分の 1に等しい周波数 Sとの和」 に等しい値と なる瞬時値 VCの制御信号 （以下、 「副制御信号」 という。 ）
直接周波数合成部 3 2は、 「局部基準信号発振器 5 1によって生成された局部 基準信号」 に、 「このような副制御信号の瞬時値 v cで示される合成比」 による 直接周波数合成を施すことによって、 約 3. 2 4 0 0 1 0 4メガヘルツ （= 3 . 2 4メガヘルツ + ( 2 5 0 / 2 4 ) ヘルツ） の周波数の信号を生成する。
低域フィルタ 3 3は、 この信号に含まれるスプリアスその他の不要な周波数成 分を除去することによって 「疑似出力信号」 を生成する。 分周器 3 1は、 その 「 疑似出力信号」 を分周比 「1」 で分周する。
クロック信号生成部 2 1では、 分周器 3 8は、 電圧制御発振器 3 7によって生 成され、 かつ公称値が既述の 7 7. 7 6メガヘルツより 2 5 0ヘルツに亘つて高 い周波数 f cのクロック信号を 2 4分周することによって、 周波数が約 3. 2 4 0 0 1 0 4メガヘルツ (= 3 · 2 4メガヘルツ + ( 2 5 0 / 2 4 ) ヘルツ) であ るフィードバック信号を生成する。 位相比較器 3 5は、 フィードバック信号と、 分周器 3 1によって出力された疑似出力信号との位相の差を瞬時値として示す制 御電圧を出力する。 低域フィルタ 3 6は、 その制御電圧に重畳された雑音の成分 を除去する。 電圧制御発振器 3 7は、 このようにして低域フィルタ 3 6を介して 与えられる制御電圧に応じて発振周波数を可変することによって、 ク口ック信号 の周波数 f cを上述した公称値 （= 7 7. 7 6 0 2 5メガヘルツ） に維持する。 すなわち、 本実施形態では、 出力信号を生成する回路の帰還路に追従せず、 ま たはその帰還路とは別に備えられた直接周波数合成部 3 2および低域フィルタ 3 3によって生成され、 かつ周波数が （F + δ ) に精度よく一致した疑似出力信号 に応答する位相同期発振器 （間接方式の周波数合成を行うシンセサイザ) によつ てクロック信号が生成されるにもかかわらず、 出力信号の周波数 Fとクロック信 号の周波数 f cとの何れが高い値に設定され、 もしくは既述のオフセット周波数 が小さな値に設定される場合であっても、 その位相同期発振器の帰還路と前段と にそれぞれ配置された分周器 3 8 3 1の分周比は 「24」 「1」 と小さな値 ρス疋 れ 。
なお、 これらの分周器 3 8 3 1の分周比は、 例えば、 疑似出力信号に代えて 出力信号が直接周波数合成部 3 2に入力され、 かつ下記の条件が成立する場合に は、 それぞれ 「 1 2 9 6 0 (= 3. 24 X 1 06/ 2 5 0)」 、 「3 1 1. 04 1 ( = (7 7. 7 6 X 1 06+ 2 5 0)/2 5 0) 」 と大幅に大きな値となる。
· 出力信号の周波数 Fが 3. 24メガヘルツである。
• オフセッ ト周波数が 2 5 0ヘルツである。
■ クロック信号の周波数 f cが 7 7. 76 0 2 5メガヘルツである。
したがって、 本実施形態によれば、 このような分周比が大きな値に設定され、 そのために位相比較器 3 5に入力される帰還信号と、 その帰還信号の位相の偏差 の基準となる信号との周波数がオフセット周波数のような小さな値に設定された 場合に生じる下記の問題が確度高く回避される。
- クロック信号生成部 2 1に備えられた位相同期ループのカツ トオフ周波数が 小さな値となる。
- このような小さなカットオフ周波数に起因して、 その位相同期ループの安定 なロックアップと、 口ック状態の維持とが妨げられる。
- オフセッ ト周波数の選定、 分周器 3 8 3 1の分周比、 クロック信号生成部 2 1の構成 （周波数合成の方式を含む。 ） に、 これらの問題点に起因する制約が 生じ、 かつ性能や信頼性の確保や維持だけではなく、 設計、 調整および保守にか かわる自由度の確保や低廉化にも制約が生じる。
また、 本実施形態は、 従来例および既述の第一ないし第四の実施形態にも備え られ得る直接周波数合成部 3 2、 低域フィルタ 3 3および分周器 3 1が付加され 、 かつディジタル信号処理部 4 2 4 2 Aによって実行されるべきソフトウェア (ファームウェア） に軽微の改良が施されることによって実現される。
すなわち、 構成要素の標準化が損なわれることなくコス トの削減に併せて、 性 能の確保が容易に実現されるので、 本実施形態にかかわる周波数合成器が備えら れた機器やシステムでは、 価格性能比に併せて、 信頼性が総合的に高められる。 なお、 本実施形態では、 直接周波数合成部 3 2によって生成される疑似出力信 号の周波数の精度が具体的に示されていない。
しカゝし、 このような精度は、 例えば、 直接周波数合成部 3 2のビッ ト値が 「3 2」 であり、 その直接周波数合成部 3 2によって生成されるべき信号の周波数の 公称値が 1 7メガヘルツである場合には、 3 . 9 5 8ミリへルツ （= 1 7メガへ ルツ Z 2 3 2 ) となる。
また、 このような精度の下では、 クロック信号生成部 2 1 (位相比較器 3 5 ) に入力され、 かつ公称値が （ 3 . 2 4メガヘルツ + 1 0 . 4 1 6 6 6 6 6ヘルツ ) である疑似出力信号の周波数は、 （ 3 . 2 4メガヘルツ + 1 0 . 4 1 7 7 7 4 3ヘルツ） に設定され、 かつクロック信号の周波数 ί cは、 7 7 . 7 6 0 2 5 0 0 3 ΜΗ ζと既述の作用効果が十分な精度で達成される値に設定される。
さらに、 本実施形態では、 直接周波数合成部 3 2は、 ディジタル信号処理部 4 2 Βの配下で作動せず、 かつ自立的に疑似出力信号、 またはその疑似出力信号の 生成に適用されるべき信号を生成してもよい。
また、 本実施形態では、 局部基準信号ではなく、 基準信号が直接周波数合成部 3 2に入力されてもよい。
さらに、 本実施形態では、 分周器 3 8、 3 1の分周比は、 帰還信号の周波数が オフセッ ト周波数より大きな値となり、 かつ出力信号の周波数 Fが所望の精度で 安定に生成されると共に、 既述の問題が確実に回避される限り、 如何なる値に設 定されてもよい。
また、 本実施形態では、 直接周波数合成部 3 2、 低域フィルタ 3 3および分周 器 3 1がセレクタ 2 2の前段に配置され、 これらの直接周波数合成部 3 2、 低域 フイノレタ 3 3および分周器 3 1がクロック信号生成部 2 1 と連係することによつ て、 クロック信号が生成されている。
しかし、 本発明はこのような構成に限定されず、 例えば、 局部基準信号に位相 同期する単一の位相同期発振器によって所望の周波数 f cのクロック信号が生成 される場合には、 直接周波数合成部 3 2および低域フィルタ 3 3が備えられなく てもよい。
さらに、 本実施形態では、 分周器 3 8、 3 1の分周比が適正に設定されること によって、 位相比較器 3 5に入力される帰還信号の周波数がオフセッ ト周波数よ り高い周波数に設定されている。
しかし、 本発明はこのような構成に限定されず、 その帰還信号の周波数が適正 な値に設定される限り、 分周器 3 8、 3 1に代えて、 周波数変舉回路その他の如 何なる周波数合成回路が備えられてもよい。
また、 上述した各実施形態では、 既述の二値信号の論理値は、 基準信号の周波 数 f rの偏差とクロック信号の周波数の偏差との比を示す回数 Nが既定の値域に 属するか否かの判別の結果として求められている。
しかし、 この二値信号の論理値は、 例えば、 位相比較器 4 1によって求められ た位相の差 Δ Θ (またはその位相の差 Δ 0の積分値） が既定の値域に属するか否 かの判別の結果として求められてもよい。
さらに、 上述した各実施形態では、 クロック信号の周波数は、 上式（1)、 （2)の 右辺の分子に記載されるように、 積分期間の長さてに対して、 （f c ± l / τ )に 等しい値に設定されている。
しかし、 本発明はこのような構成に限定されず、 既述の各実施形態によって達 成される効果が損なわれることなく所望の性能や精度が達成される限り、 例えば 、 下記の事項が可能となるように、 「2」 以上の整数 iに対して、 （f c ± i /て )に等しい値に設定されてもよい。
- 基準信号の周波数 f cの柔軟な選定
- 位相比較器 4 1の精度、 ディジタル信号処理部 4 2、 4 2 Aの応答性や処理 量、 直接周波数合成部 5 3の特性その他に対する柔軟な適応
また、 上述した各実施形態では、 積分期間の長さ τは、 基準信号の周期 （= 1 / f r ) の 3 2倍の値に設定されている。
しかし、 このような積分帰還の長さては、 既述の各実施形態によって達成され る効果が損なわれることなく所望の性能や精度が達成される限り、 例えば、 「3 2」 未満の整数と基準信号の周期 （= l Z f r ) との積に等しい値に設定されて もよい。 さらに、 上述した各実施形態では、 基準信号、 出力信号、 クロック信号および 帰還信号の周波数は、 既述の効果が所望の精度や確度で達成される限り、 如何な る値であってもよレヽ。
また、 上述した各実施形態では、 クロック信号生成部 2 1によって通倍が行わ れ、 かつプリスケーラ 4 4によって分周が行われている。
しかし、 本発明はこのような構成に限定されず、 これらのクロック信号生成部 2 1およびプリスケーラ 4 4によって行われる処理は、 周波数の基準信号 f rに 応じて所望の周波数 Fの出力信号が間接方式の周波数合成の下で生成される限り 、 例えば、 通倍、 分周、 混合、 濾波の全てまたは一部の如何なる組み合わせ （周 波数合成や周波数変換を含む。 ） として行われてもよい。
さらに、 上述した各実施形態では、 クロック信号は、 クロック信号生成部 2 1 によって出力信号または局部基準信号に施される周波数合成 （通倍） の下で生成 されている。
しかし、 本発明はこのような構成に限定されず、 例えば、 上述した周波数合成 (通倍） の処理の全てまたは一部は、 セレクタ 2 2に内蔵されたハードウェアと 、 そのセレクタ 2の前段に配置され、 あるいは付加されたハードウェアとの双方 もしくは何れか一方によって行われてもよい。
また、 上述した各実施形態では、 各部で行われる処理の大半がディジタル領域 で実現されている。
しかし、 本発明はこのような構成に限定されず、 これらの処理の全てまたは一 部は、 既述の実施形態に記載された処理に実質的に等価であり、 かつ所望の精度 や応答性が確保される限り、 アナ口グ領域で行われてもよい。
さらに、 上述した各実施形態では、 既述の 2通りの通倍率 M 0、 M lは、 クロ ック信号生成部 2 1に予め与えられている。
しかし、 本発明はこのような構成に限定されず、 例えば、 ディジタル信号処理 部 4 2 Aや既述の監視制御装置によつて適宜与えられてもよい。
また、 本発明は、 上述した実施形態に限定されるものではなく、 本発明の範囲 において多様な形態による実施形態が可能であり、 かつ構成要素の一部もしくは 全てに如何なる改良が施されてもよい。 産業上の利用の可能性
上述したように本発明にかかわる第一および第二の周波数合成器では、 クロッ ク信号の周波数が大幅に大きな値に設定されなくても、 間接周波数合成の精度が 高められる。
また、 本発明にかかわる第三、 第四、 第九および第十の周波数合成器では、 出 力信号の周波数が安定に精度よく所望の値に維持される。
さらに、 本発明にかかわる第五および第六の周波数合成器では、 機能、 構成、 仕様その他が多様である機器やシステムに対する適応が柔軟に実現される。 また、 本発明にかかわる第七の周波数合成器では、 出力信号の周波数が安価に 、 かつ安定に所望の値に維持される。
さらに、 本発明にかかわる第八の周波数合成器では、 基準信号に対する位相同 期が安価に、 かつ安定に維持される。
また、 本発明にかかわる第十一の周波数合成器では、 帰還路の構成に対する柔 軟な適応に併せて、 上述した成分が帰還路を介して帰還されることに起因する位 相同期ループの不正常な応答の回避が確度高く達成される。
さらに、 本発明にかかわる第十二および十三の周波数合成器では、 応答性およ び出力信号の歪率その他の品質が高められ、 かつ安定に維持される。
また、 本発明にかかわる第+四の周波数合成器では、 周波数合成手段の多様な 構成や特性に対する適応に併せて、 多様なシステムや機器に対する本発明の適用 が可能となる。
さらに、 本発明にかかわる第十五の周波数合成器では、 出力信号が位相同期ル ープを介して行われる間接周波数合成の下で安定に精度よく生成される。
したがって、 これらの発明が適用されたシステムや機器では、 構成の複雑化と コス トの増加とを伴うことなく、 性能が高められ、 かつ信頼性が高く維持される また、 本発明にかかわる第十六の周波数合成器では、 間接周波数合成によりク ロック信号の生成を実現する位相同期ループは、 安定にロックアップし、 かつ口 ック状態を維持することができる。

Claims

請求の範囲
( 1 ) 周波数の基準である基準信号の周期と第一の整数との積に等しい周期で 、 その基準信号と出力信号との位相の差をク口ック信号に同期して圧縮する間接 周波数合成を行い、 この出力信号を生成する周波数合成手段と、
前記出力信号に周波数合成を施すことによつて前記クロック信号を生成し、 か つ前記基準信号の周波数と第二の整数との積に等しい第一の周波数と、 前記周波 数合成手段によって前記差が圧縮される頻度を示す第二の周波数との差または和 に等しい値に、 このクロック信号の周波数を維持するクロック生成手段と を備えたことを特徴とする周波数合成器。
( 2 ) 周波数の基準である基準信号の周期と第一の整数との積に等しい周期で 、 その基準信号と出力信号との位相の差をク口ック信号に同期して圧縮される間 接周波数合成を行い、 この出力信号を生成する周波数合成手段と、
前記間接周波数合成に適用される周波数の基準を局部的に与える標準信号に周 波数合成を施すことによつて前記クロック信号を生成し、 かつ前記基準信号の周 波数と第二の整数との積に等しい第一の周波数と、 前記周波数合成手段によって 前記差が圧縮される頻度を示す第二の周波数との差または和に等しい値に、 この ク口ック信号の周波数を維持するクロック生成手段と
を備えたことを特徴とする周波数合成器。
( 3 ) 周波数の基準である基準信号の周期と第一の整数との積に等しい周期で 、 その基準信号と出力信号との位相の差をク口ック信号に同期して圧縮する間接 周波数合成を行い、 この出力信号を生成する周波数合成手段と、
前記基準信号の周波数の偏差と前記差が圧縮される頻度を示す第二の周波数以 下の閾値とを比較し、 前者が後者以下であるときに前記出力信号を選択し、 かつ 前者が後者を上回るときに、 前記間接周波数合成に適用される周波数の基準を局 部的に与える標準信号を選択する選択手段と、
前記選択手段によって選択された出力信号または標準信号に周波数合成を施す ことによって前記クロック信号を生成し、 かつ前記基準信号の周波数と第二の整 数との積に等しい第一の周波数と、 前記周波数合成手段によつて前記差が圧縮さ れる頻度を示す第二の周波数との差または和に等しい値に、 このクロック信号の 周波数を維持するクロック生成手段と
を備えたことを特徴とする周波数合成器。
( 4 ) 周波数の基準である基準信号の周期と第一の整数との積に等しい周期で 、 その基準信号と出力信号との位相の差をクロック信号に同期して圧縮する間接 周波数合成を行い、 この出力信号を生成する周波数合成手段と、
前記差が圧縮される頻度を示す第二の周波数以下の既定値を前記基準信号の周 波数の偏差が上回る値域に、 前記周波数合成手段によって前記間接周波数合成が 行われる合成比が属するときに前記出力信号を選択し、 この値域にその合成比が 属さないときに、 前記間接周波数合成の周波数の基準を局部的に与える標準信号 を選択する選択手段と、
前記選択手段によって選択された出力信号または標準信号に周波数合成を施す ことによって前記クロック信号を生成し、 かつ前記基準信号の周波数と第二の整 数との積に等しい第一の周波数と、 前記周波数合成手段によつて前記差が圧縮さ れる頻度を示す第二の周波数との差または和に等しい値に、 このクロック信号の 周波数を維持するクロック生成手段と
を備えたことを特徴とする周波数合成器。
( 5 ) 周波数の基準である基準信号の周期と第一の整数との積に等しい周期で 、 その基準信号と出力信号との位相の差をク口ック信号に同期して圧縮する間接 周波数合成を行い、 この出力信号を生成する周波数合成手段と、
前記基準信号の周波数の偏差に基づいて、 前記出力信号と、 前記間接周波数合 成の周波数の基準を局部的に与える標準信号との何れか一方を選択する装置に、 その基準信号の周波数の偏差を引き渡すインタフェース手段と ·、
前記装置によって選択された出力信号または標準信号に周波数合成を施すこと によって前記クロック信号を生成し、 かつ前記基準信号の周波数と第二の整数と の積に等しい第一の周波数と、 前記周波数合成手段によって前記差が圧縮される 頻度を示す第二の周波数との差または和に等しい値に、 このクロック信号の周波 数を維持するクロック生成手段と
を備えたことを特徴とする周波数合成器。
( 6 ) 周波数の基準である基準信号の周期と第一の整数との積に等しい周期で 、 その基準信号と出力信号との位相の差をク口ック信号に同期して圧縮する間接 周波数合成を行い、 この出力信号を生成する周波数合成手段と、
前記周波数合成手段によって前記間接周波数合成が行われる合成比に基づいて 、 前記出力信号と、 前記間接周波数合成の周波数の基準を局部的に与える標準信 号との何れか一方を選択する装置に、 その合成比を引き渡すインタフェース手段 と、
前記装置によって選択された出力信号または標準信号に周波数合成を施すこと によって前記ク口ック信号を生成し、 かつ前記基準信号の周波数と第二の整数と の積に等しい第一の周波数と、 前記周波数合成手段によって前記差が圧縮される 頻度を示す第二の周波数との差または和に等しい値に、 このクロック信号の周波 数を維持するクロック生成手段と
を備えたことを特徴とする周波数合成器。
( 7 ) 請求の範囲 1に記載の周波数合成器において、
前記クロック生成手段は、
前記基準信号の周波数に伴い得る偏差以外の周波数が前記第二の周波数として 適用されることによって得られる周波数に前記ク口ック信号の周波数を維持する ことを特徴とする周波数合成器。
( 8 ) 請求の範囲 2に記載の周波数合成器において、
前記クロック生成手段は、
前記基準信号の周波数に伴い得る偏差以外の周波数が前記第二の周波数として 適用されることによって得られる周波数に前記ク口ック信号の周波数を維持する ことを特徴とする周波数合成器。
.
( 9 ) 請求の範囲 1に記載の周波数合成器において、
前記ク口ック生成手段は、
前記出力信号の周波数に伴い得る偏差以外の周波数が前記第二の周波数として 適用されることによって得られる周波数に前記ク口ック信号の周波数を維持する ことを特徴とする周波数合成器。
( 1 0 ) 請求の範囲 2に記載の周波数合成器において、 前記ク口ック生成手段は、
前記出力信号の周波数に伴い得る偏差以外の周波数が前記第二の周波数として 適用されることによって得られる周波数に前記ク口ック信号の周波数を維持する ことを特徴とする周波数合成器。
( 1 1 ) 請求の範囲 1に記載の周波数合成器において、
前記周波数合成手段の前段で、 前記基準信号の成分の内、 その基準信号の周波 数の公称値と前記第二の周波数との和と差との双方もしくは何れか一方に該当す る周波数の成分を抑圧する前置濾波手段を備えた
ことを特徴とする周波数合成器。
( 1 2 ) 請求の範囲 2に記載の周波数合成器において、
前記周波数合成手段の前段で、 前記基準信号の成分の内、 その基準信号の周波 数の公称値と前記第二の周波数との和と差との双方もしくは何れか一方に該当す る周波数の成分を抑圧する前置濾波手段を備えた
ことを特徴とする周波数合成器。
( 1 3 ) 請求の範囲 1に記載の周波数合成器において、
前記周波数合成手段において前記間接周波数合成を実現する帰還路で、 前記出 力信号の成分の内、 前記基準信号に対して位相の比較の対象となる帰還信号の周 波数の標準値と前記第二の周波数との和と差との双方もしくは何れか一方に該当 する特定の周波数の成分を抑圧する帰還濾波手段を備えた
ことを特徴とする周波数合成器。
( 1 4 ) 請求の範囲 2に記載の周波数合成器において、
前記周波数合成手段において前記間接周波数合成を実現する帰還路で、 前記出 力信号の成分の内、 前記基準信号に対して位相の比較の対象となる帰還信号の周 波数の標準値と前記第二の周波数との和と差との双方もしくは何れか一方に該当 する特定の周波数の成分を抑圧する帰還濾波手段を備えた
ことを特徴とする周波数合成器。
( 1 5 ) 請求の範囲 1 3に記載の周波数合成器において、
前記帰還濾波手段は、
前記出力信号を前記帰還信号に変換する過程で前記特定の周波数の成分を抑圧 する
ことを特徴とする周波数合成器。
(1 6) 請求の範囲 14に記載の周波数合成器において、
前記帰還濾波手段は、
前記出力信号を前記帰還信号に変換する過程で前記特定の周波数の成分を抑圧 する
ことを特徴とする周波数合成器。
(1 7) 請求の範囲 1に記載の周波数合成器において、
前記第一の周波数は、
前記基準信号の周波数と前記出力信号の周波数の公称値との公倍数である ことを特徴とする周波数合成器。
(1 8) 請求の範囲 2に記載の周波数合成器において、
前記第一の周波数は、
前記基準信号の周波数と前記出力信号の周波数の公称値との公倍数である ことを特徴とする周波数合成器。
(1 9) 請求の範囲 1に記載の周波数合成器において、
前記周波数合成手段によって前記差が圧縮される頻度を示す第二の周波数は、 前記基準信号の周波数の整数倍の値である
ことを特徴とする周波数合成器。
( 20 ) 請求の範囲 2に記載の周波数合成器において、
前記周波数合成手段によって前記差が圧縮される頻度を示す第二の周波数は、 前記基準信号の周波数の整数倍の値である
ことを特徴とする周波数合成器。
(2 1) 請求の範囲 1に記載の周波数合成器において、
前記第一の整数は、
前記間接周波数合成の精度の低下が許容される程度に大きな値に設定された ことを特徴とする周波数合成器。
(22) 請求の範囲 2に記載の周波数合成器において、
前記第一の整数は、 前記間接周波数合成の精度の低下が許容される程度に大きな値に設定された ことを特徴とする周波数合成器。
( 2 3 ) 請求の範囲 1に記載の周波数合成器において、
前記第二の整数は、
前記間接周波数合成の精度の低下が許容される程度に小さな値に設定された ことを特徴とする周波数合成器。
( 2 4 ) 請求の範囲 2に記載の周波数合成器において、
前記第二の整数は、
前記間接周波数合成の精度の低下が許容される程度に小さな値に設定された ことを特徴とする周波数合成器。
( 2 5 ) 請求の範囲 2に記載の周波数合成器において、
前記ク口ック生成手段は、
前記第二の周波数より高い周波数の帯域で前記標準信号に対する位相の偏差を 監視し、 かつ補正する間接周波数合成に基づいて前記の前記ク口ック信号を生成 する
ことを特徴とする周波数合成器。
( 2 6 ) 請求の範囲 3に記載の周波数合成器において、
前記クロック生成手段は、
前記選択手段によって選択された標準信号に対する位相の偏差を前記第二の周 波数より高い周波数の帯域で監視し、 かつ補正する間接周波数合成に基づいて前 記の前記ク口ック信号を生成する
ことを特徴とする周波数合成器。
( 2 7 ) 請求の範囲 4に記載の周波数合成器において、
前記ク口ック生成手段は、
前記選択手段によって選択された標準信号に対する位相の偏差を前記第二の周 波数より高い周波数の帯域で監視し、 かつ補正する間接周波数合成に基づいて前 記の前記ク口ック信号を生成する
ことを特徴とする周波数合成器。
( 2 8 ) 請求の範囲 5に記載の周波数合成器において、 前記ク口ック生成手段は、
前記選択手段によって選択された標準信号に対する位相の偏差を前記第二の周 波数より高い周波数の帯域で監視し、 かつ補正する間接周波数合成に基づいて前 記の前記ク口ック信号を生成する
ことを特徴とする周波数合成器。
( 2 9 ) 請求の範囲 6に記載の周波数合成器において、
前記ク口ック生成手段は、
前記選択手段によって選択された標準信号に対する位相の偏差を前記第二の周 波数より高い周波数の帯域で監視し、 かつ補正する間接周波数合成に基づいて前 記の前記ク口ック信号を生成する
ことを特徴とする周波数合成器。
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JP2007221548A (ja) * 2006-02-17 2007-08-30 Daihen Corp ディジタル位相同期装置

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* Cited by examiner, † Cited by third party
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