WO2004051835A1 - 直流−交流変換装置、及びそのコントローラｉｃ - Google Patents

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WO2004051835A1
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Kenichi Fukumoto
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Rohm Co., Ltd.
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Definitions

  • the present invention relates to a DC / AC converter (hereinafter referred to as an inverter) that generates an AC voltage for driving a load from a DC power supply such as a power adapter included in an electric device or a battery, and a controller IC thereof.
  • a DC power supply such as a power adapter included in an electric device or a battery
  • a controller IC thereof.
  • Cold cathode fluorescent lamps are being used as backlight sources for liquid crystal monitors in notebook computers and liquid crystal displays such as liquid crystal television receivers.
  • This CCFL has almost the same high efficiency, long life, and long life as ordinary hot cathode fluorescent lamps, and eliminates the filament that hot cathode fluorescent lamps have.
  • a high AC voltage is required to start and operate the CCFL.
  • the starting voltage is about 100 V and the operating voltage is about 600 V.
  • This high AC voltage Is generated from a DC power source such as a notebook computer or a liquid crystal television receiver using an inverter.
  • Royer (Royer) circuits have been commonly used as inverters for CCFL.
  • This lower circuit is composed of a saturable magnetic core transformer, a control transistor, and the like, and self-oscillates according to the non-linear permeability of the saturable magnetic core transformer and the non-linear current gain characteristics of the control transistor.
  • the lower circuit itself does not require an external clock or driver circuit.
  • a lower circuit is basically a constant voltage inverter, and cannot maintain a constant output voltage when the input voltage or load-current changes. Therefore, a regulator is required to supply power to the lower circuit. Because of this, Royer times It is difficult to reduce the size of an inverter using a circuit, and the power conversion efficiency is low.
  • CCF FL inverter that enhances the power conversion efficiency
  • a first semiconductor switch is connected in series to a primary winding of a transformer
  • a second semiconductor switch and a capacitor connected in series are connected in parallel to a primary winding of the transformer
  • a second semiconductor switch is connected to the primary winding of the transformer.
  • the primary current of the transformer is fed back to the control circuit, and the control signal is formed by comparing the current with the reference voltage.
  • the control signal is used to turn on and off the first and second semiconductor switches, thereby controlling the load. Is supplied with a predetermined AC power.
  • H-bridge full-bridge type inverter for CCFL using four semiconductor switches
  • the output terminal of the H-bridge is connected to the primary winding of the transformer via a resonance capacitor in series, and the load is connected to the secondary winding of the transformer.
  • a first-direction current path is formed in the primary winding of the transformer by the first set of two semiconductor switches, and the transformer is formed by the second set of two semiconductor switches.
  • a current path in the second direction is formed in the primary winding.
  • the current flowing in the secondary winding of the transformer is fed back to the control circuit and compared with the reference voltage, thereby generating a control signal in which the relative position of the pulse is controlled with the same fixed pulse width.
  • the power is supplied to the semiconductor switch of the H-bridge and the power supplied to the load is adjusted.
  • overvoltage protection is performed by detecting the voltage of the secondary winding of the transformer.
  • the present invention provides a semiconductor switch circuit in a primary winding of a transformer in which a secondary winding is connected to a load, and performs pulse width modulation (PWM) on each switch of the semiconductor switch circuit to perform constant current control.
  • PWM pulse width modulation
  • an object of the present invention is to provide an inverter and a controller IC thereof for preventing occurrence of an excessive current when shifting to a standby state. Disclosure of the invention
  • An inverter includes: a DC power supply; a transformer having a primary winding and at least one secondary winding; and a current alternately flowing from the DC power supply to the primary winding in a first direction and a second direction.
  • a semiconductor switch circuit for flowing, a load connected to the secondary winding, a current detection circuit for detecting a current flowing to the load and generating a current detection signal, and a triangular wave signal generating circuit for generating a triangular wave signal
  • a PWM control signal generating circuit that receives the triangular wave signal and the current detection signal, compares an error signal based on the current detection signal with the triangular wave signal, and generates a PWM control signal; When a signal and an operation / stop signal are input and the operation / stop signal is in a state of instructing operation, a switch drive signal corresponding to the PWM control signal is supplied to the semiconductor switch circuit. Stop When No. is in a state to instruct the stop, the switch drive signals such as from the power supply no current of
  • the operation / stop signal indicates a stop state
  • the power supply to the PWM control signal generation circuit and the switch drive circuit is cut off, and the switch drive circuit further switches the semiconductor switch circuit.
  • At least one of the switch drive signals that turn on the switch is controlled so that the switch turns off.
  • the controller IC of the present invention drives a semiconductor switch circuit and supplies the load to a load.
  • a controller IC for controlling a power flow wherein a triangular signal generating block for generating a triangular signal by connecting an external oscillating capacitor and an oscillating resistor to the triangular signal and the load;
  • a PWM control signal generating circuit that receives a current detection signal that detects a flowing current, compares an error signal based on the current detection signal with the triangular wave signal, and generates a PWM control signal;
  • a switch drive signal corresponding to the PWM control signal is supplied to the semiconductor switch circuit, and the operation / stop signal is
  • a switch drive circuit for supplying a switch drive signal to the semiconductor switch circuit so as not to allow a current to flow from the power supply to the primary winding when in a state indicating stop.
  • the switch drive circuit When the operation-stop signal indicates a stop state, power supply to all circuits other than the circuit that receives the operation / stop signal is cut off, and the switch drive circuit further switches the semiconductor switch circuit. Wherein at least one of the switch drive signals for turning on the switch is controlled so that the switch is turned off.
  • the switch in the semiconductor switch circuit is a MOS field-effect transistor.
  • the switch drive circuit has a logic circuit to which the PWM control signal and the operation / stop signal are input, and forms the switch drive signal in accordance with an output of the logic circuit.
  • the switch driving circuit is configured based on a logic circuit to which the PWM control signal and the operation / stop signal are input, and a clock synchronized with the PWM control signal and the triangular wave signal passing through the logic circuit. It has a logic block for generating a switch drive signal in accordance with a predetermined logic, and an output block for amplifying the switch drive signal and outputting the gate drive signal.
  • the output block outputs the gate drive signal obtained by inverting the input switch drive signal, and has a pull resistor at an output end of the output block to pull the gate drive signal to a predetermined potential. Run ⁇ Stop signal is instructed to stop. The pull resistor is short-circuited.
  • the load is a cold cathode fluorescent lamp.
  • each switch of the semiconductor switch circuit is controlled by PWM so as to perform constant current control, and at the same time, the power supply of the control circuit section is cut off by a start / stop signal and the inverter or the controller IC therefor is used for standby. It is possible to prevent the generation of excessive current when shifting to the state.
  • the configuration can be simplified by forming the switch drive signal in accordance with the output of the logic circuit which receives the PWM control signal and the start / stop signal.
  • FIG. 1 is an overall configuration diagram of an inverter according to an embodiment of the present invention.
  • FIG. 2 is an internal block diagram of the controller IC for FIG.
  • FIG. 3 is a circuit diagram for explaining the operation at the time of starting and stopping.
  • FIG. 4 is a diagram showing a configuration example of an output block together with a semiconductor switch circuit.
  • FIG. 5 is a timing chart for explaining the operation of the present invention.
  • FIG. 1 is a diagram showing an overall configuration of an inverter according to a first embodiment of the present invention that performs PWM control using an insulating transformer and a full-bridge switch circuit
  • FIG. 3 is a diagram showing an internal configuration of a controller IC (that is, an inverter control IC).
  • a primary winding of a transformer TR is composed of a P-type MO SFET (hereinafter, PMOS) 101 as a first switch and an N-type MO SFET (hereinafter, NMOS) 102 as a second switch.
  • PMOS P-type MO SFET
  • NMOS N-type MO SFET
  • the third switch, PM OS 103 and the fourth switch NMO S 104 form a current path in the second direction to the primary winding 105 of the transformer TR.
  • These PMOSs 101, 103 and NMOSs 102, 104 each have a body diode (that is, a back gate diode). With this body diode, a current in a direction opposite to the original current path can flow. Note that a diode that performs the same function as the body diode may be separately provided.
  • the power supply voltage VC C of the DC power supply B AT is supplied to the primary winding 105 of the transformer TR via PM ⁇ S 101, 103 and NMOS 102, 104, and the secondary winding 106 is wound.
  • a high voltage is induced according to the ratio.
  • the induced high voltage is supplied to the cold cathode fluorescent lamp FL, and the cold cathode fluorescent lamp FL is turned on.
  • the capacitor 111 and the capacitor 112 detect the voltage applied to the cold cathode fluorescent lamp FL together with the resistor 117 and the resistor 118, and provide feedback to the controller IC 200.
  • the resistors 114 and 115 detect the current flowing through the cold-cathode fluorescent lamp FL and feed it back to the controller IC 200.
  • the capacitor 111 is used to resonate with its capacitance and the inductance component of the transformer TR, and the parasitic capacitance of the cold cathode fluorescent lamp FL also contributes to this resonance.
  • Reference numerals 151 and 152 denote capacitors for stabilizing the power supply voltage.
  • the controller IC 200 has a plurality of input / output pins.
  • the 1st pin 1P is a switch pin for switching between PWM mode and intermittent operation (hereinafter, burst) mode.
  • burst intermittent operation
  • the second pin 2P is a capacitor connection pin for connecting a capacitor for setting the oscillation frequency of the burst mode oscillator (BOSC).
  • a setting capacitor 13 1 is connected to the second pin 2 P, and a burst triangular wave signal BCT is generated there.
  • Pin 3 P is a capacitor for setting the oscillation frequency of the PWM mode oscillator (OS C). Is a capacitor connection terminal.
  • a setting capacitor 132 is connected to the third pin 3P, and a PWM triangular wave signal CT is generated there.
  • the fourth pin 4P is a setting resistor connection terminal for setting the charging current of the third pin 3P.
  • a setting resistor 133 is connected to the fourth pin 4 P, and a current flows according to the potential RT and the resistance value.
  • the fifth pin 5P is a ground terminal and is at the ground potential GND.
  • the sixth pin 6P is a setting resistor connection terminal for setting the charging current of the third pin 3P.
  • a setting resistor 134 is connected to the sixth pin 6P, and this resistor 134 is connected in parallel to the setting resistor 133 or disconnected under the control of the internal circuit of the controller IC200.
  • the potential S RT of the sixth pin 6 P becomes the ground potential GND, and the potential RT of the fourth pin 4 P becomes RT.
  • the seventh pin 7P is a setting capacitor connection terminal for setting the timer latch.
  • a capacitor 135 for determining the operation time limit for the internal protection operation is connected to the seventh pin 7P, and a potential SCP corresponding to the charge of the capacitor 135 is generated.
  • the ninth pin 9P is a first error amplifier input terminal.
  • a current detection signal (hereinafter, detection current) IS corresponding to the current flowing through the cold cathode fluorescent lamp FL is input to the ninth pin 9P via the resistor 140.
  • the detection current IS is input to the first error amplifier.
  • the eighth pin 8P is an output terminal for the first error amplifier.
  • the capacitor 136 is connected between the eighth pin 8P and the ninth pin 9P.
  • the potential of the 8th pin 8P becomes the feedback voltage FB and becomes the control voltage for PWM control.
  • each voltage is based on the ground potential unless otherwise specified.
  • the 10th pin 10P is an input terminal for the second error amplifier.
  • a voltage detection signal (hereinafter, detection voltage) VS corresponding to the voltage applied to the cold cathode fluorescent lamp FL is input to the tenth pin 10P via the resistor 139. Then, the detection voltage VS is input to the second error amplifier.
  • the capacitor 137 is connected between the 10th pin 10P and the 8th pin 8P.
  • the 11th pin 11P is a start-up and start-up time setting terminal. This 1st 1 pin 11P The start signal ST is delayed by the resistor 143 and the capacitor 142, and the noise-suppressed signal STB is applied.
  • the 12th pin 12P is a capacitor connection terminal for connecting a capacitor for setting the slow start time.
  • a capacitor 141 is connected to the 12th pin 12 P between the ground and the ground, and a voltage SS for slow start that gradually increases at startup is generated.
  • the 13th pin 13P is a synchronization terminal, and is connected to it when cooperating with another controller IC.
  • the 14th pin 14P is an internal clock input / output terminal, and is connected to it when cooperating with another controller IC.
  • the 15th pin 15P is the ground terminal of the external FET drive circuit.
  • the 16th pin 16P is a terminal that outputs the gate drive signal N1 of the NMOS 102.
  • the 17th pin 17P is a terminal for outputting the gate drive signal N2 of the NMOS 104.
  • the 18th pin 18 P is a terminal that outputs the gate drive signal P 2 of the PMOS 103.
  • the 19th pin 19P is a terminal for outputting the gate drive signal P1 of PMOS101.
  • the 20th pin 20P is a power supply terminal for inputting the power supply voltage VCC.
  • the period of the 030 block 201 is determined by the capacitor 132 connected to the third pin 3P and the resistors 133 and 134 connected to the fourth pin 4P.
  • a PWM triangular wave signal CT is generated and supplied to the PWM comparator 214.
  • the OSC block 201 also supplies an internal clock synchronized with the triangular wave signal CT to the logic block 203.
  • the BOSC block 202 is a burst triangular wave signal oscillation circuit, and generates a burst triangular wave signal BCT determined by the capacitor 13 1 connected to the second pin 2P.
  • the frequency of the burst triangle wave signal BCT is set to be significantly lower than the frequency of the PWM triangle wave signal CT (BCT frequency ⁇ CT frequency).
  • the comparator 221 compares the analog duty signal DUTY supplied to the first pin 1P with the burst triangular wave signal BCT.
  • An NPN transistor (hereinafter, NPN) 234 is driven by the comparison output of the comparator 221 via an OR circuit 239. Note that a digital signal is When a duty signal (DUTY) is supplied, the resistor is connected to the 2nd pin 2P and a predetermined burst voltage is generated from the BOSC block 2 ⁇ 2.
  • the logic block 203 receives a PWM control signal and the like, and generates a switch driving signal according to a predetermined logic.
  • the output block 204 generates gate drive signals P 1, P 2, N 1, ⁇ 2 according to the switch drive signal from the logic block 203 and applies the gate drive signals to the gates of the PMOS 101, 103 and NMOS 102, 104.
  • the comparator 217 which is the voltage STB gradually increased by the capacitor 142 and the resistor 143 when the start signal ST is input, exceeds the reference voltage Vref6, the comparator 21 Activated by the output of 7.
  • the output of the comparator 217 enables the logic block 203 to be driven.
  • 249 is an inverting circuit.
  • the flip-flop (FF) circuit 242 is reset via the OR circuit 243 by the output of the comparator 217.
  • the slow start voltage S S gradually increases and is input to the PWM comparator 214 as a comparison input. Therefore, at the time of startup, PWM control is performed according to the slow start voltage SS.
  • the comparator 216 turns off the NMOS 246 via the gate circuit 247 when the input exceeds the reference voltage Vref5. This disconnects the resistor 134 and changes the frequency of the PWM triangular signal CT.
  • the output of the comparator 213 is also input to the OR circuit 247.
  • the first error amplifier 2 1 1 compares the detection current IS proportional to the current of the cold cathode fluorescent lamp FL with a reference voltage V ref 2 (for example, 1.25 v), and sets a constant current by an output corresponding to the error.
  • the collector of the NPN 235 is connected to the eighth pin 8P, and the potential at this connection point (ie, the eighth pin 8P) becomes the feedback voltage FB and is input to the PWM comparator 214 as a comparison input.
  • the PWM comparator 214 compares the triangular wave signal CT with the lower voltage of the feedback voltage FB or the slow start voltage SS, and generates a PWM control signal. 8 to the logic block 203. In the steady state after the start-up, the triangular wave signal CT is compared with the feedback voltage FB, and the set current is automatically controlled to flow through the cold cathode fluorescent lamp FL.
  • the capacitor 136 Since the capacitor 136 is connected between the eighth pin 8P and the ninth pin 9P, the feedback voltage FB increases or decreases smoothly. Therefore, PWM control is performed smoothly without shock.
  • the second error amplifier 212 compares the detection voltage VS proportional to the voltage of the cold-cathode fluorescent lamp FL with a reference voltage Vref 3 (eg, 1.25 v), and outputs an output corresponding to the error to obtain a double collector.
  • Vref 3 eg, 1.25 v
  • One of them controls the NPN 238 of the double collector structure connected to the constant current source I1. Since the collector of this NPN238 is also connected to the 8th pin 8P, the feedback voltage FB is also controlled by the detection voltage VS. Therefore, comparators 2 12 and NPN 238 constitute a feedback signal control circuit that controls feedback signal FB.
  • the PNP transistor (hereinafter, PNP) 231 turns on, limiting the excessive rise of the feedback voltage FB.
  • the comparator 215 compares the voltage obtained by dividing the power supply voltage VCC by the resistors 240 and 241 with a reference voltage Vref 7 (eg, 2.2 v), and determines when the power supply voltage VCC reaches a predetermined value. Then, the output is inverted, and the FF circuit 242 is reset via the OR circuit 243.
  • Vref 7 eg, 2.2 v
  • the comparator 218 compares the slow start voltage SS with the reference voltage V ref 8 (eg, 2.2 v), and turns on the N PN 234 via the AND circuit 244 and the OR circuit 239 when the voltage SS increases. I do. Turning on NPN 234 causes diode 232 to be reverse biased by current source I 2, thereby enabling normal operation of first error amplifier 211. Therefore, NPN234, diode 232, and current source I2 constitute a control mode switching circuit that switches between burst control and pulse width control. Note that the diode 237 and the PNP 236 are for overvoltage limiting.
  • the comparison output is inverted.
  • the comparator 220 compares the feedback voltage FB with a reference voltage V ref 10 (eg, 3.0 v). When the feedback voltage FB increases, the comparison output is inverted.
  • the inverted signals of the outputs of the comparators 2 19 and 220 and the output of the comparator 218 are applied to the timer block 206 via the OR circuit 245, and a predetermined time is measured and output.
  • the FF 242 is set by the output of the timer block 206, and the operation of the logic block 203 is stopped by the Q output of the FF circuit 242.
  • FIG. 3 is a circuit diagram for explanation in which portions related to the operation at the time of start and stop are extracted from FIGS. 1 and 2, and FIG. 4 shows a configuration example of the output block 204 together with a semiconductor switch circuit.
  • FIG. FIG. 5 is a timing chart for explaining these operations.
  • the output port 204 of FIG. 4 includes drive circuits 204-1 to 204-4 that output gate drive signals P1 to N2.
  • Each of the drive circuits 204-1 to 204-4 is composed of a CMOS type inverting circuit composed of a PMOS Qp and an NMOS Qn, and a pull-up or pull-down resistor Rp.
  • Cp is a capacitance formed between the gate and the source of the semiconductor switches 101 to 104. These capacitances Cp are charged according to the magnitude of the gate drive signals P1 to N2, and the charged charges of the capacitances Cp are discharged via the resistor Rp.
  • the feedback voltage FB input to one of the two (1) input terminals of the PWM comparator 214 is supplied with the power supply voltage VCC, and is higher due to the common circuit composed of the constant current source II, NPN 235, and NPN 238. Value (upper limit). Note that the value of the feedback voltage FB is limited to a constant value by the PNP 231 and the reference voltage Vref1.
  • the PWM comparator 214 compares the gradually rising slow start voltage SS with the triangular wave signal CT, and outputs a PWM control signal PWM1 corresponding to the value of the slow start voltage SS. Note that the 1 / [comparator '214 outputs the H-level PWM control signal PWM1 when the triangular wave signal CT is lower than the slow start voltage S S and the feedback voltage FB. On the other hand, since the output of the inverting circuit 249 is at the H level, the PWM control signal PWM1 passes through the AND circuit 248 and becomes the PWM control signal PWM2. Based on the PWM control signal PWM2, the gate drive signals P1 to N2 are formed by the logic block 203 and the output port 204, and supplied to the MOS FETs 101 to 104 to perform an inverter operation. .
  • the output voltage Vo increases as the slow start voltage SS increases. To rise. Therefore, unlike the conventional case, an excessive output voltage Vo (for example, 2000 to 2500 v) is not applied to the cold cathode fluorescent lamp FL according to the feedback voltage FB at the upper limit. Also, since there is no inrush current due to the application of the excessive output voltage Vo, damage to the cold cathode fluorescent lamp FL and main circuit components of the inverter (MOSFE T101 to 104, transformer TR, battery BAT, etc.) Significantly reduce stress.
  • MOSFE T101 to 104 MOSFE T101 to 104, transformer TR, battery BAT, etc.
  • the output voltage Vo and the output current Io are detected, and the detected voltage VS and the detected current IS are compared with the reference voltage Vref2 and the reference voltage Vref3 by the first error amplifier 211 and the second error amplifier 212, respectively.
  • NPN 235 and NPN238 are controlled by comparison output. NPN23 5.
  • the feedback voltage FB decreases from the upper limit.
  • the comparison target with the triangular wave signal CT in the PWM comparator 214 shifts from the previous slow start voltage S S to the feedback voltage FB. This means that the slow start has been completed.
  • the time required for the slow start is relatively long because the cold cathode fluorescent lamp FL rises from a stopped state.
  • the output current Io is constantly controlled to a predetermined value determined by the reference voltage Vref2.
  • the brightness of the cold cathode fluorescent lamp FL is determined by the current flowing through it, and an almost constant operating voltage is applied to maintain this current. Therefore, as the voltage Vo, a high voltage is applied to turn on the cold cathode fluorescent lamp FL at the time of start-up, and a low operating voltage may be sufficient after it is turned on. Therefore, in the steady state, the feedback voltage FB is determined based on the output current Io.
  • the semiconductor switch circuit is driven by the PWM control signal PWM1 and the gate drive signals P1 to N2 formed based on the partial clock from the OSC block 201. Is done.
  • the current flowing through the primary winding 105 of the transformer TR (expressed here as the load current I o) flows alternately in the first and second directions.
  • the current Io in the first direction flows when the gate drive signal P1 is at the L level and the gate drive signal N1 is at the H level. That is, the first direction current Io starts to flow when the gate drive signal N1 is at the H level, and increases while the gate drive signal N1 is at the H level.
  • the gate drive signal N1 changes from the H level to the L level, the current Io in the first direction starts to decrease and releases the energy stored in the primary winding 105.
  • the current I 0 in the second direction starts flowing when the gate drive signal N 2 is at the H level, and increases while the gate drive signal N 2 is at the H level.
  • the current Io in the second direction starts to decrease and releases the energy stored in the primary winding 105.
  • the current Io having a magnitude corresponding to the PWM control signal PWM1 flows alternately through the primary winding 105, and the impeller operation is performed.
  • T off is a period provided to prevent a through current.
  • Each of the switches 101 to 104 of this semiconductor switch circuit is turned on and off as shown in FIG.
  • the NMOS 102 turns on at one vertex of every other triangular wave signal CT, and keeps on until the triangular wave signal CT and the feedback signal FB immediately thereafter become equal.
  • the PMOS 101 turns on a predetermined time before the NMOS 102 turns on, and continues to turn on until the other vertex of the triangular wave signal CT immediately after the NMOS 102 turns off.
  • the NMOS 104 turns on at one vertex of every other triangular wave signal CT different from the triangular wave signal CT that the NMOS 102 turns on, and the triangular wave signal CT and the feedback signal FB immediately after that turn on.
  • the PMOS 103 is a triangular wave signal that is turned on for a predetermined period before the NMOS 100 is turned on when the NMOS 101 is turned off and the PMOS 110 is turned on, and immediately after the NMOS 104 is turned off. It continues to turn on until the point of the other vertex of CT.
  • the length of each of the predetermined periods is set so that one of the switches is always on.
  • the start signal ST is changed from H level to L level in order to enter the standby state during the operation of the inverter. Since the level change of the start signal ST is performed at an arbitrary time, it is asynchronous with the PWM control operation. .
  • the power supply to the controller IC 200 is stopped except for some circuits that supply power even in the standby state.
  • power is continuously supplied to the semiconductor switch circuit composed of the PMOSs 101 and 103 and the NMOSs 102 and 104.
  • start signal ST is changed to L level at time t1 when the gate drive signal N1 is at H level and the current Io in the first direction is flowing. It should be noted that some time elapses from the change of the start signal ST to the inversion of the output of the comparator 217, but this time does not matter because the time when the output of the comparator 217 is inverted is used as a reference. .
  • the system off signal SYSTEMOFF is generated.
  • the supply of the power supply voltage to parts other than the part (such as the comparator 217) for which power is supplied even during standby in the controller IC 200 is stopped.
  • the voltage supplied to each component for example, the PWM comparator 214, the logic block 203, the output block 204, etc.
  • the AND circuit 248 is closed, so that the output PWM2 of the AND circuit 248 immediately changes from the H level to the L level.
  • the signal level supplied from the logic block 203 to the inverting circuit of the drive circuit 204-2 is inverted from the L level to the H level, and the PMOSQp that was on until then turns off, and the NMOSQn that has turned off turns on. .
  • the electric charge charged in the capacitance Cp of the NMOS 102 is discharged through the NMOS Qn without passing through the resistor Rp.
  • the time required for this discharge is extremely short, for example, about 500 ns.
  • the current Io in the first direction increases until the time point t1, but immediately decreases from the time point t1 when the NMOS 102 is turned off.
  • the load current Io does not transiently increase during the transition to the standby state.
  • the conventional inverter does not control the PWM control signal PWM by the start signal ST as in the present invention.
  • the operation of the conventional inverter at the time of transition to the standby state will be considered in the same manner for the drive circuit 204-2 and the NMOS 102 with reference to FIGS.
  • the power supply voltage VCC of the drive circuit 204-2 gradually decreases due to the supply stop of the power supply voltage.
  • the PWM control signal PWM1 is not controlled by the start signal ST. Therefore, for a while, the PMOSQp of the drive circuit 204-2 continues to turn on and then turns off, and the NMOSQn of the drive circuit 204-2 keeps turning off.
  • the charge of the capacitance C p is only discharged through the resistance R p, and the gate drive signal N 1 has a time constant C p ⁇ R p as shown by the broken line in FIG. Therefore, it gradually decreases. Then, at the time point t2 when the magnitude of the gate drive signal N1 becomes equal to or less than the threshold voltage for keeping the NMOS 102 turned on, the NM ⁇ S 102 is turned off. Such an operation is the same in other drive circuits.
  • the load current Io continues to increase after time 1 until time t2 when the NMOS 102 turns off, as shown by the broken line in FIG. After time t2, the load current Io gradually decreases.
  • the magnitude of the load current Io at this time is one pulse, but it is several times the normal load current (four times in the actual measurement example).
  • the system when shifting to the standby state, the system is activated by the start signal ST.
  • a system-off signal SYSTEMOFF is generated to stop the supply of the power supply voltage to the parts other than the part that supplies power even during standby, and to turn on the power from the output switch 204 that is the switch drive circuit.
  • the switch drive signal in the state is turned off.
  • the start signal ST indicates a stop state
  • at least one of the switch drive signals P1 to N2 that turns on the switch in the semiconductor switch circuit is switched by the switch. Turn it off. Therefore, instead of providing the AND circuit 248 and the inverting circuit 249, the start signal ST is directly input to the logic block 203 and the output block 204 to perform the same operation. Is also good. Industrial applicability
  • the DC-AC converter and its controller IC according to the present invention are suitable for use as a light source for a backlight of a liquid crystal display device requiring a low AC voltage to a high AC voltage. .

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Abstract

二次巻線が負荷に接続される変圧器の一次巻線に半導体スイッチ回路を設け、この半導体スイッチ回路の各スイッチをＰＷＭして定電流制御する。このインバータにおいて、半導体スイッチ回路の各スイッチをＰＷＭして定電流制御するとともに、運転・停止信号停止を指示する状態になると、制御回路部の電源を遮断して待機状態にする。運転・停止信号が停止を指示する状態になると同時に、半導体スイッチ回路中のスイッチをオンさせているスイッチ駆動信号をオフにする。これにより、待機状態に移行させる際の過大電流の発生を防止すること。

Description

明細書 直流一交流変換装置、 及びそのコントローラ I C 技術分野
本発明は、 電気機器付属の電源アダプタや、 バッテリーなどの直流電源から、 負荷 を駆動するための交流電圧を発生する直流一交流変換装置 （以下、 インバータという） 、 及びそのコントローラ I Cに関する。 背景技術
ノートパソコンの液晶モニタや、 液晶テレビ受像機などの液晶ディスプレイのバッ クライト光源として、 冷陰極蛍光灯 （C C F L ) が用いられるようになってきている。 この C C F Lは、 通常の熱陰極蛍光灯とほぼ同様の高い効率と長レ、寿命を持っており、 そして、 熱陰極蛍光灯が持っているフィラメントを省いている。
こ (¾ C C F Lを起動及び動作させるためには、 高い交流電圧を必要とする。 例えば、 起動電圧は約 1 0 0 0 Vであり、 動作電圧は約 6 0 0 Vである。 この高い交流電圧を、 ィンバータを用いて、 ノートバソコンゃ液晶テレビ受像機などの直流電源から発生さ せる。
以前から、 C C F L用インバータとして、 ロイヤー （R o y e r ) 回路が一般的に 用いられている。 このロイヤー回路は、 可飽和磁芯変圧器、 制御トランジスタなどか ら構成され、 そして、 可飽和磁芯変圧器の非線形透磁率、 制御トランジスタの非線形 電流ゲイン特性により自己発振する。 ロイヤー回路自身は外部クロックやドライバー 回路を必要としない。
しかし、 ロイヤー回路は、 基本的には一定電圧インバータであり、 入力電圧や負荷 —電流が変化する場合には一定出力電圧を維持できない。 したがって、 ロイヤー回路に 電力を供給するためのレギユレータを必要とする。 このようなことから、 ロイヤー回 路を用いたインバータは、 小型化が難しく、 また、 電力変換効率も低い。
電力変換効率を高めるようにした C C F L用ィンバークが提案されている （特開平 1 0 - 5 0 4 8 9号公報参照） 。 このィンバータは、 変圧器の一次巻線に第 1半導体 スィツチを直列に接続し、 直列接続された第 2半導体スィツチとコンデンサを変圧器 の一次卷線に並列に接続し、 かつ、 変圧器の二次卷線に結合コンデンサと負荷とを直 列に接続する。 そして、 変圧器の一次側電流を制御回路に帰還し、 基準電圧と比較す ることにより制御信号を形成し、 その制御信号により、 第 1 , 第 2半導体スィッチを オン ·オフ制御して、 負荷に所定の交流電力を供給するようにしている。
また、 4つの半導体スィッチを用いてフルブリッジ （Hブリッジ） 型の C C F L用 インバータが提案されている （米国特許第 6 2 5 9 6 1 5号明細書参照）。 このイン バータでは、 変圧器の一次卷線に、 共振用コンデンサを直列に介して、 Hブリッジの 出力端を接続し、 変圧器の二次巻線に負荷を接続する。 Hブリッジを構成する 4つの 半導体スィツチのうちの、 第 1組の 2つの半導体スィツチにより変圧器の一次巻線に 第 1方向の電流経路を形成し、 第 2組の 2つの半導体スィツチにより変圧器の一次巻 線に第 2方向の電流経路を形成する。 そして、 変圧器の二次巻線に流れる電流を制御 回路に帰還し基準電圧と比較することにより、 固定された同一パルス幅で、 そのパル スの相対位置が制御された制御信号を発生して、 Hプリッジの半導体スィッチに供給 し、 負荷への供給電力を調整している。 また、 変圧器の二次卷線の電圧を検出して、 過電圧保護を行うようにしている。
従来のィンバータでは一般に、 C C F Lの動作を一時停止する場合に、 運転 ·停止 信号により、 制御回路部の電源を遮断して、 待機状態にすることが行われる。
この待機状態では、 制御回路部の電源遮断に伴ってィンパータ用半導体スィツチへ の駆動信号の供給が停止される。 しカゝし、 半導体スィッチの駆動信号が供給されるゲ 一トには静電容量があり、 導通 （オン） されている半導体スィッチの駆動信号が停止 されても、 直ちに不導通 （オフ） にはならず、 電流が流れ続ける。 この電流は、 半導 体スィッチのゲート静電容量の電荷がプルダウン （あるいはプルアップ） 抵抗を通し て放電されるまで流れるため、 通常よりオン時間が長くなり、 その大きさは通常の負 荷電流の数倍の大きさになってしまう。
この過大な負荷電流が停止する毎に流れるから、 負荷である C C F Lに強いス トレ スとなり、 その寿命を短くするなどの原因となっていた。
そこで、 本発明は、 二次卷線が負荷に接続される変圧器の一次卷線に半導体スイツ チ回路を設け、 この半導体スィッチ回路の各スィッチをパルス幅変調 （P WM) して 定電流制御するとともに、 待機状態に移行させる際の過大電流の発生を防止するイン バータ及ぴそのコントローラ I Cを提供することを目的とする。 発明の開示
本発明のインバータは、 直流電源と、 一次卷線と少なくとも 1つの二次卷線とを持 つ変圧器と、 前記直流電源から前記一次卷線に第 1方向及び第 2方向に交互に電流を 流すための半導体スィッチ回路と、 前記二次巻線に接続された負荷と、 前記負荷に流 れる電流を検出し、 電流検出信号を発生する電流検出回路と、 三角波信号を発生する 三角波信号発生回路と、 前記三角波信号及び前記電流検出信号を受けて、 前記電流検 出信号に基づく誤差信号と前記三角波信号とを比較して PWM制御信号を発生する P WM制御信号発生回路と、 前記 P WM制御信号と運転 ·停止信号とが入力され、 前記 運転 ·停止信号が運転を指示する状態にある時は、 前記 PWM制御信号に応じたスィ ツチ駆動信号を前記半導体スィツチ回路に供給し、 前記運転 ·停止信号が停止を指示 する状態にある時は、 前記電源から前記一次卷線への電流を流さないようなスィッチ 駆動信号を前記半導体スィツチ回路に供給するスィツチ駆動回路とを有し、
前記運転 ·停止信号が停止を指示する状態になると、 前記 P WM制御信号発生回路 と前記スィツチ駆動回路への電源供給を遮断すると共に、 前記スィツチ駆動回路はさ らに前記半導体スィツチ回路中のスィツチをオンさせているスィツチ駆動信号の少な くとも 1つを当該スィッチがオフするように制御することを特徴とする。
本発明のコントローラ I Cは、 半導体スィッチ回路を駆動して、 負荷へ供給する交 流電力を制御するためのコントローラ I Cであって、 外付けの発振用コンデンサと発 振用抵抗とが接続されて、 三角波信号を発生する三角波信号発生ブロックと、 前記三 角波信号及び前記負荷に流れる電流を検出した電流検出信号を受けて、 前記電流検出 信号に基づく誤差信号と前記三角波信号とを比較して PWM制御信号を発生する PW M制御信号発生回路と、 前記 PWM制御信号と運転 ·停止信号とが入力され、 前記運 転 ·停止信号が運転を指示する状態にある時は、 前記 PWM制御信号に応じたスィッ チ駆動信号を前記半導体スィツチ回路に供給し、 前記運転 ·停止信号が停止を指示す る状態にある時は、 前記電源から前記一次卷線への電流を流さないようなスィツチ駆 動信号を前記半導体スィツチ回路に供給するスィツチ駆動回路とを有し、 前記運転 - 停止信号が停止を指示する状態になると、 運転 ·停止信号を受け付ける回路以外の全 ての回路への電源供給を遮断すると共に、 前記スィツチ駆動回路はさらに前記半導体 スィツチ回路中のスィツチをオンさせているスィツチ駆動信号の少なくとも 1つを当 該スィツチがオフするように制御することを特徴とする。
また、 前記半導体スィッチ回路中のスィッチは、 M O S電界効果型トランジスタで あることを特徴とする。
また、 前記スィッチ駆動回路は、 前記 PWM制御信号と前記運転 ·停止信号が入力 される論理回路を有し、 該論理回路の出力にしたがって前記スィツチ駆動信号を形成 することを特徴とする。
また、 前記スィッチ駆動回路は、 前記 PWM制御信号と前記運転 ·停止信号が入力 される論理回路と、 この論理回路を通過した前記 PWM制御信号と前記三角波信号と 同期しているクロックとに基づいて所定のロジックにしたがってスイツチ駆動信号を 発生するロジックプロックと、 前記スィツチ駆動信号を増幅して前記ゲート駆動信号 を出力する出力ブロックとを有することを特徴とする。
また、 前記出力ブロックは、 入力される前記スィッチ駆動信号がインバートされた 前記ゲート駆動信号を出力するとともに、 その出力端に前記ゲート駆動信号を所定電 位に引っ張るプル抵抗を有しており、 前記運転 ·停止信号が停止を指示する状態にな つたときに、 当該プル抵抗を短絡させることを特徴とする。
また、 前記負荷は、 冷陰極蛍光灯であることを特徴とする。
本発明によれば、 半導体スィツチ回路の各スィツチを PWMして定電流制御すると ともに、 運転 ·停止信号により制御回路部の電源を遮断して待機状態にするインパー タやそのためのコントローラ I Cにおいて、 待機状態に移行させる際の過大電流の発 生を防止できる。
また、 P WM制御信号と運転 ·停止信号を入力とする論理回路の出力にしたがって スイツチ駆動信号を形成することにより、 構成を簡易にできる。 図面の簡単な説明
図 1は、 本発明の実施の形態に係るインバータの全体構成図である。 図 2は、 図 1 のためのコントローラ I Cの内部構成図である。 図 3は、 起動時、 停止時の動作に関 係する説明用の回路図である。 図 4は、 出力ブロックの構成例を、 半導体スィッチ回 路とともに示す図である。 図 5は、 本発明の動作を説明するためのタイミングチヤ一 トである。 発明を実施するための最良の形態
以下、 図面を参照して、 本発明の、 直流電源から負荷を駆動するための交流電圧を 発生するインバータ、 及びそのコントローラ I Cの実施の形態について説明する。 図 1は、 絶縁変圧器、 フルブリッジのスィッチ回路とを用いて、 PWM制御する本 発明の第 1の実施の形態に係るインバーターの全体構成を示す図であり、 図 2は、 そ のためのコントローラ I C (即ち、 インバータ制御用 I C) の内部構成を示す図であ る。
図 1において、 第 1スィッチである P型 MO S F E T (以下、 PMO S ) 1 0 1と 第 2スィッチである N型 MO S F E T (以下、 NMO S ) 1 0 2とで、 変圧器 T Rの 一次巻線 1 0 5への第 1方向の電流経路を形成する。 また、 第 3スィッチである P M OS 1 03と第 4スィツチである NMO S 1 04とで、 変圧器 TRの一次卷線 1 05 への第 2方向の電流経路を形成する。 これらの PMOS 1 01， 1 03、 NMO S 1 02、 1 04は、 それぞれボディダイオード （即ち、 バックゲートダイオード） を有 している。 このボディダイオードにより、 本来の電流経路と逆方向の電流を流すこと ができる。 なお、 ボディダイオードと同様の機能を果たすダイオードを別に設けても よい。
直流電源 B ATの電源電圧 VC Cが PM〇 S 1 01， 1 03、 NMOS 1 02、 1 04を介して変圧器 TRの一次卷線 1 05に供給され、 その 2次卷線 106に卷線比 に応じた高電圧が誘起される。 この誘起された高電圧が冷陰極蛍光灯 F Lに供給され て、 冷陰極蛍光灯 FLが点灯する。
コンデンサ 1 1 1 , コンデンサ 1 1 2は、 抵抗 1 1 7 , 抵抗 1 1 8とともに、 冷陰 極蛍光灯 F Lに印加される電圧を検出して、 コントローラ I C 200にフィードバッ クするものである。 抵抗 1 14， 抵抗 1 1 5は、 冷陰極蛍光灯 F Lに流れる電流を検 出して、 コントローラ I C 200にフィ一ドバックするものである。 また、 コンデン サ 1 1 1は、 そのキャパシタンスと変圧器 TRのインダクタンス成分とで共振させる ためのものであり、 この共振には冷陰極蛍光灯 F Lの寄生キヤパシタンスも寄与する。
1 1 3， 1 1 6, 1 1 9, 1 20は、 ダイォードである。 また、 1 5 1、 1 52は電 源電圧安定用のコンデンサである。
コントローラ I C 200は複数の入出力ピンを有している。 第 1ピン 1 Pは、 PW Mモードと間欠動作 （以下、 バースト） モードの切替端子である。 この第 1ピン 1 P には、 外部からそれらモードの切替及ぴバーストモード時のデューティ比を決定する デューティ信号 DUTYが入力される。 第 2ピン 2 Pは、 バーストモード発振器 (B OS C) の発振周波数設定用のコンデンサを接続する容量接続端子である。 この第 2 ピン 2 Pには、 設定用コンデンサ 1 3 1が接続され、 そこにバースト用三角波信号 B CTが発生する。
第 3ピン 3 Pは、 PWMモード発振器 （OS C) の発振周波数設定用のコンデンサ を接続する容量接続端子である。 この第 3ピン 3 Pには、 設定用コンデンサ 132が 接続され、 そこに PWM用三角波信号 CTが発生する。 第 4ピン 4 Pは、 第 3ピン 3 Pの充電電流を設定する設定抵抗接続端子である。 この第 4ピン 4 Pには、 設定用抵 抗 133が接続され、 その電位 RTと抵抗値に応じた電流が流れる。 第 5ピン 5 Pは、 接地端子であり、 グランド電位 GNDにある。
第 6ピン 6 Pは、 第 3ピン 3 Pの充電電流を設定する設定抵抗接続端子である。 こ の第 6ピン 6 Pには、 設定用抵抗 134が接続され、 コントローラ I C200の内部 回路の制御によりこの抵抗 134が設定用抵抗 133に並列に接続されるかあるいは 切り離される。 その第 6ピン 6 Pの電位 S RTはグランド電位 GND力、 第 4ピン 4 Pの電位 RTになる。 第 7ピン 7 Pは、 タイマーラッチを設定するための設定容量接 続端子である。 この第 7ピン 7 Pには、 内部の保護動作用の動作時限を決定するため のコンデンサ 135が接続され、 コンデンサ 135の電荷に応じた電位 S CPが発生 する。
第 9ピン 9 Pは、 第 1誤差増幅器用入力端子である。 この第 9ピン 9 Pには、 抵抗 140を介して、 冷陰極蛍光灯 FLに流れる電流に応じた電流検出信号 （以下、 検出 電流） I Sが入力される。 その検出電流 I Sが、 第 1誤差増幅器に入力される。 第 8 ピン 8 Pは、 第 1誤差増幅器用出力端子である。 この第 8ピン 8 Pと第 9ピン 9 Pと の間にコンデンサ 136が接続される。 第 8ピン 8 Pの電位が帰還電圧 F Bとなり、 PWM制御のための制御電圧になる。 以下、 各電圧は、 特に断らない限り、 グランド 電位を基準としている。
第 10ピン 10 Pは、 第 2誤差増幅器用入力端子である。 この第 10ピン 10 Pに は、 抵抗 139を介して、 冷陰極蛍光灯 FLに印加される電圧に応じた電圧検出信号 (以下、 検出電圧） VSが入力される。 そして、 その検出電圧 VSが第 2誤差増幅器 に入力される。 第 10ピン 10 Pには、 コンデンサ 137が第 8ピン 8 Pとの間に接 続される。
第 1 1ピン 1 1 Pは、 起動及ぴ起動時間設定端子である。 この第 1 1ピン 11 Pに は、 抵抗 143とコンデンサ 1 42により、 起動信号 STが遅延されノイズを抑制さ れた信号 S TBが印加される。 第 1 2ピン 1 2 Pは、 スロースタート時間を設定する ための容量を接続する容量接続端子である。 この第 1 2ピン 1 2 Pには、 コンデンサ 141がグランドとの間に接続され、 起動時に徐々に上昇するスロースタート用の電 圧 S Sが発生する。
第 1 3ピン 1 3 Pは、 同期用端子であり、 他のコントローラ I Cと協働させる場合 に、 それと接続される。 第 14ピン 1 4 Pは、 内部クロック入出力端子であり、 他の コントローラ I Cと協働させる場合に、 それと接続される。
第 1 5ピン 1 5 Pは、 外付け FETドライブ回路のグランド端子である。 第 1 6ピ ン 1 6 Pは、 NMO S 1 02のゲート駆動信号 N 1を出力する端子である。 第 1 7ピ ン 1 7 Pは、 NMOS 1 04のゲート駆動信号 N2を出力する端子である。 第 1 8ピ ン 1 8 Pは、 PMOS 1 03のゲート駆動信号 P 2を出力する端子である。 第 1 9ピ ン 1 9 Pは、 PMO S 1 01のゲート駆動信号 P 1を出力する端子である。 第 20ピ ン 20 Pは、 電源電圧 VCCを入力する電源端子である。
コントローラ I C 200の内部構成を示す図 2において、 030ブロック201は、 第 3ピン 3 Pに接続されたコンデンサ 1 32と第 4ピン 4 Pに接続された抵抗 1 33、 1 34により周期が決定される PWM三角波信号 CTを発生し、 PWM比較器 2 1 4 に供給する。 OS Cブロック 201はまた、 三角波信号 CTに同期した内部クロック をロジックブロック 203に供給する。
BOS Cプロック 202は、 バースト用三角波信号発振回路であり、 第 2ピン 2 P に接続されたコンデンサ 1 3 1により決定されるバース ト用三角波信号 B CTを発生 する。 バースト用三角波信号 BCTの周波数は、 PWM三角波信号 CTの周波数より、 著しく低く設定される （B CT周波数 <CT周波数） 。 第 1ピン 1 Pに供給されるァ ナログ （直流電圧） のデューティ信号 DUTYとバース ト用三角波信号 BCTを比較 器 22 1で比較する。 この比較器 22 1の比較出力でオア回路 239を介して、 NP Nトランジスタ （以下、 NPN) 234を駆動する。 なお、 第 1 ピン 1 Pにディジタ ル （PWM形式） のデューティ信号 DUTYが供給される場合には、 第 2ピン 2 Pに 抵抗を接続し B OS Cプロック 2◦ 2からバースト用所定電圧を発生させる。
ロジックブロック 203は、 P WM制御信号などが入力され、 所定のロジックにし たがってスィッチ駆動信号を生成する。 出力ブロック 204は、 ロジックブロック 2 03からのスィッチ駆動信号にしたがって、 ゲート駆動信号 P l， P 2， N 1 , Ν 2 を生成し、 PMOS 101、 103、 NMOS 102, 104のゲートに印加する。 スロースタートブロック 205は、 起動信号 STが入力され、 コンデンサ 142、 抵抗 143により緩やかに上昇する電圧 STBである比較器 2 1 7への入力がその基 準電圧 V r e f 6を越えると、 比較器 21 7の出力により起動する。 比較器 21 7の 出力は、 ロジックブロック 203を駆動可能にする。 なお、 249は、 反転回路であ る。 また、 比較器 21 7の出力により、 オア回路 243を介してフリップフロップ （F F) 回路 242をリセットする。 スタートブロック 205が起動すると、 スロースタ ート電圧 S Sが徐々に上昇し、 PWM比較器 2 14に比較入力として入力される。 し たがって、 起動時には、 PWM制御は、 スロースタート電圧 S Sにしたがって行われ る。
なお、 起動時に、 比較器 21 6は、 入力が基準電圧 V r e f 5を越えた時点で、 ォ ァ回路 247を介して、 NMO S 246をオフする。 これにより、 抵抗 1 34を切り 離し、 PWM用三角波信号 CTの周波数を変更する。 また、 オア回路 247には、 比 較器 21 3の出力も入力される。
第 1誤差増幅器 2 1 1は、 冷陰極蛍光灯 F Lの電流に比例した検出電流 I Sと基準 電圧 V r e f 2 (例、 1. 25 v) とを比較し、 その誤差に応じた出力によって定電 流源 I 1に接続された NPN 235を制御する。 この NPN 23 5のコレクタは第 8 ピン 8 Pに接続されており、 この接続点 （即ち、 第 8ピン 8 P) の電位が帰還電圧 F Bとなり、 PWM比較器 214に比較入力として入力される。
PWM比較器2 1 4では、 三角波信号 CTと、 帰還電圧 F Bあるいはスロースター ト電圧 S Sの低い方の電圧とを比較して、 PWM制御信号を発生し、 アンド回路 24 8を介してロジックブロック 203に、 供給する。 起動終了後の定常状態では、 三角 波信号 CTと帰還電圧 FBとが比較され、 設定された電流が冷陰極蛍光灯 FLに流れ るように自動的に制御される。
なお、 第 8ピン 8 Pと第 9ピン 9 Pとの間には、 コンデンサ 1 36が接続されてい るから、 帰還電圧 F Bは滑らかに増加あるいは減少する。 したがって、 PWM制御は ショックなく、 円滑に行われる。
第 2誤差増幅器 21 2は、 冷陰極蛍光灯 F Lの電圧に比例した検出電圧 VSと基準 電圧 V r e f 3 (例、 1. 25 v) とを比較し、 その誤差に応じた出力により、 ダブ ルコレクタの一方が定電流源 I 1に接続されたダブルコレクタ構造の NPN 23 8を 制御する。 この NPN238のコレクタはやはり第 8ピン 8 Pに接続されているから、 検出電圧 VSによっても 帰還電圧 FBが制御される。 したがって、 比較器 2 1 2及 ぴ N P N 238は、 帰還信号 F Bを制御する帰還信号制御回路を構成する。
なお、 帰還電圧 FBが基準電圧 V r e f 1 (例、 3 v) を越えると、 PNPトラン ジスタ （以下、 PNP) 231がオンし、 帰還電圧 FBの過上昇を制限する。
比較器 2 1 5は、 電源電圧 V C Cを抵抗 240、 24 1で分圧した電圧と基準電圧 V r e f 7 (例、 2. 2 v) とを比較し、 電源電圧 V C Cが所定値に達した時点でそ の出力を反転し、 オア回路 243を介して FF回路 242をリセットする。
比較器 2 1 8は、 スロースタート電圧 S Sを基準電圧 V r e f 8 (例、 2. 2 v) と比較し、 電圧 S Sが大きくなるとアンド回路 244及ぴオア回路 239を介して N PN 234をオンする。 NPN 234のオンにより、 ダイオード 232が電流源 I 2 により逆バイアスされ、 その結果第 1誤差増幅器 21 1の通常動作を可能にする。 し たがって、 NPN234、 ダイオード 232及び電流源 I 2は、 バース ト制御とパル ス幅制御とを切り替える制御モード切替回路を構成している。 なお、 ダイオード 2 3 7及ぴ PNP 236は過電圧制限用である。
比較器 2 1 9は、 ダブルコレクタの他方が定電流源 I 3に接続された NP N 23 8 が第 2誤差増幅器 21 2によりオンされると、 そのコレクタの電圧が基準電圧 V r e f 9 (例、 3. 0 v) より低下し、 比較出力が反転する。 比較器 220は、 帰還電圧 FBを基準電圧 V r e f 1 0 (例、 3. 0 v) と比較し、 帰還電圧 F Bが高くなると、 比較出力が反転する。 比較器 2 1 9, 220の出力及び比較器 21 8の出力の反転信 号をオア回路 245を介してタイマープロック 206に印加し、 所定時間を計測して 出力する。 このタイマーブロック 206の出力により、 FF 242をセットし、 この FF回路 242の Q出力によりロジックプロック 203の動作を停止する。
次に、 以上のように構成されるインバ一タの動作、 特に起動時、 通常運転時及ぴ停 止時の動作を、 図 3, 図 4及び図 5をも参照して説明する。 図 3は、 図 1及ぴ図 2か ら起動時、 停止時の動作に関係する部分を取り出した説明用の回路図であり、 図 4は、 出力ブロック 204の構成例を半導体スィッチ回路とともに示す図である。 図 5はそ れらの動作を説明するためのタイミングチャートである。
図 4の出カブ口ック 204において、 ゲート駆動信号 P 1〜N2を出力するドライ ブ回路 204— 1〜204— 4を備えている。 各ドライブ回路 204— 1〜 204— 4は、 PMOSQpと NMOSQnとからなる CMOS型反転回路と、 プルアップも しくはプルダウン用の抵抗 Rpとから構成されている。 なお、 Cpは、 半導体スイツ チ 1 01〜1 04のゲート一ソース間に形成される静電容量である。 これら静電容量 Cpはゲート駆動信号 P 1〜N 2の大きさにしたがって充電され、 この静電容量 C p の充電電荷は抵抗 Rpを介して放電される。
さて、 図 3を参照して、 電源電圧 VC Cがコントローラ I C 200に供給されてい る状態で、 起動信号 S Tが Hレベルになると、 抵抗 143、 コンデンサ 1 42による 時定数にしたがって信号 STBが立ち上がる。 この信号 STBが基準電圧 V r e f 6 を越えると、 比較器 2 1 7の出力が Hレベルから Lレベルになる。 これにより、 シス テムオフが解除され、 コントローラ I C200内の他の部分に電源電圧が供給される。 比較器 2 1 7から Lレベルの出力がスロースタート回路であるスタートブロック 2 05に供給されると、 スタートブロック 20 5内部の定電流源が駆動されて、 その定 電流がコンデンサ 1 4 1に流れ込み始める。 この定電流によってコンデンサ 14 1力 S 充電され、 スロースタート電圧 s sが上昇を開始する。 即ち、 起動時のスロースター トが開始される。
PWM比較器 214の 2つの （一） 入力端子の一方に入力される帰還電圧 FBは、 電源電圧 VCCが供給されて、 定電流源 I I、 NPN 235、 NPN 238から構成 される共通化回路により高い値 （上限値） になる。 なお、 この帰還電圧 FBの値は P NP 231と基準電圧 V r e f 1とにより、 一定値に制限される。
PWM比較器 214では、 徐々に上昇するスロースタート電圧 S Sと三角波信号 C Tとが比較され、 スロースタート電圧 S Sの値に応じた PWM制御信号 PWM1が出 力される。 なお、 1\/[比較器'214は、 三角波信号 CTがスロースタート電圧 S S と帰還電圧 FBを下回っているときに、 Hレベルの PWM制御信号 PWM1を出力す る。 一方、 反転回路 249の出力は Hレベルになっているので、 PWM制御信号 PW M 1がアンド回路 248を通って P WM制御信号 P WM 2になる。 この P WM制御信 号 PWM2に基づいてロジックブロック 203、 出カブ口ック 204にてゲート駆動 信号 P 1〜N 2が形成され、 MO SFET101〜104に供給されて、 ィンバ一タ 動作が行われる。
ィンバータの負荷である冷陰極蛍光灯 F Lは、 印加される電圧が所定の値になるま では点灯しないから、 スロースタートの最初の段階では出力電圧 V oがスロースター ト電圧 S Sの上昇に連れて上昇する。 したがって、 従来のように、 上限値にある帰還 電圧 FBにしたがって過大な出力電圧 Vo (例えば、 2000〜2500 v) が冷陰 極蛍光灯 F Lに印加されることがない。 また、 過大な出力電圧 Voの印加に伴う、 突 入電流の発生もないから、 冷陰極蛍光灯 F Lやインバータの主回路部品 （MOSFE T101〜104、 変圧器 TR、 電池 BATなど） に与える損傷やストレスを著しく 低減する。
出力電圧 Vo、 出力電流 I oが検出され、 その検出電圧 VS、 検出電流 I Sが第 1 誤差増幅器 21 1、 第 2誤差増幅器 212で基準電圧 V r e f 2、 基準電圧 V r e f 3と比較され、 その比較出力で NPN 235、 NPN238を制御する。 NPN23 5、 NPN 238が制御されるようになると、 帰還電圧 FBが上限値から低下してく る。
出力電圧 Voが上昇し、 起動電圧 （約 1 000 V) に達すると、 出力電流 I oが流 れ始めて冷陰極蛍光灯 F Lが点灯すると共に、 出力電圧 V oは動作電圧 （約 600 V) に低下する。 この時点においても、 過大な突入電流が流れることはない。 そして、 出 力電流 I 0が徐々に上昇する一方、 出力電圧 V oはほぼ一定の動作電圧に維持される。 また、 帰還電圧 FBは、 出力電圧 Voあるいは出力電流 I oが上昇し、 NPN235、 NPN 238が制御されるようになると、 帰還用のコンデンサ 1 36、 1 3 7を介し た帰還作用により、 上限値から徐々に低下してくる。
スロースタート電圧 S Sが上昇すると共に、 出力電流 I oが増加して帰還電圧 FB が低下してくる。 帰還電圧 F Bがスロースタ一ト電圧 S Sと等しくなつた時 におい て、 PWM比較器 2 14での三角波信号 CTとの比較対象が、 それまでのスロースタ 一ト電圧 S Sから帰還電圧 F Bに移る。 これによりスロースタートが終了したことに なる。 このスロースタートに要する時間は、 冷陰極蛍光灯 F Lが停止している状態か ら立ち上がるために、 比較的に長い。
出力電流 I oは基準電圧 V r e f 2で決まる所定値に一定制御される。 冷陰極蛍光 灯 F Lの明るさは、 それに流れる電流により決まり、 この電流を維持するためにほぼ 一定の動作電圧が印加される。 したがって、 電圧 Voは、 起動時に冷陰極蛍光灯 F L を点灯するために高い電圧が印加され、 一且点灯した後は低い動作電圧でよい。 この ため、 定常状態では、 帰還電圧 FBは、 出力電流 I oに基づいて決定されることにな る。
図 5を参照して、 スロースタートが終了すると、 定常状態になる。 起動信号 S丁が Hレベルにあるから、 PWM制御信号 PWM1及ぴ OS Cブロック 201からの內部 ク口ックに基づいて形成されたゲート駆動信号 P 1〜N 2により、 半導体スィツチ回 路が駆動される。 変圧器 TRの一次卷線 1 05に流れる電流 （ここでは負荷電流 I o として表現している） は、 第 1方向、 第 2方向に交互に流れる。 第 1方向の電流 I oは、 ゲート駆動信号 P 1が Lレベルかつゲート駆動信号 N 1が Hレベルの時に流れる。 即ち、 第 1方向の電流 I oは、 ゲート駆動信号 N 1が Hレべ ルになったときに流れ始め、 ゲート駆動信号 N 1が Hレベルの間は増加する。 ゲート 駆動信号 N 1が Hレベルから Lレベルになると、 第 1方向の電流 I oは減少に転じ、 一次巻線 1 05に蓄積されたエネルギーを放出する。
第 2方向の電流 I 0は、 ゲート駆動信号 N 2が Hレベルになったときに流れ始め、 ゲート駆動信号 N 2が Hレベルの間は増加する。 ゲート駆動信号 N 2が Hレベルから Lレベルになると、 第 2方向の電流 I oは減少に転じ、 一次卷線 1 05に蓄積された エネルギーを放出する。 このようにして、 PWM制御信号 PWM1に応じた大きさの 電流 I oが交互に一次卷線 1 05に流れて、 インパータ動作が行われる。 なお、 T o f f は、 貫通電流を防止するために設けられている期間である。
この半導体スィッチ回路の各スィッチ 1 0 1〜1 04は、 図 5のようにオン .オフ される。 NMOS 1 02は、 1つおきの三角波信号 CTの一方頂点の時点でオンし、 その直後の三角波信号 CTと帰還信号 FBとが等しくなるまでオンを継続する。 PM OS 1 01は、 NMOS 1 02がオンする時点の所定時間前にオンし、 NMO S 1 0 2がオフした直後の三角波信号 CTの他方頂点の時点までオンを継続する。 NMO S 1 04は、 NMOS 1 02がオンする三角波信号 CTとは異なる 1つおきの三角波信 号 CTの一方頂点の時点でオンし、 その直後の三角波信号 CTと帰還信号 FBとが等 しくなるまでオンを継続する。 PMOS 1 03は、 NMO S 1 02がオフで PMO S 1 01がオンしている時点であって、 NMO S 1 04がオンする所定期間前からオン し、 NMOS 1 04がオフした直後の三角波信号 CTの他方頂点の時点までオンを継 続する。 そして、 PMO S 1 0 1と PMO S 1 03は、 常時そのいずれかのスィツチ がオンしているように所定期間のそれぞれの長さが設定されている
さて、 インバータの運転中に待機状態にするために、 起動信号 STが Hレベルから Lレベルに変更される。 この起動信号 S Tのレベル変更は、 任意の時点に行われるか ら、 PWM制御動作とは非同期である。 . 待機状態においては、 コントローラ I C 200は、 待機状態時にも電源を供給して おく一部の回路を除いて、 電源供給が停止される。 他方、 PMOS 101, 103、 NMO S 102， 104で構成される半導体スィツチ回路には、 電源供給は継続され る。
ゲート駆動信号 N 1が Hレベルで、 第 1方向の電流 I oが流れている時点 t 1で起 動信号 STが Lレベルに変更された場合を想定する。 なお、 起動信号 STが変化して から比較器 217の出力が反転するまでには多少の時間が経過するが、 比較器 217 の出力が反転する時点が基準となるから、 この時間は問題とならない。
起動信号 S Tが Lレベルに変更されると、 システムオフ信号 SYSTEMOFFが発生さ れる。 このシステムオフ信号 SYSTEMOFFによって、 コントローラ I C 200内の待 機時にも電源を供給しておく部分 （比較器 217等） 以外の部分への電源電圧の供給 が停止される。 しかし、 この電源供給が停止され、 各構成要素 （例えば、 PWM比較 器 214、 ロジックブロック 203、 出力ブロック 204等） へ供給される電圧が低 下し、 それらの動作が停止するまでには、 時点 t 1から数 10〜数 100 μ Sのシス テムオフ時間が経過する。
本発明では、 起動信号 S Τが Lレベルに変更された時点 t 1で、 アンド回路 248 は閉じられるから、 アンド回路 248の出力 PWM2は Hレベルから直ちに Lレベル になる。 これによりロジックブロック 203からドライブ回路 204-2の反転回路 に供給される信号レベルが Lレベルから Hレベルに反転し、 それまでオンしていた P MOSQpがオフし、 オフしていた NMOSQnがオンする。
これにより、 NMOS 102の静電容量 Cpに充電されていた電荷は、 抵抗 Rpを 介することなく、 NMOSQnを通って放電される。 この放電に要する時間は、 極め て短く、 例えば 500 n s程度である。 この結果、 第 1方向の電流 I oは、 時点 t 1 までは増加しているが、 NMOS 102がオフされることにより時点 t 1力 ら直ちに 減少する。
そのシステムオフ時間の経過後に、 ドライブ回路 204— 2の PMO S Q p、 NM OSQnは、 ともにオフする。 このシステムオフ時間 （数 1 0〜数 I O O S) は、 静電容量 C pに充電されていた電荷が NMO SQnを通って放電されるに要する時間 (例えば 500 n s程度） に比べて極めて短いから、 NMO S 1 02を時点 t 1で直 ちにオフさせることに支障はない。
このように、 本発明では、 待機状態への移行時に負荷電流 I oが過渡的に増加する ことはない。
これに比べて、 従来のインバータでは、 やはり、 待機時にも電源を供給しておく部 分以外の部分への電源電圧の供給を停止する。 しかし、 従来のインパータは、 本発明 のように、 PWM制御信号 PWMを、 起動信号 STによりコントロールしていない。 この従来のインバータにおいて待機状態への移行時の動作を、 図 4、 図 5を参照し て、 ドライブ回路 204— 2と NMO S 1 02について同様に考察する。 電源電圧の 供給停止により、 ドライブ回路 204— 2の電源電圧 VCCは徐々に低下する。 しか し、 PWM制御信号 PWM1を起動信号 STによってコントロールしていない。 した がって、 しばらくの間は、 ドライブ回路 204— 2の PMOSQpはオンを継続しそ の後オフになり、 また、 ドライブ回路 204— 2の NMOSQnはずつとオフ状態の ままである。
この場合、静電容量 C pの充電電荷は抵抗 R pを介して放電されるだけであるから、 ゲート駆動信号 N 1は図 5中に破線で示すように、 その時定数 C p · R pにしたがつ て緩やかに減少していく。 そして、 ゲート駆動信号 N 1の大きさが NMO S 1 02を オンさせておく閾値電圧以下になった時点 t 2で、 NM〇 S 1 02がオフすることに なる。 このような動作は、 他のドライブ回路においても同様である。
したがって、 従来のインバータでは、 負荷電流 I oは、 図 5中の破線で示すように、 時点 1以後も、 NMOS 1 02がオフする時点 t 2まで増加し続ける。 時点 t 2以 後、 負荷電流 I oは徐々に減少する。 このときの負荷電流 I oの大きさは、 1パルス ではあるが、 通常の負荷電流の数倍 （実測例では、 4倍） に達する。
以上のように、 本発明では、 待機状態に移行するときに、 起動信号 STによりシス テムオフ信号 SYSTEMOFFを発生して、 待機時にも電源を供給しておく部分以外の部 分への電源電圧の供給を停止するとともに、 スィツチ駆動回路部である出カブ口ック 2 0 4からのオン状態にあるスィッチ駆動信号をオフ状態にさせる。 これにより、 待 機状態に移行するときに、 従来のインバータでは発生していた過大電流を、 無くすこ とができる。
また、 そのために必要とされる構成要素は、 PWM制御信号 PWM 1と起動信号 S Tとのアンドをとるだけで良いから、 簡易に構成することができる。
なお、 起動信号 S Tが停止を指示する状態になると、 スィッチ駆動信号 P 1〜N 2 のうち、 半導体スィツチ回路中のスィツチをオンさせているスィツチ駆動信号の少な くとも 1つを、 当該スィッチがオフするようにすれば良い。 したがって、 アンド回路 2 4 8や反転回路 2 4 9を設ける代わりに、 起動信号 S Tをロジックブロック 2 0 3 や出カブ口ック 2 0 4に直接入力して、 同様な作用を果たすようにしてもよい。 産業上の利用可能性
以上のように、 本発明に係る直流一交流変換装置及ぴそのコントローラ I Cは、 低 い直流電圧から高い交流電圧を必要とする、 液晶表示装置のバックライト用光源とし て用いるのに適している。

Claims

請求の範囲
1 . 直流電源と、
一次巻線と少なくとも 1つの二次卷線とを持つ変圧器と、
前記直流電源から前記一次巻線に第 1方向及ぴ第 2方向に交互に電流を流すための 半導体スィッチ回路と、
前記二次巻線に接続された負荷と、
前記負荷に流れる電流を検出し、 電流検出信号を発生する電流検出回路と、 三角波信号を発生する三角波信号発生回路と、
前記三角波信号及び前記電流検出信号を受けて、 前記電流検出信号に基づく誤差信 号と前記三角波信号とを比較して PWM制御信号を発生する P WM制御信号発生回路 と、
前記 PWM制御信号と運転 ·停止信号とが入力され、 前記運転 ·停止信号が運転を 指示する状態にある時は、 前記 PWM制御信号に応じたスィツチ駆動信号を前記半導 体スィッチ回路に供給し、 前記運転 ·停止信号が停止を指示する状態にある時は、 前 記電源から前記一次巻線への電流を流さないようなスィツチ駆動信号を前記半導体ス ィツチ回路に供給するスィツチ駆動回路とを有し、
前記運転 ·停止信号が停止を指示する状態になると、 前記 PWM制御信号発生回路 と前記スィッチ駆動回路への電源供給を遮断すると共に、 前記スイツチ駆動回路はさ らに前記半導体スィツチ回路中のスィツチをオンさせているスィツチ駆動信号の少な くとも 1つを当該スィツチがオフするように制御することを特徴とする直流一交流変 換装置。
2 . 前記半導体スィッチ回路中のスィッチは、 MO S電界効果型トランジスタである ことを特徴とする、 請求の範囲第 1項記載の直流一交流変換装置。
3 . 前記スィツチ駆動回路は、 前記 PWM制御信号と前記運転 ·停止信号が入力さ れる論理回路を有し、 該論理回路の出力にしたがって前記スィツチ駆動信号を形成す ることを特徴とする、 請求の範囲第 2項記載の直流一交流変換装置。
4 . 前記スィッチ駆動回路は、 前記 P WM制御信号と前記運転 ·停止信号が入力さ れる論理回路と、 この論理回路を通過した前記 P WM制御信号と前記三角波信号と同 期しているクロックとに基づいて所定のロジックにしたがってスィツチ駆動信号を発 生するロジックプロックと、 前記スィツチ駆動信号を増幅して前記ゲート駆動信号を 出力する出カブ口ックとを有することを特徴とする、 請求の範囲第 2項記載の直流一 交流変換装置。
5 . 前記出力ブロックは、 入力される前記スィッチ駆動信号がインバートされた前 記ゲート駆動信号を出力するとともに、 その出力端に前記ゲート駆動信号を所定電位 に引っ張るプル抵抗を有しており、
前記運転 ·停止信号が停止を指示する状態になったときに、 当該プル抵抗を短絡さ せることを特徴とする、 請求の範囲第 4項記載の直流一交流変換装置。
6 . 前記負荷は、 冷陰極蛍光灯であることを特徴とする、 請求の範囲第 1項記載の 直流一交流変換装置。
7 . 半導体スィッチ回路を駆動して、 負荷へ供給する交流電力を制御するためのコ ントローラ I Cであって、
外付けの発振用コンデンサと発振用抵抗とが接続されて、 三角波信号を発生する三 角波信号発生ブロックと、 '
前記三角波信号及ぴ前記負荷に流れる電流を検出した電流検出信号を受けて、 前記 電流検出信号に基づく誤差信号と前記三角波信号とを比較して PWM制御信号を発生 する PWM制御信号発生回路と、
前記 PWM制御信号と運転 ·停止信号とが入力され、 前記運転 ·停止信号が運転を 指示する状態にある時は、 前記 PWM制御信号に応じたスィツチ駆動信号を前記半導 体スィッチ回路に供給し、 前記運転 ·停止信号が停止を指示する状態にある時は、 前 記電源から前記一次卷線への電流を流さないようなスィツチ駆動信号を前記半導体ス ィツチ回路に供給するスィツチ駆動回路とを有し、 前記運転 ·停止信号が停止を指示する状態になると、 運転 ·停止信号を受け付ける 回路以外の全ての回路への電源供給を遮断すると共に、 前記スィツチ駆動回路はさら に前記半導体スィツチ回路中のスィッチをオンさせているスイツチ駆動信号の少なく とも 1つを当該スィツチがオフするように制御することを特徴とする、 コントローラ I C。
8 . 前記スイツチ駆動回路は、 前記 P WM制御信号と前記運転 ·停止信号が入力さ れる論理回路を有し、 該論理回路の出力にしたがって前記スィツチ駆動信号を形成す ることを特徴とする、 請求の範囲第 7項記載のコントローラ I C。
9 . 前記スィッチ駆動回路は、 前記 P WM制御信号と前記運転 ·停止信号が入力さ れる論理回路と、 この論理回路を通過した前記 PWM制御信号と前記三角波信号と同 期しているクロックとに基づいて所定のロジックにしたがってスィツチ駆動信号を発 生するロジックブロックと、 前記スィッチ駆動信号を増幅して前記ゲート駆動信号を 出力する出カブ口ックとを有することを特徴とする、 請求の範囲第 7項記載のコント 口一ラ I C。
1 0 . 前記出力ブロックは、 入力される前記スィッチ駆動信号がインバートされた 前記ゲート駆動信号を出力するとともに、 その出力端に前記ゲート駆動信号を所定電 位に引っ張るプル抵抗を有しており、
前記運転 ·停止信号が停止を指示する状態になったときに、 当該プル抵抗を短絡さ せることを特徴とする、 請求の範囲第 9項記載のコントローラ I C。
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