WO2004042821A1 - 半導体記憶装置 - Google Patents

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WO2004042821A1
WO2004042821A1 PCT/JP2002/011659 JP0211659W WO2004042821A1 WO 2004042821 A1 WO2004042821 A1 WO 2004042821A1 JP 0211659 W JP0211659 W JP 0211659W WO 2004042821 A1 WO2004042821 A1 WO 2004042821A1
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line
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circuit
drain
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PCT/JP2002/011659
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Tomonori Sekiguchi
Shinichi Miyatake
Takeshi Sakata
Riichiro Takemura
Hiromasa Noda
Kazuhiko Kajigaya
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Hitachi, Ltd.
Elpida Memory, Inc.
Hitachi Ulsi Systems Co., Ltd.
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    • H10B12/50—Peripheral circuit region structures

Definitions

  • the present invention relates to a random access memory, and more particularly to a memory for transmitting a signal read from a memory cell to a bit line to a peripheral circuit at a high speed by a gate input amplifier.
  • Japanese Patent Application Laid-Open No. 11-306762 discloses an SRAM memory array in which a column sense amplifier CSA is provided for each bit line BL / BLB and connected to a global bit line GBIVGBLB as shown in FIG. Has been described.
  • the column sense amplifier can be selectively activated by the block corresponding sense amplifier activation signal S and the Y address signal YB, and the power consumption can be reduced.
  • the present inventors studied a control method for detecting the potential of a DRAM bit line with a so-called direct sense amplifier, which is a differential type Gout receiving amplifier.
  • a direct sense amplifier which is a differential type Gout receiving amplifier.
  • a large number of direct sense amplifiers (about 32 to 128) are connected to local 10 lines.
  • the distance between the local 10 line and the main 10 line ahead is long and the load is large, and the gate length of the MOS transistor that is the differential pair to reduce the threshold offset is long.
  • the gate width must be, for example, 4 jum or more. Therefore, in the configuration where all the differential pairs of the unselected direct sense amplifier can be seen, as in the case of the CSA in Fig. 23, the load capacity of the local 10 lines is large and high-speed operation is difficult.
  • the DRAM bit line precharge level is VDIV2, which is half the power supply voltage or the level VDL obtained by stepping down the power supply voltage. Therefore, if a negative signal occurs on BL and the level of BL drops below VDL / 2, MN21 will cut off. Although the channel capacity of MN21 cannot be seen from the local 10 line, if a positive signal is generated on BL and the level of BL rises above VDL / 2, MN21 conducts and the channel capacity can be seen. The capacity of the local 10 lines greatly changes depending on the data pattern on the bit line. In other words, the operating speed greatly changes depending on the operating conditions, and the post-manufacturing test becomes complicated.
  • the first problem to be solved by the present invention is to provide a configuration in which the direct sense amplifier can be selectively activated in a random access memory such as a DRAM or an SRAM, and at that time, the load capacity of the local 10 lines is reduced. Then, the data pattern dependency is further reduced.
  • a second object of the present invention is to reduce noise in a direct sense amplifier when performing high-speed operation and to increase an operation margin.
  • a third object of the present invention is to double the number of bits read from one memory array without increasing the chip size.
  • the typical configuration of the present invention is as follows.
  • the word line is extended in the first direction
  • the first and second bit lines are extended in the second direction intersecting the first direction
  • the word line and the bit line pair are connected.
  • a memory cell an amplifier circuit for amplifying information read from the memory cell
  • first and second IO lines for receiving information read from the amplifier circuit
  • a source line for controlling the amplifier circuit.
  • a semiconductor memory device comprising: first and second regions each having: a column selection line commonly connected to the first and second regions, and extending in the second direction.
  • the gate of the first MOS transistor is connected to the first bit line, and the gate of the second MOS transistor is Connected to the second bit line,
  • the sources of the first and second MOS transistors are connected to the source line
  • the drain of the third MOS transistor is connected to the first IO line
  • the source of the fourth MOS transistor is connected to the source line.
  • the drain is connected to the second IO line, and the gates of the third and fourth MOS transistors respectively included in the amplifier circuit are commonly connected to the column selection line, and the first The drain of the MOS transistor is connected to the source of the third MOS transistor.
  • the drain of the second MOS transistor is connected to the source of the fourth MOS transistor.
  • the potentials of the first and second IO lines included in the first region are higher than the potentials of the source lines included in the first region, and the first and second IO lines included in the second region.
  • the source line and the source line have the same potential.
  • FIG. 1 shows a memory array and a sense amplifier of the present invention.
  • FIG. 2 shows a chip configuration of a semiconductor memory device of the present invention and a configuration of a memory block.
  • FIG. 3 is a layout of a memory array and a sectional view thereof.
  • FIG. 4 is a circuit diagram of a sub-driver and a sub-driver array.
  • FIG. 5 is a circuit diagram of the cross area.
  • FIG. 6 is a circuit diagram of the main amplifier.
  • FIG. 7 is a block diagram of a data path at the time of reading.
  • FIG. 8 shows operation waveforms at the time of reading.
  • FIG. 9 shows a continuation of the operation waveform at the time of reading.
  • FIG. 10 is a block diagram of a data path at the time of writing.
  • Figure 11 shows the operation waveform during writing.
  • Figure 12 shows the continuation of the operation waveform during writing.
  • FIG. 13 is a circuit diagram of the second sense amplifier.
  • FIG. 14 is a circuit diagram of the third sense amplifier.
  • FIG. 15 is a circuit diagram of the fourth sense amplifier.
  • FIG. 16 shows the operation waveform of the third sense amplifier.
  • FIG. 17 is a circuit diagram of the second main amplifier.
  • FIG. 18 is a circuit diagram of the third main amplifier.
  • FIG. 19 is a circuit diagram of the fourth main amplifier.
  • FIG. 20 shows a second local 10 connection method of the present invention.
  • FIG. 21 shows a second data path configuration of the present invention.
  • FIG. 22 shows operation waveforms at the time of reading in the second data path.
  • FIG. 23 is a block diagram of a column sense amplifier system in a conventional SRAM.
  • FIG. 1 shows a memory array ARY and a sense amplifier SA of the present invention.
  • FIG. 2 (a) shows a chip configuration of the semiconductor memory device of the present invention for explaining the function of the present sense amplifier.
  • the whole chip CHIP is roughly divided into control circuit CNTL, input / output circuit DQC, and memory block BLK.
  • a clock, an address, and a control signal are input to the control circuit from outside the chip, and a pre-decoding of an address for determining a chip operation mode is performed.
  • the input / output circuit has an input / output buffer, receives write data from outside the chip, and outputs read data outside the chip.
  • Figure 2 (b) shows the configuration of the memory block BLK.
  • a memory array AEY arranged on multiple arrays is arranged, and around it, a sense amplifier array SAA, a subword driver array SWDA, and a cross area XP are arranged.
  • a column decoder YDEC and a main amplifier column MAA are arranged in parallel with the sense amplifier columns, and a row decoder XDEC and an array control circuit ACC are arranged in parallel with the subword driver columns.
  • FIG. 1 shows two memory arrays and a sense amplifier array between them.
  • the sense amplifier SA of the present invention includes a transfer gate TGC, a precharge circuit PCC, a restore amplifier CC, a write circuit WP, and an amplifier, that is, a direct sense amplifier DSA.
  • the transfer gate is a circuit that connects between the sense amplifier and the memory array when the sense amplifier separation signal SHR is activated.
  • the precharge circuit equalizes between the paired bit lines when the precharge signal PC is activated, and precharges to the bit line precharge level.
  • the bit line precharge level is usually set to the midpoint VDL / 2 of the bit line amplitude VDL (the same level as the power supply voltage VCC from the outside of the chip or a level lower than that).
  • the precharge level can be set to the high level VDL and the low level VSS of the bit line without using a dummy cell for generating a reference voltage.
  • the conductance of the direct sense amplifier described later increases when the bit line level is near VDL / 2, it is desirable to set the bit line precharge level to VDL / 2 for high-speed operation.
  • the restore amplifier drives the P-side common source line CSP to VDL, drives the N-side common source line CSN to VSS, and connects the bit line BL to the bit line BL after a small read signal from the memory cell is generated on the bit line.
  • This circuit amplifies the higher voltage of the BLB to VDL and the lower voltage to VSS.
  • Write circuit WP is used for write when write column select line WYS is activated Local 10 lines WLIO This circuit connects WLIOB and bit line pairs.
  • the WLIO is precharged to VBLR during standby to prevent current consumption in the unselected sense amplifier row.
  • the direct sense amplifier DSA is a circuit that drives the local 10-line RLIO / RLIOB for reading with a small signal generated on the bit line and transmits the signal.
  • RLIO is precharged to the 10-line precharge level VPC.
  • the direct sense amplifier common source line DSAS is precharged to the 10-wire precharge level VPC during standby, and is driven to VSS during read operations.
  • the size controlled by RYS between the MOS transistors MN0 and MN1 and the RLIO line is small (for example, the gate width MOS transistors MN2 and MN3 are inserted and separated, so in a non-selected direct sense amplifier where RYS is VSS, the channel capacitance of the differential pair cannot be seen from the RLIO line.
  • the parasitic capacitance can be reduced, and the parasitic capacitance can be prevented from being changed by the data pattern on the bit line.
  • the memory array includes a plurality of memory cells MC.
  • the memory cell is configured as a twin cell configuration composed of two DRAM cells.
  • a DRAM cell consists of one MOS transistor and one capacitor.One source or drain of the MOS transistor is connected to the bit line, the other source or drain is connected to the storage node SN, and the gate is connected to the word line. It is connected. One terminal of the capacitor is connected to the storage node SN, and the other terminal of the capacitor is connected to the plate electrode PL in common with other cells.
  • Twin cells connect two DRAM cells to a common word line and a pair of bit lines, and write complementary data to the storage node of each cell to store information.
  • the power of explaining the present invention using a twin cell The sense amplifier of the present invention is applicable even when one DRAM cell is used as a memory cell.
  • the use of a twin cell almost doubles the signal amount of the bit line compared to the case of using only one DRAM cell.
  • a direct sense amplifier as shown in Fig. 1 the signal generated from the memory cell can be converted to a current difference by the direct sense amplifier without being amplified by the restorer amplifier and read out to 10 local lines.
  • the bit line The larger the signal amount, the larger the signal amount read to the local 10 lines. Therefore, the combination of the direct sense amplifier and the twin-cell system enables higher speed.
  • Fig. 3 (a) shows the layout of the memory array
  • Fig. 3 (b) shows a cross-sectional view taken along line A-A.
  • the DRAM cell has an N-channel MOS transistor formed in the substrate PW and a stack capacitor provided above the bit line BL.
  • the active region of the MOS transistor is indicated by ACT
  • the word line is indicated by WL
  • the N-type diffusion region is indicated by N. Active regions are separated by the insulator Si02.
  • a contact CB is provided above the diffusion layer, and a bit line contact BC or a storage node contact SC is provided above the contact CB.
  • the bit line BL is arranged above the bit line contact in a direction perpendicular to the word line.
  • a concave storage node SN is placed above the storage node contact.
  • a plate electrode PL is embedded inside the storage node, and these constitute a capacitor with the capacitive insulating film CI interposed therebetween.
  • This memory array is an open type memory array in which DRAM cells are connected at the intersections of all bit lines and lead lines.
  • the lead lines can be reduced to 2F (F: minimum processing size) and the bit line pitch can be reduced to 3F.
  • two DRAM cells are used as one memory cell in order to form a twin-cell type memory cell.
  • Two adjacent DRAM cells, such as MCa form a pair.
  • two DRAM cells separated from each other may form a pair.
  • the cell size becomes 12F2
  • the area can be reduced as compared with the case of using two 2-intersection cells.
  • the paired bit lines can be arranged on the same array, so that there is an advantage that noise at the time of sensing, which is a problem in the one-crossing point cell, does not occur.
  • FIG. 4 shows a circuit diagram of a sub-driver SWD and a sub-driver array SWDA configured by arranging a plurality of sub-drivers.
  • the sub-driver consists of two N-channel MOS transistors and one P-channel MOS transistor.
  • One N-channel MOS transistor has a gate connected to the main line MWLB, a drain connected to the word line WL, and a source connected to the ground potential VSS.
  • the other N-channel MOS transistor has the gate connected to the complementary word driver select line FXB, the drain connected to the word line WL, and the source connected to the ground potential VSS.
  • the main word line MWLB is connected to the gate, the word line WL is connected to the drain, and the word driver select line FX is connected to the source. As shown in the figure, four sets of FX are wired on one SWDA, and one of the four SWDs selected by one MWLB is selected to activate one WL.
  • the main driver is located above or adjacent to the sub-driver row. 10 wire pairs MIO / MIOB are wired.
  • FIG. 5 shows the circuit diagram of the cross area XP.
  • Cross area is SHR signal dry line SHD, RLIO line precharge circuit RPC, lead gate RGC, DSAS line dry line DSAD, WLIO line precharge circuit WPC, write gate WGC, CS line dry line CSD, CS line precharge
  • the circuit consists of SPC, PC signal dry line, PCD, FX line driver FXD power.
  • the SHR signal driver receives the complementary signal SHRB of the sense amplifier separation signal SHR and outputs the SHR.
  • the RLIO line precharge circuit precharges the RLIO line to VPC when the read enable signal RE is at the inactive VSS level.
  • the read gate connects the RLIO line to the main 10-line MIO / MIOB when the RE is in the active VCL state (same as the external VCC level or at a reduced level and used as the power supply voltage for peripheral circuits). Circuit.
  • VPC is set to VCL / 2
  • the ON current of the NMOS can be increased, so that the MIO load can be reduced as compared with the case of CMOS configuration, and the MIO line can be reduced. Can be increased.
  • VPC is VCL / 2
  • the DSAS line is a circuit that precharges DSAS to VPC when RE or IN is inactive, and drives it to VSS when activated.
  • the DSAS line driver By arranging the DSAS line driver in the cross area in this way, the DSAS line can be activated in units of mats, so that the direct sense amplifier can be activated only in the selected mats, thereby reducing power consumption.
  • the DSAS line driver is intensively arranged in the array control circuit ACC part in Fig. 2
  • the difference between the far and near ends of the potential on the DSAS line is reduced due to the effect of the distributed arrangement of the driver, and the There is an advantage that variation in the sensing speed depending on the location of the sense amplifier can be reduced.
  • the WLIO line precharge circuit precharges the WLIO line to VDL / 2 when the write enable signal WE is at the inactive VSS level.
  • the write gate is a circuit that connects the WLIO line to the main 10-line MIO / MIOB when WE is at the active VCL level. This circuit can output the VCL level and VSS level without decreasing the amplitude when switching from the MIO line to the WLIO line by using a CMOS configuration.
  • the CS line driver is a circuit that drives the P-side common source line CSP to VDL (bit line H level) and the N-side common source line CSN to VSS when the sense amplifier enable signal SE is active. is there.
  • the CS line precharge circuit SPC is a circuit that precharges CSP and CSN to VDL / 2 when the precharge signal PC is activated.
  • Precharge signal PC signal complement to PC signal driver PCB is input and PC is output.
  • the FX line driver receives the FXB complementary signal FXB and outputs FX.
  • FIG. 6 shows the main amplifier circuit MA.
  • the main amplifier consists of the MIO precharge circuit IPC, load circuit LD, transfer gate TGC, MA precharge circuit APC, latch circuit LTC, GIO buffer GB, and write buffer WB.
  • the MIO precharge circuit precharges the MIO line to VPC when the MIO precharge signal IP is activated.
  • the load circuit functions as a load on the MIO line when the transfer gate control signal TG is activated and its complementary signal TGB becomes VSS.
  • the transfer gate conducts when the TG is activated, and connects the MIO to the latch circuit.
  • the main amplifier precharge circuit precharges the inside of the main amplifier to the VPC when the main amplifier precharge signal AP is activated.
  • the latch circuit is a circuit that amplifies and holds the small-amplitude signal input from the MIO to the full amplitude (VCL, that is, the power supply potential or VSS) when the latch signal LT is activated.
  • VCL full amplitude
  • the GIO buffer is a circuit that outputs the data held by the latch circuit to the read port 10-line GIOR when the GIO buffer enable signal GBE is activated.
  • the write buffer WB is a circuit that outputs data on the write global 10-line GIOW to the MIO / MIOB when the write buffer enable signal WBE is activated.
  • FIG. 7 a block diagram is shown focusing on two memory arrays ARY0,1 and three sense amplifier arrays SAA0-2, which are part of Figure 1.
  • the force RYS that connects the read column select line RYS to one direct sense amplifier DSA in all sense amplifier rows may be connected to multiple direct sense amplifiers. In this case, it is necessary to increase the number of read LIOs.
  • two pairs of MIO0 / MIOB0 and MI01 / MIOB1 are alternately connected to the read gate circuit in the cross area.
  • the read operation is shown using the operation waveform of FIG.
  • the sense amplifier separation signal SHR and the precharge signal PC are deactivated in the sense amplifier array SAA0,1 specified by the address.
  • the read enable signal RE is activated, and the direct sense amplifier common source lines DSAS0 and DSAS1 are driven to VSS.
  • the direct sense amplifier is activated in the sense amplifier arrays SAA0 and SAA1.
  • the through current does not flow because RLI02 / RLIOB2 and DSAS2 have the same potential at VPC.
  • the absolute value of the potential difference between RLIO / RIOB connected to the selected sense amplifier row and the common source line DSAS is calculated using the absolute value of the potential difference between RLIO / RIOB connected to the unselected sense amplifier row and the common source line DSAS. It is possible to make it larger than the absolute value and to prevent the through current from decreasing. In this way, the current flowing between the source and drain of the transistor connecting the unselected sense amplifier and the bit line is changed between the source and drain of the transistor connecting the selected sense amplifier and the bit line. The same effect can be obtained by making the current smaller than the flowing current.
  • the selected word line WL0 is activated to VPP.
  • the cell transistor is turned on, and a signal is read out on the bit line BL.
  • the direct sense amplifier drives RLIO / RLIOB, and a voltage difference appears between RLIO / RLIOB.
  • This signal is transmitted to the MIO / MIOB because the read gate is conductive in the cross area by RE. Further, in this embodiment, the read line WL is activated after RYS0 is activated and DSAS0,1 is driven to VSS. However, it is also possible to start WL before driving RYS0 and DSAS0,1. . As a result, the operation margin can be reduced as compared with a normal sense amplifier.
  • a rewrite operation is performed in the memory array.
  • the restorer amplifier CC in the sense amplifier amplifies the bit line to VDL or VSS. I do.
  • the lead line is deactivated to VSS.
  • PC and SHR are activated, the bit line and common source line are precharged, and the read cycle ends.
  • a direct sense amplifier data read and memory array rewrite operation can be performed in parallel, so that the direct sense amplifier is activated earlier than the word line is activated and the data is read. While the read speed is high, the restore amplifier can be activated after the read line is activated and the signal from the memory cell is sufficiently generated on the bit line, and the rewrite operation can be performed with high reliability.
  • a block diagram is shown focusing on two memory arrays ARY0,1 and three sense amplifier arrays SAA0-2, which are part of Fig. 1.
  • the write column select line WYS is connected to one write circuit WP in all sense amplifier rows, but WYS may be connected to a plurality of write circuits. In this case, it is necessary to increase the number of write LIO pairs. Two pairs of MIO0 / MIOB0 and MI01 / MIOB1 are alternately connected to the write gate circuit in the cross area.
  • the data on MIO0 MIOB0 and MIO1 / MIOB1 are written to the write circuits in the sense amplifier arrays SAA0 and SAA1 via WLIO0 / WLIOB0 and WLIO1 / WLIOB1, respectively. Are written to the data lines and memory cells of the memory array.
  • write operation is shown using the operation waveforms in FIG.
  • a write command WT is input from outside the chip
  • write data is fetched from DQ and output to the write global 10-line GIOW.
  • the MIO precharge signal IP is deactivated and the write-back enable WBE is activated, write data is output to the MIO line.
  • the selected read line WL0 is activated to VPP.
  • the cell transistor conducts, and data is written from the bit line to the memory cell.
  • the restorer amplifier CC in the sense amplifier amplifies the bit line to VDL or VSS.
  • FIG. 13 shows the second sense amplifier SA circuit.
  • this sense amplifier one set of direct sense amplifier DSA and write circuit WP are shared by two SAs.
  • a selection means such as a multiplexer MUX is added, and the ability to select S0 or SI is used to select which of the two SAs is connected to RLIO / RLIOB or WLIO / WLIOB.
  • the transfer gate TGC, precharge circuit PCC, restore amplifier CC, write circuit WP, and direct sense amplifier DSA circuits and their operations are the same as those shown in Fig. 1.
  • this sense amplifier in addition to the same effect as the sense amplifier of Fig.
  • the direct sense amplifier DSA can be arranged in the area of two sense amplifiers, so the size of the MOS transistor in the direct sense amplifier DSA is reduced. It is possible to increase the amount of signals read to RLIO / RLIOB and MIO / MIOB. In this way, adding a multiplexer in the sense amplifier increases the load capacity of the bit line, thereby reducing the signal amount of the bit line.
  • the present invention uses twin cells as shown in the figure, the signal amount of the bit line is about twice as large as that of using a normal DRAM cell, and a multiplexer was added. Therefore, there is an advantage that the influence of the decrease in the bit line signal amount due to is small.
  • FIG. 14 shows the third sense amplifier SA circuit.
  • the select line YS is shared between read and write.
  • a MOS transistor controlled by the write enable signal WE is connected in series with the MOS transistor controlled by the column selection line in the write circuit WP. Since WE is deactivated during a read operation, the sense amplifier and WLIO / WLIOB are not connected even if the column select line YS is activated.
  • the circuit and operation of the transfer gate TGC, precharge circuit PCC, restore amplifier CC, and direct sense amplifier DSA are the same as those shown in Fig. 1.
  • This sense amplifier has the same effect as the sense amplifier in Fig. 1 and the number of column select lines can be halved compared to the sense amplifier in Fig. 1, so the wiring pitch can be expanded to simplify the process, and the power supply wiring By increasing the number, the speed of the sense amplifier operation can be increased.
  • FIG. 15 shows a fourth sense amplifier SA circuit.
  • this sense amplifier the connection point N0 between the MOS transistors MN2 and MN3 controlled by the column selection line YS in the direct sense amplifier DSA and the MOS transistors MN0 and MN1 in which the bit line is connected to the gate in the sense amplifier of FIG. , N1 and an equalizing MOS transistor MN4.
  • This MOS transistor conducts when the precharge signal PC is activated, and shorts N0 and N1.
  • FIG. 16 shows the operation waveforms of the sense amplifier of FIG. 14 without MN4. Focusing on the sense amplifier where YS is not selected during read operation, N0 and N1 are VSS when DSAS is driven by VSS.
  • the sense amplifier without MN9 shown in Fig. 14 if WE is returned to VSS while bit lines BL and BLB are amplified to VDL and VSS during write operation, N2 and N3 are left as VDL and VSS. It is.
  • FIG. 15 shows a case where the column selection line connected to the direct sense amplifier DSA and the column selection line connected to the write circuit WP are common, the same effect can be obtained even if they are separated. is there. Even in such a case, MN5 and MN6 are required to perform the write mask operation to stop the write in some of the sense amplifiers selected by WYS and DSAS during the write operation. It is effective to provide MN9 to solve the above problems.
  • FIG. 17 shows a second main circuit MA.
  • This main amplifier consists of MIO precharge circuit IPC, load circuit LD, MA precharge circuit APC, latch circuit LTC, GIO buffer GB, and write buffer WB.
  • the MIO precharge circuit precharges the MIO line to VPC when the MIO precharge signal IP is activated.
  • the load circuit functions as a load on the MIO line when the RE enable RE is activated and the REB force becomes VSS.
  • the main amplifier precharge circuit precharges the output node of the latch to VCL (power supply potential) when the complementary main amplifier precharge signal APB becomes VSS.
  • the latch circuit is a circuit that amplifies and holds a small amplitude signal input from MIO to full amplitude (VCL or VSS) when the latch signal LT is activated.
  • the latch circuit of this main amplifier uses a gate input amplifier and a cross couple. Therefore, there is the advantage that the input capacitance seen from the MIO line is small, the input signal of the main amplifier can be large, and the operation speed is fast.
  • the MIO level If the voltage drops too low, the conductance of the MOS transistor input to the gate of the MIO will decrease and the operating speed will slow down. Therefore, the first main amplifier in Fig. 6 is advantageous in terms of operating margin.
  • the configuration of the GIO buffer and write buffer WB is the same as that of the main amplifier in Fig. 6.
  • Figure 18 shows the third main amplifier circuit MA.
  • this main amplifier only the positions of the load circuit LD and the transfer gate TGC are replaced in the first main amplifier circuit in Fig. 6, and the other circuits are exactly the same.
  • a load circuit is provided inside the transfer gate of the N-type MOS transistor with respect to the main circuit 10, they function as a gate-grounded amplifier. Therefore, the signal difference at MIO0 / MIOB0 is amplified and transmitted to the inputs LN and LNB of the latch. Therefore, the input signal of the latch circuit is increased, and there is an advantage that the operation speed of the latch is improved and the operation margin is expanded.
  • FIG. 19 shows the fourth main amplifier circuit MA.
  • This main amplifier combines the gate grounded amplifier GA in the third main amplifier circuit in FIG. 18 with the latch circuit LTC in FIG.
  • a source follower circuit SF is provided between LTC and GA to perform impedance conversion.
  • This circuit has the advantage that the input signal can be pre-amplified by the grounded gate amplifier, and the input capacitance of the latch-type amplifier is small, so that the signal amount can be large and high-speed operation with a wide margin is possible. . Further, by providing the source follower circuit, it is possible to reduce coupling noise applied to the input terminal from the differential MOS transistor of the latch amplifier when the latch amplifier is activated.
  • the output node of the latch amplifier can be precharged to VCL. Therefore, since the NMOS gut in the GIO buffer is turned off by VSS, if GBE is input and the GIO buffer is activated before LT is input and the latch determines the data, the latch timing Since the GIO buffer can be driven only by itself, high speed access is possible.
  • FIG. 20 shows the second local 10 connection method of the present invention.
  • sense amplifiers are divided into groups a and b at the center of one sense amplifier array SAA.
  • group a the write circuit WP is connected to one local 10-wire pair LIO0 / LIO0B, and the direct sense amplifier DSA is connected to the other local 10-wire pair LI01 / LIOB1.
  • group b the write circuit WP is connected to the local 10-wire pair LI01 / LI01B, and the direct sense amplifier DSA is connected to the other local 10-wire pair LI01 / LIOB1.
  • FIG. 21 shows a second data path configuration of the present invention.
  • the offset compensation sub-amplifier is placed at the connection between the local 10 line and the main 10 line, so that the direct sense amplifier does not have offset compensation and the offset of the direct sense amplifier is compensated. can do.
  • the memory array ARY and the sense amplifier SA are the same as those shown in FIG. 1, but only some of them are shown.
  • the difference of the present invention is that a sub-amplifier BA is provided in the cross area XP. Other circuits in the cross area are the same as in FIG. 5, and are omitted in FIG.
  • the precharge signal PC is deactivated to VSS.
  • the re-enable signal RE is activated to VCL, REB is activated to VSS, and the sub-amplifier BA is activated.
  • DSAS is driven from VPC to VSS, and direct sense amplifier DSA is activated.
  • the bit line that is the input of the DSA is still precharged to VDL / 2, so select the column for reading.
  • the line RYS is activated, a signal corresponding to the offset of the direct sense amplifier is generated on the local read 10 line RLIO / RLIOB.
  • the compensation signal CP is VCL, and the input terminals GT and GB of the sub-amplifier connected with LIO and the decoupling capacitor are short-circuited to the output terminal and fixed at the offset compensation potential.
  • the offset of the sub-amplifier itself is compensated at this point.
  • CP is deactivated to VSS, and the sub-amplifier is set in an amplifiable state.
  • the word line WL is activated to generate a signal from the memory cell between the bit lines BL / BLB.
  • the direct sense amplifier amplifies this and outputs a signal to RLIO and RLIOB.At this time, since a signal is generated to GT and GB via a decoupling capacitor, the offset compensation potential is set to RLIO and RLIOB. A voltage to which a change is added is generated. Therefore, since a signal is generated based on the potential difference between RLIO and RLIOB at the moment when CP is dropped to VSS, a net RLIO signal without the offset of the direct sense amplifier is obtained. Therefore, the offset of the direct sense amplifier is compensated.
  • the sub amplifier amplifies the potential difference between GT and GB and outputs it to MIO and MIOB.
  • the present invention described above can be used in a high-speed random access memory such as a DRAM or an SRAM, and particularly in a memory for transmitting a signal read from a memory cell to a bit line to a peripheral circuit at a high speed by a gate input amplifier.
  • the present invention can be used in non-volatile memories such as FLASH, FERAM, and MRAM in order to speed up reading.
  • non-volatile memories such as FLASH, FERAM, and MRAM in order to speed up reading.
  • on-chip memories built in logic chips such as microprocessors and DSPs, the access time must be shortened with an increase in clock frequency. It is effective to apply
  • the present invention is not limited to the above-described embodiment, and may be variously modified without departing from the gist thereof. Needless to say.
  • the main effects obtained by the present invention are as follows.
  • the direct sense amplifier can be selectively used in random access memory. Since activation is possible, power consumption during a read operation can be significantly reduced. In addition, since the load capacity of the local 10 lines can be reduced at that time, the reading speed can be increased. In addition, the dependence of the load capacitance of the local 10 lines on the data pattern in the read operation is reduced, and testing after manufacturing becomes easier.
  • the present invention can be used in a high-speed random access memory such as a DRAM or an SRAM, and particularly in a memory in which a signal read from a memory cell to a bit line is transmitted to peripheral circuits at high speed by a good input amplifier. Also, the present invention can be used in non-volatile memories such as FLASH, FERAM, and MRAM in order to speed up reading. It is also applicable to on-chip memories built into logic chips such as microprocessors and DSPs, as well as single memory chips.

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Abstract

本発明のダイレクトセンスアンプはビット線がゲートに接続される差動対として働くMOSトランジスタとRLIO線の間にビット線方向に配線された列選択線で制御されるMOSトランジスタを入れて分離し、さらに差動対として働くMOSトランジスタのソースをワード線方向に配線された共通ソース線に接続する。読出し動作時には、列選択線と、共通ソース線により、選択マットにおいてだけダイレクトセンスアンプを活性化することにより、読出し動作時の消費電力を大幅に低減する。また、差動対として働くMOSトランジスタの寄生容量をローカルIO線から分離してローカルIO線の負荷容量を低減し、読出し速度の高速化を行う。また読出し動作におけるローカルIO線の負荷容量のデータパターン依存性を低減し、製造後の試験を容易化する。

Description

明 細 書 半導体記憶装置 技術分野
本発明はランダムアクセスメモリに関し、 特にメモリセルからビット線に読 み出された信号をゲート入力アンプで高速に周辺回路へ伝送するメモリに関す る。 背景技術
特開平 11-306762号 （以下 「文献」 と呼ぶ） には図 23に示すような、 個々 のビット線 BL/BLBにカラムセンスアンプ CSAを設けて、グローバルビット線 GBIVGBLBに接続する SRAM メモリアレーが記載されている。 この構成にお レ、てはブロック対応センスアンプ活性化信号 S と、 Yアドレス信号 YBにより 選択的にカラムセンスアンプを活性化することが可能であり、 消費電力が低減 できる。
本願発明者等は、本願に先立って DRAMのビット線の電位を差動型でグート 受けの増幅器である、 いわゆるダイレク トセンスアンプで検出する場合の制御 方法について検討した。先に示した文献のアンプ制御方法を DRAMのダイレク トセンスアンプに用いると以下のような点について配慮すべきことに気が付い た。 第一に、 ビット線がゲートに接続されており差動対として働くサイズの大 きい MOS トランジスタ MN20、 MN21が直接グローバルビッ ト線 （DRAMで はダイレク トセンスアンプの出力が接続されるローカル 10線に相当）に接続さ れているため、グローバルビット線（ローカル 10線）の負荷容量が大きくなる。
DRAMではローカル 10線には通常 32から 128個程度の多数のダイレク トセン スアンプが接続される。 また、 ローカル 10線さらにその先のメイン 10線の距 離が長く負荷が大きいこと、 及び、 しきい値オフセットを小さくするために差 動対となる MOS トランジスタのゲート長が長いことから MN20、 MN21のゲ 一ト幅は例えば 4ju m以上にする必要がある。従って、図 23の CSAのように、 非選択のダイレクトセンスアンプの差動対が全て見える構成ではローカル 10線 の負荷容量が大きくなり、 高速動作が困難である。
第二に DRAM のビット線プリチャージレベルは電源電圧または電源電圧を 降圧したレベル VDLの半分の VDIV2である。 したがって、 BL上に負の信号が 発生し、 BLのレベルが VDL/2よりも下がった場合には MN21がカツトオフし てローカル 10線から MN21のチャネル容量が見えないが、 BL上に正の信号が 発生し、 BLのレベルが VDL/2よりも上がった場合には MN21が導通してチヤ ネル容量が見えるため、 ローカル 10線の容量がビット線上のデータパターンに より大きく変化してしまう。 すなわち動作条件により、 動作速度が大きく変化 するということになり、 製造後のテストが複雑になるという問題がある。
したがって、本発明が解決しょうとする第一の課題は DRAM、 SRAM等のラ ンダムアクセスメモリにおいてダイレク トセンスアンプを選択的に活性化可能 な構成とし、 そのときにローカル 10線の負荷容量を低減して、 さらにそのデー タパターン依存性を低減することである。 また、 本発明の第二の課題は高速動 作を行う際のダイレク トセンスアンプにおけるノイズを低減し、 動作マージン を拡大することである。 また、 本発明の第三の課題はチップサイズを増加させ ずに、 一つのメモリアレーから読み出されるビット数を倍増させることである。 本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述および 添付図面から明らかになるであろう。 発明の開示
本願発明の代表的構成を示せば以下の通りである。
すなわち、第 1方向に延伸されるワード線と、上記第 1方向と交差する第 2方 向に延伸される第 1および第 2のビット線と、 上記ヮード線と上記ビット線対 とに接続されるメモリセルと、 上記メモリセルから読み出される情報を増幅す る増幅回路と、 上記増幅回路より読み出された情報を受ける第 1及び第 2の I O線と、 上記増幅回路を制御するソース線とをそれぞれ有する第 1及び第 2の 領域と、 上記第 1及び第 2の領域に共通して接続され、 上記第 2方向に延伸さ れる列選択線とを具備する半導体記憶装置において、 上記増幅回路は、 第 1乃 至第 4の MO S トランジスタを具備し、 上記第 1の MO S トランジスタのゲー トは、 上記第 1のビッ ト線と接続され、 上記第 2の MO S トランジスタのグー トは、 上記第 2のビット線に接続され、 上記第 1及び第 2の MO S トランジス タのソースは、 上記ソース線に接続され、 上記第 3の MO Sトランジスタのド レインは、 上記第 1の I O線に接続され、 上記第 4の MO S トランジスタのド レインは、 上記第 2の I O線に接続され、 上記増幅回路にそれぞれ含まれる上 記第 3及び第 4の MO S トランジスタのゲートは、 上記列選択線に共通に接続 され、 上記第 1の MO S トランジスタのドレインは、 上記第 3の MO Sトラン ジスタのソースと接続され、 上記第 2の MO S トランジスタのドレインは、 上 記第 4の MO S トランジスタのソースと接続され、 第 1の状態において、 上記 第 1の領域に含まれる第 1及び第 2の I O線の電位は、 上記第 1の領域に含ま れるソース線の電位よりも高く、 上記第 2の領域に含まれる第 1及び第 2の I O線とソース線は同電位であることを特徴とするようにする。 図面の簡単な説明
図 1は本発明のメモリァレーとセンスアンプである。
図 2は本発明の半導体記憶装置のチップ構成、 およびメモリーブロックの構 成である。
図 3はメモリアレーのレイァゥトおよびその断面図である。
図 4はサブヮードドライバ及びサブヮードドライバアレーの回路図である。 図 5はクロスエリアの回路図である。
図 6はメインアンプの回路図である。
図 7はリード時のデータパスのブロック図である。
図 8はリード時の動作波形である。
図 9はリード時の動作波形の続きである。
図 1 0はライ ト時のデータパスのブロック図である。
図 1 1はライ ト時の動作波形である。
図 1 2はライ ト時の動作波形の続きである。
図 1 3は第二のセンスアンプの回路図である。
図 1 4は第三のセンスアンプの回路図である。
図 1 5は第四のセンスアンプの回路図である。
図 1 6は第三のセンスアンプの動作波形である。
図 1 7は第二のメインアンプの回路図である。
図 1 8は第三のメインアンプの回路図である。
図 1 9は第四のメインアンプの回路図である。
図 2 0は本発明の第二のローカル 10の接続法である。
図 2 1は本発明の第二のデータパス構成である。
図 2 2は第二のデータパスにおけるリ一ド時の動作波形である。
図 2 3は従来の SRAM におけるカラムセンスアンプ方式のブロック図であ る, 発明を実施するための最良の形態
本発明を詳細に説明するために、添付の図面に従ってこれを説明する。なお、 実施例を説明するための全図において、 同一機能を有するものは同一符号を付 け、 その繰り返しの説明は省略する。
(実施例 1 )
図 1に本発明のメモリアレー ARYとセンスアンプ SAを示す。 本センスアン プの機能を説明するために図 2(a)に本発明の半導体記憶装置のチップ構成を示 す。 チップ CHIP全体は制御回路 CNTL、 入出力回路 DQC、 メモリーブロック BLKに大きく分けられる。 制御回路にはクロック、 アドレス、 制御信号がチッ プ外から入力され、 チップの動作モードの決定ゃァドレスのプリデコードが行 われる。 入出力回路は入出力バッファを備え、 チップ外部からライ トデータが 入力され、 チップ外部へリードデータを出力する。
メモリーブロック BLKの構成を図 2(b)に示す。メモリーブロックには複数の アレー上に配置されたメモリアレー AEYが配置され、 その周囲にはセンスアン プ列 SAA、 サブワードドライバ列 SWDA、 クロスエリア XPが配置される。 ま たブロックの外周ではセンスアンプ列と平行に列デコーダ YDEC、 メインアン プ列 MAAが配置され、 サブワードドライバ列と平行に行デコーダ XDEC、 ァ レー制御回路 ACCが配置される。
図 1は 2個のメモリアレーとその間のセンスアンプ列を示したものである。 本発明のセンスアンプ SA はトランスファーゲート TGC、 プリチャージ回路 PCC、 リストア用アンプ CC、 書き込み回路 WP、 増幅回路、 すなわちダイレク トセンスアンプ DSAからなる。 トランスファーゲートはセンスアンプ分離信号 SHRが活性化された時にセンスアンプとメモリアレー間を接続する回路である。 プリチャージ回路はプリチャージ信号 PC が活性化されたときに対となるビッ ト線間をィコライズしビット線プリチャージレベルにプリチャージする。 ビッ ト線プリチャージレベルは通常ビット線振幅 VDL (チップ外部からの電源電圧 VCCと同レベルかまたはそれを降圧したレベル)の中点 VDL/2に設定される。 上記のツインセル方式を用いた場合、 参照電圧発生用のダミーセルを用いなく ても、 プリチャージレベルをビット線の高レベル VDLや低レベル VSSに設定 することもできる。 し力 し、 後述するダイレク トセンスアンプはビット線のレ ベルが VDL/2付近のとき伝達コンダクタンスが高くなるので、 高速動作のため にはビット線プリチャージレベルを VDL/2とすることが望ましい。 リストア用 アンプはビッ ト線上にメモリセルからの微小な読出し信号が発生した後に、 P 側共通ソース線 CSPを VDLに駆動し、 N側共通ソース線 CSNを VSSに駆動 して、ビット線 BLと BLBのうち電圧の高い方を VDLに、電圧の低い方を VSS に増幅する回路である。
書き込み回路 WPはライト用列選択線 WYSが活性化されたときにライ ト用 ローカル 10線 WLIO WLIOBとビット線対を接続する回路である。 WLIOは非 選択センスアンプ列での電流消費を防止するために、 待機時には VBLRにプリ チャージされている。 ダイレク トセンスアンプ DSAはビット線上に生じた微小 信号によってリード用ローカル 10線 RLIO/RLIOBを駆動し、 信号を伝える回 路である。 待機時には RLIOは 10線プリチャージレベル VPCにプリチャージ されている。 ダイレク トセンスアンプ共通ソース線 DSASは待機時に 10線プ リチャージレベル VPC にプリチャージされており、 読出し動作の際には VSS に駆動される。
本センスァンプにお 、てはリード用列選択線 RYSが活性化されたときに、選 択センスアンプ列において DSASを VSSに駆動し、非選択センスアンプ列では DSASを VPCに保持しておくことにより、選択センスァンプのみを活性化する ことができ、 非選択センスアンプ列では電流を消費しないという利点がある。 また本アンプでは、 ビット線がゲートに接続される差動対として働くサイズの 大きレ、 （例えばゲート幅 4μ πι) MOS トランジスタ MN0、 MN1と RLIO線の 間に RYSで制御されるサイズの小さい （例えばゲート幅 MOS トラン ジスタ MN2、 MN3を入れて分離している。 したがって、 RYSが VSSである非 選択のダイレクトセンスアンプにおいては、 差動対のチャネル容量が RLIO線 から見えないため、 RLIO線の寄生容量を低減することができ、 ビット線上のデ —タパターンによって寄生容量が変化することも防ぐことができる。
メモリアレーは複数のメモリセル MCからなる。 本例ではメモリセルを 2個 の DRAMセルからなるツインセノレ構成としてレ、る。 DRAMセルは 1個の MOS トランジスタおよび 1個のキャパシタで構成され、 MOS トランジスタの一方の ソース又はドレインがビット線に接続され、 他方のソース又はドレインが蓄積 ノード SN に接続され、 ゲートがワード線に接続されている。 キャパシタの一 方の端子は蓄積ノード SN に接続され、 キャパシタの他方の端子は他のセルと 共通にプレート電極 PLに接続される。 ツインセルは 2個の DRAMセルを共通 のワード線および対となるビット線に接続して、 それぞれのセルの蓄積ノード に相補データを書き込んで情報を記憶する。 以下ではツインセルを用いて本発 明を説明する力 本発明のセンスアンプはメモリセルとして 1個の DRAMセル を用いた場合においても適応可能である。 このようにツインセルを用いると DRAMセルを 1個だけ用いた場合と比較して、 ビット線の信号量がほぼ 2倍と なる。 図 1 のようなダイレク トセンスアンプを用いた場合は、 メモリセルから 発生した信号をリストァ用アンプで増幅することなくダイレク トセンスアンプ で電流差に変換してローカル 10線に読み出すことができるため、 ビット線上の 信号量が大きいほどローカル 10線に読み出される信号量が大きくなる。 したが つてダイレク トセンスアンプとツインセル方式との組合せにより、 さらなる高 速化が可能になる。
図 3(a)にメモリアレーのレイァゥト、 （b)にその A- A，における断面図を示す。
DRAMセルは基板 PW中に形成された Nチャネル MOS トランジスタとビット 線 BLの上部に設けられたスタックキャパシタを有している。 MOS トランジス タの活性領域を ACT、 ワード線を WL、 N型拡散層領域を Nで示している。 活 性領域は絶縁物 Si02によって分離される。拡散層の上部にコンタク ト CBを配 置し、その上部にビット線コンタク ト BCまたは蓄積ノードコンタク ト SCを配 置する。ビット線コンタク 卜の上部にはビット線 BLをワード線と直交する方向 に配置する。蓄積ノードコンタク トの上には凹型の蓄積ノ一ド SNを配置する。 蓄積ノードの内側にはプレート電極 PLが埋め込まれており、これらが容量絶縁 膜 CIを挟んでキャパシタを構成する。本メモリアレーは全てのビット線とヮー ド線の交点に DRAMセルが接続される開放型メモリアレーであり、 ヮード線を 2F(F:最小加工寸法)、 ビット線ピッチを 3Fまで縮小可能である。 本例ではツイ ンセル方式のメモリセルとするために 2個の DRAMセルを一つのメモリセルと して利用する力 MCaのように隣接した 2個の DRAMセルが対になる場合と、 MCbのように離れた 2個の DRAMセルが対になる場合がある。 このような 1 交点セルを 2個用いてツインセルを構成するとセルサイズは 12F2乗となり、 2 交点セルを 2個用いる場合よりも面積を低減することができる。 また、通常の 1 交点セルと異なり、対となるビット線を同じアレー上に配置できるので、 1交点 セルで問題となるセンス時のノィズが発生しない利点がある。
図 4にサブヮードドライバ SWD及びこれを複数配置して構成されるサブヮ 一ドドライバアレー SWDAの回路図を示す。サブヮードドライバは Nチャネル MOS トランジスタ 2個と Pチャネル MOS トランジスタ 1個で構成される。一 方の Nチャネル MOS トランジスタはゲートにメインヮード線 MWLBが接続 され、 ドレインにワード線 WLが接続され、 ソースに接地電位 VSSが接続され る。 他方の Nチャネル MOS トランジスタはゲートに相補ワードドライバ選択 線 FXB、 ドレインにワード線 WLが接続され、 ソースに接地電位 VSSが接続 される。 Pチャネル MOS トランジスタはゲートにメインワード線 MWLBが接 続され、 ドレインにワード線 WLが接続され、 ソースにワードドライバ選択線 FXが接続される。 図のように一つの SWDA上に 4組の FXが配線され、 一本 の MWLBで選択される 4個の SWDのうちいずれか 1個を選択して 1本の WL が活性化される。 またサブヮードドライバ列上部または隣接した領域にメィン 10線対 MIO/MIOBが配線される。
図 5にクロスエリア XPの回路図を示す。クロスエリァは SHR信号ドライノく SHD、 RLIO線プリチャージ回路 RPC、 リ一ドゲ一ト RGC、 DSAS線ドライノく DSAD、 WLIO線プリチャージ回路 WPC、 ライトゲート WGC、 CS線ドライ ノく CSD、 CS線プリチャージ回路 SPC、 PC信号ドライノく PCD、 FX線ドライバ FXD力 らなる。 SHR信号ドライバにはセンスァンプ分離信号 SHRの相補信号 SHRBが入力され、 SHRを出力する。 RLIO線プリチャージ回路はリードイネ 一ブル信号 REが非活性状態の VSS レベルのときに RLIO線を VPCにプリチ ヤージする。 リ一ドゲートは REが活性状態の VCL (外部 VCC レベルと同じ · かまたはそれを降圧したレベルで周辺回路用電源電圧として用いられる） のと きに RLIO線とメイン 10線 MIO/MIOBとを接続する回路である。 このときに VPCを VCL/2とするとリードゲートを NMOSだけで構成しても、 NMOSのォ ン電流を大きくとることができるため、 CMOS構成とする場合よりも MIO の 負荷を小さくできて MIO線上の信号を増加することが可能である。 また、 VPC が VCL/2でもダイレク トセンスアンプに使われる NMOSのしきい値を下げれ ば、動作に支障はない。 DSAS線ドライノくは REが非活性状態のときには DSAS を VPCにプリチャージし、 活性化されたときに VSSに駆動する回路である。 このように DSAS線ドライバをクロスエリアに配置することによりマツト単位 で DSAS線を活性化できるため、 選択マツトでのみダイレク トセンスアンプを 活性化することができ、 消費電力の低減が可能になる。 また、 図 2においてァ レー制御回路 ACC部分に集中的に DSAS線ドライバを配置した場合と比較する と、 ドライバが分散配置されている効果で DSAS線上の電位の遠近端差が小さ くなり、 ダイレク トセンスアンプの場所によるセンス速度のばらつきを低減で きる利点がある。
WLIO線プリチャージ回路はライトイネーブル信号 WEが非活性状態の VSS レベルのときに WLIO線を VDL/2にプリチャージする。 ライトゲートは WE が活性状態の VCLレベルのときに WLIO線とメイン 10線 MIO/MIOBとを接 続する回路である。 本回路は CMOS構成とすると、 MIO線から WLIO線ヘラ ィトするさいに VCL レベルと VSS レベルを振幅の減少なしで出力することが 可能である。 CS線ドライバはセンスアンプィネーブル信号 SEが活性状態のと きに、 P側共通ソース線 CSPを VDL (ビット線の H レベル)に駆動し、 N側共通 ソース線 CSNを VSSに駆動する回路である。 CS線プリチャージ回路 SPCは プリチャージ信号 PCが活性化されたときに CSP、 CSNを VDL/2にプリチヤ ージする回路である。 PC信号ドライバにはプリチャージ信号 PC の相補信号 PCBが入力され、 PCを出力する。 FX線ドライバには FX線の相補信号 FXB が入力され、 FXを出力する。
図 6にメインアンプ回路 MAを示す。 メインアンプは MIOプリチャージ回 路 IPC、負荷回路 LD、 トランスファーゲート TGC、MAプリチャージ回路 APC、 ラッチ回路 LTC、 GIOバッファ GB、 ライトバッファ WBからなる。 MIOプリ チヤ一ジ回路は MIOプリチヤ一ジ信号 IPが活性化されたときに MIO線を VPC にプリチャージする。 負荷回路はトランスファーゲート制御信号 TG が活性ィ匕 され、その相補信号 TGBが VSSになったときに MIO線において負荷として機 能する。 トランスファーゲートは TGが活性化されたときに導通し、 MIOとラ ツチ回路とを接続する。 メインアンププリチャージ回路はメインアンププリチ ャ一ジ信号 APが活性化されたときにメインァンプ内を VPCにプリチャージす る。 ラツチ回路はラツチ信号 LTが活性化されたときに MIOから入力した小振 幅の信号をフル振幅 (VCL、 すなわち電源電位、 または VSS)まで増幅し保持す る回路である。 GIOバッファは GIOバッフアイネーブル信号 GBEが活性化さ れたときに、ラッチ回路で保持したデータをリ一ド用グ口一バル 10線 GIORに 出力する回路である。 ライ トバッファ WB はライ トバッファィネーブル信号 WBEが活性化されたときに、 ライト用グローバル 10線 GIOW上のデータを MIO/MIOBに出力する回路である。
図 7 にリード動作を示すために、 図 1 の一部である 2 個のメモリアレー ARY0,1と 3個のセンスアンプ列 SAA0-2に注目してブロック図を示す。本図で はリード用列選択線 RYSを全てのセンスアンプ列で 1個のダイレクトセンスァ ンプ DSAと接続している力 RYSを複数のダイレク トセンスアンプと接続して もよレ、。 この場合、 その分だけリード用 LIO 对を増やす必要がある。 また、 2 対の MIO0/MIOB0と MI01/MIOB1を交互にクロスエリアでリードゲート回路 と接続している。 したがってワード線 WL0と RYS0を活性化した場合、センス アンプ列 SAA0及び SAA1にデータが読み出され、 これらのデータはそれぞれ RLIO0/RLIOB0 お よ び RLI01/RLIOB1 を介 し て MIO0/MIOB0 と MI01/MIOB1に読み出される。
図 8の動作波形を用いてリード動作を示す。 チップ外部からリードコマンド RDが入力されるとアドレスで指定されたセンスアンプ列 SAA0,1においてセン スアンプ分離信号 SHRとプリチャージ信号 PCが非活性化される。 さらにリー ドィネーブル信号 RE が活性化されダイ レク トセンスアンプ共通ソース線 DSAS0,1が VSSに駆動される。 ここで、 列デコーダより RYS0が活性化され るとセンスアンプ列 SAA0、 SAA1ではダイレクトセンスアンプが起動される。 このとき、 非選択センスァンプ列 SAA2においては RLI02/RLIOB2と DSAS2 が VPCで同電位であるため、 貫通電流が流れない。 他の選択されていないセン スアンプも同様に貫通電流が流れなく、 消費電流が軽減される。 なお、 ここで いう同電位とは、 RLI02/RLIOB2と DSAS2の電位差が、 それらの線が接続さ れているダイレク トセンスアンプが起動されない程度になっているということ である。 また、 RI02/RI02Bと DSASをともにビット線電位 VDL/2から DSASに使 用されている NM0Sのしきい値電圧を引いた値以上の電圧にすることによつても 消費電流を低減することができる。 図 1 のブロック図からあきらかなように RYSは多くのセンスアンプ列と接続しているので、 本回路方式は動作電流の低 減のために有効である。 また、 選択されているセンスアンプ列に接続されてい る RLIO/RIOBと共通ソース線 DSASの電位差の絶対値を、 非選択センスアン プ列に接続されている RLIO/RIOBと共通ソース線 DSASの電位差の絶対値よ りも大きくすることも貫通電流の低下を防ぐことも可能である。 このように、 選択されていないセンスアンプとビッ ト線とを接続するトランジスタのソー ス . ドレイン間を流れる電流を、 選択されているセンスアンプとビット線とを 接続するトランジスタのソース · ドレイン間を流れる電流よりも少なくするこ とによっても同様の効果を得ることができる。
行デコーダにおいてメインヮード線 MWLBが VSSに下がり、 アレー制御回 路 ACCにおいて FXが活性化されると、選択されたワード線 WL0が VPPに活 性化される。 ワード線 WLによって選択されたメモリセルにおいてはセルトラ ンジスタが導通し、 ビッ ト線 BL上に信号が読み出される。 ここで、 メモリセル をツインセル構成としているため、 BL/BLB の一方はビット線のプリチャージ レベルよりも高くなり、 他方は低くなる。 ビット線上の信号を受けてダイレク トセンスアンプが RLIO/RLIOBを駆動し、 RLIO/RLIOBに電圧差が現れる。
REによりクロスエリアにおいてリードゲートが導通状態になっているため、 こ の信号が MIO/MIOBに伝えられる。 また、 本実施例では RYS0が活性化され DSAS0,1が VSSに駆動された後にヮード線 WLを活性化しているが、 RYS0 及び DSAS0,1を駆動する前に WLを立ち上げることも可能である。これにより 通常のセンスアンプより動作マージンを低減することができる。
この後の動作を図 9で説明する。 REが活性化されるのとほぼ同時にトランス ファーゲ一ト制御信号 TGが活性化されるため、 MIO上の信号はメインアンプ 内でラッチに入力される。 ラッチの入力端で十分に信号が大きくなつたタイミ ングで TGが非活性化され、 ラッチ信号 LTが活性化されて、データが確定およ ぴ保持される。その後、 GIOバッファィネーブル信号 GBEが活性化されてリー ド用グ口一バル 10線 GIORを介してデータが出力回路 DQCに送られ、 DQに データが出力される。 ラッチにおけるデータの確定が終わると、 読出しに用い られた RLIO線対、 MIO線対、 DSAS線においてプリチャージが開始される。 このようなダイレク トセンスアンプ以降のデータの読出しと同時にメモリア レーでは再書込み動作が行われる。図 8に示すように P側共通ソース線 CSPが VDLに駆動され、 N側共通ソース線 CSNを VSSに駆動されると、 センスアン プ内のリストァ用アンプ CCがビット線を VDLまたは VSSへと増幅する。 メ モリセルに十分にデータが書き込まれるタイミングでヮ一ド線が VSSへと非活 性化される。 センスアンプ列では PC、 SHRが活性化され、 ビッ ト線、 コモン ソース線のプリチヤ一ジされてリードサイクルが終了する。 したがって、 ダイ レク トセンスアンプを用いると、 データの読出しと、 メモリアレーの再書込み 動作を平行して行うことができるため、 ダイレク トセンスアンプをワード線が 活性化するよりも早く起動してデータの読出しを高速化しながら、 リストア用 アンプをヮード線が活性化してビット線上にメモリセルからの信号が十分発生 してから起動して信頼性の高レ、再書込み動作を行うことができる。
図 10 にライ ト動作を示すために、 図 1 の一部である 2個のメモリアレー ARY0,1と 3個のセンスアンプ列 SAA0-2に注目してブロック図を示す。本図で はライ ト用列選択線 WYSを全てのセンスアンプ列で 1個の書き込み回路 WP と接続しているが、 WYS を複数の書き込み回路と接続してもよい。 この場合、 その分だけライト用 LIO対を增やす必要がある。 また、 2対の MIO0/MIOB0 と MI01/MIOB1交互にクロスエリアでライ トゲート回路と接続している。した がってワード線 WL0 と WYS0 を活性化する場合、 MIO0 MIOB0 と MIO 1/MIOB 1上のデータはそれぞれ WLIO0/WLIOB0および WLIO 1/WLIOB 1 を介してセンスアンプ列 SAA0及び SAA1内の書き込み回路からメモリアレー のデータ線およびメモリセルに書き込まれる。
図 11の動作波形を用いてライ ト動作を示す。チップ外部からライトコマンド WTが入力されると DQからライトデータがとり込まれライ ト用グロ一パル 10 線 GIOWに出力される。 MIOプリチャージ信号 IPが非活性化され、 ライ トバ ッファイネ一ブル WBEが活性化されると、 MIO線に書き込みデータが出力さ れる。
この後のアレー動作を図 12で説明する。チップ外部からライ トコマンド WT が入力されるとアドレスで指定されたセンスアンプ列 SAA0,1 においてセンス アンプ分離信号 SHRとプリチャージ信号 PCが非活性化される。 さらにライ ト イネ一ブル信号 WEが活性化されてクロスエリアにおいてライ トゲートが導通 し、 MIO/MIOBからと WLIO/WLIOBへ書き込みデータが書き込まれる。 列デ コーダより WYS0が活性ィ匕されるとメモリアレーのビット線への書き込みが開 始される。このとき、非選択センスァンプ列 SAA2においては WLI02/WLIOB2 が VDL/2のままなので、 これらがビット線と接続されても、 ビット線と同電位 であるため電流は流れない。 これは他の非選択センスアンプ列でも同様である。 図 1のブロック図から明らかなように WYSは多くのセンスアンプ列と接続して いるので、 本回路方式は動作電流の低減のために有効である。
行デコーダにおいてメインヮード線 MWLBが VSSに下がり、 ァレー制御回 路 ACCにおいて FXが活性化されると、選択されたヮード線 WL0が VPPに活 性化される。 ワード線 WLによって選択されたメモリセルにおいてはセルトラ ンジスタが導通し、 ビット線からメモリセルへデータが書き込まれる。 さらに、 P側共通ソース線 CSPが VDLに駆動され、 N側共通ソース線 CSNを VSSに 駆動されると、センスアンプ内のリストァ用アンプ CCがビット線を VDLまた は VSSへと増幅する。 メモリアレーへのデータ書き込みが終了すると、 WEが 非活性化され、 WLIOと MIOが切断され、 WLIOと MIOがプリチャージされ る。 メモリセルに十分にデータが書き込まれるタイミングでヮード線が VSSへ と非活性化される。 センスアンプ列では PC、 SHRが活性化されてビット線、 コモンソース線のプリチャージされてライトサイクルが終了する。
図 13に第二のセンスアンプ SA回路を示す。 本センスアンプでは 2個の SA で一組のダイレクトセンスアンプ DSAと書き込み回路 WPを共用する。このた めに、 マルチプレクサ MUX等の選択手段を追加し、 S0、 SIのどちらを選択す る力 こよって、 2個の SAのどちらを RLIO/RLIOBまたは WLIO/WLIOBに接 続するかを選択する。 トランスファーゲート TGC、 プリチャージ回路 PCC、 リ ストア用アンプ CC、 書き込み回路 WP、 ダイレクトセンスアンプ DSAの回路 およびその動作は図 1 で示したものと同様である。 本センスアンプでは、 図 1 のセンスアンプと同じ効果に加えて、 センスアンプ 2個分の領域でダイレク ト センスアンプ DSAを配置することが可能なので、ダイレク トセンスアンプ DSA 内の MOS トランジスタのサイズを大きくでき、 RLIO/RLIOB および MIO/MIOBに読み出される信号量を増加できる。 このようにセンスアンプ内に マルチプレクサを追加するとビット線の負荷容量が増加するため、 ビット線の 信号量が減少してしまう。 し力 し、 本発明では図に示すようにツインセルを用 いているため、 ビット線の信号量が通常の DRAMセル 1個を用いた場合の約 2 倍に大きくなつており、 マルチプレクサを追加したことによるビット線信号量 減少の影響が小さいという利点がある。 図 14に第三のセンスアンプ SA回路を示す。 本センスアンプでは選択線 YS をリードとライ トで兼用している。 このために書き込み回路 WPの中に列選択 線で制御される MOS トランジスタと直列にライ トイネーブル信号 WEで制御 される MOS トランジスタを接続する。 リード動作時には WEを非活性化する ので、 列選択線 YSが活性化されてもセンスアンプと WLIO/WLIOBが接続さ れない。 トランスファーゲート TGC、 プリチャージ回路 PCC、 リストア用アン プ CC、 ダイレク トセンスアンプ DSAの回路およびその動作は図 1で示したも のと同様である。本センスアンプでは図 1のセンスアンプと同じ効果に加えて、 列選択線の本数を図 1 のセンスアンプに比較して半分にできるため、 配線ピッ チを広げてプロセスを容易化したり、 電源配線数を増加してセンスアンプ動作 を高速化することが可能になる。
図 15に第四のセンスアンプ SA回路を示す。 本センスアンプでは図 14のセ ンスアンプにおいて、 ダイレク トセンスアンプ DSA内の列選択線 YSで制御さ れる MOS トランジスタ MN2、MN3とビット線がゲートに接続される MOS ト ランジスタ MN0、 MN1の接続点 N0、 N1間にィコライズ MOS トランジスタ MN4を接続する。 この MOS トランジスタはプリチャージ信号 PCが活性化さ れたときに導通し、 N0、 N1間をショートする。 MN4を設けていない図 14の センスアンプの動作波形を図 16に示す。 リード動作時に YSが非選択であるセ ンスアンプに注目すると、 DSAS力 VSSに駆動されているときは N0、 N1 は VSSである。 ビット線 BL、 BLBが VDL、 VSSに増幅された状態で、 DSAS を VPCに復帰させると、 MN0はオン、 MN1はオフしているため、 NOは VPC になるが、 N1は VSSのままとなる。 ビット線のプリチャージを行うと、 NOは VPCのままであるが、 N1は MN0のゲートが VDL/2なので、 VDL/2-VTまで しかあがらない。 ここで VTは MN1のしきい値電圧である。 したがってビット 線がプリチャージされた状態で N0、 N1に電位差が生じてしまう。 次の読出し サイクルで DSASが VSSに駆動されると、 N0、 N1は再び VSSまで電位が降 下するが、 その際に MN0、 MN1 を介してビット線へ戻るカップリング電圧が BLと BLBとでアンバランスになり、 センスアンプに対してノイズとなる。 ィ コライズ MOS トランジスタ MN4を追加した図 15のセンスアンプではプリチ ヤージ時の N0、 N1間の電位差をなくすことができるため、 動作時のノイズを 低減でき、 安定した回路動作を実現できる。
また、 図 15のセンスアンプでは書き込み回路 WPの中で、列選択線 YSで制 御される MOS トランジスタ MN7、 MN8とライ トイネーブル信号 WEで制御 される MOS トランジスタ MN 5、 MN6 との接続点 N2、 N3間にィコライズ MOS トランジスタ MN9を接続する。 この MOS トランジスタはプリチャージ 信号 PCが活性化されたときに導通し、 N2、 N3間をショートする。 MN9を設 けない図 14のセンスアンプの場合、ライト動作時にビット線 BL、： BLBが VDL、 VSSに増幅された状態で WEを VSSに復帰させると、 N2、 N3は VDL、 VSS のまま残される。 これらのノードに蓄積された電荷はビット線のプリチャージ 時にも保持されるため、次のライトサイクルで WEが活性化されたときに、 BL、 BLB に対して流出し、 正負のノイズを発生させる。 したがって、 ィコライズ MOS トランジスタ MN9を追加することにより動作時のノイズを低減でき、 安 定した回路動作を実現できる。 ここで、 図 14のセンスアンプの場合には、 WE をプリチャージ時には活性化しておき、 リード動作のときだけ非活性化すれば、 MN9を接続しなくても良い。 ただし、 この場合ワード線が活性化されるよりも 早く WEを非活性化しないと YSが選択されたビット線ではメモリセルからの 読出し信号が MN5-8を介して LIOまで流出してしまう。 したがって、 図 15の センスアンプにおいてプリチャージ時に WEを非活性化しておき、 ライ ト動作 のときだけ活性化すると動作時のタイミングマージンが緩和される。
なお、 図 15ではダイレク トセンスアンプ DSAに接続される列選択線と書き 込み回路 WPに接続される列選択線が共通の場合を示したが、 これらが分離さ れていても同様の効果がある。 このような場合でも、 ライト動作時に WYSおよ び DSASで選択されたセンスアンプのうち一部のセンスアンプでライ トを止め るライ トマスク動作を行うためには MN 5、 MN6が必要になり、 上記のような 問題を解決するために MN9を設けることが有効である。
図 17に第二のメィンァンプ回路 MAを示す。 本メィンァンプは MIOプリチ ヤージ回路 IPC、負荷回路 LD、 MAプリチャージ回路 APC、ラッチ回路 LTC、 GIOバッファ GB、 ライトバッファ WBからなる。 MIOプリチャージ回路は MIOプリチャージ信号 IPが活性化されたときに MIO線を VPCにプリチヤ一 ジする。負荷回路はリードィネーブル REが活性化され、 REB力 VSSになった ときに MIO線において負荷として機能する。 メインアンププリチャージ回路は 相補メインアンププリチャージ信号 APBが VSSになったときにラッチの出力 ノードを VCL (電源電位） にプリチャージする。 ラッチ回路はラッチ信号 LT が活性化されたときに MIOから入力した小振幅の信号をフル振幅 (VCLまたは VSS)まで増幅し保持する回路である。 本メインアンプのラッチ回路は図 6のメ ィンアンプ内のラツチ回路と異なりゲート入力アンプとクロスカップルを用い ている。 したがって MIO線から見た入力容量が小さくなり、 メインアンプの入 力信号を大きく取れ、 動作速度が速いという利点がある。 一方、 MIO レベルが 下がり過ぎると MIOがゲートに入力している MOS トランジスタのコンダクタ ンスが低下し、動作速度が遅くなる問題があるため、動作マージンの点では図 6 の第一のメインアンプが有利である。 GIOバッファおよびライ トバッファ WB の構成は図 6のメインアンプと同様である。
図 18に第三のメインアンプ回路 MAを示す。 本メインアンプでは図 6の第 一のメインアンプ回路において負荷回路 LDと トランスファーゲート TGCの位 置のみを入れ替えており、 他の回路は全く同じである。 このようにメイン 10に 対して N型 MOS トランジスタのトランスファーゲートの内側に負荷回路を設 けると、 これらがゲート接地アンプとして作用する。 従って MIO0/MIOB0に おける信号差が増幅されてラッチの入力 LN、 LNBに伝えられる。 したがって ラッチ回路の入力信号が大きくなり、 ラッチの動作速度向上、 および動作マー ジン拡大という利点がある。
図 19に第四のメインアンプ回路 MAを示す。 本メインアンプでは図 18の第 三のメインアンプ回路におけるゲート接地アンプ GAを図 17のラッチ回路 LTC とを組合せたものである。 それに加えて LTCと GAの間にソースフォロア回路 SFを設けてインピーダンス変換を行っている。 本回路では、 ゲート接地アンプ により入力信号をプリアンプ可能であるとともに、 ラツチ型アンプの入力容量 が小さいため、 信号量を大きくとることができ、 高速でマージンの広い動作が 可能であるという利点がある。 さらにソースフォロア回路を設けることにより、 ラッチアンプ起動時にラッチアンプの差動 MOS トランジスタから入力端子に 加わるカップリングノイズを低減することができる。 また、 本メインアンプで はラツチアンプ LTCの入出力が分離されているため、 ラツチアンプの出力ノー ドを VCLにプリチャージすることが可能である。 したがって、 GIOバッファ内 の NMOSのグートは VSSで力ットオフ状態になるので、 LTが入力されてラッ チがデータを確定する前に GBEを入力して GIOバッファを活性化しておけば、 ラツチのタイミングだけで GIOバッファを駆動できるため、 アクセスの高速ィ匕 が可能である。
(実施例 2)
図 20に本発明の第二のローカル 10の接続法を示す。 本接続法を用いると一 つのセンスアンプ SA においてダイレクトセンスアンプ DSA と書き込み回路 WPが異なるローカル 10線に接続されている場合に、 2組の LIO線対を用いて、 一つのセンスアンプ列からリード時'ライ ト時ともに 2 ビッ トのデータを読み 出すことができる。 このために一つのセンスアンプ列 SAAの中央でセンスアンプをグループ aと グループ bに分割する。 グループ aにおいては書き込み回路 WPを一方のロー カル 10線対 LIO0/LIO0Bに接続し、 ダイレクトセンスアンプ DSAを他方の口 一カル IO線対 LI01/LIOB1に接続する。 グループ bにおいては逆に、 書き込 み回路 WPをローカル 10線対 LI01/LI01Bに接続し、 ダイレク トセンスアン プ DSAを他方のローカル 10線対 LI01/LIOB1に接続する。
リ一ド時にはグループ a、 bからそれぞれ一本ずつ RYSを活性化すると、 グ ループ aのセンスアンプからのデータは LI01、 LIOB1に読み出され、 グルー プ bのセンスアンプからのデータは LIO0、 LIOB0に読み出される。 ライト時 にはグループ a、 bからそれぞれ一本ずつ WYSを活性化すると、 グループ aの センスアンプには LIO0、 LIOB0を用いてデータを書き込むことができ、 ダル ープ bのセンスアンプには LI01、 LIOB1を用いてデータを書き込むことがで きる。 これに対して、 図 7において複数の RYSを活性化すると、 複数のセンス アンプから読み出されたデータが同一 LIO 上で衝突してしまう。 また、 図 10 において複数の WYSを活性化すると、同一のデータが複数のセンスアンプに書 き込まれてしまう。 したがって、 図 20に示す本発明のローカル 10の接続法に よれば、 LIO 線の配線本数を増やさずに、 一つのセンスアンプ列から読み出し または書き込み可能なビット数を 2倍に増加することができる。 (実施例 3)
図 21に本発明の第二のデータパス構成を示す。 本発明のデータパスにおいて はローカル 10線とメイン 10線の接続部にオフセット補償サブアンプを配置す ることにより、 ダイレクトセンスアンプ自体にはオフセット補償を持たせずに、 ダイレク トセンスアンプのオフセットを補償することができる。 メモリアレー ARY、 センスアンプ SAは図 1に示すものと同じであるが、 その一部だけを取 り出して示している。本発明で異なるのはクロスエリア XPにサブアンプ BAを 備えることである。 クロスエリアのその他の回路は図 5と同様なので図 21では 省略している。
図 22の動作波形を用いて本発明のデータパスの動作を示す。 リードコマンド RDが入力されるとプリチャージ信号 PCが VSSに非活性化される。 これとほ ぼ同時にリ一ドィネーブル信号 REが VCLに、 REBが VSSに活性化され、 サ ブアンプ BAが起動される。 さらに、 DSASが VPCから VSSへと駆動され、 ダイレク トセンスアンプ DSAが活性化される。 このときに DSAの入力である ビット線はまだ VDL/2にプリチャージされたままであるので、 リード用列選択 線 RYSが活性化されるとリード用ローカル 10線 RLIO/RLIOBにはダイレク ト センスアンプのオフセットに相当する信号が発生する。 この時点では補償信号 CPが VCLであり、 LIOとデカップリング容量で接続されたサブアンプの入力 端子 GT、 GBは出力端子とショートされ、 オフセット補償電位に固定されてい る。 サブアンプ自体のオフセットはこの時点で補償される。
続いて、 CPを VSSに非活性化し、 サブアンプを増幅可能な状態にした後、 ワード線 WLを活性化し、 ビット線 BL/BLB間にメモリセルからの信号を発生 させる。 ダイレク トセンスアンプはこれを増幅して RLIO、 RLIOBに信号を出 力するが、 このとき GT、 GBにはデカップリングコンデンサを介して信号が発 生するため、 オフセッ ト補償電位に RLIO、 RLIOBの変化分が加わった電圧が 発生する。 したがって CPが VSSに落とされた瞬間の RLIO、 RLIOB間の電位 差を基準とした信号が発生するので、 ダイレク トセンスアンプのオフセット分 を取り除いた正味の RLIO信号が得られる。 したがって、 ダイレクトセンスァ ンプのオフセットが補償されることになる。 サブアンプは GT、 GBの電位差を 増幅し MIO、 MIOBに出力する。
このようにオフセット補償を行うためには、 デカツプリング容量とパストラ ンジスタが必要になるが、 これを個々のダイレク トセンスアンプに設けるとセ ンスアンプの面積が非常に大きくなつてしまう。 本発明のデータパス構成を用 いると、 チップサイズを小さく保ちながら読出し時の動作マージンを拡大する ことができる。
以上に述べた本発明は DRAM,SRAM等の高速なランダムアクセスメモリ、 特にメモリセルからビット線に読み出された信号をゲート入力アンプで高速に 周辺回路へ伝送するメモリで利用可能である。しかしながら、 FLASH、FERAM、 MRAM等の不揮発メモリにおいても、 読出しを高速化するために本発明を利用 可能である。 また、 マイクロプロセッサや DSP等のロジックチップに内蔵され るオンチップメモリでは、 クロック周波数の向上に伴ったアクセス時間の高速 化が要求されるため、 単体メモリよりも速度向上の要求が強く、 本発明を適用 することが有効である。
以上、 本発明者によってなされた発明を実施例に基づき具体的に説明した力 s、 本発明は前記実施例に限定されるものではなく、 その要旨を逸脱しない範囲で 種々変更可能であることはいうまでもない。 本発明によって得られる主な効果は以下の通りである。
第一にランダムアクセスメモリにおいてダイレクトセンスアンプが選択的に 活性化可能となるため、 読出し動作時の消費電力を大幅に低減できる。 また、 そのときにローカル 10線の負荷容量を低減できるため、読出し速度が高速化可 能である。 また読出し動作におけるローカル 10線の負荷容量のデータパターン 依存性が低減され、 製造後の試験が容易になる。
第二に高速動作を行う際のダイレク トセンスアンプにおけるノイズが低減さ れ、動作マージンを拡大することである。第三にチップサイズを増加させずに、 一つのメモリアレーから読み出されるビット数を倍増させることが可能になる。 産業上の利用可能性
本発明は DRAM,SRAM等の高速なランダムアクセスメモリ、 特にメモリセ ルからビット線に読み出された信号をグート入力アンプで高速に周辺回路へ伝 送するメモリで利用可能である。 また、 FLASH、 FERAM、 MRAM等の不揮発 メモリにおいても、読出しを高速化するために本発明を利用可能である。また、 メモリ単体チップだけでなく、 マイクロプロセッサや DSP等のロジックチップ に内蔵されるオンチップメモリにも適用可能である。

Claims

請 求 の 範 囲
1 . 第 1方向に延伸されるワード線と、 上記第 1方向と交差する第 2方向に延 伸される第 1および第 2のビット線と、 上記ヮード線と上記第 1および第 2の ビット線とに接続されるメモリセルと、 上記メモリセルから読み出される情報 を増幅する増幅回路と、 上記増幅回路より読み出された情報を受ける第 1及び 第 2の I O線と、 上記増幅回路を制御するソース線とをそれぞれ有する第 1及 び第 2の領域と、
上記第 1及び第 2の領域に共通して接続され、上記第 2方向に延伸される列選 択線とを具備する半導体記憶装置において、
上記増幅回路は、 第 1乃至第 4の MO S トランジスタを具備し、
上記第 1の MO S トランジスタのゲートは、 上記第 1のビット線と接続され、 上記第 2の MO S トランジスタのゲートは、 上記第 2のビット線に接続され、 上記第 1及び第 2の MO Sトランジスタのソースは、 上記ソース線に接続され、 上記第 3の MO S トランジスタのドレインは、 上記第 1の I O線に接続され、 上記第 4の MO S トランジスタのドレインは、 上記第 2の I O線に接続され、 上記第 1及び第 2の領域に具備される増幅回路に含まれる上記第 3及び第 4 の MO S トランジスタのゲートは、 上記列選択線に共通に接続され、
上記第 1の MO S トランジスタのドレインは、上記第 3の MO Sトランジスタ のソースと接続され、
上記第 2の MO S トランジスタのドレインは、 上記第 4の MO S トランジス タのソースと接続され、
第 1の状態において、 上記第 1の領域に含まれる第 1及び第 2の I O線の電 位は、 上記第 1の領域に含まれるソース線の電位よりも高く、 上記第 2の領域 に含まれる第 1及び第 2の I O線とソース線は同電位である半導体記憶装置。
2 . 第 1方向に延伸されるワード線と、 上記第 1方向と交差する第 2方向に延 伸される第 1および第 2のビット線と、 上記ヮード線と上記第 1および第 2の ビット線とに接続されるメモリセルと、 上記メモリセルから読み出される情報 を増幅する增幅回路と、 上記増幅回路より読み出された情報を受ける第 1及び 第 2の I O線と、 上記増幅回路を制御するソース線とをそれぞれ有する第 1及 び第 2の領域と、
上記第 1及び第 2の領域に共通して接続され、上記第 2方向に延伸される列選 択線とを具備する半導体記憶装置において、
上記増幅回路は、 第 1乃至第 4の MO S トランジスタを具備し、
上記第 1の MO S トランジスタのゲートは、 上記第 1のビット線と接続され、 上記第 2の MO S トランジスタのゲートは、 上記第 2のビット線に接続され、 上記第 1及び第 2の MO Sトランジスタのソースは、 上記ソース線に接続され、 上記第 3の MO S トランジスタのドレインは、 上記第 1の I O線に接続され、 上記第 4の MO S トランジスタのドレインは、 上記第 2の I O線に接続され、 上記第 1及び第 2の領域に具備される増幅回路に含まれる上記第 3及び第 4 の MO S トランジスタのゲートは、 上記列選択線に共通に接続され、
上記第 1の MO S トランジスタのドレインは、上記第 3の MO S トランジスタ のソースと接続され、
上記第 2の MO S トランジスタのドレインは、 上記第 4の MO S トランジス タのソースと接続され、
第 1の状態において、上記第 1の領域に含まれる第 1及び第 2の I O線の電位 は、 上記第 1の領域に含まれるソース線の電位よりも高く、
上記第 2の領域に含まれる第 1及び第 2の 10線の電位と上記ソース線の電位 は、上記第 1及び第 2のビット線の電位より上記第 1及び第 2の MOS トランジ スタのしきレ、値電圧を引いた値の絶対値である半導体記憶装置。
3 . 上記第 1状態において、 上記第 1の領域に含まれるメモリセルより情報が 読み出される請求項 1または請求項 2記載の半導体記憶装置。
4 . 上記第 1の領域は、 上記増幅回路を複数と、 上記ソース線を駆動するソー ス線ドライバとを具備し、
上記第 1の領域に含まれる上記複数の増幅回路は、上記ソース線に共通に接続 され、
上記ソース線ドライバは、 上記複数の増幅回路を具備するセンスアンプ列と、 上記ヮード線を駆動するワードドライパを複数具備するワードドライバ列とに 囲まれた領域に配される請求項 1または請求項 2記載の半導体記憶装置。
5 . 上記複数の増幅回路は、 上記第 1及び第 2の I O線に共通に接続され、 上記第 1及び第 2の I O線には、上記複数の増幅回路のオフセットを補償する 第 2の増幅回路が接続される請求項 1乃至請求項 4記載の半導体記憶装置。
6 . 上記増幅回路は、 第 5の MO S トランジスタをさらに具備し、
上記第 5の MO S トランジスタのソースは、 上記第 2の MO S トランジスタ のドレインと接続され、 上記第 5の MO S トランジスタのドレインは、 上記第 1の MO S トランジスタのドレインと接続され、 上記第 5の MO S トランジス タのゲートは、 プリチヤ一ジ信号に制御される請求項 1または請求項 2記載の 半導体記憶装置。
7 . 上記第 1の領域は、 上記メモリセルに情報を書き込む書き込み回路と、 上 記書き込み回路を選択する書き込み列選択線と、 上記書き込み回路を制御する 書き込み制御信号線と、上記書き込み回路に接続される書き込み 10線対とをさ らに具備し、
上記書き込み回路は、 第 6乃至第 9の MOS トランジスタをさらに具備し、 上記第 6及び第 7の MOS トランジスタのゲートは、上記書き込み列選択線に 接続され、 上記第 6の MOS トランジスタのドレインは、 上記書き込み 10線対 の一方に接続され、上記第 7の MOS トランジスタのドレインは、上記書き込み 10線対の他方に接続され、
上記第 8及び第 9の MOS トランジスタのゲートは、上記書き込み制御信号線 と接続され、 上記第 8 MOS トランジスタのソースは、 上記第 1のビッ ト線と接 続され、上記第 9の MOS トランジスタのソースは、上記第 2のビット線と接続 され、
上記第 6の MOS トランジスタのソースは、上記第 8の MOS トランジスタの ドレインと接続され、 上記第 7の MOS トランジスタのソースは、 上記第 9の MOS トランジスタのドレインと接続される請求項 1または請求項 2記載の半 導体記憶装置。
8 . 上記書き込み列選択線は、 上記列選択線と接続される請求項 7記載の半導 体記憶装置。
9 . 上記書き込み回路は、 第 1 0の MOS トランジスタをさらに具備し、 上記第 1 0の MOS トランジスタのソースは、上記第 6の MOS トランジスタ のソースと接続され、上記第 1 0の MOS トランジスタのドレインは、上記第 7 の MOS トランジスタのソースと接続され、上記第 1 0の MOS トランジスタの ゲートは、 プリチヤ一ジ信号に制御される請求項 7または請求項 8記載の半導 体記憶装置。
1 0 . 第 1方向に延伸されるワード線と、 上記第 1方向と交差する第 2方向に 延伸される複数のビット線対と、 上記ワード線と上記複数のビット線対に接続 される複数のメモリセルと、 上記メモリセルから読み出される情報を增幅する 増幅回路と、 上記増幅回路より読み出された情報を受ける第 1及び第 2の I O 線と、 上記増幅回路を制御するソース線と、 上記增幅回路に入力される信号を 選択する選択手段とをそれぞれ有する第 1及び第 2の領域と、
上記第 1及び第 2の領域に共通して接続され、上記第 2方向に延伸される列選 択線とを具備する半導体記憶装置において、
上記增幅回路は、 第 1乃至第 4の MO S トランジスタを具備し、
上記第 1及び第 2の MO S トランジスタのゲートは、上記選択手段の入力を受 け、 上記第 1及び第 2の MO S トランジスタのソースは、 上記ソース線に接続 され、
上記第 3の MO S トランジスタのドレインは、 上記第 1の I O線に接続され、 上記第 4の MO S トランジスタのドレインは、 上記第 2の I O線に接続され、 上記増幅回路にそれぞれ含まれる上記第 3及び第 4の M O S トランジスタの ゲートは、 上記列選択線に共通に接続され、
上記第 1の MO S トランジスタのドレインは、上記第 3の MO S トランジスタ のソースと接続され、
上記第 2の MO S トランジスタのドレインは、 上記第 4の MO S トランジス タのソースと接続され、
上記選択手段は、 上記複数のビット線对の信号を入力される半導体記憶装置。
1 1 . 上記半導体記憶装置は、 第 1の状態において、 上記第 1の領域に含まれ る第 1及び第 2の 10線の電位は、上記第 1の領域に含まれる上記ソース線の電 位よりも高く、
上記第 2の領域に含まれる第 1及び第 2の 10線とソース線の電位は、 上記第 2の領域に含まれる複数のビット線対の電位から上記第 3及び第 4の MOS ト ランジスタの閾値電圧を引いた値の絶対値以上である請求項 1 0記載の半導体
1 2 .上記メモリセルは、 2個のトランジスタと 2個のキャパシタとを具備し、 上記選択手段は、マルチプレクサである請求項 1 0または請求項 1 1記載の半 導体記憶装置。
1 3 . 第 1方向に延伸されるワード線と、 上記第 1方向と交差する第 2方向に 延伸され第 1及び第 2のビット線を含む複数のビット線と、 上記ヮード線と上 記複数のビット線に接続される複数のメモリセルと、 上記メモリセルより読み 出される情報を増幅する增幅回路と上記メモリセルに情報を書き込む書き込み 回路とをそれぞれ具備する第 1及び第 2の回路列と、 上記回路列と接続され上 記第 1方向に延伸される第 1及び第 2の I O線対と、 上記増幅回路に接続され るソース線とをそれぞれ具備する第 1及び第 2の領域と、
上記第 1及び第 2の領域に共通して接続される第 1及び第 2の読み出し列選 択線と第 1及び第 2の書き込み列選択線とを具備する半導体記憶装置において、 上記第 1及び第 2の読み出し列選択線と第 1及び第 2の書き込み列選択線は 上記第 2方向に延伸され、
上記第 1及び第 2の回路列に具備される増幅回路の各々は、第 1乃至第 4の M O Sトランジスタを具備し、
上記第 1の MO S トランジスタのゲートは、 上記第 1のビッ ト線に接続され、 上記第 2の MO S トランジスタのゲートは、 上記第 2のビッ ト線に接続され、 上記第 1及び第 2の MO S トランジスタのソースは、 上記ソース線に接続され、 上記第 1の MO S トランジスタのドレインは、上記第 3の MO S トランジスタ のソースと接続され、
上記第 2の MO S トランジスタのドレインは、上記第 4の MO S トランジスタ のソースと接続され、
上記第 1の回路列に含まれる増幅回路の第 3の MO S トランジスタのドレイ ンは、 上記第 2の回路列に含まれる書き込み列選択線と接続される第 1の I O 線対の一方に接続され、 上記第 4の MO S トランジスタのドレインは、 上記第 2の回路列に含まれる書き込み回路と接続される第 1の I O線対の他方に接続 され、
上記第 2の回路列に含まれる増幅回路の第 3の MO S トランジスタのドレイ ンは、 上記第 1の回路列に含まれる書き込み回路に接続される第 2の I O線対 の一方に接続され、 上記第 4の MO S トランジスタのドレインは、 上記第 1の 回路列に含まれる書き込み回路と接続される第 2の I O線対の他方に接続され、 上記第 1の回路列に含まれる書き込み回路は、上記第 1の書き込み列選択線と 接続され、
上記第 2の回路列に含まれる書き込み回路は、上記第 2の書き込み列選択線と 接続され、
上記第 1の領域に含まれる上記第 1の回路列の増幅回路の第 3及び第 4の M O S トランジスタのゲートと、 上記第 2の領域に含まれる上記第 1の回路列の 増幅回路の第 3及び第 4の MO Sトランジスタのゲートとは、 上記第 1の読み 出し列選択線に共通に接続され、
上記第 1の領域に含まれる上記第 2の回路列の増幅回路の第 3及び第 4の M O S トランジスタのゲートと、 上記第 2の領域に含まれる上記第 2の回路列の 増幅回路の第 3及ぴ第 4の MO S トランジスタのゲートとは、 上記第 2の読み 出し列選択線に共通に接続され、
第 1の状態にぉレ、て、 上記第 1及び第 2の読み出し列選択線が活性化され、 上記第 1の領域に含まれる第 1及び第 2の I O線対の電位は、上記第 1の領域 に含まれるソース線の電位よりも高く、
上記第 2の領域に含まれる第 1及び第 2の I O線対とソース線は同電位であ る、 もしくは、 上記第 2の領域に含まれる第 1及び第 2の 10線の電位と上記ソ ース線の電位は、 上記第 1及び第 2のビット線の電位より上記第 1及び第 2の MOS トランジスタのしきい値電圧を引いた値の絶対値である半導体記憶装置。
1 4 . 第 1及び第 2の Nチャネル MOS トランジスタと第 1及び第 2の Pチヤ ネル MOS トランジスタとを具備する第 1の増幅回路と、メモリセノレより読み出 された情報を電源電圧振幅まで増幅する第 2の増幅回路とを具備する半導体記 憶装置において、
上記第 1の Nチャネル MOS トランジスタのゲートと、 上記第 2の Nチヤネ ル MOS トランジスタのゲートとは、第 1の電源電位に接続され、上記第 1の N チャネル MOS トランジスタのソースは、第 1の入力端子に接続され、上記第 2 の Nチャネル MOS トランジスタのソースは、 第 2の入力端子に接続され、 上記第 1の Pチャネル MOS トランジスタのゲートと、 上記第 2の Pチヤネ ル MOS トランジスタのゲートとは、 接地電位に接続され、 上記第 1の Pチヤ ネル M0S トランジスタのソースと、上記第 2の Pチャネル MOS トランジスタ のソースとは、 上記第 1の電源電位に接続され、
上記第 1の Nチャネル MOS トランジスタのドレインは、 上記第 1の Pチヤ ネル MOS トランジスタのドレインと接続され、 上記第 2の Nチャネル MOS トランジスタのドレインは、 上記第 2の Nチャネル MOS トランジスタのドレ インと接続され、 上記第 1及び第 2の Nチャネル MOS トランジスタは、上記第 1及び第 2の P チャネル MOS トランジスタよりも先に上記メモリセルより読み出された情報 の入力を受ける半導体記憶装置。
1 5 . 上記半導体記憶装置は、 第 3乃至第 6の Nチャネル MOS トランジスタ を具備する第 1の回路をさらに有し、
上記第 3の Nチャネル MOS トランジスタのゲートは、 上記第 1の Pチヤネ ル MOS トランジスタのドレインと接続され、 上記第 4の Nチャネル MOS ト ランジスタのゲートは、 上記第 2の Pチャネル MOS トランジスタのドレイン と接続され、
上記第 3の Nチャネル MOS トランジスタのソースと、 上記第 4の Nチヤネ ル MOS トランジスタのソースとは、 上記第 2の増幅回路に接続され、
上記第 3の Nチャネル MOS トランジスタのドレインと、 上記第 4の Nチヤ ネル MOS トランジスタのドレインとは、 上記第 1の電源電位に接続され、 上記第 5の Nチャネル MOS トランジスタのゲートと、 上記第 6の Nチヤネ ル MOS トランジスタのゲートとは、 第 2の電源電位に接続され、
上記第 5の MOS トランジスタと、 上記第 6の MOS トランジスタのドレイン とは、 上記第 2の増幅回路に接続され、
上記第 5の MOS トランジスタのソースと、 上記第 6の MOS トランジスタの ソースとは、 接地電位に接続される請求項 14記載の半導体記憶装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100449761C (zh) * 2004-06-03 2009-01-07 尔必达存储器股份有限公司 半导体存储装置
US7489588B2 (en) 2005-12-28 2009-02-10 Hitachi, Ltd. Semiconductor memory device having a main amplifier equipped with a current control circuit in a burst read operation
JP2017068891A (ja) * 2015-09-30 2017-04-06 株式会社半導体エネルギー研究所 半導体装置および電子機器
TWI675358B (zh) * 2006-09-29 2019-10-21 日商半導體能源研究所股份有限公司 顯示裝置和電子裝置

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005108304A (ja) 2003-09-29 2005-04-21 Toshiba Corp 半導体記憶装置及びその制御方法
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7786512B2 (en) * 2005-07-18 2010-08-31 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7375999B2 (en) * 2005-09-29 2008-05-20 Infineon Technologies Ag Low equalized sense-amp for twin cell DRAMs
KR100831678B1 (ko) * 2006-11-24 2008-05-22 주식회사 하이닉스반도체 반도체 장치의 센스 앰프
US8204075B2 (en) * 2007-01-31 2012-06-19 Broadcom Corporation Inter-device wireless communication for intra-device communications
US8223736B2 (en) * 2007-01-31 2012-07-17 Broadcom Corporation Apparatus for managing frequency use
US20090017910A1 (en) * 2007-06-22 2009-01-15 Broadcom Corporation Position and motion tracking of an object
US20080320293A1 (en) * 2007-01-31 2008-12-25 Broadcom Corporation Configurable processing core
US8254319B2 (en) * 2007-01-31 2012-08-28 Broadcom Corporation Wireless programmable logic device
US8200156B2 (en) * 2007-01-31 2012-06-12 Broadcom Corporation Apparatus for allocation of wireless resources
US9486703B2 (en) 2007-01-31 2016-11-08 Broadcom Corporation Mobile communication device with game application for use in conjunction with a remote mobile communication device and methods for use therewith
US20090011832A1 (en) * 2007-01-31 2009-01-08 Broadcom Corporation Mobile communication device with game application for display on a remote monitor and methods for use therewith
US8280303B2 (en) * 2007-01-31 2012-10-02 Broadcom Corporation Distributed digital signal processor
US20090197641A1 (en) * 2008-02-06 2009-08-06 Broadcom Corporation Computing device with handheld and extended computing units
US8116294B2 (en) * 2007-01-31 2012-02-14 Broadcom Corporation RF bus controller
US8438322B2 (en) * 2007-01-31 2013-05-07 Broadcom Corporation Processing module with millimeter wave transceiver interconnection
US8125950B2 (en) * 2007-01-31 2012-02-28 Broadcom Corporation Apparatus for wirelessly managing resources
US8289944B2 (en) * 2007-01-31 2012-10-16 Broadcom Corporation Apparatus for configuration of wireless operation
US8238275B2 (en) * 2007-01-31 2012-08-07 Broadcom Corporation IC with MMW transceiver communications
US8121541B2 (en) * 2007-01-31 2012-02-21 Broadcom Corporation Integrated circuit with intra-chip and extra-chip RF communication
US8239650B2 (en) * 2007-01-31 2012-08-07 Broadcom Corporation Wirelessly configurable memory device addressing
JP5594927B2 (ja) * 2007-04-11 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
JP2008282459A (ja) * 2007-05-08 2008-11-20 Elpida Memory Inc 半導体記憶装置
JP2008294310A (ja) * 2007-05-25 2008-12-04 Elpida Memory Inc 半導体記憶装置
JP5690464B2 (ja) * 2007-11-20 2015-03-25 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
US8064952B2 (en) * 2008-02-06 2011-11-22 Broadcom Corporation A/V control for a computing device with handheld and extended computing units
US8717974B2 (en) * 2008-02-06 2014-05-06 Broadcom Corporation Handheld computing unit coordination of femtocell AP functions
US8117370B2 (en) * 2008-02-06 2012-02-14 Broadcom Corporation IC for handheld computing unit of a computing device
US8195928B2 (en) * 2008-02-06 2012-06-05 Broadcom Corporation Handheld computing unit with merged mode
US8175646B2 (en) * 2008-02-06 2012-05-08 Broadcom Corporation Networking of multiple mode handheld computing unit
US20090198798A1 (en) * 2008-02-06 2009-08-06 Broadcom Corporation Handheld computing unit back-up system
KR20090113560A (ko) * 2008-04-28 2009-11-02 삼성전자주식회사 안정적인 동작을 보장하는 반도체 장치
US8430750B2 (en) * 2008-05-22 2013-04-30 Broadcom Corporation Video gaming device with image identification
JP5518409B2 (ja) * 2009-09-15 2014-06-11 ピーエスフォー ルクスコ エスエイアールエル 半導体装置、半導体記憶装置、及び半導体装置を含む情報処理システム
JP2011170918A (ja) * 2010-02-18 2011-09-01 Elpida Memory Inc 半導体記憶装置
US8605520B2 (en) * 2010-09-22 2013-12-10 Magic Technologies, Inc. Replaceable, precise-tracking reference lines for memory products
JP5566252B2 (ja) * 2010-10-13 2014-08-06 ラピスセミコンダクタ株式会社 半導体メモリ
US8611140B2 (en) * 2011-09-21 2013-12-17 Crocus Technology Inc. Magnetic random access memory devices including shared heating straps
US8611141B2 (en) 2011-09-21 2013-12-17 Crocus Technology Inc. Magnetic random access memory devices including heating straps
KR20130057855A (ko) * 2011-11-24 2013-06-03 에스케이하이닉스 주식회사 반도체 메모리 장치
US8817557B2 (en) * 2012-06-12 2014-08-26 SK Hynix Inc. Semiconductor memory device and an operation method thereof
US9099191B2 (en) * 2013-06-04 2015-08-04 Ememory Technology Inc. Current sensing amplifier and sensing method thereof
US9087607B2 (en) * 2013-11-12 2015-07-21 International Business Machines Corporation Implementing sense amplifier for sensing local write driver with bootstrap write assist for SRAM arrays
US9640228B2 (en) * 2014-12-12 2017-05-02 Globalfoundries Inc. CMOS device with reading circuit
KR102321609B1 (ko) * 2015-04-30 2021-11-08 삼성전자주식회사 반도체 소자
TWI648737B (zh) 2015-11-19 2019-01-21 鈺創科技股份有限公司 能夠快速寫入資料的記憶體電路
KR102562312B1 (ko) * 2016-08-24 2023-08-01 삼성전자주식회사 비트라인 센스 앰프
KR20180058478A (ko) * 2016-11-24 2018-06-01 에스케이하이닉스 주식회사 반도체 장치, 이를 포함하는 반도체 시스템 및 반도체 장치의 리드 및 라이트 동작 방법
US9953727B1 (en) * 2017-02-10 2018-04-24 Globalfoundries Inc. Circuit and method for detecting time dependent dielectric breakdown (TDDB) shorts and signal-margin testing
JP6896597B2 (ja) * 2017-12-20 2021-06-30 ルネサスエレクトロニクス株式会社 半導体記憶装置
CN112652338B (zh) * 2019-10-10 2023-10-03 上海磁宇信息科技有限公司 存储器的行译码器
US20230023505A1 (en) * 2021-07-23 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Sense amplifier with read circuit for compute-in-memory
US11961580B2 (en) * 2022-06-01 2024-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Sense amplifier and method thereof
US20240022219A1 (en) * 2022-07-14 2024-01-18 Globalfoundries U.S. Inc. Common-gate amplifier circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0554653A (ja) * 1991-08-29 1993-03-05 Hitachi Ltd 半導体装置
JPH1186549A (ja) * 1997-09-01 1999-03-30 Hitachi Ltd ダイナミック型ｒａｍ
US6046924A (en) * 1998-06-19 2000-04-04 Kabushiki Kaisha Toshiba Semiconductor memory device having a sense amplifier region formed in a triple-well structure

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5614456B2 (ja) * 1973-09-13 1981-04-04
JPS63311690A (ja) 1987-06-15 1988-12-20 Toshiba Corp 半導体記憶装置
DE3937068C2 (de) * 1988-11-07 1994-10-06 Toshiba Kawasaki Kk Dynamische Halbleiterspeicheranordnung
JP3101297B2 (ja) * 1990-03-30 2000-10-23 株式会社東芝 半導体メモリ装置
US5553032A (en) * 1990-03-30 1996-09-03 Fujitsu Limited Dynamic random access memory wherein timing of completion of data reading is advanced
JP2611504B2 (ja) * 1990-06-15 1997-05-21 日本電気株式会社 半導体メモリ
JP3432548B2 (ja) * 1993-07-26 2003-08-04 株式会社日立製作所 半導体記憶装置
JP3068389B2 (ja) 1993-09-29 2000-07-24 日本電気株式会社 半導体記憶装置
JP3919834B2 (ja) * 1994-09-14 2007-05-30 株式会社ルネサステクノロジ 半導体記憶装置
US5526322A (en) * 1994-09-23 1996-06-11 Xilinx, Inc. Low-power memory device with accelerated sense amplifiers
JP3181479B2 (ja) * 1994-12-15 2001-07-03 沖電気工業株式会社 半導体記憶装置
KR0157904B1 (ko) 1995-10-18 1999-02-01 문정환 메모리의 센스 증폭회로
JP3283186B2 (ja) 1996-06-10 2002-05-20 三菱農機株式会社 コンバイン
JPH11306762A (ja) 1998-04-20 1999-11-05 Mitsubishi Electric Corp 半導体記憶装置
JP2000021168A (ja) * 1998-06-30 2000-01-21 Fujitsu Ltd 半導体メモリ及びこれを備えた半導体装置
JP4458584B2 (ja) * 1999-09-07 2010-04-28 株式会社ルネサステクノロジ 半導体記憶装置
JP2002015565A (ja) * 2000-06-29 2002-01-18 Mitsubishi Electric Corp 半導体記憶装置
JP4928675B2 (ja) * 2001-03-01 2012-05-09 エルピーダメモリ株式会社 半導体装置
TW546667B (en) * 2002-01-10 2003-08-11 Macronix Int Co Ltd Low power latch sense amplifier
KR100572322B1 (ko) * 2003-11-27 2006-04-19 삼성전자주식회사 반도체메모리장치의 비트라인 감지증폭블록의 레이아웃구조
KR100641704B1 (ko) * 2004-10-30 2006-11-03 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 비트라인 센스앰프 옵셋전압측정방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0554653A (ja) * 1991-08-29 1993-03-05 Hitachi Ltd 半導体装置
JPH1186549A (ja) * 1997-09-01 1999-03-30 Hitachi Ltd ダイナミック型ｒａｍ
US6046924A (en) * 1998-06-19 2000-04-04 Kabushiki Kaisha Toshiba Semiconductor memory device having a sense amplifier region formed in a triple-well structure

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100449761C (zh) * 2004-06-03 2009-01-07 尔必达存储器股份有限公司 半导体存储装置
US7489588B2 (en) 2005-12-28 2009-02-10 Hitachi, Ltd. Semiconductor memory device having a main amplifier equipped with a current control circuit in a burst read operation
TWI675358B (zh) * 2006-09-29 2019-10-21 日商半導體能源研究所股份有限公司 顯示裝置和電子裝置
US10527902B2 (en) 2006-09-29 2020-01-07 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US11237445B2 (en) 2006-09-29 2022-02-01 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP2017068891A (ja) * 2015-09-30 2017-04-06 株式会社半導体エネルギー研究所 半導体装置および電子機器
JP2021009750A (ja) * 2015-09-30 2021-01-28 株式会社半導体エネルギー研究所 半導体装置

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