WO2003085677A1 - Memoire non volatile - Google Patents

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WO2003085677A1
WO2003085677A1 PCT/JP2002/003417 JP0203417W WO03085677A1 WO 2003085677 A1 WO2003085677 A1 WO 2003085677A1 JP 0203417 W JP0203417 W JP 0203417W WO 03085677 A1 WO03085677 A1 WO 03085677A1
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buffer
command
unit
data
address
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PCT/JP2002/003417
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English (en)
French (fr)
Inventor
Yoshinori Takase
Keiichi Yoshida
Takashi Horii
Atsushi Nozoe
Takayuki Tamura
Original Assignee
Renesas Technology Corp.
Hitachi Ulsi Systems Co., Ltd.
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Publication date
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Priority to PCT/JP2002/011953 priority patent/WO2003085676A1/ja
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Publication of WO2003085677A1 publication Critical patent/WO2003085677A1/ja
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    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/22—Nonvolatile memory in which reading can be carried out from one memory bank or array whilst a word or sector in another bank or array is being erased or programmed simultaneously

Definitions

  • the present invention relates to a non-volatile memory device having a non-volatile memory portion and a buffer portion thereof, and relates to a technique effective when applied to, for example, a flash memory capable of storing information in four values in individual memory cells.
  • Japanese Patent Application Laid-Open No. 11-85609 describes a flash memory having a nonvolatile memory section and its buffer section. According to this, the memory section can be read / written only in 8-bit or 16-bit units, whereas the host device can be read in units of single or multiple sectors such as 512 bytes. It is necessary to exchange data, so a buffer section is provided and this is used as cache memory.
  • the buffer unit used as a cache memory is only used internally implicitly when executing commands such as erasing, writing, and reading from and to the flash memory. In short, the buffer unit is not directly operated from outside the flash memory.
  • the present inventor has studied the above and found the following points.
  • the use of the buffer unit is not necessary, but it cannot be used for other purposes. Therefore, the on-chip buffer unit cannot be effectively used during the erase operation. Further, the storage information once stored in the buffer unit cannot be operated so as to be read out to the outside at a high speed independently of the operation of the nonvolatile memory unit. In other words, data transfer between the external device and the flash memory There is room to further reduce bar heads.
  • An object of the present invention is to provide a nonvolatile memory device that can effectively use a buffer unit during an erasing operation for the nonvolatile memory unit.
  • the nonvolatile memory device includes a nonvolatile memory unit (MARY 0 to: FARY 3), a buffer unit (BMR Y ⁇ to: BMRY 3), And a control unit (CNT), the control unit comprising: a first access processing instruction (22, 23) between the outside and the buffer unit; and a non-volatile memory unit and the buffer unit.
  • the instructions (2 1, 2 4) for the second access processing between them can be separately received and controlled.
  • the control unit since the control unit can independently access the nonvolatile memory unit and the buffer unit in accordance with external instructions, the control unit operates the nonvolatile memory unit and the buffer unit in parallel.
  • the processing instruction is an instruction to write data input from the outside to the buffer unit or an instruction to read data from the buffer unit to the outside.
  • the write instruction or the read instruction is given, for example, by a change in one or more externally input control signals (CLE, ALE, WEb, REb).
  • the write instruction is given in a write enable state in a command launch disable and an address launch disable.
  • the read instruction is given in a re-enabled state in the command latch enable and the address latch disable. It is also possible to regard a state of control confidence, such as the one or more strobe signals, as a command code.
  • status indication information (R / B b) indicating that the second access process is being performed is output to the outside. It becomes easy to control the timing of the instruction of the read enable or the write enable from the outside.
  • the instruction of the second access process is given by an access command.
  • the nonvolatile memory section and the buffer section are associated with each other, and a plurality of sets of each correspondence are provided as memory banks.
  • Adopt the addressless command (20).
  • the control unit can recognize an externally supplied address command, and the address command enables designation of a storage area of a buffer section and a storage area of a nonvolatile memory section.
  • the address command can have first designation information, second designation information, and third designation information.
  • the first designation information designates a nonvolatile memory section and implicitly designates a buffer section corresponding to the designated nonvolatile memory section.
  • the second specification information specifies an access target address in the specified nonvolatile memory unit.
  • the third specification information specifies an access target address in the specified buffer unit.
  • the buffer section can be freely specified, but in the second access processing, the buffer section corresponding to the nonvolatile memory section is implicitly specified.
  • the control unit when responding to a specific second access processing instruction, sets the designation of the buffer unit based on the first designation information to another buffer unit that does not correspond to the nonvolatile memory unit. Should be regarded as the specification of.
  • control unit controls the second memory of the nonvolatile memory unit in accordance with the instruction state of the first and second access processes.
  • the access processing and the first access processing of another buffer unit not corresponding to the nonvolatile memory unit can be performed in parallel.
  • control unit can execute the erasing process of the nonvolatile memory unit and the first access process of the buffer unit, which are associated with each other, in parallel.
  • the control unit reads the data from the buffer unit and writes the data to the nonvolatile memory unit in the second access processing instruction.
  • the information stored in the buffer unit is maintained in a state of waiting for another instruction of the first access processing or the second access processing. This is convenient when the storage information held by the buffer unit is copied to another location in the nonvolatile memory unit, or when a retry for a write error is performed.
  • the control unit reads out the data from the buffer unit and performs a process in response to an instruction of a first access process that is output to an external unit, and then performs another first access process or an instruction of a second access process. In this state, the information stored in the buffer unit is maintained. As a result, it becomes possible to output the storage information once read out to the buffer unit at a high speed as in a cache memory operation according to an external instruction.
  • the control unit initializes the storage information of the buffer unit in response to the no-clear command so that unnecessary data can be deleted when the storage information is maintained in the buffer unit.
  • the control unit writes external input data to the buffer unit in response to the first access process. At this time, before writing, information stored in the buffer unit is initialized.
  • control section is configured to externally instruct data read from the nonvolatile memory section and written to the buffer section by the second access processing. Multiple times of the first access processing enables data to be transferred multiple times at different times from the buffer to the outside. As a result, the buffer can be operated as a read cache under external control.
  • control unit may use the same address as the address in the non-volatile memory unit held by the buffer unit.
  • the target second access processing is omitted.
  • the non-volatile storage device itself to perform address comparison and perform a read cache operation of the buffer unit.
  • address comparison operation for example, address holding means for holding the address information of the address in the non-volatile memory section of the buffer held by the buffer section, address information held by the address holding means and the second access And comparing means for comparing address information of an address of the nonvolatile memory portion to be read out in the processing.
  • the read cache operation control of the buffer unit by the control unit includes an instruction to output the data written to the buffer unit from the nonvolatile memory unit in the second access process to the outside from the buffer unit by the first access process.
  • it is equivalent to a control for differentiating the period of the busy state by a signal indicating the busy state according to the presence or absence of the second access processing.
  • control unit transmits the data written to the buffer unit from the outside in the first access process by a plurality of second access processes. It is possible to write multiple times from the buffer to the nonvolatile memory. As a result, copy and write retry processing can be made more efficient.
  • control unit transmits the data rewritten from the outside on the buffer unit by a plurality of first access processes to the second unit.
  • Access processing enables writing from the buffer to the nonvolatile memory. For example, when the read 'modify' write operation is repeated several times for the same sector, the processing efficiency is improved.
  • Two-bit or more multi-value information can be stored in one storage element, and the buffer unit can store one-bit binary information in one storage element.
  • the control unit regards the storage information of the non-volatile memory unit as binary information, and can control a third access process in which the conversion operation from multi-level to binary is omitted. As a result, the time required to read data to the outside is reduced. If the target of the third access processing is, for example, the management area data for the section of the file data, the validity of the sector and the presence or absence of substitution Can be determined quickly, which contributes to speeding up file access and the like.
  • an address buffer for latching address information from the outside and an output of the address buffer are input to a signal path used for the first access processing and supplied to the memory buffer unit.
  • a buffer address buffer, a buffer buffer for latching the data output from the buffer, and a buffer for latching the output of the buffer and outputting the data to the outside are provided. Therefore, we focus on a configuration in which the number of pipeline stages from the address input to the data output is relatively large.
  • the control unit after recognizing the address command in synchronization with the first strobe signal, changes the second strobe signal for instructing data reading to the outside in the first access processing.
  • a clock is generated autonomously to generate latching timing for the buffer address buffer and latch timing for the buffer address buffer. Even if the number of pipeline stages from address input to data output is relatively large, it can be handled.
  • the nonvolatile memory unit and the buffer unit have a plurality of sets corresponding to the nonvolatile memory units and the erase unit of the nonvolatile memory unit is a multiple of the write unit.
  • the buffer area of the non-volatile memory section different from the non-volatile memory section to be rewritten is used as a save area for the rewriting target storage information.
  • the nonvolatile memory device is formed on one semiconductor chip together with a memory LSI or another circuit module such as a CPU formed on one semiconductor chip. It is configured as a micro computer LSI or system LSI.
  • a non-volatile memory device from another viewpoint has a plurality of memory banks (BNK0 to BNK3) and a control unit (CNT), and the memory bank is a non-volatile memory unit ( It has FARY0 to FARY3) and a buffer section (BMRY0 to: BMRY3).
  • An access target area of the buffer section and the nonvolatile memory section is designated based on an address command (20).
  • the control unit includes an instruction (22, 23) for a first access process between the outside and the buffer unit, and an instruction (21, 21) for a second access process between the nonvolatile memory unit and the buffer unit. 24) can be separately controlled and received from outside.
  • control unit can independently control access to the nonvolatile memory unit and the buffer unit in accordance with external instructions, the control unit operates the nonvolatile memory unit and the buffer unit in parallel, The memory information once read out can be output at a high speed as in the cache memory operation according to an external instruction.
  • the control unit causes the buffer unit of the memory bank specified by the address command to be used in the first access process, and allows the buffer unit to be freely specified in the first access process.
  • 02 03417 In the second access process, 02 03417
  • the buffer unit of the memory bank specified by the address command or a buffer unit of a different memory bank is used.
  • control unit is configured to access the nonvolatile memory unit designated by the address command every time the address command is input up to the number of times corresponding to the number of memory banks.
  • a read access command instructing a read operation is input as a second access process, a read setup operation for the area is controlled, and the storage information is read from the nonvolatile memory unit in which the read setup is performed. Control is performed to write the data to the buffer unit.
  • a read operation for a multi-bank can be performed.
  • the control unit continuously inputs address commands and write data input in accordance with an instruction of the first access process up to a number of times corresponding to the number of memory banks.
  • the write operation of the write data is controlled to a buffer portion of the memory bank specified by the address command, and when a write access command instructing the write operation is input as the second access processing, the buffer The write data of the memory section is controlled to be written to the nonvolatile memory section of the corresponding memory bank.
  • a write operation for multi-puncture can be performed.
  • a non-volatile storage device includes a control unit, a non-volatile storage unit, and a buffer circuit, and the control unit transmits a plurality of operation instruction commands from outside. Accept.
  • the operation instruction command includes a first operation instruction command (22, 23) for performing an access operation between the buffer circuit and the outside, and a first operation instruction command between the buffer circuit and the nonvolatile storage unit. And a second operation instruction command (2 1, 24) for performing an access operation.
  • the control unit has a command accepting state capable of accepting the operation instruction command. After receiving the operation instruction command and performing a process corresponding to each operation instruction command, the control unit enters the command accepting state. .
  • the nonvolatile storage unit is divided into a plurality of storage areas, and one of the storage areas is selected as the operation instruction command.
  • An instruction to perform an access operation with the buffer circuit is provided.
  • the buffer circuit is divided into a plurality of areas corresponding to the plurality of storage areas.
  • the control unit selects the storage area of the nonvolatile storage unit by the third operation instruction command, and sets the area of the buffer circuit corresponding to the selected storage area of the nonvolatile storage unit. Select also.
  • the first operation instruction command gives an instruction to perform an access operation between the area of the buffer circuit selected by the third operation instruction command and the outside.
  • the second operation instruction command gives an instruction to perform an access operation between the area of the buffer circuit selected by the third operation instruction command and the storage area of the nonvolatile storage unit. 02 03417
  • the control unit enters the command receiving state in response to completion of a part of processing of accessing one storage area of the nonvolatile storage unit by the second operation instruction command, and Before all access processing to one storage area is completed, reception of the third operation instruction command and storage of the buffer circuit area and the non-volatile storage unit selected by the third operation instruction command are performed. When the area is different from the area where the access processing is being performed, the first or second operation instruction command can be accepted.
  • the first operation instruction command includes, for example, a first write operation command for instructing the buffer circuit to perform a data write operation, and an instruction for reading data from the buffer circuit. And a first read operation command to be performed.
  • the second operation instruction command includes, for example, a second write operation command for instructing the buffer circuit to write data to the non-volatile storage unit and a data write command from the non-volatile storage unit to the buffer circuit. And a second read operation command for instructing evening reading.
  • the first operation instruction command further includes a first erase operation command for instructing erasure of data written in the buffer circuit.
  • the second operation instruction command further includes a second erasure operation command for instructing erasure of data written in the nonvolatile storage unit.
  • ⁇ Receiving Command Parallel to Erasing After receiving the third operation instruction command for designating the first storage area of the nonvolatile storage unit, the second erasing operation command is received and written into the first storage area. The third operation instruction command for designating the second storage area of the non-volatile storage unit and the first operation before the erasure of the stored data is started and before the erasure of data is completed. The operation instruction command or the second operation instruction command can be received.
  • ⁇ Determination of Write Data on Buffer Circuit After receiving the third operation instruction command for designating the first storage area of the nonvolatile storage unit, the second read command is received, and the nonvolatile storage unit receives the second read command. After the buffer circuit completes the readout of the data, at least one or more first operation instruction commands are accepted, and the second write command is accepted.
  • the second write command can be accepted. After receiving at least one of the first write commands, one or more receiving operations of the first operation instruction command can be performed. After receiving at least one of the write commands, one or more operations of receiving the second write command can be performed.
  • the buffer circuit In response to the plurality of storage areas, the buffer circuit is divided into a plurality of areas, and a first area of the buffer circuit preferentially corresponding to the first storage area; And a second area of the buffer circuit preferentially corresponding to the second storage area. The first area of the buffer circuit can be accessed even with the second storage area. The second area of the buffer circuit can be accessed even with the first storage area.
  • the first operation instruction command is: A first write operation command instructing writing of data to the buffer circuit by performing an access operation between a first area of the buffer circuit and the outside, and a second command instructing reading of data from the buffer circuit. 1 includes a read operation command and a first erase operation command instructing erasure of data written in the buffer circuit.
  • the second operation instruction command performs an access operation between an area of the buffer circuit selected by the third operation instruction command and a storage area of the nonvolatile storage unit, and causes the buffer circuit to execute the nonvolatile operation.
  • a second write operation command for instructing writing of data to the volatile storage unit a second read operation command for instructing reading of data from the nonvolatile storage unit to the buffer circuit, and writing to the nonvolatile storage unit.
  • a second erase operation command instructing erasure of the data being erased.
  • the second write operation command includes a main second write operation command for instructing writing of data to a storage area preferentially corresponding to the area of the selected buffer circuit, and the selected buffer circuit.
  • the second read operation command includes a main second read operation command for instructing reading of data from a storage area corresponding to an area of the selected buffer circuit preferentially, and a main read operation command of the selected buffer circuit. And a secondary read operation command for instructing reading of data from a storage area which is not a storage area corresponding to the area preferentially.
  • the nonvolatile memory device from another viewpoint has a control unit and a nonvolatile memory unit.
  • the nonvolatile storage unit has a plurality of storage areas. There are as many buffer circuits as the number of the storage areas, each storage area is connected to a corresponding buffer circuit, and each buffer circuit is externally connected.
  • the plurality of buffer circuits are independently accessible to the outside under control of the control unit.
  • the plurality of storage areas can be independently accessed for access to a buffer circuit under the control of the control unit.
  • FIG. 1 is a planar layout diagram of a flash memory as an example of a semiconductor memory device according to the present invention.
  • FIG. 2 is a block diagram illustrating the details of the address, data and command code transmission paths in the flash memory 1.
  • FIG. 3 is an explanatory diagram illustrating a data transfer mode between the external input / output terminals i / o0 to i7o7 and the buffer memory.
  • FIG. 4 is an explanatory diagram showing an example of a data transfer mode between the buffer memory and the flash.
  • FIG. 5 is an explanatory diagram illustrating types of access processing in the flash memory.
  • FIG. 6 is an explanatory diagram exemplifying an outline of an instruction form of a first access process and a second access process.
  • FIG. 7 is an explanatory diagram showing a specific example of a command system in the flash memory.
  • FIG. 8 is an operation explanatory diagram schematically showing the contents of the clear processing by the buffer clear command.
  • FIG. 9 is an operation explanatory diagram schematically showing the contents of write or read processing for an arbitrary page of pages 1 to 4.
  • FIG. 10 is an explanatory diagram exemplifying a preferential correspondence and a non-priority correspondence of the buffer memory to the flash memory array.
  • FIG. 11 is an explanatory diagram schematically showing the contents of a 4-page write or read process.
  • FIG. 12 is an explanatory diagram schematically showing the contents of the erasing process for an arbitrary page of 2 to 8 pages. ⁇
  • FIG. 13 is an explanatory diagram schematically showing the contents of the eight-page erasing process.
  • FIG. 14 is an explanatory diagram schematically showing the contents of the direct flash access processing.
  • FIG. 15 is a state transition diagram showing a control state in response to an address command and instructions for the first and second access processing.
  • FIG. 16 is an explanatory diagram showing a rewriting operation for the flash memory.
  • FIG. 17 is an explanatory diagram showing a rewriting operation in which a corresponding buffer memory and a non-corresponding memory buffer of a memory bank are used for evacuation.
  • FIG. 18 is an explanatory diagram showing another rewriting operation for the flash memory.
  • FIG. 19 is an explanatory diagram showing a cache read operation for a flash memory.
  • FIG. 20 is an explanatory diagram showing an example in which the flash memory determines a page address miss and a page address miss for the cache read operation on the flash memory.
  • FIG. 21 is an explanatory diagram illustrating a copy write operation.
  • FIG. 22 is a timing chart of the read operation.
  • FIG. 23 is a timing chart of the cache read operation.
  • FIG. 24 is a timing chart of the write operation.
  • FIG. 25 is a timing chart of the copy write operation.
  • FIG. 26 is a timing chart of an operation corresponding to the process of FIG. 19 in which the memory controller performs a page address comparison for the cache read operation.
  • FIG. 27 is a timing chart of an operation field corresponding to the processing of FIG. 20 in which the flash memory performs a page address comparison for the cache read operation.
  • FIG. 28 is an explanatory diagram showing a pipeline of a data output system in the flash memory.
  • FIG. 29 is a timing chart illustrating each output signal waveform in the pipeline of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows a planar layout of a flash memory as an example of a semiconductor memory device according to the present invention.
  • the flash memory 1 shown in FIG. 1 is formed on a single semiconductor substrate (chip) such as single crystal silicon by a known MOS integrated circuit manufacturing method.
  • the flash memory 1 has, for example, four memory banks BNK 0 to: BNK
  • control unit It has CNT.
  • the buffer memory is arranged in two parts on the left and right corresponding to one flash memory array.
  • the suffix (R) is assigned to the buffer memory on the right and the suffix (L) is assigned to the buffer memory on the left.
  • the external input / output terminals i / o 0 to iZo 7 of the flash memory 1 are also used as address input terminals, data input terminals, data output terminals, and command input terminals.
  • the flash memory 1 inputs a command enable signal CLE, an address latch enable signal ALE, a chip enable signal CEb, a read enable signal REb, and a write enable signal WEb as external control signals, for example, strobe signals. Ready 'Outputs the busy signal RZBb.
  • the chip enable signal CEb indicates a chip select state to the flash memory 1, and the enable signal REb instructs a read operation from the external input / output terminal i / ⁇ ;
  • the enable signal WEb instructs a write operation from the external input / output terminals iZo0 to i / o7.
  • the command latch enable signal CLE means that a command is externally supplied to the external input / output terminals i / o 0 to i / o 7, and the address latch enable signal ALE is an external input / output terminal. This means that an address signal is supplied to i / o 0 to iZo 7.
  • the ready / busy signal R / Bb indicates that an erase, write, or read operation (busy state) is being performed on any of the flash memory arrays FARY0 to FARY3 by a low level (L). Show.
  • the busy state or ready state for each flash memory array (FARY0 to FARY3) can be externally recognized by reading the status information described below.
  • the control unit CNT controls a signal interface function with the outside according to the state of the strobe signal, and controls an internal operation according to an input command.
  • PC version 2/03417 PC version 2/03417
  • Each flash memory array FARY 0-: FARY 3 has a number of non-volatile memory cells arranged in a matrix.
  • This nonvolatile memory cell is not particularly limited, but one known floating gate transistor constitutes one memory cell.
  • a non-volatile memory cell includes a source and a drain formed in a well region, a gate formed in a channel region between the source and the drain via a tunnel oxide film, and a floating gate. It is composed of control gates stacked via an interlayer insulating film. The control gate is connected to the word line, the drain is connected to the bit line, and the source is connected to the source line.
  • FIG. 1 one non-volatile memory cell MC and one bit line G—BL are representatively shown, and one end of the bit line G—BL is connected to a sense launch SL composed of a stray clutch circuit. Is done.
  • the flash memory 1 shown in FIG. 1 512 bytes of stored information are called one sector.
  • One hundred twenty-four bytes is also referred to as one kilobyte.
  • One page is specified by a page address.
  • the designation of the even page address in the erase mode is the designation of the block.
  • nonvolatile memory cells in the flash memory 1 are not particularly limited.
  • One unit stores 2 bits of information.
  • one word line is connected to 248 bytes of non-volatile memory cells
  • the page address information is connected to one corresponding word line.
  • Page address The information specifies the page address within the entire memory bank, the least significant bit specifies the even or odd number of the page address, the high side specifies the pad line, and the two most significant bits specify the memory bank I do.
  • word line selection decoder not shown
  • bit lines in units of even or odd pages is performed by an even / odd bit line selector (not shown).
  • the selected 1024-byte bit line is connected to the 1024-byte sense latch SL.
  • even page addresses are regarded as block addresses (addresses for one word line and two pages).
  • the storage data of the previous nonvolatile memory cell utilizes the fact that the threshold voltage of the memory cell changes according to the amount of charge stored in the floating gate.
  • the threshold voltage of the memory cell is limited to a desired range according to the value of the stored data, and the threshold voltage distribution is called a memory threshold distribution.
  • the nonvolatile memory cell is
  • the information storage state of one memory cell includes an erase state ("11") as a fourth threshold voltage (Vth4) state, and a first write state ("" as a first threshold voltage (Vt hi) state. 10 "), the second write state (" 00 ") as the second threshold voltage (Vth2) state, and the third write state (" 01 ") as the third threshold voltage (Vth3) state Selected from Although not particularly limited, the threshold voltage has a relationship of 1: 114 ⁇ "1: 1 ⁇ 1: 112 ⁇ 113. A total of four information storage states are determined by 2-bit data.
  • the write verify voltage applied to the word line during the write operation after erasure is set to three different voltages, and these three types are used.
  • the voltage is sequentially switched, and the write operation is performed three times, and in each of the three separate write operations, 0 V is applied to the selected bit line and IV is applied to the non-selected bit line.
  • ⁇ The lead wire is set to, for example, 17V.
  • the threshold voltage of the memory cell is increased.
  • the three types of write threshold voltage control can be performed by time control in such a high voltage state, and furthermore, by controlling the level of the high voltage applied to the word line.
  • Whether 0 V or IV is applied to the bit line is determined by the logic value of the write control information to be made to latch by the sense latch circuit SL. For example, it is controlled so that the latch data of the sense latch circuit SL is not selected for writing when the logical value is “1” and is selected for writing when the logical value is “0”. Whether the sense latch SL is set to "1" or "0" during the write operation is determined by the control unit CNT according to the write data in the buffer memory according to the write threshold voltage state at which the write is to be performed. During block erase, the selected word line is set to 16 V, the unselected word line is set to 0 V, and the selected bit line is set to 2 V.
  • the 2-bit storage information is determined based on the binary (1 bit) value read from the memory cell in the read operation.
  • the control unit CNT controls erasing, writing, and reading of the flash memory arrays FARY0 to FARY3.
  • the buffer memories BMR Y 0 to BMR Y 3 are composed of, for example, SRAMs (Static Random Access Memory), and write data and binary data input externally to external input / output terminals i / o 0 to i / o7. Temporarily saves the binary readout output from the input / output terminals i / o 0 to i / o 7.
  • the buffer memories BMRY0 to BMRY3 are divided into two for each memory bank, and the buffer memories BMRY0 to BMRY3 for each memory bank are at least equal to the write unit and read unit in the corresponding flash memory array. It has a limited storage capacity.
  • each of the buffer memories BMRYO to BMRY3 as an on-chip buffer has a storage capacity of 2K bytes.
  • one set of buffer memories BMRYO ⁇ : BMRY3 is arranged in each memory bank, and the buffer memories arranged in the same memory bank are used preferentially for the same flash memory array.
  • a buffer memory that is not preferentially handled may be used.
  • the control is performed by the control unit CNT according to a command and an address signal.
  • Flash memory 8 The selection of the sense latch SL in units of 8 bits for 11 ⁇ 3 is performed by a sense latch selection circuit not shown.
  • FIG. 2 exemplifies details of the transmission path of the address, data, and command code in the flash memory 1.
  • the command code supplied to the external input / output terminals i / o 0 to i / o 7 is input to the control unit CNT.
  • External address information given to the external input / output terminals i / o 0 to iZo 7 is supplied to an address buffer (ABUF) 10.
  • the address information input to the address buffer 10 includes page address information for designating the page address of the flash memory array in the entire memory bank B NK 0 to BNK 3 and access start address information of the buffer memory (buffer start column address information). ), And the address information is stored in an address latch circuit (not shown).
  • the address buffer has a flash address counter (FAC) 11 and a buffer address counter (BAC) 12.
  • Flash address count 11 is an address count that generates an address signal for sequentially selecting one page of sense latches in byte units.
  • the buffer address count 12 is an address count in which a buffer column address, such as the address of the buffer, is preset, and an access address signal of the buffer memory is sequentially generated in units of 8 bits with the preset value as an initial value.
  • the flash memory arrays FARY0 to FARY3 are supplied with the above-mentioned three-page address information and the output of the flash address counter 11.
  • the buffer memory BMRYi that temporarily stores the storage information of the flash memory array FARYi selected based on the page address information is interfaced with the external input / output terminals i / o0 to i / o7.
  • the buffer memory BMRYi (R) on the right side of one buffer memory BMRYi selected based on page address information etc. is connected to the external input / output terminals i / o4 to i / o7.
  • the stored information is read out.
  • the write data supplied to the external input / output terminals i / o0 to iZo3 is one buffer memory BMRY selected based on page address information and the like.
  • the write buffer temporarily stored in the left side buffer memory BMRY i (L) of i and given to the external input / output terminals i / o 4 to i / o 7 is selected based on page address information etc.
  • the buffer memory BMRY i (R) on the right side of one of the buffer memories BMRY i is temporarily stored.
  • FIG. 4 illustrates a data transfer form between the buffer memory BMRYi and the flash FAR Yi.
  • the access operation to the flash memory in the write operation specifying the memory bank BNK i, the write information temporarily stored in the buffer memory BMRY i specified based on the The data is written to the specified flash memory array FAR Yi based on that.
  • storage information from the flash memory array FARYi specified based on page address information or the like is specified based on page address information. Is temporarily stored in the buffer memory BMRY i.
  • FIG. 5 exemplifies types of access processing in the flash memory 1.
  • c FARY collectively refers to the flash memory arrays FARY0 to FARY3.
  • B MY is a general term for buffer memories BMRY 0 to BMRY 3.
  • MCNT Flash memory controller located outside rush memory 1.
  • the control unit CNT separately performs a first access process between the outside and the buffer memory BMRY and a second access process between the flash memory array FARY and the buffer memory BMRY. It can be controlled by receiving instructions from.
  • the first access process is broadly divided into a buffer program process B PGM that writes data to the buffer memory BMRY from outside and a buffer read process BRD that reads data from the buffer memory BMRY to the outside.
  • the second access processing includes a flash program processing FPGM for writing information stored in the buffer memory BMRY to a predetermined memory of the flash memory array FARY, a flash erase processing FERS for erasing a predetermined area of the flash memory array FARY, and a flash memory array FARY.
  • the stored information of the predetermined memory is read out and stored in the buffer memory BMRY.
  • the control unit CNT controls a direct flash access process DFA for directly reading out storage information of a predetermined memory of the flash memory array as binary information to the outside.
  • directly means that the stored information is not converted between binary and quaternary.
  • FIG. 6 shows an example of an outline of an instruction form of the first access process and the second access process.
  • reference numeral 20 denotes an address command
  • Coml denotes a first command code such as an address command code
  • CA denotes the buffer head column address information
  • PA denotes page address information
  • Reference numeral 21 denotes an access command for instructing the flash read processing as the second access processing.
  • Com2 means a second command code that constitutes an access command or the like.
  • reference numeral 22 denotes an instruction of the buffer read processing BRD as the first access processing.
  • Buffered processing BRD PC so-called 2/03417
  • the state in which the storage information targeted for the flash read processing FRD indicated by the access command 21 is specified by the page address information and the transfer from the flash memory array FARYi to the buffer memory BMRY i is completed is the state of the flash memory 1 It is indicated externally by the ready state (R / Bb-L), which is the first state of the ready one signal R / Bb.
  • Buffer read processing BRD instruction 22 is externally given after the ready state of the ready / busy signal R / Bb.
  • Buffer read processing When the instruction 22 of the BRD is given, the buffer designated based on the buffer head information is output from the buffer memory BMRY i in synchronization with the clock change of the read enable signal REb. .
  • the output data is shown as D out.
  • 23 indicates an instruction of the buffer program processing BPGM as the first access processing.
  • Buffer program processing When the instruction 23 of BPGM is given, the buffer memory BMR Y i of the memory bank B NK i specified by the page address information is successively linked to the write enable signal WE b in the buffer head column address information as the head address.
  • the input data D in is stored in synchronization with the change.
  • Reference numeral 24 denotes an access command for instructing the flash program processing FPGM as the second access processing.
  • the flash program processing FPGM is specified, the storage information of the buffer memory BMRY i is written to the page address of the flash memory array FARY i specified by the page address information. This book Until the writing operation is completed, the ready's busy signal R / Bb is kept in the busy state.
  • the above-mentioned flash command processing as the second access processing in the column A of FIG. 6 The access command 21 for instructing the FRD is omitted, and immediately after the address command 20, the first access processing is performed.
  • the buffer read processing BRD is instructed (22).
  • the read bank is sequentially read from the buffer memory BMRY i in the memory bank: BNK i determined according to the page address information of the address command 20 by using the above-mentioned buffer top column address information as the top address.
  • the data Dout is output in synchronization with the clock signal REb. At this time, since the second access processing 21 has not been instructed, access to the flash memory array FARYY is not performed.
  • the buffer program processing BPGM instruction 23 as the first access processing in the column B of FIG. 6 is omitted, and immediately after the address command, the flash program processing as the second access processing is performed. Instructions 24 of the processing FP GM are given.
  • the storage information of the buffer memory BMRY i in the memory bank BNK i determined according to the page address information of the address command 20 is stored in the page of the flash memory array FAR Yi specified by the page address information. Is written to.
  • the first access processing 23 since the first access processing 23 is not instructed, there is no need to externally supply the write data to the buffer memory BMRYi.
  • the data already held in the buffer memory BMRY i is stored in the flash memory array.
  • FIG. 7 shows a specific example of a command system in the flash memory 1.
  • An address command code and the like are illustrated in the column of Coml, and an access command code and the like are illustrated in the column of Com2.
  • the buffer memory BMRYi is explicitly cleared. Significant data must remain in the buffer memory BMRY i to enable the processing described in columns C and D in FIG. This is to guarantee this.
  • the Coml command code "FEH" in this buffer clear command gives the buffer clear operation instruction.
  • FIG. 8 schematically shows the contents of the clear processing by the buffer clear command.
  • a random access command exemplified in command Nos. 2 and 3 in FIG. 7 to externally read data from an arbitrary column address in the buffer memory.
  • the starting arbitrary address is specified by the above-mentioned CA, and the specified buffer head column address information is preset in the buffer address count 12 in FIG. 2 and is sequentially updated.
  • FIG. 9 schematically shows the contents of the writing or reading process for an arbitrary one of the above-mentioned 1-4 pages.
  • the buffer memory is preferentially associated with the flash memory array in the same bank. That is, in the priority correspondence, when the memory bank: BNKi is specified by the page address information, the specification is regarded as the specification of the flash memory array FARYi and the buffer memory BMRYi of the same bank. Although there is no particular limitation as to whether or not this priority correspondence exists, it is determined by the command code of the access command. In Fig. 7, a non-priority correspondence is selected in the case of Com 2 access command code "31H", "12H ,," and "17H", and a priority correspondence is selected in other cases.
  • the relationship between the flash memory arrays FARY0 to FARY3 and the buffer memories BMRY 0 to BMRY3 is predetermined in advance, that is, the flash memory arrays FARYO, FARY1, FARY2, and FARY3 are stored in the buffer memory BMRY2. , BMRY3, BMRY0, BMRY 1.
  • Non-priority correspondence is shown in Fig. 10. The priority relation and non-priority relation of the buffer memory to the flash memory array are illustrated. No, but the priority
  • the connection between the relevant buffer memories and the connection between the buffer memories in the non-priority correspondence can be selected by a switching switch that exclusively switches the mutual connection.
  • FIG. 11 schematically shows the contents of the four-page write or read process.
  • the basic command code for erasing the flash memory array is "D0H". Up to eight pages can be specified for parallel erasure in units of two pages. Deletion by the command code is optional within the range of 2 to 8 pages. For page address information necessary for erasing a plurality of pages, an address command starting with "60H" may be repeated a plurality of times.
  • FIG. 12 schematically shows the contents of the erasing process for the arbitrary pages 2 to 8 described above.
  • FIG. 13 schematically shows the contents of the 8-page erasing process.
  • a command N 0.20 is a direct flash access command (binary read command), which reads two bits of storage information stored in one memory cell as one bit of storage information.
  • FIG. 14 schematically shows the contents of the direct flash access processing.
  • the flash memory 1 has status information for each flash memory array FAR Y i in the status register, and the status information can be read out externally by the command code 7 * H (70H to 76H) of Com 1 in Fig. 7. obtain.
  • the ready state and busy state of each flash memory array FAR Yi, as well as the state of write pass / fail, etc. can be grasped externally.
  • the flash memory 1 it is possible to easily issue an instruction for access processing to an inactive memory bank or an instruction for first processing to the memory bank BNKi during an erasing operation.
  • FIG. 15 exemplifies a state transition diagram of the control responding to the address command and the instruction of the first and second access processing.
  • the state transition control is controlled by the control unit CNT.
  • the control state hatched is a busy state.
  • the read operation control will be described (4 Page Read [30H]).
  • Address command (address specification command) Specify the address of the read page using code "00H”. Addresses are specified in the order of CA and PA.
  • the flash memory read command 30H (31H, 3AH) is used to transfer the data of the memory cell specified by the address command to the buffer memory BMRYi as the on-chip buffer corresponding to the selected page. The status during transfer is busy.
  • the information stored in the buffer memory BMRY i is output to the outside in synchronization with the change of the read enable signal REb. To read multiple pages, repeat the address command "00 H".
  • the read enable signal REb When the read enable signal REb is clocked after completing the operation (Flash Buffer) of reading the stored information from the flash memory array to the buffer memory B MR Yi, the stored information in the memory BMRYi is synchronized with the read enable signal REb. Output to the outside. If the command code of No. 2 or No. 3 in FIG. 7 is input before the clock change of the read enable signal REb, the data output starting from the column address specified by the CA will be performed. Is made possible.
  • the write operation control will be described (Page Program [10H]). Specify the address of the page to be written using the address specification command "80H" or "00H". The address is entered in the order of CA and PA.
  • the write data is externally input to the buffer memory BMRYi corresponding to the selected page in synchronization with the clock change of the write enable signal WEb.
  • the write data in the buffer memory BMR Yi is transferred to the page specified by the address command using a flash write command 10H or 12H.
  • the status during the transfer is set to busy.
  • the status code can be checked using a command such as 70H.
  • the rewrite operation control will be described (Read-Program Back [35H-15H (10H)]).
  • the address data "00 H” and the access command "35 H” read the page data to the flash memory array FARY i or the buffer memory BMRY i, and then rewrite the data on the non-volatile memory BMR Y i.
  • Column address is specified according to the buffer head column address information by the CA accompanying the address command "85H”, and the data of the specified column address is input to the buffer memory BMR Y i. Thereafter, the data of the buffer memory BMRY i is written back to the page address of the flash memory array FARY Y by the access command “15H”. This enables rewriting of an arbitrary area of the flash memory array FAR Yi.
  • Block Erase [Green], Block Erase [D1H] Use the address specification command 60H to specify the address of the block to be erased. If multiple blocks are to be erased, repeat the process. The address specifies PA and is converted to a pro- cedure address inside the chip. Next, using the flash erase command D0H or D1H, PC orchid 2/03417
  • the block specified by the address command is erased.
  • the erasing status is busy.
  • check the status code using a command such as 70H.
  • the flash erase command such as D0H, data can be input / output to / from the buffer memory that is not being used in parallel (background data). Evening 'access).
  • the binary read operation (direct flash access) is described (Direct Flash Access [3 AH]).
  • the 2-bit storage information stored in one memory cell is read as 1-bit storage information. That is, information storage for the memory cell to be subjected to direct flash access is selected from two states, an erased state and a third write state having the highest threshold voltage, in consideration of a large read operation margin.
  • the threshold voltage between the erased state and the third written state is read out as the read line voltage, and the stored information read out as it is is read out as binary readout data for the stored information. Used.
  • the clear command will be described (Buffer Clear).
  • the clear command code "FEH” clears all buffer memories BMRY 0 to BMRY 3 at once. Although there is no particular limitation, here, clearing all stored information to the logical value "0" is called clear.
  • buffer memory BMRY0 When BMRY3 is cleared, write-protection is not performed on buffer memory BMRY0 to BMRY3. Since the meaning of dummy data is set, the write enable signal WEb may be clocked according to the data size of the write unit.
  • FIG. 16 shows a rewriting operation for the flash memory. De to the right
  • the evening flow is shown, and the operation procedure is shown on the left.
  • the memory cell data is transferred to the on-chip buffer (4) by a read command (flash system).
  • the memory cell is erased by the erase command (flash type).
  • the write data is overwritten in the on-chip buffer (4) in parallel with the operation in process (1) (buffer system).
  • the data of the on-chip buffer is transferred to the memory cells by a write command (flash system).
  • the on-chip buffers (4) correspond to the two buffer memories BMRYi and BMRYj in the buffer memories BMRY0 to BMRY0 to MRY3 in FIG. Figure 17 clarifies this point and shows the rewriting operation for the flash memory.
  • the memory cell is erased by an erase command (flash type).
  • the write data is overwritten on the on-chip buffer memories BMR Yi and BMR Y j in parallel with the operation of the process (2) (buffer system).
  • the data of the on-chip buffer memories BMRYY and BMRYj are transferred to the memory cells by a write command (flash system).
  • FIG. 18 shows another rewriting operation for the flash memory.
  • the right side shows the data flow
  • the left side shows the operation procedure.
  • the buffer memory BMRY corresponding to the erase unit is called an on-chip buffer (4K).
  • the write data is overwritten on the on-chip buffer BMRY in parallel with the operation in (1) (buffer system).
  • the changed write data is overwritten again in the on-chip buffer memory BMRY.
  • Buffer-based commands can execute commands nearly 10 times faster than flash-based commands, so operations that require only buffer-based commands will actively use only buffer-based commands.
  • the writing by the processing (2) may be performed as many times as necessary.
  • the power of the chip is turned off, or before the next address designation command is input, the on-chip buffer: write the data of the BMRY command (flash). Transfer to the memory cell.
  • FIG. 19 shows a cache read operation for the flash memory.
  • the right side shows the flow of the night, and the left side shows the operation procedure.
  • the memory cell data is transferred to the on-chip buffer BMRYi by a read command (flash system).
  • processing (2) the data in the on-chip buffer is read out from iZo to the outside in synchronization with the clock change of the read enable signal REb.
  • FIG. 20 shows an example in which the flash memory makes a judgment of a single address hit and a page address miss for the cache read operation for the flash memory.
  • the right side illustrates a hardware configuration therefor, and the left side illustrates the control procedure.
  • the address buffer (ABUF) 10 shown in FIG. 2 is provided with address latch circuits 30 and 31 for holding the page address information for each of the two accesses before and after the access.
  • the first address latch circuit 31 stores the currently active page address information
  • the second address latch circuit 31 stores the page address information of the access that was operated immediately before.
  • the processing (2) when a command (flash system) for reading memory cell data is input, the value of the first address latch circuit 30 and the value of the second address latch circuit 31 are compared by the comparison circuit 32. The comparison result is given to the control unit CNT.
  • the control circuit CNT When the values of the address latch circuits 30 and 31 match, the control circuit CNT does not perform a data read operation on the flash memory array FAR Yi, and is ready for a ready signal R / B b (or status). —Return to the state (3), and the buffer memory BMRY i can output the data. Subsequently, the value of the first address latch circuit 30 is copied to the second address latch circuit 31.
  • the memory cell data of the flash memory array FARY i is transferred to the on-chip buffer BMRY i (process 1). During this transfer, it is in a busy state. Subsequently, the value of the first address latch circuit 30 is copied to the second address latch circuit 31.
  • the external flash memory controller FCNT performs status polling.
  • the read enable signal REb is JP02 / 03417
  • FIG. 21 illustrates a copy write operation.
  • the right side shows the flow of the night, and the left side shows the operation procedure.
  • the writing is performed in page units (22 Kbytes), and the on-chip buffer as the buffer memory BMRYi gives the writing data to the flash memory array FARYi in page units.
  • the operation shown in the figure is used for write error processing and multiplexing of data writing.
  • write data is written to the on-chip buffer B MRYi (buffer command).
  • the data of the on-chip buffer BMR Yi is transferred to the flash memory array FARYi by a write command (flash command).
  • process 3 if the same data is to be written to a page different from the page selected in process ((in short, when copying), the page address of the copy destination is specified by the address specification command, and the on-chip buffer is re-entered.
  • the data of BMRY i is transferred to the memory cell by the write command (flash type). This process can be executed any number of times as long as the data on the on-chip buffer BMR Yi is not rewritten.
  • FIG. 22 illustrates the read operation timing. This is shown in FIG.
  • FIG. 22 illustrates the cache read operation timing. This corresponds to the case of the command form in column C of FIG. 6, and also corresponds to the read operation by the processing 3 of FIG. Since it is not necessary to wait for the operation of the flash memory array FARY i after the input of the address command, R / B b is not set to the busy state, and the data can be output to the outside immediately.
  • FIG. 24 illustrates the write operation timing. This corresponds to the case of the command form in the column B of FIG. 6, and corresponds to the write operation by the processing (1) and the processing (2) of FIG.
  • Col.Addl and Col.Add2 correspond to CA
  • Raw. Addl and Raw. Add2 correspond to PA.
  • the time T 2 in FIG. 24 corresponds to the operation time for writing data stored in the buffer memory BMRY i to the flash memory array FARY i.
  • FIG. 25 exemplifies the copy write operation timing. This corresponds to the case of the command form in column D of FIG. 6, and corresponds to the write operation by the process 3 of FIG. Since it is not necessary to wait for the write data to be transferred from the outside to the buffer memory BMRY i after the address command is input, the time required for the entire write operation is reduced.
  • FIG. 26 shows a timing chart when the flash memory controller MCNT performs a page address comparison for the cache read operation, which corresponds to the operation by the processing of FIG.
  • CA 1 and CA 2 correspond to the aforementioned CA.
  • the flash memory controller MCNT compares the page address to be read-accessed with the page address accessed immediately before (S1a), and then executes the address command. Is output (S 2 a). If the S1 comparison result does not match PC version 2/03417
  • the flash memory controller MCNT If there are 40, then the flash memory controller MCNT outputs an access command (for example, "30H") for flash read access, and enters the ready state by status polling with the ready signal R / Bb. Wait for change (S3a). During this time, the flash memory controller MCNT reads out the storage information from the specified page address, and transfers the readout data to the corresponding buffer memory BMRYi. When detecting the ready state, the flash memory controller MCNT outputs the read data from the buffer memory BMRYi to the outside in synchronization with the clock change of the read enable signal REb (S4a).
  • an access command for example, "30H"
  • the process S3a is omitted, and immediately the flash memory controller MCNT reads the data from the buffer memory BMRYi in synchronization with the clock change of the read enable signal REb. Output data to outside (S4a). This is because the storage information of the page address to be accessed has already been stored in the corresponding buffer memory BMRYi in the flash read access processing immediately before.
  • the command for performing the cache read process may be an access command of No. 2 or No. 3 in FIG.
  • FIG. 27 is an evening timing chart in the case where the flash memory performs a one-edge address comparison for the cache read operation, which corresponds to the operation by the processing of FIG.
  • CA 1 and CA 2 correspond to the aforementioned CA.
  • the flash memory controller MCNT When performing flash read access, the flash memory controller MCNT immediately outputs an address command without performing address comparison (S1b). After that, the flash memory controller MCNT outputs an access command (for example, "30H") for flash read access, and waits for a change to the ready state by status polling with the ready-busy signal R / Bb (S 2 b). During this time, the flash memory compares the specified page address for read access with the page address of the last read access.
  • the flash memory reads the storage information from the specified page address, transfers the read data to the corresponding buffer memory BMRYi, and then changes the ready state with the ready-to-read signal R / Bb. Notice. If the comparison results in a match, the flash memory immediately notifies the ready state with the ready / busy signal R / Bb. In other words, the matching of the comparison results shortens the status polling period by the time IT.
  • the flash memory controller MCNT outputs the data held in the buffer memory BMR Yi to the outside in synchronization with the clock change of the read enable signal REb (S3b).
  • the command at the time of performing this cache key process may be the access command of No. 2 or No. 3 in FIG.
  • FIG. 28 shows a pipeline of a flash output system in the flash memory 1.
  • the address buffer 10 performs a latch operation in synchronization with a clock change of the enable signal EN.
  • the buffer address buffer 13m, the buffer buffer 14m, and the data buffer 16 synchronize with a clock change of the clock signal CLK. To perform a latch operation.
  • the enable signal EN and the clock signal CLK are generated by the control unit CNT.
  • FIG. 29 shows an example of each output signal waveform in the pipeline of FIG.
  • the control unit CNT outputs the write enable signal (WEb).
  • the enable signal EN is clock-changed in synchronization with the clock change in () (Tm 1).
  • the clock signal CLK is changed in clock in synchronization with the clock change (Tm2).
  • the clock change of T m1 controls the first latch operation of the address buffer 10 to determine the internal address information ADD1.
  • the change in the clock of Tm2 determines the first data output of the data buffer 16 and the like.
  • the address to be accessed by the address command is A 1
  • the address buffer 10 is changed by the clock change of Tm1 at the first address input.
  • Output ADD1 is determined to be A1
  • the output of the buffer address buffer 13m at the beginning of the clock change is determined to be A1
  • the buffer memory BMRY is determined by the determined address a1.
  • Data 1 read from i is set to D1.
  • the buffer 2 buffer data 14 m output data data 2 is set to D 1.
  • the first buffer D 16 is output from the buffer 16 to the outside. Thereafter, subsequent data is sequentially output in the pipeline.
  • a serial clock for writing (WE b signal) and a serial clock for reading (RE b signal) are provided, and an address specification command (eg, For example, the commands of No. 2 and No. 3 in Fig. 7) can be prepared so that even if there is no command input during standby, the on-chip buffer memory pointed to by the address buffer and i / o can be synchronized with the external clock. Data can be input and output overnight.
  • buffer-based commands can be accepted for the unused on-chip buffer memory BMR Yi.
  • the operation unit of the buffer command is a page unit
  • an arbitrary area in the page can be selectively transferred by using a command that specifies the address (-CA) in the page. .
  • the operation unit of flash commands is also in page units, but this operation realizes the selective transfer of an arbitrary area in a page between the buffer memories BMR Y0 to BMR Y3. Absent. This is because the control is not extremely complicated, and it is considered that it is practically sufficient if the optional selection in the page is realized by the command of the buffer.
  • Buffer memory BM mounted on flash memory chip 1 Since an address specification command (No. 2, No. 3, No. 4 command in FIG. 7) that can directly specify RYi from the outside is prepared, the buffer memory BMR Y Data can be transferred between i / o buffer memories in synchronization with WE b.
  • the buffer memory adopts a serial transfer method that transfers data in page units serially using SRAM that performs byte-by-byte access.
  • data transfer in page units is performed between the buffer memory and the flash memory array. It is also possible to use a data latch circuit of the parallel transfer method that can transfer data internally.
  • Serial clocks for writing to and reading from the buffer memory are provided separately for writing (WEb) and reading (REb).
  • a buffer-related control command may be separately prepared. In that case, one serial clock can be shared.
  • the size of the buffer memory may be n pages or more per bank (n: a natural number greater than 1).
  • the present invention is applicable not only to multi-level flash memories such as four-level flash memories, but also to two-level flash memories.
  • the storage format of the multi-valued flash memory is not limited to the case where the threshold voltage is sequentially changed according to the value of the stored information.
  • a memory cell structure using a charge trapping film (silicon nitride film) for performing the above may be adopted.
  • other storage formats such as a high-dielectric memory cell can be adopted as the nonvolatile memory cell.
  • the present invention can be applied to a nonvolatile memory device having a single memory bank.
  • the specification of the buffer is not limited to the implicit specification, but may be positively specified by an address command. However, the amount of information of the address command increases.
  • the address / data are multiplexed and input to the I / O terminal but also an address terminal for inputting the address may be provided.
  • a command for designating either access to the buffer memory or access to the flash memory array according to the address input from the address terminal may be provided.
  • the access destination may be determined by a control signal specifying which of the buffer memory and the flash memory the access is to. Further, even in this case, the access from the flash memory to the buffer memory can be performed in page units, and the access to the buffer memory can be performed in byte units. 3417
  • the present invention relates to a flash memory chip having an on-chip buffer memory, a flash memory capable of mounting the flash memory chip, and a microcomputer having a flash memory having a buffer memory as an on-chip nonvolatile memory. It can be widely applied to semiconductor integrated circuits such as overnight or system LSI.

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Description

T JP02/03417
明 細 書 不揮発性記憶装置 技術分野
本発明は不揮発性メモリ部とそのバッファ部を有する不揮発性記憶 装置に関し、例えば個々のメモリセルに 4値で情報記憶を行なうことが 可能なフラッシュメモリに適用して有効な技術に関する。 背景技術
特開平 1 1— 8 5 6 0 9号公報には、不揮発性メモリ部とそのバッフ ァ部を有するフラッシュメモリについて記載がある。 これによれば、 メ モリ部は 8ビヅ ト又は 1 6ビヅ ト単位でしかリード 'ライ トできないの に対し、ホス ト装置とは 5 1 2バイ トのような単数もしくは複数セクタ 単位でデータのやり取りを行なう必要があるため、バ ファ部を設け、 これをキャッシュメモリとして利用する、 とある。キャッシュメモリと して利用される前記バッファ部は、 フラッシュメモリに対する消去、 書 き込み、読み出し等のコマンドを実行するときに暗黙的に内部で利用さ れているに過ぎない。 要するに、 前記バッファ部は、 フラッシュメモリ の外部から直接操作の対象とはされていない。これについて本発明者が 検討したところ以下の点を見出した。第 1に、不揮発性メモリ部に対す る消去動作ではバッファ部の利用は本来必要ないが、他用途への流用も できない為、消去動作中にオンチップバッファ部を有効に活用できない。 また、 一旦バッファ部に格納された記憶情報を、 不揮発性メモリ部の動 作とは独立させて外部に高速に読み出すように、動作させることはでき ない。換言すれば、 外部とフラッシュメモリとの間のデ一夕転送のォ一 バーへッドを更に低減する余地が残されている。
本発明の目的は、不揮発性メモリ部に対する消去動作中にバッファ部 を有効に活用できる不揮発性記憶装置を提供することにある。
本発明の別の目的は、不揮発性メモリ部から読み出されてバッファ部 が保有する記憶情報を、不揮発性メモリ部の動作とは独立させて外部に 高速に読み出すことができる不揮発性記憶装置を提供することにある。 本発明の更に別の目的は、外部と不揮発性メモリ部との間のデータ転 送のオーバーへッ ドを低減することができる不揮発性記憶装置を提供 することにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の 記述と添付図面から明らかにされるであろう。 発明の開示
〔1〕 《独立アクセス制御》本発明に係る不揮発性記憶装置は、 不揮発性メ モリ部（MAR Y 0〜： F AR Y 3 )、 バッファ部（B MR Y◦〜： B MR Y 3 )、 及び制御部 （C N T ) を有し、 前記制御部は、 外部と前記バッファ部との間 の第 1アクセス処理の指示 （2 2， 2 3 ) と、 前記不揮発性メモリ部と前記 バッファ部との間の第 2アクセス処理の指示 （2 1 , 2 4 ) とを、 それそれ 別々に外部から受けて制御可能である。 上記より、 前記制御部は、 前記不揮 発性メモリ部及びノ ^ッファ部をそれそれ外部からの指示に従って独立にァク セス制御可能であるから、 不揮発性メモリ部とバッファ部を並列動作させた り、 バッファ部に一旦読み出された記憶情報を外部からの指示に従ってキヤ ッシュメモリ動作の如く高速に出力させたりすることが可能になる。 これに よって、 不揮発性記憶装置に対するデ一夕読み出しや書き込みのためのデー 夕転送のオーバーへッドが低減する。 .
《第 1アクセス処理》本発明の具体的な態様では、前記第 1アクセス 処理の指示は、外部から入力されるデ一夕を前記バッファ部に書き込む 指示又は前記バッファ部から外部にデータを読み出す指示である。前記 書き込む指示又は読み出す指示は、例えば外部から入力される単数又は 複数の制御信号 （C L E , A L E , W E b , R E b ) の変化によって与 えられる。具体的にはコマンドラヅチディスェ一ブル及びァドレスラヅ チデイスエーブルにおけるライ トイネーブル状態で前記書き込む指示 を与える。 また、 コマンドラヅチディスェ一ブル及びァドレスラッチデ イスエーブルにおけるリ一ドィネーブル状態で前記読み出す指示を与 える。前記単数又は複数のス トロ一ブ信号のような制御信夸の状態をコ マンドコ一ドとみなすことも可能である。第 1アクセス処理の指示にス トロープ信号とは異なるコマンドコードを採用することも可能である。 本発明の具体的な態様では、前記第 2アクセス処理を行っていること を示すための状態指示情報 （R/B b ) を外部に出力する。 外部からの リ一ドイネ一ブル又はライ トィネーブルの指示タイミングの制御が容 易になる。
《第 2アクセス処理》本発明の具体的な態様では、 前記第 2アクセス 処理の指示はアクセスコマンドにより与えられる。前記アクセスコマン ドとして、バッファ部からデータを読み出して不揮発性メモリ部に書き 込む指示を与える第 1アクセスコマンド、不揮発性メモリ部からデータ を読み出してバッファ部に書き込む指示を与える第 2アクセスコマン ド、又は不揮発性メモリ部のデータを消去する指示を与える第 3ァクセ スコマンドを有する。
《複数メモリバンク》本発明の具体的な態様では、 前記不揮発性メモ リ部とバッファ部を相互に対応させて、それぞれの対応をメモリバンク として複数組有する。
《ァドレスコマンド》このときのアクセスァドレスの指定に、例えば ァドレスコマンド （ 2 0 ) を採用する。 前記制御部は、 外部から供給さ れるアドレスコマンドを認識可能であり、前記ァドレスコマンドは、 ノ ^ ッファ部の記憶領域及び不揮発性メモリ部の記憶領域の指定を可能に する。 '
具体例として、 前記アドレスコマンドは、 第 1指定情報、 第 2指定情 報及び第 3指定情報を持つことが可能である。前記第 1指定情報は、 不 揮発性メモリ部を指定すると共に指定された不揮発性メモリ部に対応 するバッファ部を暗黙的に指定する。前記第 2指定情報は、指定された 不揮発性メモリ部におけるアクセス対象アドレスを指定する。前記第 3 指定情報は、指定されたバッファ部におけるアクセス対象ァドレスを指 定する。
バッファ部の利用効率という点に着目する。第 1アクセス処理ではバ ッファ部を自由に指定できるが、 第 2アクセス処理では、 不揮発性メモ リ部に対応するバッファ部が暗黙的に指定される。この指定を広げるに は、 前記制御部は、 特定の第 2アクセス処理の指示に応答するとき、 前 記第 1指定情報によるバッファ部の指定を、不揮発性メモリ部とは対応 しない別のバッファ部の指定とみなすようにすればよい。
《第 1アクセス処理と第 2アクセス処理の並列化》本発明の具体的な 態様では、前記制御部は、前記第 1及び第 2アクセス処理の指示状態に 応じて、不揮発性メモリ部の第 2アクセス処理と当該不揮発性メモリ部 に対応されない別のバッファ部の第 1アクセス処理とを並行可能であ る。 また、 前記制御部は、 相互に対応される不揮発性メモリ部の消去処 理とバッファ部の第 1アクセス処理とを並行可能である。
《バッファ部の記憶デ一夕維持》アクセス処理の並列化に対する見方 を変えれば、 前記制御部は、 前記バッファ部からデ一夕を読み出して不 揮発性メモリ部に書き込む第 2アクセス処理の指示に応答する処理を 行なった後に、別の第 1アクセス処理又は第 2アクセス処理の指示を待 つ状態において、 前記バッファ部の記憶情報を維持する。 これにより、 バッファ部が保持する記憶情報を不揮発性メモリ部の別の場所にコビ 一したり、 書き込みエラ一に対するリ トライ等を行なう場合に、 便利で ある。 また、 前記制御部は、 前記バッファ部からデ一夕を読み出して外 部に出力する第 1アクセス処理の指示に応答する処理を行なった後に、 別の第 1 アクセス処理又は第 2アクセス処理の指示を待つ状態におい て、 前記バッファ部の記憶情報を維持する。 これにより、 バッファ部に ■ 一旦読み出された記憶情報を外部からの指示に従ってキャッシュメモリ動作 の如く高速に出力させたりすることが可能になる。
バッファ部に記憶情報を維持させる場合に、不要なデータ削除が可能 なように、 前記制御部は、 ノ ッファク リアコマン ドに応答してバッファ 部の記憶情報を初期化する。 また、 書き込みに際してバッファ部に残つ ている不要データが誤って書き込みされないようにする為に、前記制御 部は、 前記第 1アクセス処理に応答して、 外部からの入力データをバッ ファ部に書き込むとき、書き込み前に前記バッファ部の記憶情報を初期 化する。
《バヅファ部のリードキヤッシュ動作》本発明の具体的な態様では、 前記制御部は、第 2アクセス処理により前記不揮発性メモリ部から読み 出されてバッファ部に書き込まれたデータを、外部から指示される複数 回の第 1アクセス処理によりバッファ部から外部へ異なるタイ ミング で複数回デ一夕転送可能とする。 これにより、 外部からの制御によりバ ッファ部をリードキャッシュ動作させることができる。
また、 前記制御部は、 不揮発性メモリ部からバッファ部にデータを書 き込む第 2アクセス処理が指示されたとき、バッファ部が保有するデ一 夕の不揮発性メモリ部上でのァドレスと同じァドレスをアクセス処理 PC蘭 2/画
6 対象とする当該第 2アクセス処理を省略する。 これにより、 不揮発性記 憶装置みずからがァドレス比較を行なってバヅファ部をリ ー ドキヤヅ シュ動作させることができる。 このァドレス比較動作のために、例えば、 バッファ部が保有するデ一夕の不揮発性メモリ部上におけるァドレス のアドレス情報を保持するアドレス保持手段と、アドレス保持手段が保 持するァドレス情報と第 2アクセス処理においてデータ読み出し対象 とされる不揮発性メモリ部のァドレスのァドレス情報とを比較する比 較手段とを有する。
前記制御部による前記バッファ部のリードキャッシュ動作制御は、第 2アクセス処理で前記不揮発性メモリ部からバッファ部に書き込まれ たデ一夕を第 1アクセス処理によりバッファ部から外部へ出力する指 示が与えられたとき、 前記第 2アクセス処理の省略の有無により、 第 2 アクセス処理中であることをビジ一状態によって示す信号によるビジ 一状態の期間を相違させる制御と等価である。
《バッファ部利用のコピー、 リライ ト》本発明の具体的な態様では、 前記制御部は、第 1アクセス処理により外部からバッファ部に書き込ま れたデ一夕を、複数回の第 2アクセス処理によりバッファ部から不揮発 性メモリ部へ複数回書き込み可能とする。 これにより、 コピーや書き込 みリ トライ処理を効率化することができる。
《書き込みデ一夕のバッファ部上での確定》本発明の具体的な態様で は、 前記制御部は、複数回の第 1アクセス処理により外部からバッファ 部上で書き換えられたデータを、第 2アクセス処理によりバッファ部か ら不揮発性メモリ部へ書き込み可能とする。例えば同一セクタデ一夕等 に対してリード 'モディフアイ 'ライ ト動作を何回か繰返したりすると きに処理効率を向上させる。
《 2値モード》本発明の具体的な態様では、 前記不揮発性メモリ部は 7
1個の記憶素子に 2ビッ ト以上の多値情報記憶が可能にされ、前記バッ ファ部は 1個の記憶素子に 1 ビッ トの 2値情報記憶が可能にされる。こ のとき前記制御部は、前記不揮発性メモリ部の記憶情報を 2値情報とみ なし、多値から 2値への変換動作を省略する第 3アクセス処理を制御可 能である。 これにより、 データを外部に読み出すまでの時間が短縮され るので、 第 3アクセス処理による対象を、例えばファイルデ一夕のセク 夕に対する管理領域データ等とすれば、セクタの有効性や代替の有無等 を速く判定することができ、 ファイルアクセス等の高速化に寄与する。
《自律クロック生成》本発明の具体的な態様では、第 1アクセス処理 に用いる信号経路に、外部からのァドレス情報をラッチするアドレスバ ヅファ、ァドレスバヅファの出力を入力してメモリバッファ部に供給す るバッファ部アドレスバッファ、バヅファ部から出力されるデ一夕をラ ツチするバッファ部デ一夕バッファ、バッファ部デ一夕バッファの出力 デ一夕をラッチして外部に出力するデ一夕バッファが設けられ、ァドレ ス入力からデ一夕出力までのパイプライン段数が比較的多く配置され た構成に着目する。 このとき、 前記制御部は、 ァドレスコマンドを第 1 ストロープ信号に同期して認識した後、第 1アクセス処理において外部 へのデータ読み出しを指示する第 2ス トローブ信号が変化されるまで の間に、 自立的にクロックを生成して、 バヅファ部ァドレスバッファの ラッチ夕イミングと、バヅファ部デ一夕バッファのラツチタイ ミングを 生成する。アドレス入力からデ一夕出力までのパイプライン段数が比較 的多くても対処することができる。
《書換え動作》本発明の具体的な態様では、 前記不揮発性メモリ部と バッファ部をそれそれ対応させて複数組有し、前記不揮発性メモリ部の 消去単位は書き込み単位の複数倍であり、それぞれのバッファ部は前記 書き込み単位の記憶容量を有するとき、 前記制御部は、 前記消去単位に P T/JP02/03417
8 よる記憶情報の書換え動作の指示に対して、書換え対象の不揮発性メモ リ部と異なる不揮発性メモリ部のバッファ部を併せて、書換え対象記憶 情報の退避領域に用いる。これによつて不揮発性メモリ部に対する消去 単位が書き込み単位よりも大きい場合であっても書換えを行なう事が できる。
《L S I》本発明の具体的な態様では、 不揮発性記憶装置は、 1個の 半導体チップに形成された、 メモリ L S I、 或は、 CPU等のその他の 回路モジュールと共に 1個の半導体チップに形成されたマイクロコン ピュー夕 L S I或はシステム L S Iとして構成される。
〔2〕 《独立アクセス制御》別の観点による本発明に係る不揮発性記憶装置 は、 複数のメモリバンク （BNK0〜BNK3) と制御部 （CNT) を 有し、 前記メモリバンクは不揮発性メモリ部 （FARY0〜FARY 3) とバッファ部 （BMRY0〜： BMRY3) を有する。前記バヅファ 部及び前記不揮発性メモリ部のアクセス対象領域はァドレスコマンド (20) に基づいて指定される。前記制御部は、 外部と前記バッファ部 との間の第 1アクセス処理の指示 （22， 23) と、 前記不揮発性メモ リ部と前記バッファ部との間の第 2アクセス処理の指示 （21， 24) とを、 それそれ別々に外部から受けて制御可能にされる。
上記より、 前記制御部は、 前記不揮発性メモリ部及びバッファ部をそれそ れ外部からの指示に従って独立にアクセス制御可能であるから、 不揮発性メ モリ部とバッファ部を並列動作させたり、 バッファ部に一旦読み出された記 憶情報を外部からの指示に従ってキヤッシュメモリ動作の如く高速に出力さ せたりすることが可能になる。
前記制御部は、前記第 1アクセス処理では、前記アドレスコマン ドが 指定するメモリバンクのバッファ部を利用させ、第 1アクセス処理では バッファ部を自由に指定できるようにする。前記第 2ァクセス処理では、 02 03417
9 その指示内容に応じて、前記ァドレスコマンドが指定するメモリバンク のバッファ部又はそれと異なるメモリバンクのバッファ部を利用させ る。
《マルチバンク · リード》本発明の具体的な態様では、 前記制御部は、 メモリバンク数に応ずる回数を限度にァドレスコマンドが入力される 毎にアドレスコマンドで指定される不揮発性メモリ部のアクセス対象 領域に対する読み出しセッ トアップ動作を制御し、第 2アクセス処理と してリ一ド動作を指示するリ一ドアクセスコマンドが入力されたとき、 前記読み出しセッ トアツプされた不揮発性メモリ部から記憶情報を読 み出してバッファ部に書き込む制御を行なう。 これにより、 マルチバン クに対するリード動作を行なうことができる。
《マルチバンク .ライ ト》本発明の具体的な態様では、 前記制御部は、 メモリバンク数に応ずる回数を限度に連続してァドレスコマンド入力 と第 1アクセス処理の指示による書き込みデ一夕入力が行われる毎に、 ァドレスコマンドで指定されるメモリバンクのバヅファ部に前記書き 込みデータの書き込み動作を制御し、第 2アクセス処理として書き込み 動作を指示するライ トアクセスコマンドが入力されたとき、前記バッフ ァ部が有する書き込みデータを対応するメモリバンクの不揮発性メモ リ部に書き込む制御を行なう。 これにより、 マルチパンクに対するライ ト動作を行なうことができる。
《マルチバンク ·ィレーズ》本発明の具体的な態様では、 前記制御部 は、メモリバンク数に応ずる回数を限度に連続してアドレスコマンドを 入力した後にィレーズコマンドを入力することにより、ァドレスコマン ドで指定されるメモリバンクの不揮発性メモリ部に対して記憶領域の 消去動作を制御する。 これにより、 マルチバンクに対するィレーズ動作 を行なうことができる。 〔3〕 《独立アクセス制御》更に別の観点による本発明に係る不揮発性記憶 装置は、 制御部と不揮発性記憶部とバッファ回路とを有し、 前記制御部 は外部から複数の動作指示コマンドを受け付ける。前記動作指示コマン ドには、前記バッファ回路と外部との間で、 アクセス動作を行なう第 1 の動作指示コマンド （ 2 2， 2 3 ) と、 前記バッファ回路と不揮発性記 憶部との間で、 アクセス動作を行なう第 2の動作指示コマンド （2 1 , 2 4 ) とがある。
前記制御部は前記動作指示コマンドを受け付けることが可能なコマ ンド受付状態を有し、前記動作指示コマンドを受け付けてそれぞれの動 作指示コマンドに応じた処理を行った後、前記コマンド受付状態となる。
《ァドレスコマンド》本発明の具体的な一つの態様では、前記不揮発 性記憶部は複数の記憶領域に分割され、前記動作指示コマンドには、前 記不揮発性記憶部の一の記憶領域を選択するためのァドレスを指定す る第 3の動作指示コマンド （2 0 ) があり、 前記第 2の動作指示コマン ドは、前記第 3の動作指示コマンドで選択された前記不揮発性記憶部の 記憶領域と前記バッファ回路との間でアクセス動作を行なう指示を与 える。
《マルチバンク》また、 前記複数の記憶領域に対応して、 前記バッフ ァ回路は複数の領域に分割される。 このとき、 前記制御部は、 前記第 3 の動作指示コマンドで前記不揮発性記憶部の記憶領域を選択すると共 に、選択された前記不揮発性記憶部の記憶領域に対応する前記バッファ 回路の領域をも選択する。前記第 1の動作指示コマンドは、前記第 3の 動作指示コマンドで選択されたバッファ回路の領域と外部との間でァ クセス動作を行なう指示を与える。前記第 2の動作指示コマンドは、前 記第 3の動作指示コマンドで選択されたバッファ回路の領域と前記不 揮発性記憶部の記憶領域との間でアクセス動作を行なう指示を与える。 02 03417
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>並列処理》前記制御部は、前記第 2の動作指示コマ ンドによる前記不揮発性記憶部の一の記憶領域へのアクセス処理のう ち一部の処理完了に応じて前記コマンド受付状態となり、前記一の記憶 領域への全てのアクセス処理が完了する前に、前記第 3の動作指示コマ ンドの受付と、前記第 3の動作指示コマンドで選択されたバッファ回路 の領域及び不揮発性記憶部の記憶領域が前記アクセス処理を行ってい る領域とは異なる領域である場合の前記第 1又は前記第 2の動作指示 コマンドの受付を可能とする。
《書き込み'読み出し動作指示コマンド》前記第 1の動作指示コマン ドは、例えば、前記バッファ回路へのデ一夕の書き込みを指示する第 1 書き込み動作コマンドと、前記バッファ回路からデータの読み出しを指 示する第 1読み出し動作コマンドとを含む。前記第 2の動作指示コマン ドは、例えば、前記バッファ回路から前記不揮発性記憶部へのデ一夕の 書き込みを指示する第 2書き込み動作コマンドと、前記不揮発性記憶部 から前記バッファ回路へデ一夕の読み出しを指示する第 2読み出し動 作コマンドとを含む。
《消去動作指示コマンド》前記第 1の動作指示コマンドには、更に前 記バッファ回路に書き込まれているデータの消去を指示する第 1消去 動作コマンドを含む。前記第 2の動作指示コマンドには、更に前記不揮 発性記憶部に書き込まれているデ一夕の消去を指示する第 2消去動作 コマンドを含む。
《消去に並行するコマンド受付け》前記不揮発性記憶部の第 1記憶領 域を指定する前記第 3の動作指示コマンドの受付後、前記第 2消去動作 コマンドを受け付け、前記第 1記憶領域に書き込まれているデ一夕の消 去を開始しデータの消去が完了する前において、前記不揮発性記憶部の 第 2記憶領域を指定する前記第 3の動作指示コマンドと、前記第 1の動 作指示コマンド又は前記第 2の動作指示コマンドの受付を可能とする。 《書き込みデータのバッファ回路上での確定》前記不揮発性記憶部の 第 1記憶領域を指定する前記第 3の動作指示コマンドの受付後、前記第 2読み出しコマンドを受け付け、前記不揮発性記憶部から前記バッファ 回路へデ一夕の読み出しが完了した後において、少なくとも 1回以上の 前記第 1の動作指示コマンドを受け付け、更に前記第 2書き込みコマン ドの受付動作が可能である。
《並列処理》前記第 2読み出しコマンドを受け付けた後、前記第 2書 き込みコマンドの受付前において、前記不揮発性記憶部の第 2記憶領域 を指定する前記第 3の動作指示コマンドの受付と少なくとも 1回以上 の前記第 1の動作指示コマンドまたは前記第 2の動作指示コマンドの 受付けを行った後、前記第 1記憶領域を指定する前記第 3の動作指示コ マンドの受付動作が可能である。
《書き込みデータのバッファ回路上での確定》前記不揮発性記憶部の 第 1記憶領域を指定する前記第 3の動作指示コマンドの受付後、少なく とも 1回以上の前記第 1書き込みコマンドを受け付けた後、前記第 2書 き込みコマンドの受付動作が可能である。少なくとも 1回の前記第 1書 き込みコマンドを受け付けた後、 1回以上の前記第 1の動作指示コマン ドの受付動作が可能である。少なくとも 1回の前記書き込みコマンドを 受け付けた後、 1回以上の前記第 2書き込みコマンドの受付動作が可能 である。
《バッファ回路のキヤッシュ動作》前記不揮発性記憶部の第 1記憶領 域に含まれる第 1ァドレスを指定する前記第 3の動作指示コマンドの 受付後、前記第 2読み出しコマンドを受け付け、前記第 2読み出しコマ ンドでは前記不揮発性記憶部から前記バッファ回路へ、前記第 3の動作 指示コマンドで指定されたァドレスから第 1データ量のデータの読み 出しを行った後、前記不揮発性記憶部の第 1記憶領域に含まれかつ前記 第 1アドレスから第 1データ量の範囲に含まれるァドレスを指定する 前記第 3の動作指示コマンドと前記第 1の動作指示コマンドとを 1回 以上受け付けることが可能である。
《バッファ回路のキヤッシュ動作》前記不揮発性記憶部の第 1記憶領 域に含まれる第 1ァドレスを指定する前記第 3の動作指示コマンドの 受付後、前記第 2読み出しコマンドを受け付け、前記第 2読み出しコマ ンドでは前記不揮発性記憶部から前記バッファ回路へ、前記第 3の動作 指示コマンドで指定されたァドレスから第 1データ量のデータの読み 出しを行い、 さらに、前記不揮発性記憶部の第 1記憶領域に含まれかつ 前記第 1アドレスから第 1データ量の範囲に含まれる第 2アドレスを 指定する前記第 3の動作指示コマンドの受付けと前記第 2の読み出し コマンドを受け付けた場合、前記第 2の読み出しコマンドの処理では前 記不揮発性記憶部から前記バッファ回路への読み出し動作は行わない。
《バッファ回路の記憶情報保持》前記第 2の書き込みコマンドの完了 では前記バッファ回路に書き込まれているデータの消去は行わず、前記 第 1消去動作コマンドにより前記バッファ回路に書き込まれているデ —夕の消去を行なう。
《非優先対応バッファ回路の利用》前記複数の記憶領域に対応して、 前記バッファ回路は複数の領域に分割され、第 1の記憶領域に優先的に 対応するバッファ回路の第 1の領域と、第 2の記憶領域に優先的に対応 するバッファ回路の第 2の領域とを有する。前記バッファ回路の第 1の 領域は前記第 2の記憶領域との間でもァクセス動作可能とされる。前記 バッファ回路の第 2の領域は前記第 1の記憶領域との間でもアクセス 動作可能とされる。
《非優先対応バッファ回路の利用》前記第 1の動作指示コマンドは、 前記バッファ回路の第 1の領域と外部との間でアクセス動作させて、前 記バッファ回路へのデータの書き込みを指示する第 1書き込み動作コ マンドと、前記バッファ回路からデータの読み出しを指示する第 1読み 出し動作コマンドと、前記バッファ回路に書き込まれているデ一夕の消 去を指示する第 1消去動作コマンドとを含む。前記第 2の動作指示コマ ンドは、前記第 3の動作指示コマンドで選択されたバッファ回路の領域 と前記不揮発性記憶部の記憶領域との間でアクセス動作させて、前記バ ッファ回路から前記不揮発性記憶部へのデータの書き込みを指示する 第 2書き込み動作コマンドと、前記不揮発性記憶部から前記バッファ回 路へのデータの読み出しを指示する第 2読み出し動作コマンドと、前記 不揮発性記憶部に書き込まれているデ一夕の消去を指示する第 2消去 動作コマンドとを含む。前記第 2書き込み動作コマンドは、前記選択さ れたバッファ回路の領域に優先的に対応する記憶領域へのデータの書 き込みを指示する主第 2書き込み動作コマンドと、前記選択されたバッ ファ回路の領域に優先的に対応する記憶領域でない記憶領域へのデ一 夕の書き込みを指示する従第 2書き込み動作コマンドとを有する。前記 第 2読み出し動作コマンドは、前記選択されたバッファ回路の領域に優 先的に対応する記憶領域からのデータの読み出しを指示する主第 2読 み出し動作コマンドと、前記選択されたバッファ回路の領域に優先的に 対応する記憶領域でない記憶領域からのデータの読み出しを指示する 従第 2読み出し動作コマンドとを有する。
《書換え動作》前記第 2読み出しコマンド又は前記第 2書き込みコマ ンドでは第 1データ量単位に一度にデ一夕の読み出し又は書き込みが 行われる。記第 2消去コマンドでは第 1データ量よりも多い第 2デ一夕 量単位に一度にデータの消去が行われる。前記第 3の動作指示コマンド で第 1ァドレスを指定し、前記第 2消去コマンドを指示する場合、前記 第 1ァドレスから前記第 1デ一夕量のァドレス範囲に含まれる第 1デ 一夕と、前記第 1ァドレスから前記第 1データ量のァドレス範囲に含ま れない第 2ァドレスからの第 2デ一夕とのうち、前記第 1デ一夕は前記 選択されたバッファ回路の領域に優先的に対応する記憶領域への書き 込みと、前記第 2データは前記選択されたバッファ回路の領域に優先的 に対応する記憶領域でない記憶領域への書き込みとの少なくとも一方 が行われる。
〔 4〕 《独立アクセス制御》更に別の観点による本発明に係る不揮発性 記憶装置は、 制御部と不揮発性記憶部とを有する。前記不揮発性記憶部 は複数の記憶領域を有する。前記記憶領域の数と同数のバッファ回路を 有し、 それそれの記憶領域は対応するバッファ回路に接続され、 それそ れのバヅファ回路は外部に接続される。前記複数のバッファ回路は前記 制御部による制御に基づいてそれそれ独立して外部との間でアクセス 可能にされる。前記複数の記憶領域は前記制御部による制御に基づいて それぞれ独立してバッファ回路との間でアクセス動作可能にされる。 図面の簡単な説明
第 1図は本発明に係る半導体記憶装置の一例であるフラッシュメモ リの平面的なレイァゥト構成図である。
第 2図はフラッシュメモリ 1におけるアドレス、 デ一夕及びコマンドコー ドの伝達経路の詳細を例示するプロック図である。
第 3図は外部入出力端子 i /o 0〜i 7 o 7とバッファメモリ間における データ転送形態を例示する説明図である。
第 4図はバッファメモリとフラヅシュ間におけるデータ転送形態を例示す る説明図である。
第 5図はフラッシュメモリにおけるァクセス処理の種別を例示する説明図 P T/JP02/03417
16 である。
第 6図は第 1アクセス処理及び第 2アクセス処理の指示形態の概略を例示 する説明図である。
第 7図はフラッシュメモリにおけるコマンド体系の具体例を示す説明図で ある。
第 8図はバッファクリアコマンドによるクリア処理の内容を模式的に示す 動作説明図である。
第 9図は 1〜 4ページの任意ページに対する書き込み又は読み出し処理の 内容を模式的に示す動作説明図である。
第 1 0図はフラッシュメモリアレイに対するバッファメモリの優先的な対 応関係と非優先的な対応関係を例示する説明図である。
第 1 1図は 4ページ書き込み又は読み出し処理の内容を模式的に示す説明 図である。
第 1 2図は 2〜 8ページの任意ページに対する消去処理の内容を模式的に 示す説明図である。 ·
第 1 3図は 8ページ消去処理の内容を模式的に示す説明図である。
第 1 4図はダイレクトフラッシュアクセス処理の内容を模式的に示す説明 図である。
第 1 5図はアドレスコマンドと第 1及び第 2のアクセス処理の指示に応答 する制御状態を示す状態遷移図である。
第 1 6図はフラッシュメモリに対する書換え動作を示す説明図である。
第 1 7図はメモリバンクの対応バヅファメモリ及び非対応メモリバ ッファをデ一夕退避に利用する書換え動作を示す説明図である。
第 1 8図はフラッシュメモリに対する別の書換え動作を示す説明図である。 第 1 9図はフラッシュメモリに対するキャッシュ読み出し動作を示す説明 図である。 第 2 0図はフラッシュメモリに対するキヤッシュ読み出し動作のための ぺ一ジアドレスヒヅ ト及びページアドレスミスヒヅ 卜の判定をフラヅ シュメモリが行なう場合の例を示す説明図である。
第 2 1図はコピー書き込み動作を例示する説明図である。
第 2 2図は読み出し動作のタイミングチャートである。
第 2 3図はキャッシュ読み出し動作のタイミングチャートである。 第 2 4図は書き込み動作のタイミングチャートである。
第 2 5図はコピ一書き込み動作のタイミングチャートである。
第 2 6図はキヤヅシュ読み出し動作のためのページァドレス比較を メモリコントローラが行なう第 1 9図の処理に対応される動作のタイ ミングチヤ一卜である。
第 2 7図はキャッシュ読み出し動作のためのページァドレス比較を フラッシュメモリが行なう第 2 0図の処理に対応される動作場のタイ ミングチヤ一卜である。
第 2 8図はフラ ヅシュメモリにおけるデ一夕出力系のパイプライン を示す説明図である。
第 2 9図は第 2 8図のパイプラインにおける各出力信号波形を例示 するタイミングチャートである。 発明を実施するための最良の形態
第 1図には本発明に係る半導体記憶装置の一例であるフラッシュメ モリの平面的なレイァゥト構成が示される。同図に示されるフラッシュ メモリ 1は、特に制限されないが、公知の M O S集積回路製造方法によ つて単結晶シリコンのような 1個の半導体基板（チップ） に形成される。 フラッシュメモリ 1は、例えば 4個のメモリバンク B N K 0〜： B N K
3と制御部 C N Tを有する。前記メモリバンク B N K 0〜 B N K 3は、 PC蘭 2/画
18 不揮発性メモリ部としてのフラッシュメモリアレイ FAR Y0〜FARY 3 と、バッファ部としてのバッファメモリ BMRY0〜： BMRY3とを有する。 一つのフラッシュメモリアレイに対応してバッファメモリは左右に 2分割さ れて配置される。 便宜上右側のバッファメモリにはサフィックス （R) を付 し、 左側のバッファメモリにはサフィックス （L) を付す。
フラッシュメモリ 1の外部入出力端子 i/o 0〜iZo 7は、 ァドレス入 力端子、 データ入力端子、 デ一夕出力端子、 コマンド入力端子に兼用される。 フラッシュメモリ 1は外部制御信号例えばストローブ信号として、 コマンド ラヅチイネ一ブル信号 CLE、 アドレスラッチィネーブル信号 A LE、 チッ ブイネーブル信号 CEb、 リードイネ一ブル信号 RE b、 ライ トイネーブル 信号 WE bを入力し、 レディー ' ビジ一信号 RZBbを出力する。 前記チヅ プイネ一プル信号 CEbはフラッシュメモリ 1にチヅプ選択状態を示し、 リ —ドィネーブル信号 R E bは外部入出力端子 i/ο θ〜； ί/ο 7からのリー ド動作を指示し、 ライ トイネーブル信号 WEbは外部入出力端子 iZo 0〜 i/o 7からのライ 卜動作を指示する。 コマンドラッチイネ一ブル信号 CL Eは外部から外部入出力端子 i/o 0〜i/o 7にコマンドが供給されるこ とを意味し、 アドレスラヅチイネーブル信号 A L Eは外部から外部入出力端 子 i/o 0〜iZo 7にアドレス信号が供給されることを意味する。 前記レ ディ一 ·ビジ一信号 R/Bbはフラッシュメモリアレイ FARY0〜FAR Y 3の何れかに対して消去、書き込み、または読み出し動作中であること（ビ ジ一状態) をローレベル （L) によって示す。 フラッシュメモリアレイ （F ARY0〜FARY3) 毎に対するビジ一状態またはレディー状態は後述の ステータス情報を読み出すことによって外部から認識可能にされている。 前記制御部 CNTは、 前記ストロープ信号の状態に応じて外部との信号ィ ン夕フェース機能などを制御し、 また、 入力されたコマンドに従って内部動 作を制御する。 PC翻 2/03417
19 前記それそれのフラッシュメモリアレイ F AR Y 0〜： F AR Y 3は、 マト リクス配置された多数の不揮発性メモリセルを有する。 この不揮発性メモリ セルは、 特に制限されないが、 公知のフローティングゲ一.ト型トランジスタ 1個で 1個のメモリセルを構成する。 例えば不揮発性メモリセルは、 ゥエル 領域に形成されたソース及びドレインと、 ソースとドレインとの間のチャン ネル領域にトンネル酸化膜を介して形成されたフ口一ティングゲ一ト、 そし てフローティングゲートに層間絶縁膜を介して重ねられたコント口一ルゲー トによって構成される。 コントロールゲートはワード線に、 ドレインはビッ ト線に、 ソースはソース線に接続される。 第 1図では 1個の不揮発性メモリ セル M Cと 1本のビット線 G— B Lが代表的に図示され、 ビット線 G— B L の一端にはス夕ティヅクラッチ回路で構成されるセンスランチ S Lが接続さ れる。
第 1図のフラッシュメモリ 1では記憶情報の 5 1 2バイ トを 1セクタと呼 ぶ。書き込みおよび読み出しの情報記憶単位は 2 0 4 8バイ ト （= 4セクタ） であり、 この単位を 1ページと呼ぶ。 1 0 2 4バイ トを 1キロバイ トとも記 す。 1ぺ一ジはぺージアドレスで指定される。 フラッシュメモリはフィ一ル ド素子分離のた 、 消去の情報記憶単位は書き込み単位の 2倍 （ = 4 0 9 6 ノ イト） とされ、 これを 1ブロックと呼ぶ。 消去モードにおける偶数ページ ァドレスの指定がプロックの指定とされる。
特に制限されないが、 フラッシュメモリ 1において不揮発性メモリセルは
1個で 2ビットの情報記憶を行なう。 これに従って、 各フラッシュメモリア レイ F AR Y 0〜F A R Y 3において、 ワード線 1本に 2 0 4 8バイ ト個の 不揮発性メモリセルが接続され、 ページァドレス情報は対応するワード線 1 本に接続する偶数番目または奇数番目の 1 0 2 4個のメモリセルを指定し、 ページアドレス情報で指定された 1 0 2 4個のメモリセルに一対一対応する ように 1 0 2 4バイト個のセンスラッチ S Lが並設される。 ページアドレス 情報はメモリバンク全体の中でページアドレスを指定し、 その最下位ビヅト はページァドレスの偶数または奇数を指定し、 その上位側はヮ一ド線を指定 し、 最上位 2ビットはメモリバンクを指定する。 ワード線の選択は図示を省 略するヮ一ド線選択デコーダが行い、 偶数ページまたは奇数ページ単位によ るビット線の選択は図示を省略する偶奇ビット線セレクタが行い、 この偶奇 ビット線セレクタで選択された 1024バイト本のビヅト線が 1024バイ ト個のセンスラッチ SLに接続される。 消去モードでは偶数ぺージアドレス がブロックアドレス （1ワード線 2ページ分アドレス） とみなされる。
前不揮発性メモリセルの記憶デ一夕は浮遊ゲ一トに蓄えられた電荷量に応 じてメモリセルの閾値電圧が変化することを利用する。 このとき、 メモリセ ルの閾値電圧は記憶データの値に応じて所望の範囲に制限され、 その閾値電 圧分布をメモリ閾値分布と呼ぶ。 例えば、 この例でが不揮発性メモリセルは
1個で 2ビヅトの情報記憶を行い、 記憶情報の "01, 00, 10， 11" データに対応する 4種類のメモリ閾値電圧分布が決められている。すなわち、 一つのメモリセルの情報記憶状態は、 第 4閾値電圧 （Vth4)状態として の消去状態 （ "11" ) 、 第 1閾値電圧 (Vt hi)状態としての第 1の書 き込み状態 （ "10" ) 、 第 2閾値電圧 (Vt h2)状態としての第 2の書 き込み状態 （ "00" )、 第 3閾値電圧 （Vth3)状態としての第 3の書 き込み状態 （ "01" ) の中から選ばれる。 特に制限されないが、 閾値電圧 は、 1:114<¥"1: 1<¥1:112く¥七113の関係を有する。 全部で 4通 りの情報記憶状態は、 2ビットのデータによって決定される状態とされる。 上記メモリ閾値分布を得るには、 消去の後の書き込み動作時にワード線に印 加する書き込みべリファイ電圧を相互に異なる 3種類の電圧に設定し、 これ らの 3種類の電圧を順次切り替えて、 3回に分けて書き込み動作を行なう。 それら 3回に分けた個々の書き込み動作において、 書き込み選択のビット線 には 0V、 非選択のビット線には IVを印加する。 特に制限されないが、 ヮ —ド線は例えば 17Vとされる。 前記書き込み高電圧印加時間を長くするに したがってメモリセルの閾値電圧が上昇される。 3種類の書き込み閾値電圧 制御は、 そのような高電圧状態の時間制御、 更にはワード線に印加する高電 圧のレベル制御によって行なうことができる。ビヅ ト線に 0 Vを印加するか、 IVを印加するかは、 センスラッチ回路 SLにラヅチさせる書き込み制御情 報の論理値で決定される。 例えばセンスラヅチ回路 S Lのラッチデ一夕が論 理値 "1"で書き込み非選択、 論理値 "0"で書き込み選択となるように制 御される。 書き込み動作時にセンスラッチ SLに "1"または "0"の何れ をセットするかは、 書き込みを行なうべき書き込み閾値電圧状態に応じて制 御部 CNTがバッファメモリ上の書き込みデータに従って決定する。 ブロッ クー括消去時には、 選択ワード線が一 16 Vとされ、 非選択ワード線が 0V とされ、 選択ビット線は 2 Vとされる。 記憶情報の読み出しは、 ワード線に 印加するワード線選択レベルとしての電圧を、 3種類設定し、 3種類のヮー ド線選択レベルを順次変更しながら最大 3回の読出し動作を行い、 個々の読 み出し動作でメモリセルから読み出される 2値 （1ビヅ ト） の値に基づいて 2ビットの記憶情報を判定する。
前記フラッシュメモリアレイ FAR Y0〜FARY 3に対する消去、 書き 込み及び読み出しの制御は前記制御部 C N Tが行なう。
バッファメモリ BMR Y 0~BMR Y 3は、 例えば SRAM (Static Random Access Memory) によって構成され、 外部から外部入出力端子 i/o 0〜i/o7に 2値で入力される書き込みデ一夕及び外部入出力端子 i/o 0〜i/o 7から出力する 2値の読み出しデ一夕を一時的に保存する。 メモ リバンク毎にバッファメモリ B MR Y 0〜： B MR Y 3は 2分割されており、 メモリバンク毎のバヅファメモリ BMRY0〜BMRY3は、 対応するそれ それのフラッシュメモリアレイにおける書き込み単位および読み出し単位に 等しい最低限の記憶容量を備える。 例えば、 フラッシュメモリ 1の場合、 書 き込み情報単位および読み出し情報単位が 1ページ （=2Kバイ ト） である から、 オンチヅプバッファとしてのそれぞれのバヅファメモリ BMRYO〜 BMRY3は 2Kバイ トの記憶容量を有する。 前述の如く、 バッファメモリ BMRYO〜： BMRY3は各メモリバンクに 1組配置され、 同一メモリバン クに配置されたバヅファメモリは同一フラヅシュメモリアレイに優先的に対 応されて利用される。 動作モードによっては優先的に対応されないバッファ メモリを利用する場合もある。 その制御はコマンドとァドレス信号に従って 前記制御部 C N Tが制御する。
フラッシュメモリアレイとバッファメモリとの間のデ一夕入出力は 8ビッ ト単位で行われる。 フラヅシュメモリァレィ 八11¥0〜？ 11¥3にぉぃ て 8ビット単位のセンスラッチ S Lの選択は図示を省略するセンスラッチ選 択回路で行なう。 バッファメモリ BMRY0〜： BMRY3は 8ビヅト単位で アクセス可能にされる。 フラッシュメモリアレイ FARY0〜FARY3と バヅファメモリ BMRY0〜： BMRY3との間のデータ転送、 並びにバヅフ ァメモリ BMRY0〜； BMRY3に対するアクセス制御は、 外部から与えら れるコマンド及びアクセスアドレス情報などに基づいて制御部 CNTが行な ラ。
第 2図にはフラッシュメモリ 1におけるァドレス、 デ一夕及びコマンドコ ―ドの伝達経路の詳細が例示される。 外部入出力端子 i/o 0〜 i/o 7に 供給されたコマンドコ一ドは制御部 CNTに入力される。
外部入出力端子 i/o 0~iZo 7に与えられた外部アドレス情報はアド レスバッファ （ABUF) 10に供給される。 アドレスバッファ 10に入力 されたァドレス情報は、 メモリバンク B NK 0〜； B N K 3全体の中でフラッ シュメモリアレイのページァドレスを指定するページアドレス情報、 バヅフ ァメモリのアクセス先頭アドレス情報 （バッファ先頭カラムアドレス情報） などを含み、 それらのァドレス情報は図示を省略するアドレスラッチ回路に PC漏 2/03417
23 ラヅチされる。 アドレスバッファはフラッシュアドレスカウンタ （FAC) 11、 バッファアドレスカウン夕 （BAC) 12を有する。 フラッシュアド レスカウン夕 11は 1ページ分のセンスラッチを順次バイ ト単位で選択する ためのァドレス信号を生成するァドレスカウン夕である。 バッファァドレス カウン夕 12はバッファ先頭カラムアドレス'隋孝 などがプリセヅ トされ、 プ リセヅト値を初期値として順次 8ビヅト単位でバッファメモリのアクセスァ ドレス信号を生成するアドレスカウン夕である。 フラッシュメモリアレイ F ARY0〜FARY3には前言 3ページァドレス情報及びフラッシュアドレス カウン夕 11の出力が供給される。 バッファアドレスカウン夕 12の出力は バッファメモリ BMRY 0〜： BMRY 3のアドレスバッファ （バヅファ部ァ ドレスバッファ = BABUF) 13 a〜 13 dに供給される。 そこからバッ ファメモリ BMRY0〜： BMRY3に供給される。
外部入出力端子 i/o 0〜i/o 7に与えられた書き込みデ一夕はバヅフ ァメモリ BMRY0〜； BMRY 3の内の 1つのバヅファメモリ B MR Y i (1 = 0〜3) に与えられる。 ノ、'ヅファメモリ BMRY iから読み出される デ一夕は対応するバッファメモリ BMRY iのデータバッファ (バッファ デ一夕バッファ = BDBUF) 14a〜14d、 データマルチプレクサ （M PX) 15、 データバッファ （DBUF) 16を経由して外部入出力端子 i /o 0〜i/o 7から外部に出力される。
ノ ヅファメモリ BMRY〜： BMRY 3とフラッシュメモリアレイ FAR Y
0〜FARY3との間では 8ビヅト単位でデータの入出力が行われる。
第 3図には外部入出力端子 i/o 0〜iZo 7とバッファメモリ BMRY (i = 0〜3)間におけるデータ転送形態が例示される。 フラッシュメモリ 1 に対する読み出し動作において、 ページァドレス情報に基づいて選択された フラッシュメモリアレイ FARYiの記憶情報を一時的に保持するバッファ メモリ BMRYiは外部入出力端子 i/o 0〜i/o 7とインタフェースさ れ、 特に、 ページアドレス情報等に基づいて選択された一つのバッファメモ リ BMRYiのうちの左側のバッファメモリ BMRYi (L) は外部入出力 端子 i/o 0〜i/o 3とィン夕フエ一スされ、 ページァドレス情報等に基 づいて選択された一つのバッファメモリ BMRYiのうち右側のバヅファメ モリ BMRYi (R) は外部入出力端子 i/o4〜i/o7とイン夕フエ一 スされて、 記憶情報が外部に読み出される。 また、 フラッシュメモリ 1に対 する書き込み動作において、 外部入出力端子 i/o 0〜iZo 3に与えられ る書き込みデ一夕はぺ一ジアドレス情報等に基づいて選択された一つのバヅ ファメモリ BMRY iのうちの左側のバッファメモリ BMRY i (L) に一 時的に保持され、 外部入出力端子 i/o 4〜 i/o 7に与えられる書き込み デ一夕はページァドレス情報等に基づいて選択された一つのバッファメモリ BMRY iのうちの右側のバッファメモリ BMRY i (R) に一時的に保持 される。
第 4図にはバッファメモリ BMRYiとフラッシュ FAR Yiとの間にお けるデータ転送形態が例示される。 フラッシュメモリ 1に対するアクセス動 作において、 メモリバンク BNK iを指定した書き込み動作において、 ぺ一 ジァドレス倩報等に基づいて指定されたバッファメモリ BMRY iが一時的 に保持する書き込み情報がページアドレス情報等に基づいて指定されたフラ ヅシュメモリアレイ FAR Y iに書き込まれる。 また、 フラッシュメモリ 1 に対するアクセス動作において、 メモリバンク BNK iを指定した読み出し 動作において、 ページアドレス情報等に基づいて指定されたフラッシュメモ リアレイ FARYiからの記憶情報がぺ一ジアドレス情報に基づいて指定さ れたバッファメモリ BMRY iに一時的に保持される。
第 5図にはフラッシュメモリ 1におけるアクセス処理の種別が例示される c FARYはフラッシュメモリアレイ FARY0〜FARY3を総称する。 B MR Yはバッファメモリ BMRY 0〜； BMRY 3を総称する。 MCNTはフ ラッシュメモリ 1の外部に配置されるフラッシュメモリコントローラを意味 する。前記制御部 C N Tは、外部と前記バヅファメモリ BMRYとの間の第 1 アクセス処理と、 前記フラッシュメモリアレイ FARYと前記バッファメモ リ B MR Yとの間の第 2アクセス処理とを、 それそれ別々に外部から指示を 受けて制御可能である。 第 1アクセス処理は、 外部からバッファメモリ BM R Yにデ一夕を書き込むバッファプログラム処理 B PGMと、 ノ ヅファメモ リ B M R Yから外部にデータを読み出すバッファリ一ド処理 B R Dとに大別 される。 第 2アクセス処理はバッファメモリ BMRYの記憶情報をフラヅシ ュメモリアレイ F AR Yの所定ェリァに書き込むフラヅシュプログラム処理 FPGMと、 フラッシュメモリアレイ FARYの所定エリアを消去するフラ ッシユイレーズ処理 FERSと、 フラッシュメモリアレイ FARYの所定ェ リァの記憶情報を読み出してバヅファメモリ BMRYに保持させるフラヅシ ユリ一ド処理 FRDとに大別される。 その他に、 制御部 CNTは第 3ァクセ ス処理として、 フラッシュメモリアレイの所定ェリァの記憶情報を 2値情報 として外部に直接読み出すダイレクトフラッシュアクセス処理 DF Aを制御 する。 ここで、 直接とは、 記憶情報に対する 2値と 4値との間の変換処理を 経ないことを意味する。
第 6図には第 1アクセス処理及び第 2アクセス処理の指示形態の概略が例 示される。
同図において 20はアドレスコマンドを総称し、 Comlはアドレスコマ ンドコード等の第 1コマンドコードを総称し、 CAは前記バッファ先頭カラ ムアドレス情報を意味し、 PAはページアドレス情報を意味する。 2 1は前 記第 2アクセス処理としての前記フラッシュリード処理を指示するアクセス コマンドを総称する。 C om2はアクセスコマンド等を構成する第 2コマン ドコードを意味する。 第 6図の A欄において 22は第 1アクセス処理として の前記バッファリード処理 B R Dの指示を示す。 バッファリ一ド処理 B R D PC謂 2/03417
26 の指示は、 例えばコマンドラヅチディスェ一プル （CLE = L) 及びァ ドレスラッチディスェ一ブル（ALE = L)状態におけるリードイネ一 ブル状態 （REb = L)で与えられる。前記アクセスコマンド 21で指 示されるフラッシュリード処理 FRDの対象とされる記憶情報がぺ一 ジアドレス情報で指定されてフラッシュメモリアレイ FARYiから バッファメモリ B M R Y iに転送完了される状態は、フラッシュメモリ 1の外部にレディ一.ビジ一信号 R / B bの第 1状態であるレディ一状 態 （R/Bb-L)で指示される。 バッファリード処理 BRDの指示 2 2はレディー 'ビジ一信号 R/Bbのレディー状態を待って外部から与 えられる。 バッファリード処理 BRDの指示 22が与えられると、 前記 バヅファ先頭力ラムァドレス情報に基づいて指定されたデ一夕がリードィ ネ一ブル信号 REbのクロック変化に同期してバヅファメモリ B M R Y iから外部に出力される。 出力データは D outとして図示される。 第 6図の B欄において 23は、 第 1アクセス処理としての前記バッファプ ログラム処理 BP GMの指示を示す。 ノ ヅファプログラム処理 BP GMの指 示 23は、 例えばコマンドラツチディスエーブル （ C L E = L ) 及びァ ドレスラッチディスェ一ブル（ALE = L)状態におけるライ トイネー ブル状態 （WEb = L)で与えられる。 バッファプログラム処理 B P G Mの指示 23が与えられると、ページァドレス情報で特定されるメモリ バンク B NK iのバヅファメモリ BMR Y iに前記バッファ先頭カラム ァドレス情報を先頭ァドレスとして順次ラィトイネープル信号 WE bのク口 ック変化に同期して入力デ一夕 D i nが格納される。 24は前記第 2ァクセ ス処理としての前記フラッシュプログラム処理 F P G Mを指示するアクセス コマンドを総称する。 フラッシュプログラム処理 FPGMが指示されると、 バッファメモリ B M R Y iの記憶情報がページアドレス情報で指定されたフ ラッシュメモリアレイ FARY iのページアドレスに書き込まれる。 この書 き込み動作が完了されるまで、 前記レディー 'ビジ一信号 R/Bbがビジ一 状態にされる。
第 6図の C欄は第 6図の A欄における第 2アクセス処理としての前記フラ ヅシユリ一ド処理 FRDを指示するアクセスコマンド 21が省略され、 アド レスコマンド 20の直後に第 1アクセス処理としての前記バッファリード処 理 BRDが指示される （22) 。 このアクセス処理の指示形態においては、 アドレスコマンド 20のページァドレス情報にしたがつて決定されたメモリ バンク： B N K iにおけるバッファメモリ B M R Y iから、 前記ノ ^ヅファ先頭 カラムアドレス情報を先頭アドレスとして順次リードイネ一ブル信号 R E b のクロック変化に同期してデータ Doutが出力される。 このときには、 第 2アクセス処理 21が指示されていないから、 フラッシュメモリアレイ F A RY iに対するアクセスは行われない。 既にバッファメモリ BMRY iが保 持しているデータを読み出す場合には A欄のようにフラッシュメモリアレイ FARYiからバッファメモリ BMRYiへのデータ転送が完了するまでの ビジー状態を生じないので、 リードすべきデ一夕の外部出力動作タイミング が早くなる。
第 6図の D欄は第 6図の B欄における第 1アクセス処理としての前記バッ ファプログラム処理 BP GMの指示 23が省略され、 アドレスコマンドの直 後に第 2アクセス処理としての前記フラヅシュプログラム処理 F P GMの指 示 24が与えられる。 このアクセス処理の指示形態においては、 アドレスコ マンド 20のページアドレス情報にしたがって決定されたメモリバンク B N K iにおけるバッファメモリ B M R Y iの記憶情報が、 ページァドレス情報 で指定されるフラッシュメモリアレイ FAR Yiのページに書き込まれる。 このときには、 第 1アクセス処理 23が指示されていないから、 外部からバ ヅファメモリ BMRYiへ書き込みデ一夕の供給を受ける必要はない。 既に バッファメモリ BMRY iが保持しているデータをフラッシュメモリアレイ FAR Y iに書き込む場合、 B欄のような外部からの書き込みデ一夕の転送 を受ける必要がないので、 フラッシュメモリアレイ FAR Y iに対する書き 込み完了までの期間を短縮することができる。
第 7図にはフラッシュメモリ 1におけるコマンド体系の具体例が示される。 Comlの欄にはアドレスコマンドコード等が例示され、 Com 2の欄には アクセスコマンドコード等が例示される。 フラッシュメモリ 1ではバッファ メモリ B M R Y iに対するクリアは明示的に行なう。 第 6図の C欄及び D欄 で説明した処理を可能にするには有意のデ一夕がバッファメモリ BMRY i に残っていなければならない。 これを保証するためである。 例えば、 No. 22のバッファクリアコマンドを実行することにより、 全てのバッファメモ リ BMRY 0〜： BMRY3の記憶情報をクリアする。 このバッファクリアコ マンドにおける Comlのコマンドコード "FEH"がバッファクリアの動 作指示を与える。 第 8図には前記バヅファクリアコマンドによるクリァ処理 の内容が模式的に示される。
第 7図において Comlにアドレスコマンドコード "80 H"を伴うとき はページアドレス情報 P Aに基づいて決定されるバッファメモリに対して予 めクリアを処理を行なってからデ一夕転送処理に移る。 但し、 80Hを先頭 とするアドレスコマンドが連続するときは第 1回目だけクリア処理を伴う。 アドレスコマンドコードの" 00 H"を伴うときはクリァ処理は行われない。 第 7図において、 フラヅシュメモリアレイに対する基本的な書き込みのコ マンドコ一ドは " 1 OH"、 "16H" とされ、 フラッシュメモリアレイに 対する基本的な読み出しのコマンドコードは " 30H" とされる。 それらコ マンドコードによる書き込み又は読み出しは 1〜 4ページの範囲で任意とさ れる。 複数ページの書き込み又は読み出しに必要なページアドレス情報など は "00H"や "80H"を先頭とするアドレスコマンドを複数回繰り返せ ばよい。 複数ページの書き込みに必要な書き込みデータは例えばページァド 画 2/03417
29 レス情報を入力する毎に第 1アクセス処理の指示に従って入力すればよい。 フラッシュメモリアレイ FAR Y iからバッファメモリ BMRY iに転送さ れた記憶情報の外部読み出しは前述の第 1アクセス処理の指示に従って行な えばよいが、 複数ページの記憶情報を複数のバヅファメモリ BMR Y iから 順次読み出しするときには、 第 7図のコマンド No. 2及び 3に例示される ランダムアクセスコマンドを利用して、 バッファメモリの任意カラムァドレ スを起点にデータの外部読み出しを行なうことも可能である。 起点となる任 意力ラムァドレスは前記 C Aで指定され、 指定されたバッファ先頭カラムァ ドレス情報は第 2図のバッファァドレスカウン夕 12にプリセヅトされて順 次更新される。 第 9図には前記 1〜4ページの任意ページに対する書き込み 又は読み出し処理の内容が模式的に示される。
書き込みや読み出し処理において、 バッファメモリは同一バンクのフラッ シュメモリアレイと優先的に対応される。 即ち、 優先的な対応関係では、 ぺ —ジアドレス情報でメモリバンク： BNKiが指定されると、 その指定は同一 バンクのフラッシュメモリアレイ FARYiとバッファメモリ BMRYiの 指定とみなされる。 この優先的な対応関係か否かは、 特に制限されないが、 アクセスコマンドのコマンドコードで決定される。 第 7図において、 Com 2のアクセスコマンドコード " 31H"、 "12H，，、 "17H"の場合に 非優先的な対応関係が選ばれ、 その他では優先的な対応関係が選ばれる。 非 優先的な対応関係においてもフラッシュメモリアレイ FARY0〜FARY 3とバッファメモリ BMRY 0〜： BMRY 3との対応関係は予め決められて いる。 すなわち、 フラッシュメモリアレイ FARYO, FARY1, FAR Y2, FARY3は、 バッファメモリ BMRY2, BMRY3, BMRY0, BMRY 1に非優先対応される。 第 10図にはフラッシュメモリアレイに対 するバッファメモリの優先的な対応関係と非優先的な対応関係が例示される。 尚、 特に図示はしないが、 フラッシュメモリアアレイに対する優先対応関 係にあるバッファメモリの接続と、 非優先対応関係にあるバッファメモリの 接続とは、 相互の接続を排他的に切換える切換えスィツチにより選択可能に なっている。
フラッシュメモリアレイに対する書き込み又は読み出し動作では特に 4ぺ ージ指定の動作に対して専用のアクセスコマンドが用意される。 4ページ書 き込みのアクセスコマンドコードは " 13 H"、 "18H" であり、 4ぺ一 ジ読み出しのアクセスコマンドコードは " 30H" である。 第 1 1図には前 記 4ページ書き込み又は読み出し処理の内容が模式的に示される。
第 Ί図において、 フラッシュメモリアレイに対する消去の基本的なコマン ドコ一ドは " D 0H" とされる。 2ページ単位で最大 8ページまで並列消去 を指示することができる。 そのコマンドコードによる消去は 2〜8ページの 範囲で任意とされる。 複数ページの消去に必要なページァドレス情報などは "60H" を先頭とするアドレスコマンドを複数回繰り返せばよい。 第 1 2 図には前記 2〜 8ページの任意ページに対する消去処理の内容が模式的に示 される。
フラッシュメモリアレイに対する消去動作では特に 8ページ指定の動作に 対して専用のアクセスコマンドが用意される。 8ページ消去のアクセスコマ ンドコードは "D 1H" である。 第 13図には前記 8ページ消去処理の内容 が模式的に示される。
第 7図においてコマンド N 0. 20はダイレクトフラッシュアクセスコマ ンド （2値読み出しコマンド） であり、 1個のメモリセルに記憶されてい る 2ビッ 卜の記憶情報を 1ビッ トの記憶情報として読み出す。 第 14図 にはダイレクトフラッシュアクセス処理の内容が模式的に示される。
フラッシュメモリ 1はフラッシュメモリアレイ FAR Y i毎のステータス 情報をステータスレジス夕に有し、 第 7図の Com 1のコマンドコード 7 * H (70H〜76H) によってステータス情報を外部に読み出すことができ 得る。 要するに、 フラッシュメモリアレイ FAR Yi毎のレディー状態とビ ジ一状態、 更に、 書き込みパス/フェイルなどの状態を外部で把握すること ができる。 これにより、 フラッシュメモリ 1において、 動作されていないメ モリバンクに対するァクセス処理の指示、 或は消去動作中のメモリバンク B NK iに対する第 1処理の指示等を容易に行なうことが可能になる。
第 15図にはアドレスコマンドと第 1及び第 2のアクセス処理の指示に応 答する制御の状態遷移図が例示される。 その状態遷移制御は前記制御部 C N Tの制御内容とされる。 第 15図においてハッチングが付された制御状態は ビジ一状態になる。
読み出し動作制御を説明する （4 Page Read [30H] ) 。 アドレスコマ ンド （ァドレス指定コマンド） コード "00 H"を用いて読み出しぺ一 ジのァドレスを指定する。 ァドレスは C Aと P Aの順に指定される。次 にフラッシュ系読み出しコマンド 30H (31H， 3AH)を用いて、 ァドレスコマンドで指定されたメモリセルのデータを選択ページに対 応するオンチップバッファとしてのバッファメモリ BMRYiに転送 する。転送中のステータスはビジーとされる。 フラッシュ系読み出しコ マンドの実行が完了された後、 リードイネ一ブル信号 RE bの変化に同 期して、 バッファメモリ BMRY iの記憶情報を外部に出力する。複数 ページを読み出し対象にする場合にはァドレスコマンド "00 H"を繰 返せばよい。フラッシュメモリアレイから記憶情報をバッファメモリ B MR Yiに読み出す動作 （Flash Buffer) を完了した後、 リードイネ 一ブル信号 REbをクロック変化させると、 これに同期して、 ノ ヅファ メモリ BMRYiの記憶情報が先頭から外部に出力される。このリード イネ一プル信号 R E bのクロック変化の前に、 第 7図の No. 2又は N o . 3のコマンドコードが投入されると、 その C Aによって指定される カラムアドレスを先頭とするデータ出力が可能にされる。 書き込み動作制御について説明する （Page Program [10H] ) 。 アド レス指定コマンド " 80 H"又は "00 H"を用いて書き込むページの ァドレスを指定する。 ァドレスは C A、 PAの順に入力される。 そして、 ライ トイネーブル信号 WE bのクロック変化に同期して外部より書き 込みデータを選択ページに対応するバッファメモリ BMRYiに入力 する。外部より書き込みデータの入力が完了したら、 フラッシュ系書き 込みコマンド 10 H又は 12 H等を用いて、前記ァドレスコマンドで指 定されたページにバヅファメモリ BMR Y i上の書き込みデ一夕を転 送する。 転送中のステータスはビジ一とされる。 書き込み終了後、 70 H等のコマンドを用いてステータスコードを確認可能である。
書換え動作制御について説明する （ Read- Program Back [ 35H- 15H(10H)] ) 。 アドレスコマンド "00 H" とアクセスコマンド " 35 H"によりぺ一ジァドレスのデータがフラッシュメモリアレイ FARY iか バッファメモリ BMRY iに読み出され、 この後、 ノ ヅファメモ リ BMR Y i上で書き換えるデ一夕のカラムァドレスがアドレスコマ ンド "85 H"に付随する C Aによるバヅファ先頭カラムアドレス情報 に従って指定され、指定されたカラムァドレスのデータがバッファメモ リ BMR Y iに入力される。 この後、 アクセスコマンド " 15H"によ りバヅファメモリ BMRY iのデータがフラッシュメモリアレイ FA R Y iのページァドレスに書き戻される。これによつてフラヅシュメモ リアレイ FAR Y iの任意領域に対する書換えが可能にされる。
消去動作制御について説明する (Block Erase [謹] , Block Erase [D1H] ) 。 アドレス指定コマンド 60 Hを用いて消去するブロックの ァドレスを指定する。複数プロック消去を行なう場合にはその処理を繰 返す。 ァドレスは P Aを指定し、 チヅプ内部でプロヅクァドレスに変換 される。次に、 フラッシュ系消去コマンド D 0 H又は D 1 Hを用いて、 PC蘭 2/03417
33 前記ァドレスコマンドで指定されたプロックの消去を行なう。消去中の ステータスはビジーとされる。消去が終了したら 70H等のコマンドを 用いてステータスコ一ドを確認する。また D 0 H等のフラッシュ系消去 コマンドの実行中はこれに並行して、利用されていないバッファメモリ に対して外部との間でデータの入出力が可能にされる （バックグラウ ンド ·デ—夕 'アクセス）。
2値読み出し動作（ダイレクトフラッシュアクセス）について説明す る （Direct Flash Access [3 AH] ) 。 バッファメモリのアクセスコマン ドコード "3 AH"が指定された場合、 1個のメモリセルに記憶されて いる 2ビットの記憶情報を 1ビットの記憶情報として読み出す。即ち、 ダイレクトフラッシュアクセス対象のメモリセルに対する情報記憶は、 読み出しの動作マージンを大きく採ることを考慮して、消去状態又は閾 値電圧の最も高い第 3の書き込み状態の 2通りの状態から選択する。読 み出し動作では消去状態と第 3の書き込み状態との間の閾値電圧を読 み出しヮ一ド線電圧とし、それによつて読み出された記憶情報を 2値の 記憶情報に対する読み出しデータとしてそのまま用いる。
クリアコマンドについて説明する （Buffer Clear) 。 クリアコマンド コード " F E H "では、 全てのバッファメモリ B M R Y 0〜： B M R Y 3 を一括でクリアする。特に制限されないが、 ここでは、 全記憶情報を論 理値 "0"とすることをクリアと言う。 フラッシュメモリアレイ FAR Y0〜： FARY3において論理値 "0"の書き込みデ一夕は書き込み阻 止の論理値とされる。バヅファメモリ BMRY0~BMRY3のクリア コマンドを用意することにより、 1ページ中の任意小領域の書き込み (=追加書き込み） が高速化できる。追加書き込みを行なう場合、 バッ ファメモリ BMRY0〜： BMRY3のクリアコマンドがないと、書き込 みを行わない領域に書き込み禁止を意味するダミーデ一夕（論理値 "0"のパターン）を入力する必要がある。 そしてライ トイネーブル信 号 WE bを書き込み単位だけクロック変化させる必要がある。これに対 してバッファメモリ BMRY0〜； BMRY3のクリアコマンドがある と、 バッファメモリ BMR Y 0〜： BMR Y 3をクリアした時点で、 バヅ ファメモリ BMRY 0〜B MR Y 3上には書き込み禁止を意味するダ ミ―デ—夕がセッ トされるため、書き込み単位のデ一夕サイズに応じて ライ トイネーブル信号 WE bをクロヅクさせてよい。
次ぎ、 前記フラッシュメモリ 1のアクセス動作について全体的な説明を行 なう。
第 16図にはフラッシュメモリに対する書換え動作が示される。 右側にデ
—夕の流れが示され、 左側に動作手順が示される。 ここでは消去単位 （2ぺ —ジ =4Kバイ ト） による書換えを想定し、 消去単位に相当する 2個のバッ ファメモリ BMRYをオンチップバッファ （4Κ) と称する。 処理①では、 メモリセルデ一夕を読み出しコマンド（フラッシュ系）でオンチヅプバ ヅファ （4 Κ)に転送する。処理②では、 メモリセルを消去コマンド（フ ラッシュ系）で消去する。 処理③では、 上記処理②の動作と並列して書 き込みデータをオンチヅプバッファ （4Κ)に上書きする（バヅファ系）。 処理④では上記処理②及び③が終了した後、引き続きオンチップバヅフ ァのデ一夕を書き込みコマンド（フラッシュ系）でメモリセルに転送す る。
前記オンチップバッファ （4Κ)は図 1のバッファメモリ BMRY0〜： Β MRY3の内の 2個のバッファメモリ BMRYi， BMRY jに相当する。 第 17図ではその点を明確化して、 フラッシュメモリに対する書換え動作が 示される。
第 17図において、 処理①では、 メモリセルデ一夕 （=4Kバイ ト） を読み出しコマンド（フラッシュ系）でオンチップバッファ： B M R Y i， BMR Y jに転送する。 この時、 選択メモリバンクの対応バッファメモ リ （= 2 Kバイ ト） BMR Y iと併せて、 非選択メモリバンクのバヅフ ァメモリ （=2Kバイ ト） BMRYjにもデ一夕を退避する。処理②で は、 メモリセルを消去コマンド（フラッシュ系）で消去する。処理③では、 前記処理②の動作と並列して書き込みデ一夕をオンチップバッファメ モリ BMR Y i , BMR Y jに上書きする（バヅファ系）。処理④では前 記処理②及び③が終了した後、引き続きオンチップバッファメモリ BM R Y i , BMR Y jのデータを書き込みコマンド（フラッシュ系）でメモ リセルに転送する。
第 18図にはフラッシュメモリに対する別の書換え動作が示される。 右側 にデータの流れが示され、左側に動作手順が示される。ここでは消去単位（2 ページ =4 Kバイ ト） による書換えを想定し、 消去単位に相当するバッファ メモリ BMRYをオンチップバッファ （4K) と称する。 ここでは、 ノ ヅフ ァメモリ上で必要回数デ一夕を書き換えてフラッシュメモリアレイへの書き 込みを行なう （= Read- Program Backモード） 。 即ち、 処理①では、 メ モリセルデ一夕を読み出しコマンド（フラヅシュ系）でオンチヅプバヅ ファ BMRYに転送する。 処理②では、 メモリセルを消去コマンド（フ ラッシュ系）で消去する。 処理③では、 前記②の動作と並列して書き込 みデータをオンチップバヅファ B M R Yに上書きする（バッファ系）。処 理④では、変更された書き込みデータを再度オンチヅプバヅファメモリ B MR Yで上書きする。バッファ系コマンドはフラッシュ系コマンドに 対して 10倍近くコマンド実行が高速になるので、バッファ系コマンド の実行だけで済む動作は積極的にバッファ系コマンドだけを利用する。 処理④による書き込みは必要な回数だけ何回行なってよい。処理⑤では、 チヅプの電源を落とす、あるい次のァドレス指定コマンドが入力される 前にオンチップバヅファ： B MR Yのデ一夕を書き込みコマンド（フラヅ シュ系）でメモリセルに転送する。 前記①〜⑤の動作の間に行なうバヅ フアデ一夕の変更（=バッファデータ書き込み）に対し、回数制限は無い。 必要に応じてバッファデ一夕の変更を実施することができる。
第 19図にはフラッシュメモリに対するキヤヅシュ読み出し動作が示され る。 右側にデ一夕の流れが示され、 左側に動作手順が示される。 ここでは読 み出しはページ単位 （=2Kバイ ト） で行われ、 ノ-ッファメモリ BMRY i としてのオンチップバッファはページ単位で読み出しデ一夕を受ける。 処理 ①では、メモリセルデータを読み出しコマンド（フラッシュ系）でオンチ ヅプバッファ B MR Y iに転送する。 処理②では、 引き続き、 リードィ ネ一ブル信号 REbのクロック変化に同期させてオンチップバッファ のデータを iZoから外部に読み出す。処理③では、 同じページを連続 して読み出す場合、 フラッシュ系読み出しコマンドを使用せず、 リード イネ一ブル信号 R E bのクロック変化に同期させてオンチップバヅフ ァ BMRY i上のデータをそのまま i/oから外部に出力する。この処 理はオンチップバッファ BMR Y i上のデ一夕が書き換えられない限 り、 何度でも実行できる。 この時、 アドレスコマンドで指定されるぺ一 ジァドレスが、オンチヅプバヅファ; BMR Y i上のデ一夕のページァド レスに一致 （ページァドレスヒヅ ト） するか不一致（ページァドレスミ スヒヅ ト） かの判定は、 フラッシュヅメモリ外部のフラッシュメモリコ ントローラ MCNT側で行なえば、そのような判定結果を得る為のステ 一夕スポ一リングは不要である。要するに、 アクセス要求元であるメモ リコントローラそれ自体がページァドレスヒヅ ト又はページァドレス ミスヒッ トの状態を認識してアクセス要求を行なうから、フラッシュメ モリのデ一夕出力タイ ミングがページァドレスヒヅ ト又はページァド レスミスヒッ トに応じて相違する状態をポーリングなどによってメモ リメモリコントローラが認識するのを待つまでもない。 第 20図にはフラッシュメモリに対するキヤヅシュ読み出し動作のため のぺ一ジァ ドレスヒッ ト及びページァドレスミスヒヅ トの判定をフラ ッシュメモリが行なう場合の例を示す。右側にはそのためのハ一ドゥエ ァ構成が例示され、 左側にはその制御手順が例示される。
第 2図のアドレスバヅファ （ABUF) 10に、 前後 2回のアクセス におけるそれそれのページァドレス情報を保持するァドレスラッチ回 路 30， 31を用意する。第 1のァドレスラッチ回路 31は現在動作中 のぺ一ジァドレス情報を保存し、第 2のァドレスラッチ回路 31には一 つ前に動作したアクセスのページアドレス情報を保存する。処理①では、 メモリセルデータを読み出すコマンド（フラヅシュ系）が入力されたら、 第 1のア ドレスラヅチ回路 30の値と第 2のァ ドレスラツチ回路 3 1 の値を比較回路 32で比較する。比較結果は制御部 CNTに与えられる。 制御回路 C NTはアドレスラッチ回路 30, 31の値が一致したらフラ ヅシュメモリアレイ F AR Y iに対するデ一夕読み出し動作を行なわ ずに、 レディー ' ビジ一信号 R/B b (もしくはステータス） をレディ —状態に戻して （③） 、 バッファメモリ BMRY iのデ一夕を出力可能 になる。 引き続き第 1アドレスラヅチ回路 30の値を第 2アドレスラッチ 回路 31にコピーする。
ドレスラッチ回路 30， 31の値が一致しない場合、 フラッシュメモリ アレイ FARY iのメモリセルデ一夕をオンチップバッファ BMRY iに転送する （処理②）。 この転送中はビジ一状態にされる。 引き続き 第 1アドレスラッチ回路 30の値を第 2アドレスラッチ回路 31にコピーす る。
上記比較判定動作中において、外部のフラッシュメモリコントローラ F CNTはステータスポーリングを行なう。 レディ一 ·ビジー信号 R/ Bbでレディー状態を確認したら、 リードイネ一ブル信号 RE bをクロ JP02/03417
38 ヅク変化させて、オンチヅプのバッファメモリ BMR Y土から i/oに データを出力させる。
第 2 1図にはコピー書き込み動作が例示される。 右側にデ一夕の流れ が示され、 左側に動作手順が示される。 ここでは書き込みはページ単位 （二 2Kバイト） で行われ、 バッファメモリ BMRYiとしてのオンチップバヅ ファはぺージ単位で書き込みデ一夕をフラッシュメモリアレイ FARYiに 与える。同図に示される動作は書き込みエラー処理やデータ書込の多重化 等で使用される。処理①では、 書き込みデータをオンチップバッファ B MRYiに書込む （バッファ系コマンド）。 処理②では、 引き続きオン チップバヅファ BMR Y iのデータを書き込みコマンド（フラッシュ系 コマンド）でフラッシュメモリアレイ FARYiに転送する。 処理③で は、 処理②で選択したページとは異なるページに、 同じデ一夕を書き込 む場合（要するにコピーする場合）、ァドレス指定コマンドでコピー先の ページァドレスを指定し、再度オンチヅプバヅ フ ァ BMRY iのデ一夕 を書き込みコマンド（フラッシュ系）でメモリセルに転送する。この処理 はオンチップバヅファ BMR Y i上のデ一夕が書き換えられない限り、 何度でも実行することができる。
次ぎ、 前記フラッシュメモリ 1のアクセス動作タイミングについて全体的 な説明を行なう。
第 22図には読み出し動作タイミングが例示される。これは第 6図の
A欄のコマンド形態の場合に対応され、 また、 第 19図の処理①及び処 理②を経る読み出し動作に対応される。 第 22図において Col.Addl及 ぴ Col.Add2は C Aに相当し、 Raw.Addl及び Raw.Add2は PAに相当す る。第 22図における時間 T 1はフラッシュメモリアレイ FARYiか らデ一夕を読み出してバッファメモリ BMRY iに伝達するまでの動 作時間に相当する。 第 23図にはキャッシュ読み出し動作タイミングが例示される。これ は第 6図の C欄のコマンド形態の場合に対応され、 また、 第 19図の処 理③による読み出し動作に対応される。ァドレスコマンドが入力された 後、フラッシュメモリアレイ F AR Y iの動作を待つ必要がないから、 R/B bはビジ一状態にされず、 即座に、外部へのデータ出力が可能に される。
第 24図には書き込み動作タイミングが例示される。これは第 6図の B欄のコマンド形態の場合に対応され、 また、 第 21図の処理①及び処 理②による書き込み動作に対応される。 第 24図において Col.Addl及 び Col.Add2は C Aに相当し、 Raw. Addl及び Raw. Add2は P Aに相当す る。第 24図における時間 T 2は、 バッファメモリ BMRY iが保持す るデ一夕をフラッシュメモリアレイ FARY iに書き込む動作時間に 相当する。
第 25図にはコピー書き込み動作タイミングが例示される。これは第 6図の D欄のコマンド形態の場合に対応され、 また、 第 21図の処理③ による書き込み動作に対応される。ァドレスコマンドが入力された後、 外部からバッファメモリ BMRY iに書き込みデ一夕が転送されるの を待つ必要がないから、 書き込み動作全体で要する時間が短縮される。 第 26図にはキヤヅシュ読み出し動作のためのページァドレス比較 をフラッシュメモリコン トロ一ラ MCNTが行なう場合のタイ ミング チャートが示され、 これは、 第 19図の処理による動作に対応される。 第 26図において C A 1 , C A 2は前記 C Aに相当する。 フラッシュメ モリコントローラ MCNTは連続してフラッシュリードアクセスを行 なうとき、これからリードアクセスしょうとするページァドレスと直前 にリ一ドアクセスしたページァドレスとを比較し （ S 1 a)、 その後に、 ァドレスコマンドを出力する （S 2 a)。前記 S 1比較結果が不一致で PC翻 2/03417
40 ある場合には、その後フラッシュメモリコントローラ M C N Tはフラヅ シュリードアクセスのためのアクセスコマンド （例えば "30 H" ) を 出力し、 レディ一 'ビジー信号 R/B bによるステータスポーリングで レディ一状態への変化を待つ （S 3 a)。 この間、 フラッシュメモリコ ントローラ M CN Tは指定されたページアドレスから記憶情報を読み 出して対応バヅファメモリ BMRYiに読み出しデ一夕を転送する。フ ラッシュメモリコントローラ MCNTはレディ一状態を検出すると、 リ ―ドイネ一ブル信号 R E bのクロック変化に同期させてバヅファメモ リ BMRY iから前記読み出しデータを外部に出力させる （S 4 a)。 前記 S 1 a比較結果が一致である場合には、前記処理 S 3 aを省略し、 直ちに、フラッシュメモリコントローラ MCNTはリードイネ一ブル信 号 R E bのクロック変化に同期させてバッファメモリ BMRYiから 前記読み出しデータを外部に出力させる （S 4 a)。 直前にフラッシュ リ一ドアクセス処理でアクセス対象ページァドレスの記憶情報が既に 対応バッファメモリ BMRYiに保持されているからである。このキヤ ヅシュリード処理を行なうときのコマンドは第 7図の N o . 2 , N o . 3のアクセスコマンド等であってもよい。
第 27図にはキヤヅシュ読み出し動作のためのぺ一ジァドレス比較 をフラッシュメモリが行なう場合の夕イ ミングチャートが示され、これ は第 20図の処理による動作に対応される。第 27図において C A 1， C A 2は前記 C Aに相当する。フラッシュメモリコントローラ MCNT はフラッシュリードアクセスを行なうとき、ァドレス比較を行わず直ち にアドレスコマンドを出力する （S 1 b)。 その後フラッシュメモリコ ン トローラ MCNTはフラッシュリードアクセスのためのアクセスコ マンド （例えば " 30 H" ) を出力し、 レディ一 ' ビジー信号 R/Bb によるステータスポーリングでレディ一状態への変化を待つ （ S 2 b)。 この間、 フラッシュメモリは、 指定されたリードアクセス対象ページァ ドレスと直前にリードアクセスしたページアドレスとを比較する。比較 結果が不一致の場合には、 フラヅシュメモリは、 指定されたページァド レスから記憶情報を読み出して対応バヅファメモリ BMRYiに読み 出しデータを転送してから、 レディ一 'ビジ一信号 R/Bbでレディ一 状態を通知する。 比較結果が一致の場合には、 フラッシュメモリは、 直 ちにレディー .ビジー信号 R/Bbでレディ一状態を通知する。すなわ ち、 比較結果の一致により、 時間 I Tだけステータスポーリングの期間 が短縮される。フラッシュメモリコントローラ MCNTはレディ一状態 を検出すると、 リードイネ一ブル信号 REbのクロック変化に同期させ てバッファメモリ BMR Y iが保有するデータを外部に出力させる（ S 3 b)。 このキヤヅシユリ一ド処理を行なうときのコマンドは第 7図の No. 2， No. 3のアクセスコマンド等であってもよい。
第 28図にはフラッシュメモリ 1におけるデ一夕出力系のパイブラ ィンが示される。第 1アクセス処理に用いる信号経路に、 外部からのァ ドレス情報をラツチするァドレスバッファ （ABUF) 10、 アドレス バヅファの出力を入力してバヅファメモリ BMR Y iに供給するバヅ ファ部アドレスバッファ （BABUF) 13m (m=a〜d) 、 バッフ ァメモリ BMRYiから出力されるデータをラッチするバッファ部デ 一夕バッファ （BDBUF) 14m、 ノ ヅファ部デ一夕バッファ 14m の出力デ一夕をラッチして外部に出力するデータバッファ （DBUF) 16が配置され、ァドレス入力からデ一夕出力までのパイプライン段数 は 4段である。特に制限されないが、前記ァドレスバッファ 10はイネ 一ブル信号 E Nのクロック変化に同期してラッチ動作を行なう。前記バ ヅファ部ァドレスバヅファ 13m、ノ ッファ部デ一夕バッファ 14m、 及びデ一タパヅファ 16は、クロック信号 CLKのクロック変化に同期 してラッチ動作を行なう。前記イネ一ブル信号 E N及びクロック信号 C L Kは制御部 C N Tが生成する。
第 29図には第 28図のパイプラインにおける各出力信号波形が例 示される。 前記制御部 CNTは、 ァドレスコマンド CA 1 , CA2をァ ドレスラッチイネ一ブル状態（AL E = H)においてライ トイネーブル 信号 （WEb)のクロック変化に同期して認識すると、 ライ トイネーブ ル信号（WEb)のクロック変化に同期してイネ一ブル信号 ENをクロ ック変化させる （Tm 1 ) 。 また、 第 1アクセス処理においてコマンド ラヅチディスエーブル状態（CLE = L)及びアドレスラッチディスェ —ブル状態（ALE = L)で外部へのデ一夕読み出しを指示するリード イネ一ブル信号 R E bのクロック変化に同期してクロック信号 C L K をクロック変化させる （Tm2) 。
前記 T m 1のクロヅク変化はァドレスバッファ 10の最初のラッチ 動作を制御して、 内部ァドレス情報 ADD 1を確定させる。前記 Tm2 のクロック変化はデータバヅファ 16の最初のデ一夕出力等を確定さ せる。 このとき、 前記制御部 C NTは、 バッファ部ァドレスバッファ 1 3 m及びバッファ部デ一夕バッファ 14mの最初のラツチ動作を制御 するためにクロック信号 CLKを自立的に変化させる （Tm3)。 すな わち、 前記制御部 CN Tは、 アドレスコマンド CA 1， CA2をァドレ スラッチィネ一プル状態（AL E = H)においてライ トイネーブル信号 (WEb)のクロック変化に同期して認識した後、 第 1アクセス処理に おいて外部へのデータ読み出しを指示するリ一ドイネ一ブル信号 R E bが変化されるまでの間に、 ダミークロヅクとして、 バッファ部ァドレ スバッファ 13 mのラツチタイミングと、バッファ部デ一夕バヅファ 1 4 mのラツチ夕イミングを生成する。
これにより、アドレスコマンドによるアクセス対象ァドレスが A 1 , A 2， A 3…が続くとき、 それにより リードデータが D 1， D 2， D 3 …のように連続する場合を考えると、最初のァドレス入力において T m 1のクロヅク変化でァドレスバッファ 1 0の出力 A D D 1が A 1に確 定し、次の T m 3の最初にクロック変化でバッファ部アドレスバッファ 1 3 mの出力 A D D 2が A 1に確定すると共に当該確定ァドレス a 1 でバッファメモリ B M R Y iから読み出されるデ一夕 d a t a 1が D 1に確定する。 T m 3の次のクロヅク変化でバッファ部デ一夕バヅファ 1 4 mの出力デ一夕 d a t a 2が D 1に確定する。 そして、 T m 2の最 初のクロック変化でデ一夕バッファ 1 6から最初のデ一夕 D 1が外部 に出力される。以下パイプラインで順次後続デ一夕が出力されていく。 上記自立的にクロックを生成することにより、ァドレス入力からデ一 夕出力までのパイプライン段数が比較的多くても、最初の部分のパイプ ライン動作に対処することが可能になる。
以上説明したフラッシュメモリによれば以下の作用効果を得る。 〔 1〕フラヅシュメモリ 1に対するアクセス処理の指示若しくはコマン ドを、 フラッシュ系（=フラッシュメモリアレイ »オンチヅプバヅファ メモリ間転送）とバヅファ系（オンチヅプバッファメモリ i Z o間転 送）の 2系統に分割する。そして両者を組み合わせて、 あるいは単独で、 フラッシュメモリ 1に対するアクセスを可能にする。このようにコマン ドを 2系統に分割することで、消去動作の様にオンチヅプのバヅファメ モリ B M H Y iを利用しない動作モ一ドでは、外部から並列してオンチ ップのバッファメモリをアクセス可能になる。 また、 高速なオンチップ ノ ツファメモリ i / 0間転送を積極的に利用することで、キャッシュ 読み出し等が可能となる。 また、 書き込み用シリアルクロヅク（W E b 信号）、 読み出し様シリアルクロック（R E b信号）端子を設け、 更にァ ドレスバヅファの値を外部から指定できるアドレス指定コマンド（例え ば第 7図の No. 2及び No. 3のコマン等） を用意することにより、 スタンバイ中はコマン ド入力が無くとも外部クロックに同期してアド レスバッファの指すオンチップバッファメモリと i/o間でデ一夕の 入出力が可能になる。
〔 2〕オンチップバッファメモリ B M R Y i上のデータは、 バヅファク リアコマンドが入力されるまで保持する。そのためオンチヅプバヅファ メモリ BMRY i上のデ一夕をユーザが管理することができる。
〔3〕 フラッシュ系の動作モ一ド時、使用されていないオンチップバッ ファメモリ BMR Y iに対しては、バヅファ系のコマンドを受け付け可 能になる。
〔4〕バッファ系コマン ドの動作単位をページ単位とするが、 ページ内 のァドレス （-CA) を指定するコマンドを併用することで、 ページ内 の任意の領域を選択的に転送することもできる。
〔 5〕 フラッシュ系コマンドの動作単位もページ単位であるが、 これに よる動作ではページ内の任意の領域を選択的にバッファメモリ BMR Y 0~B MR Y 3間で転送することは実現していない。制御を極端に複 雑化しないためであり、ノ ッファ系コマンドでページ内の任意選択が実 現されていれば実質的に十分と考えられるからである。
〔6〕セクタ管理情報や記憶情報の E C Cデータ等を 2値デ一夕として フラッシュメモリアレイ FARYiに書込むことで、データを 2値 4 値変換を行わずにフラッシュメモリアレイ FARY iから記憶情報を i/oに直接的に転送できるから （ダイレクフラッシュアクセスモー ド）、 メモリコントローラ MCNTによるセクタ管理情報や E C Cデー 夕等を用いる制御処理に即座に移ることができ、ファイルやデータに対 するアクセス処理時間の全体的な短縮に寄与することができる。
〔 7〕フラヅシュメモリチップ 1に搭載されているバッファメモリ B M RYiを外部より直接指定できる、 アドレス指定コマンド （第 7図の N o . 2、 No. 3、 No. 4のコマンド） を用意するから、 バッファメ モリ BMR Y iのデ一夕は信号 RE b、 WE bに同期して i/o バッ ファメモリ間で転送することができる。
〔 8〕書き込み、 読み出しモ一ドではァドレス指定コマンドにより選択 ページ（=動作させるページ）のページァドレスをァドレスパッファに 入力し、それによつてフラッシュメモリアレイのアクセスアドレスが定 まると共に、オンチヅプのバヅファメモリのァドレスも一意に定まるた め、 バッファメモリのァドレス指定を特別に行なう操作は不要である。 〔9〕 2個のアドレスラッチ回路 30, 31とアドレス比較回路 32を 用意すると、キヤッシ読み出し動作の制御をフラッシュメモリ自体で行 なうことができる。
〔10〕 以上より、 高速書き換え、 キャッシュ読み出し、 及び高速コピ 一書き込み等を実現でき、フラッシュメモリチップの利便性を向上させ ることができる。そのようなフラヅシュメモチップを用いるフラッシュ メモリカードの性能を向上させることが可能になる。
以上本発明者によってなされた発明を実施例に基づいて具体的に説 明したが本発明はそれに限定されるものではなく、その要旨を逸脱しな い範囲において種々変更可能である。
例えば、バッファメモリにはバイ ト単位アクセスを行なう SRAMを 用いてページ単位のデータを直列的に転送するシリアル転送方式を採 用しているが、フラッシュメモリアレイとの間ではページ単位のデ一夕 を内部転送可能なパラレル転送方式のデータラツチ回路を用いてもよ レ"^
バヅファメモリに対する書き込み及び読み出しのためのシリアルク ロックを書き込み用 （WEb) と読み出し用 （REb) に別々に用意し たが、 バヅファ系制御コマンドを別途用意してもよい。その場合には、 シリアルクロックは 1つ共通化することができる。
バッファメモリのサイズは 1バンク毎に nページ以上（n ： 1より大 きな自然数）あってもよい。
本発明は 4値など多値フラッシュメモリだけではなく、 2値フラヅシ ュメモリにも適用可能である。 また、 多値フラッシュメモリの記憶形式 は記憶情報の値に応じて順次閾値電圧を相違させる場合に限定されず、 メモリセルにおいて電荷を保持する場所を局所的に変更して多値で情 報記憶を行なう電荷トラップ膜（窒化シリコン膜） を利用するメモリセ ル構造を採用してもよい。更に不揮発性メモリセルとして高誘電体メモ リセル等のその他の記憶形式を採用する事も可能である。
また単数のメモリバンクを有する不揮発性記憶装置にも適用可能で ある。ノ ッファ部の指定は暗黙的指定に限定されず、 アドレスコマンド で積極的指定するようにしてもよい。但し、 ァドレスコマンドの情報量 が増える。
また本発明はァドレス/データ両方がマルチプレクスされて I / O 端子に入力されるものだけではなく、ァドレスを入力するためのァドレ ス端子を有するものであっても良い。ァドレス端子から入力されたァド レスに従ってバッファメモリへのアクセス又はフラヅシュメモリァレ ィへのアクセスのいずれかを指定するコマンドを有するようにしても 良い。この場合バッファメモリ又はフラッシュメモリの何れへのァクセ スであるかを指定する制御信号によりアクセスする先を決定するよう にしても良い。更にこの場合であってもフラッシュメモリからバヅファ メモリへのアクセスはページ単位に行い、バッファメモリへのアクセス はバイ ト単位に行なうようにすることが可能である。 3417
47 産業上の利用可能性
本発明は、オンチップでバッファメモリを備えるフラッシュメモリチ ヅプ、そのフラッシュメモリチヅプを搭載し得たフラッシュメモリ力一 ド、バッファメモリを備えるフラッシュメモリをオンチップの不揮発メ モリとして備えマイクロコンピュ一夕若しくはシステム L S Iなどの 半導体集積回路などに広く適用することができる。

Claims

請 求 の 範 囲
1 . 不揮発性メモリ部、 バッファ部、 及び制御部を有し、
前記制御部は、外部と前記バッファ部との間の第 1アクセス処理と、 前記不揮発性メモリ部と前記バッファ部との間の第 2アクセス処理 とを、それそれ別々に外部から指示を受けて制御可能にされることを 特徴とする不揮発性記憶装置。
2 . 前記第 1アクセス処理の指示は、外部から入力されるデータを前記 バッファ部に書き込む指示又は前記バッファ部から外部にデータを 読み出す指示であることを特徴とする請求の範囲第 1項記載の不揮 発性記憶装置。
3 .前記書き込む指示又は読み出す指示は、外部から入力される単数又 は複数の制御信号の変化によって与えられることを特徴とする請求 の範囲第 2項記載の不揮発性記憶装置。
4 .第 2アクセス処理を行っていることを示すための状態指示情報を外 部に出力可能であることを特徴とする請求の範囲第 3項記載の不揮
5 . 前記第 2アクセス処理の指示はアクセスコマンドにより与えられ、 前記アクセスコマンドとして、バヅファ部からデ一夕を読み出して不 揮発性メモリ部に書き込む指示を与える第 1アクセスコマンド、不揮 発性メモリ部からデ一夕を読み出してバッファ部に書き込む指示を 与える第 2アクセスコマンド、又は不揮発性メモリ部のデ一夕を消去 する指示を与える第 3アクセスコマンドを有することを特徴とする 請求の範囲第 1項記載の不揮発性記憶装置。
6 .前記不揮発性メモリ部とバッファ部を相互に対応させて複数組有す ることを特徴とする請求の範囲第 1項記載の不揮発性記憶装置。
7 .前記制御部は、外部から供給されるアドレスコマンドを認識可能で あり、
前記アドレスコマンドは、バッファ部の記憶領域及び不揮発性メモリ 部の記憶領域の指定を可能にすることを特徴とする請求の範囲第 6 項記載の不揮発性記憶装置。
8 .前記アドレスコマンドは第 1指定情報、第 2指定情報及び第 3指定 情報を持つことが可能であり、
前記第 1指定情報は、不揮発性メモリ部を指定すると共に指定された 不揮発性メモリ部に対応するバッファ部を暗黙的に指定し、 前記第 2指定情報は、指定された不揮発性メモリ部のアクセス対象ァ ドレスを指定し、
前記第 3指定情報は、指定されたバッファ部のアクセス対象ァドレス を指定することを特徴とする請求の範囲第 7項記載の不揮発性記憶
9 . 前記制御部は、 特定の第 2アクセス処理の指示に応答するとき、 前 記第 1指定情報によるバッファ部の指定を、不揮発性メモリ部とは対 応しない別のバッファ部の指定とみなすことを特徴とする請求の範 囲第 8項記載の不揮発性記憶装置。
1 0 . 前記制御部は、不揮発性メモリ部の第 2アクセス処理と当該不揮 発性メモリ部に対応されない別のバッファ部の第 1アクセス処理と を並行可能であることを特徴とする請求の範囲第 6項記載の不揮発 性記 t®装置。
1 1 .前記制御部は、相互に対応される不揮発性メモリ部の消去処理と バッファ部の第 1アクセス処理とを並行可能であることを特徴とす る請求の範囲第 6項記載の不揮発性記憶装置。
1 2 . 前記制御部は、前記バッファ部からデータを読み出して不揮発性 メモリ部に書き込む第 2アクセス処理の指示に応答する処理を行な つた後に、別の第 1アクセス処理又は第 2アクセス処理の指示を待つ 状態において、前記バッファ部の記憶情報を維持することを特徴とす る請求の範囲第 1項記載の不揮発性記憶装置。
1 3 .前記制御部は、前記バッファ部からデ一夕を読み出して外部に出 力する第 1アクセス処理の指示に応答する処理を行なった後に、別の 第 1アクセス処理又は第 2アクセス処理の指示を待つ状態において、 前記バッファ部の記憶情報を維持することを特徴とする請求の範囲 第 1項記載の不揮発性記憶装置。
1 4 .前記制御部は、バッファクリアコマンドに応答してバッファメモ リ部の記憶情報を初期化することを特徴とする請求の範囲第 1 1項 又は第 1 3項記載の不揮発性記憶装置。
1 5 . 前記制御部は、 前記第 1アクセス処理に応答して、 外部からの入 カデ一夕をバッファ部に書き込むとき、書き込み前に前記バッファ部 の記憶情報を初期化することを特徴とする請求の範囲第 1 2項又は 第 1 3項記載の不揮発性記憶装置。
1 6 .前記制御部は、第 2アクセス処理により前記不揮発性メモリ部か ら読み出されてバッファ部に書き込まれたデ一夕を、複数回の第 1ァ クセス処理によりバッファ部から外部へ異なるタイミングで複数回 データ転送可能とすることを特徴とする請求の範囲第 1項記載の不 揮発性記憶装置。
1 7 .前記制御部は、 不揮発性メモリ部からバッファ部にデータを書き 込む第 2アクセス処理が指示されたとき、バッファ部が保有するデ一 夕の不揮発性メモリ部上でのァドレスと同じアドレスをアクセス処 理対象とする当該第 2アクセス処理を省略することを特徴とする請 求の範囲第 1項記載の不揮発性記憶装置。
1 8 .バッファ部が保有するデ一夕の不揮発性メモリ部上におけるアド レスのァドレス情報を保持するアドレス保持手段と、ァドレス保持手 段が保持するアドレス情報と第 2アクセス処理においてデータ読み 出し対象とされる不揮発性メモリ部のァドレスのアドレス情報とを 比較する比較手段とを有することを特徴とする請求の範囲第 1 7項 記載の不揮発性記憶装置。
1 9 . 前記制御部は、第 2アクセス処理で前記不揮発性メモリ部からバ ヅファ部に書き込まれたデータを第 1アクセス処理によりバッファ 部から外部へ出力する指示が与えられたとき、前記第 2アクセス処理 の省略の有無により、第 2アクセス処理中であることをビジ一状態に よって示す信号によるビジー状態の期間を相違させることを特徴と する請求の範囲第 1 7項記載の不揮発性記憶装置。
2 0 . 前記制御部は、第 1アクセス処理により外部からバッファ部に書 き込まれたデータを、複数回の第 2アクセス処理によりバッファ部か ら不揮発性メモリ部へ複数回書き込み可能とすることを特徴とする 請求の範囲第 1項記載の不揮発性記憶装置。
2 1 . 前記制御部は、複数回の第 1アクセス処理により外部からバッフ ァ部上で書き換えられたデ一夕を、第 2アクセス処理によりバッファ 部から不揮発性メモリ部へ書き込み可能とすることを特徴とする請 求の範囲第 1項記載の不揮発性記憶装置。
2 2 .前記不揮発性メモリ部は 1個の記憶素子に 2ビッ ト以上の多値情 報記憶が可能にされ、前記バッファ部は 1個の記憶素子に 1ビッ トの 2値情報記憶が可能にされることを特徴とする請求の範囲第 1項記 載の不揮発性記憶装置。
2 3 . 前記制御部は、前記不揮発性メモリ部の記憶情報を 2値情報とみ なし、多値から 2値への変換動作を省略する第 3アクセス処理を制御 可能であることを特徴とする請求の範囲第 2 2項記載の不揮発性記
2 4 .前記第 1アクセス処理に用いる信号経路に、外部からのアドレス 情報をラッチするアドレスバヅファ、前記ァドレスバッファの出力を 入力してバヅファ部に供給するバヅファ部ァドレスバッファ、前記パ ヅファ部から出力されるデ一夕をラツチするバッファ部デ一夕バヅ ファ、前記バヅファ部デ一夕バヅファの出力データをラッチして外部 に出力するデータバッファが配置され、
前記制御部は、ァドレスコマンドを第 1ストロ一ブ信号に同期して認 識した後、第 1アクセス処理において外部へのデ一夕読み出しを指示 する第 2ストローブ信号が変化されるまでの間に、ダミークロックと して、前記バッファ部ァドレスパヅファのラツチ夕イミングと、前記 バッファ部デ一夕バッファのラッチタイミングを生成することを特 徴とする請求の範囲第 5項記載の不揮発性記憶装置。
2 5 .前記不揮発性メモリ部とバッファ部をそれそれ対応させて複数組 有し、前記不揮発性メモリ部の消去単位は書き込み単位の複数倍であ り、 それそれのバッファ部は前記書き込み単位の記憶容量を有し、 前記制御部は、前記消去単位による記憶情報の書換え動作の指示に対 して、書換え対象の不揮発性メモリ部と異なる不揮発性メモリ部のバ ッファ部を併せて、書換え対象記憶情報の退避領域に用いることを特 徴とする請求の範囲第 1項記載の不揮発性記憶装置。
2 6 . 1個の半導体チップに形成されて成ることを特徴とする請求の範 囲第 1項記載の不揮発性記憶装置。
2 7，その他の回路モジュールと共に 1個の半導体チップに形成されて 成ることを特徴とする請求の範囲第 1項記載の不揮発性記憶装置。
2 8 .複数のメモリバンクと制御部を有し、前記メモリバンクは不揮発 性メモリ部とバッファ部を有し、
前記バツファ部及び前記不揮発性メモリ部のアクセス対象領域は アドレスコマンドに基づいて指定され、
前記制御部は、外部と前記バッファ部との間でアクセス動作を行な う第 1アクセス処理と、前記不揮発性メモリ部と前記バッファ部との 間でアクセス動作を行なう第 2アクセス処理とを、それそれ別々に外 部から指示を受けて制御可能であることを特徴とする不揮発性記憶
2 9 . 前記制御部は、 前記第 1アクセス処理では、 前記アドレスコマン ドが指定するメモリバンクのバッファ部を利用させ、
前記第 2アクセス処理では、 その指示内容に応じて、 前記アドレスコ マンドが指定するメモリバンクのバッファ部又はそれと異なるメモ リバンクのバッファ部を利用させることを特徴とする請求の範囲第 2 8項記載の不揮発性記憶装置。
3 0 . 前記制御部は、 メモリバンク数に応ずる回数を限度にァドレスコ マンドが入力される毎にァドレスコマンドで指定される不揮発性メ モリ部のアクセス対象領域に対する読み出しセッ トアツプ動作を制 御し、第 2アクセス処理としてリード動作を指示するリードアクセス コマンドが入力されたとき、前記読み出しセッ トアップされた不揮発 性メモリ部から記憶情報を読み出してバッファ部に書き込む制御を 行なうことを特徴とする請求の範囲第 2 8項記載の不揮発性記憶装 置。
3 1 . 前記制御部は、 メモリバンク数に応ずる回数を限度に連続してァ ドレスコマンド入力と第 1アクセス処理の指示による書き込みデ一 夕入力が行われる毎に、ァドレスコマンドで指定されるメモリバンク のバッファ部に前記書き込みデータの書き込み動作を制御し、第 2ァ クセス処理として書き込み動作を指示するライ トアクセスコマンド が入力されたとき、前記バッファ部が有する書き込みデータを対応す るメモリバンクの不揮発性メモリ部に書き込む制御を行なうことを 特徴とする請求の範囲第 2 8項記載の不揮発性記憶装置。
3 2 .前記制御部は、 メモリバンク数に応ずる回数を限度に連続してァ ドレスコマンドが入力された後にィレ一ズコマンドが入力されるこ とにより、ァドレスコマンドで指定されるメモリバンクの不揮発性メ モリ部に対して記憶領域の消去動作を制御することを特徴とする請 求の範囲第 2 8項記載の不揮発性記憶装置。
3 3 . 制御部と不揮発性記憶部とバッファ回路とを有し、
前記制御部は外部から複数の動作指示コマンドを受け付け、前記動作 指示コマンドには
前記バッファ回路と外部との間で、アクセス動作を行なう第 1の動作 指示コマンドと、
前記バッファ回路と不揮発性記憶部との間で、アクセス動作を行なう 第 2の動作指示コマンドとがあることを特徴とする不揮発性記憶装
3 4 .前記制御部は前記動作指示コマンドを受け付けることが可能なコ マンド受付状態を有し、前記動作指示コマンドを受け付けてそれそれ の動作指示コマンドに応じた処理を行った後、前記コマンド受付状態 となることを特徴とする請求の範囲第 3 3項記載の不揮発性記憶装
3 5 . 前記不揮発性記憶部は複数の記憶領域に分割され、
前記動作指示コマンドには、前記不揮発性記憶部の一の記憶領域を選 択するためのァドレスを指定'する第 3の動作指示コマンドがあり、 前記第 2の動作指示コマンドは、前記第 3の動作指示コマンドで選択 された前記不揮発性記憶部の記憶領域と前記バッファ回路との間で アクセス動作を行なう指示を与えることを特徴とする請求の範囲第
3 4項記載の不揮発性記憶装置。
6 .前記複数の記憶領域に対応して、前記バッファ回路は複数の領域 に分割され、
前記制御部は、前記第 3の動作指示コマンドで前記不揮発性記憶部の 記憶領域を選択すると共に、選択された前記不揮発性記憶部の記憶領 域に対応する前記バッファ回路の領域をも選択し、
前記第 1の動作指示コマンドは、前記第 3の動作指示コマンドで選択 されたバッファ回路の領域と外部との間でアクセス動作を行なう指 示を与兄、
前記第 2の動作指示コマンドは、前記第 3の動作指示コマンドで選択 されたバッファ回路の領域と前記不揮発性記憶部の記憶領域との間 でアクセス動作を行なう指示を与えることを特徴とする請求の範囲 第 3 5項記載の不揮発性記憶装置。
7 .前記制御部は、前記第 2の動作指示コマンドによる前記不揮発性 記憶部の一の記憶領域へのアクセス処理のうち一部の処理完了に応 じて前記コマンド受付状態となり、
前記一の記憶領域への全てのアクセス処理が完了する前において、 前記第 3の動作指示コマンドの受付と、
前記第 3の動作指示コマンドで選択されたバッファ回路の領域及び 不揮発性記憶部の記憶領域が前記アクセス処理を行っている領域と は異なる領域である場合の前記第 1又は前記第 2の動作指示コマン ドの受付を可能とすることを特徴とする請求の範囲第 3 6項記載の 不揮発性記憶装置。
8 .前記第 1の動作指示コマンドには、前記バッファ回路へのデータ の書き込みを指示する第 1書き込み動作コマンドと、前記バッファ回 路からデータの読み出しを指示する第 1読み出し動作コマンドとを 含み、
前記第 2の動作指示コマンドには、前記バッファ回路から前記不揮発 性記憶部へのデータの書き込みを指示する第 2書き込み動作コマン ドと、前記不揮発性記憶部から前記バッファ回路へデ一夕の読み出し を指示する第 2読み出し動作コマンドとを含むことを特徴とする請 求の範囲第 3 7項記載の不揮発性記憶装置。
9 .前記第 1の動作指示コマンドには、更に前記バッファ回路に書き 込まれているデータの消去を指示する第 1消去動作コマンドを含み、 前記第 2の動作指示コマンドには、更に前記不揮発性記憶部に書き込 まれているデータの消去を指示する第 2消去動作コマンドを含むこ とを特徴とする請求の範囲第 3 8項記載の不揮発性記憶装置。
0 .前記不揮発性記憶部の第 1記憶領域を指定する前記第 3の動作指 示コマンドの受付後、 前記第 2消去動作コマンドを受け付け、 前記第
1記憶領域に書き込まれているデータの消去を開始しデータの消去 が完了する前において、
前記不揮発性記憶部の第 2記憶領域を指定する前記第 3の動作指示 コマンドと、前記第 1の動作指示コマンド又は前記第 2の動作指示コ マンドの受付を可能とすることを特徴とする請求の範囲第 3 9項記 載の不揮発性記憶装置。
1 .前記不揮発性記憶部の第 1記憶領域を指定する前記第 3の動作指 示コマンドの受付後、 前記第 2読み出しコマンドを受け付け、 前記不 揮発性記憶部から前記バッファ回路へデータの読み出しが完了した 後において、
少なくとも 1回以上の前記第 1の動作指示コマンドを受け付け、更に 前記第 2書き込みコマンドの受付動作が可能であることを特徴とす る請求の範囲第 3 9項記載の不揮発性記憶装置。
4 2 .前記第 2読み出しコマンドを受け付けた後、前記第 2書込コマン ドの受付前において、
前記不揮発性記憶部の第 2記憶領域を指定する前記第 3の動作指示 コマンドの受付と少なくとも 1回以上の前記第 1の動作指示コマン ドまたは前記第 2の動作指示コマンドの受付けを行った後、前記第 1 記憶領域を指定する前記第 3の動作指示コマンドの受付動作が可能 であることを特徴とする請求の範囲第 4 1項記載の不揮発性記憶装 置。
4 3 .前記不揮発性記憶部の第 1記憶領域を指定する前記第 3の動作指 示コマンドの受付後、少なくとも 1回以上の前記第 1書き込みコマン ドを受け付けた後、前記第 2書き込みコマンドの受付動作が可能であ ることを特徴とする請求の範囲第 3 8項記載の不揮発性記憶装置。
4 4 . 少なくとも 1回の前記第 1書き込みコマンドを受け付けた後、 1 回以上の前記第 1の動作指示コマンドの受付動作が可能であること を特徴とする請求の範囲第 4 3項記載の不揮発性記憶装置。
4 5 . 少なくとも 1回の前記書き込みコマンドを受け付けた後、 1回以 上の前記第 2書き込みコマンドの受付動作が可能であることを特徴 とする請求の範囲第 4 3項記載の不揮発性記憶装置。
4 6 .前記不揮発性記憶部の第 1記憶領域に含まれる第 1アドレスを指 定する前記第 3の動作指示コマンドの受付後、前記第 2読み出しコマ ンドを受け付け、
前記第 2読み出しコマンドでは前記不揮発性記憶部から前記バッフ ァ回路へ、前記第 3の動作指示コマンドで指定されたアドレスから第 1デ一夕量のデータの読み出しを行った後、 前記不揮発性記憶部の第 1記憶領域に含まれかつ前記第 1アドレス から第 1デ一夕量の範囲に含まれるァドレスを指定する前記第 3の 動作指示コマンドと前記第 1の動作指示コマンドとを 1回以上受け 付けることが可能であることを特徴とする請求の範囲第 3 9項記載 の不揮発性記憶装置。
7 .前記不揮発性記憶部の第 1記憶領域に含まれる第 1ァドレスを指 定する前記第 3の動作指示コマンドの受付後、前記第 2読み出しコマ ンドを受け付け、
前記第 2読み出しコマンドでは前記不揮発性記憶部から前記バッフ ァ回路へ、前記第 3の動作指示コマンドで指定されたァドレスから第 1データ量のデータの読み出しを行い、
さらに、前記不揮発性記憶部の第 1記憶領域に含まれかつ前記第 1ァ ドレスから第 1データ量の範囲に含まれる第 2ァドレスを指定する 前記第 3の動作指示コマンドの受付けと前記第 2の読み出しコマン ドを受け付けた場合、
前記第 2の読み出しコマンドの処理では前記不揮発性記憶部から前 記バッファ回路への読み出し動作は行わないことを特徴とする請求 の範囲第 3 9項記載の不揮発性記憶装置。
8 .前記第 2の書き込みコマンドの完了では前記バッファ回路に書き 込まれているデ一夕の消去は行わず、前記第 1消去動作コマンドによ り前記バッファ回路に書き込まれているデータの消去を行なうこと を特徴とする請求の範囲第 3 9項記載の不揮発性記憶装置。
9 .前記複数の記憶領域に対応して、前記バッファ回路は複数の領域 に分割され、第 1の記憶領域に優先的に対応するバッファ回路の第 1 の領域と、第 2の記憶領域に優先的に対応するバッファ回路の第 2の 領域とを有し、 前記バッファ回路の第 1の領域は前記第 2の記憶領域との間でもァ クセス動作可能とされ、
前記バッファ回路の第 2の領域は前記第 1の記憶領域との間でもァ クセス動作可能とされることを特徴とする請求の範囲第 3 5項記載 の不揮発性記憶装置。
0 .前記第 1の動作指示コマンドは、前記バッファ回路の第 1の領域 と外部との間でアクセス動作させて、前記バッファ回路へのデ一夕の 書き込みを指示する第 1書き込み動作コマンドと、前記バッファ回路 からデ一夕の読み出しを指示する第 1読み出し動作コマンドと、前記 バッファ回路に書き込まれているデータの消去を指示する第 1消去 動作コマンドとを含み、
前記第 2の動作指示コマンドは、前記第 3の動作指示コマンドで選択 されたバッファ回路の領域と前記不揮発性記憶部の記憶領域との間 でアクセス動作させて、前記バッファ回路から前記不揮発性記憶部へ のデ一夕の書き込みを指示する第 2書き込み動作コマンドと、前記不 揮発性記憶部から前記バッファ回路へのデ一夕の読み出しを指示す る第 2読み出し動作コマンドと、前記不揮発性記憶部に書き込まれて いるデ一夕の消去を指示する第 2消去動作コマンドとを含み、 前記第 2書き込み動作コマンドは、前記選択されたバッファ回路の領 域に優先的に対応する記憶領域へのデータの書き込みを指示する主 第 2書き込み動作コマンドと、前記選択されたバッファ回路の領域に 優先的に対応する記憶領域でない記憶領域へのデータの書き込みを 指示する従第 2書き込み動作コマンドとを有し、
前記第 2読み出し動作コマンドは、前記選択されたバッファ回路の領 域に優先的に対応する記憶領域からのデータの読み出しを指示する 主第 2読み出し動作コマンドと、前記選択されたバッファ回路の領域 に優先的に対応する記憶領域でない記憶領域からのデータの読み出 しを指示する従第 2読み出し動作コマンドとを有することを特徴と する請求の範囲第 4 9項記載の不揮発性記憶装置。
1 .前記第 2読み出しコマンド又は前記第 2書き込みコマンドでは第 1デ一夕量単位に一度にデータの読み出し又は書き込みが行われ、 前記第 2消去コマンドでは第 1デ一夕量よりも多い第 2デ一夕量単 位に一度にデータの消去が行われ、
前記第 3の動作指示コマンドで第 1ァドレスを指定し、前記第 2消去 コマンドを指示する場合、前記第 1アドレスから前記第 1データ量の ァドレス範囲に含まれる第 1データと、前記第 1ァドレスから前記第
1データ量のァドレス範囲に含まれない第 2ァドレスからの第 2デ —夕とのうち、前記第 1データは前記選択されたバッファ回路の領域 に優先的に対応する記憶領域への書き込みと、前記第 2データは前記 選択されたバッファ回路の領域に優先的に対応する記憶領域でない 記憶領域への書き込みとの少なくとも一方が行われることを特徴と する請求の範囲第 5 0項記載の不揮発性半導体装置。
2 . 制御部と不揮発性記憶部とを有し、
前記不揮発性記憶部は複数の記憶領域を有し、
前記記憶領域の数と同数のバッファ回路を有し、
それそれの記憶領域は対応するバッファ回路に接続され、
それそれのバッファ回路は外部に接続され、
前記複数のバッファ回路は前記制御部による制御に基づいてそれそ れ独立して外部との間でアクセス可能にされ、
前記複数の記憶領域は前記制御部による制御に基づいてそれそれ独 立してバッファ回路との間でアクセス動作可能にされることを特徴 とする不揮発性記憶装置。 3 · 不揮発性メモリ部、 この不揮発性メモリ部に接続されたバッファ 部、 及び制御部を有し、
前記制御部は、前記不揮発性メモリ部及びパッファ部をそれそれ外部 からの指示に従って独立にアクセス制御可能にすることを特徴とす る不揮発性記憶装置。
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