JPH11149788A - 半導体記憶装置及びその制御方法 - Google Patents
半導体記憶装置及びその制御方法Info
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- JPH11149788A JPH11149788A JP31492497A JP31492497A JPH11149788A JP H11149788 A JPH11149788 A JP H11149788A JP 31492497 A JP31492497 A JP 31492497A JP 31492497 A JP31492497 A JP 31492497A JP H11149788 A JPH11149788 A JP H11149788A
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- G—PHYSICS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/10—Programming or data input circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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Abstract
(57)【要約】
【課題】 構成を簡略化することができる半導体記憶装
置を提供する。 【解決手段】 データ極性制御回路25のフリップフロ
ップは、データラッチに外部からのデータが供給される
際、LOAD信号が“H”となってから、メモリセルア
レイ101からデータラッチにデータが読み出される
際、RD信号が“H”となるまで、信号DSを“H”と
し、それ以外は信号DSを“L”とする。データ極性切
り替え回路24は、信号DSが“H”であるときはデー
タ線アンプ23の出力RDBを反転させて出力(DOU
T)し、信号DSが“L”であるときはデータ線アンプ
23の出力RDBをそのまま出力する。
置を提供する。 【解決手段】 データ極性制御回路25のフリップフロ
ップは、データラッチに外部からのデータが供給される
際、LOAD信号が“H”となってから、メモリセルア
レイ101からデータラッチにデータが読み出される
際、RD信号が“H”となるまで、信号DSを“H”と
し、それ以外は信号DSを“L”とする。データ極性切
り替え回路24は、信号DSが“H”であるときはデー
タ線アンプ23の出力RDBを反転させて出力(DOU
T)し、信号DSが“L”であるときはデータ線アンプ
23の出力RDBをそのまま出力する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその制御方法に関し、特に読み出し/書き込みの制御
方法に特徴を有する。
びその制御方法に関し、特に読み出し/書き込みの制御
方法に特徴を有する。
【0002】
【従来の技術】フラッシュメモリ等の不揮発性メモリで
は、電源電圧の低電圧化に伴って、FNトンネル電流
(Fowlor-Nordheim Tunneling current )を用いた書き
込み方法が有望になってきている。FNトンネル電流を
用いた不揮発性メモリは、高電圧を必要とするが、デー
タの書き込みや消去時にほとんど電流が流れないため、
必要な電圧をメモリ素子内部で発生することができる。
は、電源電圧の低電圧化に伴って、FNトンネル電流
(Fowlor-Nordheim Tunneling current )を用いた書き
込み方法が有望になってきている。FNトンネル電流を
用いた不揮発性メモリは、高電圧を必要とするが、デー
タの書き込みや消去時にほとんど電流が流れないため、
必要な電圧をメモリ素子内部で発生することができる。
【0003】しかしながら、FNトンネル電流でデータ
を書き込むには、ホットエレクトロンを用いた書き込み
方法に比べて書き込み時間が長くかかる欠点がある。例
えば、ホットエレクトロンを用いた書き込み方法では数
10μ秒であるのに対して、FNトンネル電流を用いた
書き込み方法では数100μ秒から数m秒必要である。
を書き込むには、ホットエレクトロンを用いた書き込み
方法に比べて書き込み時間が長くかかる欠点がある。例
えば、ホットエレクトロンを用いた書き込み方法では数
10μ秒であるのに対して、FNトンネル電流を用いた
書き込み方法では数100μ秒から数m秒必要である。
【0004】この問題を解決するには、例えばワード線
1本分のデータを一時保持しておくためのデータラッチ
をビット線毎に設け、書き込み時にはワード線1本分
(セクタあるいはページ)のデータを一括して書き込む
方法がある。これにより、1バイト当たりの書き込み時
間を短縮することが可能となり、ホットエレクトロンを
用いた書き込み方法と同等の書き込み時間を得ることが
できる。
1本分のデータを一時保持しておくためのデータラッチ
をビット線毎に設け、書き込み時にはワード線1本分
(セクタあるいはページ)のデータを一括して書き込む
方法がある。これにより、1バイト当たりの書き込み時
間を短縮することが可能となり、ホットエレクトロンを
用いた書き込み方法と同等の書き込み時間を得ることが
できる。
【0005】また、ハードディスクの代用あるいはデジ
タルスチルカメラの記録媒体等に用途を限定したシリア
ルアクセスタイプのフラッシュメモリでは、このデータ
ラッチをセンスアンプとしても用い、回路の簡略化を図
ったものが多い。
タルスチルカメラの記録媒体等に用途を限定したシリア
ルアクセスタイプのフラッシュメモリでは、このデータ
ラッチをセンスアンプとしても用い、回路の簡略化を図
ったものが多い。
【0006】図2は、このようなデータラッチを備えた
従来の(NOR型(又あるいはAND型の)フラッシュ
メモリの単位ビット線毎の構成を示している。このフラ
ッシュメモリは、トランジスタ1〜4で構成されるデー
タラッチと、ゲートにワード線が接続され、ソース又は
ドレインの一方にソース線、他方にビット線6が接続さ
れ、フローティングゲートを有するトランジスタからな
るメモリセル5とを備えている。このメモリセル5に接
続されたビット線とデータラッチの間には、ゲート信号
として信号Tが供給され、ビット線6とデータラッチと
の間のスイッチングを行なうトランスファーゲート7が
設けられている。データラッチに対してデータの入出力
を行なうデータ線8及び反転データ線9との間には、ゲ
ート信号として各々信号Yが供給されるゲート10、1
1が設けられている。
従来の(NOR型(又あるいはAND型の)フラッシュ
メモリの単位ビット線毎の構成を示している。このフラ
ッシュメモリは、トランジスタ1〜4で構成されるデー
タラッチと、ゲートにワード線が接続され、ソース又は
ドレインの一方にソース線、他方にビット線6が接続さ
れ、フローティングゲートを有するトランジスタからな
るメモリセル5とを備えている。このメモリセル5に接
続されたビット線とデータラッチの間には、ゲート信号
として信号Tが供給され、ビット線6とデータラッチと
の間のスイッチングを行なうトランスファーゲート7が
設けられている。データラッチに対してデータの入出力
を行なうデータ線8及び反転データ線9との間には、ゲ
ート信号として各々信号Yが供給されるゲート10、1
1が設けられている。
【0007】ビット線6には、トランスファーゲート7
のソース又はドレインの電位がゲート信号として供給さ
れるトランジスタ12と、ゲート信号として信号WRが
供給されるトランジスタ13を介して書き込み電位Vd
を供給することができるようになっている。また、ビッ
ト線6には、ゲート信号として信号VINTが供給され
るトランジスタ14を介して書き込み禁止電圧Viを供
給することができるようになっており、さらに、ゲート
信号として信号RDが供給されるトランジスタ15を介
して読み出し時のビット線電位VRDを供給することが
できるようになっている。
のソース又はドレインの電位がゲート信号として供給さ
れるトランジスタ12と、ゲート信号として信号WRが
供給されるトランジスタ13を介して書き込み電位Vd
を供給することができるようになっている。また、ビッ
ト線6には、ゲート信号として信号VINTが供給され
るトランジスタ14を介して書き込み禁止電圧Viを供
給することができるようになっており、さらに、ゲート
信号として信号RDが供給されるトランジスタ15を介
して読み出し時のビット線電位VRDを供給することが
できるようになっている。
【0008】このように構成されたフラッシュメモリに
データを書き込む際には、このフラッシュメモリを用い
る情報処理装置等の外部の装置は、まず、図3(a)に
示すように、信号VINTを所定時間“H”とする。こ
れにより、トランジスタ14がオンとなってビット線6
が、同図(j)に示すように、書き込み禁止電圧Viに
プリチャージされる。信号VINTを“L”とした後、
外部の装置は、同図(b)に示すように、信号WRを
“H”とする。このWRのHレベルは、書き込み電位V
d+Vt(しきい値電圧)以上でなければトランジスタ
1をオンにすることができないのでVd+Vt(しきい
値電圧)以上とされている。なお、データラッチの電源
ノードに供給する信号VP及びトランスファーゲート7
に供給する信号Tの“H”レベルも同様な理由から、同
図(e)及び同図(f)に示すように、Vd+Vt以上
とされている。
データを書き込む際には、このフラッシュメモリを用い
る情報処理装置等の外部の装置は、まず、図3(a)に
示すように、信号VINTを所定時間“H”とする。こ
れにより、トランジスタ14がオンとなってビット線6
が、同図(j)に示すように、書き込み禁止電圧Viに
プリチャージされる。信号VINTを“L”とした後、
外部の装置は、同図(b)に示すように、信号WRを
“H”とする。このWRのHレベルは、書き込み電位V
d+Vt(しきい値電圧)以上でなければトランジスタ
1をオンにすることができないのでVd+Vt(しきい
値電圧)以上とされている。なお、データラッチの電源
ノードに供給する信号VP及びトランスファーゲート7
に供給する信号Tの“H”レベルも同様な理由から、同
図(e)及び同図(f)に示すように、Vd+Vt以上
とされている。
【0009】次に、外部の装置は、“0”を書き込む場
合には、データ線8に“H”レベル、反転データ線9に
“L”を供給し、“1”を書き込む場合には、データ線
8に“L”レベル、反転データ線9に“H”を供給す
る。この結果、信号Yによりゲート10、11がオンと
されると、図3(h)及び同図(i)に示すように、
“0”を書き込む場合には、ノードAが“H”レベル、
ノードBが“L”レベルとなり、“1”を書き込む場合
には、ノードAが“L”レベル、ノードBが“H”レベ
ルとなる。書き込みを行なう場合、ワード線には、図3
(k)に示すように、書き込み電位VPGが供給され
る。また、ソース線は書き込みを行なう間、ハイインピ
ーダンス状態に保たれている。
合には、データ線8に“H”レベル、反転データ線9に
“L”を供給し、“1”を書き込む場合には、データ線
8に“L”レベル、反転データ線9に“H”を供給す
る。この結果、信号Yによりゲート10、11がオンと
されると、図3(h)及び同図(i)に示すように、
“0”を書き込む場合には、ノードAが“H”レベル、
ノードBが“L”レベルとなり、“1”を書き込む場合
には、ノードAが“L”レベル、ノードBが“H”レベ
ルとなる。書き込みを行なう場合、ワード線には、図3
(k)に示すように、書き込み電位VPGが供給され
る。また、ソース線は書き込みを行なう間、ハイインピ
ーダンス状態に保たれている。
【0010】フラッシュメモリでは初期状態で、メモリ
セル5のしきい値電圧Vtはデータを判定するためのし
きい値(V0、例えば1/2Vcc)+δ1(例えば
0.5v程度)とされており、この状態が“1”となっ
ている。“0”を書き込む場合では、ノードAが“H”
レベルであるため、書き込み開始後のビット線6には、
図3(j)に示すように、書き込み電位Vdが印加さ
れ、ワード線の電位VPGとの電位差によって電荷がフ
ローティングゲートより引き抜かれる。これにより、メ
モリセル5のしきい値電圧VtがV0−δ2(例えば
0.5v程度)となる。また、“1”を書き込む場合で
は、ノードAが“L”レベルであるため、同図中に示す
ように、書き込み開始後のビット線6には書き込み電位
Vdは印加されず、初期電位Viのままであるため、ワ
ード線電位VPGとの電位差が不十分であるために電荷
の引き抜きは起こらない。これにより、メモリセル5の
しきい値電圧Vtが初期状態であるV0+δ1に維持さ
れとなる。
セル5のしきい値電圧Vtはデータを判定するためのし
きい値(V0、例えば1/2Vcc)+δ1(例えば
0.5v程度)とされており、この状態が“1”となっ
ている。“0”を書き込む場合では、ノードAが“H”
レベルであるため、書き込み開始後のビット線6には、
図3(j)に示すように、書き込み電位Vdが印加さ
れ、ワード線の電位VPGとの電位差によって電荷がフ
ローティングゲートより引き抜かれる。これにより、メ
モリセル5のしきい値電圧VtがV0−δ2(例えば
0.5v程度)となる。また、“1”を書き込む場合で
は、ノードAが“L”レベルであるため、同図中に示す
ように、書き込み開始後のビット線6には書き込み電位
Vdは印加されず、初期電位Viのままであるため、ワ
ード線電位VPGとの電位差が不十分であるために電荷
の引き抜きは起こらない。これにより、メモリセル5の
しきい値電圧Vtが初期状態であるV0+δ1に維持さ
れとなる。
【0011】一方、このフラッシュメモリからデータを
読み出す際には、書き込みの際と同様に、まず、図4
(a)に示すように、信号VINTを所定時間“H”と
する。これにより、トランジスタ14がオンとなって、
同図(j)に示すように、ビット線6が書き込み禁止電
圧Viにプリチャージされる(この場合のViは、読み
出し前のビット線6のイニシャル電位である)。信号V
INTを“L”とした後、外部の装置は、図4(c)に
示すように、信号RDを所定時間“H”とする。これに
より、トランジスタ15がオンとなり、同図(j)に示
すように、ビット線6がVRDレベル(VRD>1/2
Vcc)にプリチャージされる。同時に、同図(d)に
示すように、(フラッシュメモリ内部の制御部によっ
て)信号EQが“H”とされ、トランジスタ16がオン
となってデータラッチ内のノードA、Bを短絡すると共
にトランジスタ17及び18がオンとされ、同図(h)
及び同図(i)に示すように、ノードA、Bが1/2V
ccレベルとされる。この時、データラッチの電源ノー
ドであるVP及びVNも、同図(f)及び同図(g)に
示すように、1/2Vccレベルに変化する。また、ソ
ース線は読み出しを行なう間、Vss(接地電位)とさ
れている。
読み出す際には、書き込みの際と同様に、まず、図4
(a)に示すように、信号VINTを所定時間“H”と
する。これにより、トランジスタ14がオンとなって、
同図(j)に示すように、ビット線6が書き込み禁止電
圧Viにプリチャージされる(この場合のViは、読み
出し前のビット線6のイニシャル電位である)。信号V
INTを“L”とした後、外部の装置は、図4(c)に
示すように、信号RDを所定時間“H”とする。これに
より、トランジスタ15がオンとなり、同図(j)に示
すように、ビット線6がVRDレベル(VRD>1/2
Vcc)にプリチャージされる。同時に、同図(d)に
示すように、(フラッシュメモリ内部の制御部によっ
て)信号EQが“H”とされ、トランジスタ16がオン
となってデータラッチ内のノードA、Bを短絡すると共
にトランジスタ17及び18がオンとされ、同図(h)
及び同図(i)に示すように、ノードA、Bが1/2V
ccレベルとされる。この時、データラッチの電源ノー
ドであるVP及びVNも、同図(f)及び同図(g)に
示すように、1/2Vccレベルに変化する。また、ソ
ース線は読み出しを行なう間、Vss(接地電位)とさ
れている。
【0012】信号RDが“L”に戻った後、図4(k)
に示すように、ワード線には読み出し電圧VRGが印加
される。メモリセル5のしきい値電圧VtがVRGより
低い場合(“0”が記録されている場合)には、ワード
線の電圧がVRGとなると、メモリセル5がオンとな
り、ビット線6にプリチャージされていた電荷が放電さ
れ、ビット線6のレベルは1/2Vcc以下(1/2V
cc−ΔV)となる。したがって、信号EQが“L”、
信号Tが“H”になってトランスファーゲート7がオン
とされた時点でノードAの電圧は1/2Vcc−ΔVと
なり、ノードVP、VNがそれぞれVcc、Vssに復
帰する際にノードAはVss(“L”)、ノードBはV
cc(“H”)に変化する。
に示すように、ワード線には読み出し電圧VRGが印加
される。メモリセル5のしきい値電圧VtがVRGより
低い場合(“0”が記録されている場合)には、ワード
線の電圧がVRGとなると、メモリセル5がオンとな
り、ビット線6にプリチャージされていた電荷が放電さ
れ、ビット線6のレベルは1/2Vcc以下(1/2V
cc−ΔV)となる。したがって、信号EQが“L”、
信号Tが“H”になってトランスファーゲート7がオン
とされた時点でノードAの電圧は1/2Vcc−ΔVと
なり、ノードVP、VNがそれぞれVcc、Vssに復
帰する際にノードAはVss(“L”)、ノードBはV
cc(“H”)に変化する。
【0013】逆に、メモリセル5のしきい値電圧Vtが
VRGより高い場合(“1”が記録されている場合)で
は、ワード線の電圧がVRGとなってもメモリセル5が
オフとなったままであるため、ビット線6にプリチャー
ジされていた電荷は放電されず、ビット線6のレベルは
VRD(>1/2Vcc)に保持される。したがって、
信号EQが“L”、信号Tが“H”になってトランスフ
ァーゲート7がオンとされた時点でノードAの電圧はV
RDと略等しくなり、VP及びVNがそれぞれVcc、
Vssに復帰する際にノードAはVcc(“H”)、ノ
ードBはVss(“L”)に変化する。以上の動作によ
り、データラッチをセンスアンプとしても用いることが
できる。
VRGより高い場合(“1”が記録されている場合)で
は、ワード線の電圧がVRGとなってもメモリセル5が
オフとなったままであるため、ビット線6にプリチャー
ジされていた電荷は放電されず、ビット線6のレベルは
VRD(>1/2Vcc)に保持される。したがって、
信号EQが“L”、信号Tが“H”になってトランスフ
ァーゲート7がオンとされた時点でノードAの電圧はV
RDと略等しくなり、VP及びVNがそれぞれVcc、
Vssに復帰する際にノードAはVcc(“H”)、ノ
ードBはVss(“L”)に変化する。以上の動作によ
り、データラッチをセンスアンプとしても用いることが
できる。
【0014】
【発明が解決しようとする課題】しかしながら、上述の
ようなFNトンネル電流を用いたNOR型又あるいはA
ND型のフラッシュメモリにおいてFNトンネル電流に
よってデータを書き込む場合では、データラッチをセン
スアンプとしても用いることができても、上述の図3
(h)及び同図(i)、図4(h)及び同図(i)に示
すように、データをメモリセル5に書き込む場合とメモ
リセル5からデータを読み出した場合とでノードA、B
の電圧(極性)が異なるため、データラッチをキャッシ
ュとして用いることができない。
ようなFNトンネル電流を用いたNOR型又あるいはA
ND型のフラッシュメモリにおいてFNトンネル電流に
よってデータを書き込む場合では、データラッチをセン
スアンプとしても用いることができても、上述の図3
(h)及び同図(i)、図4(h)及び同図(i)に示
すように、データをメモリセル5に書き込む場合とメモ
リセル5からデータを読み出した場合とでノードA、B
の電圧(極性)が異なるため、データラッチをキャッシ
ュとして用いることができない。
【0015】このため、このようなフラッシュメモリに
おいて、DRAMと同様なインターフェースを実現しよ
うとすると、書き込みバッファとして機能する書き込み
用データラッチと、読み出しバッファとして機能する読
み出し用センスアンプ若しくは読み出し用データラッチ
を別個に設ける必要があり、構成の簡略化が困難とな
る。
おいて、DRAMと同様なインターフェースを実現しよ
うとすると、書き込みバッファとして機能する書き込み
用データラッチと、読み出しバッファとして機能する読
み出し用センスアンプ若しくは読み出し用データラッチ
を別個に設ける必要があり、構成の簡略化が困難とな
る。
【0016】本発明は、上述のような問題点に鑑みてな
されたものであり、データラッチをキャッシュとしても
用いることができ、構成を簡略化することができる半導
体記憶装置及びその制御方法を提供することを目的とす
る。
されたものであり、データラッチをキャッシュとしても
用いることができ、構成を簡略化することができる半導
体記憶装置及びその制御方法を提供することを目的とす
る。
【0017】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、FNトンネル電流を用いて書き込みを行なうメ
モリセルと、外部から供給されたデータあるいはメモリ
セルから読み出したデータを保持するデータラッチと、
データラッチに格納されているデータが外部から供給さ
れたものであるかメモリセルから読み出されたものであ
るかを検出する検出手段と、検出手段の検出結果に基づ
いて、データラッチに保持されているデータが、外部か
ら供給されたデータであるときはデータラッチのデータ
を出力する際に反転させて出力し、メモリセルから読み
出されたデータであるときはデータラッチのデータを出
力する際に反転させずに出力する出力反転手段とを備え
ている。
装置は、FNトンネル電流を用いて書き込みを行なうメ
モリセルと、外部から供給されたデータあるいはメモリ
セルから読み出したデータを保持するデータラッチと、
データラッチに格納されているデータが外部から供給さ
れたものであるかメモリセルから読み出されたものであ
るかを検出する検出手段と、検出手段の検出結果に基づ
いて、データラッチに保持されているデータが、外部か
ら供給されたデータであるときはデータラッチのデータ
を出力する際に反転させて出力し、メモリセルから読み
出されたデータであるときはデータラッチのデータを出
力する際に反転させずに出力する出力反転手段とを備え
ている。
【0018】本発明に係る半導体記憶装置の制御方法
は、FNトンネル電流を用いて書き込みを行なうメモリ
セルと、外部から供給されたデータあるいはメモリセル
から読み出したデータを保持するデータラッチとを備え
る半導体記憶装置の制御方法であって、データラッチに
格納されているデータが外部から供給されたものである
かメモリセルから読み出されたものであるかを検出し、
検出結果に基づいて、データラッチに保持されているデ
ータが、外部から供給されたデータであるときはデータ
ラッチのデータを出力する際に反転させて出力し、メモ
リセルから読み出されたデータであるときはデータラッ
チのデータを出力する際に反転させずに出力する。
は、FNトンネル電流を用いて書き込みを行なうメモリ
セルと、外部から供給されたデータあるいはメモリセル
から読み出したデータを保持するデータラッチとを備え
る半導体記憶装置の制御方法であって、データラッチに
格納されているデータが外部から供給されたものである
かメモリセルから読み出されたものであるかを検出し、
検出結果に基づいて、データラッチに保持されているデ
ータが、外部から供給されたデータであるときはデータ
ラッチのデータを出力する際に反転させて出力し、メモ
リセルから読み出されたデータであるときはデータラッ
チのデータを出力する際に反転させずに出力する。
【0019】
【発明の実施の形態】本発明の第1の実施形態に係るフ
ラッシュメモリは、図1に示すように、メモリセルがア
レイ状に配置されたNOR型のメモリセルアレイ101
と、メモリセルアレイ101中のY方向の位置(すなわ
ちワード線)の選択を行なうYデコード系102と、メ
モリセルアレイ101中のX方向の位置(すなわちビッ
ト線)の選択を行なうXデコード系103と、データ線
対104と外部の機器等との入出力を制御する入出力制
御部105と、Yデコード系102、Xデコード系10
3、入出力制御部105等の動作制御を行なうための制
御信号の発生等を行なう制御部106とを備えている。
ラッシュメモリは、図1に示すように、メモリセルがア
レイ状に配置されたNOR型のメモリセルアレイ101
と、メモリセルアレイ101中のY方向の位置(すなわ
ちワード線)の選択を行なうYデコード系102と、メ
モリセルアレイ101中のX方向の位置(すなわちビッ
ト線)の選択を行なうXデコード系103と、データ線
対104と外部の機器等との入出力を制御する入出力制
御部105と、Yデコード系102、Xデコード系10
3、入出力制御部105等の動作制御を行なうための制
御信号の発生等を行なう制御部106とを備えている。
【0020】図5は、このような構成のフラッシュメモ
リのメモリセルアレイ101内の1つのビット線6に接
続されたメモリセル5群と、ビット線6に対するデータ
の入出力を行なうためのデータ線対104(データ線8
及び反転データ線9)、データラッチ、入出力制御部1
05等の構成を示している。このフラッシュメモリは各
ビット線毎に図5と同様なメモリセル5群、データラッ
チ等を備えている。
リのメモリセルアレイ101内の1つのビット線6に接
続されたメモリセル5群と、ビット線6に対するデータ
の入出力を行なうためのデータ線対104(データ線8
及び反転データ線9)、データラッチ、入出力制御部1
05等の構成を示している。このフラッシュメモリは各
ビット線毎に図5と同様なメモリセル5群、データラッ
チ等を備えている。
【0021】メモリセル5群及びデータラッチは、図2
に示す従来のNOR型のフラッシュメモリの構成と同様
に構成されている。また、このフラッシュメモリでは、
FNトンネル電流(Fowlor-Nordheim Tunneling curren
t )を用いて書き込みを行なうようになっており、書き
込み用電圧を発生する昇圧回路を備えている。
に示す従来のNOR型のフラッシュメモリの構成と同様
に構成されている。また、このフラッシュメモリでは、
FNトンネル電流(Fowlor-Nordheim Tunneling curren
t )を用いて書き込みを行なうようになっており、書き
込み用電圧を発生する昇圧回路を備えている。
【0022】各メモリセル5は、ゲートにワード線が接
続され、ソース又はドレインの一方にソース線、他方に
ビット線6が接続され、フローティングゲートを有する
トランジスタから構成されており、データラッチはトラ
ンジスタ1〜4で構成されている。また、メモリセル5
に接続されたビット線とデータラッチの間には、ゲート
信号として信号Tが供給され、ビット線6とデータラッ
チとの間のスイッチングを行なうトランスファーゲート
7が設けられている。データラッチに対してデータの入
出力を行なうデータ線8及び反転データ線9との間に
は、ゲート信号として各々信号Yが供給されるゲート1
0、11が設けられている。
続され、ソース又はドレインの一方にソース線、他方に
ビット線6が接続され、フローティングゲートを有する
トランジスタから構成されており、データラッチはトラ
ンジスタ1〜4で構成されている。また、メモリセル5
に接続されたビット線とデータラッチの間には、ゲート
信号として信号Tが供給され、ビット線6とデータラッ
チとの間のスイッチングを行なうトランスファーゲート
7が設けられている。データラッチに対してデータの入
出力を行なうデータ線8及び反転データ線9との間に
は、ゲート信号として各々信号Yが供給されるゲート1
0、11が設けられている。
【0023】ビット線6には、トランスファーゲート7
のソース又はドレインの電位がゲート信号として供給さ
れるトランジスタ12と、ゲート信号として信号WRが
供給されるトランジスタ13を介して書き込み電位Vd
を供給することができるようになっている。また、ビッ
ト線6には、ゲート信号として信号VINTが供給され
るトランジスタ14を介して書き込み禁止電圧Viを供
給することができるようになっており、さらに、ゲート
信号として信号RDが供給されるトランジスタ15を介
して読み出し時のビット線電位VRDを供給することが
できるようになっている。
のソース又はドレインの電位がゲート信号として供給さ
れるトランジスタ12と、ゲート信号として信号WRが
供給されるトランジスタ13を介して書き込み電位Vd
を供給することができるようになっている。また、ビッ
ト線6には、ゲート信号として信号VINTが供給され
るトランジスタ14を介して書き込み禁止電圧Viを供
給することができるようになっており、さらに、ゲート
信号として信号RDが供給されるトランジスタ15を介
して読み出し時のビット線電位VRDを供給することが
できるようになっている。
【0024】また、入出力制御部105は、データ入出
力端子20を介してデータの入出力を制御するデータ入
出力バッファ21と、データ入出力バッファ21を介し
て入力されたデータをデータ線8及び反転データ線9に
供給するデータ線ドライバ22と、データ線8及び反転
データ線9に読み出された信号を増幅するデータ線アン
プ23と、データ入出力バッファ21によって入出力が
制御されるデータの極性を切り替えるデータ極性切り替
え回路24と、このデータ極性切り替え回路24の動作
を制御するデータ極性制御回路25とを備えている。
力端子20を介してデータの入出力を制御するデータ入
出力バッファ21と、データ入出力バッファ21を介し
て入力されたデータをデータ線8及び反転データ線9に
供給するデータ線ドライバ22と、データ線8及び反転
データ線9に読み出された信号を増幅するデータ線アン
プ23と、データ入出力バッファ21によって入出力が
制御されるデータの極性を切り替えるデータ極性切り替
え回路24と、このデータ極性切り替え回路24の動作
を制御するデータ極性制御回路25とを備えている。
【0025】データ線ドライバ22は、例えば図6に示
すように、外部の機器等からの書き込みデータを供給す
るタイミングを示す信号LOADを反転させ反転LOA
Dを生成するCMOSインバータ31と、データ入出力
端子20を介して入力された書き込みデータWDを反転
させるCMOSインバータ30と、信号LOADに基づ
いてCMOSインバータ30の出力(反転WD)をデー
タ線8に供給するスイッチSW1と、信号LOADに基
づいて書き込みデータWDを反転データ線9に供給する
スイッチSW2とを備えている。
すように、外部の機器等からの書き込みデータを供給す
るタイミングを示す信号LOADを反転させ反転LOA
Dを生成するCMOSインバータ31と、データ入出力
端子20を介して入力された書き込みデータWDを反転
させるCMOSインバータ30と、信号LOADに基づ
いてCMOSインバータ30の出力(反転WD)をデー
タ線8に供給するスイッチSW1と、信号LOADに基
づいて書き込みデータWDを反転データ線9に供給する
スイッチSW2とを備えている。
【0026】スイッチSW1は、ゲートに反転LOAD
が供給されるPチャネルMOSトランジスタ26と、ゲ
ートにLOADが供給されるNチャネルMOSトランジ
スタ28とから構成されており、スイッチSW2は、ゲ
ートに反転LOADが供給されるPチャネルMOSトラ
ンジスタ27と、ゲートにLOADが供給されるNチャ
ネルMOSトランジスタ29とから構成されている。各
トランジスタ26〜29は、信号LOADが“H”であ
るときにONとなり、反転データ線9、データ線8に各
々書き込みデータWD、反転WDを供給する。
が供給されるPチャネルMOSトランジスタ26と、ゲ
ートにLOADが供給されるNチャネルMOSトランジ
スタ28とから構成されており、スイッチSW2は、ゲ
ートに反転LOADが供給されるPチャネルMOSトラ
ンジスタ27と、ゲートにLOADが供給されるNチャ
ネルMOSトランジスタ29とから構成されている。各
トランジスタ26〜29は、信号LOADが“H”であ
るときにONとなり、反転データ線9、データ線8に各
々書き込みデータWD、反転WDを供給する。
【0027】データ線アンプ23は、例えば図7に示す
ように、PチャネルMOSトランジスタ32、33と、
NチャネルMOSトランジスタ34、35とから構成さ
れる差動アンプと、非活性時(データ線アンプ活性化信
号EAが“L”であるとき)に差動アンプの電流パスを
遮断するトランジスタ36と、非活性時(データ線アン
プ活性化信号EAが“H”であるとき)に出力信号RD
Bを“H”(電源レベル)とし、次段のゲートでの貫通
電流の発生を防止するためのCMOS−NANDゲート
37とを備えている。
ように、PチャネルMOSトランジスタ32、33と、
NチャネルMOSトランジスタ34、35とから構成さ
れる差動アンプと、非活性時(データ線アンプ活性化信
号EAが“L”であるとき)に差動アンプの電流パスを
遮断するトランジスタ36と、非活性時(データ線アン
プ活性化信号EAが“H”であるとき)に出力信号RD
Bを“H”(電源レベル)とし、次段のゲートでの貫通
電流の発生を防止するためのCMOS−NANDゲート
37とを備えている。
【0028】トランジスタ34のゲートは反転データ線
に接続されており、ソース又はドレインはトランジスタ
32、33のゲート及びトランジスタ32のドレイン又
はソースに接続されている。また、トランジスタ35の
ゲートはデータ線に接続されており、ソース又はドレイ
ンはトランジスタ32のドレイン又はソースに接続され
ている。これらのトランジスタ34、35のドレイン又
はソースはトランジスタ36を介して接地ノードに接続
し得るようになっている。また、トランジスタ32、3
3のソース又はドレインは電源ノードに接続されてい
る。
に接続されており、ソース又はドレインはトランジスタ
32、33のゲート及びトランジスタ32のドレイン又
はソースに接続されている。また、トランジスタ35の
ゲートはデータ線に接続されており、ソース又はドレイ
ンはトランジスタ32のドレイン又はソースに接続され
ている。これらのトランジスタ34、35のドレイン又
はソースはトランジスタ36を介して接地ノードに接続
し得るようになっている。また、トランジスタ32、3
3のソース又はドレインは電源ノードに接続されてい
る。
【0029】なお、データ線アンプ活性化信号EAは、
外部の装置等からの読み出し指示等に応じて制御部10
6が発生する。
外部の装置等からの読み出し指示等に応じて制御部10
6が発生する。
【0030】データ極性切替え回路24は、例えば図8
に示すように、データ極性制御回路25からの信号DS
を反転させて反転DSを生成するCMOSインバータ4
3と、データ線アンプ23の出力RDBを反転させるC
MOSインバータ42と、信号DSに基づいてデータ線
アンプ23の出力RDB又はインバータ42の出力(反
転RDB)を選択し、DOUTとしてデータ入出力バッ
ファ21に供給するスイッチSW3、SW4とを備えて
いる。
に示すように、データ極性制御回路25からの信号DS
を反転させて反転DSを生成するCMOSインバータ4
3と、データ線アンプ23の出力RDBを反転させるC
MOSインバータ42と、信号DSに基づいてデータ線
アンプ23の出力RDB又はインバータ42の出力(反
転RDB)を選択し、DOUTとしてデータ入出力バッ
ファ21に供給するスイッチSW3、SW4とを備えて
いる。
【0031】スイッチSW3は、ゲートにDSが供給さ
れるPチャネルMOSトランジスタ38と、ゲートに反
転が供給されるNチャネルMOSトランジスタ40とか
ら構成されており、スイッチSW2は、ゲートに反転D
Sが供給されるPチャネルMOSトランジスタ39と、
ゲートにDSが供給されるNチャネルMOSトランジス
タ41とから構成されている。DSが“L”であるとき
には、トランジスタ38、トランジスタ40がオン、ト
ランジスタ39、41がオフとなってRDBが出力さ
れ、トランジスタ38、トランジスタ40がオフ、トラ
ンジスタ39、41がオンとなって反転RDBが出力さ
れる。
れるPチャネルMOSトランジスタ38と、ゲートに反
転が供給されるNチャネルMOSトランジスタ40とか
ら構成されており、スイッチSW2は、ゲートに反転D
Sが供給されるPチャネルMOSトランジスタ39と、
ゲートにDSが供給されるNチャネルMOSトランジス
タ41とから構成されている。DSが“L”であるとき
には、トランジスタ38、トランジスタ40がオン、ト
ランジスタ39、41がオフとなってRDBが出力さ
れ、トランジスタ38、トランジスタ40がオフ、トラ
ンジスタ39、41がオンとなって反転RDBが出力さ
れる。
【0032】データ極性制御回路25は、例えば図9に
示すように、リセット信号RSTとRD信号が供給さ
れ、これらの論理和を出力するCMOS−ORゲート4
4と、このCMOS−ORゲート44の出力とLOAD
信号が供給され、上述の切り替え信号DSを出力するフ
リップフロップとを備えている。
示すように、リセット信号RSTとRD信号が供給さ
れ、これらの論理和を出力するCMOS−ORゲート4
4と、このCMOS−ORゲート44の出力とLOAD
信号が供給され、上述の切り替え信号DSを出力するフ
リップフロップとを備えている。
【0033】信号RSTは電源投入時、リセット時等に
各部を初期化するために短時間“H”とされるリセット
信号であり、信号RDは上述のメモリセル1からデータ
ラッチにデータを読み出す際に、メモリセル1から供給
されるメモリセル読み出し信号であり、信号LOADは
外部からの書き込みデータをデータラッチに入力する際
のデータ入力信号である。
各部を初期化するために短時間“H”とされるリセット
信号であり、信号RDは上述のメモリセル1からデータ
ラッチにデータを読み出す際に、メモリセル1から供給
されるメモリセル読み出し信号であり、信号LOADは
外部からの書き込みデータをデータラッチに入力する際
のデータ入力信号である。
【0034】フリップフロップは、2つのCMOS−N
ORゲート45、46を備えており、各々のゲート4
5、46の出力は他方の入力に供給されている。また、
CMOS−NORゲート45の他の入力にはCMOS−
ORゲート44の出力が供給されており、CMOS−N
ORゲート46の他の入力には信号LOADが供給され
ている。CMOS−NORゲート45の出力は切り替え
信号DSとしてデータ極性切替え回路24に供給されて
いる。
ORゲート45、46を備えており、各々のゲート4
5、46の出力は他方の入力に供給されている。また、
CMOS−NORゲート45の他の入力にはCMOS−
ORゲート44の出力が供給されており、CMOS−N
ORゲート46の他の入力には信号LOADが供給され
ている。CMOS−NORゲート45の出力は切り替え
信号DSとしてデータ極性切替え回路24に供給されて
いる。
【0035】このフリップフロップは、信号LOADが
“H”のときにセットされて信号DSが“H”となり、
CMOS−ORゲート44の出力信号が“H”のとき、
すなわちRST、LOADのいずれかが“H”であると
きにリセットされて信号DSが“L”となる。
“H”のときにセットされて信号DSが“H”となり、
CMOS−ORゲート44の出力信号が“H”のとき、
すなわちRST、LOADのいずれかが“H”であると
きにリセットされて信号DSが“L”となる。
【0036】図10は、このように構成されたフラッシ
ュメモリの電源投入から書き込み/読み出しまでの一連
の動作の際の各信号を示す波形図である。以下、同図に
したがって一連の動作を説明する。
ュメモリの電源投入から書き込み/読み出しまでの一連
の動作の際の各信号を示す波形図である。以下、同図に
したがって一連の動作を説明する。
【0037】1.電源投入 電源が投入されると、図10(b)に示すように、外部
の機器等からの信号RSTが短時間“H”とされる。こ
れにより、上述の図9中のフリップフロップがリセット
され、図10(g)に示すように、切り替え信号DSが
“L”となる。DSが“L”となると、データ極性切替
え回路24は、データ線アンプ23の出力RDBをその
まま出力する。このとき、データ入出力バッファ21
は、読み出しが指示されていないため、データ極性切替
え回路24の出力を外部には出力しない。
の機器等からの信号RSTが短時間“H”とされる。こ
れにより、上述の図9中のフリップフロップがリセット
され、図10(g)に示すように、切り替え信号DSが
“L”となる。DSが“L”となると、データ極性切替
え回路24は、データ線アンプ23の出力RDBをその
まま出力する。このとき、データ入出力バッファ21
は、読み出しが指示されていないため、データ極性切替
え回路24の出力を外部には出力しない。
【0038】2.データラッチに対するデータ入力 当該フラッシュメモリを使用する外部の機器等は、デー
タの書き込みを行なう際に、まず、書き込みデータをデ
ータラッチに入力する。この場合、外部の機器等は、書
き込みアドレス、書き込みデータを制御部106、入出
力制御部105に供給すると共に、LOAD信号を
“H”とする。なお、このLOAD信号は、外部の機器
等から書き込みの指示を示す信号、例えば書き込み信号
(WRITE)等が供給されている場合には、これに基
づいて制御部106が発生するようにしてもよい。
タの書き込みを行なう際に、まず、書き込みデータをデ
ータラッチに入力する。この場合、外部の機器等は、書
き込みアドレス、書き込みデータを制御部106、入出
力制御部105に供給すると共に、LOAD信号を
“H”とする。なお、このLOAD信号は、外部の機器
等から書き込みの指示を示す信号、例えば書き込み信号
(WRITE)等が供給されている場合には、これに基
づいて制御部106が発生するようにしてもよい。
【0039】また、データを書き込むアドレスの指定
は、上述のように外部の機器から入力してもいいが、他
に、例えば制御部106内部に設けられたアドレスカウ
ンタ等に従ってアドレスを指定する方法、所定ブロック
毎にアドレスを供給する方法、あるいは、これらを適宜
切り替えて使用する方法等を用いてもよい。
は、上述のように外部の機器から入力してもいいが、他
に、例えば制御部106内部に設けられたアドレスカウ
ンタ等に従ってアドレスを指定する方法、所定ブロック
毎にアドレスを供給する方法、あるいは、これらを適宜
切り替えて使用する方法等を用いてもよい。
【0040】LOAD信号が“H”となると、データ極
性制御回路25のフリップフロップはセットされ、図1
0(g)に示すように、信号DSが“H”となる。ま
た、信号LOADが“H”となると、データ入出力バッ
ファ21は、データ入出力端子20を介して入力された
データをWDとしてデータ線ドライバ22に供給する。
データ線ドライバ22の各トランジスタ26〜29は、
LOADが“H”であるときにはONとなっているた
め、WDを反転データ線9に供給すると共に、反転WD
を生成してデータ線8に供給する。このような処理を行
なうのは、上述の図3に示すように“0”を書き込む場
合には、ノードAを“H”とし、ノードBを“L”とす
る必要があるためである。
性制御回路25のフリップフロップはセットされ、図1
0(g)に示すように、信号DSが“H”となる。ま
た、信号LOADが“H”となると、データ入出力バッ
ファ21は、データ入出力端子20を介して入力された
データをWDとしてデータ線ドライバ22に供給する。
データ線ドライバ22の各トランジスタ26〜29は、
LOADが“H”であるときにはONとなっているた
め、WDを反転データ線9に供給すると共に、反転WD
を生成してデータ線8に供給する。このような処理を行
なうのは、上述の図3に示すように“0”を書き込む場
合には、ノードAを“H”とし、ノードBを“L”とす
る必要があるためである。
【0041】制御部106は、LOADに対して所定の
タイミングで図1中のゲート10、11に供給する信号
Yを“H”とする。これにより、データ線8、反転デー
タ線9のデータが書き込みデータとしてデータラッチに
格納される。
タイミングで図1中のゲート10、11に供給する信号
Yを“H”とする。これにより、データ線8、反転デー
タ線9のデータが書き込みデータとしてデータラッチに
格納される。
【0042】3.データラッチに格納されたデータの読
み出し データラッチに格納したデータを外部に読み出す際に
は、上述の制御部106は、外部の機器等からのラッチ
データの読み出し指示に基づいて、データ線アンプ活性
化信号EAを“H”とし、所定のタイミングで信号Yを
“H”とする。これにより、データラッチ内に保持され
ているデータに応じたノードA、ノードBの電位がそれ
ぞれデータ線8、反転データ線9に読み出される。外部
からデータラッチに供給されたデータが“0”であった
場合、データラッチのノードAは“H”、ノードBは
“L”となっており、データ線8、反転データ線9の電
圧は“H”、“L”となる。逆に、外部から供給された
データが“1”であった場合、データラッチのノードA
は“L”、ノードBは“H”となっており、データ線
8、反転データ線9の電圧は“L”、“H”となる。
み出し データラッチに格納したデータを外部に読み出す際に
は、上述の制御部106は、外部の機器等からのラッチ
データの読み出し指示に基づいて、データ線アンプ活性
化信号EAを“H”とし、所定のタイミングで信号Yを
“H”とする。これにより、データラッチ内に保持され
ているデータに応じたノードA、ノードBの電位がそれ
ぞれデータ線8、反転データ線9に読み出される。外部
からデータラッチに供給されたデータが“0”であった
場合、データラッチのノードAは“H”、ノードBは
“L”となっており、データ線8、反転データ線9の電
圧は“H”、“L”となる。逆に、外部から供給された
データが“1”であった場合、データラッチのノードA
は“L”、ノードBは“H”となっており、データ線
8、反転データ線9の電圧は“L”、“H”となる。
【0043】これらのデータ線8及び反転データ線9の
電位差はデータ線アンプ23によってVcc/Vssレ
ベルにまで増幅され、信号RDBとしてデータ極性切替
え回路24に供給される。データが“0”である場合、
信号RDBは“H”であり、データが“1”である場
合、信号RDBは“L”である。
電位差はデータ線アンプ23によってVcc/Vssレ
ベルにまで増幅され、信号RDBとしてデータ極性切替
え回路24に供給される。データが“0”である場合、
信号RDBは“H”であり、データが“1”である場
合、信号RDBは“L”である。
【0044】データラッチに格納したデータを外部に読
み出す場合では、データをデータラッチに格納する際に
信号LOADが“H”となったときに、データ極性制御
回路25のフリップフロップがセットされて、信号DS
が“H”とされている。このため、データ極性切替え回
路24は、データ線アンプ23からの信号RDBの反転
信号である反転RDBをDOUTとしてデータ入出力バ
ッファ21に供給する。データ入出力バッファ21は、
上述の制御部106からの制御等に基づいてデータ極性
切替え回路24からの反転RDBをデータ入出力端子2
0を介して外部の機器等に出力する。
み出す場合では、データをデータラッチに格納する際に
信号LOADが“H”となったときに、データ極性制御
回路25のフリップフロップがセットされて、信号DS
が“H”とされている。このため、データ極性切替え回
路24は、データ線アンプ23からの信号RDBの反転
信号である反転RDBをDOUTとしてデータ入出力バ
ッファ21に供給する。データ入出力バッファ21は、
上述の制御部106からの制御等に基づいてデータ極性
切替え回路24からの反転RDBをデータ入出力端子2
0を介して外部の機器等に出力する。
【0045】従って、外部からデータラッチに供給され
たデータが“0”であった場合、“H”である信号RD
Bが反転されて“L”が出力され、外部からデータラッ
チに供給されたデータが“1”であった場合、“L”で
ある信号RDBが反転されて“H”が出力される。
たデータが“0”であった場合、“H”である信号RD
Bが反転されて“L”が出力され、外部からデータラッ
チに供給されたデータが“1”であった場合、“L”で
ある信号RDBが反転されて“H”が出力される。
【0046】4.データラッチに格納されたデータの書
き込み データラッチに格納されているデータをメモリセル5に
書き込む場合には、外部の機器はデータの書き込みを指
示する。書き込みが指示されると、制御部106は、ま
ず、図10(a)に示すように、同図(e)に示すよう
にVINTを所定時間“H”としてビット線6電圧を初
期化した後、書き込み電圧WRを“H”とする。これに
より、上述の図3と同様に、データバッファに保持され
ているデータに基づいてメモリセル5のしきい値が変化
する。メモリセル5は、初期状態で“1”となってお
り、このときの、しきい値電圧Vtは、例えばV0+δ
1となっている。このしきい値は、“0”を書き込む場
合には、例えばV0−δ2となり、“1”を書き込む場
合には初期値(V0+δ1)のままである。
き込み データラッチに格納されているデータをメモリセル5に
書き込む場合には、外部の機器はデータの書き込みを指
示する。書き込みが指示されると、制御部106は、ま
ず、図10(a)に示すように、同図(e)に示すよう
にVINTを所定時間“H”としてビット線6電圧を初
期化した後、書き込み電圧WRを“H”とする。これに
より、上述の図3と同様に、データバッファに保持され
ているデータに基づいてメモリセル5のしきい値が変化
する。メモリセル5は、初期状態で“1”となってお
り、このときの、しきい値電圧Vtは、例えばV0+δ
1となっている。このしきい値は、“0”を書き込む場
合には、例えばV0−δ2となり、“1”を書き込む場
合には初期値(V0+δ1)のままである。
【0047】このような書き込みは、各セル毎に行なっ
てもよいが、制御部106からの制御にしたがって所定
のブロック、例えば同一のワード線に接続された全ての
メモリセルに対して行なってもよい。この場合、制御手
段106は、各データラッチに外部からのデータを順次
格納し、データの格納が終了した後、書き込みを行なう
ように制御を行なう。
てもよいが、制御部106からの制御にしたがって所定
のブロック、例えば同一のワード線に接続された全ての
メモリセルに対して行なってもよい。この場合、制御手
段106は、各データラッチに外部からのデータを順次
格納し、データの格納が終了した後、書き込みを行なう
ように制御を行なう。
【0048】5.メモリアレイからデータラッチへの読
み出し メモリセルのデータを読み出す場合には、外部の機器等
は、制御部106等にメモリセルのデータの読み出しを
指示する。データの読み出しが指示されると、制御部1
06は、図10(f)に示すように、メモリセルアレイ
101に対してデータの読み出しを指示する信号RDを
“H”とする。
み出し メモリセルのデータを読み出す場合には、外部の機器等
は、制御部106等にメモリセルのデータの読み出しを
指示する。データの読み出しが指示されると、制御部1
06は、図10(f)に示すように、メモリセルアレイ
101に対してデータの読み出しを指示する信号RDを
“H”とする。
【0049】これにより、上述の図4と同様に、メモリ
セル5に記憶されているデータがビット線6を介してデ
ータラッチに読み出される。例えばデータ“0”を読み
出した場合では、データラッチのノードAは“L”、ノ
ードBは“H”となり、“1”を読み出した場合では、
データラッチのノードAは“H”、ノードBは“L”と
なる。
セル5に記憶されているデータがビット線6を介してデ
ータラッチに読み出される。例えばデータ“0”を読み
出した場合では、データラッチのノードAは“L”、ノ
ードBは“H”となり、“1”を読み出した場合では、
データラッチのノードAは“H”、ノードBは“L”と
なる。
【0050】また、信号RDが“H”となると、データ
極性制御回路25のフリップフロップがリセットされ
て、図10(g)に示すように、切り替え信号DSが
“L”となる。信号DSが“L”となると、この後、デ
ータ極性切替え回路24はデータ線アンプ23からの信
号RDBを反転させずにデータ入出力バッファ21に供
給し得る状態となる。
極性制御回路25のフリップフロップがリセットされ
て、図10(g)に示すように、切り替え信号DSが
“L”となる。信号DSが“L”となると、この後、デ
ータ極性切替え回路24はデータ線アンプ23からの信
号RDBを反転させずにデータ入出力バッファ21に供
給し得る状態となる。
【0051】6.データラッチのデータを外部に出力 データラッチに読み出したデータを外部の機器に出力す
る際には、制御部106は、外部の機器等からのラッチ
データの読み出し指示に基づいて、データ線アンプ活性
化信号EAを“H”とし、所定のタイミングで信号Yを
“H”とする。これにより、データラッチ内に保持され
ているデータに応じたノードA及びノードBの電位がデ
ータ線8及び反転データ線9に読み出される。これらの
データ線8及び反転データ線9の電位差はデータ線アン
プ23によってVcc/Vssレベルにまで増幅され、
信号RDBとしてデータ極性切替え回路24に供給され
る。これにより、メモリセルから“0”を読み出した場
合では、ノードA、Bの電圧“L”、“H”が、データ
線8、反転データ線9に供給され、データ線アンプ23
の出力信号RDBが“L”となり、メモリセルから
“1”を読み出した場合では、データ線アンプ23の出
力信号RDBが“H”となる。
る際には、制御部106は、外部の機器等からのラッチ
データの読み出し指示に基づいて、データ線アンプ活性
化信号EAを“H”とし、所定のタイミングで信号Yを
“H”とする。これにより、データラッチ内に保持され
ているデータに応じたノードA及びノードBの電位がデ
ータ線8及び反転データ線9に読み出される。これらの
データ線8及び反転データ線9の電位差はデータ線アン
プ23によってVcc/Vssレベルにまで増幅され、
信号RDBとしてデータ極性切替え回路24に供給され
る。これにより、メモリセルから“0”を読み出した場
合では、ノードA、Bの電圧“L”、“H”が、データ
線8、反転データ線9に供給され、データ線アンプ23
の出力信号RDBが“L”となり、メモリセルから
“1”を読み出した場合では、データ線アンプ23の出
力信号RDBが“H”となる。
【0052】信号DSは、上述のように、信号RDが
“H”となったときに“L”となっており、データ極性
切替え回路24はデータ線アンプ23からの信号RDB
を反転させずにDOUTとしてデータ入出力バッファ2
1に供給する。データ入出力バッファ21は、制御部1
06等からのデータ線アンプ活性化信号EAに基づいて
データを出力する。従って、“0”を読み出した場合で
は、“L”である信号RDBがそのまま出力され、
“1”を読み出した場合では、“H”である信号RDB
がそのまま出力される。従って、上述のように外部から
供給したデータを読み出す場合の極性と一致している。
“H”となったときに“L”となっており、データ極性
切替え回路24はデータ線アンプ23からの信号RDB
を反転させずにDOUTとしてデータ入出力バッファ2
1に供給する。データ入出力バッファ21は、制御部1
06等からのデータ線アンプ活性化信号EAに基づいて
データを出力する。従って、“0”を読み出した場合で
は、“L”である信号RDBがそのまま出力され、
“1”を読み出した場合では、“H”である信号RDB
がそのまま出力される。従って、上述のように外部から
供給したデータを読み出す場合の極性と一致している。
【0053】なお、書き込み/読み出しのサイクルは、
上述の図10に示す順番でなくとも、25のフリップフ
ロップが信号LOADによってセットされ、信号RDに
よってリセットされるため、データラッチに外部から供
給されたデータが保持されているときは、データ極性制
御回路25からの信号DSが“H”となってデータ極性
切替え回路24がデータを反転させて出力し、データラ
ッチにメモリセル5から読み出されたデータが保持され
ているときは、データ極性制御回路25からの信号DS
が“L”となってデータ極性切替え回路24がデータを
反転させずに出力する。
上述の図10に示す順番でなくとも、25のフリップフ
ロップが信号LOADによってセットされ、信号RDに
よってリセットされるため、データラッチに外部から供
給されたデータが保持されているときは、データ極性制
御回路25からの信号DSが“H”となってデータ極性
切替え回路24がデータを反転させて出力し、データラ
ッチにメモリセル5から読み出されたデータが保持され
ているときは、データ極性制御回路25からの信号DS
が“L”となってデータ極性切替え回路24がデータを
反転させずに出力する。
【0054】このフレームメモリでは、上述のように、
データ極性制御回路25が、データラッチに格納されて
いるデータが外部から供給されたデータかメモリセル1
から読み出したデータであるかを判定し、外部から供給
されたデータであれば当該データを出力する際に反転さ
せるため、データラッチに格納したデータを読み出した
場合と、メモリセル1からデータを読み出した場合とで
出力されるデータの極性を一致させることができる。
データ極性制御回路25が、データラッチに格納されて
いるデータが外部から供給されたデータかメモリセル1
から読み出したデータであるかを判定し、外部から供給
されたデータであれば当該データを出力する際に反転さ
せるため、データラッチに格納したデータを読み出した
場合と、メモリセル1からデータを読み出した場合とで
出力されるデータの極性を一致させることができる。
【0055】このため、このフレームメモリでは、デー
タラッチをセンスアンプとして使用することができ、ま
た、このデータラッチを読み出し/書き込み用のバッフ
ァとしても用いることができる。従って、データ線対あ
るいはデータラッチを読み出し、書き込み用に別個に設
ける場合に比較して回路を簡略化することができる。
タラッチをセンスアンプとして使用することができ、ま
た、このデータラッチを読み出し/書き込み用のバッフ
ァとしても用いることができる。従って、データ線対あ
るいはデータラッチを読み出し、書き込み用に別個に設
ける場合に比較して回路を簡略化することができる。
【0056】上述の実施形態では、図5に示すように、
データを1ビットずつ入出力するフラッシュメモリにつ
いて説明したが、複数ビットの入出力を行なうフラッシ
ュメモリについても同様に本発明を適用することができ
る。
データを1ビットずつ入出力するフラッシュメモリにつ
いて説明したが、複数ビットの入出力を行なうフラッシ
ュメモリについても同様に本発明を適用することができ
る。
【0057】この場合は、同時に入出力するビット数分
のデータラッチが設けられるが、各ビットの動作が同一
であれば、図11に示すように、データ入出力バッファ
21〜データ極性切替え回路24は各ビット毎に設け、
全体で1つのデータ極性制御回路25を設け、各データ
極性切替え回路24にデータ極性制御回路25の出力信
号DSを供給するように構成すれば足りる。複数のメモ
リセルアレイを有するが複数のメモリセルアレイが同じ
動作(書き込み/読み出し等)をする場合には、この場
合と同様に、全体で1つのデータ極性制御回路25を設
けるだけで足りる。
のデータラッチが設けられるが、各ビットの動作が同一
であれば、図11に示すように、データ入出力バッファ
21〜データ極性切替え回路24は各ビット毎に設け、
全体で1つのデータ極性制御回路25を設け、各データ
極性切替え回路24にデータ極性制御回路25の出力信
号DSを供給するように構成すれば足りる。複数のメモ
リセルアレイを有するが複数のメモリセルアレイが同じ
動作(書き込み/読み出し等)をする場合には、この場
合と同様に、全体で1つのデータ極性制御回路25を設
けるだけで足りる。
【0058】あるいは、複数のメモリセルアレイを有
し、各々のメモリセルアレイに対して独立に書き込み/
読み出し等を行なうことができる場合には、独立に動作
可能なメモリセルアレイ毎に、データラッチの状態を検
出するデータ極性制御回路25を設ける必要がある。
し、各々のメモリセルアレイに対して独立に書き込み/
読み出し等を行なうことができる場合には、独立に動作
可能なメモリセルアレイ毎に、データラッチの状態を検
出するデータ極性制御回路25を設ける必要がある。
【0059】なお、上述の実施形態では、データ極性制
御回路25が、外部からデータラッチにデータが供給さ
れたことを検出するために信号LOADを用いている
が、外部からデータラッチにデータが供給されたことを
検出することができれば、例えば外部の機器からの書き
込み信号WRITE等を用いてもよい。同様に、上述の
説明では、データ極性制御回路25が、メモリセル1か
らデータラッチにデータが読み出されたことを検出する
ために信号RDを用いているが、メモリセル1からの読
み出しを検出することができれば、データラッチ内のノ
ードA、Bの電圧を一致させるためのイコライジング信
号(EQ)等を用いてもよい。
御回路25が、外部からデータラッチにデータが供給さ
れたことを検出するために信号LOADを用いている
が、外部からデータラッチにデータが供給されたことを
検出することができれば、例えば外部の機器からの書き
込み信号WRITE等を用いてもよい。同様に、上述の
説明では、データ極性制御回路25が、メモリセル1か
らデータラッチにデータが読み出されたことを検出する
ために信号RDを用いているが、メモリセル1からの読
み出しを検出することができれば、データラッチ内のノ
ードA、Bの電圧を一致させるためのイコライジング信
号(EQ)等を用いてもよい。
【0060】また、データ線ドライバ22、データ線ア
ンプ23の構成も上述の実施形態に限定されるものでは
ない。また、上述の実施形態では、NOR型のメモリセ
ルについて説明したが、AND型のメモリセルについて
も本発明を適用することができる。その他、本発明の技
術的思想の範囲内で適宜変更を加えることができる。
ンプ23の構成も上述の実施形態に限定されるものでは
ない。また、上述の実施形態では、NOR型のメモリセ
ルについて説明したが、AND型のメモリセルについて
も本発明を適用することができる。その他、本発明の技
術的思想の範囲内で適宜変更を加えることができる。
【0061】
【発明の効果】本発明に係る半導体記憶装置は、データ
ラッチに格納されているデータが外部から供給されたも
のであるかメモリセルから読み出されたものであるかを
検出し、外部から供給されたデータであるときはデータ
ラッチのデータを出力する際に反転させて出力し、メモ
リセルから読み出されたデータであるときはデータラッ
チのデータを出力する際に反転させずに出力することに
より、外部からデータタッチに供給されたデータとメモ
リセルからデータラッチに読み出されたデータを読み出
す際の極性を一致させることができる。これにより、デ
ータラッチとセンスアンプとを共有することができ、ま
た、データラッチを書き込み/読み出し用のバッファと
しても用いることができる。従って、構成を簡略化する
ことができる。
ラッチに格納されているデータが外部から供給されたも
のであるかメモリセルから読み出されたものであるかを
検出し、外部から供給されたデータであるときはデータ
ラッチのデータを出力する際に反転させて出力し、メモ
リセルから読み出されたデータであるときはデータラッ
チのデータを出力する際に反転させずに出力することに
より、外部からデータタッチに供給されたデータとメモ
リセルからデータラッチに読み出されたデータを読み出
す際の極性を一致させることができる。これにより、デ
ータラッチとセンスアンプとを共有することができ、ま
た、データラッチを書き込み/読み出し用のバッファと
しても用いることができる。従って、構成を簡略化する
ことができる。
【図1】 本発明の第1の実施形態に係る半導体記憶装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図2】 従来の半導体記憶装置の構成を示すブロック
図である。
図である。
【図3】 従来の半導体記憶装置における書き込み動作
を示す波形図である。
を示す波形図である。
【図4】 従来の半導体記憶装置における読み出し動作
を示す波形図である。
を示す波形図である。
【図5】 本発明の実施形態に係る半導体記憶装置の要
部の構成を示すブロック図である。
部の構成を示すブロック図である。
【図6】 本発明の実施形態に係る半導体記憶装置を構
成するデータ線ドライバの構成を示す回路図である。
成するデータ線ドライバの構成を示す回路図である。
【図7】 本発明の実施形態に係る半導体記憶装置を構
成するデータ線アンプの構成を示す回路図である。
成するデータ線アンプの構成を示す回路図である。
【図8】 本発明の実施形態に係る半導体記憶装置を構
成するデータ極性切り替え回路の構成を示す回路図であ
る。
成するデータ極性切り替え回路の構成を示す回路図であ
る。
【図9】 本発明の実施形態に係る半導体記憶装置を構
成するデータ極性制御回路の構成を示す回路図である。
成するデータ極性制御回路の構成を示す回路図である。
【図10】 本発明の第1実施形態に係る半導体記憶装
置の一連の動作を示す波形図である。
置の一連の動作を示す波形図である。
【図11】 本発明の他の実施形態に係る半導体記憶装
置の要部の構成を示すブロック図である。
置の要部の構成を示すブロック図である。
1〜4 トランジスタ(データラッチ)、5 メモリセ
ル、6 ビット線、24 データ極性切り替え回路、2
5 データ極性制御回路
ル、6 ビット線、24 データ極性切り替え回路、2
5 データ極性制御回路
Claims (8)
- 【請求項1】 FNトンネル電流を用いて書き込みを行
なうメモリセルと、 外部から供給されたデータあるいはメモリセルから読み
出したデータを保持するデータラッチと、 データラッチに格納されているデータが外部から供給さ
れたものであるかメモリセルから読み出されたものであ
るかを検出する検出手段と、 該検出手段の検出結果に基づいて、データラッチに保持
されているデータが、外部から供給されたデータである
ときはデータラッチのデータを出力する際に反転させて
出力し、メモリセルから読み出されたデータであるとき
はデータラッチのデータを出力する際に反転させずに出
力する出力反転手段とを備えることを特徴とする半導体
記憶装置。 - 【請求項2】 前記データラッチに対する外部からのデ
ータの入力を制御するデータ入力制御手段と、 前記メモリセルからデータラッチに対するデータの読み
出しを制御するデータ読み出し制御手段とを有し、 前記検出手段は、前記データ入力制御手段により外部か
らのデータがデータラッチに入力された後、前記読み出
し制御手段によりメモリセルからのデータがデータラッ
チに読み出されるまではデータラッチに保持されている
データが外部から供給されたものであると判定し、前記
読み出し制御手段によりメモリセルからのデータがデー
タラッチに読み出された後、前記データ入力制御手段に
より外部からのデータがデータラッチに入力されるまで
はデータラッチに保持されているデータがメモリセルか
ら読み出されたデータであると判定することを特徴とす
る請求項1記載の半導体記憶装置。 - 【請求項3】 当該半導体記憶装置の電源投入時に、前
記検出手段を初期化する初期化手段を備えることを特徴
とする請求項1記載の半導体記憶装置。 - 【請求項4】 第1の方向に沿って複数設けられたワー
ド線と、 第2の方向に沿って複数設けられたビット線と、 前記ワード線とビット線の交点に複数設けられた前記メ
モリセルと、 前記各ビット線毎に複数設けられた前記データラッチ
と、 外部から供給されるアドレスに応じてデータの書き込み
又は読み出しを行なうメモリセルが接続されたワード線
及びビット線を選択する選択手段と、 該選択手段により選択されたビット線に接続されたデー
タラッチに対してデータの入出力を行なうためのデータ
転送手段とを備え、 前記出力反転手段は、前記検出手段の検出結果に基づい
て、前記データ転送手段の出力の反転/非反転を制御す
ることを特徴とする請求項1記載の半導体記憶装置。 - 【請求項5】 FNトンネル電流を用いて書き込みを行
なうメモリセルと、外部から供給されたデータあるいは
メモリセルから読み出したデータを保持するデータラッ
チとを備える半導体記憶装置の制御方法であって、 前記データラッチに格納されているデータが外部から供
給されたものであるか前記メモリセルから読み出された
ものであるかを検出し、 該検出結果に基づいて、前記データラッチに保持されて
いるデータが、外部から供給されたデータであるときは
データラッチのデータを出力する際に反転させて出力
し、前記メモリセルから読み出されたデータであるとき
はデータラッチのデータを出力する際に反転させずに出
力することを特徴とする制御方法。 - 【請求項6】 前記検出において、外部からのデータが
データラッチに入力された後、メモリセルからのデータ
がデータラッチに読み出されるまではデータラッチに保
持されているデータが外部から供給されたものであると
判定し、メモリセルからのデータがデータラッチに読み
出された後、外部からのデータがデータラッチに入力さ
れるまではデータラッチに保持されているデータがメモ
リセルから読み出されたデータであると判定することを
特徴とする請求項5記載の制御方法。 - 【請求項7】 当該半導体記憶装置の電源投入時に、前
記検出手段を初期化することを特徴とする請求項5記載
の制御方法。 - 【請求項8】 第1の方向に沿って複数設けられたワー
ド線と、第2の方向に沿って複数設けられたビット線
と、前記ワード線とビット線の交点に複数設けられた前
記メモリセルと、前記各ビット線毎に複数設けられた前
記データラッチとを有し、 外部から供給されるアドレスに応じてデータの書き込み
又は読み出しを行なうメモリセルが接続されたワード線
及びビット線を選択し、 前記検出結果に基づいて、選択されたビット線に接続さ
れたデータラッチに対してデータの入出力するためのデ
ータ転送手段の出力の反転/非反転を制御することを特
徴とする請求項5記載の制御方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31492497A JPH11149788A (ja) | 1997-11-17 | 1997-11-17 | 半導体記憶装置及びその制御方法 |
US09/143,447 US6104635A (en) | 1997-11-17 | 1998-08-20 | Non-volatile memory device readable write data latch, and internal control thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31492497A JPH11149788A (ja) | 1997-11-17 | 1997-11-17 | 半導体記憶装置及びその制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11149788A true JPH11149788A (ja) | 1999-06-02 |
Family
ID=18059293
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31492497A Withdrawn JPH11149788A (ja) | 1997-11-17 | 1997-11-17 | 半導体記憶装置及びその制御方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6104635A (ja) |
JP (1) | JPH11149788A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003085677A1 (fr) * | 2002-04-05 | 2003-10-16 | Renesas Technology Corp. | Memoire non volatile |
JP2012104110A (ja) * | 2010-11-05 | 2012-05-31 | Samsung Electronics Co Ltd | メモリシステム及びメモリシステムの動作方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW587252B (en) * | 2000-01-18 | 2004-05-11 | Hitachi Ltd | Semiconductor memory device and data processing device |
EP1137011B1 (en) * | 2000-03-21 | 2008-12-10 | STMicroelectronics S.r.l. | String programmable nonvolatile memory with NOR architecture |
US7003619B1 (en) | 2001-04-09 | 2006-02-21 | Matrix Semiconductor, Inc. | Memory device and method for storing and reading a file system structure in a write-once memory array |
US7062602B1 (en) | 2001-04-09 | 2006-06-13 | Matrix Semiconductor, Inc. | Method for reading data in a write-once memory device using a write-many file system |
US6996660B1 (en) * | 2001-04-09 | 2006-02-07 | Matrix Semiconductor, Inc. | Memory device and method for storing and reading data in a write-once memory array |
US6895490B1 (en) | 2001-04-09 | 2005-05-17 | Matrix Semiconductor, Inc. | Method for making a write-once memory device read compatible with a write-many file system |
US7051251B2 (en) * | 2002-12-20 | 2006-05-23 | Matrix Semiconductor, Inc. | Method for storing data in a write-once memory array using a write-many file system |
JP4170952B2 (ja) | 2004-01-30 | 2008-10-22 | 株式会社東芝 | 半導体記憶装置 |
US7398348B2 (en) * | 2004-08-24 | 2008-07-08 | Sandisk 3D Llc | Method and apparatus for using a one-time or few-time programmable memory with a host device designed for erasable/rewritable memory |
US7518917B2 (en) * | 2007-07-11 | 2009-04-14 | Nscore Inc. | Nonvolatile memory utilizing MIS memory transistors capable of multiple store operations |
US7782702B1 (en) * | 2008-10-03 | 2010-08-24 | Xilinx, Inc. | Apparatus and method for memory cell power-up sequence |
US8407087B2 (en) * | 2009-01-14 | 2013-03-26 | Signature Systems, LLC. | Online reward point exchange method and system |
US11635913B2 (en) * | 2017-12-12 | 2023-04-25 | Winbond Electronics Corp. | NOR flash memory apparatus and recover and read method thereof |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5592415A (en) * | 1992-07-06 | 1997-01-07 | Hitachi, Ltd. | Non-volatile semiconductor memory |
US5488579A (en) * | 1994-04-29 | 1996-01-30 | Motorola Inc. | Three-dimensionally integrated nonvolatile SRAM cell and process |
US5835414A (en) * | 1996-06-14 | 1998-11-10 | Macronix International Co., Ltd. | Page mode program, program verify, read and erase verify for floating gate memory device with low current page buffer |
-
1997
- 1997-11-17 JP JP31492497A patent/JPH11149788A/ja not_active Withdrawn
-
1998
- 1998-08-20 US US09/143,447 patent/US6104635A/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003085677A1 (fr) * | 2002-04-05 | 2003-10-16 | Renesas Technology Corp. | Memoire non volatile |
WO2003085676A1 (fr) * | 2002-04-05 | 2003-10-16 | Renesas Technology Corp. | Dispositif de stockage non volatil |
US7334080B2 (en) | 2002-04-05 | 2008-02-19 | Renesas Technology Corp. | Nonvolatile memory with independent access capability to associated buffer |
US7581058B2 (en) | 2002-04-05 | 2009-08-25 | Renesas Technology Corp. | Non-volatile memory having multiple erase operations |
JP2012104110A (ja) * | 2010-11-05 | 2012-05-31 | Samsung Electronics Co Ltd | メモリシステム及びメモリシステムの動作方法 |
Also Published As
Publication number | Publication date |
---|---|
US6104635A (en) | 2000-08-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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