WO2003065589A1 - Analog-digital conversion apparatus - Google Patents

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WO2003065589A1
WO2003065589A1 PCT/JP2002/013480 JP0213480W WO03065589A1 WO 2003065589 A1 WO2003065589 A1 WO 2003065589A1 JP 0213480 W JP0213480 W JP 0213480W WO 03065589 A1 WO03065589 A1 WO 03065589A1
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voltage
conversion processing
analog
output
processing unit
Prior art date
Application number
PCT/JP2002/013480
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Inventor
Yukio Koyanagi
Original Assignee
Neuro Solution Corp.
Sakai, Yasue
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Neuro Solution Corp., Sakai, Yasue filed Critical Neuro Solution Corp.
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
    • H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters

Definitions

  • the present invention relates to an analog-to-digital converter that converts an analog signal into a digital signal.
  • AZD converters There are various types of AZD converters, and those with different configurations and principles are used depending on the purpose of use.
  • AZD converters are broadly classified into an integration method and a comparison method.
  • the integration method is divided into a dual slope type and a charge parallel type. ) are categorized.
  • the integration method that provides accuracy on the time axis is slow, but is suitable for high resolution.
  • the comparison method in which the accuracy is obtained by the element, is fast but suitable for low resolution (8 to 12 bits).
  • FIG. 1 shows the configuration of a conventional AZD converter using the comparison method.
  • 111 is a sample hold circuit that holds the input analog signal voltage Vin
  • 112 is a plurality of comparators.
  • the output of the sampler hold circuit 1 1 1 is connected to one input terminal of each comparator 1 1 2, and the output terminal of a plurality of resistors R that equally divide the voltage V DD is connected to the other input terminal.
  • R resistors
  • Each comparator 1 12 compares the analog input voltage V in output from the sample hold circuit 1 11 with the divided voltage V DD equally divided by the plurality of resistors R, and compares the comparison result. Outputs a value of 0 or 1 to encoders 113 as appropriate.
  • the data input to the encoder 113 is data in which the values of 0 and 1 are continuous on either side of either comparator 112, depending on the magnitude of the analog input voltage Vin. It has become.
  • the encoder 113 encodes the output data of the comparator 112 into digital data of a predetermined bit, and outputs the digital data through the register 114.
  • the present invention has been made to solve such a problem, and an object of the present invention is to enable a comparative AZD converter having a large resolution to be configured without increasing the circuit scale. Disclosure of the invention
  • An analog-to-digital converter is an analog-to-digital converter that converts an analog signal into a digital signal in a predetermined bit unit by a plurality of conversion processing units connected in series, wherein each of the plurality of conversion processing units includes: A plurality of comparison reference voltages for generating a plurality of comparison reference voltages corresponding to the quantization levels determined by the number of stages from the highest level to which the conversion processing unit is connected.
  • a plurality of comparison circuits for comparing the voltage dividing resistor with the plurality of comparison reference voltages obtained by the plurality of voltage dividing resistors and the analog input voltage, respectively, and outputting a data string according to the comparison result;
  • An encoding circuit that encodes the data sequence output from the comparator circuit to generate a digital signal of the predetermined bit unit, and a voltage appearing at both ends of each of the plurality of voltage dividing resistors.
  • a voltage transmission circuit for transmitting a lower limit voltage or an upper limit voltage of a voltage range including the value of the analog input voltage to a conversion processing unit of a next stage, among a plurality of voltage ranges having an upper limit and a lower limit of The conversion processing unit is characterized in that the voltage range transmitted from the conversion processing unit at the preceding stage is divided by the plurality of voltage dividing resistors.
  • the voltage transmission circuit includes a change point detection circuit that detects a change in a value of a data string output from the plurality of comparison circuits, and a signal output from the change point detection circuit. And a switching circuit for performing a switching operation in accordance with the above, and for deriving a lower limit voltage or an upper limit voltage of a voltage range including the value of the analog input voltage to a conversion processing unit in the next stage.
  • the voltage transmission circuit includes: a plurality of exclusive OR circuits each having two inputs of data output from two adjacent ones of the plurality of comparison circuits; The outputs of the OR circuits are connected to gates, respectively, and a plurality of MOS switches whose sources or drains are commonly connected to a predetermined reference potential generating circuit, and the above-described next-stage conversion processing section A plurality of resistors connected in series to the plurality of voltage-dividing resistors provided, wherein the drains or sources of the plurality of M0S switches are respectively connected to the evenings of the respective resistors. And a voltage dividing resistor.
  • the voltage transmission circuit includes the plurality of comparison circuits.
  • a plurality of exclusive OR circuits each having two inputs of data output from two adjacent circuits, and outputs of the plurality of exclusive OR circuits are respectively connected to a switching control terminal.
  • the input terminals are respectively connected to the taps of the plurality of voltage dividing resistors, and the output terminals are commonly connected to one ends of the plurality of voltage dividing resistors provided in the conversion processing unit of the next stage.
  • An analog switch is provided.
  • FIG. 1 is a diagram showing a configuration of a conventional comparative AZD converter.
  • FIG. 2 is a diagram illustrating a configuration of a higher-order bit conversion processing unit in the A / D converter according to the first embodiment.
  • FIG. 3 is a diagram illustrating a configuration of a lower bit conversion processing unit in the A / D converter according to the first embodiment.
  • FIG. 4 is a timing chart for explaining the operation of the AZD converter shown in FIGS. 2 and 3.
  • FIG. 5 is a diagram illustrating a configuration of a higher-order bit conversion processing unit in the AZD conversion device according to the second embodiment.
  • FIG. 6 is a diagram illustrating a configuration of a lower bit conversion processing unit in the AZD conversion device according to the second embodiment.
  • FIG. 2 and 3 are diagrams illustrating a schematic configuration of the AZD conversion device according to the first embodiment.
  • an AZD converter having an 8-bit conversion resolution will be described as an example.
  • AZD conversion device is consists in connecting the upper pitch Bok conversion processing unit 1 performs AZD convert 4-bit units (FIG. 2) and the lower bit conversion processing unit 1 2 (FIG. 3) .
  • 11 is a high-order sample-and-hold circuit that holds the analog input voltage Vin that is the target of AZD conversion
  • Each of the plurality of resistors 12 has the same resistance value R, and is connected in series between a constant current source I ref that outputs a constant current value I rei and a generation unit of the reference voltage V ref. ing.
  • One end of the constant current source I rei is connected to the voltage VDD, and the other end is connected to the protection resistor R 1.
  • each of the plurality of comparators 13 the non-inverting input terminal is connected to the output of the upper sample hold circuit 11, and the inverting input terminal is connected to each tap of the resistor 12 respectively.
  • Each comparator 13 compares the sample hold value of the analog input voltage Vin output from the upper sample and hold circuit 11 with the comparison reference voltage generated by the plurality of resistors 12, respectively. Outputs a value of 0 or 1 depending on the result.
  • the data string output from each comparator 13 is divided on either side of the comparator 13 (1 is one of 1 to 16) according to the magnitude of the analog input voltage Vin.
  • the values of 0 and 1 are continuous.
  • Data output from the multiple comparators 13 is output to multiple XOR circuits. 14 and input to the upper bit encoder 15.
  • 6 from the top of the figure are further input to the AND circuit 19.
  • the upper bit encoder 15 encodes the output data of each comparator 13 into 4-bit digital data, and outputs it via the first and second upper bit registers 16 and 17.
  • the plurality of XOR circuits 14 take data output from two adjacent comparators 13 as two inputs and calculate an exclusive OR thereof.
  • XOR circuit 1 4 _ at the bottom of the figure calculates an exclusive OR inputs the output data of the two comparators 1 3 _ ,, 1 3 -2 from below.
  • XOR circuit 1 4 is the second from the bottom - 2, two comparators 1 3 -2, computes the exclusive OR inputs the output data of 1 3 -3.
  • the magnitude of the analog input voltage Vin only the output of the XOR circuit 14 (i is any one of 1 to 16) at the corresponding position becomes 1, and Outputs 0.
  • the magnitude of the analog input voltage V in assuming that lies between the comparison reference voltage V have V H appearing at 7 th across the resistor 1 2 _ 7 from the bottom, from the lower seven comparators 1 3 _, to 1 3 -7 all output 1 and the 8th and lower comparators from the bottom 1 3 _ 8 to 1 3 6 all output 0, and as a result, the 7th X from the bottom 0 Only the output of the R circuit 1 4 -7 becomes 1.
  • the plurality of XOR circuits 1 4, the turn of the output values of the plurality of comparators 1 3, namely, a change point detecting circuit for detecting the range V L ⁇ V H the value of the analog input voltage V in is present Function. If the analog input voltage Vin is higher than the voltage appearing at the output tap of the uppermost resistor 12-
  • each XOR circuit 14 is calculated by the lower bit conversion processor 1 -z in Fig. 3. Is input to Note that the X 0 R circuit 1 fourth output data at the bottom, inverted logical sum of the output data of the XOR circuit 1 4 -2 thereon is computed by N_ ⁇ R circuits 1 8, the calculation result is input to the lower bit conversion processor 1 _ 2.
  • the lower bit conversion processing unit 1-2 will be described with reference to FIG.
  • reference numeral 21 denotes a lower sample hold circuit, which holds a sample hold value of the analog input voltage Vin output from the upper sample hold circuit 11.
  • the gates of the plurality of MOS switches 22 are connected to the outputs of the plurality of XOR circuits 14 of the upper bit conversion processing unit I-, respectively.
  • each source is commonly connected to the reference potential generation circuit 28, and each drain is connected to each tap between a plurality of resistors 23 connected in series.
  • the switch is constituted by nMOS transistors here, it is also possible to apply to a circuit using pMOS transistors.
  • the reference potential generation circuit 28 includes a MOS switch 28 between the same reference voltage V ref generation unit as the upper bit conversion processing unit 1 and the constant current source I ref.
  • the MOS switch 28- is the same as the MOS switch 22.
  • one end of the constant current source I ref is the voltage VDD. It had been connected to, the lower bit conversion processor 1 _ 2, one end of the constant current source I re ⁇ is grounded.
  • the reference potential generation circuit 2 than the reference voltage V re f outputs a Micromax 0 S sweep rate Tsu threshold voltage V s min potential lower Ji 2 8 (V ref- V s) .
  • the plurality of resistors 23 are connected in series to another pair of resistors 24, and each has the same resistance value R (a plurality of resistors 12 included in the upper bit conversion processing unit 1). Resistance value R). As described above, each tap between the resistors 23 is connected to the drain of the plurality of MOS switches 22, and the source of the plurality of MOS switches 22 is connected to the reference potential generation circuit 28. Commonly connected to output.
  • the plurality of resistors 23 correspond to the second plurality of voltage dividing resistors of the present invention.
  • Each of the plurality of resistors 24 has the same resistance value RZ 16, and the node B of the plurality of resistors 23 and the constant current source I ref having one end connected to the voltage VDD. Are connected in series.
  • This resistance value RZ 16 is a value corresponding to the quantization level determined by the stage of the conversion processing unit connected from the top.
  • a value of 1 Bruno 1 6 of a plurality of resistors 1 2 of the resistance value R provided in the upper bits Bok conversion processing unit 1.
  • the taps between the resistors 24 are sequentially increased from the bottom of the figure by the voltage of the node B by VL 16 XI re ⁇ with respect to the voltage VL of the node B.
  • VL 16 XI re ⁇ the voltage value of the node C to 1 six resistors 2 4 is loaded is equal to the voltage value V H shown in FIG.
  • the plurality of resistors 2 4 was detected by the upper bits conversion processing unit 1, and functions as a circuit which applies further 1 6 equal portions binary range VL ⁇ V h to the value of the analog input voltage V in is present .
  • Each of the plurality of comparators 25 has a non-inverting input terminal connected to the output of the lower sample-hold circuit 21 and an inverting input terminal connected to each of the resistors 24.
  • the data sequence output from each comparator 25 is a data sequence in which the values of 0 and 1 continue on either side of either comparator 25, depending on the magnitude of the analog input voltage Vin. It is a column.
  • the data output from the plurality of comparators 25 is input to the lower bit encoder 26.
  • the lower bit encoder 26 encodes the output data of each comparator 25 into a 4-bit digital data and outputs it via the lower bit register 27.
  • FIG. 4 is a timing chart for explaining the operation of the AZD conversion device according to the present embodiment shown in FIGS. 2 and 3.
  • the numbers with a ⁇ shown in FIG. 4 indicate the order of the data to be converted into AZD, and the U and D characters after the number indicate the upper bit and the lower bit, respectively.
  • CK 0 is a reference clock
  • CK 1 and CK 2 are operation clocks generated from the reference clock CK 0.
  • the analog input voltage Vin is sampled and held in the upper sample hold circuit 11 by the sample hold pulse S ⁇ 1 output in synchronization with the rising edge of the operation clock CK2.
  • sample hold pulse S ⁇ ⁇ ⁇ 2 output from the sample hold pulse S ⁇ 1 with a certain time delay from the sample hold pulse S ⁇ 1 causes the sample hold value S01 output from the upper sample hold circuit 11 1 to become lower. Sample held by sample hold circuit 21.
  • the value S ⁇ 1 sampled and held by the upper sample hold circuit 11 1 is determined by a plurality of comparators 13 by a latch pulse L ⁇ 1 that is output after a certain period of time behind the sample hold pulse S ⁇ 1. And the value is determined.
  • the value S ⁇ 2 sampled by the lower sample hold circuit 21 is multiplied by a latch pulse L ⁇ ⁇ ⁇ ⁇ 2 which is output after a fixed time behind the sample hold pulse S ⁇ 2. Latch at 25 on the night and the value is fixed.
  • the first load pulse LD1 is applied to the first upper bit register 16 of the upper bit conversion processor 1. This allows the upper bit encoder 15 The higher-order 4-bit digital signal encoded is loaded into the first upper-bit register 16 and held.
  • the 4-bit digital signal held in the first upper bit register 16 is loaded and held in the second upper bit register 17 and the lower bit encoder 26
  • the 4-bit digital signal encoded by is loaded into the lower bit register 27 and held.
  • the 4-bit digital signals held in these registers 17 and 27 are output as an 8-bit digital signal as a whole.
  • AZD converter upper bits Bok conversion processing unit 1 which have the desired resolution -, and decomposed into two low-order bits conversion processing unit 1 -2 To perform AZD conversion.
  • the upper bit conversion processing unit 1 a rough 4-bit digital signal is obtained in accordance with the range of the 16 divided voltage values in which the analog input voltage Vin exists.
  • significant bit conversion processing unit 1 - significant bit conversion processing unit 1 -, in the or analog input voltage V in is present within any range of more finely 1 6 divided voltage value specified range
  • a 4-bit digital signal with a detailed level is obtained.
  • the conversion processing section 1 - performs AD conversion at each small transform bits Bok number of ,, 1 -2 which it is possible to realize a large resolution as a whole by the series connection.
  • comparator Isseki 3 two by combining the upper bits conversion processing unit 1 and the lower bits Bok conversion processing unit 1 -2, resistor divider significant bit Bok conversion processing unit 1 and the lower pit it is only 4 comprises eight combined and Bok conversion processing unit 1 2.
  • the number of circuit elements used can be significantly reduced even if this is added.
  • the circuit scale of the encoder can be reduced, and the chip size can be reduced and the cost can be reduced.
  • FIGS. 5 and 6 are diagrams showing a schematic configuration of an A / D conversion device according to the second embodiment.
  • an AZD converter with an 8-bit conversion resolution will be described as an example.
  • the components denoted by the same reference numerals as those shown in FIGS. 2 and 3 have the same functions as each other, and thus redundant description will be omitted here.
  • the AZD converter of the present embodiment also includes an upper bit conversion processor 31 (FIG. 5) and an lower bit conversion processor 31 that perform AZD conversion in 4-bit units. -2 (Fig. 6).
  • reference numeral 41 denotes a plurality of analog switches, which switch ONZOFF based on the output data of the plurality of XOR circuits 14.
  • the input terminal of each analog switch 41 is connected to each tap of a plurality of resistors 12 connected in series.
  • the output terminal of each analog switch 41 is commonly connected to a buffer circuit 42.
  • the plurality of XOR circuits 14 correspond to the X ⁇ R circuits 14 -i (i is 1 to 1) at the corresponding positions according to the magnitude of the analog input voltage Vin. Only one of the outputs 1) is 1 and all other outputs are 0 .
  • the magnitude of the analog input voltage V in, and was between voltage V have V H appearing across the seventh resistor 1 2-7 from bottom, seven from below the eyes only the output of XOR circuit 1 4-7 is 1.
  • the seventh analog switch 4 1 _ 7 from the bottom is turned ON, and the voltage VL appearing at the lower output tap of the seventh resistor 1 2-7 from the bottom is determined by the analog switch 4 1 -7 Through the buffer circuit 42.
  • the upper bit conversion processing section 3 1 and the lower pit conversion processing unit 3 1 acts as a relay circuit for connecting between the -2, lower bit voltage VL conversion processing unit 3 1 Output to 2 .
  • the output data SO 1 of the upper sample hold circuit 11 is input to the non-inverting input terminal of the comparator 43, and the uppermost output of the plurality of resistors 12 is output.
  • the voltage that appears at the tap is input to the inverting input terminal of the Comparator.
  • the comparator 43 outputs a pulse indicating overflow when the sample hold value S O1 of the analog input voltage Vin is larger than the voltage appearing at the highest output tap.
  • FIG. 6 showing the lower pit conversion processing unit 3 1 -2, a plurality of resistors 2 4 each have the same resistance RZ 1 6, the buffer circuit from the upper bit conversion processing unit 3 1 42 is connected in series between the voltage VL transmitted via 2 and a constant current source I ref whose one end is connected to the voltage V DD.
  • a comparison reference voltage is obtained, which is sequentially higher from the voltage VL by RZ16xiref in order from the bottom of the figure.
  • the voltage value of the node C to 1 six resistors 2 4 is loaded is equal to the voltage value V H of FIG. 5.
  • the plurality of comparators 25 are connected to the sample hold value SO 2 of the analog input voltage Vin output from the lower sample hold circuit 21 and the plurality of resistors.
  • the low-order bit encoder 26 compares the voltage with the comparison reference voltage generated by equally dividing the voltage between V ⁇ and V dismissby the resistance 24 and outputs a value of 0 or 1 according to the comparison result. Then, the output data of each comparator 25 is encoded into 4-bit digital data and output via the lower bit register 27.
  • the circuit scale of the encoder can be reduced, which contributes to a reduction in chip size and a reduction in cost.
  • the number of voltage- dividing resistors required in the lower-bit conversion unit 31 -2 is reduced by the number of the lower-bit conversion units 1 -2 described in the first embodiment. Can be reduced to half.
  • the AZD converter can be configured by using a single MOS transistor 22 instead of the analog switch 41, so that the operation speed of A / D conversion can be improved. The degree can be made faster.
  • the 8-bit resolution AZD converter is divided into two by a 4-bit conversion processing unit, but the resolution and the number of divisions are as follows. It is merely an example and not a limitation. For example, an AZD converter having a resolution of 16 bits may be divided into four parts by a 4-bit conversion processing unit.
  • circuit 14 instead th output values of the plurality of comparators 1 3, i.e., a plurality of XOR as a circuit for detecting the range VL ⁇ V h to the value of the analog input voltage V in is present
  • circuit 14 was used, this is merely an example and is not limiting.
  • the taps of the plurality of resistors 12 are sequentially increased by RXI ref with reference to the reference voltage Vref. the go voltage occurs, the lower bit converting processing unit 1 -2, 3 1 in -2, only several RZ 1 6 as a reference voltage VL to each tap of the resistor 2 4 XI re f sequentially higher summer by going voltage
  • the voltage that decreases in the order of RXI rei with respect to the other reference voltage Vref ' is used. or occurs, the lower bit conversion processing unit 1 -2, in 3 1 2, the voltage gradually decreased summer sequentially by RZ 1 6 XI ref as the reference voltage V H to the respective taps of the multiple resistor 2 4 Or may occur.
  • a plurality of MOS sweep rate pitch 2 2 have been described set Keru example a plurality of resistors 2 3 and the reference potential generation circuit 2 8 lower bits Bok conversion processing unit 1 -2, These may be provided in the upper bit conversion processing section 1.
  • a plurality of analog switches 4 1 and is a buffer circuit 4 2 describes the example in which the upper bit conversion processing unit 3 1, these lower bit converting unit 3 1 - yet good provided the 2 "
  • an analog-to-digital converter having a desired resolution is decomposed into a plurality of conversion processing units, and AZD conversion is performed in units of predetermined bits.
  • AZD conversion is performed in units of predetermined bits.
  • the present invention is useful for enabling a comparative AZD converter to realize a large resolution without increasing the circuit scale.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

For example, an A/D conversion apparatus having an 8-bit resolution is divided into a most significant bit converter (1-1) and a least significant bit converter (1-2), so that A/D conversion is performed on 4-bit basis. Thus, by reducing the number of conversion bits in each of the converters (1-1, 1-2), it is possible to reduce the number of uses of circuit elements such as a comparator and a voltage dividing resistor and reduce the size of a circuit such as an encoding circuit.

Description

明 細 書 アナログデジタル変換装置 技術分野  Description Analog-to-digital converter Technical field
本発明は、 アナログ信号をデジタル信号に変換するアナログデジタル 変換装置に関するものである。 背景技術  The present invention relates to an analog-to-digital converter that converts an analog signal into a digital signal. Background art
近年、 L S I技術の進歩によって、 通信、 計測、 音声 · 画像信号処理 、 医療、 地震学などの様々な分野においてアナログ信号をデジタル的に 処理する手法が一般化している。 アナログ信号をデジタル処理するため には、 アナログ量をデジタル量に変換する Aノ D変換装置が必須となる  In recent years, with the advancement of LSI technology, techniques for digitally processing analog signals in various fields such as communication, measurement, voice / image signal processing, medical care, and seismology have become common. In order to process analog signals digitally, an analog-to-digital converter that converts analog quantities to digital quantities is essential.
A Z D変換装置の種類は多種多様であり、 使用目的に応じてその構成 や原理が異なったものが使用される。 A Z D変換装置は積分方式と比較 方式に大別され、 さらに積分方式はデュアルスロープ型と電荷並行型に 、 比較方式は帰還比較型 （逐次比較型） と無帰還比較型 （並列型又はフ ラッシュ型） に分類される。 時間軸で精度を出す積分方式は、 低速であ るが、 高分解能に適している。 一方、 素子によって精度を出す比較方式 は、 高速ではあるが、 低分解能 （ 8 〜 1 2 ピッ ト） に適している。 There are various types of AZD converters, and those with different configurations and principles are used depending on the purpose of use. AZD converters are broadly classified into an integration method and a comparison method. In addition, the integration method is divided into a dual slope type and a charge parallel type. ) are categorized. The integration method that provides accuracy on the time axis is slow, but is suitable for high resolution. On the other hand, the comparison method, in which the accuracy is obtained by the element, is fast but suitable for low resolution (8 to 12 bits).
図 1 に、 比較方式による従来の A Z D変換装置の構成を示す。 図 1 に おいて、 1 1 1 は入力アナログ信号の電圧 V i nを保持するサンプルホー ルド回路、 1 1 2は複数のコンパレータである。 各コンパレー夕 1 1 2 の一方の入力端子にはサンブルホールド回路 1 1 1 の出力が接続され、 他方の入力端子には電圧 V DDを等しく分圧する複数の抵抗 Rの出力タツ プがそれぞれ接続されている。 Figure 1 shows the configuration of a conventional AZD converter using the comparison method. In FIG. 1, 111 is a sample hold circuit that holds the input analog signal voltage Vin, and 112 is a plurality of comparators. The output of the sampler hold circuit 1 1 1 is connected to one input terminal of each comparator 1 1 2, and the output terminal of a plurality of resistors R that equally divide the voltage V DD is connected to the other input terminal. Are connected to each other.
各コンパレータ 1 1 2は、 サンプルホール ド回路 1 1 1 から出力され るアナログ入力電圧 V i n と、 複数の抵抗 Rによって等分された電圧 V DD の分圧とをそれぞれ比較し、 その比較結果に応じて 0 または 1 の値をェ ンコーダ 1 1 3に出力する。 このときエンコーダ 1 1 3に入力されるデ 一夕は、 アナログ入力電圧 V i nの大きさに応じて、 何れかのコンパレー 夕 1 1 2を境としてその両側で 0および 1 の値が連続するデータとなつ ている。 エンコーダ 1 1 3は、 コンパレータ 1 1 2の出力データをェン コー ドして所定ビッ 卜のデジタルデータとし、 レジスタ 1 1 4を介して 出力する。  Each comparator 1 12 compares the analog input voltage V in output from the sample hold circuit 1 11 with the divided voltage V DD equally divided by the plurality of resistors R, and compares the comparison result. Outputs a value of 0 or 1 to encoders 113 as appropriate. At this time, the data input to the encoder 113 is data in which the values of 0 and 1 are continuous on either side of either comparator 112, depending on the magnitude of the analog input voltage Vin. It has become. The encoder 113 encodes the output data of the comparator 112 into digital data of a predetermined bit, and outputs the digital data through the register 114.
しかしながら、 上記従来技術に示す比較型 A D変換装置では、 A D変換速度は速くできるものの、 入力アナログ電圧と基準電圧とを比較 するコンパレータや分圧抵抗等が分解能に相当する数 （例えば、 8 ビッ 卜の A Z D変換装置であれば 2 5 6個） だけ必要となる。 また、 そのコ ンパレ一夕の数に比例してエンコーダの回路規模も膨大になり、 チップ サイズの大型化やコス ト上昇の大きな要因となるという問題があった。 本発明は、 このような問題を解決するために成されたものであり、 大 きな分解能の比較型 A Z D変換装置を、 回路規模を大きくすることなく 構成できるようにすることを目的とする。 発明の開示  However, in the comparative AD converter shown in the above-mentioned conventional technology, although the AD conversion speed can be increased, the number of comparators and voltage dividing resistors for comparing the input analog voltage with the reference voltage corresponds to the resolution (for example, 8 bits). For an AZD conversion device of this type, only 256 units are required. In addition, the circuit scale of the encoder becomes enormous in proportion to the number of such comparisons, which causes a problem that the chip size becomes large and the cost increases. The present invention has been made to solve such a problem, and an object of the present invention is to enable a comparative AZD converter having a large resolution to be configured without increasing the circuit scale. Disclosure of the invention
本発明のアナログデジタル変換装置は、 直列接続ざれた複数の変換処 理部によってアナログ信号を所定ビッ ト単位でデジタル信号に変換する アナログデジタル変換装置であって、 上記複数の変換処理部はそれぞれ 、 上記変換処理部が最上位から何段目に接続されているかによつて決ま る量子化レベルに対応する複数の比較基準電圧を生成するための複数の 分圧抵抗と、 上記複数の分圧抵抗によって得られる上記複数の比較基準 電圧とアナログ入力電圧とをそれぞれ比較して、 その比較結果に応じた データ列を出力する複数の比較回路と、 上記複数の比較回路より出力さ れるデ一夕列をェンコ一 ドして上記所定ビッ 卜単位のデジタル信号を発 生するェンコ一 ド回路とを備え、 上記複数の分圧抵抗のそれぞれの両端 に現れる電圧を上限および下限とする複数の電圧範囲のうち、 上記アナ ログ入力電圧の値が含まれる電圧範囲の下限電圧あるいは上限電圧を次 段の変換処理部に伝える電圧伝達回路を更に備え、 上記次段の変換処理 部では、 前段の変換処理部から伝えられた電圧範囲を上記複数の分圧抵 抗によって分圧することを特徴とする。 An analog-to-digital converter according to the present invention is an analog-to-digital converter that converts an analog signal into a digital signal in a predetermined bit unit by a plurality of conversion processing units connected in series, wherein each of the plurality of conversion processing units includes: A plurality of comparison reference voltages for generating a plurality of comparison reference voltages corresponding to the quantization levels determined by the number of stages from the highest level to which the conversion processing unit is connected. A plurality of comparison circuits for comparing the voltage dividing resistor with the plurality of comparison reference voltages obtained by the plurality of voltage dividing resistors and the analog input voltage, respectively, and outputting a data string according to the comparison result; An encoding circuit that encodes the data sequence output from the comparator circuit to generate a digital signal of the predetermined bit unit, and a voltage appearing at both ends of each of the plurality of voltage dividing resistors. A voltage transmission circuit for transmitting a lower limit voltage or an upper limit voltage of a voltage range including the value of the analog input voltage to a conversion processing unit of a next stage, among a plurality of voltage ranges having an upper limit and a lower limit of The conversion processing unit is characterized in that the voltage range transmitted from the conversion processing unit at the preceding stage is divided by the plurality of voltage dividing resistors.
本発明の他の態様では、 上記電圧伝達回路は、 上記複数の比較回路よ り出力されるデータ列の値の変わり目を検出する変化点検出回路と、 上 記変化点検出回路から出力される信号に応じてスィ ツチング動作し、 上 記アナログ入力電圧の値が含まれる電圧範囲の下限電圧あるいは上限電 圧を次段の変換処理部に導出するスイ ッチング回路とを備えることを特 徴とする。  In another aspect of the present invention, the voltage transmission circuit includes a change point detection circuit that detects a change in a value of a data string output from the plurality of comparison circuits, and a signal output from the change point detection circuit. And a switching circuit for performing a switching operation in accordance with the above, and for deriving a lower limit voltage or an upper limit voltage of a voltage range including the value of the analog input voltage to a conversion processing unit in the next stage.
本発明のその他の態様では、 上記電圧伝達回路は、 上記複数の比較回 路の隣接する 2つから出力されるデータをそれぞれ 2入力とする複数の 排他的論理和回路と、 上記複数の排他的論理和回路の出力がそれぞれゲ 一卜に接続されるとともに、 ソースまたはドレイ ンが所定の基準電位発 生回路に共通に接続された複数の M O Sスィ ツチと、 上記次段の変換処 理部が備える複数の分圧抵抗に対して直列に接続された複数の抵抗であ つて、 上記複数の M 0 Sスィ ッチの ドレインまたはソースが各抵抗の夕 ップにそれぞれ接続された第 2の複数の分圧抵抗とを備えることを特徴 とする。  In another aspect of the present invention, the voltage transmission circuit includes: a plurality of exclusive OR circuits each having two inputs of data output from two adjacent ones of the plurality of comparison circuits; The outputs of the OR circuits are connected to gates, respectively, and a plurality of MOS switches whose sources or drains are commonly connected to a predetermined reference potential generating circuit, and the above-described next-stage conversion processing section A plurality of resistors connected in series to the plurality of voltage-dividing resistors provided, wherein the drains or sources of the plurality of M0S switches are respectively connected to the evenings of the respective resistors. And a voltage dividing resistor.
本発明のその他の態様では、 上記電圧伝達回路は、 上記複数の比較回 路の隣接する 2つから出力されるデ一夕をそれぞれ 2入力とする複数の 排他的論理和回路と、 上記複数の排他的論理和回路の出力がそれぞれス イ ッチングの制御端に接続されるとともに、 入力端が上記複数の分圧抵 杭の各タップにそれぞれ接続され、 出力端が上記次段の変換処理部が備 える複数の分圧抵抗の一端に対して共通に接続された複数のアナログス イッチとを備えることを特徴とする。 図面の簡単な説明 In another aspect of the present invention, the voltage transmission circuit includes the plurality of comparison circuits. A plurality of exclusive OR circuits each having two inputs of data output from two adjacent circuits, and outputs of the plurality of exclusive OR circuits are respectively connected to a switching control terminal. In addition, the input terminals are respectively connected to the taps of the plurality of voltage dividing resistors, and the output terminals are commonly connected to one ends of the plurality of voltage dividing resistors provided in the conversion processing unit of the next stage. An analog switch is provided. BRIEF DESCRIPTION OF THE FIGURES
図 1は、 従来の比較型 AZD変換装置の構成を示す図である。  FIG. 1 is a diagram showing a configuration of a conventional comparative AZD converter.
図 2は、 第 1の実施形態による A/D変換装置のうち、 上位ビッ ト変 換処理部の構成を示す図である。  FIG. 2 is a diagram illustrating a configuration of a higher-order bit conversion processing unit in the A / D converter according to the first embodiment.
図 3は、 第 1の実施形態による A/D変換装置のうち、 下位ビッ ト変 換処理部の構成を示す図である。  FIG. 3 is a diagram illustrating a configuration of a lower bit conversion processing unit in the A / D converter according to the first embodiment.
図 4は、 図 2および図 3に示した AZD変換装置の動作を説明するた めのタイミングチヤ一 トである。  FIG. 4 is a timing chart for explaining the operation of the AZD converter shown in FIGS. 2 and 3.
図 5は、 第 2の実施形態による AZD変換装置のうち、 上位ビッ ト変 換処理部の構成を示す図である。  FIG. 5 is a diagram illustrating a configuration of a higher-order bit conversion processing unit in the AZD conversion device according to the second embodiment.
図 6は、 第 2の実施形態による AZD変換装置のうち、 下位ビッ ト変 換処理部の構成を示す図である。 発明を実施するための最良の形態  FIG. 6 is a diagram illustrating a configuration of a lower bit conversion processing unit in the AZD conversion device according to the second embodiment. BEST MODE FOR CARRYING OUT THE INVENTION
以下、 本発明の一実施形態を図面に基づいて説明する。  Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
(第 1の実施形態）  (First Embodiment)
図 2および図 3は、 第 1の実施形態による AZD変換装置の概略構成 を示す図である。 こ こでは、 8ビッ トの変換分解能を有する AZD変換 装置を例に挙げて説明する。 図 2および図 3に示すように、 本実施形態 の AZD変換装置は、 4 ビッ ト単位で AZD変換を行う上位ピッ 卜変換 処理部 1 (図 2 ) と下位ビッ ト変換処理部 1 -2 (図 3 ) とを接続して構 成されている。 2 and 3 are diagrams illustrating a schematic configuration of the AZD conversion device according to the first embodiment. Here, an AZD converter having an 8-bit conversion resolution will be described as an example. As shown in FIG. 2 and FIG. AZD conversion device is consists in connecting the upper pitch Bok conversion processing unit 1 performs AZD convert 4-bit units (FIG. 2) and the lower bit conversion processing unit 1 2 (FIG. 3) .
まず図 2 を参照して、 上位ビッ ト変換処理部 1 について説明する。 図 2 において、 1 1 は AZD変換の対象となるアナログ入力電圧 V in を 保持する上位サンプルホールド回路、 1 2は複数 （ 4 ビッ トのデジタル 信号に変換する場合は 24= 1 6個） の抵抗、 1 3は複数 （ 24= 1 6個） のラッチ付きコンパレータ、 1 4は複数 （ 24= 1 6個） の排他的論理和 回路 （XO R回路） である。 First, the upper bit conversion processing section 1 will be described with reference to FIG. In Fig. 2, 11 is a high-order sample-and-hold circuit that holds the analog input voltage Vin that is the target of AZD conversion, and 12 is a multiple (2 4 = 16) conversion to a 4-bit digital signal. resistance, 1 3 are a plurality (2 4 = 1 6) latched comparator, 1 4 exclusive oR circuits of a plurality (2 4 = 1 6) (XO R circuit).
複数の抵抗 1 2は、 それぞれが同じ抵抗値 Rを有しており、 一定の電 流値 I rei を出力する定電流源 I ref と基準電圧 V ref の発生部との間に 直列に接続されている。 なお、 定電流源 I reiの一端は電圧 VDDに接続 され、 他端は保護抵抗 R 1 に接続されている。 このような構成により、 抵抗 1 2間の各タップには、 図の下から順に、 基準電圧 Vrei を基準とし て R X I r e f だけ順に高くなつていく比較基準電圧が得られる。  Each of the plurality of resistors 12 has the same resistance value R, and is connected in series between a constant current source I ref that outputs a constant current value I rei and a generation unit of the reference voltage V ref. ing. One end of the constant current source I rei is connected to the voltage VDD, and the other end is connected to the protection resistor R 1. With such a configuration, at each tap between the resistances 12, a comparison reference voltage that increases in order by RXIref with respect to the reference voltage Vrei is obtained from the bottom of the figure.
複数のコンパレータ 1 3のそれぞれは、 非反転入力端子に上位サンプ ルホールド回路 1 1の出力が接続され、 反転入力端子に抵抗 1 2の各タ ップがそれぞれ接続されている。 各コンパレータ 1 3は、 上位サンプル ホールド回路 1 1から出力されるアナログ入力電圧 V inのサンプルホー ルド値と、 複数の抵抗 1 2によって生成された比較基準電圧とをそれぞ れ比較し、 その比較結果に応じて 0 または 1 の値を出力する。 このとき 各コンパレータ 1 3から出力されるデータ列は、 アナログ入力電圧 V in の大きさに応じて、 何れかのコンパレー夕 1 3 ( 1 は 1 〜 1 6の何れか ) を境としてその両側で 0および 1 の値が連続するデ一夕列となってい る。  In each of the plurality of comparators 13, the non-inverting input terminal is connected to the output of the upper sample hold circuit 11, and the inverting input terminal is connected to each tap of the resistor 12 respectively. Each comparator 13 compares the sample hold value of the analog input voltage Vin output from the upper sample and hold circuit 11 with the comparison reference voltage generated by the plurality of resistors 12, respectively. Outputs a value of 0 or 1 depending on the result. At this time, the data string output from each comparator 13 is divided on either side of the comparator 13 (1 is one of 1 to 16) according to the magnitude of the analog input voltage Vin. The values of 0 and 1 are continuous.
複数のコンパレータ 1 3から出力されたデータは、 複数の X O R回路 1 4に入力されるとともに、 上位ビッ トエンコーダ 1 5に入力される。 図の上から 2つのコンパレー夕 1 3 -|5, 1 3 -|6の出力デ一夕は更に、 A N D回路 1 9にも入力される。 上位ビッ トエンコーダ 1 5 は、 各コンパ レー夕 1 3の出力データをエンコー ドして 4 ビッ 卜のデジタルデータと し、 第 1および第 2の上位ビッ トレジスタ 1 6， 1 7 を介して出力する 上記複数の X O R回路 1 4は、 隣接する 2つのコンパレ一夕 1 3から 出力されるデータを 2入力として、 その排他的論理和を演算する。 例え ば、 図の一番下にある X O R回路 1 4 _,は、 下から 2つのコンパレータ 1 3 _,, 1 3 -2の出力データを入力して排他的論理和を演算する。 また， 下から 2番目にある X O R回路 1 4 -2は、 2つのコンパレータ 1 3 -2 , 1 3 -3の出力データを入力して排他的論理和を演算する。 Data output from the multiple comparators 13 is output to multiple XOR circuits. 14 and input to the upper bit encoder 15. The output data of the two comparators 13- | 5 and 13- | 6 from the top of the figure are further input to the AND circuit 19. The upper bit encoder 15 encodes the output data of each comparator 13 into 4-bit digital data, and outputs it via the first and second upper bit registers 16 and 17. The plurality of XOR circuits 14 take data output from two adjacent comparators 13 as two inputs and calculate an exclusive OR thereof. For example, XOR circuit 1 4 _ at the bottom of the figure, calculates an exclusive OR inputs the output data of the two comparators 1 3 _ ,, 1 3 -2 from below. Moreover, XOR circuit 1 4 is the second from the bottom - 2, two comparators 1 3 -2, computes the exclusive OR inputs the output data of 1 3 -3.
これにより、 複数の X O R回路 1 4は、 アナログ入力電圧 V inの大き さに応じて、 対応する位置の X O R回路 1 4 （ i は 1 ~ 1 6の何れか） の出力のみが 1 となり、 その他の出力は全て 0 となる。 例えば、 図 2 に 示すように、 アナログ入力電圧 V inの大きさが、 下から 7番目の抵抗 1 2 _7の両端に現れる比較基準電圧 Vい V Hの間にあったとすると、 下から 7つのコンパレータ 1 3 _,〜 1 3 -7は出力が全て 1 、 下から 8つ目以降の コンパレ一夕 1 3 _8〜 1 3 6は出力が全て 0 となり、 その結果、 下から 7つ目の X 0 R回路 1 4 -7の出力だけが 1 となる。 As a result, according to the magnitude of the analog input voltage Vin, only the output of the XOR circuit 14 (i is any one of 1 to 16) at the corresponding position becomes 1, and Outputs 0. For example, as shown in FIG. 2, the magnitude of the analog input voltage V in, assuming that lies between the comparison reference voltage V have V H appearing at 7 th across the resistor 1 2 _ 7 from the bottom, from the lower seven comparators 1 3 _, to 1 3 -7 all output 1 and the 8th and lower comparators from the bottom 1 3 _ 8 to 1 3 6 all output 0, and as a result, the 7th X from the bottom 0 Only the output of the R circuit 1 4 -7 becomes 1.
このように、 複数の X O R回路 1 4は、 複数のコンパレータ 1 3の出 力値の変わり目、 すなわち、 アナログ入力電圧 V inの値が存在する範囲 VL〜VHを検出する変化点検出回路として機能する。 なお、 アナログ入 力電圧 V inが、 一番上の抵抗 1 2 -|6の出力タップに現れる電圧より も大 きい場合は、 A N D回路 1 9よりオーバーフロー出力がなされる。 Thus, the plurality of XOR circuits 1 4, the turn of the output values of the plurality of comparators 1 3, namely, a change point detecting circuit for detecting the range V L ~V H the value of the analog input voltage V in is present Function. If the analog input voltage Vin is higher than the voltage appearing at the output tap of the uppermost resistor 12- | 6, an overflow output is made from the AND circuit 19.
各 X 0 R回路 1 4の出力デ一夕は、 図 3の下位ビッ 卜変換処理部 1 -z に入力される。 なお、 一番下の X 0 R回路 1 4 の出力データについて は、 その上の X O R回路 1 4-2の出力データとの反転論理和が N〇 R回 路 1 8によって演算され、 その演算結果が下位ビッ ト変換処理部 1 _2に 入力される。 以下、 図 3を参照して下位ビッ ト変換処理部 1 -2について 説明する。 The output data of each XOR circuit 14 is calculated by the lower bit conversion processor 1 -z in Fig. 3. Is input to Note that the X 0 R circuit 1 fourth output data at the bottom, inverted logical sum of the output data of the XOR circuit 1 4 -2 thereon is computed by N_〇 R circuits 1 8, the calculation result is input to the lower bit conversion processor 1 _ 2. Hereinafter, the lower bit conversion processing unit 1-2 will be described with reference to FIG.
図 3において、 2 1 は下位サンプルホールド回路であり、 上位サンプ ルホールド回路 1 1から出力されるアナログ入力電圧 V inのサンプルホ 一ルド値を保持する。 2 2は複数 （ 24= 1 6個） の1^03スィッチ、 2 3は複数 （ 24= 1 6個） の抵抗、 2 4は複数 （ 24= 1 6個） の抵抗、 2 5 は複数 （ 24= 1 6個） のラッチ付きコンパレータである。 In FIG. 3, reference numeral 21 denotes a lower sample hold circuit, which holds a sample hold value of the analog input voltage Vin output from the upper sample hold circuit 11. 2 2 is a multiple (2 4 = 16) 1 ^ 03 switch, 2 3 is a multiple (2 4 = 16) resistor, 2 4 is a multiple (2 4 = 16) resistor, 2 5 Is a plurality (2 4 = 16) comparators with latches.
複数の MO Sスィ ッチ 2 2は、 そのゲー トが上位ビッ ト変換処理部 I -, の複数の X O R回路 1 4の出力にそれぞれ接続されている。 また、 それ ぞれのソースが基準電位発生回路 2 8 に共通に接続されるとともに、 直 列接続された複数の抵抗 2 3間の各タップに各 ドレインがそれぞれ接続 されている。 なお、 ここでは n MO S トランジスタによりスィッチを構 成しているが、 p MO S トランジスタを用いた回路に応用することも可 能である。  The gates of the plurality of MOS switches 22 are connected to the outputs of the plurality of XOR circuits 14 of the upper bit conversion processing unit I-, respectively. In addition, each source is commonly connected to the reference potential generation circuit 28, and each drain is connected to each tap between a plurality of resistors 23 connected in series. Note that although the switch is constituted by nMOS transistors here, it is also possible to apply to a circuit using pMOS transistors.
上述のように、 MO Sスィ ッチ 2 2の各ゲー トが接続される複数の X 0 R回路 1 4の出力データは、 何れか 1つのみが 1 となるので、 それに ゲー トが接続されている 1つの MO Sスィ ッチ 2 2 ( 1 は 1〜 1 6の何 れか） のみが導通する。 今の例では、 下から 7番目の MO Sスィ ッチ 2 2 _7だけが導通する。 As described above, since only one of the output data of the plurality of XOR circuits 14 to which the gates of the MOS switch 22 are connected becomes 1, the gate is connected to it. Only one of the MOS switches 22 (where 1 is one of 1 to 16) conducts. In this example, only the seventh MOS switch 22_7 from the bottom conducts.
基準電位発生回路 2 8は、 上位ビッ ト変換処理部 1 と同じ基準電圧 V ref の発生部と定電流源 I ref との間に MO Sスィ ツチ 2 8 を備えて いる。 この MO Sスィ ッチ 2 8—,は、 MO Sスィ ッチ 2 2 と同じもので ある。 上位ビッ ト変換処理部 1 では定電流源 I ref の一端は電圧 VDD に接続されていたが、 下位ビッ ト変換処理部 1 _2では、 定電流源 I re ίの 一端は接地され.ている。 これにより、 基準電位発生回路 2 8は、 基準電 圧 V re f より も Μ 0 Sスィ ッチ 2 8 のしきい値電圧 V s分だけ低い電位 ( V ref- Vs) を出力する。 The reference potential generation circuit 28 includes a MOS switch 28 between the same reference voltage V ref generation unit as the upper bit conversion processing unit 1 and the constant current source I ref. The MOS switch 28-is the same as the MOS switch 22. In the upper bit conversion processor 1, one end of the constant current source I ref is the voltage VDD. It had been connected to, the lower bit conversion processor 1 _ 2, one end of the constant current source I re ί is grounded. To have. Thus, the reference potential generation circuit 2 8, than the reference voltage V re f outputs a Micromax 0 S sweep rate Tsu threshold voltage V s min potential lower Ji 2 8 (V ref- V s) .
上記複数の抵抗 2 3は、 もう 1組の複数の抵抗 2 4に対して直列に接 続されており、 それぞれが同じ抵抗値 R (上位ビッ ト変換処理部 1 が 備える複数の抵抗 1 2の抵抗値 Rと同じ） を有している。 上述のように 、 この抵抗 2 3間の各タップは複数の MO Sスィ ッチ 2 2のドレインに それぞれ接続され、 当該複数の MO Sスィッチ 2 2のソースは、 基準電 位発生回路 2 8の出力に共通に接続されている。 この複数の抵抗 2 3は 、 本発明の第 2の複数の分圧抵抗に相当する。  The plurality of resistors 23 are connected in series to another pair of resistors 24, and each has the same resistance value R (a plurality of resistors 12 included in the upper bit conversion processing unit 1). Resistance value R). As described above, each tap between the resistors 23 is connected to the drain of the plurality of MOS switches 22, and the source of the plurality of MOS switches 22 is connected to the reference potential generation circuit 28. Commonly connected to output. The plurality of resistors 23 correspond to the second plurality of voltage dividing resistors of the present invention.
このような構成により、 導通した MO Sスィッチ 2 2 の ドレインに 接続された抵抗 2 3 のタップに基準電圧 V ref ( = ( V ref- Vs) + Vs ) が現れるとともに、 その基準電圧 V re ί を基準として、 図の下側に向か つて R X I re ί だけ順に高くなつていく電圧が得られる。 すなわち、 ノ一 ド Αの電圧が Vrei、 ノード Bの電圧が （ V re f + 6 R x I r e f ) となる。 このノー ド Bの電圧値は、 図 2中に示した電圧値 Vtに等しくなる。 With such a configuration, the reference voltage V ref (= (V ref−V s ) + V s ) appears at the tap of the resistor 23 connected to the drain of the conductive MOS switch 22, and the reference voltage V With reference to re 基準, a voltage is obtained that rises in order by RXI re て toward the bottom of the figure. That is, the voltage of the node Α is Vrei, and the voltage of the node B is (Vref + 6RxIref). The voltage value of the node B is equal to the voltage value V t shown in FIG.
また、 複数の抵抗 2 4は、 それぞれが同じ抵抗値 RZ 1 6 を有してお り、 上記複数の抵抗 2 3のノード Bと、 一端が電圧 VDDに接続された定 電流源 I re f との間に直列に接続されている。 この抵抗値 R Z 1 6は、 そ の変換処理部が最上位から何段目に接続されているかによつて決まる量 子化レベルに対応する値である。 最上位から 2段目に当たる下位ビッ 卜 変換処理部 1 -2の場合は、 上位ビッ 卜変換処理部 1 が備える複数の抵抗 1 2の抵抗値 Rの 1ノ 1 6の値となる。 Each of the plurality of resistors 24 has the same resistance value RZ 16, and the node B of the plurality of resistors 23 and the constant current source I ref having one end connected to the voltage VDD. Are connected in series. This resistance value RZ 16 is a value corresponding to the quantization level determined by the stage of the conversion processing unit connected from the top. For lower bit Bok conversion processing unit 1 -2 which corresponds to the second stage from the top, a value of 1 Bruno 1 6 of a plurality of resistors 1 2 of the resistance value R provided in the upper bits Bok conversion processing unit 1.
このような構成により、 抵抗 2 4間の各タップには、 図の下から順に 、 ノー ド Bの電圧 V Lを基準と して Rノ 1 6 X I re ίだけ順に高くなつて いく比較基準電圧が得られる。 これにより、 1 6個の抵抗 2 4が積まれ たノー ド Cの電圧値は、 図 2中に示した電圧値 V Hに等しくなる。 つまり 、 この複数の抵抗 2 4は、 上位ビッ ト変換処理部 1 によって検出され た、 アナログ入力電圧 V inの値が存在する範囲 VL〜 Vhを更に 1 6等分 に分圧する回路として機能する。 With such a configuration, the taps between the resistors 24 are sequentially increased from the bottom of the figure by the voltage of the node B by VL 16 XI re と with respect to the voltage VL of the node B. Several comparison reference voltages are obtained. Thereby, the voltage value of the node C to 1 six resistors 2 4 is loaded is equal to the voltage value V H shown in FIG. In other words, the plurality of resistors 2 4 was detected by the upper bits conversion processing unit 1, and functions as a circuit which applies further 1 6 equal portions binary range VL~ V h to the value of the analog input voltage V in is present .
複数のコ ンパレータ 2 5のそれぞれは、 非反転入力端子に下位サンプ ルホールド回路 2 1の出力が接続され、 反転入力端子に抵抗 2 4の各夕 ップがそれぞれ接続されている。 各コンパレータ 2 5は、 下位サンプル ホールド回路 2 1から出力されるアナログ入力電圧 V inのサンプルホー ルド値と、 複数の抵抗 2 4によって VL〜 Vhの間を等しく分圧して生成 された比較基準電圧とをそれぞれ比較し、 その比較結果に応じて 0また は 1 の値を出力する。 このとき各コンパレータ 2 5から出力されるデー 夕列は、 アナログ入力電圧 V i nの大きさに応じて、 何れかのコンパレ一 夕 2 5 を境としてその両側で 0および 1 の値が連続するデータ列とな つている。 Each of the plurality of comparators 25 has a non-inverting input terminal connected to the output of the lower sample-hold circuit 21 and an inverting input terminal connected to each of the resistors 24. Each comparator 2 5, the lower sample and hold circuits 2 1 and the sample hold value of the analog input voltage V in output from a plurality of resistors 2 4 by VL～ V equal dividing the comparison reference that is generated between the h Compares with the voltage, and outputs 0 or 1 according to the comparison result. At this time, the data sequence output from each comparator 25 is a data sequence in which the values of 0 and 1 continue on either side of either comparator 25, depending on the magnitude of the analog input voltage Vin. It is a column.
複数のコンパレータ 2 5から出力されたデ一夕は、 下位ビッ 卜ェンコ ーダ 2 6 に入力される。 下位ビッ トエンコーダ 2 6は、 各コンパレータ 2 5の出力データをエンコードして 4 ビッ 卜のデジタルデ一夕とし、 下 位ビッ トレジスタ 2 7を介して出力する。  The data output from the plurality of comparators 25 is input to the lower bit encoder 26. The lower bit encoder 26 encodes the output data of each comparator 25 into a 4-bit digital data and outputs it via the lower bit register 27.
図 4は、 図 2および図 3に示した本実施形態による AZ D変換装置の 動作を説明するためのタイミングチャー トである。 以下、 この図 4を用 いて説明する。 なお、 図 4中に示す〇付きの数字は AZ D変換されるデ —夕の順番を示しており、 その番号の後に付された Uおよび Dの文字は 、 それぞれ上位ビッ トおよび下位ビッ トを示している。 図 4において、 C K 0は基準クロックであり、 C K 1 , C K 2はこの基準クロック C K 0から生成された動作クロックである。 アナログ入力電圧 V i nは、 動作ク ロ ッ ク C K 2 の立ち上がり に同期し て出力されるサンプルホール ドパルス S Η 1 によって、 上位サンプルホ —ル ド回路 1 1 にてサンプルホール ドされる。 また、 このサンプルホー ル ドパルス S Η 1 よ り も一定時間だけ遅れて出力されるサンプルホール ドパルス S Η 2 によって、 上位サンプルホール ド回路 1 1 よ り出力され るサンプルホール ド値 S 0 1 が下位サンプルホール ド回路 2 1 にてサン プルホール ドされる。 FIG. 4 is a timing chart for explaining the operation of the AZD conversion device according to the present embodiment shown in FIGS. 2 and 3. Hereinafter, description will be made with reference to FIG. Note that the numbers with a 〇 shown in FIG. 4 indicate the order of the data to be converted into AZD, and the U and D characters after the number indicate the upper bit and the lower bit, respectively. Is shown. In FIG. 4, CK 0 is a reference clock, and CK 1 and CK 2 are operation clocks generated from the reference clock CK 0. The analog input voltage Vin is sampled and held in the upper sample hold circuit 11 by the sample hold pulse SΗ1 output in synchronization with the rising edge of the operation clock CK2. Further, the sample hold pulse S さ れ る 2 output from the sample hold pulse SΗ1 with a certain time delay from the sample hold pulse SΗ1 causes the sample hold value S01 output from the upper sample hold circuit 11 1 to become lower. Sample held by sample hold circuit 21.
上位サンプルホール ド回路 1 1 にサンプルホール ドされた値 S Ο 1 は 、 サンプルホール ドパルス S Η 1 よ り も一定時間だけ遅れて出力される ラ ッチパルス L Τ Η 1 によって複数のコ ンパレー夕 1 3 にラ ッチされ、 値が確定される。 同様に、 下位サンプルホール ド回路 2 1 にサンプルホ —ル ドされた値 S Ο 2 は、 サンプルホール ドパルス S Η 2 よ り も一定時 間だけ遅れて出力されるラ ッチパルス L Τ Η 2 によって複数のコ ンパレ 一夕 2 5 にラ ッチされ、 値が確定される。  The value SΟ1 sampled and held by the upper sample hold circuit 11 1 is determined by a plurality of comparators 13 by a latch pulse LΤΤ1 that is output after a certain period of time behind the sample hold pulse SΗ1. And the value is determined. Similarly, the value S Ο 2 sampled by the lower sample hold circuit 21 is multiplied by a latch pulse L さ れ る Η 2 which is output after a fixed time behind the sample hold pulse S Η 2. Latch at 25 on the night and the value is fixed.
そして、 上位ビッ ト変換処理部 1 - , の各コ ンパレータ 1 3 にラ ッチさ れたアナログ入力電圧 V i n のサンプルホール ド値 S O 1 と比較基準電圧 との比較が行われ、 その結果として各コ ンパレータ 1 3 から出力される データ列が上位ビッ トエンコーダ 1 5 によ り 4 ビッ 卜のデジタル信号に 変換される。 また、 下位ビッ ト変換処理部 1 -2の各コンパレータ 2 5 に ラ ッチされたアナログ入力電圧 V i n のサンプルホール ド値 S 0 2 と比較 基準電圧との比較が行われ、 その結果と して各コ ンパレータ 2 5 から出 力されるデータ列が下位ビッ 卜エンコーダ 2 6 によ り 4 ビッ 卜のデジタ ル信号に変換される。 Then, a comparison is made between the sample hold value SO 1 of the analog input voltage V in, which is latched by the comparators 13 of the upper bit conversion units 1-, and the comparison reference voltage, and as a result, The data string output from each comparator 13 is converted into a 4-bit digital signal by the upper bit encoder 15. The lower bits conversion processing unit 1 - Comparison between the sample hold value S 0 2 and comparative reference voltage of the comparators 2 5 latches analog input voltage V in of 2 is performed, and the results Thus, the data sequence output from each comparator 25 is converted into a 4-bit digital signal by the lower bit encoder 26.
上記ラ ッチパルス L T H 2が印加されるのと同じタイ ミ ングで、 上位 ビッ ト変換処理部 1 の第 1 の上位ビッ ト レジス夕 1 6 に第 1 のロー ド パルス L D 1 が印加される。 これによ り 、 上位ビッ トエンコーダ 1 5 に よりェンコ一 ドされた上位側 4 ビッ 卜のデジタル信号が第 1 の上位ビッ 卜 レジスタ 1 6にロー ドして保持される。 At the same timing as when the latch pulse LTH2 is applied, the first load pulse LD1 is applied to the first upper bit register 16 of the upper bit conversion processor 1. This allows the upper bit encoder 15 The higher-order 4-bit digital signal encoded is loaded into the first upper-bit register 16 and held.
また、 この第 1 のロードパルス L D 1 より も一定時間だけ遅れて、 上 位ピッ ト変換処理部 1 の第 2の上位ビッ トレジス夕 1 7 と下位ビッ 卜 変換処理部 1 -2の下位ビッ トレジスタ 2 7 とに第 2の口一 ドパルス L D 2が印加される。 これにより、 第 1の上位ビッ ト レジス夕 1 6 に保持さ れた 4 ビッ 卜のデジタル信号が第 2の上位ビッ 卜 レジスタ 1 7にロー ド して保持されるとともに、 下位ビッ トエンコーダ 2 6によりエンコード された 4 ビッ 卜のデジタル信号が下位ビッ トレジス夕 2 7にロー ドして 保持される。 これらのレジスタ 1 7 , 2 7 に保持された各 4ピッ トのデ ジタル信号が、 全体として 8 ビッ 卜のデジタル信号として出力される。 以上詳しく説明したように、 第 1 の実施形態では、 所望の分解能を有 する AZD変換装置を上位ビッ 卜変換処理部 1 -,と下位ビッ ト変換処理 部 1 -2との 2つに分解して AZD変換を行う。 その際、 まず上位ビッ ト 変換処理部 1 において、 1 6分割された電圧値のどの範囲内にアナ口 グ入力電圧 V i nが存在するかに応じて概略的な 4 ビッ 卜デジタル信号を 求め、 更に下位ビッ ト変換処理部 1 -2において、 上位ビッ ト変換処理部 1 -,で特定された範囲を更に細かく 1 6分割した電圧値のどの範囲内に アナログ入力電圧 V inが存在するかに応じて詳細レベルの 4ビッ 卜デジ タル信号を得るようにしている。 これにより、 各変換処理部 1 -,, 1 -2の 変換ビッ 卜数を小さく してそれぞれで A D変換を行い、 これを直列接 続することによって全体として大きな分解能を実現することができる。 個々の変換処理部 1 -,， 1 -2では 4 ビッ 卜の分解能を達成すれば良いの で、 コンパレータや分圧抵抗等を数多く設ける必要がなくなる。 例えば 、 8 ビッ トの AZD変換装置を構成する場合、 従来はコンパレータや分 圧抵抗を 2 5 6 ( = 28) 個ずつ設けることが必要であつたのに対して、 本実施形態によれば、 コンパレ一夕は上位ビッ ト変換処理部 1 と下位 ビッ 卜変換処理部 1 -2とを合わせて 3 2個、 分圧抵抗は上位ビッ 卜変換 処理部 1 と下位ピッ 卜変換処理部 1 -2とを合わせて 4 8個備えるだけで 良い。 1 6個ずつの X O R回路と MO Sスィ ッチを追加する必要がある が、 これを加味しても、 使用する回路素子の数を格段に少なくすること ができる。 これに伴い、 エンコーダの回路規模も小さくすることができ 、 チップサイズの小型化ゃコス 卜の削減に貢献することができる。 Further, the first delayed by a predetermined time than the load pulse LD 1, the upper level pit conversion processing unit a second upper bits Torejisu evening 1 7 1 and the lower bits Bok conversion processing unit 1 - 2 lower bit register 27, the second pulse LD 2 is applied. As a result, the 4-bit digital signal held in the first upper bit register 16 is loaded and held in the second upper bit register 17 and the lower bit encoder 26 The 4-bit digital signal encoded by is loaded into the lower bit register 27 and held. The 4-bit digital signals held in these registers 17 and 27 are output as an 8-bit digital signal as a whole. As described above in detail, in the first embodiment, AZD converter upper bits Bok conversion processing unit 1 which have the desired resolution -, and decomposed into two low-order bits conversion processing unit 1 -2 To perform AZD conversion. At that time, first, in the upper bit conversion processing unit 1, a rough 4-bit digital signal is obtained in accordance with the range of the 16 divided voltage values in which the analog input voltage Vin exists. further in the lower bit conversion processing unit 1 -2 significant bit conversion processing unit 1 -, in the or analog input voltage V in is present within any range of more finely 1 6 divided voltage value specified range In response, a 4-bit digital signal with a detailed level is obtained. Thereby, the conversion processing section 1 - performs AD conversion at each small transform bits Bok number of ,, 1 -2 which it is possible to realize a large resolution as a whole by the series connection. Individual conversion processing unit 1 - ,, 1 - 2, than may be achieved with a resolution of 4 bits Bok, it is not necessary to provide a large number of comparators and voltage dividing resistors and the like. For example, for an 8 When configuring AZD converter bits, the prior art was filed is necessary to provide a comparator and voltage dividing resistors by 2 5 6 (= 2 8) pieces, According to the present embodiment, comparator Isseki 3 two by combining the upper bits conversion processing unit 1 and the lower bits Bok conversion processing unit 1 -2, resistor divider significant bit Bok conversion processing unit 1 and the lower pit it is only 4 comprises eight combined and Bok conversion processing unit 1 2. Although it is necessary to add 16 XOR circuits and MOS switches, the number of circuit elements used can be significantly reduced even if this is added. Along with this, the circuit scale of the encoder can be reduced, and the chip size can be reduced and the cost can be reduced.
(第 2の実施形態）  (Second embodiment)
次に、 本発明の第 2の実施形態について説明する。 図 5および図 6は 、 第 2の実施形態による A/D変換装置の概略構成を示す図である。 こ こでは、 8 ビッ 卜の変換分解能を有する AZD変換装置を例に挙げて説 明する。 なお、 この図 5および図 6において、 図 2および図 3 に示した 符号と同一の符号を付したものは互いに同一の機能を有するものである ので、 こ こでは重複する説明を省略する。  Next, a second embodiment of the present invention will be described. FIGS. 5 and 6 are diagrams showing a schematic configuration of an A / D conversion device according to the second embodiment. Here, an AZD converter with an 8-bit conversion resolution will be described as an example. In FIGS. 5 and 6, the components denoted by the same reference numerals as those shown in FIGS. 2 and 3 have the same functions as each other, and thus redundant description will be omitted here.
図 5および図 6 に示すように、 本実施形態の AZD変換装置も、 4ビ ッ 卜単位で AZD変換を行う上位ピッ ト変換処理部 3 1 (図 5 ) と下位 ビッ 卜変換処理部 3 1 -2 (図 6 ) とを接続して構成されている。 As shown in FIGS. 5 and 6, the AZD converter of the present embodiment also includes an upper bit conversion processor 31 (FIG. 5) and an lower bit conversion processor 31 that perform AZD conversion in 4-bit units. -2 (Fig. 6).
上位ビッ 卜変換処理部 3 1 を示す図 5において、 4 1 は複数のアナ ログスィ ッチであり、 複数の XO R回路 1 4の出力デ一夕に基づいて O NZO F Fを切り替える。 各アナログスィ ッチ 4 1 の入力端子は、 直列 接続された複数の抵抗 1 2の各タップにそれぞれ接続されている。 また 、 各アナログスィ ッチ 4 1の出力端子は、 バッファ回路 4 2に共通に接 続されている。  In FIG. 5 showing the upper bit conversion processing section 31, reference numeral 41 denotes a plurality of analog switches, which switch ONZOFF based on the output data of the plurality of XOR circuits 14. The input terminal of each analog switch 41 is connected to each tap of a plurality of resistors 12 connected in series. The output terminal of each analog switch 41 is commonly connected to a buffer circuit 42.
第 1 の実施形態で説明したように、 複数の X O R回路 1 4は、 アナ口 グ入力電圧 V inの大きさに応じて、 対応する位置の X〇 R回路 1 4 -i ( i は 1 〜 1 6 の何れか） の出力のみが 1 となり、 その他の出力は全て 0 となる。 例えば、 図 5中に示すように、 アナログ入力電圧 V i nの大きさ が、 下から 7番目の抵抗 1 2 -7の両端に現れる電圧 Vい V Hの間にあった とすると、 下から 7つ目の X O R回路 1 4 -7の出力だけが 1 となる。 As described in the first embodiment, the plurality of XOR circuits 14 correspond to the X〇R circuits 14 -i (i is 1 to 1) at the corresponding positions according to the magnitude of the analog input voltage Vin. Only one of the outputs 1) is 1 and all other outputs are 0 Becomes For example, as shown in FIG. 5, the magnitude of the analog input voltage V in, and was between voltage V have V H appearing across the seventh resistor 1 2-7 from bottom, seven from below the eyes only the output of XOR circuit 1 4-7 is 1.
この場合、 下から 7つ目のアナログスィ ッチ 4 1 _7が O Nとなり、 下 から 7番目の抵抗 1 2 -7の下側の出力タップに現れる電圧 V Lが、 当該ァ ナログスィッチ 4 1 -7通してバッファ回路 4 2に伝えられる。 ノ、'ッファ 回路 4 2は、 上位ビッ ト変換処理部 3 1 と下位ピッ ト変換処理部 3 1 -2 との間をつなぐ中継回路として機能し、 電圧 VLを下位ビッ ト変換処理部 3 1 2に出力する。 In this case, the seventh analog switch 4 1 _ 7 from the bottom is turned ON, and the voltage VL appearing at the lower output tap of the seventh resistor 1 2-7 from the bottom is determined by the analog switch 4 1 -7 Through the buffer circuit 42. Bruno, 'Ffa circuit 4 2, the upper bit conversion processing section 3 1 and the lower pit conversion processing unit 3 1 acts as a relay circuit for connecting between the -2, lower bit voltage VL conversion processing unit 3 1 Output to 2 .
なお、 この上位ビッ ト変換処理部 3 1 では、 上位サンプルホールド 回路 1 1 の出力デ一タ S O 1がコンパレータ 4 3の非反転入力端子に入 力され、 複数の抵抗 1 2の最上位の出力タップに現れる電圧がコンパレ 一夕 4 3の反転入力端子に入力されている。 コンパレータ 4 3は、 アナ ログ入力電圧 V inのサンプルホールド値 S O 1が、 最上位の出力タップ に現れる電圧より も大きい場合に、 オーバーフロ一であることを表すパ ルスを出力する。  In the upper bit conversion processing section 31, the output data SO 1 of the upper sample hold circuit 11 is input to the non-inverting input terminal of the comparator 43, and the uppermost output of the plurality of resistors 12 is output. The voltage that appears at the tap is input to the inverting input terminal of the Comparator. The comparator 43 outputs a pulse indicating overflow when the sample hold value S O1 of the analog input voltage Vin is larger than the voltage appearing at the highest output tap.
また、 下位ピッ ト変換処理部 3 1 -2を示す図 6において、 複数の抵抗 2 4は、 それぞれが同じ抵抗値 RZ 1 6を有しており、 上位ビッ ト変換 処理部 3 1 からバッファ回路 4 2 を介して伝えられた電圧 VLと、 一端 が電圧 V DDに接続された定電流源 I r e f との間に直列に接続されている 。 このような構成により、 抵抗 2 4間の各タップには、 図の下から順に 、 電圧 V Lを基準として RZ l 6 x i ref だけ順に高くなつていく比較基 準電圧が得られる。 これにより、 1 6個の抵抗 2 4が積まれたノー ド C の電圧値は、 図 5 に示した電圧値 V Hに等しくなる。 Further, in FIG. 6 showing the lower pit conversion processing unit 3 1 -2, a plurality of resistors 2 4 each have the same resistance RZ 1 6, the buffer circuit from the upper bit conversion processing unit 3 1 42 is connected in series between the voltage VL transmitted via 2 and a constant current source I ref whose one end is connected to the voltage V DD. With such a configuration, at each tap between the resistors 24, a comparison reference voltage is obtained, which is sequentially higher from the voltage VL by RZ16xiref in order from the bottom of the figure. Thereby, the voltage value of the node C to 1 six resistors 2 4 is loaded is equal to the voltage value V H of FIG. 5.
複数のコンパレータ 2 5は、 下位サンプルホール ド回路 2 1 から出力 されるアナログ入力電圧 V inのサンプルホール ド値 S O 2 と、 複数の抵 抗 2 4によって V ^~ V„の間を等しく分圧して生成された比較基準電圧 とをそれぞれ比較し、 その比較結果に応じて 0または 1 の値を出力する 。 下位ビッ トエンコーダ 2 6 は、 各コ ンパレ一夕 2 5の出力データをェ ンコー ド して 4 ビッ 卜のデジタルデータ と し、 下位ビッ ト レジスタ 2 7 を介して出力する。 The plurality of comparators 25 are connected to the sample hold value SO 2 of the analog input voltage Vin output from the lower sample hold circuit 21 and the plurality of resistors. The low-order bit encoder 26 compares the voltage with the comparison reference voltage generated by equally dividing the voltage between V ^ and V „by the resistance 24 and outputs a value of 0 or 1 according to the comparison result. Then, the output data of each comparator 25 is encoded into 4-bit digital data and output via the lower bit register 27.
以上詳しく 説明したように、 第 2の実施形態でも、 所望の分解能を有 する AZD変換装置を上位ビッ 卜変換処理部 3 1 _,と下位ピッ ト変換処 理部 3 1—2との 2つに分解して AZD変換を行う よう にしている。 これ によ り、 各変換処理部 3 1 3 1 -2の変換ビッ ト数を小さ く してそれぞ れで AZD変換を行い、 これを直列接続することによって全体と して大 きな分解能を実現する ことができる。 As described above in detail, in the second embodiment, two upper bits of AZD converter that have the desired resolution Bok conversion processing unit 3 1 _, and the lower pit conversion processing unit 3 1- 2 And perform AZD conversion. This ensures that the conversion processing unit 3 1 3 1 -2 conversion bit number smaller rather to the perform their respective in AZD conversion, a large Kina resolution as a whole by this series connection It can be realized.
個々の変換処理部 3 1 3 1 _2では 4 ピッ 卜の分解能を達成すれば良 いので、 コ ンパレータや分圧抵抗等を数多く設ける必要がなく なる。 例 えば、 8 ビッ トの A ZD変換装置を構成する場合、 従来はコ ンパレータ や分圧抵抗を 2 5 6個ずつ設けることが必要であつたのに対して、 第 2 の実施形態によれば、 上位ビッ ト変換処理部 1 と下位ピッ 卜変換処理 部 1 とを合わせてコ ンパレー夕と分圧抵抗を 3 2個ずつ備えるだけで 良い。 1 6個ずつの X O R回路とアナログスィ ッチを追加する必要があ るが、 これを加味しても、 使用する回路素子の数を格段に少なくする こ とができる。 これに伴い、 エンコーダの回路規模も小さ くする ことがで き、 チップサイズの小型化ゃコス 卜の削減に貢献することができる。 また、 第 2 の実施形態によれば、 下位ビッ ト変換処理部 3 1 -2におい て必要な分圧抵抗の数を、 第 1の実施形態で説明した下位ビッ ト変換処 理部 1 -2の半分に抑える ことができる。 一方、 第 1 の実施形態によれば 、 アナログスィ ッチ 4 1 の代わり に単独の MO S 卜 ランジス夕 2 2 を用 いて AZD変換装置を構成することができるので、 A/D変換の動作速 度を速くすることができる。 また、 第 1 の実施形態では中継のためのバ ッファ回路を設ける必要もないので、 誤差が生じる要因を少なくするこ とができ、 A Z D変換の精度を向上させることができる。 By Ino yo if achieving the resolution of individual converting unit 3 1 3 1 _ 2, 4 pitch Bok, many need to provide is not the comparator and voltage dividing resistors and the like. For example, in the case of configuring an 8-bit AZD converter, conventionally, it is necessary to provide 256 comparators and 256 voltage-dividing resistors, but according to the second embodiment, However, it is only necessary to provide 32 comparators and 32 voltage dividing resistors in combination with the upper bit conversion processing unit 1 and the lower bit conversion processing unit 1. It is necessary to add 16 XOR circuits and analog switches, but even with this addition, the number of circuit elements used can be significantly reduced. Along with this, the circuit scale of the encoder can be reduced, which contributes to a reduction in chip size and a reduction in cost. Further, according to the second embodiment, the number of voltage- dividing resistors required in the lower-bit conversion unit 31 -2 is reduced by the number of the lower-bit conversion units 1 -2 described in the first embodiment. Can be reduced to half. On the other hand, according to the first embodiment, the AZD converter can be configured by using a single MOS transistor 22 instead of the analog switch 41, so that the operation speed of A / D conversion can be improved. The degree can be made faster. In addition, in the first embodiment, there is no need to provide a buffer circuit for relaying, so that a factor that causes an error can be reduced, and the accuracy of AZD conversion can be improved.
なお、 上記第 1および第 2の実施形態では、 8 ピッ ト分解能の AZ D 変換装置を 4 ビッ ト単位の変換処理部に 2分割して構成する例について 説明したが、 この分解能および分割数は単なる例であって、 これに限定 されるものではない。 例えば、 1 6 ビッ ト分解能の A Z D変換装置を 4 ビッ ト単位の変換処理部に 4分割して構成するようにしても良い。  In the first and second embodiments, an example is described in which the 8-bit resolution AZD converter is divided into two by a 4-bit conversion processing unit, but the resolution and the number of divisions are as follows. It is merely an example and not a limitation. For example, an AZD converter having a resolution of 16 bits may be divided into four parts by a 4-bit conversion processing unit.
また、 上記第 1および第 2の実施形態では、 複数のコンパレータ 1 3 の出力値の変わり 目、 すなわち、 アナログ入力電圧 V inの値が存在する 範囲 VL〜 Vhを検出する回路として複数の X O R回路 1 4を用いたが、 これは単なる例であり、 これに限定されるものではない。 In the first and second embodiments, instead th output values of the plurality of comparators 1 3, i.e., a plurality of XOR as a circuit for detecting the range VL~ V h to the value of the analog input voltage V in is present Although circuit 14 was used, this is merely an example and is not limiting.
また、 上記第 1および第 2の実施形態では、 上位ビッ ト変換処理部 1 ， 3 1 において、 複数の抵抗 1 2の各タップに基準電圧 Vref を基準と して R X I re f だけ順に高くなつていく電圧を発生し、 下位ビッ ト変換処 理部 1 -2, 3 1 -2において、 複数の抵抗 2 4の各タップに電圧 VLを基準 として R Z 1 6 X I re f だけ順に高くなつていく電圧を発生する例につい て説明したが、 これとは逆に、 上位ビッ ト変換処理部 1 ， 3 1 _,におい て、 他の基準電圧 Vref' を基準として R X I reiだけ順に小さくなつて いく電圧を発生したり、 下位ビッ ト変換処理部 1 -2， 3 1—2において、 複 数の抵抗 2 4の各タップに電圧 VHを基準として R Z 1 6 X I ref だけ順 に小さくなつていく電圧を発生したりするようにしても良い。 In the first and second embodiments, in the upper bit conversion processing units 1 and 31, the taps of the plurality of resistors 12 are sequentially increased by RXI ref with reference to the reference voltage Vref. the go voltage occurs, the lower bit converting processing unit 1 -2, 3 1 in -2, only several RZ 1 6 as a reference voltage VL to each tap of the resistor 2 4 XI re f sequentially higher summer by going voltage However, conversely, in the upper bit conversion units 1 and 31 _, the voltage that decreases in the order of RXI rei with respect to the other reference voltage Vref 'is used. or occurs, the lower bit conversion processing unit 1 -2, in 3 1 2, the voltage gradually decreased summer sequentially by RZ 1 6 XI ref as the reference voltage V H to the respective taps of the multiple resistor 2 4 Or may occur.
また、 上記第 1 の実施形態では、 複数の M O Sスィ ッチ 2 2 、 複数の 抵抗 2 3および基準電位発生回路 2 8 を下位ビッ 卜変換処理部 1 -2に設 ける例について説明したが、 これらを上位ビッ ト変換処理部 1 に設け ても良い。 また、 上記第 2の実施形態では、 複数のアナログスィ ッチ 4 1およびバッファ回路 4 2 を上位ビッ ト変換処理部 3 1 に設ける例に ついて説明したが、 これらを下位ビッ ト変換処理部 3 1 - 2に設けても良 い„ In the first embodiment, a plurality of MOS sweep rate pitch 2 2, have been described set Keru example a plurality of resistors 2 3 and the reference potential generation circuit 2 8 lower bits Bok conversion processing unit 1 -2, These may be provided in the upper bit conversion processing section 1. In the second embodiment, a plurality of analog switches 4 1 and is a buffer circuit 4 2 describes the example in which the upper bit conversion processing unit 3 1, these lower bit converting unit 3 1 - yet good provided the 2 "
その他、 以上に説明した各実施形態は、 本発明を実施するにあたって の具体化の一例を示したものに過ぎず、 これによつて本発明の技術的範 囲が限定的に解釈されてはならないものである。 すなわち、 本発明はそ の精神、 またはその主要な特徴から逸脱することなく、 様々な形で実施 することができる。  In addition, each of the embodiments described above is merely an example of a concrete embodiment for carrying out the present invention, and the technical scope of the present invention should not be interpreted in a limited manner. Things. That is, the present invention can be implemented in various forms without departing from the spirit or the main features thereof.
以上説明したように本発明によれば、 所望の分解能を有するアナログ デジタル変換装置を複数の変換処理部に分解し、 所定ビッ ト単位で A Z D変換を行うようにしたので、 個々の変換処理部の変換ビッ ト数を小さ く して、 使用する回路素子の数を格段に少なくすることができるととも に、 これに付随するェンコ一ド回路等の回路規模も小さくすることがで きる。 これにより、 大きな分解能の比較型アナログデジタル変換装置を 、 回路規模を大きくすることなく構成することができる。 産業上の利用可能性  As described above, according to the present invention, an analog-to-digital converter having a desired resolution is decomposed into a plurality of conversion processing units, and AZD conversion is performed in units of predetermined bits. By reducing the number of conversion bits, the number of circuit elements to be used can be significantly reduced, and the circuit scale of an accompanying encoder circuit and the like can be reduced. Thus, a comparative analog-to-digital converter having a large resolution can be configured without increasing the circuit scale. Industrial applicability
本発明は、 比較型 A Z D変換装置で回路規模を大きくすることなく大 きな分解能を実現できるようにするのに有用である。  INDUSTRIAL APPLICABILITY The present invention is useful for enabling a comparative AZD converter to realize a large resolution without increasing the circuit scale.

Claims

請 求 の 範 囲 The scope of the claims
1 . 直列接続された複数の変換処理部によってアナログ信号を所定ビッ ト単位でデジタル信号に変換するアナログデジタル変換装置であって、 上記複数の変換処理部はそれぞれ、 上記変換処理部が最上位から何段 目に接続されているかによつて決まる量子化レベルに対応する複数の比 較基準電圧を生成するための複数の分圧抵抗と、 1. An analog-to-digital converter for converting an analog signal into a digital signal in a predetermined bit unit by a plurality of conversion processing units connected in series, wherein each of the plurality of conversion processing units includes A plurality of voltage dividing resistors for generating a plurality of comparison reference voltages corresponding to the quantization levels determined by the number of connected stages;
上記複数の分圧抵抗によって得られる上記複数の比較基準電圧とアナ ログ入力電圧とをそれぞれ比較して、 その比較結果に応じたデータ列を 出力する複数の比較回路と、  A plurality of comparison circuits for comparing the plurality of comparison reference voltages obtained by the plurality of voltage dividing resistors with the analog input voltage and outputting a data string according to the comparison result;
上記複数の比較回路より出力されるデータ列をエンコー ドして上記所 定ビッ ト単位のデジタル信号を発生するェンコ一 ド回路とを備え、 上記複数の分圧抵抗のそれぞれの両端に現れる電圧を上限および下限 とする複数の電圧範囲のうち、 上記アナログ入力電圧の値が含まれる電 圧範囲の下限電圧あるいは上限電圧を次段の変換処理部に伝える電圧伝 達回路を更に備え、 上記次段の変換処理部では、 前段の変換処理部から 伝えられた電圧範囲を上記複数の分圧抵抗によって分圧することを特徴 とするアナログデジタル変換装置。  An encoding circuit that encodes a data string output from the plurality of comparison circuits to generate a digital signal in the predetermined bit unit, and that detects a voltage appearing at both ends of each of the plurality of voltage dividing resistors. A voltage transmission circuit that transmits a lower limit voltage or an upper limit voltage of a voltage range including the value of the analog input voltage to a conversion processing unit of a next stage, among a plurality of voltage ranges having an upper limit and a lower limit, An analog-to-digital conversion device, wherein the conversion processing section divides the voltage range transmitted from the conversion processing section at the preceding stage by the plurality of voltage-dividing resistors.
2 . 上記電圧伝達回路は、 上記複数の比較回路より出力されるデータ列 の値の変わり目を検出する変化点検出回路と、  2. The voltage transmission circuit includes a change point detection circuit that detects a change in a value of a data string output from the plurality of comparison circuits,
上記変化点検出回路から出力される信号に応じてスイッチング動作し 、 上記アナログ入力電圧の値が含まれる電庄範囲の下限電圧あるいは上 限電圧を次段の変換処理部に導出するスイ ッチング回路とを備えること を特徴とする請求の範囲第 1項に記載のアナログデジタル変換装置。 A switching circuit that performs a switching operation in accordance with a signal output from the change point detection circuit, and derives a lower limit voltage or an upper limit voltage of a voltage range including the value of the analog input voltage to a conversion processing unit in the next stage; The analog-to-digital converter according to claim 1, further comprising:
3 . 上記電圧伝達回路は、 上記複数の比較回路の隣接する 2つから出力 されるデータをそれぞれ 2入力とする複数の排他的論理和回路と、 上記複数の排他的論理和回路の出力がそれぞれゲー トに接続されると ともに、 ソースまたは ドレインが所定の基準電位発生回路に共通に接続 された複数の M O Sスィ ッチと、 3. The voltage transmission circuit includes a plurality of exclusive OR circuits each having two inputs of data output from two adjacent ones of the plurality of comparison circuits, Outputs of the plurality of exclusive OR circuits are respectively connected to gates, and a plurality of MOS switches whose sources or drains are commonly connected to a predetermined reference potential generating circuit;
上記次段の変換処理部が備える複数の分圧抵抗に対して直列に接続さ れた複数の抵抗であって、 上記複数の M O Sスィッチの ドレインまたは ソースが各抵抗の夕ップにそれぞれ接続された第 2の複数の分圧抵抗と を備えることを特徴とする請求の範囲第 1項に記載のアナログデジタル 変換装置。  A plurality of resistors connected in series to a plurality of voltage dividing resistors included in the conversion processing unit of the next stage, wherein a drain or a source of the plurality of MOS switches is connected to a tap of each resistor. 2. The analog-to-digital converter according to claim 1, further comprising a second plurality of voltage-dividing resistors.
4 . 上記電圧伝達回路は、 上記複数の比較回路の隣接する 2つから出力 されるデータをそれぞれ 2入力とする複数の排他的論理和回路と、 上記複数の排他的論理和回路の出力がそれぞれスイッチングの制御端 に接続されるとともに、 入力端が上記複数の分圧抵抗の各タップにそれ ぞれ接続され、 出力端が上記次段の変換処理部が備える複数の分圧抵抗 の一端に対して共通に接続された複数のアナログスィ ッチとを備えるこ とを特徴とする請求の範囲第 1項に記載のアナログデジタル変換装置。  4. The voltage transmission circuit includes a plurality of exclusive OR circuits each having two inputs of data output from adjacent two of the plurality of comparison circuits, and outputs of the plurality of exclusive OR circuits, respectively. While being connected to the switching control terminal, the input terminal is connected to each of the taps of the plurality of voltage dividing resistors, and the output terminal is connected to one end of the plurality of voltage dividing resistors provided in the conversion processing unit of the next stage. 2. The analog-to-digital converter according to claim 1, comprising a plurality of analog switches connected in common.
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