JP6422073B2 - A / D conversion circuit - Google Patents
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Description
この発明はテント写像の演算を用いて、アナログ電圧をデジタル値に変換するＡ／Ｄ変換回路に関するものである。 The present invention relates to an A / D conversion circuit that converts an analog voltage into a digital value by using a tent mapping operation.
従来、Ａ／Ｄ変換回路としては、図２４に示す並列型（フラッシュ型）Ａ／Ｄ変換回路が知られている。この例では、７個のコンパレータＣＭＰ０１〜ＣＭＰ０７を用いて、アナログ入力信号を上記コンパレータＣＭＰ０１〜ＣＭＰ０７の反転入力端子へ与える。コンパレータＣＭＰ０１〜ＣＭＰ０７の非反転入力端子には、基準電圧ＶＲＥＦを、直列接続された抵抗Ｒ０１〜Ｒ０８によって分圧した閾値電圧を与える。コンパレータＣＭＰ０１〜ＣＭＰ０７は、それぞれの閾値電圧と入力電圧を比較してＨまたはＬをエンコーダ１１０へ出力する。エンコーダ１１０によりデジタル化が行われる。
Conventionally, a parallel type (flash type) A / D conversion circuit shown in FIG. 24 is known as an A / D conversion circuit. In this example, seven comparators CMP01 to CMP07 are used to supply an analog input signal to the inverting input terminals of the comparators CMP01 to CMP07. A threshold voltage obtained by dividing the reference voltage VREF by resistors R01 to R08 connected in series is applied to the non-inverting input terminals of the comparators CMP01 to CMP07. The comparators CMP01 to CMP07 compare the respective threshold voltages with the input voltages and output H or L to the
改良型のＡ／Ｄ変換回路としては、特許文献１に記載の「並列型ＡＤ変換器」がある。この特許文献１には、複数の参照電圧とこの参照電圧と入力電圧との大小関係を判定する複数の比較器ＣＭＰ１〜ＣＭＰ９が配置された比較部１２０と、複数の比較器の出力から論理演算により変化点の検出を行い、検出結果に応じたデジタルコードを生成するエンコード部１３０とを有しており、比較器ＣＭＰ１〜ＣＭＰ９は、第１の参照電圧と第２の参照電圧の間に入力信号がある場合にのみ判定結果を出力する３値の判定機能を有し、更に、第１の参照電圧と第２の参照電圧との差が、全ての比較器ＣＭＰ１〜ＣＭＰ９で同じに構成されることが記載されている。
As an improved A / D conversion circuit, there is a “parallel AD converter” described in
また、最も広く使用されているＡ／Ｄ変換回路として、図２５に示す逐次比較型Ａ／Ｄ変換回路が知られている。この逐次比較型Ａ／Ｄ変換回路はコンパレータＣＭＰと逐次比較レジスタ１２０とＤ／Ａ変換器ＤＡＣを主な構成要素とする。サンプルホールドアンプＳＨにアナログ入力信号を保持し、このアナログ入力信号に対しＤ／Ａ変換器ＤＡＣの出力信号を閾値として比較を行う。例えば、アナログ入力信号の最大電圧が１Ｖであるとする。初期状態で、逐次比較レジスタ１２０がＭＳＢを１に設定すると、最大電圧１Ｖの半分である０．５ＶがＤ／Ａ変換器ＤＡＣから出力され、コンパレータＣＭＰにおいて０．５Ｖを閾値としてアナログ入力信号の電圧と比較が行われる。ここでアナログ入力信号の電圧値の方が大きければ、ＭＳＢは１に維持される。続いて、逐次比較レジスタの２ビット目が1にされ、Ｄ／Ａ変換器ＤＡＣからは上記０．５Ｖに、その１／２の電圧０．２５Ｖを加えた０．７５Ｖが出力される。この値とアナログ入力信号の電圧とがコンパレータＣＭＰで比較される。ここで入力信号の電圧が０．７５Ｖより低ければ、逐次比較レジスタ１２０の２ビット目を「０」とする。以下同様の処理を所望の分解能に達するまで続ける。タイミングコントロール部１２５は、サンプルホールドアンプＳＨのサンプリングホールドタイミング及び逐次比較レジスタ１２０の信号取込及び信号出力タイミングの制御を行う。
As the most widely used A / D conversion circuit, a successive approximation A / D conversion circuit shown in FIG. 25 is known. The successive approximation A / D converter circuit includes a comparator CMP, a
更に、Ａ／Ｄ変換回路としては、図２６に示すΔΣ（デルタシグマ）型Ａ／Ｄ変換回路も知られている。このＡ／Ｄ変換回路は、積分回路１３０の前段において抵抗Ｒ２を介してＤ−ＦＦ（Ｄ型フリップフロップ)の出力をアナログ入力信号から減算する構成を備える。この減算結果は積分回路１３０へ与えられて積分され、積分値はコンパレータＣＭＰにより比較されて１または０の出力とされてＤ−ＦＦのＤ端子へ与えられる。１サンプルに対してＤ−ＦＦのクロック数分の上記動作が繰り返され、Ｄ−ＦＦの出力はカウンタ１４０によりデジタル変換値に変換される。
Furthermore, as the A / D conversion circuit, a ΔΣ (delta sigma) type A / D conversion circuit shown in FIG. 26 is also known. This A / D conversion circuit has a configuration in which the output of a D-FF (D-type flip-flop) is subtracted from an analog input signal via a resistor R2 in the previous stage of the
また、特許文献２には、スケール付きβ写像に基づくデータコンバート方式において、増幅係数がｓ（１−β）でダンピングファクターがβの離散時間積分器１と、この離散時間積分器１に直列に接続される量子化器２と、この量子化器２の出力側から前記離散時間積分器１の入力側に接続される帰還回路３を具備する、β写像を使用したＡ／Ｄ変換回路が記載されている。このＡ／Ｄ変換回路は、集積回路による実装に適合し、回路の安定な動作を行うことができる、Ａ／Ｄ変換器乃至カオス発生回路に好適なβ写像に基づくデータコンバータ方式であると記載されている。
Further, in
更に、図２７に示すパイプライン型Ａ／Ｄ変換回路も知られている。このパイプライン型Ａ／Ｄ変換回路は、逐次比較型を直列につないだような構成をとっており、Ａ／Ｄ変換を何段階かのステージに分けて、１ビットずつＡ／Ｄ変換を行うものである。 Further, a pipeline type A / D conversion circuit shown in FIG. 27 is also known. This pipeline type A / D conversion circuit has a configuration in which successive approximation types are connected in series. A / D conversion is divided into several stages and A / D conversion is performed bit by bit. Is.
具体的には、各段は、入力側（或いは上位側）から到来する信号をＡ／Ｄ変換するＡＤＣと、ＡＤＣの出力をデジタル化するＤＡＣと、上記入力側（或いは上位側）から到来する信号とＤＡＣの出力信号とのアナログ残差を増幅する残差アンプとにより構成される。上位の段から下位の段へ信号を渡すためのサンプルホールド回路が段間に設けられる。 Specifically, each stage arrives from an ADC that performs A / D conversion on a signal arriving from the input side (or upper side), a DAC that digitizes the output of the ADC, and the input side (or higher side). A residual amplifier that amplifies the analog residual between the signal and the output signal of the DAC. A sample and hold circuit for passing a signal from the upper stage to the lower stage is provided between the stages.
上記の図２４に示すＡ／Ｄ変換回路は最も高速ではあるが、分解能の数だけ２の乗数倍のコンパレータＣＭＰを必要とし、規模が大きくなるといった問題がある。即ち、この並列型（フラッシュ型）Ａ／Ｄ変換回路は、分解能の数を大きくすることで、指数関数的にコンパレータが必要になり、規模が大きくなるといった問題がある。 Although the A / D conversion circuit shown in FIG. 24 is the fastest, it requires a comparator CMP that is a multiplier multiple of 2 by the number of resolutions, and there is a problem that the scale becomes large. In other words, this parallel (flash type) A / D converter circuit has a problem that a comparator is required exponentially and the scale is increased by increasing the number of resolutions.
上記の特許文献１に記載のＡ／Ｄ変換回路によれば、比較器の数を半分に低減することができるが、やはり回路規模が大きいという、並列型（フラッシュ型）Ａ／Ｄ変換回路に共通した問題を有している。
According to the A / D conversion circuit described in
図２５に示す逐次比較型Ａ／Ｄ変換回路によればコンパレータは１つで済むが、ビットを順番に比較していくため、そのシーケンスの最中にサンプリングした入力電圧信号をサンプルホールドアンプによって保持しておく必要があり、保持した入力電圧値が動くことで正しい変換値が得られないといった問題点がある。また、このＡ／Ｄ変換回路では、逐次比較を行うためにＤ／Ａ変換が必要であり、分解能を高めることでＤ／Ａ変換部の規模が大きくなり、素子のプロセスばらつきが問題となる。 According to the successive approximation A / D converter circuit shown in FIG. 25, only one comparator is required, but the input voltage signal sampled during the sequence is held by the sample hold amplifier in order to compare the bits in order. Therefore, there is a problem that a correct conversion value cannot be obtained due to movement of the held input voltage value. Further, this A / D conversion circuit requires D / A conversion in order to perform successive comparisons, and increasing the resolution increases the scale of the D / A conversion unit, which causes problems in process variations of elements.
図２６に示すΔΣ（デルタシグマ）型Ａ／Ｄ変換回路は中でも精度の高いＡ／Ｄ変換を実現する方式だが、精度を高めるためにサンプリング回数を増やす必要があり、一括変換が行えないため高速な変換に向いていないという問題点がある。 The ΔΣ (delta sigma) type A / D converter circuit shown in FIG. 26 is a method that realizes A / D conversion with high accuracy. However, it is necessary to increase the number of samplings in order to improve accuracy, and batch conversion cannot be performed at high speed. There is a problem that it is not suitable for proper conversion.
上記の特許文献２に記載のＡ／Ｄ変換回路は、入力されるアナログ値を基に、β写像によるカオスを発生させデジタルデータを取得することを目的としており、得られたデジタルデータを一般的に利用可能なバイナリデータに変換する機構を有していない。また、ΔΣ型Ａ／Ｄ変換のように積分回路を用いて構成されており、クロックパルス１回分での一括変換を目的としていない。
The A / D conversion circuit described in
図２７に示すパイプライン型Ａ／Ｄ変換回路は、Ｄ／Ａ変換が必要なためＤＡＣを備える必要があり、図２７にも示されている通り各段に残差アンプや１ビット出力毎のサンプルホールドアンプを備える必要があり、構成が大型化する問題点を有している。 The pipeline type A / D conversion circuit shown in FIG. 27 needs to be provided with a DAC because D / A conversion is necessary. As shown in FIG. 27, each stage includes a residual amplifier and a 1-bit output. It is necessary to provide a sample and hold amplifier, and there is a problem that the configuration becomes large.
従来のＡ／Ｄ変換の特徴をまとめたものを図２８に、速度と分解能の関係を図２９示す。図２９に明らかな通り、分解能はΔΣ型が良好で、相対的に並列型が悪く、中間に逐次比較型とパイプライン型が並んでいる。高速変換という観点からは、並列型、パイプライン型、逐次比較型、ΔΣ型の順に並ぶということになる。 FIG. 28 shows a summary of the features of conventional A / D conversion, and FIG. 29 shows the relationship between speed and resolution. As is clear from FIG. 29, the resolution is good in the ΔΣ type, the parallel type is relatively bad, and the successive approximation type and the pipeline type are arranged in the middle. From the viewpoint of high-speed conversion, the parallel type, pipeline type, successive approximation type, and ΔΣ type are arranged in this order.
本発明は上記のような従来のＡ／Ｄ変換回路が有する問題点に鑑みなされたもので、回路規模を比較的小さく構成でき、一括変換によりデジタル化を行うことが可能なＡ／Ｄ変換回路を提供することである。 The present invention has been made in view of the problems of the conventional A / D conversion circuit as described above. The A / D conversion circuit can be configured to have a relatively small circuit scale and can be digitized by batch conversion. Is to provide.
本発明に係るＡ／Ｄ変換回路は、Ａ／Ｄ変換の対象信号をサンプルホールドするサンプルホールド手段と、サンプルホールドされた信号に対し、テント写像のアナログ演算を１回分行う１回分演算部と、初期値及び前記１回分演算部による演算結果をグレイコードのビット数ｎに応じた閾値と比較してｎビットのデジタル値を抽出してグレイコードを出力する比較器とを具備したテント写像演算回路を複数備え、前記複数のテント写像演算回路における１回分演算部は、同一のテント写像関数によりアナログ演算を行い、前記デジタル値を前記複数のテント写像演算回路から、クロック信号のエッジ毎に一括で得ることを特徴とする。 An A / D conversion circuit according to the present invention includes a sample-and-hold unit that samples and holds a target signal for A / D conversion, a one-time calculation unit that performs analog calculation of a tent map for the sample-held signal once, A tent mapping operation circuit comprising a comparator that compares an initial value and a calculation result of the one-time operation unit with a threshold value corresponding to the number of bits n of the Gray code, extracts an n-bit digital value, and outputs a Gray code The one-time calculation unit in the plurality of tent mapping operation circuits performs an analog operation using the same tent mapping function, and the digital values are collectively output from the plurality of tent mapping operation circuits for each edge of the clock signal. It is characterized by obtaining.
本発明に係るＡ／Ｄ変換回路では、前記テント写像演算回路を複数カスケード接続して構成し、上流側に位置する１回分演算部の演算結果を次段の１回分演算部へ順送りして演算を行い、各１回分演算部の出力に基づき所定ビットのＡ／Ｄ変換出力を得ることを特徴とする。 In the A / D conversion circuit according to the present invention, a plurality of the tent mapping operation circuits are connected in cascade, and the operation result of the one-time operation unit located upstream is forwarded to the next-stage operation unit for calculation. And an A / D conversion output of a predetermined bit is obtained based on the output of each calculation unit.
本発明に係るＡ／Ｄ変換回路では、前記１回分演算部には、複数のアナログ演算回路と、
前記複数のアナログ演算回路中の所要のアナログ演算回路間に設けられたスイッチ及び前記Ａ／Ｄ変換の対象信号を前記複数のアナログ演算回路中の所要アナログ演算回路に導く経路に設けられたスイッチにより構成されるスイッチ群と、
前記Ａ／Ｄ変換の対象信号と閾値との大小関係に基づき、前記スイッチ群のスイッチの開閉を制御し、前記閾値との大小関係により決定されるテント写像関数中の一次関数の演算回路を実現する制御回路とが含まれていることを特徴とする。
In the A / D conversion circuit according to the present invention, the one-time operation unit includes a plurality of analog operation circuits,
A switch provided between required analog arithmetic circuits in the plurality of analog arithmetic circuits and a switch provided in a path for guiding the target signal of the A / D conversion to the required analog arithmetic circuits in the plurality of analog arithmetic circuits. A group of switches configured;
Based on the magnitude relationship between the A / D conversion target signal and the threshold value, the switching of the switches of the switch group is controlled, and an arithmetic circuit for a linear function in the tent mapping function determined by the magnitude relationship with the threshold value is realized. And a control circuit for performing the processing.
本発明に係るＡ／Ｄ変換回路では、前記１回分演算部は、１ビットまたは２ビット以上の所定ビットを出力することを特徴とする。 In the A / D conversion circuit according to the present invention, the one-time operation unit outputs a predetermined bit of 1 bit or 2 bits or more.
本発明に係るＡ／Ｄ変換回路では、テント写像関数が一次式に定数を掛ける形式の関数であり、前記１回分演算部には、前記定数を掛ける演算を行う第１の演算回路と、前記一次式の演算を行う第２の演算回路と、前記１回分演算部へ入力された信号を、前記第１の演算回路へ直接導くか、または、前記第２の演算回路を介して前記第１の演算回路へ導くか、経路を切り換えるスイッチ群と、前記１回分演算部へ入力された信号の大きさに基づき前記スイッチ群のオンオフを制御する制御部とを備えることを特徴とする。 In the A / D conversion circuit according to the present invention, the tent mapping function is a function in a form of multiplying a linear expression by a constant, and the one-time operation unit includes a first operation circuit that performs an operation of multiplying the constant, A second arithmetic circuit for performing a primary expression and a signal input to the one-time arithmetic unit are directly guided to the first arithmetic circuit or the first arithmetic circuit through the second arithmetic circuit. And a switch group for switching the path, and a control unit for controlling on / off of the switch group based on the magnitude of the signal input to the one-time calculation unit.
本発明に係るＡ／Ｄ変換回路では、第１の演算回路と第２の演算回路は、オペアンプ或いはＮＭＯＳトランジスタにより構成されていることを特徴とする。 In the A / D conversion circuit according to the present invention, the first arithmetic circuit and the second arithmetic circuit are configured by an operational amplifier or an NMOS transistor.
本発明に係るＡ／Ｄ変換回路では、第１の演算回路と第２の演算回路は、オペアンプ或いはＰＭＯＳトランジスタにより構成されていることを特徴とする。 In the A / D conversion circuit according to the present invention, the first arithmetic circuit and the second arithmetic circuit are configured by an operational amplifier or a PMOS transistor.
本発明に係るＡ／Ｄ変換回路では、前記１回分演算部には、所定数を減算する第３の演算回路が備えられていることを特徴とする。 The A / D conversion circuit according to the present invention is characterized in that the one-time operation unit is provided with a third operation circuit for subtracting a predetermined number.
本発明に係るＡ／Ｄ変換回路では、制御部は、比較器を含んで構成されることを特徴とする。本発明に係るＡ／Ｄ変換回路では、前記得られるグレイコードをバイナリコードに変換する変換手段を具備することを特徴とする
In the A / D conversion circuit according to the present invention, the control unit includes a comparator. The A / D conversion circuit according to the present invention comprises conversion means for converting the obtained gray code into a binary code.
本発明に係るＡ／Ｄ変換回路によれば、サンプルホールドされたＡ／Ｄ変換の対象信号に対しテント写像のアナログ演算を行うと共に初期値及び演算結果をグレイコードのビット数に応じた閾値と比較する比較器を備えグレイコードを出力する演算手段を備えており、そのグレイコードをバイナリコードに変換する構成であるから、回路規模を比較的小さく構成でき、一括変換によりデジタル化を行うことが可能である。 According to the A / D conversion circuit of the present invention, the analog operation of the tent mapping is performed on the sampled and held A / D conversion target signal, and the initial value and the calculation result are set to the threshold value corresponding to the number of bits of the Gray code. Since it has a comparator for comparison and an arithmetic means for outputting a gray code and converts the gray code into a binary code, the circuit scale can be made relatively small, and digitization can be performed by batch conversion. Is possible.
以下添付図面を参照して、本発明の実施形態に係るＡ／Ｄ変換回路を説明する。各図において、同一の構成要素には、同一の符号を付して重複する説明を省略する。 An A / D conversion circuit according to an embodiment of the present invention will be described below with reference to the accompanying drawings. In each figure, the same components are denoted by the same reference numerals and redundant description is omitted.
本実施形態では、一例として、一次元の反復写像として知られるテント写像の演算をオペアンプにて行い、アナログ電圧値をデジタル値として変換するＡ／Ｄ（アナログ→デジタル）変換回路を提案する。 In the present embodiment, as an example, an A / D (analog-to-digital) conversion circuit is proposed that performs an operation of a tent map known as a one-dimensional repetitive map by an operational amplifier and converts an analog voltage value into a digital value.
テント写像はカオス的性質を持つものとして、一般的に知られている。例えば、傾き２のテント写像において、ある初期値からテント写像演算を行い、写像が0.5以上の値を採ったときにビット”1”を取得し、0.5未満ではビット”0”を取得するものとする。このような取り決めの下で、取りうる初期値の範囲を均等に等分し、初期値を上記等分された各範囲内から始めてビット値を取得すると、各範囲に応じたグレイコードを出力することが知られている（例えば、「奥富秀俊、“テント写像から得られた疑似ランダムビット列に対する初期値推定法の性質について”、２０１２年１月３０日発行、２０１２年暗号と情報セキュリティシンポジウム(SCIS２０１２)、予稿集CD-ROM[2F3-6]」）。 Tent maps are generally known as having chaotic properties. For example, in a tent map with a slope of 2, a tent map operation is performed from a certain initial value, and when the map takes a value of 0.5 or more, a bit “1” is acquired, and when it is less than 0.5, a bit “0” is acquired. To do. Under such an agreement, the range of possible initial values is equally divided, and when the initial value is obtained from each of the equally divided ranges, a bit value is acquired, and a gray code corresponding to each range is output. (For example, “Hidetoshi Okutomi,“ Properties of Initial Value Estimation Method for Pseudorandom Bitstreams Obtained from Tent Map ”, published January 30, 2012, 2012 Symposium on Cryptography and Information Security (SCIS2012 ), Proceedings CD-ROM [2F3-6] ").
本実施形態では、テント写像の初期値をサンプリングするアナログ電圧値とし、テント写像の演算をオペアンプによるアナログ演算で行い、コンパレータによるビット抽出を行ってグレイコードを取得する。更に、取得したグレイコードに対してバイナリ変換を行い、アナログ電圧値に相当するＡ／Ｄ変換値を得るものである。 In this embodiment, the initial value of the tent map is set as an analog voltage value to be sampled, the tent map is calculated by an analog calculation by an operational amplifier, and a bit is extracted by a comparator to obtain a gray code. Further, binary conversion is performed on the acquired gray code to obtain an A / D conversion value corresponding to an analog voltage value.
本実施形態のテント写像によるＡ／Ｄ変換回路では、回路規模を大きくすることなく並列型（フラッシュ型）のような一括変換を実現でき、アナログ演算と同時にエンコードを行う構成となるため、エンコード回路は不要となる。また、本実施形態のテント写像によるＡ／Ｄ変換回路は、逐次比較型Ａ／Ｄ変換回路のようにサンプリングした電圧値を保持しておく必要がなく、Ｄ／Ａ変換回路も不要であるなどの様々な優位性を備えている。更に、本実施形態のＡ／Ｄ変換回路の回路規模はテント写像の反復演算を行う構成で主に決定され、より理想的な計算精度をもつアナログ演算回路を採用すれば、高い分解能を持つことができる。即ち、本実施形態によって小規模で高速なＡ／Ｄ変換回路を得ることができる。 In the A / D conversion circuit based on the tent mapping according to the present embodiment, batch conversion such as a parallel type (flash type) can be realized without increasing the circuit scale, and encoding is performed simultaneously with analog computation. Is no longer necessary. Further, the A / D conversion circuit based on the tent mapping according to the present embodiment does not need to hold the sampled voltage value unlike the successive approximation type A / D conversion circuit, and does not require a D / A conversion circuit. Has various advantages. Furthermore, the circuit scale of the A / D conversion circuit according to the present embodiment is mainly determined by the configuration for performing iterative calculation of the tent mapping. If an analog arithmetic circuit having a more ideal calculation accuracy is adopted, a high resolution is obtained. Can do. That is, a small and high-speed A / D conversion circuit can be obtained by this embodiment.
まず、実施形態の原理を説明する。
［I］テント写像について
テント写像は以下の式(1)で定義される。
First, the principle of the embodiment will be described.
[I] About the tent map The tent map is defined by the following equation (1).
テント写像のリターンマップを図２に示し、更に、式(1)のrを横軸とし、Xr+1 を縦軸とした時系列を図３に示す。図２はテント写像の幾何学的イメージであり、Xrが0.5未満の場合 2Xr の演算を実行し、0.5以上の場合 2(1-Xr) の演算を実行し、値域となる区間[0,1]を反復して写像を行うことによって得られる。図２は、初期値X0=0.123とした場合であり、X4=0.032 までの例を載せている。 FIG. 2 shows a tent map return map, and FIG. 3 shows a time series in which r in equation (1) is the horizontal axis and X r + 1 is the vertical axis. Figure 2 is a geometric image of the tent map, X r executes the operations when 2X r of less than 0.5, perform the operations in the case 2 (1-X r) of 0.5 or more, the value range and becomes the interval [ It can be obtained by repeating 0,1]. FIG. 2 shows a case where the initial value X 0 = 0.123, and an example up to X 4 = 0.032 is shown.
本実施形態では、式(1)の演算を実行するアナログ演算回路を用い、Ａ／Ｄ変換回路を構成する。Ａ／Ｄ変換のデジタル値は図３に示すように、0.5未満の場合にはビット”０”を、0.5以上の場合にはビット”１”を抽出する処理を継続する。 In the present embodiment, an A / D conversion circuit is configured by using an analog arithmetic circuit that executes the calculation of Expression (1). As shown in FIG. 3, the digital value of the A / D conversion continues the process of extracting the bit “0” when it is less than 0.5, and extracting the bit “1” when it is 0.5 or more.
［II］グレイコードの生成について
グレイコードは２進数において、前後に隣接する符合のハミング距離が常に１となる特徴をもつ、デジタル回路用の数値符号として知られている。
グレイコードは以下の式(2)により変換する。ここで”b”は２進数ビット列になる。
[II] Generation of Gray Code Gray code is known as a numerical code for a digital circuit having a feature that the hamming distance between adjacent codes is always 1 in binary.
Gray code is converted by the following equation (2). Here, “b” is a binary bit string.
式(2)よる４ビットのグレイコードを図４に示す。 FIG. 4 shows a 4-bit gray code according to equation (2).
次に、テント写像によるグレイコードの生成について説明する。
テント写像において採り得る初期値の領域を均等に分割し、各領域内の値であれば、どれでもよく初期値を決め、テント写像演算を行い、写像が0.5以上の値を採ったときにビット”１”を取得し、0.5未満の値を採ったときにビット”０”を取得し、取得されたビット値を連続してビット列を取得すると、各範囲に対応するグレイコードが出力される。
Next, generation of a gray code by tent mapping will be described.
The initial value area that can be taken in the tent mapping is divided equally, and any value within each area can be determined, the tent mapping operation is performed, and a bit is taken when the mapping takes a value of 0.5 or more. When “1” is acquired, a bit “0” is acquired when a value less than 0.5 is acquired, and a bit string is acquired continuously from the acquired bit value, a gray code corresponding to each range is output.
ここで例として、初期値 X0 の領域を16分割し、各領域内より初期値X0を選択し、上記のルールにてテント写像からビット列を４ビット分取り出す場合のテントマップイメージが、図５になる。図５に対応する、各初期値X0の範囲の値を図６に示す。図６に示すように、各初期値X0の範囲からテント写像の最上位ビットを連続して取った場合、式(2)によるグレイコードと同じコードが出力される。 Here, as an example, the tent map image in the case of dividing the area of the initial value X 0 into 16 parts, selecting the initial value X 0 from each area, and extracting 4 bits of bit strings from the tent map according to the above rule, is shown in FIG. 5 The values in the range of the initial values X 0 corresponding to FIG. 5 are shown in FIG. As shown in FIG. 6, when taken consecutively the most significant bit of the tent map from the scope of the initial value X 0, the same code as the gray code according to equation (2) is output.
初期値X0は、図６で示した範囲内ならばどの値をとってもよく、各範囲に応じたグレイコードをテント写像の反復を行うことで出力できる。グレイコードをバイナリ変換することによって、元のバイナリのビット列を得ることができる。グレイコードをバイナリ変換する回路を図７に示す。グレイコードとバイナリ変換のビット列の関係は図４になる。 The initial value X 0 may take any value within the range shown in FIG. 6, and a gray code corresponding to each range can be output by repeating tent mapping. By converting the Gray code to binary, the original binary bit string can be obtained. A circuit for binary conversion of the Gray code is shown in FIG. The relationship between the Gray code and the binary conversion bit string is shown in FIG.
ここで、テント写像の演算により得られたビット列がグレイコードと一致しているかを、式を追跡して確かめることにする。
グレイコードに変換する前の任意のｎビット分のビット列
Here, it is assumed that the bit string obtained by the calculation of the tent map matches the gray code by tracing the equation.
Bit sequence of any n bits before conversion to gray code
を与える。iは各ビット桁とする。
グレイコードのビット列をＧｉとすると式(2)より、グレイコードの各ビット桁は
give. i is each bit digit.
When the bit sequence of the gray code and G i from the equation (2), each bit digit of Gray code
で表現される。
テント写像Ｘｒのビット列を、写像の回数（ラウンド）を r 、ビット桁を i としてＴr,iとする。
テント写像から得られる写像毎の最上位ビット桁Ｔr,n の値は、以下のようにグレイコードと等価に
It is expressed by
A bit string of tent map X r, T r, and i the number of mapping the (round) r, a bit digit as i.
The value of the most significant bit digit T r, n for each map obtained from the tent map is equivalent to the Gray code as follows:
となるはずであるが、写像毎の最上位ビット桁Ｔr,nと、グレイコードの各ビット桁Ｇｉが等しくなっているかを確かめる。 However, it is confirmed whether the most significant bit digit T r, n for each mapping is equal to each bit digit G i of the Gray code.
初期値X0は、図６に示した各範囲の中間の値から取得した場合を考えて（例えば “n = 4” において、テント写像では図５の第１番目の区間の場合、中間の値は “0.03125(0.00001)2“ となる）、初期値X0とすると、任意の初期値X0小数点以下のビット列は Considering the case where the initial value X 0 is obtained from an intermediate value in each range shown in FIG. 6 (for example, in the case of “n = 4”, in the case of the first section in FIG. Is “0.03125 (0.00001) 2 “), and if the initial value X 0 , any initial value X 0
初期値X 0 (r=0)
初期値X0の最上位ビットは
Initial value X 0 (r = 0)
The most significant bit of the initial value X 0 is
となり、グレイコードの最上位ビットＧｎと一致する。 And coincides with the most significant bit Gn of the Gray code.
１回の写像X 1 （r=1）
写像Ｘｒ が0.5以上の場合の計算結果を考慮すると、最上位ビットｂｎが”１”の場合は１−Ｘｒの操作を行う必要がある。その場合は１の補数（ビット反転）に１を加える操作を行う。
反転を考慮したビット列をα1,iとすると、
1 mapping X 1 (r = 1)
When mapping X r to consider the calculation results in the case of more than 0.5, in the case of the most significant bit b n is "1" it is necessary to operate the 1-X r. In that case, an operation of adding 1 to the one's complement (bit inversion) is performed.
Let α 1, i be a bit string that considers inversion.
となる。
最後に、2 Xr 或いは 2 (1 – Xr )の演算はβ1,iを１ビット右シフトするため、１回目のテント写像を行ったXのビットの並びＴ1,iは
It becomes.
Finally, 2 X r or 2 (1 – X r ) shifts β 1, i one bit to the right, so the bit sequence T 1, i of the first tent mapping is
となり、式(5)が成り立ち、１回のテント写像の最上位ビットはグレイコードの最上位から２つ目のビットと等しくなることがわかる。 Thus, equation (5) holds, and it can be seen that the most significant bit of one tent map is equal to the second bit from the most significant gray code.
２回の写像X 2 （r = 2）
Ｔ1,i（最上位ビット）が１の場合、反転を考慮したビット列をα2,iとすると
2 mappings X 2 (r = 2)
If T 1, i (most significant bit) is 1, let α 2, i be a bit string considering inversion.
となり、ラウンドごとに下位ビットは左１ビットずつシフトしてゆく構造となる。
これらからテント写像より出力された最上位ビットの列は、グレイコード変換したビット列と同じであることが確かめられ、以下の関係にあることが導かれる。
Thus, in each round, the lower bits are shifted by 1 bit to the left.
From these, it is confirmed that the most significant bit sequence output from the tent map is the same as the bit sequence after the Gray code conversion, and it is derived that the following relationship is obtained.
任意の値X0(b0,i)から、テント写像の最上位ビット” Tr,n “を順番に出力したものと、グレイコードによって変換された値は一致する。 From the arbitrary value X 0 (b 0, i ), the output of the most significant bit “T r, n ” of the tent map in sequence matches the value converted by the Gray code.
以上はデジタル演算で確かめたが、本実施形態では、デジタルサンプリングするアナログ電圧値をテント写像の初期値X0とし、アナログ演算回路によりテント写像の計算を行い、コンパレータでグレイコードを取り出して図７に示す回路によりバイナリ変換を行うことで、デジタル値を取得する。 Although the above has been confirmed by digital calculation, in this embodiment, the analog voltage value to be digitally sampled is set to the initial value X 0 of the tent map, the tent map is calculated by the analog calculation circuit, and the gray code is extracted by the comparator. A digital value is obtained by performing binary conversion using the circuit shown in FIG.
［III］テント写像の演算を行うアナログ演算回路
テント写像の演算は、オペアンプを使用したアナログ演算で行う。
写像 Xr を電圧値として、0.5[V]未満の場合には、図８に示したオペアンプ３０による非反転増幅回路のアナログ演算にて、Xr+1 = 2 Xrの演算を行い、Xr が0.5[V]以上の場合には図９のオペアンプ３１による反転増幅回路で、1 - Xr の計算を実行した後、図８の非反転増幅回路にてXr+1 = 2(1 - Xr) の演算を行う。ここで図９のオペアンプ３１による反転増幅回路は抵抗の比が１対１（増幅率は１）となっており、レファレンス電圧は0.5[V]のため、0.5[V]を境に折り返すようにして、1 - Xr の演算を行う。注意点として、反転増幅回路は負帰還型であり、前の回路に電流が生じることで影響を及ぼすため、抵抗素子の抵抗値（Ω）を高抵抗にすることが望ましい。
[III] Analog operation circuit for calculating tent mapping The tent mapping is calculated by analog operation using an operational amplifier.
If the mapping Xr is less than 0.5 [V] with the voltage value being less than 0.5 [V], Xr + 1 = 2Xr is calculated by analog calculation of the non-inverting amplifier circuit by the
図１０、に式(1)のテント写像の１回分の演算を行う回路図を示す。図１０に示すように、始めに Xr の電圧値が、0.5[V]未満か或いは0.5[V]以上かによってコンパレータ２４が Low あるいはHighレベルを出力し、クロック信号がHigh状態となったとき、どちらも入力がHigh状態となるAND回路の出力がHighになり、アナログスイッチＳＷ１かＳＷ２が選択され、どちらかの導通を行う。この図１０の回路については、後に詳細に説明する。
FIG. 10 shows a circuit diagram for performing one operation of the tent map of equation (1). As shown in FIG. 10, the voltage value at the beginning to X r is, the
スイッチＳＷ１が選択された場合、Xr+1 = 2 Xr の演算が行われ、電圧レベルXr+1を出力する。スイッチＳＷ２が選択された場合は、1 - Xr の演算を反転増幅回路（図９）によって行い、その後、非反転増幅回路（図８）にてXr+1 = 2(1 - Xr) の演算を行い、電圧レベルXr+1を出力する。出力された電位レベルが、テント写像１回の演算結果となり、この演算結果の電位レベルを再び入力値として、テント写像の反復演算（図１０）を継続する。 If the switch SW1 is selected, the calculation of X r + 1 = 2 X r is performed, and outputs a voltage level X r + 1. If the switch SW2 is selected, 1 - carried out by the inverting amplifier circuit calculates the X r (FIG. 9), then the non-inverting amplifier circuit (FIG. 8) at X r + 1 = 2 (1 - X r) And the voltage level X r + 1 is output. The output potential level becomes a calculation result of one tent mapping, and the tent mapping repetitive calculation (FIG. 10) is continued with the potential level of this calculation result as an input value again.
図１に本発明の第１の実施形態に係るＡ／Ｄ変換回路の構成図を示す。このＡ／Ｄ変換回路は、サンプルホールド手段１１、演算手段１２、変換手段１３を備える。サンプルホールド手段１１は、Ａ／Ｄ変換の対象信号（アナログ信号）をサンプルホールドするものである。演算手段１２は、サンプルホールドされた信号に対しテント写像のアナログ演算を行うと共に初期値及び演算結果をグレイコードのビット数に応じた閾値と比較する比較器を備えグレイコードを出力するものである。既に説明した通り、アナログ信号の初期値に対しテント写像のアナログ演算を行い、演算結果が採り得る値（上記例では、「１」）の１／２である「０．５」を閾値として比較器により比較を行うことでグレイコードが得られる。変換手段１３は、演算手段により得られるグレイコードをバイナリコードに変換するものである。この第１の実施形態によって、アナログ信号を適切にデジタル信号に変換することができる。
FIG. 1 shows a configuration diagram of an A / D conversion circuit according to a first embodiment of the present invention. The A / D conversion circuit includes a
図１１に、第２の実施形態に係るＡ／Ｄ変換回路の構成図を示す。この第２の実施形態は、一括型と称することができ、クロック信号のHighエッジをトリガとしてHighエッジを受けるたびに、一括でＡ／Ｄ変換（標本化・量子化・符号化）を行う回路構成となっている。このＡ／Ｄ変換回路は、４ビットの分解能を有するために、テント写像のアナログ演算を１回分行う１回分演算部であるテント写像演算回路１（１−１〜１−３）を３回路カスケード接続して構成される。１回分演算部であるテント写像演算回路１の数は、分解能に応じて変更される。最終段のテント写像演算回路１−３の出力は比較器ＣＭＰに与えられる。
FIG. 11 shows a configuration diagram of an A / D conversion circuit according to the second embodiment. This second embodiment can be referred to as a collective type, and is a circuit that collectively performs A / D conversion (sampling, quantization, and encoding) every time a high edge is received with a high edge of a clock signal as a trigger. It has a configuration. Since this A / D conversion circuit has a resolution of 4 bits, the tent mapping operation circuit 1 (1-1 to 1-3), which is a one-time operation unit for performing analog operation of tent mapping once, is cascaded in three circuits. Connected and configured. The number of tent
テント写像演算回路１−１〜１−３のグレイコード端子Ｇからの出力と比較器ＣＭＰの出力は、バイナリ変換回路３へ与えられて、バイナリ変換回路３ではグレイコードをバイナリコードへ変換する処理が行われる。バイナリ変換回路３の出力は出力バッファ４に保持されて、ここから出力される。
The outputs from the gray code terminals G of the tent mapping operation circuits 1-1 to 1-3 and the output of the comparator CMP are given to the
１回分演算部であるテント写像演算回路１は、図１０に示すように構成される。即ち、テント写像演算回路１は、制御部２１、第１の演算回路であるアナログ演算回路２２、第２の演算回路であるアナログ演算回路２３、スイッチ群である（アナログ）スイッチＳＷ１、ＳＷ２を備えている。スイッチ群であるスイッチＳＷ１、ＳＷ２は、上記１回分演算部へ入力された信号を、上記第１の演算回路へ直接導くか、または、上記第２の演算回路を介して上記第１の演算回路へ導くか、経路を切り換えるスイッチ群である。
The tent
制御部２１は、上記１回分演算部へ入力された信号の大きさに基づき上記スイッチ群のオンオフを制御するものである。制御部２１には、入力信号をグレイコード（１ビット）に変換するコンパレータ（比較器）２４と、コンパレータ２４の出力に基づきスイッチＳＷ１、ＳＷ２を制御する制御信号を作成する論理回路２５により構成される。ここでは、論理回路２５は、インバータ２５ａ、ＡＮＤゲート２５ｂ、２５ｃ、ＯＲゲート２５ｄにより構成されている。スイッチＳＷ１、ＳＷ２の切り替えタイミングはコンパレータ２４の出力がHighかLowに確定した後に行うため、入力クロック信号に遅延回路を設けることで切り替えの同期を取ることができる。
The control unit 21 controls on / off of the switch group based on the magnitude of the signal input to the one-time calculation unit. The control unit 21 includes a comparator (comparator) 24 that converts an input signal into a Gray code (1 bit), and a
本実施形態では、テント写像関数が一次式に定数を掛ける形式の関数であるため、アナログ演算回路２２を、上記定数を掛ける演算を行う第１の演算回路として構成し、アナログ演算回路２３を、上記一次式の演算を行う第２の演算回路として構成している。
In the present embodiment, since the tent mapping function is a function of a form that multiplies a linear expression by a constant, the analog
アナログ演算回路（第１の演算回路）２２は、図８に示したオペアンプ３０による非反転増幅回路のアナログ演算にて入力信号Xrまたは1 - Xrに定数２を掛ける演算を行う。
The analog arithmetic circuit (first arithmetic circuit) 22 performs an operation of multiplying the input signal Xr or 1− Xr by a constant 2 by analog operation of the non-inverting amplifier circuit by the
アナログ演算回路（第２の演算回路）２３は、反転増幅回路であり、抵抗の比が１対１（増幅率は１）となっており、入力信号Xrを1 - Xrとする一次式の計算を行う。 The analog arithmetic circuit (second arithmetic circuit) 23 is an inverting amplifier circuit, has a resistance ratio of 1: 1 (amplification factor is 1), and is a linear expression in which the input signal Xr is 1− Xr. Perform the calculation.
以上の通りに構成された第２の実施形態に係るＡ／Ｄ変換回路は、次の通りに動作する。変換対象のアナログ信号は、スイッチＳＷ１を介してサンプルホールドアンプ２へ与えられる。また、サンプルホールドアンプ２の出力は、スイッチＳＷ２を介してテント写像演算回路１−１へ与えられている。クロック信号がLow状態にあるとき、スイッチＳＷ１が導通状態、スイッチＳＷ２が非導通状態にあり、サンプルホールドの出力の電圧レベルは入力のアナログ信号と常に同期している。次にクロック信号がHigh状態になることで、スイッチＳＷ１が非導通状態に遷移され、その時の電圧レベルがサンプリングされ保持される。
The A / D conversion circuit according to the second embodiment configured as described above operates as follows. The analog signal to be converted is given to the
サンプルホールドアンプ２によりサンプリングされた電圧レベルは、スイッチＳＷ２が導通状態になると、テント写像の初期値X0として、テント写像演算回路１−１に与えられ、演算結果X1が出力される。演算結果X1は入力値として、次のテント写像演算回路１−２に与えられる。一方、テント写像演算回路１−１のコンパレータ２４によって、0.5以上かまたは0.5未満かの判別により得られた信号が論理回路２５へ出力され、ＯＲゲート２５ｄの出力クロック信号のHigh状態がテント写像演算回路１−２へ送られる。このような繰り返しの動作が分解能のビット分のテント写像演算回路１−１〜１−３において行われ、テント写像の演算が行われて行く。
Voltage level sampled by the sample and hold
テント写像演算回路１−１〜１−３による演算結果の各Xr+1は、それぞれが内蔵する0.5以上か0.5未満の判別を行うコンパレータ２４によって１か０かに分別されることで、グレイコードが生成される最終段のテント写像演算回路１−３の出力は比較器ＣＭＰに与えられ、閾値0.5[V]と比較されてグレイコードとされる。グレイコードはバイナリ変換回路３を介してバイナリコードとされ、最終的に出力バッファ４からデジタル値を得ることができる。
Each X r + 1 of the calculation results by the tent map calculation circuits 1-1 to 1-3 is classified into 1 or 0 by the
バイナリ変換回路３は、図７に示すように３つの排他的論理和回路により構成される。最上位側の排他的論理和回路は、ＭＳＢと第２桁目の排他的演算を行い、２番目の排他的論理和回路は、最上位側の排他的論理和回路の出力と第３桁目の排他的演算を行い、３番目の排他的論理和回路は、２番目の排他的論理和回路の出力と第３桁目の排他的演算を行う。
The
図１２は、図１１に示した第２の実施形態に係るＡ／Ｄ変換回路の動作時における各部の信号波形の遷移を示すタイミングチャートである。クロック信号のHighエッジを受けるたびに、その時点のアナログ信号の電圧値をテント写像の初期値X0として、サンプルホールドアンプ２により取り込まれ、テント写像演算回路１−１〜１−３においてテント写像の演算が一括で行われる。演算の結果、テント写像演算回路１−１〜１−３のVoutからアナログ電圧値として出力された各電圧レベルをX1,X2,X3として示している。
FIG. 12 is a timing chart showing transitions of signal waveforms at various parts during the operation of the A / D conversion circuit according to the second embodiment shown in FIG. Each time receiving the High edges of the clock signal, the voltage value of the analog signal at that time as an initial value X 0 of the tent map, taken by the sample-
各アナログ電圧値X0,X1,X2,X3は、テント写像演算回路１−１〜１−３内のコンパレータ２４と図１１に示すコンパレータＣＭＰにより0.5[V]以上か0.5[V]未満かにより１と０とに峻別されたグレイコードとして出力され、バイナリ変換回路３によるバイナリ変換を経て、最終的に図１１と図１２にOUT0,OUT1,OUT2,OUT3として示したデジタル値とされて出力される。
Each analog voltage value X 0 , X 1 , X 2 , X 3 is 0.5 [V] or more by the
図１２では、１回目のクロック信号のHighエッジによる一連のＡ／Ｄ変換が、テント写像の初期値X0=0.15[V]によって実行された例を示している。テント写像演算回路１−１〜１−３によるテント写像の結果として、X0=0.15[V],X1=0.30[V],X2=0.60[V],X3=0.80[V]の電圧レベルが出力されている。この電圧レベルを受けて、テント写像演算回路１−１〜１−３内のコンパレータ２４と図１１に示すコンパレータＣＭＰによりグレイコード(0 0 1 1)が出力され、図７のバイナリ変換回路３により、最終的にデジタル出力(0 0 1 0)が出力されている。
FIG. 12 shows an example in which a series of A / D conversions by the high edge of the first clock signal is executed with the initial value X 0 = 0.15 [V] of the tent mapping. As a result of the tent mapping by the tent mapping arithmetic circuits 1-1 to 1-3, X 0 = 0.15 [V], X 1 = 0.30 [V], X 2 = 0.60 [V], X 3 = 0.80 [V] The voltage level is output. In response to this voltage level, a gray code (0 0 1 1) is output by the
２回目のクロック信号のHighエッジによる一連のＡ／Ｄ変換においては、テント写像の初期値X0=0.48[V]が取り込まれ、３回目のクロック信号のHighエッジによる一連のＡ／Ｄ変換においては、テント写像の初期値X0=0.79[V]が取り込まれ、２回目のクロック信号のHighエッジによる一連のＡ／Ｄ変換においては、テント写像の初期値X0=0.63[V]が取り込まれ、それぞれの回において前述の通りの動作によりグレイコードが得られ、更にバイナリコードが得られることが図１２により示されている。 In the series of A / D conversions by the high edge of the clock signal for the second time, the initial value X 0 = 0.48 [V] of the tent mapping is taken in, and in the series of A / D conversions by the high edge of the clock signal for the third time. The initial value X 0 = 0.79 [V] of the tent map is captured, and the initial value X 0 = 0.63 [V] of the tent map is captured in a series of A / D conversions by the high edge of the second clock signal. FIG. 12 shows that the Gray code is obtained and the binary code is obtained at the respective times as described above.
図１２中に示されている”遅延”は、図１０のサンプリングするクロックが遅延回路により遅延された時間に該当している。クロック信号がLowになった場合は、全てのスイッチＳＷ１、ＳＷ２が非導通状態とされるため、各電圧レベルXr+1(図１１と図１２に示したX0,X1,X2,X3) は、リセットされた状態になる。 The “delay” shown in FIG. 12 corresponds to the time when the sampling clock in FIG. 10 is delayed by the delay circuit. When the clock signal becomes low, all the switches SW1 and SW2 are turned off, so that each voltage level X r + 1 (X 0 , X 1 , X 2 , shown in FIG. 11 and FIG. X 3 ) is in a reset state.
なお、ここでは基準電圧を１[V]としているが、例えば基準電圧を10[V]とした場合、コンパレータの閾値は5[V]となり、5[V]以上か未満で判定がされることになる。このように、基準電圧やコンパレータの閾値は、実装環境によって基準電圧を任意に設定してよい。 Here, the reference voltage is set to 1 [V]. For example, when the reference voltage is set to 10 [V], the threshold value of the comparator is 5 [V], and the determination is made at 5 [V] or more. become. Thus, the reference voltage and the threshold value of the comparator may be arbitrarily set according to the mounting environment.
この一括型の第２の実施形態に係るＡ／Ｄ変換回路は、１回のクロックでＡ／Ｄ変換を終了させるといった点で、従来のＡ／Ｄ変換回路として並列型（フラッシュ型）、またはパイプライン型に相当する。従来の並列型（フラッシュ型）では分解能が256階調の8ビットの場合、コンパレータ（オペアンプ）を255(=28-1)個必要とする。これに対して、第２の実施形態に係るＡ／Ｄ変換回路では、図１１に示す４ビットで段数に応じてテント写像演算回路１が３個であるので、８ビットではテント写像演算回路１が７個で済むことが分かる。１つのテント写像演算回路１にはオペアンプが３個含まれており、８ビット分の回路設計には、3 x 7 = 21個のオペアンプに、サンプルホールドと最後のコンパレータの２個を追加すると実質23個となることが分かる。
The batch type A / D conversion circuit according to the second embodiment is a parallel type (flash type) as a conventional A / D conversion circuit in that A / D conversion is completed with one clock. Corresponds to the pipeline type. The conventional parallel type (flash type) requires 255 (= 2 8 -1) comparators (op-amps) when the resolution is 8 bits with 256 gradations. On the other hand, in the A / D conversion circuit according to the second embodiment, there are three tent
更に分解能16ビットの回路を考えると、従来の並列型（フラッシュ型）は必要とするコンパレータ（オペアンプ）が65535(=216-1)個になるのに対し、本実施形態による構成では１５段となるため、3 x 15 + 2 = 47個程度で一括変換が構成可能であることが分かる。また、並列型（フラッシュ型）Ａ／Ｄ変換回路（図２４）では、各抵抗による分圧が閾値電圧として入力され、アナログ入力の電圧レベルとの区分けによるコンパレータ群による量子化後に、符号化のためのエンコード回路が必要であるが、テント写像による方式では、0.5以上か、0.5未満かでコンパレータによる1/0ビット抽出を行い、アナログ演算と同時にエンコードを行える性質のため、エンコード回路は不要となる。 Further, considering a circuit with a resolution of 16 bits, the conventional parallel type (flash type) requires 65535 (= 2 16 -1) comparators (op-amps), whereas the configuration according to the present embodiment has 15 stages. Therefore, it is understood that batch conversion can be configured with about 3 × 15 + 2 = 47. In the parallel type (flash type) A / D conversion circuit (FIG. 24), the divided voltage by each resistor is input as a threshold voltage, and after quantization by the comparator group by the division from the voltage level of the analog input, encoding is performed. However, in the method based on tent mapping, 1/0 bit extraction is performed by a comparator when it is 0.5 or less and less than 0.5, and the encoding circuit is not necessary because it can encode simultaneously with analog computation. Become.
図１３に、第３の実施形態に係るＡ／Ｄ変換回路の構成図を示す。この第３の実施形態は、反復型と称することができ、クロック信号のHighエッジを受け、１回のテント写像の演算を行い、Lowエッジにより演算結果の電圧レベルをサンプルホールドアンプ３８で保持し、次のクロック信号のHighエッジを受けて２回目のテント写像の演算を行う。以下同様にクロック信号のHighエッジを受けてテント写像の演算を行うもので、１クロックに１ビットずつ繰り返し連続してグレイコードを抽出するタイプである。 FIG. 13 shows a configuration diagram of an A / D conversion circuit according to the third embodiment. This third embodiment can be referred to as a repetitive type, receives a high edge of a clock signal, performs a tent mapping operation once, and holds the voltage level of the operation result in the sample hold amplifier 38 by the low edge. In response to the high edge of the next clock signal, the second tent mapping operation is performed. In the same manner, the tent mapping operation is performed in response to the high edge of the clock signal, and the gray code is extracted continuously one bit at a time per clock.
第３の実施形態に係るＡ／Ｄ変換回路は、サンプルホールドアンプ３８、テント写像演算回路１、レジスタ３２、スイッチＳＷ０、ＳＷ１、ＳＷ２、制御部５を備えている。スイッチＳＷ０は、Ａ／Ｄ変換対象のアナログ入力信号をサンプルホールドアンプ３８の入力端子に導く経路に設けられ、スイッチＳＷ１は、サンプルホールドアンプ３８の出力をテント写像演算回路１の入力端子に導く経路に設けられ、スイッチＳＷ２は、テント写像演算回路１の出力信号をサンプルホールドアンプ３８の入力端子に導く経路に設けられる。
The A / D conversion circuit according to the third embodiment includes a sample hold amplifier 38, a tent
制御部５は、スイッチＳＷ０、ＳＷ１、ＳＷ２の開閉制御を行う制御部である。制御部５は、第３の実施形態に係るＡ／Ｄ変換回路の分解能をＮビットとした場合、最初のアナログ信号のサンプリングは、クロック信号のＬｏｗエッジを受けてスイッチＳＷ０を導通状態とし、アナログ信号をサンプルホールドアンプ３８へ取り込む。次に制御部５は、クロック信号のＨｉｇｈエッジでスイッチＳＷ０を非導通状態とし、スイッチＳＷ１を導通状態として、サンプルホールドされた電圧レベルを、テント写像演算回路１へ転送する。クロック信号における２回目からは、そのＬｏｗエッジでスイッチＳＷ２を導通状態（スイッチＳＷ１は非導通状態）とし、ＨｉｇｈエッジでスイッチＳＷ１を導通状態（スイッチＳＷ２は非導通状態）とする制御を行い、テント写像演算回路１によるテント写像の演算結果の電圧レベルをサンプルホールドアンプ３８に送り、以降”Ｎ−１“回繰り返しテント写像演算回路１においてテント写像の演算を行う。また、テント写像演算回路１内のコンパレータ２４によって抽出されグレイコード端子Ｇから出力されたグレイコードは１ビットずつレジスタ３２に蓄積されて、Ｎビット分蓄えられた時点で、バイナリ変換回路３へと転送されて変換がなされ、出力バッファ４を介し、最終的にデジタル値を得るように制御が行われる。このような動作を１セットとして繰り返し動作が行われ、Ｎビットずつの取得が可能である。
The
この第３の実施形態に係るＡ／Ｄ変換回路は、第２の実施形態に係るＡ／Ｄ変換回路（一括型）に比べて時間を要するが、１回分のテント写像回路（テント写像演算回路１）が1つで済むため、オペアンプの個数としては４個となり、面積削減になる。回数の点では逐次比較型に近くなる。 Although the A / D conversion circuit according to the third embodiment requires more time than the A / D conversion circuit (collective type) according to the second embodiment, one tent mapping circuit (tent mapping operation circuit) Since 1) is sufficient, the number of operational amplifiers is four, which reduces the area. In terms of the number of times, it is close to the successive approximation type.
従来の逐次比較型ではＤ／Ａ変換回路を搭載するため、分解能を大きくするほど回路規模も大きくなる、といった問題があった。逐次比較型との違いとして、この第３の実施形態に係るＡ／Ｄ変換回路は、一連のデジタル変換が終了するまで、初期電圧値をサンプルホールドアンプ３８で保つ必要がなく、Ｄ／Ａ変換回路がいらない（コンパレータのレファレンス電圧が0.5[V]のみでよい）ことが利点である。 Since the conventional successive approximation type is equipped with a D / A conversion circuit, there is a problem that the circuit scale increases as the resolution increases. As a difference from the successive approximation type, the A / D conversion circuit according to the third embodiment does not need to maintain the initial voltage value by the sample hold amplifier 38 until a series of digital conversions is completed. The advantage is that no circuit is required (the reference voltage of the comparator need only be 0.5 [V]).
次に、第４の実施形態に係るＡ／Ｄ変換回路の説明を行う。この実施形態に係るＡ／Ｄ変換回路は、１回の写像につき、複数ビット出力する。１回の写像演算につき、２ビット分の出力を行う場合、以下の式（７）を使用する。 Next, an A / D conversion circuit according to the fourth embodiment will be described. The A / D conversion circuit according to this embodiment outputs a plurality of bits per mapping. When outputting 2 bits per mapping operation, the following equation (7) is used.
式(7)のテント写像マップの幾何学的イメージは図１４に示すように、２つの山を持つようなテント写像になる。
Xr の範囲が、
As shown in FIG. 14, the geometric image of the tent map map of Expression (7) is a tent map having two mountains.
The range of X r is
というように、式(7)の演算１回につき、ビット列を２ビット分出力して、分解能ビット数分を連続して、グレイコード（デジタル値）を取得する構成を備えている。 As described above, for each calculation of Expression (7), the bit string is output by 2 bits, and the gray code (digital value) is acquired by continuously the number of resolution bits.
例えば、４ビットの分解能を有する構成とする場合には、図６に対応した初期値X0の16種の範囲から、はじめに初期値 X0 から２ビット分を出力し、次に初期値 X0を用いて式(7)の演算を実行して得られたX1 から２ビット分を得て、合わせて４ビット分のグレイコード（デジタル値）が得られるため、写像の演算は１回分を行うことで済む構成となっている。 For example, in the case of a configuration having a resolution of 4 bits, 2 bits from the initial value X 0 are first output from 16 types of ranges of the initial value X 0 corresponding to FIG. 6, and then the initial value X 0. Since 2 bits are obtained from X 1 obtained by executing the calculation of equation (7) using, and a gray code (digital value) of 4 bits is obtained in total, the mapping operation is performed once. It has a configuration that only needs to be done.
図１５に、第４の実施形態に係るＡ／Ｄ変換回路の構成図を示す。このＡ／Ｄ変換回路は、制御部４１、アナログ演算回路４２、４３、４４及びスイッチＳＷ１〜ＳＷ６を備えている。制御部４１は、スイッチＳＷ１〜ＳＷ６のオンオフを制御する制御信号を作成すると共に、入力端子４０から到来する初期値及び演算結果をグレイコードのビット数に応じた閾値と比較する比較器を備えグレイコードを出力するものである。
FIG. 15 shows a configuration diagram of an A / D conversion circuit according to the fourth embodiment. The A / D conversion circuit includes a
スイッチＳＷ１は、入力端子４０とアナログ演算回路４２との間の経路に設けられ、スイッチＳＷ２はアナログ演算回路４３の出力端子とアナログ演算回路４２の入力端子の間に設けられている。更に、スイッチＳＷ３は、アナログ演算回路４２の出力端子と出力端子４９との間の経路に設けられ、スイッチＳＷ４はアナログ演算回路４２の出力端子とアナログ演算回路４４の入力端子の間に設けられている。また、スイッチＳＷ５は、アナログ演算回路４３へレファレンス電圧0.75[V]を与えるためのスイッチであり、スイッチＳＷ６は、アナログ演算回路４３へレファレンス電圧0.25[V]を与えるためのスイッチである。
The switch SW1 is provided in the path between the
アナログ演算回路４２は、入力された信号を４倍する回路であり、アナログ演算回路４３は入力信号Xr(Vin)を0.5 - Xr or 1.5 - Xrとする一次式の計算を行う回路であり、アナログ演算回路４４は２を引く引き算を行う回路である。アナログ演算回路４４は、ダイオード接続したＮＭＯＳトランジスタ４４ａのドレインにＮＭＯＳトランジスタ４４ｂのドレインを接続し、この接続点を出力端子とした回路である。また、ＮＭＯＳトランジスタ４４ａのソースとゲートの接続点にスイッチＳＷ４が接続されて入力信号を取込可能とされている。ＮＭＯＳトランジスタ４４ｂのゲートには0.0[V]が与えられ、ＮＭＯＳトランジスタ４４ｂのソースには−2.0[V]が与えられている。
The analog arithmetic circuit 42 is a circuit that multiplies the input signal by four, and the analog arithmetic circuit 43 is a circuit that performs a linear calculation with the input signal X r (Vin) as 0.5 −X r or 1.5 −X r. The analog arithmetic circuit 44 is a circuit that performs subtraction by subtracting 2. The analog arithmetic circuit 44 is a circuit in which the drain of the
制御部４１には、コンパレータＣＭＰ５１〜５３が備えられている。コンパレータＣＭＰ５１は、入力信号と閾値0.25[V]とを比較するもので、その出力をインバータ４１ａにより反転させて“-025A”を作成する。コンパレータＣＭＰ５２は、入力信号と閾値0. 5[V]とを比較するもので、その出力“High05”を作成する。“High05”はスイッチＳＷ４に対する制御信号であり、“High05”がＨレベルのときＳＷ４が閉成される。“High05”をインバータ４１ｂにより反転させて“Low05”を作成する。“Low05”はスイッチＳＷ３に対する制御信号であり、“Low05”がＨレベルのときＳＷ３が閉成される。
The
コンパレータＣＭＰ５３は、入力信号と閾値0.75[V]とを比較するもので、その出力“075-D”を作成する。“075-D”はスイッチＳＷ５に対する制御信号であり、“075-D”がＨレベルのときＳＷ５が閉成される。“Low05”とコンパレータＣＭＰ５１の出力をＡＮＤゲートにより論理積演算して“025-05B”を作成する。“025-05B”はスイッチＳＷ６に対する制御信号であり、“025-05BがＨレベルのときＳＷ６が閉成される。 The comparator CMP53 compares the input signal with the threshold value 0.75 [V], and generates its output “075-D”. “075-D” is a control signal for the switch SW5. When “075-D” is at the H level, SW5 is closed. “Low05” and the output of the comparator CMP51 are ANDed by an AND gate to create “025-05B”. “025-05B” is a control signal for the switch SW6. When “025-05B is at the H level, SW6 is closed.
コンパレータＣＭＰ５３の出力“075-D”とＡＮＤゲート４１ｃの出力信号“025-05B”はＯＲゲート４１ｅにより論理和演算され、この論理和信号はＡＮＤゲート４１ｆによりクロック信号と論理積演算されスイッチＳＷ２の制御信号が作成される。スイッチＳＷ２の制御信号がＨレベルのときにスイッチＳＷ２が閉成される。
The output “075-D” of the comparator CMP53 and the output signal “025-05B” of the AND
また、ＡＮＤゲート４１ｄにより作成された信号“05-075C”とインバータ４１ａの出力は、ＯＲゲート４１ｇにより論理和演算され、この論理和信号はＡＮＤゲート４１ｈによりクロック信号と論理積演算されスイッチＳＷ１の制御信号が作成される。スイッチＳＷ１の制御信号がＨレベルのときにスイッチＳＷ１が閉成される。
Further, the signal “05-075C” generated by the AND gate 41d and the output of the inverter 41a are logically ORed by the
また制御部４１には、それぞれの一方の入力端子が接続されたＯＲゲート４１ｉ、４１ｊが備えられている。ＯＲゲート４１ｉに信号“075-D”と信号“05-075C”とを与えてグレイコードの１ビット目の信号Ｇ１を得ると共に、ＯＲゲート４１ｊに信号“025-05B”と信号“05-075C”とを与えてグレイコードの２ビット目の信号Ｇ２を得るように構成されている。
The
以上の通りに構成された第４の実施形態に係るＡ／Ｄ変換回路においては、入力端子４０へ入力される入力信号Ｘｒ（Ｖｉｎ）が、Ｘｒ＜０．２５のとき、スイッチＳＷ１、ＳＷ３が閉成されてＸr+1＝４Ｘｒの写像演算が実行される。また、入力端子４０へ入力される入力信号Ｘｒ（Ｖｉｎ）が、０．２５≦Ｘｒ＜０．５のとき、スイッチＳＷ２、ＳＷ３、ＳＷ６が閉成されてＸr+1＝２−４Ｘｒの写像演算が実行される。
In the A / D conversion circuit according to the fourth embodiment configured as described above, when the input signal X r (V in ) input to the
更に、入力端子４０へ入力される入力信号Ｘｒ（Ｖｉｎ）が、０．５≦Ｘｒ＜０．７５のとき、スイッチＳＷ１、ＳＷ４が閉成されてＸr+1＝４Ｘｒ−２の写像演算が実行される。また、入力端子４０へ入力される入力信号Ｘｒ（Ｖｉｎ）が、０．７５≦Ｘｒのとき、スイッチＳＷ２、ＳＷ４、ＳＷ５が閉成されてＸr+1＝４−４Ｘｒの写像演算が実行される。
Further, when the input signal X r (V in ) input to the
第３の実施形態では写像の反復毎に１ビットずつ出力しているが、式(7)を使用する本第４の実施形態に係るＡ／Ｄ変換回路によれば、反復毎に２ビットずつ出力できるため、分解能のビット数が４とした場合、必要なクロック数は２でよい。第３の実施形態にあってはＡ／Ｄ変換に必要なクロック数が４であるのに対し、少ないクロックで済むことが分かる。 In the third embodiment, one bit is output for each iteration of the mapping. However, according to the A / D conversion circuit according to the fourth embodiment using Equation (7), two bits are provided for each iteration. Since it can be output, if the number of bits of resolution is 4, the required number of clocks may be two. In the third embodiment, the number of clocks required for A / D conversion is four, whereas it can be seen that a small number of clocks are sufficient.
本第４の実施形態に係るＡ／Ｄ変換回路は、従来例に係るＡ／Ｄ変換回路が用いていたＤ／Ａ変換を使用せず、従来のパイプライン型Ａ／Ｄ変換回路が採用していた残差アンプや１ビット出力毎のサンプルホールドアンプを使用しない特徴を有している。更に本第４の実施形態に係るＡ／Ｄ変換回路は、テント写像によるＡ／Ｄ変換において１回の写像で数ビットを出力できる写像関数を用意するので、フラッシュ型とパイプライン型を合わせたサブレンジ型のような、変換速度と回路面積、分解能精度のトレードオフ的な構成をとることが可能である。 The A / D conversion circuit according to the fourth embodiment does not use the D / A conversion used by the A / D conversion circuit according to the conventional example, but is adopted by the conventional pipeline type A / D conversion circuit. There is a feature that the residual amplifier and the sample hold amplifier for each 1-bit output are not used. Furthermore, since the A / D conversion circuit according to the fourth embodiment prepares a mapping function that can output several bits in one mapping in the A / D conversion by the tent mapping, the flash type and the pipeline type are combined. It is possible to adopt a trade-off configuration of conversion speed, circuit area, and resolution accuracy as in the subrange type.
また、本第４の実施形態に係るＡ／Ｄ変換回路を用いて、例えば、分解能８ビットのＡ／Ｄ変換を行う装置を、図１１に示した第２の実施形態のような構成によって実現することができる。即ち、図１１に示すテント写像演算回路１−１〜１−３のそれぞれを図１５に記載の本実施形態に係るＡ／Ｄ変換回路によって置換し、図１１のコンパレータＣＭＰを図１５に示す制御部４１によって置換することになる。すると、本実施形態に係るＡ／Ｄ変換回路は、１つのＡ／Ｄ変換回路のコンパレータ（オペアンプ）を５個含むから、テント写像演算回路１−１〜１−３の３回路で、合計５×３＝１５個である。また、制御部４１には、３個のコンパレータ（オペアンプ）が含まれるから１５＋３＝１８個となり、サンプルホールド１個を含めると合計１９個である。これに対し並列型（フラッシュ型）で同様の分解能が８ビット回路を作成する場合にはコンパレータを255個必要とすることから、本実施形態が遥かに少ない部品点数で同じ分解能の回路を実現することが可能である。
Further, for example, an apparatus for performing A / D conversion with an 8-bit resolution using the A / D conversion circuit according to the fourth embodiment is realized by the configuration as in the second embodiment shown in FIG. can do. That is, each of the tent mapping operation circuits 1-1 to 1-3 shown in FIG. 11 is replaced by the A / D conversion circuit according to this embodiment shown in FIG. 15, and the comparator CMP shown in FIG. The
次に、第５の実施形態に係るＡ／Ｄ変換回路に適用される１回分演算部の説明を行う。式(1)の写像を１回分行う１回分演算部であるテント写像演算回路１を、既に図１０に示した。この図１０に示す反転増幅回路は負帰還型であり、“1 - Xr”を実行するが、応答時間（レイテンシ）が遅くなるという懸念と、複数段のカスケード接続を行う場合に、前段の回路に電流が生じることで演算精度に影響を及ぼす懸念を有している。そのため、上記反転増幅回路を例えばＮＭＯＳトランジスタを用いて構成することで、応答時間（レイテンシ）向上や演算精度向上、更に回路面積削減といった効果を上げることが期待できる。そこで、本実施形態のＡ／Ｄ変換回路では、テント写像式として、以下の式(8)を使用することができる。
Next, the one-time calculation unit applied to the A / D conversion circuit according to the fifth embodiment will be described. FIG. 10 has already shown the tent
図１６に、上記式(8)のテント写像マップの幾何学的イメージを示す。このテント写像マップはＶ字型のテント写像になり、値域[1,2]を反復する。Xr の範囲が、
Xr < 1.5 の時 ビット列 “ 1 “
1.5 ≦ Xr の時 ビット列 “ 0 “
を取得する。
FIG. 16 shows a geometric image of the tent map map of the above equation (8). This tent map map becomes a V-shaped tent map and repeats the range [1, 2]. The range of X r is
When X r <1.5 Bit string “1“
When 1.5 ≤ X r Bit string “0“
To get.
式(8)を実現する場合、図１７に示す各初期値X0の範囲から写像を行い、グレイコードを生成し、バイナリ変換を行うことで、最終的なデジタル値を取得する。ところが、式(8)により上記のルールによってビット列を取得すると、図１７に示すように、バイナリ変換した値が降順（初期値X0の昇順と逆）に生成されてしまう。このため、最後にバイナリ変換した値を反転することで、最終的に適正なデジタル値（昇順）を得ることができる。 When the expression (8) is realized, mapping is performed from the range of each initial value X 0 shown in FIG. 17, a gray code is generated, and binary conversion is performed to obtain a final digital value. However, when acquiring a bit string by the above rule by Equation (8), as shown in FIG. 17, a value obtained by binary translation from being generated in descending order (ascending order opposite the initial value X 0). For this reason, it is possible to finally obtain an appropriate digital value (in ascending order) by inverting the last binary converted value.
図１０に示した反転増幅回路を、ＮＭＯＳトランジスタに置き換えて構成したテント写像演算回路５０を図１８に示す。この図１８に示すテント写像演算回路５０は、式(8)を実現する１回分演算部である。即ち、テント写像演算回路５０は、制御部５１、第１の演算回路であるアナログ演算回路５２、第２の演算回路であるアナログ演算回路５３、第３の演算回路であるアナログ演算回路５４、スイッチ群である（アナログ）スイッチＳＷ１、ＳＷ２を備えている。
FIG. 18 shows a tent
スイッチ群であるスイッチＳＷ１、ＳＷ２は、上記１回分演算部へ入力された信号を、上記第１の演算回路へ直接導くか、または、上記第２の演算回路を介して上記第１の演算回路へ導くか、経路を切り換えるスイッチ群である。 The switches SW1 and SW2, which are switch groups, directly guide the signal input to the arithmetic unit to the first arithmetic circuit, or pass the first arithmetic circuit through the second arithmetic circuit. It is a switch group that leads to or switches the route.
制御部５１は、上記１回分演算部へ入力された信号の大きさに基づき上記スイッチ群のオンオフを制御するものである。制御部５１には、入力信号をグレイコード（１ビット）に変換するコンパレータ（比較器）５６及びインバータ５１ａと、コンパレータ５６の出力に基づきスイッチＳＷ１、ＳＷ２を制御する制御信号を作成する論理回路５５により構成される。ここでは、論理回路５５は、ＡＮＤゲート５５ｂ、５５ｃ、ＯＲゲート５５ｄにより構成されている。論理回路５５の出力は、図１１に示したカスケード接続を利用する場合の次段へ送るクロック信号となる。
The control unit 51 controls on / off of the switch group based on the magnitude of the signal input to the one-time calculation unit. The control unit 51 includes a comparator (comparator) 56 and an inverter 51a that convert an input signal into a Gray code (1 bit), and a logic circuit 55 that generates a control signal for controlling the switches SW1 and SW2 based on the output of the comparator 56. Consists of. Here, the logic circuit 55 includes AND
本実施形態では、テント写像関数が一次式に第１の定数を掛け、更に第２の定数を引く形式の関数であるため、アナログ演算回路５２を、上記第１の定数を掛ける演算を行う第１の演算回路として構成し、アナログ演算回路５３を、上記一次式の演算を行う第２の演算回路として構成し、更にアナログ演算回路５４を、上記第２の定数を引く演算を行う第３の演算回路として構成している。
In the present embodiment, since the tent mapping function is a function of a form in which the primary constant is multiplied by the first constant and the second constant is further subtracted, the analog
アナログ演算回路（第１の演算回路）５２は、図８に示したオペアンプ３０による非反転増幅回路のアナログ演算にて入力信号Xrまたは3 - Xrに定数２を掛ける演算を行う。
The analog operation circuit (first operation circuit) 52 performs an operation of multiplying the input signal Xr or 3− Xr by a constant 2 by analog operation of the non-inverting amplifier circuit by the
アナログ演算回路（第２の演算回路）５３は、Xr＜1.5の場合に、図１６に示す”1.5”を折り返すようにして、”3 − Xr”の演算を、ＮＭＯＳトランジスタ５３ａ、５３ｂで構成した引き算回路で行うものである。ここでアナログ演算回路（第２の演算回路）５３は、図１９に示すように、ダイオード接続したＮＭＯＳトランジスタ５３ａのドレインに別のＮＭＯＳトランジスタ５３ｂを接続して構成される。ダイオード接続したＮＭＯＳトランジスタ５３ａのゲートとソースの接続点に電圧値Vgsが与えられている。上記別のＮＭＯＳトランジスタ５３ｂではゲートがVinに接続され、ソースがVsに接続されている。２つのＮＭＯＳトランジスタ５３ａ、５３ｂの接続点は出力端子であり、出力Voutの電圧レベルは、“Vout = Vgs - Vin + Vs (但しVin ≤ Vgs/2) ”の関係にある。
Analog computation circuit (second arithmetic circuit) 53, in the case of X r <1.5, so as to wrap the "1.5" as shown in FIG. 16, - the calculation of the "3 X r", NMOS transistors 53a, at 53b This is performed by the constructed subtraction circuit. Here, as shown in FIG. 19, the analog arithmetic circuit (second arithmetic circuit) 53 is configured by connecting another
図２０に、図１９に示したＮＭＯＳトランジスタ５３ａ、５３ｂによる回路のＤＣ解析を行った結果を示す。この図２０では、Vinを 0.0[V]〜3.0[V]まで変化させた場合のVoutの電圧レベルを示している。”Vin ≤ Vgs/2(=1.5[V])”の範囲では、 Vout は 1.5[V]を境に Vin の電圧レベルに対して、Vgs=3.0[V]からの引き算を行った値が図２０にリニアに現れている。なお、ＤＣ解析の電圧条件については、Vgs=3.0[V]、Vs=0.0[V]である。
FIG. 20 shows the result of DC analysis of the circuit using the
アナログ演算回路（第３の演算回路）５４は、アナログ演算回路（第２の演算回路）５３と構成は同じである。アナログ演算回路（第３の演算回路）５４では、アナログ演算回路（第１の演算回路）５２の出力信号を、ダイオード接続したＮＭＯＳトランジスタのゲートとソースの接続点に入力している。この構成により、アナログ演算回路（第３の演算回路）５４は入力から２を引く回路として機能する。 The analog arithmetic circuit (third arithmetic circuit) 54 has the same configuration as the analog arithmetic circuit (second arithmetic circuit) 53. In the analog arithmetic circuit (third arithmetic circuit) 54, the output signal of the analog arithmetic circuit (first arithmetic circuit) 52 is inputted to the connection point between the gate and the source of the diode-connected NMOS transistor. With this configuration, the analog arithmetic circuit (third arithmetic circuit) 54 functions as a circuit that subtracts 2 from the input.
図１８において電圧レベル入力Vinに相当する“Xr”が、Xr＜1.5のとき制御部５１によりスイッチＳＷ２が閉成され、1.5 ≦ Xr のとき、スイッチＳＷ１が閉成される。以上の構成により、1.5 ≦ Xrのとき制御部５１によりスイッチＳＷ１が閉成（ＳＷ２は開放）され、アナログ演算回路５２とアナログ演算回路５４とが接続されて、Xr+1 ＝“2Xr – 2 ”の演算を行う回路が構成され、Xr+1 が得られる。一方、Xr＜1.5のとき制御部５１によりスイッチＳＷ２が閉成（ＳＷ１は開放）され、アナログ演算回路５３とアナログ演算回路５２とアナログ演算回路５４が接続されて、Xr+1 ＝“ 2(3–Xr) - 2 (=4 - 2 Xr) ”の演算を行う回路が構成され、Xr+1 が得られる。
In FIG. 18, when “X r ” corresponding to the voltage level input Vin is X r <1.5, the control unit 51 closes the switch SW2, and when 1.5 ≦ X r , the switch SW1 is closed. With the above configuration, when 1.5 ≦ Xr , the control unit 51 closes the switch SW1 (SW2 is opened), the analog
図１８に示した、第５の実施形態に係るＡ／Ｄ変換回路に適用される１回分演算部は、図１０に示した１回分演算部と比較して、図１０の反転増幅回路により構成されるアナログ演算回路２３をＮＭＯＳトランジスタにより構成されるアナログ演算回路５３へ置き換えることで、応答時間（レイテンシ）向上、演算精度向上、また回路面積削減、といった効果が期待される。
The one-time calculation unit applied to the A / D conversion circuit according to the fifth embodiment shown in FIG. 18 is configured by the inverting amplifier circuit of FIG. 10 compared to the one-time calculation unit shown in FIG. By replacing the analog
次に、第６の実施形態に係るＡ／Ｄ変換回路に適用される１回分演算部の説明を行う。図２１に、第６の実施形態に係るＡ／Ｄ変換回路に適用される１回分演算部であるテント写像演算回路であるテント写像演算回路２０の回路図を示す。この１回分演算部であるテント写像演算回路２０は、図１０に示した１回分演算部に対して、図１０の反転増幅回路により構成されるアナログ演算回路２３をＰＭＯＳトランジスタ６３ａ、６３ｂによる構成で置き換えたものである。この１回分演算部であるテント写像演算回路２０は、式(1)の写像演算を行うものである。
Next, the one-time calculation unit applied to the A / D conversion circuit according to the sixth embodiment will be described. FIG. 21 is a circuit diagram of a tent
図１０のアナログ演算回路２３を、ＰＭＯＳトランジスタ６３ａ、６３ｂによる構成で置き換えたアナログ演算回路６３は、” 1 - Xr ”を実行する引き算回路であり、図２２に示すように２個のＰＭＯＳトランジスタで構成される。図の下側に示されるＰＭＯＳトランジスタ６３ｂはソースとゲートがVs=0.0[V]に接続されている。このＰＭＯＳトランジスタ６３ｂのドレインには別のＰＭＯＳトランジスタ６３ａのドレインが接続されている。上記別のＰＭＯＳトランジスタ６３ａのソースから電源がVdd=1.0[V]が供給され、そのＰＭＯＳトランジスタ６３ａのゲートに演算対象である入力電位レベルVinがXr として供給されている。ソースとゲートがVs=0.0[V]に接続されたＰＭＯＳトランジスタ６３ｂのドレインからの出力電圧 Voutは、” Vout = Vdd – Vin (但しVdd/2 ≤ Vin) “の関係である。
The analog arithmetic circuit 63 in which the analog
図２３に、図２２のＰＭＯＳトランジスタ６３ａ、６３ｂにより構成される回路のＤＣ解析を行った結果を示す。図２３には、入力電位レベルVinを 0.0[V]〜1.0[V]まで変化させた場合における、出力電圧レベルVoutの変化が示されている。”Vdd/2(=0.5[V]) ≤ Vin”の範囲では、 Vout は 0.5[V]を境に Vin の電圧レベルに対して、Vdd=1.0[V]からの引き算を行った値が図２３にリニアに現れている。
FIG. 23 shows the result of DC analysis of the circuit constituted by the
この第６の実施形態によれば、図１８に示した、第５の実施形態に係るＡ／Ｄ変換回路に適用される１回分演算部同様に、図１０に示した１回分演算部に対して、図１０の反転増幅回路により構成されるアナログ演算回路２３をＰＭＯＳトランジスタ６３ａ、６３ｂによる構成で置き換え構成することで、応答時間（レイテンシ）向上や演算精度向上、また回路面積削減といった効果を上げることができる。
According to the sixth embodiment, similarly to the one-time calculation unit shown in FIG. 18 applied to the A / D conversion circuit according to the fifth embodiment, the one-time calculation unit shown in FIG. Thus, by replacing the analog
本願発明の利用分野などを説明する。本発明は、アナログ電圧値をデジタル値に変換するＡ／Ｄ変換に使用可能である。特に、並列型（フラッシュ型）のように高速変換が必要とされるビデオ用途などに利用すると好適である。また、未知な高い周波数成分を含む、自然な波の科学技術解析や、センサによる信号のサンプリングの用途にも好適である。 The field of use of the present invention will be described. The present invention can be used for A / D conversion for converting an analog voltage value into a digital value. In particular, it is suitable for video applications that require high-speed conversion such as a parallel type (flash type). It is also suitable for scientific wave analysis of natural waves containing unknown high frequency components and for signal sampling by sensors.
２ サンプルホールドアンプ
３ バイナリ変換回路
４ 出力バッファ
５ 制御部
１１ サンプルホールド手段
１２ 演算手段
１３ 変換手段
２０ テント写像演算回路
２１ 制御部
２２、２３ アナログ演算回路
２４ コンパレータ
２５ 論理回路
３０、３１ オペアンプ
３２ レジスタ
３８ サンプルホールドアンプ
４１、５１ 制御部
４２、４３、４４ アナログ演算回路
５０ テント写像演算回路
５２、５３、５４ アナログ演算回路
５５ 論理回路
５６ コンパレータ
６３ アナログ演算回路
１１０ エンコーダ
１２０ 逐次比較レジスタ
１２５ タイミングコントロール部
１３０ 積分回路
１４０ カウンタ
2
Claims (10)
サンプルホールドされた信号に対し、テント写像のアナログ演算を１回分行う１回分演算部と、 初期値及び前記１回分演算部による演算結果をグレイコードのビット数ｎに応じた閾値と比較してｎビットのデジタル値を抽出してグレイコードを出力する比較器と を具備したテント写像演算回路を複数備え、
前記複数のテント写像演算回路における１回分演算部は、同一のテント写像関数によりアナログ演算を行い、
前記デジタル値を前記複数のテント写像演算回路から、クロック信号のエッジ毎に一括で得ることを特徴とするＡ／Ｄ変換回路。 Sample-and-hold means for sample-holding a target signal for A / D conversion;
To the sample held signal is compared with one time arithmetic unit for performing one-time analog computation of the tent map, a threshold according to the operation result by the initial value and the one time calculation unit in the bit number n of the gray code n A plurality of tent mapping operation circuits including a comparator that extracts a digital value of a bit and outputs a gray code ;
The one-time calculation unit in the plurality of tent mapping calculation circuits performs analog calculation using the same tent mapping function,
An A / D conversion circuit characterized in that the digital value is obtained collectively from the plurality of tent mapping operation circuits for each edge of a clock signal.
上流側に位置する１回分演算部の演算結果を次段の１回分演算部へ順送りして演算を行い、
各１回分演算部の出力に基づき所定ビットのＡ／Ｄ変換出力を得ることを特徴とする請求項１に記載のＡ／Ｄ変換回路。 A plurality of tent mapping arithmetic circuits are connected in cascade.
The calculation result of the one-time calculation unit located upstream is forwarded to the next-stage calculation unit for calculation,
2. The A / D conversion circuit according to claim 1, wherein an A / D conversion output of a predetermined bit is obtained based on the output of each calculation unit.
前記１回分演算部には、
前記定数を掛ける演算を行う第１の演算回路と、
前記一次式の演算を行う第２の演算回路と、
前記１回分演算部へ入力された信号を、前記第１の演算回路へ直接導くか、または、前記第２の演算回路を介して前記第１の演算回路へ導くか、経路を切り換えるスイッチ群と、
前記１回分演算部へ入力された信号の大きさに基づき前記スイッチ群のオンオフを制御する制御部と
を備えることを特徴とする請求項１乃至３のいずれか１項に記載のＡ／Ｄ変換回路。 The tent mapping function is a function in the form of multiplying a linear expression by a constant,
In the one-time calculation unit,
A first arithmetic circuit that performs an operation of multiplying the constant;
A second arithmetic circuit for performing the calculation of the primary expression;
A switch group for directing the signal input to the one-time arithmetic unit to the first arithmetic circuit, or to the first arithmetic circuit via the second arithmetic circuit, or for switching a path; ,
4. The A / D conversion according to claim 1, further comprising: a control unit that controls on / off of the switch group based on a magnitude of a signal input to the one-time calculation unit. circuit.
所定数を減算する第３の演算回路が備えられていることを特徴とする請求項４乃至６のいずれか１項に記載のＡ／Ｄ変換回路。 In the one-time calculation unit,
The A / D conversion circuit according to claim 4, further comprising a third arithmetic circuit that subtracts a predetermined number.
複数のアナログ演算回路と、
前記複数のアナログ演算回路中の所要のアナログ演算回路間に設けられたスイッチ及び前記Ａ／Ｄ変換の対象信号を前記複数のアナログ演算回路中の所要アナログ演算回路に導く経路に設けられたスイッチにより構成されるスイッチ群と、
前記Ａ／Ｄ変換の対象信号と閾値との大小関係に基づき、前記スイッチ群のスイッチの開閉を制御し、前記閾値との大小関係により決定されるテント写像関数中の一次関数の演算回路を実現する制御回路と
が含まれていることを特徴とする請求項１または２に記載のＡ／Ｄ変換回路。 In the one-time calculation unit,
A plurality of analog arithmetic circuits;
A switch provided between required analog arithmetic circuits in the plurality of analog arithmetic circuits and a switch provided in a path for guiding the target signal of the A / D conversion to the required analog arithmetic circuits in the plurality of analog arithmetic circuits. A group of switches configured;
Based on the magnitude relationship between the A / D conversion target signal and the threshold value, the switching of the switches of the switch group is controlled, and an arithmetic circuit for a linear function in the tent mapping function determined by the magnitude relationship with the threshold value is realized. Control circuit to
A / D conversion circuit according to claim 1 or 2, characterized in that it contains.
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