JP2003218696A - Analog-digital converter - Google Patents

Analog-digital converter

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JP2003218696A
JP2003218696A JP2002018117A JP2002018117A JP2003218696A JP 2003218696 A JP2003218696 A JP 2003218696A JP 2002018117 A JP2002018117 A JP 2002018117A JP 2002018117 A JP2002018117 A JP 2002018117A JP 2003218696 A JP2003218696 A JP 2003218696A
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voltage
conversion processing
analog
processing unit
circuit
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Yukio Koyanagi
裕喜生 小柳
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
    • H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To constitute a comparison type analog-digital converter having large resolution without making its circuit scale large. <P>SOLUTION: The A/D converter which has a resolution of, for example, 8 bits is divided into higher-order bit and lower-order bit conversion processing parts 1<SB>-1</SB>and 1<SB>-2</SB>and performs A/D conversion in a unit of four bits to make the number of bits converted by the individual conversion processing parts 1<SB>-1</SB>and 1<SB>-2</SB>smaller. Consequently, the number of circuit elements in use, e.g. a comparator and a voltage-dividing resistance is decreased and the circuit scale of an encoding circuit, etc., accompanying them can be made smaller. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、アナログ信号をデ
ジタル信号に変換するアナログデジタル変換装置に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analog / digital conversion device for converting an analog signal into a digital signal.

【０００２】[0002]

【従来の技術】近年、ＬＳＩ技術の進歩によって、通
信、計測、音声・画像信号処理、医療、地震学などの様
々な分野においてアナログ信号をデジタル的に処理する
手法が一般化している。アナログ信号をデジタル処理す
るためには、アナログ量をデジタル量に変換するＡ／Ｄ
変換装置が必須となる。2. Description of the Related Art In recent years, with the progress of LSI technology, a method of digitally processing an analog signal has been generalized in various fields such as communication, measurement, voice / image signal processing, medical care, and seismology. In order to digitally process analog signals, an A / D that converts analog quantities into digital quantities
A converter is required.

【０００３】Ａ／Ｄ変換装置の種類は多種多様であり、
使用目的に応じてその構成や原理が異なったものが使用
される。Ａ／Ｄ変換装置は積分方式と比較方式に大別さ
れ、さらに積分方式はデュアルスロープ型と電荷並行型
に、比較方式は帰還比較型（逐次比較型）と無帰還比較
型（並列型又はフラッシュ型）に分類される。時間軸で
精度を出す積分方式は、低速であるが、高分解能に適し
ている。一方、素子によって精度を出す比較方式は、高
速ではあるが、低分解能（８〜１２ビット）に適してい
る。There are various types of A / D converters,
Different structures and principles are used depending on the purpose of use. A / D converters are roughly classified into an integration method and a comparison method. Further, the integration method is a dual slope type and a charge parallel type, and the comparison method is a feedback comparison type (successive comparison type) and a non-feedback comparison type (parallel type or flash type. Type). The integration method that produces accuracy on the time axis is slow, but is suitable for high resolution. On the other hand, the comparison method in which accuracy is obtained by elements is high speed, but is suitable for low resolution (8 to 12 bits).

【０００４】図６に、比較方式による従来のＡ／Ｄ変換
装置の構成を示す。図６において、１１１は入力アナロ
グ信号の電圧Ｖinを保持するサンプルホールド回路、１
１２は複数のコンパレータである。各コンパレータ１１
２の一方の入力端子にはサンプルホールド回路１１１の
出力が接続され、他方の入力端子には電圧ＶDDを等しく
分圧する複数の抵抗Ｒの出力タップがそれぞれ接続され
ている。FIG. 6 shows the structure of a conventional A / D conversion device based on the comparison method. In FIG. 6, 111 is a sample hold circuit for holding the voltage Vin of the input analog signal, 1
Reference numeral 12 is a plurality of comparators. Each comparator 11
The output of the sample hold circuit 111 is connected to one of the two input terminals, and the output taps of a plurality of resistors R for equally dividing the voltage VDD are connected to the other input terminal.

【０００５】各コンパレータ１１２は、サンプルホール
ド回路１１１から出力されるアナログ入力電圧Ｖinと、
複数の抵抗Ｒによって等分された電圧ＶDDの分圧とをそ
れぞれ比較し、その比較結果に応じて０または１の値を
エンコーダ１１３に出力する。このときエンコーダ１１
３に入力されるデータは、アナログ入力電圧Ｖinの大き
さに応じて、何れかのコンパレータ１１２を境としてそ
の両側で０および１の値が連続するデータとなってい
る。エンコーダ１１３は、コンパレータ１１２の出力デ
ータをエンコードして所定ビットのデジタルデータと
し、レジスタ１１４を介して出力する。Each comparator 112 has an analog input voltage Vin output from the sample hold circuit 111,
The divided voltage VDD divided by the plurality of resistors R is compared with each other, and a value of 0 or 1 is output to the encoder 113 according to the comparison result. At this time, the encoder 11
The data input to 3 is data in which values of 0 and 1 are continuous on either side of any comparator 112 depending on the magnitude of the analog input voltage Vin. The encoder 113 encodes the output data of the comparator 112 into digital data of predetermined bits and outputs the digital data via the register 114.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、上記従
来技術に示す比較型Ａ／Ｄ変換装置では、Ａ／Ｄ変換速
度は速くできるものの、入力アナログ電圧と基準電圧と
を比較するコンパレータや分圧抵抗等が分解能に相当す
る数（例えば、８ビットのＡ／Ｄ変換装置であれば２５
６個）だけ必要となる。また、そのコンパレータの数に
比例してエンコーダの回路規模も膨大になり、チップサ
イズの大型化やコスト上昇の大きな要因となるという問
題があった。However, in the comparison type A / D conversion device shown in the above-mentioned prior art, although the A / D conversion speed can be increased, a comparator for comparing the input analog voltage and the reference voltage and a voltage dividing resistor. Is a number corresponding to the resolution (for example, 25 for an 8-bit A / D converter).
Only 6 pieces are required. In addition, the encoder circuit scale becomes enormous in proportion to the number of the comparators, which causes a large chip size and a large cost increase.

【０００７】本発明は、このような問題を解決するため
に成されたものであり、大きな分解能の比較型Ａ／Ｄ変
換装置を、回路規模を大きくすることなく構成できるよ
うにすることを目的とする。The present invention has been made in order to solve such a problem, and an object thereof is to make it possible to construct a comparison type A / D conversion device having a large resolution without increasing the circuit scale. And

【０００８】[0008]

【課題を解決するための手段】本発明のアナログデジタ
ル変換装置は、直列接続された複数の変換処理部によっ
てアナログ信号を所定ビット単位でデジタル信号に変換
するアナログデジタル変換装置であって、上記複数の変
換処理部はそれぞれ、上記変換処理部が最上位から何段
目に接続されているかによって決まる量子化レベルに対
応する複数の比較基準電圧を生成するための複数の分圧
抵抗と、上記複数の分圧抵抗によって得られる上記複数
の比較基準電圧とアナログ入力電圧とをそれぞれ比較し
て、その比較結果に応じたデータ列を出力する複数の比
較回路と、上記複数の比較回路より出力されるデータ列
をエンコードして上記所定ビット単位のデジタル信号を
発生するエンコード回路とを備え、上記複数の分圧抵抗
のそれぞれの両端に現れる電圧を上限および下限とする
複数の電圧範囲のうち、上記アナログ入力電圧の値が含
まれる電圧範囲の下限電圧あるいは上限電圧を次段の変
換処理部に伝える電圧伝達回路を更に備え、上記次段の
変換処理部では、前段の変換処理部から伝えられた電圧
範囲を上記複数の分圧抵抗によって分圧することを特徴
とする。The analog-to-digital conversion device of the present invention is an analog-to-digital conversion device for converting an analog signal into a digital signal in a predetermined bit unit by a plurality of conversion processing units connected in series. Of each of the conversion processing units, and a plurality of voltage dividing resistors for generating a plurality of comparison reference voltages corresponding to a quantization level determined by which stage from the highest level the conversion processing units are connected, A plurality of comparison circuits for respectively comparing the plurality of comparison reference voltages obtained by the voltage dividing resistors with the analog input voltage and outputting a data string according to the comparison result, and a plurality of comparison circuits for outputting the data strings. An encoding circuit that encodes a data string to generate the digital signal in the predetermined bit unit, and the both ends of each of the plurality of voltage dividing resistors. Of a plurality of voltage ranges having the upper limit and the lower limit of the appearing voltage, a voltage transfer circuit for transmitting the lower limit voltage or the upper limit voltage of the voltage range including the value of the analog input voltage to the conversion processing unit of the next stage is further provided. The conversion processing unit at the stage is characterized in that the voltage range transmitted from the conversion processing unit at the previous stage is divided by the plurality of voltage dividing resistors.

【０００９】本発明の他の態様では、上記電圧伝達回路
は、上記複数の比較回路より出力されるデータ列の値の
変わり目を検出する変化点検出回路と、上記変化点検出
回路から出力される信号に応じてスイッチング動作し、
上記アナログ入力電圧の値が含まれる電圧範囲の下限電
圧あるいは上限電圧を次段の変換処理部に導出するスイ
ッチング回路とを備えることを特徴とする。According to another aspect of the present invention, the voltage transmission circuit outputs a change point detecting circuit for detecting a change in the value of a data string output from the plurality of comparison circuits, and the change point detecting circuit. Switching operation according to the signal,
And a switching circuit for deriving a lower limit voltage or an upper limit voltage of a voltage range including the value of the analog input voltage to the conversion processing unit of the next stage.

【００１０】本発明のその他の態様では、上記電圧伝達
回路は、上記複数の比較回路の隣接する２つから出力さ
れるデータをそれぞれ２入力とする複数の排他的論理和
回路と、上記複数の排他的論理和回路の出力がそれぞれ
ゲートに接続されるとともに、ソースまたはドレインが
所定の基準電位発生回路に共通に接続された複数のＭＯ
Ｓスイッチと、上記次段の変換処理部が備える複数の分
圧抵抗に対して直列に接続された複数の抵抗であって、
上記複数のＭＯＳスイッチのドレインまたはソースが各
抵抗のタップにそれぞれ接続された第２の複数の分圧抵
抗とを備えることを特徴とする。In another aspect of the present invention, the voltage transfer circuit includes a plurality of exclusive OR circuits each having two inputs of data output from adjacent two of the plurality of comparison circuits, and a plurality of the plurality of exclusive OR circuits. The output of the exclusive OR circuit is connected to each gate, and the source or drain is commonly connected to a predetermined reference potential generating circuit.
A plurality of resistors connected in series with the S switch and the plurality of voltage dividing resistors included in the conversion processing unit of the next stage,
The drains or sources of the plurality of MOS switches include a second plurality of voltage dividing resistors respectively connected to taps of the resistors.

【００１１】本発明のその他の態様では、上記電圧伝達
回路は、上記複数の比較回路の隣接する２つから出力さ
れるデータをそれぞれ２入力とする複数の排他的論理和
回路と、上記複数の排他的論理和回路の出力がそれぞれ
スイッチングの制御端に接続されるとともに、入力端が
上記複数の分圧抵抗の各タップにそれぞれ接続され、出
力端が上記次段の変換処理部が備える複数の分圧抵抗の
一端に対して共通に接続された複数のアナログスイッチ
とを備えることを特徴とする。In another aspect of the present invention, the voltage transfer circuit includes a plurality of exclusive OR circuits each having two inputs of data output from two adjacent ones of the plurality of comparison circuits, and the plurality of exclusive OR circuits. The outputs of the exclusive OR circuits are connected to the switching control terminals, the input terminals are connected to the taps of the plurality of voltage dividing resistors, and the output terminals of the conversion processing unit of the next stage are provided. A plurality of analog switches commonly connected to one end of the voltage dividing resistor.

【００１２】[0012]

【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below with reference to the drawings.

【００１３】（第１の実施形態）図１および図２は、第
１の実施形態によるＡ／Ｄ変換装置の概略構成を示す図
である。ここでは、８ビットの変換分解能を有するＡ／
Ｄ変換装置を例に挙げて説明する。図１および図２に示
すように、本実施形態のＡ／Ｄ変換装置は、４ビット単
位でＡ／Ｄ変換を行う上位ビット変換処理部１-1（図
１）と下位ビット変換処理部１-2（図２）とを接続して
構成されている。(First Embodiment) FIGS. 1 and 2 are views showing a schematic configuration of an A / D converter according to a first embodiment. Here, A / with a conversion resolution of 8 bits
The D converter will be described as an example. As shown in FIGS. 1 and 2, the A / D conversion apparatus according to the present embodiment has an upper bit conversion processing unit 1 -1 (FIG. 1) and a lower bit conversion processing unit 1 that perform A / D conversion in units of 4 bits. -2 (Fig. 2) is connected.

【００１４】まず図１を参照して、上位ビット変換処理
部１-1について説明する。図１において、１１はＡ／Ｄ
変換の対象となるアナログ入力電圧Ｖinを保持する上位
サンプルホールド回路、１２は複数（４ビットのデジタ
ル信号に変換する場合は２4＝１６個）の抵抗、１３は
複数（２4＝１６個）のラッチ付きコンパレータ、１４
は複数（２4＝１６個）の排他的論理和回路（ＸＯＲ回
路）である。First, the high-order bit conversion processing section 1 -1 will be described with reference to FIG. In FIG. 1, 11 is A / D
Upper sample and hold circuit that holds the analog input voltage Vin to be converted, 12 is a plurality of (2 4 = 16 when converting to a 4-bit digital signal), 13 is a plurality (2 4 = 16) Latched comparator, 14
Are a plurality (2 4 = 16) of exclusive OR circuits (XOR circuits).

【００１５】複数の抵抗１２は、それぞれが同じ抵抗値
Ｒを有しており、一定の電流値Ｉrefを出力する定電流
源Ｉrefと基準電圧Ｖrefの発生部との間に直列に接続さ
れている。なお、定電流源Ｉrefの一端は電圧ＶDDに接
続され、他端は保護抵抗Ｒ１に接続されている。このよ
うな構成により、抵抗１２間の各タップには、図の下か
ら順に、基準電圧Ｖrefを基準としてＲ×Ｉrefだけ順に
高くなっていく比較基準電圧が得られる。The plurality of resistors 12 each have the same resistance value R, and are connected in series between a constant current source Iref that outputs a constant current value Iref and a generating portion of the reference voltage Vref. . The constant current source Iref has one end connected to the voltage VDD and the other end connected to the protection resistor R1. With such a configuration, at each tap between the resistors 12, a comparative reference voltage that sequentially increases from the bottom of the figure by R × Iref with the reference voltage Vref as a reference is obtained.

【００１６】複数のコンパレータ１３のそれぞれは、非
反転入力端子に上位サンプルホールド回路１１の出力が
接続され、反転入力端子に抵抗１２の各タップがそれぞ
れ接続されている。各コンパレータ１３は、上位サンプ
ルホールド回路１１から出力されるアナログ入力電圧Ｖ
inのサンプルホールド値と、複数の抵抗１２によって生
成された比較基準電圧とをそれぞれ比較し、その比較結
果に応じて０または１の値を出力する。このとき各コン
パレータ１３から出力されるデータ列は、アナログ入力
電圧Ｖinの大きさに応じて、何れかのコンパレータ１３
-i（ｉは１〜１６の何れか）を境としてその両側で０お
よび１の値が連続するデータ列となっている。In each of the plurality of comparators 13, the output of the higher-order sample hold circuit 11 is connected to the non-inverting input terminal, and each tap of the resistor 12 is connected to the inverting input terminal. Each comparator 13 has an analog input voltage V output from the upper sample hold circuit 11.
The sample-and-hold value of in is compared with the comparison reference voltage generated by the plurality of resistors 12, and a value of 0 or 1 is output according to the comparison result. At this time, the data string output from each comparator 13 is one of the comparators 13 according to the magnitude of the analog input voltage Vin.
A data string in which the values of 0 and 1 are continuous on both sides of -i (i is any of 1 to 16) as a boundary.

【００１７】複数のコンパレータ１３から出力されたデ
ータは、複数のＸＯＲ回路１４に入力されるとともに、
上位ビットエンコーダ１５に入力される。図の上から２
つのコンパレータ１３-15，１３-16の出力データは更
に、ＡＮＤ回路１９にも入力される。上位ビットエンコ
ーダ１５は、各コンパレータ１３の出力データをエンコ
ードして４ビットのデジタルデータとし、第１および第
２の上位ビットレジスタ１６，１７を介して出力する。The data output from the plurality of comparators 13 is input to the plurality of XOR circuits 14 and at the same time,
It is input to the high-order bit encoder 15. 2 from the top of the figure
The output data of the two comparators 13 -15 and 13 -16 are also input to the AND circuit 19. The high-order bit encoder 15 encodes the output data of each comparator 13 into 4-bit digital data, and outputs the 4-bit digital data via the first and second high-order bit registers 16 and 17.

【００１８】上記複数のＸＯＲ回路１４は、隣接する２
つのコンパレータ１３から出力されるデータを２入力と
して、その排他的論理和を演算する。例えば、図の一番
下にあるＸＯＲ回路１４-1は、下から２つのコンパレー
タ１３-1，１３-2の出力データを入力して排他的論理和
を演算する。また、下から２番目にあるＸＯＲ回路１４
-2は、２つのコンパレータ１３-2，１３-3の出力データ
を入力して排他的論理和を演算する。The plurality of XOR circuits 14 are adjacent to each other.
The data output from one comparator 13 is used as two inputs, and the exclusive OR is calculated. For example, the XOR circuit 14 -1 at the bottom of the figure inputs the output data of the two comparators 13 -1 , 13 -2 from the bottom and calculates the exclusive OR. In addition, the XOR circuit 14 which is the second from the bottom
The -2 inputs the output data of the two comparators 13 -2 and 13 -3 and calculates the exclusive OR.

【００１９】これにより、複数のＸＯＲ回路１４は、ア
ナログ入力電圧Ｖinの大きさに応じて、対応する位置の
ＸＯＲ回路１４-i（ｉは１〜１６の何れか）の出力のみ
が１となり、その他の出力は全て０となる。例えば、図
１に示すように、アナログ入力電圧Ｖinの大きさが、下
から７番目の抵抗１２-7の両端に現れる比較基準電圧Ｖ
L，ＶHの間にあったとすると、下から７つのコンパレー
タ１３-1〜１３-7は出力が全て１、下から８つ目以降の
コンパレータ１３-8〜１３-16は出力が全て０となり、
その結果、下から７つ目のＸＯＲ回路１４-7の出力だけ
が１となる。As a result, in the plurality of XOR circuits 14, only the output of the XOR circuit 14 -i (i is any of 1 to 16) at the corresponding position becomes 1 according to the magnitude of the analog input voltage Vin, All other outputs are 0. For example, as shown in FIG. 1, the magnitude of the analog input voltage Vin is the comparison reference voltage V that appears across the seventh resistor 12 -7 from the bottom.
If it is between L and V H, the outputs from the bottom seven comparators 13 -1 to 13 -7 are all 1, and the outputs from the bottom eight comparators 13 -8 to 13 -16 are all 0,
As a result, only the output of the seventh XOR circuit 14 -7 from the bottom becomes 1.

【００２０】このように、複数のＸＯＲ回路１４は、複
数のコンパレータ１３の出力値の変わり目、すなわち、
アナログ入力電圧Ｖinの値が存在する範囲ＶL〜ＶHを検
出する変化点検出回路として機能する。なお、アナログ
入力電圧Ｖinが、一番上の抵抗１２-16の出力タップに
現れる電圧よりも大きい場合は、ＡＮＤ回路１９よりオ
ーバーフロー出力がなされる。As described above, the plurality of XOR circuits 14 change the output values of the plurality of comparators 13, that is,
It functions as a change point detection circuit that detects a range VL to VH in which the value of the analog input voltage Vin exists. When the analog input voltage Vin is larger than the voltage appearing at the output tap of the uppermost resistor 12-16 , the AND circuit 19 outputs an overflow.

【００２１】各ＸＯＲ回路１４の出力データは、図２の
下位ビット変換処理部１-2に入力される。なお、一番下
のＸＯＲ回路１４-1の出力データについては、その上の
ＸＯＲ回路１４-2の出力データとの反転論理和がＮＯＲ
回路１８によって演算され、その演算結果が下位ビット
変換処理部１-2に入力される。以下、図２を参照して下
位ビット変換処理部１-2について説明する。The output data of the XOR circuit 14 is input to the lower bit conversion processor 1 -2 2. The output data of the bottom XOR circuit 14 -1 is NORed with the output data of the upper XOR circuit 14 -2.
Is calculated by the circuit 18, the operation result is input to the lower bit conversion processing unit 1 2. Hereinafter, description will be given significant bit conversion unit 1 -2 with reference to FIG.

【００２２】図２において、２１は下位サンプルホール
ド回路であり、上位サンプルホールド回路１１から出力
されるアナログ入力電圧Ｖinのサンプルホールド値を保
持する。２２は複数（２4＝１６個）のＭＯＳスイッ
チ、２３は複数（２4＝１６個）の抵抗、２４は複数
（２4＝１６個）の抵抗、２５は複数（２4＝１６個）の
ラッチ付きコンパレータである。In FIG. 2, reference numeral 21 is a lower sample hold circuit, which holds the sample hold value of the analog input voltage Vin output from the upper sample hold circuit 11. 22 is a plurality of (2 4 = 16) MOS switches, 23 is a plurality of (2 4 = 16) resistors, 24 is a plurality of (2 4 = 16) resistors, and 25 is a plurality of (2 4 = 16) resistors Is a comparator with a latch.

【００２３】複数のＭＯＳスイッチ２２は、そのゲート
が上位ビット変換処理部１-1の複数のＸＯＲ回路１４の
出力にそれぞれ接続されている。また、それぞれのソー
スが基準電位発生回路２８に共通に接続されるととも
に、直列接続された複数の抵抗２３間の各タップに各ド
レインがそれぞれ接続されている。なお、ここではｎＭ
ＯＳトランジスタによりスイッチを構成しているが、ｐ
ＭＯＳトランジスタを用いた回路に応用することも可能
である。The gates of the plurality of MOS switches 22 are connected to the outputs of the plurality of XOR circuits 14 of the high-order bit conversion processing section 1 -1 , respectively. Further, each source is commonly connected to the reference potential generating circuit 28, and each drain is connected to each tap between the plurality of resistors 23 connected in series. Note that here, nM
The switch is composed of OS transistors, but p
It can also be applied to a circuit using MOS transistors.

【００２４】上述のように、ＭＯＳスイッチ２２の各ゲ
ートが接続される複数のＸＯＲ回路１４の出力データ
は、何れか１つのみが１となるので、それにゲートが接
続されている１つのＭＯＳスイッチ２２-i（ｉは１〜１
６の何れか）のみが導通する。今の例では、下から７番
目のＭＯＳスイッチ２２-7だけが導通する。As described above, since only one of the output data of the plurality of XOR circuits 14 to which each gate of the MOS switch 22 is connected is 1, one MOS switch whose gate is connected to it. 22 -i (i is 1 to 1
Only any one of 6) becomes conductive. In the present example, only the seventh MOS switch 22 -7 from the bottom is conductive.

【００２５】基準電位発生回路２８は、上位ビット変換
処理部１-1と同じ基準電圧Ｖrefの発生部と定電流源Ｉr
efとの間にＭＯＳスイッチ２８-1を備えている。このＭ
ＯＳスイッチ２８-1は、ＭＯＳスイッチ２２と同じもの
である。上位ビット変換処理部１-1では定電流源Ｉref
の一端は電圧ＶDDに接続されていたが、下位ビット変換
処理部１-2では、定電流源Ｉrefの一端は接地されてい
る。これにより、基準電位発生回路２８は、基準電圧Ｖ
refよりもＭＯＳスイッチ２８-1のしきい値電圧ＶS分だ
け低い電位（Ｖref−ＶS）を出力する。The reference potential generating circuit 28, generation of the same reference voltage Vref and the high-order bit conversion processing unit 1 1 and the constant current source Ir
A MOS switch 28 -1 is provided between it and ef. This M
The OS switch 28 -1 is the same as the MOS switch 22. Upper bit conversion processing unit 1, -1 constant current source Iref
One end of had coupled to the power voltage VDD, the lower bit conversion processing unit 1 -2, one end of the constant current source Iref is grounded. As a result, the reference potential generation circuit 28 causes the reference voltage V
and it outputs a threshold voltage V S content lower by the potential of the MOS switches 28 -1 (Vref-V S) than ref.

【００２６】上記複数の抵抗２３は、もう１組の複数の
抵抗２４に対して直列に接続されており、それぞれが同
じ抵抗値Ｒ（上位ビット変換処理部１-1が備える複数の
抵抗１２の抵抗値Ｒと同じ）を有している。上述のよう
に、この抵抗２３間の各タップは複数のＭＯＳスイッチ
２２のドレインにそれぞれ接続され、当該複数のＭＯＳ
スイッチ２２のソースは、基準電位発生回路２８の出力
に共通に接続されている。この複数の抵抗２３は、本発
明の第２の複数の分圧抵抗に相当する。The plurality of resistors 23 are connected in series to another set of a plurality of resistors 24, and each has the same resistance value R (the plurality of resistors 12 included in the higher bit conversion processing section 1 -1 ). The same as the resistance value R). As described above, the taps between the resistors 23 are connected to the drains of the plurality of MOS switches 22, respectively.
The sources of the switches 22 are commonly connected to the output of the reference potential generation circuit 28. The plurality of resistors 23 correspond to the second plurality of voltage dividing resistors of the present invention.

【００２７】このような構成により、導通したＭＯＳス
イッチ２２-iのドレインに接続された抵抗２３-iのタッ
プに基準電圧Ｖref（＝（Ｖref−ＶS）＋ＶS）が現れる
とともに、その基準電圧Ｖrefを基準として、図の下側
に向かってＲ×Ｉrefだけ順に高くなっていく電圧が得
られる。すなわち、ノードＡの電圧がＶref、ノードＢ
の電圧が（Ｖref＋６Ｒ×Ｉref）となる。このノードＢ
の電圧値は、図１中に示した電圧値ＶLに等しくなる。[0027] With such a configuration, the conduction was MOS switches 22 -i drain connected to a resistor 23 -i tap to a reference voltage Vref of the (= (Vref-V S) + V S) appears, the reference voltage With Vref as a reference, a voltage that sequentially increases by R × Iref toward the lower side of the figure is obtained. That is, the voltage of the node A is Vref and the voltage of the node B is
Voltage becomes (Vref + 6R × Iref). This node B
Voltage value becomes equal to the voltage value V L shown in FIG.

【００２８】また、複数の抵抗２４は、それぞれが同じ
抵抗値Ｒ／１６を有しており、上記複数の抵抗２３のノ
ードＢと、一端が電圧ＶDDに接続された定電流源Ｉref
との間に直列に接続されている。この抵抗値Ｒ／１６
は、その変換処理部が最上位から何段目に接続されてい
るかによって決まる量子化レベルに対応する値である。
最上位から２段目に当たる下位ビット変換処理部１-2の
場合は、上位ビット変換処理部１-1が備える複数の抵抗
１２の抵抗値Ｒの１／１６の値となる。Each of the plurality of resistors 24 has the same resistance value R / 16, and the node B of the plurality of resistors 23 and a constant current source Iref whose one end is connected to the voltage VDD.
And are connected in series. This resistance value R / 16
Is a value corresponding to the quantization level that is determined by how many stages from the top the conversion processing unit is connected.
For lower bit conversion processor 1 -2 which corresponds to the second stage from the top, the 1/16 value of the resistance value R of the plurality of resistors 12 provided in the upper bit conversion processing unit 1 -1.

【００２９】このような構成により、抵抗２４間の各タ
ップには、図の下から順に、ノードＢの電圧ＶLを基準
としてＲ／１６×Ｉrefだけ順に高くなっていく比較基
準電圧が得られる。これにより、１６個の抵抗２４が積
まれたノードＣの電圧値は、図１中に示した電圧値ＶH
に等しくなる。つまり、この複数の抵抗２４は、上位ビ
ット変換処理部１-1によって検出された、アナログ入力
電圧Ｖinの値が存在する範囲ＶL〜ＶHを更に１６等分に
分圧する回路として機能する。With such a configuration, a comparison reference voltage which increases in order by R / 16 × Iref with reference to the voltage V L of the node B is obtained at each tap between the resistors 24 from the bottom of the figure. . As a result, the voltage value of the node C on which the 16 resistors 24 are stacked is the voltage value V H shown in FIG.
Is equal to That is, the plurality of resistors 24, detected by the upper bit conversion processor 1-1, functions as a circuit which applies further 16 equal portions bisecting the range V L ~V H the value of the analog input voltage Vin is present.

【００３０】複数のコンパレータ２５のそれぞれは、非
反転入力端子に下位サンプルホールド回路２１の出力が
接続され、反転入力端子に抵抗２４の各タップがそれぞ
れ接続されている。各コンパレータ２５は、下位サンプ
ルホールド回路２１から出力されるアナログ入力電圧Ｖ
inのサンプルホールド値と、複数の抵抗２４によってＶ
L〜ＶHの間を等しく分圧して生成された比較基準電圧と
をそれぞれ比較し、その比較結果に応じて０または１の
値を出力する。このとき各コンパレータ２５から出力さ
れるデータ列は、アナログ入力電圧Ｖinの大きさに応じ
て、何れかのコンパレータ２５-iを境としてその両側で
０および１の値が連続するデータ列となっている。Each of the plurality of comparators 25 has a non-inverting input terminal connected to the output of the lower sample-hold circuit 21, and an inverting input terminal connected to each tap of the resistor 24. Each comparator 25 has an analog input voltage V output from the lower sample hold circuit 21.
Sample hold value of in and V
The voltage between L and VH is equally divided and compared with the comparative reference voltage, and a value of 0 or 1 is output according to the comparison result. At this time, the data string output from each comparator 25 is a data string in which values of 0 and 1 are continuous on either side of either comparator 25 -i depending on the magnitude of the analog input voltage Vin. There is.

【００３１】複数のコンパレータ２５から出力されたデ
ータは、下位ビットエンコーダ２６に入力される。下位
ビットエンコーダ２６は、各コンパレータ２５の出力デ
ータをエンコードして４ビットのデジタルデータとし、
下位ビットレジスタ２７を介して出力する。The data output from the plurality of comparators 25 is input to the lower bit encoder 26. The lower bit encoder 26 encodes the output data of each comparator 25 into 4-bit digital data,
It is output via the lower bit register 27.

【００３２】図３は、図１および図２に示した本実施形
態によるＡ／Ｄ変換装置の動作を説明するためのタイミ
ングチャートである。以下、この図３を用いて説明す
る。なお、図３中に示す○付きの数字はＡ／Ｄ変換され
るデータの順番を示しており、その番号の後に付された
ＵおよびＤの文字は、それぞれ上位ビットおよび下位ビ
ットを示している。図３において、ＣＫ０は基準クロッ
クであり、ＣＫ１，ＣＫ２はこの基準クロックＣＫ０か
ら生成された動作クロックである。FIG. 3 is a timing chart for explaining the operation of the A / D conversion device according to the present embodiment shown in FIGS. 1 and 2. This will be described below with reference to FIG. It should be noted that the numbers with a circle in FIG. 3 indicate the order of data to be A / D converted, and the letters U and D added after the numbers indicate the upper bits and the lower bits, respectively. . In FIG. 3, CK0 is a reference clock, and CK1 and CK2 are operation clocks generated from this reference clock CK0.

【００３３】アナログ入力電圧Ｖinは、動作クロックＣ
Ｋ２の立ち上がりに同期して出力されるサンプルホール
ドパルスＳＨ１によって、上位サンプルホールド回路１
１にてサンプルホールドされる。また、このサンプルホ
ールドパルスＳＨ１よりも一定時間だけ遅れて出力され
るサンプルホールドパルスＳＨ２によって、上位サンプ
ルホールド回路１１より出力されるサンプルホールド値
ＳＯ１が下位サンプルホールド回路２１にてサンプルホ
ールドされる。The analog input voltage Vin is the operating clock C
The sample-and-hold pulse SH1 output in synchronization with the rising edge of K2 causes the upper sample-and-hold circuit 1 to
The sample is held at 1. The sample-hold value SH1 output from the upper sample-hold circuit 11 is sample-held by the lower sample-hold circuit 21 by the sample-hold pulse SH2 output after a delay of a predetermined time from the sample-hold pulse SH1.

【００３４】上位サンプルホールド回路１１にサンプル
ホールドされた値ＳＯ１は、サンプルホールドパルスＳ
Ｈ１よりも一定時間だけ遅れて出力されるラッチパルス
ＬＴＨ１によって複数のコンパレータ１３にラッチさ
れ、値が確定される。同様に、下位サンプルホールド回
路２１にサンプルホールドされた値ＳＯ２は、サンプル
ホールドパルスＳＨ２よりも一定時間だけ遅れて出力さ
れるラッチパルスＬＴＨ２によって複数のコンパレータ
２５にラッチされ、値が確定される。The value SO1 sampled and held by the upper sample and hold circuit 11 is the sample and hold pulse S
The latch pulse LTH1 output after a delay of a certain time from H1 is latched by the plurality of comparators 13 and the value is fixed. Similarly, the value SO2 sampled and held by the lower sample and hold circuit 21 is latched in the plurality of comparators 25 by the latch pulse LTH2 which is output after a delay of the sample and hold pulse SH2 by a certain time, and the value is fixed.

【００３５】そして、上位ビット変換処理部１-1の各コ
ンパレータ１３にラッチされたアナログ入力電圧Ｖinの
サンプルホールド値ＳＯ１と比較基準電圧との比較が行
われ、その結果として各コンパレータ１３から出力され
るデータ列が上位ビットエンコーダ１５により４ビット
のデジタル信号に変換される。また、下位ビット変換処
理部１-2の各コンパレータ２５にラッチされたアナログ
入力電圧Ｖinのサンプルホールド値ＳＯ２と比較基準電
圧との比較が行われ、その結果として各コンパレータ２
５から出力されるデータ列が下位ビットエンコーダ２６
により４ビットのデジタル信号に変換される。[0035] The comparison between the sample hold value SO1 comparison reference voltage of the analog input voltage Vin which is latched in the comparator 13 of the upper bit conversion processor 1-1 is performed, is outputted from the comparator 13 as a result The data string to be converted is converted into a 4-bit digital signal by the high-order bit encoder 15. The comparison between the comparison reference voltage with the sample hold value SO2 of the analog input voltage Vin which is latched in the comparator 25 of the lower bit conversion processor 1 -2 is performed, the comparator 2 as a result
The data string output from 5 is the lower bit encoder 26
Is converted into a 4-bit digital signal.

【００３６】上記ラッチパルスＬＴＨ２が印加されるの
と同じタイミングで、上位ビット変換処理部１-1の第１
の上位ビットレジスタ１６に第１のロードパルスＬＤ１
が印加される。これにより、上位ビットエンコーダ１５
によりエンコードされた上位側４ビットのデジタル信号
が第１の上位ビットレジスタ１６にロードして保持され
る。At the same timing that the latch pulse LTH2 is applied, the first bit of the high-order bit conversion processing section 1 -1
To the upper bit register 16 of the first load pulse LD1
Is applied. As a result, the high-order bit encoder 15
The higher-order 4-bit digital signal encoded by is loaded and held in the first higher-order bit register 16.

【００３７】また、この第１のロードパルスＬＤ１より
も一定時間だけ遅れて、上位ビット変換処理部１-1の第
２の上位ビットレジスタ１７と下位ビット変換処理部１
-2の下位ビットレジスタ２７とに第２のロードパルスＬ
Ｄ２が印加される。これにより、第１の上位ビットレジ
スタ１６に保持された４ビットのデジタル信号が第２の
上位ビットレジスタ１７にロードして保持されるととも
に、下位ビットエンコーダ２６によりエンコードされた
４ビットのデジタル信号が下位ビットレジスタ２７にロ
ードして保持される。これらのレジスタ１７，２７に保
持された各４ビットのデジタル信号が、全体として８ビ
ットのデジタル信号として出力される。Further, after a delay of a predetermined time from the first load pulse LD1, the second upper bit register 17 and the lower bit conversion processing unit 1 of the higher bit conversion processing unit 1 -1 .
-2 lower load register 27 and second load pulse L
D2 is applied. As a result, the 4-bit digital signal held in the first higher-order bit register 16 is loaded and held in the second higher-order bit register 17, and the 4-bit digital signal encoded by the lower-order bit encoder 26 is changed. It is loaded and held in the lower bit register 27. The 4-bit digital signals held in the registers 17 and 27 are output as 8-bit digital signals as a whole.

【００３８】以上詳しく説明したように、第１の実施形
態では、所望の分解能を有するＡ／Ｄ変換装置を上位ビ
ット変換処理部１-1と下位ビット変換処理部１-2との２
つに分解してＡ／Ｄ変換を行う。その際、まず上位ビッ
ト変換処理部１-1において、１６分割された電圧値のど
の範囲内にアナログ入力電圧Ｖinが存在するかに応じて
概略的な４ビットデジタル信号を求め、更に下位ビット
変換処理部１-2において、上位ビット変換処理部１-1で
特定された範囲を更に細かく１６分割した電圧値のどの
範囲内にアナログ入力電圧Ｖinが存在するかに応じて詳
細レベルの４ビットデジタル信号を得るようにしてい
る。これにより、各変換処理部１-1，１-2の変換ビット
数を小さくしてそれぞれでＡ／Ｄ変換を行い、これを直
列接続することによって全体として大きな分解能を実現
することができる。As described in detail above, in the first embodiment, the A / D converter having the desired resolution is divided into the upper bit conversion processing section 1 -1 and the lower bit conversion processing section 1 -2.
A / D conversion is performed. At that time, first, in the high-order bit conversion processing unit 1-1 , a schematic 4-bit digital signal is obtained in accordance with the range of the voltage value divided into 16 and the analog input voltage Vin exists, and then the low-order bit conversion is performed. in the processing unit 1 -2, 4-bit digital levels of detail depending on which range the analog input voltage Vin of the more finely 16 divided voltage value specified range upper bit conversion processor 1 -1 is present I'm trying to get a signal. As a result, the number of conversion bits of each conversion processing unit 1 -1 , 1 -2 is reduced, A / D conversion is performed in each conversion processing unit, and these are connected in series, whereby a large resolution can be realized as a whole.

【００３９】個々の変換処理部１-1，１-2では４ビット
の分解能を達成すれば良いので、コンパレータや分圧抵
抗等を数多く設ける必要がなくなる。例えば、８ビット
のＡ／Ｄ変換装置を構成する場合、従来はコンパレータ
や分圧抵抗を２５６（＝２8）個ずつ設けることが必要
であったのに対して、本実施形態によれば、コンパレー
タは上位ビット変換処理部１-1と下位ビット変換処理部
１-2とを合わせて３２個、分圧抵抗は上位ビット変換処
理部１-1と下位ビット変換処理部１-2とを合わせて４８
個備えるだけで良い。１６個ずつのＸＯＲ回路とＭＯＳ
スイッチを追加する必要があるが、これを加味しても、
使用する回路素子の数を格段に少なくすることができ
る。これに伴い、エンコーダの回路規模も小さくするこ
とができ、チップサイズの小型化やコストの削減に貢献
することができる。Since each of the conversion processing units 1 -1 , 1 -2 has only to achieve 4-bit resolution, it is not necessary to provide a large number of comparators and voltage dividing resistors. For example, in the case of configuring an 8-bit A / D conversion device, conventionally, it was necessary to provide 256 (= 2 8 ) comparators or voltage dividing resistors, whereas according to the present embodiment, comparator 32 by combining the most significant bit conversion unit 1-1 and the low-order bit conversion processing unit 1 -2, resistor divider combination of the most significant bit conversion unit 1-1 and the low-order bit conversion processing unit 1 -2 48
All you have to do is prepare. 16 XOR circuits and MOS
It is necessary to add a switch, but if you add this,
The number of circuit elements used can be reduced significantly. Along with this, the circuit scale of the encoder can be reduced, which can contribute to downsizing of the chip size and cost reduction.

【００４０】（第２の実施形態）次に、本発明の第２の
実施形態について説明する。図４および図５は、第２の
実施形態によるＡ／Ｄ変換装置の概略構成を示す図であ
る。ここでは、８ビットの変換分解能を有するＡ／Ｄ変
換装置を例に挙げて説明する。なお、この図４および図
５において、図１および図２に示した符号と同一の符号
を付したものは互いに同一の機能を有するものであるの
で、ここでは重複する説明を省略する。(Second Embodiment) Next, a second embodiment of the present invention will be described. 4 and 5 are diagrams showing a schematic configuration of the A / D conversion device according to the second embodiment. Here, an A / D conversion device having a conversion resolution of 8 bits will be described as an example. Note that, in FIGS. 4 and 5, components denoted by the same reference numerals as those shown in FIGS. 1 and 2 have the same functions, and therefore, redundant description will be omitted.

【００４１】図４および図５に示すように、本実施形態
のＡ／Ｄ変換装置も、４ビット単位でＡ／Ｄ変換を行う
上位ビット変換処理部３１-1（図４）と下位ビット変換
処理部３１-2（図５）とを接続して構成されている。As shown in FIGS. 4 and 5, the A / D conversion apparatus of this embodiment also has a high-order bit conversion processing unit 31 -1 (FIG. 4) and a low-order bit conversion that perform A / D conversion in units of 4 bits. It is configured by connecting to the processing unit 31 -2 (Fig. 5).

【００４２】上位ビット変換処理部３１-1を示す図４に
おいて、４１は複数のアナログスイッチであり、複数の
ＸＯＲ回路１４の出力データに基づいてＯＮ／ＯＦＦを
切り替える。各アナログスイッチ４１の入力端子は、直
列接続された複数の抵抗１２の各タップにそれぞれ接続
されている。また、各アナログスイッチ４１の出力端子
は、バッファ回路４２に共通に接続されている。In FIG. 4 showing the high-order bit conversion processing unit 31 -1 , 41 is a plurality of analog switches, which switch ON / OFF based on the output data of the plurality of XOR circuits 14. The input terminal of each analog switch 41 is connected to each tap of the plurality of resistors 12 connected in series. The output terminal of each analog switch 41 is commonly connected to the buffer circuit 42.

【００４３】第１の実施形態で説明したように、複数の
ＸＯＲ回路１４は、アナログ入力電圧Ｖinの大きさに応
じて、対応する位置のＸＯＲ回路１４-i（ｉは１〜１６
の何れか）の出力のみが１となり、その他の出力は全て
０となる。例えば、図４中に示すように、アナログ入力
電圧Ｖinの大きさが、下から７番目の抵抗１２-7の両端
に現れる電圧ＶL，ＶHの間にあったとすると、下から７
つ目のＸＯＲ回路１４ -7の出力だけが１となる。As described in the first embodiment, a plurality of
The XOR circuit 14 responds to the magnitude of the analog input voltage Vin.
Then, the XOR circuit 14 at the corresponding position-i(I is 1-16
Output) is 1 and all other outputs are
It becomes 0. For example, as shown in FIG. 4, analog input
The magnitude of the voltage Vin is the seventh resistor 12 from the bottom.-7Both ends of
Voltage appearing on VL, VHIf there is a space between
Second XOR circuit 14 -7The output of is only 1.

【００４４】この場合、下から７つ目のアナログスイッ
チ４１-7がＯＮとなり、下から７番目の抵抗１２-7の下
側の出力タップに現れる電圧ＶLが、当該アナログスイ
ッチ４１-7通してバッファ回路４２に伝えられる。バッ
ファ回路４２は、上位ビット変換処理部３１-1と下位ビ
ット変換処理部３１-2との間をつなぐ中継回路として機
能し、電圧ＶLを下位ビット変換処理部３１-2に出力す
る。In this case, the seventh analog switch 41 -7 from the bottom is turned on, and the voltage V L appearing at the lower output tap of the seventh resistor 12 -7 from the bottom passes through the analog switch 41 -7. Are transmitted to the buffer circuit 42. The buffer circuit 42 functions as a relay circuit that connects the high-order bit conversion processing unit 31 -1 and the low-order bit conversion processing unit 31 -2, and outputs the voltage V L to the low-order bit conversion processing unit 31 -2 .

【００４５】なお、この上位ビット変換処理部３１-1で
は、上位サンプルホールド回路１１の出力データＳＯ１
がコンパレータ４３の非反転入力端子に入力され、複数
の抵抗１２の最上位の出力タップに現れる電圧がコンパ
レータ４３の反転入力端子に入力されている。コンパレ
ータ４３は、アナログ入力電圧Ｖinのサンプルホールド
値ＳＯ１が、最上位の出力タップに現れる電圧よりも大
きい場合に、オーバーフローであることを表すパルスを
出力する。In the upper bit conversion processing section 31 -1 , the output data SO1 of the upper sample hold circuit 11 is output.
Is input to the non-inverting input terminal of the comparator 43, and the voltage appearing at the uppermost output tap of the plurality of resistors 12 is input to the inverting input terminal of the comparator 43. The comparator 43 outputs a pulse indicating overflow when the sample hold value SO1 of the analog input voltage Vin is larger than the voltage appearing at the uppermost output tap.

【００４６】また、下位ビット変換処理部３１-2を示す
図５において、複数の抵抗２４は、それぞれが同じ抵抗
値Ｒ／１６を有しており、上位ビット変換処理部３１-1
からバッファ回路４２を介して伝えられた電圧ＶLと、
一端が電圧ＶDDに接続された定電流源Ｉrefとの間に直
列に接続されている。このような構成により、抵抗２４
間の各タップには、図の下から順に、電圧ＶLを基準と
してＲ／１６×Ｉrefだけ順に高くなっていく比較基準
電圧が得られる。これにより、１６個の抵抗２４が積ま
れたノードＣの電圧値は、図４に示した電圧値ＶHに等
しくなる。Further, in FIG. 5 showing the lower bit conversion processing section 31 -2 , each of the plurality of resistors 24 has the same resistance value R / 16, and the upper bit conversion processing section 31 -1.
The voltage V L transmitted from the buffer circuit 42 via the buffer circuit 42,
One end is connected in series with a constant current source Iref connected to the voltage VDD. With such a configuration, the resistance 24
At each of the taps in between, a comparative reference voltage is obtained which sequentially increases from the bottom of the figure by R / 16 × Iref with reference to the voltage V L. As a result, the voltage value of the node C on which the 16 resistors 24 are stacked becomes equal to the voltage value V H shown in FIG.

【００４７】複数のコンパレータ２５は、下位サンプル
ホールド回路２１から出力されるアナログ入力電圧Ｖin
のサンプルホールド値ＳＯ２と、複数の抵抗２４によっ
てＶ L〜ＶHの間を等しく分圧して生成された比較基準電
圧とをそれぞれ比較し、その比較結果に応じて０または
１の値を出力する。下位ビットエンコーダ２６は、各コ
ンパレータ２５の出力データをエンコードして４ビット
のデジタルデータとし、下位ビットレジスタ２７を介し
て出力する。The plurality of comparators 25 are the lower sample
Analog input voltage Vin output from hold circuit 21
The sample hold value SO2 of
V L~ VHThe reference voltage generated by equally dividing
Compared with the pressure respectively, 0 or depending on the comparison result
The value of 1 is output. The lower bit encoder 26
4 bits by encoding the output data of the comparator 25
Digital data of the
Output.

【００４８】以上詳しく説明したように、第２の実施形
態でも、所望の分解能を有するＡ／Ｄ変換装置を上位ビ
ット変換処理部３１-1と下位ビット変換処理部３１-2と
の２つに分解してＡ／Ｄ変換を行うようにしている。こ
れにより、各変換処理部３１ -1，３１-2の変換ビット数
を小さくしてそれぞれでＡ／Ｄ変換を行い、これを直列
接続することによって全体として大きな分解能を実現す
ることができる。As described in detail above, the second embodiment
Even in the state, an A / D converter having a desired resolution should be
Conversion processing unit 31-1And lower bit conversion processing unit 31-2When
A / D conversion is performed by decomposing into two. This
As a result, each conversion processing unit 31 -1, 31-2Conversion bits of
Is reduced and A / D conversion is performed for each, and this is connected in series.
By connecting, a large resolution can be realized as a whole.
You can

【００４９】個々の変換処理部３１-1，３１-2では４ビ
ットの分解能を達成すれば良いので、コンパレータや分
圧抵抗等を数多く設ける必要がなくなる。例えば、８ビ
ットのＡ／Ｄ変換装置を構成する場合、従来はコンパレ
ータや分圧抵抗を２５６個ずつ設けることが必要であっ
たのに対して、第２の実施形態によれば、上位ビット変
換処理部１-1と下位ビット変換処理部１-2とを合わせて
コンパレータと分圧抵抗を３２個ずつ備えるだけで良
い。１６個ずつのＸＯＲ回路とアナログスイッチを追加
する必要があるが、これを加味しても、使用する回路素
子の数を格段に少なくすることができる。これに伴い、
エンコーダの回路規模も小さくすることができ、チップ
サイズの小型化やコストの削減に貢献することができ
る。The individual conversion processing units 31 -1 and 31 -2 only need to achieve 4-bit resolution, so that it is not necessary to provide many comparators and voltage dividing resistors. For example, in the case of configuring an 8-bit A / D conversion device, it has conventionally been necessary to provide 256 comparators and voltage dividing resistors, whereas according to the second embodiment, high-order bit conversion is performed. It is sufficient to combine the processing unit 1 -1 and the lower bit conversion processing unit 1 -2 to include 32 comparators and 32 voltage dividing resistors. Although it is necessary to add 16 XOR circuits and 16 analog switches, the number of circuit elements to be used can be significantly reduced even if this is taken into consideration. With this,
The encoder circuit size can also be reduced, which can contribute to the reduction in chip size and cost.

【００５０】また、第２の実施形態によれば、下位ビッ
ト変換処理部３１-2において必要な分圧抵抗の数を、第
１の実施形態で説明した下位ビット変換処理部１-2の半
分に抑えることができる。一方、第１の実施形態によれ
ば、アナログスイッチ４１の代わりに単独のＭＯＳトラ
ンジスタ２２を用いてＡ／Ｄ変換装置を構成することが
できるので、Ａ／Ｄ変換の動作速度を速くすることがで
きる。また、第１の実施形態では中継のためのバッファ
回路を設ける必要もないので、誤差が生じる要因を少な
くすることができ、Ａ／Ｄ変換の精度を向上させること
ができる。[0050] Further, according to the second embodiment, the number of required voltage dividing resistors in the lower bit conversion processing unit 31 -2, the first embodiment the lower bit conversion half of the processing unit 1 -2 described Can be suppressed to On the other hand, according to the first embodiment, since the A / D conversion device can be configured by using the single MOS transistor 22 instead of the analog switch 41, the operation speed of the A / D conversion can be increased. it can. Further, in the first embodiment, since it is not necessary to provide a buffer circuit for relay, it is possible to reduce the factors that cause an error and improve the accuracy of A / D conversion.

【００５１】なお、上記第１および第２の実施形態で
は、８ビット分解能のＡ／Ｄ変換装置を４ビット単位の
変換処理部に２分割して構成する例について説明した
が、この分解能および分割数は単なる例であって、これ
に限定されるものではない。例えば、１６ビット分解能
のＡ／Ｄ変換装置を４ビット単位の変換処理部に４分割
して構成するようにしても良い。In the first and second embodiments, an example in which the 8-bit resolution A / D converter is divided into two 4-bit conversion processing units has been described. The numbers are examples only and are not limiting. For example, the 16-bit resolution A / D converter may be divided into four 4-bit conversion processing units.

【００５２】また、上記第１および第２の実施形態で
は、複数のコンパレータ１３の出力値の変わり目、すな
わち、アナログ入力電圧Ｖinの値が存在する範囲ＶL〜
ＶHを検出する回路として複数のＸＯＲ回路１４を用い
たが、これは単なる例であり、これに限定されるもので
はない。Further, in the first and second embodiments, the transitions of the output values of the plurality of comparators 13, that is, the range VL from which the value of the analog input voltage Vin exists.
Although a plurality of XOR circuits 14 are used as the circuit for detecting V H , this is merely an example and the present invention is not limited to this.

【００５３】また、上記第１および第２の実施形態で
は、上位ビット変換処理部１-1，３１ -1において、複数
の抵抗１２の各タップに基準電圧Ｖrefを基準としてＲ
×Ｉrefだけ順に高くなっていく電圧を発生し、下位ビ
ット変換処理部１-2，３１-2において、複数の抵抗２４
の各タップに電圧ＶLを基準としてＲ／１６×Ｉrefだけ
順に高くなっていく電圧を発生する例について説明した
が、これとは逆に、上位ビット変換処理部１-1，３１-1
において、他の基準電圧Ｖref’を基準としてＲ×Ｉref
だけ順に小さくなっていく電圧を発生したり、下位ビッ
ト変換処理部１-2，３１-2において、複数の抵抗２４の
各タップに電圧ＶHを基準としてＲ／１６×Ｉrefだけ順
に小さくなっていく電圧を発生したりするようにしても
良い。In the first and second embodiments described above,
Is the high-order bit conversion processing unit 1-1, 31 -1In the plural
R to each tap of the resistor 12 with reference voltage Vref as a reference
Generates a voltage that gradually increases by × Iref, and
Conversion processing unit 1-2, 31-2At the plurality of resistors 24
Voltage V to each tapLR / 16 × Iref only with reference to
Described an example of generating a voltage that increases in order
However, on the contrary, the high-order bit conversion processing unit 1-1, 31-1
, R × Iref with reference to another reference voltage Vref ′
Voltage that decreases in order, or the lower bit
Conversion processing unit 1-2, 31-2In the
Voltage V on each tapHOrder by R / 16 x Iref
Even if you generate a voltage that becomes smaller
good.

【００５４】また、上記第１の実施形態では、複数のＭ
ＯＳスイッチ２２、複数の抵抗２３および基準電位発生
回路２８を下位ビット変換処理部１-2に設ける例につい
て説明したが、これらを上位ビット変換処理部１-1に設
けても良い。また、上記第２の実施形態では、複数のア
ナログスイッチ４１およびバッファ回路４２を上位ビッ
ト変換処理部３１-1に設ける例について説明したが、こ
れらを下位ビット変換処理部３１-2に設けても良い。Further, in the first embodiment, a plurality of M
OS switch 22, an example is described of providing a plurality of resistors 23 and the reference potential generating circuit 28 to the lower bit conversion processor 1 -2, it may be provided them to the upper bit conversion processing unit 1 -1. Further, in the second embodiment, an example in which the plurality of analog switches 41 and the buffer circuit 42 are provided in the high-order bit conversion processing unit 31 -1 has been described, but they may be provided in the low-order bit conversion processing unit 31 -2. good.

【００５５】その他、以上に説明した各実施形態は、本
発明を実施するにあたっての具体化の一例を示したもの
に過ぎず、これによって本発明の技術的範囲が限定的に
解釈されてはならないものである。すなわち、本発明は
その精神、またはその主要な特徴から逸脱することな
く、様々な形で実施することができる。In addition, each of the embodiments described above is merely an example of the embodiment for carrying out the present invention, and the technical scope of the present invention should not be limitedly interpreted thereby. It is a thing. That is, the present invention can be implemented in various forms without departing from the spirit or the main features thereof.

【００５６】[0056]

【発明の効果】以上説明したように本発明によれば、所
望の分解能を有するアナログデジタル変換装置を複数の
変換処理部に分解し、所定ビット単位でＡ／Ｄ変換を行
うようにしたので、個々の変換処理部の変換ビット数を
小さくして、使用する回路素子の数を格段に少なくする
ことができるとともに、これに付随するエンコード回路
等の回路規模も小さくすることができる。これにより、
大きな分解能の比較型アナログデジタル変換装置を、回
路規模を大きくすることなく構成することができる。As described above, according to the present invention, an analog-digital conversion device having a desired resolution is decomposed into a plurality of conversion processing units, and A / D conversion is performed in a predetermined bit unit. By reducing the number of conversion bits of each conversion processing unit, the number of circuit elements to be used can be significantly reduced, and at the same time, the circuit scale of the accompanying encoding circuit and the like can be reduced. This allows
A comparative analog-to-digital conversion device having a large resolution can be configured without increasing the circuit scale.

【図面の簡単な説明】[Brief description of drawings]

【図１】第１の実施形態によるＡ／Ｄ変換装置のうち、
上位ビット変換処理部の構成を示す図である。FIG. 1 is a block diagram of an A / D conversion device according to a first embodiment.
It is a figure which shows the structure of a high-order bit conversion process part.

【図２】第１の実施形態によるＡ／Ｄ変換装置のうち、
下位ビット変換処理部の構成を示す図である。FIG. 2 is a block diagram of an A / D conversion device according to a first embodiment.
It is a figure which shows the structure of a lower bit conversion process part.

【図３】図１および図２に示したＡ／Ｄ変換装置の動作
を説明するためのタイミングチャートである。FIG. 3 is a timing chart for explaining the operation of the A / D conversion device shown in FIGS. 1 and 2.

【図４】第２の実施形態によるＡ／Ｄ変換装置のうち、
上位ビット変換処理部の構成を示す図である。FIG. 4 is a block diagram of an A / D conversion device according to a second embodiment.
It is a figure which shows the structure of a high-order bit conversion process part.

【図５】第２の実施形態によるＡ／Ｄ変換装置のうち、
下位ビット変換処理部の構成を示す図である。FIG. 5 is a block diagram of an A / D conversion device according to a second embodiment.
It is a figure which shows the structure of a lower bit conversion process part.

【図６】従来の比較型Ａ／Ｄ変換装置の構成を示す図で
ある。FIG. 6 is a diagram showing a configuration of a conventional comparison type A / D conversion device.

【符号の説明】[Explanation of symbols]

１-1 上位ビット変換処理部 １-2 下位ビット変換処理部 １１ 上位サンプルホールド回路 １２ 分圧抵抗 １３ ラッチ付きコンパレータ １４ ＸＯＲ回路 １５ 上位ビットエンコーダ １６ 第１の上位ビットレジスタ １７ 第２の上位ビットレジスタ １８ ＮＯＲ回路 １９ ＡＮＤ回路 ２１ 下位サンプルホールド回路 ２２ ＭＯＳスイッチ ２３，２４ 分圧抵抗 ２５ ラッチ付きコンパレータ ２６ 下位ビットエンコーダ ２７ 下位ビットレジスタ ２８ 基準電位発生回路 ３１-1 上位ビット変換処理部 ３１-2 下位ビット変換処理部 ４１ アナログスイッチ ４２ バッファ回路 ４３ コンパレータ1 -1 Higher-order bit conversion processing unit 1 -2 Lower-order bit conversion processing unit 11 High-order sample hold circuit 12 Voltage dividing resistor 13 Comparator with latch 14 XOR circuit 15 High-order bit encoder 16 First high-order bit register 17 Second high-order bit register 18 NOR circuit 19 AND circuit 21 Lower sample and hold circuit 22 MOS switch 23, 24 Voltage dividing resistor 25 Comparator with latch 26 Lower bit encoder 27 Lower bit register 28 Reference potential generation circuit 31 -1 Higher bit conversion processing unit 31 -2 Lower bit Conversion processing unit 41 Analog switch 42 Buffer circuit 43 Comparator

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 直列接続された複数の変換処理部によっ
てアナログ信号を所定ビット単位でデジタル信号に変換
するアナログデジタル変換装置であって、 上記複数の変換処理部はそれぞれ、上記変換処理部が最
上位から何段目に接続されているかによって決まる量子
化レベルに対応する複数の比較基準電圧を生成するため
の複数の分圧抵抗と、 上記複数の分圧抵抗によって得られる上記複数の比較基
準電圧とアナログ入力電圧とをそれぞれ比較して、その
比較結果に応じたデータ列を出力する複数の比較回路
と、 上記複数の比較回路より出力されるデータ列をエンコー
ドして上記所定ビット単位のデジタル信号を発生するエ
ンコード回路とを備え、 上記複数の分圧抵抗のそれぞれの両端に現れる電圧を上
限および下限とする複数の電圧範囲のうち、上記アナロ
グ入力電圧の値が含まれる電圧範囲の下限電圧あるいは
上限電圧を次段の変換処理部に伝える電圧伝達回路を更
に備え、上記次段の変換処理部では、前段の変換処理部
から伝えられた電圧範囲を上記複数の分圧抵抗によって
分圧することを特徴とするアナログデジタル変換装置。1. An analog-to-digital conversion device for converting an analog signal into a digital signal in a unit of a predetermined bit by a plurality of conversion processing units connected in series, wherein each of the plurality of conversion processing units has a maximum conversion processing unit. A plurality of voltage dividing resistors for generating a plurality of comparison reference voltages corresponding to the quantization level determined by the connection from the higher order, and the plurality of comparison reference voltages obtained by the plurality of voltage dividing resistors. And the analog input voltage are respectively compared, and a plurality of comparison circuits that output a data string corresponding to the comparison result and a digital signal of the predetermined bit unit that encodes the data strings output from the plurality of comparison circuits And an encoding circuit that generates a plurality of voltage ranges in which the upper and lower limits of the voltage appearing across each of the plurality of voltage dividing resistors are set. Among these, a voltage transmission circuit for transmitting the lower limit voltage or the upper limit voltage of the voltage range including the value of the analog input voltage to the conversion processing unit of the next stage is further provided, and in the conversion processing unit of the next stage, from the conversion processing unit of the previous stage. An analog-digital conversion device characterized in that the transmitted voltage range is divided by the plurality of voltage dividing resistors. 【請求項２】 上記電圧伝達回路は、上記複数の比較回
路より出力されるデータ列の値の変わり目を検出する変
化点検出回路と、 上記変化点検出回路から出力される信号に応じてスイッ
チング動作し、上記アナログ入力電圧の値が含まれる電
圧範囲の下限電圧あるいは上限電圧を次段の変換処理部
に導出するスイッチング回路とを備えることを特徴とす
る請求項１に記載のアナログデジタル変換装置。2. The voltage transfer circuit includes a change point detection circuit that detects a change in the value of a data string output from the plurality of comparison circuits, and a switching operation according to a signal output from the change point detection circuit. The analog-to-digital conversion device according to claim 1, further comprising a switching circuit for deriving a lower limit voltage or an upper limit voltage of a voltage range including the value of the analog input voltage to a conversion processing unit of a next stage. 【請求項３】 上記電圧伝達回路は、上記複数の比較回
路の隣接する２つから出力されるデータをそれぞれ２入
力とする複数の排他的論理和回路と、 上記複数の排他的論理和回路の出力がそれぞれゲートに
接続されるとともに、ソースまたはドレインが所定の基
準電位発生回路に共通に接続された複数のＭＯＳスイッ
チと、 上記次段の変換処理部が備える複数の分圧抵抗に対して
直列に接続された複数の抵抗であって、上記複数のＭＯ
Ｓスイッチのドレインまたはソースが各抵抗のタップに
それぞれ接続された第２の複数の分圧抵抗とを備えるこ
とを特徴とする請求項１に記載のアナログデジタル変換
装置。3. The voltage transfer circuit includes a plurality of exclusive OR circuits each having two inputs of data output from adjacent two of the plurality of comparison circuits, and a plurality of exclusive OR circuits. A plurality of MOS switches whose outputs are respectively connected to the gates and whose sources or drains are commonly connected to a predetermined reference potential generation circuit, and a plurality of voltage dividing resistors provided in the conversion processing unit at the next stage are connected in series. A plurality of resistors connected to the plurality of MO
The analog-to-digital conversion device according to claim 1, wherein the drain or the source of the S switch includes a second plurality of voltage dividing resistors respectively connected to taps of the resistors. 【請求項４】 上記電圧伝達回路は、上記複数の比較回
路の隣接する２つから出力されるデータをそれぞれ２入
力とする複数の排他的論理和回路と、 上記複数の排他的論理和回路の出力がそれぞれスイッチ
ングの制御端に接続されるとともに、入力端が上記複数
の分圧抵抗の各タップにそれぞれ接続され、出力端が上
記次段の変換処理部が備える複数の分圧抵抗の一端に対
して共通に接続された複数のアナログスイッチとを備え
ることを特徴とする請求項１に記載のアナログデジタル
変換装置。4. The voltage transfer circuit includes a plurality of exclusive OR circuits each having two inputs of data output from adjacent two of the plurality of comparison circuits, and a plurality of exclusive OR circuits. The outputs are connected to the switching control ends, the input ends are connected to the taps of the plurality of voltage dividing resistors, and the output end is connected to one end of the plurality of voltage dividing resistors included in the conversion processing unit of the next stage. The analog-digital conversion device according to claim 1, further comprising a plurality of analog switches commonly connected to each other.
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