WO2001057930A1 - Semiconductor device and its manufacturing method - Google Patents

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WO2001057930A1
WO2001057930A1 PCT/JP2000/000564 JP0000564W WO0157930A1 WO 2001057930 A1 WO2001057930 A1 WO 2001057930A1 JP 0000564 W JP0000564 W JP 0000564W WO 0157930 A1 WO0157930 A1 WO 0157930A1
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semiconductor device
semiconductor
semiconductor layer
silicon
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PCT/JP2000/000564
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Tsuyoshi Kachi
Dai Hisamoto
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Hitachi, Ltd.
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    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having an SOI (Silicon On Insulator) structure.
  • SOI Silicon On Insulator
  • MISFETs Metal Insulator Semiconductor Field Effect Transistors
  • the MISF ET in which the channel region is completely depleted by making the thickness of the SOI layer extremely small to several tens of nm or less, the so-called fully depleted SOI MISFET, has a neutral region in the channel region.
  • the parasitic capacitance of the source and drain can be reduced, and steep subthreshold characteristics can be obtained.
  • the thickness of the source and drain regions is determined by the thickness of the SO I layer, the thickness of the S I I layer is lower than that of the MIS FET using a Balta substrate.
  • the source / drain resistance created by the diffusion layer of this type increases, and in particular, the increase in source resistance has the problem that the current driving capability of the MISFET is significantly reduced.
  • the reasons for the increase in parasitic resistance at the source and drain are considered as follows.
  • the source-drain parasitic resistance can be broadly divided into the so-called diffusion layer resistance and the contact resistance between the diffusion layer and the metal layer that is the wiring.
  • the resistance of the metal layer is negligible compared to these.
  • FIG. 1 is a cross-sectional view of a MISFET using a bulk substrate.
  • 500 is a gate electrode
  • 1200 is a source / drain diffusion layer formed in a silicon substrate
  • 110 is a metal layer made of silicide formed on the surface of the source / drain diffusion layer.
  • the arrows in FIGS. 1 and 1 indicate the current path from the channel in the diffusion layer 1200 to the metal layer 110 when a current flows from the wiring 1306 to the wiring 1305.
  • the thick dotted line indicates the surface of the contact surface between the metal layer 110 and the diffusion layer 1200 through which current flows.
  • the current path described above largely spreads in the diffusion layer 1200 so as to have a wider passage surface because of the large contact resistance between metal and silicon.
  • Such a passing surface becomes an electrically effective contact area. Therefore, even if the contact resistance is large, the effective contact area is large, and the parasitic resistance can be reduced.
  • Conventional techniques for solving the problem of increased parasitic resistance include, for example, a method of thinning the surface of the source / drain region into silicide (Imai et al., 1998 Symposium on VSI Technology, Digest p.ii6), A method of thinning the SOI layer only in the region (M. Chan et al., 1994 i-triple electron device letter vol.15 p.24) has been proposed.
  • these conventional techniques cannot be applied when the thickness of the SOI layer is further reduced, so that the problem has not been essentially solved.
  • a first object of the present invention is to provide a semiconductor device having a high-performance SOI MISFET that can prevent an increase in source / drain parasitic resistance even when the SOI layer becomes thin. It is in.
  • a second object of the present invention is to provide a method of manufacturing a semiconductor device suitable for miniaturizing the SOI MISFET.
  • the first object is to provide a contact hole exposing the side surface of the SOI layer and a silicon-containing semiconductor layer formed on the bottom surface and the side surface of the contact hole (for example, a polycrystalline silicon film or a silicon-germ film mixture). And a metal film formed so as to fill the contact hole on the silicon-containing semiconductor layer, and the electrical connection with the source / drain of the SOI MISFET is made from the side of the SOI layer. This is achieved by a semiconductor device having a structured structure.
  • the side surface of the SOI layer is in contact with the semiconductor layer containing silicon, and the contact resistance at this contact surface is smaller than the contact resistance between the SOI layer and the metal layer. Since it is very small, the increase in the contact resistance component when the SOI layer is thinned can be minimized.
  • the contact resistance between the semiconductor layer containing silicon and the metal layer was large in the past, the content of impurities and the thickness of the semiconductor layer containing silicon can be controlled appropriately to control the semiconductor containing silicon.
  • the resistance of the layer can be reduced, the current path can be widened sufficiently in the semiconductor layer containing silicon, the effective contact area with the metal layer can be increased, and the overall parasitic resistance can be reduced. it can.
  • the second object is to provide a step of forming an SOI MISFET in which at least the side surface and the upper side of the gate electrode are covered with a first insulating film, and an etching selectivity with respect to the first insulating film.
  • Forming a contact hole exposing each of the source and drain diffusion layers of the SOI layer; and depositing a silicon-containing semiconductor layer on the inner surface of the contact hole and the second insulating film.
  • First and second absolute Is by connection achieved a method of manufacturing a semiconductor device including the step of etching until the lower than the upper surface of the film.
  • a large contact hole is formed over the source, gate electrode, and drain.
  • the semiconductor layer containing silicon is buried with a laminated film of a semiconductor layer containing silicon and a metal layer, the semiconductor layer containing silicon is polished by using the semiconductor layer containing silicon as a polishing stopper, and the exposed semiconductor layer containing silicon is removed by etching. Since the source and drain are electrically isolated, it is not necessary to keep a predetermined distance between each contact hole, which is essential when forming contact holes for each of the source and drain.
  • S FET can be miniaturized. [Brief description of drawings]
  • FIG. 1 is a cross-sectional view of a typical element for explaining the problem of the conventional structure.
  • FIG. 2 is a cross-sectional view of a typical element for explaining the problem of the conventional structure.
  • FIG. 3 is an element cross-sectional structure diagram for explaining the first embodiment of the present invention.
  • FIG. 4 is a plan layout diagram for explaining a photomask pattern used in the element manufacturing process.
  • FIG. 5 is a cross-sectional structure diagram for explaining a device manufacturing process.
  • FIG. 6 is a sectional structural view for explaining the element manufacturing process.
  • FIG. 7 is a cross-sectional structure diagram illustrating a device manufacturing process.
  • FIG. 8 is a cross-sectional structural view for explaining a device manufacturing process.
  • FIG. 9 is a cross-sectional structure diagram illustrating an element manufacturing process.
  • FIG. 10 is a cross-sectional structure diagram for explaining a device manufacturing process.
  • FIG. 11 is a cross-sectional structure diagram illustrating an element manufacturing process.
  • FIG. 12 is a sectional structural view for explaining the element manufacturing process.
  • FIG. 13 is a cross-sectional structure diagram illustrating a device manufacturing process.
  • FIG. 14 is a cross-sectional structure diagram illustrating an element manufacturing process.
  • FIG. 15 is a sectional structural view for explaining the element manufacturing process.
  • FIG. 16 is a cross-sectional structure diagram illustrating a device manufacturing process.
  • FIG. 17 is a sectional structural view for explaining the element manufacturing process.
  • FIG. 18 is a sectional view of an element for explaining another element isolation method.
  • FIG. 19 is an element cross-sectional structure diagram for explaining still another element isolation method.
  • FIG. 11 is a cross-sectional structure diagram illustrating an element manufacturing process.
  • FIG. 12 is a sectional structural view for explaining the element manufacturing process.
  • FIG. 13 is a
  • FIG. 20 is an element cross-sectional structure diagram for explaining a second embodiment of the present invention.
  • FIG. 21 is an element cross-sectional structure diagram for explaining a third embodiment of the present invention.
  • FIG. 22 is a cross-sectional structural view of an element for explaining a fourth embodiment of the present invention.
  • FIG. 23 is an element cross-sectional structure diagram for explaining a fifth embodiment of the present invention.
  • FIG. 24 is a sectional structural view for explaining another element manufacturing process.
  • FIG. 25 is a sectional structural view for explaining another element manufacturing process.
  • FIG. 26 is a sectional structural view for explaining another element manufacturing process.
  • FIG. 27 is a sectional structural view for explaining another element manufacturing process.
  • Figure FIG. 28 is a sectional structural view for explaining another element manufacturing process.
  • FIG. 29 is a sectional structural view for explaining another element manufacturing process.
  • FIG. 30 is a cross-sectional structure diagram illustrating another element manufacturing process.
  • FIG. 31 is a sectional structural view for explaining another element manufacturing process.
  • FIG. 32 is a sectional structural view for explaining another element manufacturing process.
  • FIG. 33 is a sectional structural view for explaining another element manufacturing process.
  • FIG. 34 is a sectional structural view for explaining another element manufacturing process.
  • FIG. 35 is a sectional structural view for explaining another element manufacturing process.
  • FIG. 36 is a sectional structural view for explaining another element manufacturing process.
  • FIG. 37 is a cross-sectional view illustrating another element manufacturing process.
  • FIG. 38 is a sectional structural view for explaining another element manufacturing process.
  • FIG. 39 is a sectional structural view for explaining another element manufacturing process.
  • FIG. 30 is a cross-sectional structure diagram illustrating another element manufacturing process.
  • FIG. 31 is a sectional structural view for explaining another element manufacturing process.
  • FIG. 40 is a sectional structural view for explaining another element manufacturing process.
  • FIG. 41 is a plan layout diagram for explaining a seventh embodiment of the present invention.
  • FIG. 42 is a sectional view of an element for explaining a seventh embodiment of the present invention.
  • FIG. 43 is a plan layout diagram for explaining an eighth embodiment of the present invention.
  • FIG. 44 is a sectional structural view for explaining an element manufacturing process according to the eighth embodiment of the present invention.
  • FIG. 45 is a sectional structural view for explaining an element manufacturing process for explaining an eighth embodiment of the present invention.
  • FIG. 46 is an equivalent circuit diagram for explaining the ninth embodiment of the present invention.
  • FIG. 47 is a plan layout diagram for explaining an eighth embodiment of the present invention.
  • FIG. 41 is a plan layout diagram for explaining a seventh embodiment of the present invention.
  • FIG. 42 is a sectional view of an element for explaining a seventh embodiment of the present invention.
  • FIG. 43 is a plan layout diagram for explaining an eighth embodiment of the present invention.
  • FIG. 48 is a sectional structural view for explaining the element manufacturing process of the tenth embodiment of the present invention.
  • FIG. 49 is a sectional structural view for explaining the element manufacturing process of the tenth embodiment of the present invention.
  • FIG. 50 is a sectional structural view for explaining the device manufacturing process of the tenth embodiment of the present invention.
  • FIG. 51 is a sectional structural view for explaining the element manufacturing process of the tenth embodiment of the present invention.
  • FIG. 52 is a sectional structural view for explaining the element manufacturing process of the tenth embodiment of the present invention.
  • FIG. 53 shows a tenth embodiment of the present invention. It is sectional structure drawing explaining an element manufacturing process.
  • FIG. 3 is a schematic diagram showing a cross-sectional structure of the semiconductor device according to the first embodiment of the present invention.
  • Reference numeral 200 denotes a support substrate made of, for example, high-resistance single-crystal silicon.
  • Reference numeral 210 denotes an insulating layer formed on the supporting substrate 200.
  • c 201 made of silicon dioxide is a semiconductor region of the first conductivity type patterned on the insulating layer 210. For example, it is made of single crystal silicon.
  • the semiconductor region 201 of the first conductivity type is the SOI layer.
  • a source / drain region (diffusion layer) 213 of a second conductivity type opposite to the first conductivity type is formed in the SOI layer.
  • Reference numeral 211 denotes an element isolation insulating film, for example, silicon dioxide.
  • Reference numeral 202 denotes a gate insulating film made of, for example, silicon dioxide.
  • Reference numeral 203 denotes a gate electrode, which is made of, for example, a polycrystalline silicon film, a multi-layer film of polycrystalline silicon and a metal such as tungsten, or a metal film such as tungsten, titanium nitride, and tungsten nitride. Note that a silicon-germanium mixed crystal may be used instead of the polycrystalline silicon.
  • Reference numeral 205 denotes a sidewall spacer made of an insulating film such as silicon nitride.
  • Reference numerals 206 and 207 denote first extraction electrodes, and a silicon-containing half made of polycrystalline silicon or a polycrystalline silicon-germanium mixed crystal in contact with the diffusion layer 213 on the side surface of the SOI layer 201.
  • Guidance It has a laminated structure of a body layer 206 and a metal layer 207 made of tungsten or the like.
  • Reference numeral 208 denotes a second extraction electrode, and reference numeral 209 denotes a distribution layer, which is made of, for example, tungsten, copper, or aluminum.
  • Reference numerals 2 12 and 2 14 are interlayer insulating films, for example, made of silicon dioxide.
  • the silicon-containing semiconductor layer 206 formed of polycrystalline silicon or silicon-germanium mixed crystal has a thin SOI layer 201. It is in contact with the side of the diffusion layer 2 13 formed inside.
  • the SOI layer 201 and polycrystalline silicon are of the same material and do not create an electrical barrier at the contact surface. Also, even in a silicon-germanium mixed crystal, when a high concentration of impurities is doped to make the material conductive, no barrier is formed for electrons. Therefore, the SOI layer 201 and the silicon-containing semiconductor layer 2 • 6 are electrically connected with little contact resistance. Further, the silicon-containing semiconductor layer 206 is formed so as to cover the lower side surface and the lower surface of the metal layer 207.
  • the current path flowing from the SOI layer 201 spreads in the silicon-containing semiconductor layer 206 and can flow to the metal layer 207.
  • a contact area between the metal layer 207 having a large contact resistance and the silicon-containing semiconductor layer 206 can effectively secure a wide contact area.
  • FIG. 3 shows a structure in which the entire surface of the side surface of the SOI layer 201 is in contact with the silicon-containing semiconductor layer 206.
  • the SOI layer 201 may be left between the semiconductor layer 206 and the insulating layer 210, and the silicon-containing semiconductor layer 206 may be in contact with a part of the side surface of the SOI layer 201.
  • the resistance of the diffusion layer between the silicon-containing semiconductor layer 206 and the insulating layer 210 becomes extremely large, and the effective contact area between the lead electrode and the SOI layer 201 becomes smaller. 20
  • One part of the side is one part of the side.
  • the metal layer 207 is part of the side surface of the SOI layer 201.
  • the source / drain parasitic resistance due to thinning of the SOI layer is the same as when the entire surface of the side surface of the SOI layer 201 is in contact with the silicon-containing semiconductor layer 206 because the entire surface of the SOI layer 201 is in contact with the silicon-containing semiconductor layer 206. The increase can be kept small.
  • the parasitic resistance of the source and drain can be made smaller than when the silicon-containing semiconductor layer 206 is in contact with a part of the side surface of the SOI layer 201.
  • FIG. 4 shows a photomask pattern for processing and forming the semiconductor device according to the first embodiment of the present invention.
  • the rectangular pattern 1 • 1 shown by the bold line is used for patterning the SOI layer and defining the active region.
  • a gate electrode pattern 102 is laid out so as to straddle the pattern 101.
  • the pattern 103 is a pattern of a contact hole for forming a first extraction electrode.
  • the pattern 104 is a pattern for opening a contact hole on the gate electrode.
  • the pattern 105 is used to open a contact hole for forming a second extraction electrode on the first extraction electrode. It is a pattern of.
  • the pattern 106 is a pattern for processing the wiring layer c .
  • the cross-sectional structure of the semiconductor device shown in FIG. 3 corresponds to the cross section AA in FIG.
  • the surface of the SOI substrate on which the SOI layer 201 is formed via the insulating layer (buried oxide film) 210 on the support substrate 200 is thermally oxidized by about 10 nm to form the protective oxide film 222.
  • a silicon nitride film 221 is deposited on the protective oxide film 222 by a CVD method, the silicon nitride film 221 is processed by the photomask pattern 101 shown in FIG. 2, and the silicon nitride film 221 is further protected by using the silicon nitride layer 221 as a mask.
  • the oxide film 222 and the SOI layer 201 are processed (FIG. 5).
  • a silicon oxide film 223 is deposited thereon by a CVD method (FIG. 6). Thereafter, the silicon nitride film 221 and the protective oxide film 222 are polished and flattened by CMP (Chemical Mechanical Polishing) using the silicon nitride film 221 as a stopper, and then removed by wet etching (FIG. 7). As a result, an inter-element isolation insulating film 211 is formed.
  • CMP Chemical Mechanical Polishing
  • the surface of the SOI layer 201 is thermally oxidized by about 2 nm to form a gut insulating film 202, and then a silicon-germanium mixed crystal 203 doped with a high concentration of polon is deposited to a thickness of about 100 nm.
  • a silicon-germanium mixed crystal 203 doped with a high concentration of polon is deposited to a thickness of about 100 nm.
  • about 150 nm, and about 100 nm of silicon nitride 224 (Fig. 8).
  • the silicon nitride film 224 is patterned by the photomask pattern 102 shown in FIG. Then, using the silicon nitride film 224 as a mask, the silicon oxide film 204 and the silicon / germanium mixed crystal 203 are patterned to form a gate electrode 203 (FIG. 9).
  • the gate insulating film 202 may be an oxynitride film obtained by nitriding a thermal oxide film or a laminated film of an oxidized film and a nitride film.
  • the gate electrode 203 may be a polycrystalline silicon, a laminated film of silicon-germanium mixed crystal and a metal, or a metal alone.
  • an impurity is implanted into the SOI layer 201 by ion implantation to form a diffusion layer 213, and then the silicon nitride film 225 is formed by CVD to a thickness of about 50%.
  • Deposit nm Fig. 10
  • an interlayer insulating film 214 is deposited by about 5 O Onm, its surface is flattened by the CMP method (FIG. 11).
  • the interlayer insulating film 214 is formed of a silicon oxide film, an organic insulating film, or the like.
  • the polishing amount by the CMP method is arbitrary as long as it is necessary for flattening the surface. However, the greater the amount, the easier the subsequent contact processing step becomes.
  • the interlayer insulating film 214 is removed by dry etching.
  • This dry etching method is desirably performed under the condition that the selectivity between the interlayer insulating film 214 and the silicon nitride film 225 is high (FIG. 12).
  • the silicon nitride film 225 is etched away by the anisotropic dry etching method to the thickness.
  • a sidewall spacer 205 made of silicon nitride is left on the side surface of the gate electrode 203.
  • the SOI layer 201 is etched and removed until the insulating layer 210 is exposed, exposing the entire side surface of the SOI layer 201 (see FIG. 13 ) .
  • the etching may be stopped in a state where the SOI layer 201 is slightly left on the insulating layer 210. In this case, contact is made by utilizing a part of the side surface of the SOI layer 201.
  • a polycrystalline silicon film 206 is deposited to a thickness of about 50 nm by the CVD method, and is then conducted by ion-implanting an impurity corresponding to the conductivity type of the source and drain of the transistor.
  • a titanium nitride multilayer film 207 is deposited to a thickness of about 300 nm by CVD and sputter deposition (Fig. 14).
  • a silicon-germanium mixed crystal film may be used instead of the polycrystalline silicon film.
  • ion implantation after the deposition may be omitted by depositing the polycrystalline silicon film 206 while doping with impurities. This method is more preferable because it simplifies the process and makes the impurity concentration in the polycrystalline silicon film 206 uniform.
  • the tungsten / titanium nitride laminated film 207 is polished by the CMP method.
  • the polycrystalline silicon film 206 is used as a polishing stopper, and the CMP method is used until the polycrystalline silicon film 206 on both the interlayer insulating film 214 and the gate electrode 203 is exposed. Polishing is performed (Fig. 15).
  • the exposed polycrystalline silicon film 206 on interlayer insulating film 214 and above gate electrode 203 is removed by dry etching. By this dry etching process, the source and drain are electrically separated. ( Figure 16).
  • the upper surface be lower than each upper surface of the insulating film (silicon nitride film 224) above the interlayer insulating film 214 and the gate electrode 203.
  • the source and drain contact holes are not formed by using a photomask pattern having openings corresponding to the source and the drain, but are formed to the same degree as the SOI layer.
  • a photomask pattern with openings of the above sizes the source and drain contact holes are collectively opened, and the conductor buried in the source contact hole and the conductor buried in the drain contact hole It is characterized in that the separated conductive material is electrically separated later. Therefore, in the conventional method, it is difficult to miniaturize the SOIMISFET because a predetermined interval is required between each contact hole of the source and the drain, whereas in the method of the present embodiment, it is difficult to miniaturize the SOIMISFET. Can be easily achieved.
  • an interlayer insulating film 212 is deposited and planarized again by the CMP method, and then a contact hole is opened by the photomask pattern 105 shown in FIG. 2 (FIG. 17). Thereafter, metal layers 208 and 209 are deposited, and the wiring layer is processed according to the photomask pattern 106 shown in FIG. 2, whereby the semiconductor device of the first embodiment shown in FIG. 1 is formed. .
  • the element isolation method is not limited to the method described with reference to FIGS. 5 to 7.
  • a deep groove may be formed by ching, and then the steps shown in FIGS. 6 and 7 may be performed.
  • the silicon nitride film 222 shown in FIG. Alternatively, the protective oxide film 222 may be removed, and then the process of FIG. 8 may be performed.
  • FIG. 20 is a schematic diagram showing a cross-sectional structure of a semiconductor device according to the second and second embodiments of the present invention.
  • the silicon-containing semiconductor layer 206 covers the entire side surface of the sidewall spacer 205, the gate electrode 203 and the first extraction electrode 205 are formed. 6, 2 0 issues force s that a large parasitic capacitance is generated between the 7. '
  • This embodiment is to improve the problem while securing the contact area with the side surface of the SOI layer 201, and the upper surface of the silicon-containing semiconductor layer 206 is made higher than the upper surface of the SOI layer 201. And a range lower than the center of the gut electrode 203 in the height direction. Also, in this embodiment, in order to compensate for the limited space of the upward current path in the silicon-containing semiconductor layer 206, the first extraction electrodes 206 and 207 are formed. A contact hole is formed inside the insulating layer 210, and a part of the silicon-containing semiconductor layer 206 and the metal layer 20'7 is buried also in the insulating layer 201, and the silicon-containing semiconductor layer 206 is formed. The space to spread the current path downward in the middle is secured. , ⁇ Embodiment 3>
  • FIG. 21 is a schematic diagram showing a cross-sectional structure of a semiconductor device according to a third embodiment of the present invention.
  • This embodiment has a structure in which not only the side surface of the SOI layer 201 but also a part of the bottom surface is used as a contact surface between the diffusion layer 21 3 and the silicon-containing semiconductor layer 206.
  • Such a structure can be realized by adding a step of isotropically etching the insulating layer 210 after the step shown in FIG.
  • the contact area between the diffusion layer 211 and the silicon-containing semiconductor layer 206 is made as large as possible, so that the contact resistance can be further reduced.
  • FIG. 22 shows a cross-sectional structure of a semiconductor device according to a fourth embodiment of the present invention prepared by this method. ''
  • the distance from the end of the gate electrode 203 to the extraction electrodes 206 and 207 can be formed arbitrarily, the parasitic capacitance between the two can be reduced. Further, in this embodiment, since a distance from an arbitrary gate end can be ensured, a device with a high withstand voltage can be formed by further increasing the distance between the two only on the drain side. Also in this embodiment, the contact holes for the source and the drain are formed so that the side surfaces of the diffusion layer 211 in the SOI layer are exposed, and the semiconductor layer containing silicon is formed on the side surface of the diffusion layer 211. A metal layer 207 having a contact area with the silicon-containing semiconductor layer 206 larger than the contact area between the diffusion layer 213 and the silicon-containing semiconductor layer 206 is formed. It is similar to each of the above embodiments in that it is formed, and the parasitic resistance can be reduced even when the SOI layer is thin.
  • the present invention relates to a semiconductor device using the SOI layer (eg, a resistor, a bipolar transistor, etc.). Then, it is applicable not only to SOIMISFET.
  • FIG. 23 is a schematic diagram showing a cross-sectional structure of a semiconductor device according to a fifth embodiment of the present invention applied to a diode formed in an SOI layer as an example.
  • the extraction electrode electrically connected to the n-type diffusion layer 1 210 and the p-type diffusion layer 122 0 contains polycrystalline silicon or silicon-genolemanium mixed crystal formed on the side and bottom surfaces. It comprises a semiconductor layer 1206 and a metal layer 1207 formed on the inside thereof, and the silicon-containing semiconductor layer 1206 on the side surface of the extraction electrode is an n-type diffusion layer 1210 It is in contact with the side surface of the p-type diffusion layer 122.
  • FIG. 24 to FIG. 40 are cross-sectional structural views in each step of another manufacturing method according to the present invention.
  • CMOS in which both an NMOS and a PMOS are formed in one SOI layer will be described.
  • a protective oxide film (not shown) is formed by thermally oxidizing the surface of the SOI substrate having the S ⁇ I layer 1101 formed on the supporting substrate via the insulating layer 1910, and then nitriding on the protective oxide film.
  • a silicon film 1950 is deposited by a CVD method.
  • a groove is formed in the insulating layer 1910 using the silicon nitride film 1950 as a mask.
  • a silicon oxide film 1960 is deposited so as to fill the formed groove (FIG. 24).
  • p-type and n-type impurities are respectively introduced in advance into each of the NMOS and PMOS formation regions.
  • the silicon nitride films 1950 and 1955 are polished by polishing.
  • the silicon nitride films 195 and 195 and the protective oxide film are removed (FIG. 26).
  • a gate insulating film is formed on the surface of the SOI layer 1101, and a laminated gate electrode is formed on the gate insulating film as shown in FIG.
  • the work function can be changed by the combination of germanium and silicon.
  • the gate insulating film has an oxynitride film or a stacked structure of an oxide film and a nitride film, it is known that the charge in the film shifts the threshold value of the transistor to the negative side as compared with the oxide film.
  • a silicon / germanium mixed crystal 150, tungsten nitride (not shown), tungsten 15010, and a silicon oxide film 1925 were laminated in this order from the bottom to form a laminated gate electrode.
  • a source / drain diffusion layer 123 was formed by ion implantation (FIG. 27).
  • a silicon-germanium mixed crystal 1370 is deposited to a thickness of 300 nm and its surface is planarized by CMP (Fig. 29). At this time, the silicon-germanium mixed crystal 1370 is removed until the surface of the silicon oxide film 1925 is exposed. Further, a silicon oxide film of about 5 nm may be interposed under the silicon-germanium mixed crystal 1370.
  • the silicon-germanium mixed crystal 1370 is etched using a resist film (not shown) covering a portion facing the SOI layer 111 (FIG. 30).
  • the steps formed by the gate electrodes 1510 and 1500 prevent the removal of the silicon-germanium mixed crystal 1370, but the gate electrodes 1510 and 1500 Since it is protected by the thick oxide films 1925, 1935, the silicon-germanium mixed crystal 1370 in the element isolation region can be completely removed by performing sufficient overetching.
  • an interlayer insulating film 1945 made of silicon oxide film it is flattened by the CMP method so that the upper surface of the silicon-germanium mixed crystal 1370 is exposed (FIG. 31).
  • the silicon-germanium mixed crystal 1370 is etched using hydrogen peroxide solution and ammonia to expose the SOI layer 1230 (Fig. 32), and then the interlayer insulating film 1945 is laminated. Etching is performed using the gate electrodes 1925, 1510, 1500 and the sidewall / resistor 1935 as masks (Fig. 33). At this time, on the SOI substrate, there is no material other than silicon-germanium mixed crystal that can be etched by hydrogen peroxide and ammonia, so that silicon-germanium mixed crystal 1370 can be completely removed. Silicon / germanium mixed crystal When a silicon oxide film is laid, the silicon oxide film is etched and then the SOI layer 1230 is etched.
  • polycrystalline silicon can be used instead of silicon-germanium mixed crystal 1370.
  • a choice of a silicon oxide film is made. For example, dry etching with SF 6, wet etching with hydrazine, or the like may be used.
  • the surface of the diffusion layer 1230 of the S ⁇ I layer 1101, which is exposed on the side surface, is cleaned.
  • the surface area of the exposed S SI layer 1101 can be increased by lightly etching the insulating layer 1910.
  • the NMOS formation region is doped with phosphorus, and the PMOS formation region is doped with boron. 35).
  • an extraction electrode is formed together with the silicon-germanium mixed crystal 1 206 Deposit 605.
  • heat treatment may be required in the subsequent steps.
  • tungsten should be deposited after depositing a metal with high heat resistance such as TiN (Fig. 35).
  • the CMP method is applied until the silicon-germanium mixed crystal 1206 on the interlayer insulating film 1945 and the stacked gate electrodes 1925, 1550, 1550 is exposed.
  • the stainless steel 1605 is polished (FIG. 37).
  • the silicon-germanium mixed crystal acts as a polishing stopper because it can secure selectivity to polishing by the CMP method between metals such as tungsten and TiN, and serves as a polishing stopper.
  • the gate electrodes 1925, 1510, and 1500 can be protected.
  • Etch-back removes silicon-germanium mixed crystal 1206 on interlayer insulating film 1945 and laminated gate electrode 1925, 1510, 1500, and removes extraction electrode to gate electrode To separate them into the source side and the drain side (Fig. 38).
  • the gate electrodes 1510 and 1500 are formed of silicon oxide films 1925 and 1993 having a lower dielectric constant than the silicon nitride film. Since it is covered with 5, each parasitic capacitance between the gate electrode and the extraction electrode and between the source / drain diffusion layer and the extraction electrode can be reduced.
  • a silicon nitride film 196 6 is deposited (FIG. 39), an oxidized silicon film 196 7 is deposited, and a silicon oxide film 196 up to the silicon nitride film 196 6 is formed by a wiring pattern. 7 is etched to form a groove, and the contact hole is opened by etching the silicon nitride film 966 between the groove and the lead electrode using the contact pattern. Say it. Then, after depositing a metal film 1615 made of tungsten or copper, the metal film other than the contact holes and grooves is polished and removed by the CMP method (FIG. 40). These steps are wiring forming steps known as a damascene method.
  • the contact holes of the source and the drain are not formed using the pattern of the photomask having openings corresponding to the source and the drain, the source and the drain are not formed.
  • a predetermined interval is not required between the contact holes, and the miniaturization of the SOIMISFET can be easily achieved similarly to the manufacturing method of the above-described embodiment. .
  • FIG. 42 shows an A-A cross-sectional structure of this region after device formation.
  • impurities are also ion-implanted at a high concentration into the silicon-germanium mixed crystal 1206, so that the impurities are diffused into the SOI layer 1101 side and a junction is formed in the SOI layer 1101. It is formed.
  • a so-called heterojunction is formed due to the difference in band gap between silicon-germanium mixed crystal 126 and silicon.
  • the pn junction and the heterojunction can be formed in almost the same area, that is, near the contact surface.
  • the silicon.germanium mixed crystal 1 206 side is n-type and the SOI layer 1101 is p-type, the SOI layer 1
  • the potential barrier against hole injection can be made lower than that of a pn junction formed by silicon, and holes can easily flow to the silicon-germanium mixed crystal 1206 side.
  • holes which are a problem in SOIMISFETs, accumulate in the channel (SOI) portion, and the effect of floating the substrate, which makes transistor operation unstable, can be suppressed.
  • the present invention relates to a transistor element which is a basic element of a semiconductor device, it can be widely used for application devices.
  • An eighth embodiment in which the element according to the present invention is applied to a semiconductor memory device will be described.
  • Fig. 44 is a plan layout diagram when applied to a dynamic random access memory (DRAM), and Figs. 45 and 46 are cross-sectional structures along the line AA in Fig. 44.
  • the folded bit line arrangement is used.
  • the active area 122 and the word lines 157 1 are shown in an array, but the extraction electrodes 126, the data lines 168 1, and the capacitors 170 1 is for only the center two cells.
  • Bold lines in the plan view indicate the lead electrodes 126 formed of a silicon-containing semiconductor layer such as polycrystalline silicon or silicon-germanium mixed crystal.
  • FIG. 45 shows the cross-sectional structure at the stage where the extraction electrodes up to 126 are formed.
  • a DRAM memory cell there is a case where it is required that the integration, that is, the formation can be made smaller than the parasitic resistance.
  • the extraction electrode 126 can be made only by the silicon-containing semiconductor layer. Even in this case, the SOI layer 1 The surface has the effect of reducing the parasitic resistance.
  • Fig. 46 shows the cross-sectional structure at the stage when the extraction electrode 1206 was formed and the capacitor section 1701 was formed. The interlayer insulating film 1983 was deposited to form the data line.
  • an interlayer insulating film 198 4 is deposited again and subjected to a flattening process.
  • a capacitor electrode 1 701 made of a metal layer is formed, and a capacitive insulating film 198 2 made of tantalum is formed.
  • no data line appears in FIG.
  • FIG. 46 shows a memory cell shown by an equivalent circuit.
  • FIG. 47 shows a planar layout of the memory cell.
  • the hatched portion shows a photomask pattern for opening contact holes for extraction electrodes.
  • the pattern 126 may be arranged so as to straddle the gate.
  • the cell boundaries are indicated by 1 130.
  • the SRAM combined with the CMOS inverter, it is necessary to connect the diffusion layers of the NMOS and the PMOS, which are the information storage units.However, the extraction electrode is formed so as to extend between the NMOS and the PMOS.
  • the extraction electrode is used as a wiring connecting each source / drain diffusion layer of a plurality of SOIMISFETs.
  • a parasitic capacitance is generated or a short circuit occurs between electrodes.
  • a thick insulating layer is provided under the SOI layer. Also under the extraction electrode Therefore, the possibility of causing such a problem can be reduced.
  • the extraction electrode in this embodiment is composed of a silicon-containing semiconductor layer in contact with the side surface of the SOI layer and a metal layer in contact with the semiconductor layer. It is configured.
  • FIGS. 48 to 53 show a tenth embodiment showing a method for forming a substrate contact according to the present invention.
  • a higher voltage may be applied to the input section than the outside, and it is effective to form a bipolar element or the like that extracts such a current on the substrate as a protection element against this.
  • a protective element can be formed by using a supporting substrate.
  • a method for forming a contact with a support substrate will be described based on the element manufacturing method described with reference to FIGS.
  • a silicon-germanium mixed crystal 1370 is deposited and planarized by the CMP method, exposing the insulating film 1925 above the gate (FIG. 49).
  • the width of the opening in the support substrate is equal to or less than half that of the mixed crystal to be deposited, the opening can be effectively filled, so that the following steps can be performed without changing the process.
  • Figure 50 Using a photomask pattern with an opening from the substrate contact to the SOIMISFET, process the silicon-germanium mixed crystal 1370 by dry etching up to the element isolation film 1960 I do. After the oxidation film 1945 is deposited, the film is flattened by the CMP method to expose the silicon-germanium mixed crystal 1370 (FIG. 51).
  • the silicon-germanium mixed crystal 1370 is removed by etching to expose the SOI layer 1101 and the supporting substrate 1105 (FIG. 52).
  • a silicon-containing semiconductor layer 1206 and a metal layer 1605 are deposited and processed by CMP and etching (Fig. 53). At this time, a bond can be formed between the silicon-containing semiconductor layer and the support substrate. After the opening in the support substrate, the diffusion layer can be formed by ion implantation.
  • the parasitic resistance of the source and the drain can be reduced in the MI SFET using the thin film SO I, particularly in the fully depleted SO I MIS FET.
  • a high-performance MISFET with a large current driving capability can be provided.
  • a MIS FET using SOI can be miniaturized.
  • the present invention is suitable for application to a semiconductor device using an SOI substrate and a method for manufacturing the same in general. '

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Abstract

The electric connection with the diffused layer formed in an SOI layer of a semiconductor element having the SOI layer, especially an SOI MISFET is realized through an electrode comprising a silicon-containing semiconductor layer in contact with a side face of the SOI layer and a metallic layer in contact with the silicon-containing semiconductor layer. The area of the contact between the metallic layer and the silicon-containing semiconductor layer is larger than that between the SOI layer and the silicon-containing semiconductor layer. Even if the SOI layer is redesigned to a thinner one, the parastic resistance of the source/drain hardly increases. A method for manufacturing a semiconductor device involves no photomask having openings for the source and drain, and the SOI MISFET can be further microminiaturized, thus manufacturing a highly-integrated semiconductor device.

Description

明細書 半導体装置及びその製造方法 〔技術分野〕  Description Semiconductor device and manufacturing method thereof [Technical field]
本発明は、 半導体装置おょぴその製造方法に関し、 特に、 SO I (Silicon On Insulator) 構造を有する.ものに関する。  The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having an SOI (Silicon On Insulator) structure.
〔背景技術〕 (Background technology)
M I S F E T (Metal Insulator Semiconductor Field Effect Transistor) を用 いた半導体集積回路の高速化 ·低消費電力化を行う上で、 寄生容量を低減するこ とのできる SO I構造の MI S FETが注目されている。  In order to increase the speed and reduce the power consumption of semiconductor integrated circuits using MISFETs (Metal Insulator Semiconductor Field Effect Transistors), MIS FETs with an SOI structure that can reduce parasitic capacitance are attracting attention.
特に、 SO I層の厚さを数 10 nm以下と非常に蘀くすることによりチャネル 領域が完全に空乏化した M I S F ET、 いわゆる完全空乏型 SO I MI S FE Tは、 ャネル領域に中性領域が存在する部分空乏型 S O I MI S F E Tに比 ベてソース ' ドレインの寄生容量を低くすることができ、 かつ急峻なサブスレツ ショルド特性が得られるため、 高速性 ·低電力性に優れるとされている。  In particular, the MISF ET, in which the channel region is completely depleted by making the thickness of the SOI layer extremely small to several tens of nm or less, the so-called fully depleted SOI MISFET, has a neutral region in the channel region. In comparison with partially depleted SOI MI SFETs, the parasitic capacitance of the source and drain can be reduced, and steep subthreshold characteristics can be obtained.
しかし、 このような完全空乏型 SO I MI S FETは、 ソース . ドレイン領 域の厚さが SO I層の厚さで規定されるため、 バルタ基板を用いた MI S FET より S◦ I層中の拡散層で作られるソース . ドレインの抵抗が大きくなり、 とり わけソース抵抗が増大することは M I S F E Tの電流駆動能力を著しく低下さ せてしまうという問題を有している。 このソース ' ドレインで起きる寄生抵抗の増大の理由として、 以下のように考 えられる。 However, in such a fully depleted SO I MIS FET, since the thickness of the source and drain regions is determined by the thickness of the SO I layer, the thickness of the S I I layer is lower than that of the MIS FET using a Balta substrate. The source / drain resistance created by the diffusion layer of this type increases, and in particular, the increase in source resistance has the problem that the current driving capability of the MISFET is significantly reduced. The reasons for the increase in parasitic resistance at the source and drain are considered as follows.
ソース ' ドレインの寄生抵抗は、 大きく分けると、 いわゆる拡散層抵抗と、 そ の拡散層と配線である金属層との接触抵抗に分けられる。 金属層の抵抗は、 これ らに比べ無視し得るほど小さいものである。  The source-drain parasitic resistance can be broadly divided into the so-called diffusion layer resistance and the contact resistance between the diffusion layer and the metal layer that is the wiring. The resistance of the metal layer is negligible compared to these.
バルク基板を用いた M I S F E Tの断面図を図 1に示す。 5 0 0はゲート電極、 1 2 0 0はシリコン基板中に形成形成されたソース · ドレイン拡散層、 1 1 0 0 はソース · ドレイン拡散層表面に形成されたシリサイドからなる金属層である。 また、 図, 1中の矢印は、 配線 1 3 0 6から配線 1 3 0 5に電流を流した場合にお ける拡散層 1 2 0 0中のチャネルから金属層 1 1 0 0に至る電流経路を示した ものであり、 太い点線は、 金属層 1 1 0 0と拡散層 1 2 0 0との接触面のうち電 流の通過する面を示したものである。 バルク基板を用いた M I S F E Tでは、 上 記電流経路は、 金属とシリコンの接触抵抗が大きいため、 より広い通過面を持つ ように拡散層 1 2 0 0中で大きく広がる。 かかる通過面が、 電気的には実効的な コンタクト面積となる。 このため、 接触抵抗が大きくても実効的なコンタクト面 積が大きく、 寄生抵抗を小さなものとすることができる。  FIG. 1 is a cross-sectional view of a MISFET using a bulk substrate. 500 is a gate electrode, 1200 is a source / drain diffusion layer formed in a silicon substrate, and 110 is a metal layer made of silicide formed on the surface of the source / drain diffusion layer. Also, the arrows in FIGS. 1 and 1 indicate the current path from the channel in the diffusion layer 1200 to the metal layer 110 when a current flows from the wiring 1306 to the wiring 1305. The thick dotted line indicates the surface of the contact surface between the metal layer 110 and the diffusion layer 1200 through which current flows. In the MISFET using a bulk substrate, the current path described above largely spreads in the diffusion layer 1200 so as to have a wider passage surface because of the large contact resistance between metal and silicon. Such a passing surface becomes an electrically effective contact area. Therefore, even if the contact resistance is large, the effective contact area is large, and the parasitic resistance can be reduced.
これに対して、 完全空乏型 S O I M I S F E Tでは、 図 2に示すように、 絶 縁層 （埋め込み酸化膜） 1 9 0 0があるため、 この絶縁層 （埋め込み酸化膜） 1 9 0 0と金属層 1 1 0 0に挟まれた部分の拡散層 1 2 0 0が薄いものとなって しまい、 図中に抵抗の記号 Rを用いて示したようにこの部分での拡散層抵抗が非 常に大きなものとなる。 このため、 矢印で示す電流経路が拡散層 1 2 0 0中を+ 分に広がらなくなり、金属層 1 1 0 0と拡散層 1 2 0 0との接触面のうち電流の 通過面は太い点線で示したように極めて狭い部分に集中する。 すなわち、 実効的 なコンタクト面積が極めて小さくなり、 大きな金属とシリコンの接触抵抗が寄生 抵抗を強く支配することになる。 つまり、 S O I層の膜厚を薄くすることは寄生 抵抗の大幅な増大を招くことになる。 On the other hand, in a fully depleted SOIMISFET, as shown in Fig. 2, since there is an insulating layer (buried oxide film) 190, the insulating layer (buried oxide film) 190 and the metal layer 1 The diffusion layer 1 200 in the portion sandwiched by 100 becomes thin, and the diffusion layer resistance in this portion is extremely large as indicated by the symbol R in the figure. Become. For this reason, the current path indicated by the arrow The current passing surface of the contact surface between the metal layer 110 and the diffusion layer 1200 concentrates on an extremely narrow portion as shown by a thick dotted line. In other words, the effective contact area becomes extremely small, and the contact resistance between the large metal and silicon strongly controls the parasitic resistance. In other words, reducing the thickness of the SOI layer leads to a large increase in parasitic resistance.
この寄生抵抗増大の問題を解決する従来技術として、 例えば、 ソース ' ドレイ ン領域の表面をより薄くシリサイド化する方法（今井他、 1998 シンポジウム ォ ン ブイエルエスアイ テクノロジー、 ダイジェスト p.ii6) や、 チヤネノレ領域の み S O I層を薄くする方法（M.Chan他、 1994アイトリプルィーエレクトロン デバイス レター vol.15 p.24) が提案されている。 しかしながら、 ，これらの従来 技術では、 S O I層がさらに薄くなつた場合には適用できなくなるため、 問題点 の本質的解決に至っていない。  Conventional techniques for solving the problem of increased parasitic resistance include, for example, a method of thinning the surface of the source / drain region into silicide (Imai et al., 1998 Symposium on VSI Technology, Digest p.ii6), A method of thinning the SOI layer only in the region (M. Chan et al., 1994 i-triple electron device letter vol.15 p.24) has been proposed. However, these conventional techniques cannot be applied when the thickness of the SOI layer is further reduced, so that the problem has not been essentially solved.
また、 S O I層下の絶縁層 （埋め込み酸化膜） にまで至るコンタクトホールを 形成し、 コンタクトホール内を金属層で埋め込んで S O I層の側面から電気的接 続をとる従来技術が、 特開平 4 _ 2 7 5 4 3 6， 特開平 5— 3 4 7 4 1 2， 特開 平 1 0— 7 0 2 8 1に開示されている。 し力 しながら、 これらの従来技術では、 拡散層と金癘層との間の実効的なコンタクト面積が図 2で述べた従来技術より は広げられるものの、 コンタクト面積が S O I層の膜厚に依存しているものであ るため、 S O I層の薄膜化に伴う寄生抵抗増大の根本的解決がなされているもの ではない。 〔発明の開示〕 Also, a conventional technique of forming a contact hole reaching an insulating layer (buried oxide film) below an SOI layer, filling the contact hole with a metal layer, and making an electrical connection from a side surface of the SOI layer is disclosed in Japanese Unexamined Patent Application Publication No. No. 2,754,336, Japanese Patent Application Laid-Open No. Hei 5-344742, and Japanese Patent Application Laid-Open No. 10-70281. However, in these conventional technologies, the effective contact area between the diffusion layer and the gold layer is wider than that of the conventional technology described in Fig. 2, but the contact area depends on the thickness of the SOI layer. Therefore, there is no fundamental solution to the increase in parasitic resistance due to the thinning of the SOI layer. [Disclosure of the Invention]
本発明の第 1の目的は、 SO I層が薄くなつた場合においてもソース · ドレイ ンの寄生抵抗増大を防止することができる高性能な S O I MI S FETを有す る半導体装置を提供することにある。  A first object of the present invention is to provide a semiconductor device having a high-performance SOI MISFET that can prevent an increase in source / drain parasitic resistance even when the SOI layer becomes thin. It is in.
また、 本発明の第 2目的は、 上記 SO I MI S FETを微細化するに好適な 半導体装置の製造方法を提供するものである。  A second object of the present invention is to provide a method of manufacturing a semiconductor device suitable for miniaturizing the SOI MISFET.
上記第 1の目的は、 SO I層の側面を露出するコンタクトホールと、 コンタク トホールの底面上及ぴ側面上に形成されたシリコンを含有する半導体層 （例えば、 多結晶シリコン膜或いはシリコン 'ゲルマユゥム混晶膜） と、 シリコンを含有す る半導体層上にコンタクトホールを埋め込むように形成された金属膜とを備え、 SO I MI S FETのソース ' ドレインとの電気的接続を SO I層の側面から とる構造とした半導体装置によって達成される。  The first object is to provide a contact hole exposing the side surface of the SOI layer and a silicon-containing semiconductor layer formed on the bottom surface and the side surface of the contact hole (for example, a polycrystalline silicon film or a silicon-germ film mixture). And a metal film formed so as to fill the contact hole on the silicon-containing semiconductor layer, and the electrical connection with the source / drain of the SOI MISFET is made from the side of the SOI layer. This is achieved by a semiconductor device having a structured structure.
本発明の半導体装置によれば、 SO I層の側面にはシリコンを含有する半導体 層が接触しており、 この接触面での接触抵抗は SO I層と金属層との接触抵抗に 比較して非常に小さいものであるため、 S O I層を薄膜化した場合における接触 抵抗成分の増大を最小限に抑えることができる。 また、 シリコンを含有する半導 体層と金属層との接触抵抗は以前大きいが、 シリコンを含有する半導体層の不純 物の含有量， 膜厚等を適当に制御することによりシリコンを含有する半導体層の 抵抗を低減可能であり、 電流経路をシリコンを含有する半導体層中で十分に広げ られ、 金属層との実効的なコンタクト面積を大きくでき全体的な寄生抵抗を小さ なものとすることができる。 さらに、 上記第 2の目的は、 少なくともゲート電極の側面と上方が第 1の絶縁 膜で覆われた S O I MI S FETを形成する工程と、 第 1の絶縁膜とのエッチ ング選択比がとれた第 2の絶縁膜を堆積する工程と、 ゲート電極の上方を含む S O I MI SFETの SO I層と対向する開口部を有するレジスト U莫をマスクと し用いて第 2の絶,掾膜をエッチングし、 SO I層のソースとドレインの各拡散層 を露出させるコンタクトホールを形成する工程と、 コンタクトホールの内面及ぴ 第 2の絶縁膜上にシリコンを含有する半導体層を堆積した後、 コンタク トホール を埋め込むように金属層を堆積する工程と、 第 1及び第 2の絶縁膜上のシリコン を含有する半導体層が露出するまで CM P法により研磨する工程と、 シリコンを 含有する半導体層をその上面が第 1及び第 2の絶縁膜の上面より低くなるまで エツチングする工程とを含む半導体装置の製造方法によつて達成される。 According to the semiconductor device of the present invention, the side surface of the SOI layer is in contact with the semiconductor layer containing silicon, and the contact resistance at this contact surface is smaller than the contact resistance between the SOI layer and the metal layer. Since it is very small, the increase in the contact resistance component when the SOI layer is thinned can be minimized. In addition, although the contact resistance between the semiconductor layer containing silicon and the metal layer was large in the past, the content of impurities and the thickness of the semiconductor layer containing silicon can be controlled appropriately to control the semiconductor containing silicon. The resistance of the layer can be reduced, the current path can be widened sufficiently in the semiconductor layer containing silicon, the effective contact area with the metal layer can be increased, and the overall parasitic resistance can be reduced. it can. Further, the second object is to provide a step of forming an SOI MISFET in which at least the side surface and the upper side of the gate electrode are covered with a first insulating film, and an etching selectivity with respect to the first insulating film. Depositing a second insulating film, and etching the second insulating film using a resist U having an opening facing the SOI layer of the SOI MI SFET including a portion above the gate electrode as a mask. Forming a contact hole exposing each of the source and drain diffusion layers of the SOI layer; and depositing a silicon-containing semiconductor layer on the inner surface of the contact hole and the second insulating film. A step of depositing a metal layer so as to be buried, a step of polishing by a CMP method until the semiconductor layer containing silicon on the first and second insulating films is exposed, and a step of polishing the semiconductor layer containing silicon by an upper surface thereof. First and second absolute Is by connexion achieved a method of manufacturing a semiconductor device including the step of etching until the lower than the upper surface of the film.
本発明の半導体装置の製造方法によれば、 SO I MI S FETのソースとド レインの各々に対してコンタクトホールを形成するのではなく、 ソース， ゲート 電極， ドレインにまたがった大きなコンタクトホールを形成した後、 シリコンを 含有する半導体層と金属層の積層膜でこれを埋め込み、 シリコンを含有する半導 体層を研磨ストッパーとして用いて研磨した後に露出したシリコンを含有する 半導体層をエッチング除去してソース · ドレインを電気的に分離しているため、 ソースとドレインの各々に対してコンタクトホールを形成する場合に必須とな る各コンタクトホール間の所定間隔をとる必要がなくなり、 その分 SO I Ml S FETを微細化することができる。 〔図面の簡単な説明〕 According to the method of manufacturing a semiconductor device of the present invention, instead of forming a contact hole for each of the source and drain of the SOI MISFET, a large contact hole is formed over the source, gate electrode, and drain. After that, the semiconductor layer containing silicon is buried with a laminated film of a semiconductor layer containing silicon and a metal layer, the semiconductor layer containing silicon is polished by using the semiconductor layer containing silicon as a polishing stopper, and the exposed semiconductor layer containing silicon is removed by etching. Since the source and drain are electrically isolated, it is not necessary to keep a predetermined distance between each contact hole, which is essential when forming contact holes for each of the source and drain. S FET can be miniaturized. [Brief description of drawings]
図 1は従来構造の課題を説明するための代表的素子断面図である。 図 2は従来 構造の課題を説明するための代表的素子断面図である。 図 3は本 明の第 1の実 施例を説明する素子断面構造図である。 図 4は素子製造工程に使用するホトマス クのパターンを説明する平面レイアウト図である。 図 5は素子製造工程を説明す る断面構造図である。 図 6は素子製造工程を説明する断面構造図である。 図 7は 素子製造工程を説明する断面構造図である。 図 8は素子製造工程を説明する断面 構造図である。 図 9は素子製造工程を説明する断面構造図である。 図 1 0は素子 製造工程を説明する断面構造図である。 図 1 1は素子製造工程を説明する断面構 造図である。 図 1 2は素子製造工程を説明する断面構造図である。 図 1 3は素子 製造工程を説明する断面構造図である。 図 1 4は素子製造工程を説明する断面構 造図である。 図 1 5は素子製造工程を説明する断面構造図である。 図 1 6は素子 製造工程を説明する断面構造図である。 図 1 7は素子製造工程を説明する断面構 造図である。 図 1 8は他の素子分離法を説明する素子断面構造図である。 図 1 9 はさらに他の素子分離法を説明する素子断面構造図である。 図 2 0は本発明の第 2の実施例を説明する素子断面構造図である。 図 2 1は本発明の第 3の実施例を 説明する素子断面構造図である。 図 2 2は本発明の第 4の実施例を説明する素子 断面構造図である。 図 2 3は本発明の第 5の実施例を説明する素子断面構造図で ある。 図 2 4は他の素子製造工程を説明する断面構造図である。 図 2 5は他の素 子製造工程を説明する断面構造図である。 図 2 6は他の素子製造工程を説明する 断面構造図である。 図 2 7は他の素子製造工程を説明する断面構造図である。 図 2 8は他の素子製造工程を説明する断面構造図である。 図 2 9は他の素子製造ェ 程を説明する断面構造図である。 図 3 0は他の素子製造工程 説明する断面構造 図である。 図 3 1は他の素子製造工程を説明する断面構造図である。 図 3 2は他 の素子製造工程を説明する断面構造図である。 図 3 3は他の素子製造工程を説明 する断面構造図である。 図 3 4は他の素子製造工程を説明する断面構造図である。 図 3 5は他の素子製造工程を説明する断面構造図である。 図 3 6は他の素子製造 '工程を説明する断面構造図である。 図 3 7は他の素子製造工程を説明する断面構 造図である。 図 3 8は他の素子製造工程を説明する断面構造図である。 図 3 9は 他の素子製造工程を説明する断面構造図である。 図 4 0は他の素子製造工程を説 明する断面構造図である。 図 4 1は本発明の第 7の実施例を説明する平面レイァ ゥト図である。 図 4 2は本発明の第 7の実施例を説明する素子断面構造図である。 図 4 3は本発明の第 8の実施例を説明する平面レイアウト図である。 図 4 4は本 発明の第 8の実施例の素子製造工程を説明する断面構造図である。 図 4 5は本努 明の第 8の実施例を説明する素子製造工程を説明する断面構造図である。 図 4 6 は本発明の第 9の実施例を説明する等価回路図である。 図 4 7は本発明の第 8の 実施例を説明する平面レイァゥト図である。 図 4 8は本発明の第 1 0の実施例の 素子製造工程を説明する断面構造図である。 図 4 9は本発明の第 1 0の実施例の 素子製造工程を説明する断面構造図である。 図 5 0は本発明の第 1 0の実施例の 素子製造工程を説明する断面構造図である。 図 5 1は本発明の第 1 0の実施例の 素子製造工程を説明する断面構造図である。 図 5 2は本発明の第 1 0の実施例の 素子製造工程を説明する断面構造図である。 図 5 3は本発明の第 1 0の実施例の 素子製造工程を説明する断面構造図である。 FIG. 1 is a cross-sectional view of a typical element for explaining the problem of the conventional structure. FIG. 2 is a cross-sectional view of a typical element for explaining the problem of the conventional structure. FIG. 3 is an element cross-sectional structure diagram for explaining the first embodiment of the present invention. FIG. 4 is a plan layout diagram for explaining a photomask pattern used in the element manufacturing process. FIG. 5 is a cross-sectional structure diagram for explaining a device manufacturing process. FIG. 6 is a sectional structural view for explaining the element manufacturing process. FIG. 7 is a cross-sectional structure diagram illustrating a device manufacturing process. FIG. 8 is a cross-sectional structural view for explaining a device manufacturing process. FIG. 9 is a cross-sectional structure diagram illustrating an element manufacturing process. FIG. 10 is a cross-sectional structure diagram for explaining a device manufacturing process. FIG. 11 is a cross-sectional structure diagram illustrating an element manufacturing process. FIG. 12 is a sectional structural view for explaining the element manufacturing process. FIG. 13 is a cross-sectional structure diagram illustrating a device manufacturing process. FIG. 14 is a cross-sectional structure diagram illustrating an element manufacturing process. FIG. 15 is a sectional structural view for explaining the element manufacturing process. FIG. 16 is a cross-sectional structure diagram illustrating a device manufacturing process. FIG. 17 is a sectional structural view for explaining the element manufacturing process. FIG. 18 is a sectional view of an element for explaining another element isolation method. FIG. 19 is an element cross-sectional structure diagram for explaining still another element isolation method. FIG. 20 is an element cross-sectional structure diagram for explaining a second embodiment of the present invention. FIG. 21 is an element cross-sectional structure diagram for explaining a third embodiment of the present invention. FIG. 22 is a cross-sectional structural view of an element for explaining a fourth embodiment of the present invention. FIG. 23 is an element cross-sectional structure diagram for explaining a fifth embodiment of the present invention. FIG. 24 is a sectional structural view for explaining another element manufacturing process. FIG. 25 is a sectional structural view for explaining another element manufacturing process. FIG. 26 is a sectional structural view for explaining another element manufacturing process. FIG. 27 is a sectional structural view for explaining another element manufacturing process. Figure FIG. 28 is a sectional structural view for explaining another element manufacturing process. FIG. 29 is a sectional structural view for explaining another element manufacturing process. FIG. 30 is a cross-sectional structure diagram illustrating another element manufacturing process. FIG. 31 is a sectional structural view for explaining another element manufacturing process. FIG. 32 is a sectional structural view for explaining another element manufacturing process. FIG. 33 is a sectional structural view for explaining another element manufacturing process. FIG. 34 is a sectional structural view for explaining another element manufacturing process. FIG. 35 is a sectional structural view for explaining another element manufacturing process. FIG. 36 is a sectional structural view for explaining another element manufacturing process. FIG. 37 is a cross-sectional view illustrating another element manufacturing process. FIG. 38 is a sectional structural view for explaining another element manufacturing process. FIG. 39 is a sectional structural view for explaining another element manufacturing process. FIG. 40 is a sectional structural view for explaining another element manufacturing process. FIG. 41 is a plan layout diagram for explaining a seventh embodiment of the present invention. FIG. 42 is a sectional view of an element for explaining a seventh embodiment of the present invention. FIG. 43 is a plan layout diagram for explaining an eighth embodiment of the present invention. FIG. 44 is a sectional structural view for explaining an element manufacturing process according to the eighth embodiment of the present invention. FIG. 45 is a sectional structural view for explaining an element manufacturing process for explaining an eighth embodiment of the present invention. FIG. 46 is an equivalent circuit diagram for explaining the ninth embodiment of the present invention. FIG. 47 is a plan layout diagram for explaining an eighth embodiment of the present invention. FIG. 48 is a sectional structural view for explaining the element manufacturing process of the tenth embodiment of the present invention. FIG. 49 is a sectional structural view for explaining the element manufacturing process of the tenth embodiment of the present invention. FIG. 50 is a sectional structural view for explaining the device manufacturing process of the tenth embodiment of the present invention. FIG. 51 is a sectional structural view for explaining the element manufacturing process of the tenth embodiment of the present invention. FIG. 52 is a sectional structural view for explaining the element manufacturing process of the tenth embodiment of the present invention. FIG. 53 shows a tenth embodiment of the present invention. It is sectional structure drawing explaining an element manufacturing process.
〔発明を実施するための最良の形態〕 [Best mode for carrying out the invention]
以下、 本発明を実施の諸形態によりさらに詳細に説明する。  Hereinafter, the present invention will be described in more detail with reference to various embodiments.
く実施の形態 1 > Embodiment 1>
図 3は、 本究明の第 1の実施例である半導体装置の断面構造を示した模式図で ある。  FIG. 3 is a schematic diagram showing a cross-sectional structure of the semiconductor device according to the first embodiment of the present invention.
2 0 0は支持基板であり、例えぱ高抵抗単結晶シリコンなどから成る。 2 1 0 は支持基板 2 0 0上に形成された絶縁層であり、 例えば 2酸化シリコンより成る c 2 0 1は絶縁層 2 1 0上にパターン形成された第 1導電型の半導体領域であり、 例えば単結晶シリコンから成る。 この第 1導電型の半導体領域 2 0 1がすなわち S O I層である。 S O I層中には第 1導電型とは逆の第 2導電型のソース . ドレ イン領域 （拡散層） 2 1 3が形成されている。 2 1 1は素子間分離絶縁膜であり、 例えば 2酸ィ匕シリコンょり成る。 2 0 2はゲート絶縁膜であり、 例えば 2酸化シ リコンから成る。 2 0 3はゲート電極であり、 例えば、 多結晶シリコン膜、 ある いは多結晶シリコンとタングステンなどの金属の癀層膜、 あるいはタングステン， 窒化チタン， 窒化タングステンなどの金属膜からなる。 尚、 多結晶シリコンの代 わりにシリコン 'ゲルマニウム混晶を用いてもよい。 2 0 5は窒化シリコン等の 絶縁膜からなるサイドウォールスぺーサである。 2 0 6， 2 0 7は第 1の引出し 電極であり、 S O I層 2 0 1の側面において拡散層 2 1 3と接触している多結晶 シリコンもしくは多結晶シリコン ·ゲルマユゥム混晶よりなるシリコン含有半導 体層 2 0 6と、 タングステンなどより成る金属層 2 0 7との積層構造をしている。 2 0 8は第 2の引出し電極、 2 0 9は配 f泉層であり、 例えばタングステンあるい は銅あるいはアルミニウムなどから成る。 2 1 2、 2 1 4は層間絶縁膜であり、 例えば 2酸化シリコンから成る。 Reference numeral 200 denotes a support substrate made of, for example, high-resistance single-crystal silicon. Reference numeral 210 denotes an insulating layer formed on the supporting substrate 200.For example, c 201 made of silicon dioxide is a semiconductor region of the first conductivity type patterned on the insulating layer 210. For example, it is made of single crystal silicon. The semiconductor region 201 of the first conductivity type is the SOI layer. A source / drain region (diffusion layer) 213 of a second conductivity type opposite to the first conductivity type is formed in the SOI layer. Reference numeral 211 denotes an element isolation insulating film, for example, silicon dioxide. Reference numeral 202 denotes a gate insulating film made of, for example, silicon dioxide. Reference numeral 203 denotes a gate electrode, which is made of, for example, a polycrystalline silicon film, a multi-layer film of polycrystalline silicon and a metal such as tungsten, or a metal film such as tungsten, titanium nitride, and tungsten nitride. Note that a silicon-germanium mixed crystal may be used instead of the polycrystalline silicon. Reference numeral 205 denotes a sidewall spacer made of an insulating film such as silicon nitride. Reference numerals 206 and 207 denote first extraction electrodes, and a silicon-containing half made of polycrystalline silicon or a polycrystalline silicon-germanium mixed crystal in contact with the diffusion layer 213 on the side surface of the SOI layer 201. Guidance It has a laminated structure of a body layer 206 and a metal layer 207 made of tungsten or the like. Reference numeral 208 denotes a second extraction electrode, and reference numeral 209 denotes a distribution layer, which is made of, for example, tungsten, copper, or aluminum. Reference numerals 2 12 and 2 14 are interlayer insulating films, for example, made of silicon dioxide.
本実施例の半導体装置において、 ソース · ドレインの寄生抵抗を考察すると、 多結晶シリコンまたはシリコン'ゲルマ二ゥム混晶で形成されたシリコン含有半 導体層 2 0 6は、 薄い S O I層 2 0 1中に形成された拡散層 2 1 3の側面で接触 している。 S O I層 2 0 1と多結晶シリコンでは、 同一材質であり接触面におい て電気的な障壁を作らない。 また、 シリコン ·ゲルマニウム混晶においても、 高 濃度に不純物をドーピングし導電化した場合、 電子に対し障壁を形成しない。 そ のため、 S O I層 2 0 1 とシリコン含有半導体層 2◦ 6との間は、 接触抵抗をほ とんど受けることなく電気的に接続される。 さらに、 シリコン含有半導体層 2 0 6は金属層 2 0 7の下部の側面及び底面に覆うように形成されている。 このため、 例えば S O I層 2 0 1から流れ込んだ電流経路は、 シリコン含有半導体層 2 0 6 中でひろがり、 金属層 2 0 7に流れることができる。 すなわち、 接触抵抗の大き い金属層 2 0 7とシリコン含有半導体層 2 0 6との接触部では、 実効的に広いコ ンタクト面積を確保することができる。 これらのこと力 ら、 本実施例の半導体装 置では、 S〇 I層が薄くなつた場合においてもソース ' ドレインの寄生抵抗増大 を防止することができる。  Considering the source / drain parasitic resistance in the semiconductor device of this embodiment, the silicon-containing semiconductor layer 206 formed of polycrystalline silicon or silicon-germanium mixed crystal has a thin SOI layer 201. It is in contact with the side of the diffusion layer 2 13 formed inside. The SOI layer 201 and polycrystalline silicon are of the same material and do not create an electrical barrier at the contact surface. Also, even in a silicon-germanium mixed crystal, when a high concentration of impurities is doped to make the material conductive, no barrier is formed for electrons. Therefore, the SOI layer 201 and the silicon-containing semiconductor layer 2 • 6 are electrically connected with little contact resistance. Further, the silicon-containing semiconductor layer 206 is formed so as to cover the lower side surface and the lower surface of the metal layer 207. Therefore, for example, the current path flowing from the SOI layer 201 spreads in the silicon-containing semiconductor layer 206 and can flow to the metal layer 207. In other words, a contact area between the metal layer 207 having a large contact resistance and the silicon-containing semiconductor layer 206 can effectively secure a wide contact area. For these reasons, in the semiconductor device of the present embodiment, it is possible to prevent an increase in the source-drain parasitic resistance even when the S〇I layer becomes thin.
尚、 図 3においては、 S O I層 2 0 1側面の全面がシリコン含有半導体層 2 0 6と接触している構造が示されているが、 本発明の半導体装置は、 シリコン含有 半導体層 206と絶縁層 210との間に S O I層 201 残されていて、 シリコ ン含有半導体層 206が SO I層 20 1側面の一部と接触している構造であつ てもよい。 この場合、 SO I層 201が薄くなるとシリコン含有半導体層 206 と絶縁層 210の間では拡散層抵抗が非审に大きくなり、 引き出し電極と SO I 層 201との実効的なコンタクト面積は SO I層 20 1側面の一部になってし まう。 し力 しながら、 この SO I層 201の側面の一部には金属層 207より接 触抵抗の低いシリコン含有半導体層 206が接触し、 金属層 207は SO I層 2 01の側面の一部よりも広い面積でシリコン含有半導体層 206と接触してい るため、 SO I層 201側面の全面がシリコン含有半導体層 206と接触してい る場合と同様に SO I層薄膜化によるソース ' ドレインの寄生抵抗増大を小さく 抑えることができる。 ただし、 シリコン含有半導体層 206と SO I層 201 側面の全面が接触しているほうが、 SO I層 201側面の一部と接触しているよ りもソース . ドレインの寄生抵抗をより小さくできる。 FIG. 3 shows a structure in which the entire surface of the side surface of the SOI layer 201 is in contact with the silicon-containing semiconductor layer 206. The SOI layer 201 may be left between the semiconductor layer 206 and the insulating layer 210, and the silicon-containing semiconductor layer 206 may be in contact with a part of the side surface of the SOI layer 201. In this case, as the SOI layer 201 becomes thinner, the resistance of the diffusion layer between the silicon-containing semiconductor layer 206 and the insulating layer 210 becomes extremely large, and the effective contact area between the lead electrode and the SOI layer 201 becomes smaller. 20 One part of the side. Meanwhile, a part of the side surface of the SOI layer 201 is in contact with the silicon-containing semiconductor layer 206 having a lower contact resistance than the metal layer 207, and the metal layer 207 is part of the side surface of the SOI layer 201. The source / drain parasitic resistance due to thinning of the SOI layer is the same as when the entire surface of the side surface of the SOI layer 201 is in contact with the silicon-containing semiconductor layer 206 because the entire surface of the SOI layer 201 is in contact with the silicon-containing semiconductor layer 206. The increase can be kept small. However, when the silicon-containing semiconductor layer 206 and the entire side surface of the SOI layer 201 are in contact with each other, the parasitic resistance of the source and drain can be made smaller than when the silicon-containing semiconductor layer 206 is in contact with a part of the side surface of the SOI layer 201.
図 4は、 本宪明の第 1の実施例である半導体装置を加工形成するためのホトマ スクのパターンを示したものである。  FIG. 4 shows a photomask pattern for processing and forming the semiconductor device according to the first embodiment of the present invention.
太線で示した矩形のパターン 1◦ 1は、 SO I層をパターン形成し、 活性領域 を規定するためのものである。 パターン 101をまたぐようにゲート電極のパタ ーン 102がレイァゥトされている。 パターン 103は、 第 1の引出し電極を形 成するためのコンタクト孔のパターンである。 パターン 104は、 ゲート電極上 にコンタクト穴を開口するためのパターンである。 パターン 105は、 第 1の引 出し電極上の第 2の引出し電極を形成するためのコンタクト穴を開口するため のパターンである。 パターン 106は、 配線層を加工するためのパターンである c 尚、 図 3に示した半導体装置の断面構造は、 図 4中の A— A， 断面と対応して いる。 The rectangular pattern 1 • 1 shown by the bold line is used for patterning the SOI layer and defining the active region. A gate electrode pattern 102 is laid out so as to straddle the pattern 101. The pattern 103 is a pattern of a contact hole for forming a first extraction electrode. The pattern 104 is a pattern for opening a contact hole on the gate electrode. The pattern 105 is used to open a contact hole for forming a second extraction electrode on the first extraction electrode. It is a pattern of. The pattern 106 is a pattern for processing the wiring layer c . The cross-sectional structure of the semiconductor device shown in FIG. 3 corresponds to the cross section AA in FIG.
次に、 第 1の実施例の半導体装置の製造方法を、 各工程における断面構造を示 した図 5乃至図 17を用いて説明する。  Next, a method of manufacturing the semiconductor device according to the first embodiment will be described with reference to FIGS.
まず、 支持基板 200上に絶縁層 （埋め込み酸化膜） 210を介して SO I層 201が形成された S O I基板の表面を約 10 nm熱酸化して保護酸化膜 22 2を形成する。 次に、 保護酸化膜 222上に窒化シリコン膜 221を CVD法に よって堆積したのち、 図 2に示したホトマスクのパターン 101によって窒化シ リコン膜 221を加工し、 さらに窒化シリコン層 221をマスクとして保護酸化 膜 222と SO I層 201を加工する （図 5 ) 。  First, the surface of the SOI substrate on which the SOI layer 201 is formed via the insulating layer (buried oxide film) 210 on the support substrate 200 is thermally oxidized by about 10 nm to form the protective oxide film 222. Next, after a silicon nitride film 221 is deposited on the protective oxide film 222 by a CVD method, the silicon nitride film 221 is processed by the photomask pattern 101 shown in FIG. 2, and the silicon nitride film 221 is further protected by using the silicon nitride layer 221 as a mask. The oxide film 222 and the SOI layer 201 are processed (FIG. 5).
その上にシリコン酸ィヒ膜 223を CVD法によって堆積する （図 6) 。 その後、 窒化シリコン膜 221をストツバとして用いて CMP (Chemical Mechanical Polishing)法により研磨して平坦ィ匕した後、窒化シリコン膜 221及び保護酸化 膜 222をウエットエッチングにより除去する （図 7) 。 これにより、 素子間分 離絶縁膜 21 1が形成される。  A silicon oxide film 223 is deposited thereon by a CVD method (FIG. 6). Thereafter, the silicon nitride film 221 and the protective oxide film 222 are polished and flattened by CMP (Chemical Mechanical Polishing) using the silicon nitride film 221 as a stopper, and then removed by wet etching (FIG. 7). As a result, an inter-element isolation insulating film 211 is formed.
次に、 S O I層 201の表面を約 2 n m熱酸化してグート絶縁膜 202を形成 した後、 高濃度にポロンをドーピングしたシリコン ·ゲルマニウム混晶 203を 約 100 nm堆積し、 さらにシリコン酸化膜 204を約 1 50 nm、 窒化シリコ ン 224を約 100 nm堆積する （図 8) 。  Next, the surface of the SOI layer 201 is thermally oxidized by about 2 nm to form a gut insulating film 202, and then a silicon-germanium mixed crystal 203 doped with a high concentration of polon is deposited to a thickness of about 100 nm. About 150 nm, and about 100 nm of silicon nitride 224 (Fig. 8).
窒化シリコン膜 224を、 図 2に示したホトマスクのパターン 102によりパ ターン加工し、 'この窒化シリコン膜 2 2 4をマスクとしてシリコン酸化膜 2 0 4 とシリコン .ゲルマニウム混晶 2 0 3をパターン加工し、 ゲート電極 2 0 3を形 成する （図 9 ) 。 The silicon nitride film 224 is patterned by the photomask pattern 102 shown in FIG. Then, using the silicon nitride film 224 as a mask, the silicon oxide film 204 and the silicon / germanium mixed crystal 203 are patterned to form a gate electrode 203 (FIG. 9).
尚、 ゲート絶縁膜 2 0 2としては、 熱酸化膜を窒化処理した酸窒化膜あるいは 酸ィ匕膜と窒化膜の積層膜であってもよい。 また、 ゲート電極 2 0 3としては、 多 結晶シリコン， シリコン 'ゲルマニウム混晶と金属の積層膜あるいは金属のみで あってもよい。  Note that the gate insulating film 202 may be an oxynitride film obtained by nitriding a thermal oxide film or a laminated film of an oxidized film and a nitride film. Further, the gate electrode 203 may be a polycrystalline silicon, a laminated film of silicon-germanium mixed crystal and a metal, or a metal alone.
次に、 窒化シリコン膜 2 2 4をマスクとしてイオン打ち込み法により S O I層 2 0 1に不純物を注入し拡散層 2 1 3を形成した後、 C V D法により窒化シリコ ン膜 2 2 5を約 5 0 n m堆積する （図 1 0 ) 。 さらに、 層間絶縁膜 2 1 4を約 5 O O n m堆積した後、 CM P法によってその表面を平坦化する （図 1 1 ) 。  Next, using the silicon nitride film 224 as a mask, an impurity is implanted into the SOI layer 201 by ion implantation to form a diffusion layer 213, and then the silicon nitride film 225 is formed by CVD to a thickness of about 50%. Deposit nm (Fig. 10). Further, after an interlayer insulating film 214 is deposited by about 5 O Onm, its surface is flattened by the CMP method (FIG. 11).
層間絶縁膜 2 1 4は、 シリコン酸化膜もしくは有機絶縁膜などにより形成する。 また、 CM P法による研磨量は表面を平坦化するために必要な量であれば任意で あるが、 できるだけ多くした方が後のコンタクト加工工程が容易になる。  The interlayer insulating film 214 is formed of a silicon oxide film, an organic insulating film, or the like. The polishing amount by the CMP method is arbitrary as long as it is necessary for flattening the surface. However, the greater the amount, the easier the subsequent contact processing step becomes.
図 2に示したパターン 1 0 3を開口部として有するホトレジスト 2 2 6をマ スクとして用いて層間絶縁膜 2 1 4をドライエッチング法により除去する。 この ドライエッチング法は、 層間絶縁膜 2 1 4と窒化シリコン膜 2 2 5の選択性が高 い条件で行うことが望ましい （図 1 2 ) 。  Using the photoresist 220 having the pattern 103 shown in FIG. 2 as an opening as a mask, the interlayer insulating film 214 is removed by dry etching. This dry etching method is desirably performed under the condition that the selectivity between the interlayer insulating film 214 and the silicon nitride film 225 is high (FIG. 12).
その後、 異方性ドライエッチング法により、 窒化シリコン膜 2 2 5をその膜厚 分だけエッチング除去する。 このとき、 ゲート電極 2 0 3の側面には窒化シリコ ンからなるサイドウォールスぺーサ 2 0 5が残される。 さらに、 このサイドゥォ 一ルスぺーサ 2 0 5と窒化シリコン膜 2 0 4をマスクとして S O I層 2 0 1を 絶縁層 2 1 0が露出するまでェツチング除去し、 S O I層 2 0 1の側面全面を露 出させる （図 1 3 ) 。 After that, the silicon nitride film 225 is etched away by the anisotropic dry etching method to the thickness. At this time, a sidewall spacer 205 made of silicon nitride is left on the side surface of the gate electrode 203. Furthermore, this Saidoo Using the silicon spacer 205 and the silicon nitride film 204 as a mask, the SOI layer 201 is etched and removed until the insulating layer 210 is exposed, exposing the entire side surface of the SOI layer 201 (see FIG. 13 ) .
なお、 このとき、 絶縁層 2 1 0上に S O I層 2 0 1を若干残っている状態でェ ツチングを止めても良い。 この場合、 S O I層 2 0 1側面の一部を活用してコン タクトをとることになる。  At this time, the etching may be stopped in a state where the SOI layer 201 is slightly left on the insulating layer 210. In this case, contact is made by utilizing a part of the side surface of the SOI layer 201.
次に、 多結晶シリコン膜 2 0 6を C V D法により約 5 0 n m堆積した後、 トラ ンジスタのソース · ドレインの導電型にあわせた不純物をイオン打ち込みにより ドーピングすることで導伝化し、 その後にタングステン ·窒化チタンの積層膜 2 0 7を C V D法およびスパッタ蒸着法により約 3 0 0 n m堆積する （図 1 4 )。 尚、 2 0 6としては、 多結晶シリコン膜の代りにシリコン 'ゲルマニウム混晶膜 を用いても良い。 また、 多結晶シリコン膜 2 0 6を不純物をドーピングしながら 堆積することにより、 堆積後のイオン打ち込みを省略しても良い。 この方法の方 力 工程を簡略化でき、 かつ、 多結晶シリコン膜 2 0 6中の不純物濃度を均一化 できる点でより好ましい。  Next, a polycrystalline silicon film 206 is deposited to a thickness of about 50 nm by the CVD method, and is then conducted by ion-implanting an impurity corresponding to the conductivity type of the source and drain of the transistor. · A titanium nitride multilayer film 207 is deposited to a thickness of about 300 nm by CVD and sputter deposition (Fig. 14). As 206, a silicon-germanium mixed crystal film may be used instead of the polycrystalline silicon film. Alternatively, ion implantation after the deposition may be omitted by depositing the polycrystalline silicon film 206 while doping with impurities. This method is more preferable because it simplifies the process and makes the impurity concentration in the polycrystalline silicon film 206 uniform.
次に、 CM P法によってタングステン ·窒化チタンの積層膜 2 0 7を研磨する。 この時、 多結晶シリコン膜 2 0 6を研磨ストツバとして用い、 層間絶縁膜 2 1 4 上及びゲート電極 2 0 3の上方の双方の多結晶シリコン膜 2 0 6が露出するま で CM P法による研磨を行う （図 1 5 ) 。 この露出した層間絶縁膜 2 1 4上とゲ —ト電極 2 0 3の上方の多結晶シリコン膜 2 0 6をドライエッチングにより除 去する。 このドライエツチング工程により、 ソースと ドレインが電気的に分離さ れる （図 1 6 ) 。 尚、 力かる電気的分離を完全なものとするために、 このドライ エッチング工程では、 多結晶シリコン膜 2 0 6の膜厚以上のオーバーエッチング を行い、 エッチング後の多結晶シリコン膜 2 0 6の上面が層間絶縁膜 2 1 4及ぴ ゲート電極 2 0 3の上方の絶縁膜 （窒化シリコン膜 2 2 4 ) の各上面よりも低く なるようにするのが好ましい。 Next, the tungsten / titanium nitride laminated film 207 is polished by the CMP method. At this time, the polycrystalline silicon film 206 is used as a polishing stopper, and the CMP method is used until the polycrystalline silicon film 206 on both the interlayer insulating film 214 and the gate electrode 203 is exposed. Polishing is performed (Fig. 15). The exposed polycrystalline silicon film 206 on interlayer insulating film 214 and above gate electrode 203 is removed by dry etching. By this dry etching process, the source and drain are electrically separated. (Figure 16). In order to complete the strong electrical isolation, in this dry etching step, over-etching of the polycrystalline silicon film 206 or more is performed, and the polycrystalline silicon film 206 after etching is removed. It is preferable that the upper surface be lower than each upper surface of the insulating film (silicon nitride film 224) above the interlayer insulating film 214 and the gate electrode 203.
以上の本実施例の製造方法では、 ソースとドレインのそれぞれに対応した開口 部を有するホトマスクのパターンを用いてソース · ドレインの各コンタクト孔を 形成するのではなく、， S O I層と同程度或いはそれ以上の大きさの開口部を有す るホトマスクのパターンを用いてソース · ドレインのコンタクト孔を一括して開 口し、 ソース側のコンタクト孔に埋め込まれた導電体とドレイン側のコンタクト 孔に埋め込まれた導電体とを後から電気的に分離している点に特徴がある。 した がって、 従来の方法ではソースとドレインの各コンタクト孔間に所定の間隔が必 要となるために S O I M I S F E Tの微細化が困難であつたのに対し、 本実施 例の方法では S O I M I S F E Tの微細化が容易に達成できる。  In the manufacturing method of the present embodiment described above, the source and drain contact holes are not formed by using a photomask pattern having openings corresponding to the source and the drain, but are formed to the same degree as the SOI layer. Using a photomask pattern with openings of the above sizes, the source and drain contact holes are collectively opened, and the conductor buried in the source contact hole and the conductor buried in the drain contact hole It is characterized in that the separated conductive material is electrically separated later. Therefore, in the conventional method, it is difficult to miniaturize the SOIMISFET because a predetermined interval is required between each contact hole of the source and the drain, whereas in the method of the present embodiment, it is difficult to miniaturize the SOIMISFET. Can be easily achieved.
さらに、 層間絶縁膜 2 1 2を堆積し、 CM P法によって再度平坦化を行った後、 図 2に示したホトマスクのパターン 1 0 5によりコンタクト孔を開口する （図 1 7 ) 。 その後、 金属層 2 0 8および 2 0 9を堆積し、 図 2に示したホトマスクの パターン 1 0 6により配線層を加工し、 図 1に示した第 1の実施例の半導体装置 が形成される。  Further, an interlayer insulating film 212 is deposited and planarized again by the CMP method, and then a contact hole is opened by the photomask pattern 105 shown in FIG. 2 (FIG. 17). Thereafter, metal layers 208 and 209 are deposited, and the wiring layer is processed according to the photomask pattern 106 shown in FIG. 2, whereby the semiconductor device of the first embodiment shown in FIG. 1 is formed. .
尚、 素子分離法に関しては、 図 5〜図 7で述べた方法に限られるものではなく、 この他にも、 図 5の工程後に、 図 1 8に示すようにさらに絶縁層 2 1 0までエツ チングすることで深い溝を形成し、 その後、 図 6， 図 7の各工程を行うようにし ても良い。 また、 後のゲート電極加工時に影響しない程度まで S O I層が薄い場 合には、 図 5の工程後、 図 7の各工程を行わずに図 1 9に示すように窒化シリコ ン膜 2 2 1及び保護酸化膜 2 2 2を除去し、 その後、 図 8の工程を行うようにし ても良い。 Note that the element isolation method is not limited to the method described with reference to FIGS. 5 to 7. In addition to this, after the step of FIG. 5, as shown in FIG. Alternatively, a deep groove may be formed by ching, and then the steps shown in FIGS. 6 and 7 may be performed. In addition, if the SOI layer is thin enough not to affect the subsequent processing of the gate electrode, the silicon nitride film 222 shown in FIG. Alternatively, the protective oxide film 222 may be removed, and then the process of FIG. 8 may be performed.
<実施の形態 2 >  <Embodiment 2>
図 2 0は、 本発明の第, 2の実施例である半導体装置の断面構造を示した模式図 である。 ,  FIG. 20 is a schematic diagram showing a cross-sectional structure of a semiconductor device according to the second and second embodiments of the present invention. ,
第 1の実施例では、 サイドウォールスぺーサ 2 0 5の側面全体をシリコン含有 半導体層 2 0 6が覆っている構造となっているため、 ゲート電極 2 0 3と第 1の 引出し電極 2 0 6 , 2 0 7との間に大きな寄生容量が発生してしまうという問題 力 sある。 ' In the first embodiment, since the silicon-containing semiconductor layer 206 covers the entire side surface of the sidewall spacer 205, the gate electrode 203 and the first extraction electrode 205 are formed. 6, 2 0 issues force s that a large parasitic capacitance is generated between the 7. '
本実施例は、 S O I層 2 0 1側面との接触面積を確保しつつかかる問題点を改 善したものであり、 シリコン含有半導体層 2 0 6の上面を、 S O I層 2 0 1の上 面よりも高くかつグート電極 2 0 3の高さ方向の中心よりも低い範囲とした構, 造となっている。 また、 本実施例では、 シリコン含有半導体層 2 0 6中の上方へ の電流経路の広がりスペースが制限されるのを補うために、 第 1の引出し電極 2 0 6， 2 0 7形成のためのコンタクト孔を絶縁層 2 1 0内部にまで形成し、 シリ コン含有半導体層 2 0 6と金属層 2 0 '7の一部を絶縁層 2 0 1内にも埋め込み、 シリコン含有半導体層 2 0 6中の下方への電流経路の広がりスペースを確保し ている。 ， <実施の形態 3 > This embodiment is to improve the problem while securing the contact area with the side surface of the SOI layer 201, and the upper surface of the silicon-containing semiconductor layer 206 is made higher than the upper surface of the SOI layer 201. And a range lower than the center of the gut electrode 203 in the height direction. Also, in this embodiment, in order to compensate for the limited space of the upward current path in the silicon-containing semiconductor layer 206, the first extraction electrodes 206 and 207 are formed. A contact hole is formed inside the insulating layer 210, and a part of the silicon-containing semiconductor layer 206 and the metal layer 20'7 is buried also in the insulating layer 201, and the silicon-containing semiconductor layer 206 is formed. The space to spread the current path downward in the middle is secured. , <Embodiment 3>
' 図 2 1は、本発明の第 3の実施例である半導体装置の断面構造を示した模式図 である。  FIG. 21 is a schematic diagram showing a cross-sectional structure of a semiconductor device according to a third embodiment of the present invention.
本実施例は、 拡散層 2 1 3とシリコン含有半導体層 2 0 6の接触面として、 S O I層 2 0 1の側面だけでなく、 底面の一部も活用した構造となっている。 この ような構造は、 図 1 3で示した工程の後に、 絶縁層 2 1 0を等方性エッチングす る工程を追加することにより実現できる。 本実施例では、 拡散層 2 1 3とシリコ ン含有半導体層 2 0 6の接触面積をできるだけ大きくすることにより、 よりいつ そうの接触抵抗の低減を図ることができる。 + <実施の形態 4 >  This embodiment has a structure in which not only the side surface of the SOI layer 201 but also a part of the bottom surface is used as a contact surface between the diffusion layer 21 3 and the silicon-containing semiconductor layer 206. Such a structure can be realized by adding a step of isotropically etching the insulating layer 210 after the step shown in FIG. In the present embodiment, the contact area between the diffusion layer 211 and the silicon-containing semiconductor layer 206 is made as large as possible, so that the contact resistance can be further reduced. + <Embodiment 4>
前述の各実施例では、 より高集積化を果たすため、第 1の引出し電極をゲート 電極に対して自己整合的に形成した半導体装置について述べたが、 ソースとドレ インのそれぞれに対応した開口部を有するホトマスクのパターンを用いてソー ス ' ドレインに対する各コンタクト孔を形成してその内部に引出し電極を設ける ようにしても良い。 この方法により作成した本発明の第 4の実施例である半導体 装置の断面構造を図 2 2に示す。 ' '  In each of the above embodiments, the semiconductor device in which the first extraction electrode is formed in a self-aligned manner with respect to the gate electrode in order to achieve higher integration has been described. Each contact hole for the source and the drain may be formed using a photomask pattern having a pattern, and an extraction electrode may be provided therein. FIG. 22 shows a cross-sectional structure of a semiconductor device according to a fourth embodiment of the present invention prepared by this method. ''
本実施例では、 ゲート電極 2 0 3端部から引出し電極 2 0 6， 2 0 7までの距 離を任意に離して形成することができるため、 両者間の寄生容量を低減すること ができる。 また、 本実施例では、 任意のゲート端からの距離を確保できるため、 ドレイン側のみ両者間の距離をより大きく離すことで、 高耐圧のデバイスを形成 することもできる。 尚、 本実施例においても、 ソース · ドレインに対する各コンタクト孔が S O I 層中の拡散層 2 1 3の側面が露出するように形成され、拡散層 2 1 3の側面には シリコンを含有する半導体層 2 0 6が形成され、 拡散層 2 1 3とシリコンを含有 する半導体層 2 0 6の接触面積より広いシリコンを含有する半導体層 2 0 6と の接触面積が確保された金属層 2 0 7が形成されている点では、 前述の各実施例 と同様であり、 S O I層が薄くなつても寄生抵抗を小さなものとすることができ る。 In this embodiment, since the distance from the end of the gate electrode 203 to the extraction electrodes 206 and 207 can be formed arbitrarily, the parasitic capacitance between the two can be reduced. Further, in this embodiment, since a distance from an arbitrary gate end can be ensured, a device with a high withstand voltage can be formed by further increasing the distance between the two only on the drain side. Also in this embodiment, the contact holes for the source and the drain are formed so that the side surfaces of the diffusion layer 211 in the SOI layer are exposed, and the semiconductor layer containing silicon is formed on the side surface of the diffusion layer 211. A metal layer 207 having a contact area with the silicon-containing semiconductor layer 206 larger than the contact area between the diffusion layer 213 and the silicon-containing semiconductor layer 206 is formed. It is similar to each of the above embodiments in that it is formed, and the parasitic resistance can be reduced even when the SOI layer is thin.
<実施の形態 5 >  <Embodiment 5>
前述の各実施例では S O I M I S F E Tの S O I層中の拡散層に対するコン タクト形成技術に本発明を用いた場合について述べたが、 本発明は S O I層を用 いた半導体素子（例えば、抵抗， バイポーラトランジスタ等）であれば S O I M I S F E Tに限らず適用可能である。  In each of the embodiments described above, the case where the present invention is used for the contact formation technology for the diffusion layer in the SOI layer of the SOIMISFET has been described. However, the present invention relates to a semiconductor device using the SOI layer (eg, a resistor, a bipolar transistor, etc.). Then, it is applicable not only to SOIMISFET.
図 2 3は、 一例として S O I層中に形成されたダイォ一ドに適用した本発明の 第 5の実施例である半導体装置の断面構造を示した模式図である。  FIG. 23 is a schematic diagram showing a cross-sectional structure of a semiconductor device according to a fifth embodiment of the present invention applied to a diode formed in an SOI layer as an example.
1 9 0 0は絶縁層であり、 1 2 1 0は n型拡散層であり、 1 2 2 0は p型拡散 層であり、 本実施例では S O I層中に P N接合ダイオードが形成されている。 n 型拡散層 1 2 1 0及び p型拡散層 1 2 2 0と電気的接続をとる引出し電極は、側 面部と底面部に形成された多結晶シリコン或いはシリコン ·ゲノレマニウム混晶等 から成るシリコン含有半導体層 1 2 0 6とその内側に形成された金属層 1 2 0 7とから構成されており、 引出し電極側面部のシリコン含有半導体層 1 2 0 6が n型拡散層 1 2 1 0及ぴ p型拡散層 1 2 2 0の側面と接触している。 尚、 S O I基板上にダイォードのみを形成するような場合には、 単に S O I層 を厚くすれば、 前述の 〔背景技術〕 を適用しても寄生抵抗を低減することが可能 であると考えられる。 しかしながら、 ダイオードと SO I MI SFET (特に、 完全空乏型 SO I MI SFET) を同一の SO I基板上に形成する場合、 ダイ オードと SO I MI S FETとで SO I層の厚さを変えたり異なる構造の引出 し電極を形成するのは、 製造プロセスが複雑なものとなってしまう。 本実施例は、 このような場合に特に有効である。 1900 is an insulating layer, 1210 is an n-type diffusion layer, 1220 is a p-type diffusion layer, and in this embodiment, a PN junction diode is formed in the SOI layer. . The extraction electrode electrically connected to the n-type diffusion layer 1 210 and the p-type diffusion layer 122 0 contains polycrystalline silicon or silicon-genolemanium mixed crystal formed on the side and bottom surfaces. It comprises a semiconductor layer 1206 and a metal layer 1207 formed on the inside thereof, and the silicon-containing semiconductor layer 1206 on the side surface of the extraction electrode is an n-type diffusion layer 1210 It is in contact with the side surface of the p-type diffusion layer 122. In the case where only a diode is formed on an SOI substrate, simply increasing the thickness of the SOI layer can reduce the parasitic resistance even if the above-mentioned [Background Art] is applied. However, when a diode and an SO IMISFET (especially a fully depleted SOIMISFET) are formed on the same SOI substrate, the thickness of the SOI layer may be changed between the diode and the SOIMISFET. Forming differently shaped extraction electrodes complicates the manufacturing process. The present embodiment is particularly effective in such a case.
<実施の形態 6 > <Embodiment 6>
図 24乃至図 40は、 本発明による他の製造方法の各工程における断面構造図 である。 なお、 本実施例では、 1つの SO I層に NMOSと PMOSの双方を形 成した CMO Sについて述べる。  FIG. 24 to FIG. 40 are cross-sectional structural views in each step of another manufacturing method according to the present invention. In this embodiment, a CMOS in which both an NMOS and a PMOS are formed in one SOI layer will be described.
まず、 支持基板上に絶縁層 1 910を介して S〇 I層 1 101が形成された S O I基板の表面を熱酸化して保護酸化膜 （図示省略） を形成した後、 保護酸化膜 上に窒化シリコン膜 1 950を CVD法により堆積する。 次に、 素子分離領域の 窒化シリコン) 1莫 1950をェッチングにより除去した後、 窒化シリコン膜 195 0をマスクとして絶縁層 1 910中まで溝を形成する。 そして、 形成した溝を埋 め込むようにシリコン酸化膜 1 960を堆積する （図 24) 。 尚、 SO I層 1 1 01には、 あらかじめ NMOS及び PMOSの各形成領域に p型及ぴ n型の不純 物がそれぞれ導入されている。  First, a protective oxide film (not shown) is formed by thermally oxidizing the surface of the SOI substrate having the S〇I layer 1101 formed on the supporting substrate via the insulating layer 1910, and then nitriding on the protective oxide film. A silicon film 1950 is deposited by a CVD method. Next, after removing 1950 nm of silicon nitride (silicon nitride) in the element isolation region, a groove is formed in the insulating layer 1910 using the silicon nitride film 1950 as a mask. Then, a silicon oxide film 1960 is deposited so as to fill the formed groove (FIG. 24). In the SOI layer 1101, p-type and n-type impurities are respectively introduced in advance into each of the NMOS and PMOS formation regions.
シリコン窒化膜 1 955を堆積した後、 パターニングして溝部のみ窒化シリコ ン膜 1 955を残 （図 25) 。 これにより、 以下の CMP法による研磨において、 素子分離領域にディッシングが生ずるのを防止することができる（ After depositing the silicon nitride film 1955, patterning is performed to leave the silicon nitride film 1955 only in the trench (Fig. 25). As a result, in the following polishing by CMP method, Dishing can be prevented from occurring in the element isolation region (
次に、 窒化シリコン膜 1 9 5 0， 1 9 5 5を研磨ス  Next, the silicon nitride films 1950 and 1955 are polished by polishing.
り研磨を行った後、 窒化シリコン膜 1 9 5 0， 1 9 5 5と保護酸ィヒ膜を除去する (図 2 6 )。 After polishing, the silicon nitride films 195 and 195 and the protective oxide film are removed (FIG. 26).
S O I層 1 1 0 1表面にゲート絶縁膜を形成し、 ゲート絶縁膜上に積層ゲート 電極を図 1 7のように形成する。 ここで、 ゲート絶縁膜直上のゲート電極材料と して高濃度にボロンをドーピングしたシリコン 'ゲルマユウム混晶を用いると、 ゲルマニウムとシリコンの組 により仕事関数を変えることができる。 特に、 ゲ 一ト絶縁膜を酸窒化膜や酸化膜と窒化膜の積層構造とすると、 膜中の電荷により 酸化膜に比べトランジスタの閾値が負側にシフトすることが知られている。 その ため、 これらのゲート絶縁膜とシリコン 'ゲルマニウム混晶によるゲート電極を 組み合わせることで、 薄膜グート絶縁膜領域で、 実質的にはシリコンのバンドギ ヤップのほぼ中央から p型の多結晶シリコンに相当する価電子帯まで、 仕事関数 的にはカバーすることができる。 そのため、 トランジスタの閾値制御上、 好適で ある。 本実施例では、 シリコン .ゲルマニウム混晶 1 5 0 0， 窒化タングステン (図示省略） ， タングステン 1 5 1 0および酸化シリコン膜 1 9 2 5を下から順 に積層し、 積層ゲート電極を形成した。 また、 積層ゲート電極をマスクとしてソ ース · ドレイン拡散層 1 2 3 0をィオン打ち込みにより形成した （図 2 7 )。 次に、 酸化シリコン膜 1 9 3 5を 5 0 n m堆積した後、 異方性ェツチングを行 うことで、積層ゲート電極側面に酸化シリコン膜からなるサイドゥォ一ルスぺー サ 1 9 3 5を形成する。 （図 2 8 )。 シリコン ·ゲルマニウム混晶 1 3 70を 300 nm堆積し、 その表面を CMP 法により平坦化する （図 29) 。 このとき、 酸化シリコン膜 1 9 25表面が露出 するところまでシリコン 'ゲルマニウム混晶 1 3 70を削り取る。 また、 シリコ ン ·ゲルマニウム混晶 1 3 70の下に、 5 n m程度のシリコン酸化膜を挟んでも よい。 A gate insulating film is formed on the surface of the SOI layer 1101, and a laminated gate electrode is formed on the gate insulating film as shown in FIG. Here, when a silicon-germanium mixed crystal doped with boron at a high concentration is used as the gate electrode material immediately above the gate insulating film, the work function can be changed by the combination of germanium and silicon. In particular, when the gate insulating film has an oxynitride film or a stacked structure of an oxide film and a nitride film, it is known that the charge in the film shifts the threshold value of the transistor to the negative side as compared with the oxide film. Therefore, by combining these gate insulating films with the gate electrode made of silicon-germanium mixed crystal, in the thin-film gut insulating film region, it is substantially equivalent to p-type polycrystalline silicon from almost the center of the silicon band gap. Work function can be covered up to valence band. Therefore, it is suitable for controlling the threshold value of the transistor. In the present embodiment, a silicon / germanium mixed crystal 150, tungsten nitride (not shown), tungsten 15010, and a silicon oxide film 1925 were laminated in this order from the bottom to form a laminated gate electrode. Using the stacked gate electrode as a mask, a source / drain diffusion layer 123 was formed by ion implantation (FIG. 27). Next, after depositing a 50 nm silicon oxide film 1935, anisotropic etching is performed to form a silicon spacer 1935 made of a silicon oxide film on the side surface of the stacked gate electrode. . (Figure 28). A silicon-germanium mixed crystal 1370 is deposited to a thickness of 300 nm and its surface is planarized by CMP (Fig. 29). At this time, the silicon-germanium mixed crystal 1370 is removed until the surface of the silicon oxide film 1925 is exposed. Further, a silicon oxide film of about 5 nm may be interposed under the silicon-germanium mixed crystal 1370.
次に、 SO I層 1 1 0 1と対向する部分を覆ったレジスト膜 （図示省略） を用 いて、 シリコン 'ゲルマニウム混晶 1 3 70をエッチングする （図 30) 。 この とき、 素子分離領域においては、 ゲート電極 1 5 1 0， 1 500により作られた 段差がシリコン.ゲルマニウム混晶 1 3 70除去の障害となるが、 ゲート電極 1 5 1 0， 1 5 00は厚い酸化膜 1 9 25， 1 93 5によって保護されているので、 十分なオーバーェツチングを行うことで素子分離領域のシリコン ·ゲルマニウム 混晶 1 3 70を完全に除去することができる。 酸ィ匕シリコン膜からなる層間絶縁 膜 1 945を堆積した後、 CM P法により平坦化し、 シリコン 'ゲルマ二ゥム混 晶 1 3 70の上面が露出するようにする （図 3 1 ) 。  Next, the silicon-germanium mixed crystal 1370 is etched using a resist film (not shown) covering a portion facing the SOI layer 111 (FIG. 30). At this time, in the element isolation region, the steps formed by the gate electrodes 1510 and 1500 prevent the removal of the silicon-germanium mixed crystal 1370, but the gate electrodes 1510 and 1500 Since it is protected by the thick oxide films 1925, 1935, the silicon-germanium mixed crystal 1370 in the element isolation region can be completely removed by performing sufficient overetching. After depositing an interlayer insulating film 1945 made of silicon oxide film, it is flattened by the CMP method so that the upper surface of the silicon-germanium mixed crystal 1370 is exposed (FIG. 31).
次に、 過酸化水素水及ぴアンモニアを用いてシリコン ·ゲルマニウム混晶 1 3 70をエッチングすることで SO I層 1 230を露出させた後 （図 3 2) 、 層間 絶縁膜 1 94 5, 積層ゲート電極 1 9 25， 1 5 1 0， 1 500及びサイドウォ 一/レスぺーサ 1 9 3 5をマスクにエッチングする （図 3 3) 。 このとき、 SO I 基板上では、 シリコン'ゲルマニウム混晶以外に過酸化水素水及ぴアンモニアに エッチングされる材質はないため、' 完全にシリコン .ゲルマニウム混晶 1 3 70 は取り除くことができる。 シリコン ·ゲルマニウム混晶 1 3 70下に保護膜とな るシリコン酸ィヒ膜を敷いた場合には、 シリコン酸化膜をエッチングした後、 SO I層 1230のヱツチングを行う。 また、 シリコン酸ィヒ膜を敷く場合には、 シリ コン'ゲ マニウム混晶 1 370に代えて多結晶シリコンを用いることもできる c この多結晶シリコンのェツチング おいては、 酸化シリコン膜との選択性の高い エッチング条件、 例えば S F 6によるドライエッチングゃヒドラジンによるゥェ ットエッチング等を用いればよい。 Next, the silicon-germanium mixed crystal 1370 is etched using hydrogen peroxide solution and ammonia to expose the SOI layer 1230 (Fig. 32), and then the interlayer insulating film 1945 is laminated. Etching is performed using the gate electrodes 1925, 1510, 1500 and the sidewall / resistor 1935 as masks (Fig. 33). At this time, on the SOI substrate, there is no material other than silicon-germanium mixed crystal that can be etched by hydrogen peroxide and ammonia, so that silicon-germanium mixed crystal 1370 can be completely removed. Silicon / germanium mixed crystal When a silicon oxide film is laid, the silicon oxide film is etched and then the SOI layer 1230 is etched. When a silicon oxide film is laid, polycrystalline silicon can be used instead of silicon-germanium mixed crystal 1370. c In the etching of this polycrystalline silicon, a choice of a silicon oxide film is made. For example, dry etching with SF 6, wet etching with hydrazine, or the like may be used.
次に、 側面の露出した S Ο I層 1 101の拡散層 1 230表面を洗浄する。 こ のとき、 前述の第 3の実施例同様に、 絶縁層 1 910を軽くエッチングすること で、 露出する S Ο I層 1 101の表面積を大きくすることができる。  Next, the surface of the diffusion layer 1230 of the SΟI layer 1101, which is exposed on the side surface, is cleaned. At this time, as in the third embodiment, the surface area of the exposed S SI layer 1101 can be increased by lightly etching the insulating layer 1910.
ゲート電極側面のサイドウオールスぺーサを形成する際のドライエッチング 工程では、 ドライエッチングによって露出した下地の SO I層表面には汚染ゃダ メージがはいる。 こうした汚染 ·ダメージを受けた SO I層表面を用いてコンタ クトを形成すると大きな抵抗を生じてしまう。 し力 し、 本実施例による製造工程 では、 こうした汚染'ダメージ層も SO I層 1 101のェツチング工程により取 り除かれ、 新たに露出させた SO I層 1101の側'面他を用いてコンタクトを形 成するので、 上述の抵抗増大を防止することができる。 尚、 この効果は、 図 5乃 至図 17で述べた半導体装置の製造方法でも'同様に得られる。  In the dry etching process for forming the sidewall spacer on the side surface of the gate electrode, contamination damage occurs on the surface of the underlying SOI layer exposed by the dry etching. Forming a contact using such a contaminated and damaged SOI layer surface will result in a large resistance. However, in the manufacturing process according to the present embodiment, such a contaminated 'damage layer is also removed by the etching process of the SOI layer 1101, and the contact is made by using the newly exposed side surface and the like of the SOI layer 1101. Therefore, the above-described increase in resistance can be prevented. This effect can be obtained in the same manner in the method of manufacturing a semiconductor device described with reference to FIGS.
引き出し電極の一部となるシリコン'ゲルマニウム混晶 1206を堆積した後、 NMOS形成領域にはリンを、 PMOS形成領域にはボロンをそれぞれィォン打 ち込みすることで高濃度に不純物をドーピングする （図 35 ) 。  After depositing a silicon-germanium mixed crystal 1206 to be a part of the extraction electrode, the NMOS formation region is doped with phosphorus, and the PMOS formation region is doped with boron. 35).
次に、 シリコン.ゲルマ二ゥム混晶 1 206とともに引き出し電極を形成する 6 0 5を堆積する。 本実施例の CMO Sをメモリに適用する場合 は、 以降の工程で熱処理が必要となることがある。 その場合には、 T i N等耐熱 性の高い金属を堆積した後に、 タングステンを堆積するとよい （図 3 5 ) 。 次に、 CM P法により、 層間絶縁膜 1 9 4 5上及び積層ゲート電極 1 9 2 5， 1 5 1 0 , 1 5 0 0上のシリコン 'ゲルマニウム混晶 1 2 0 6が露出するまでタ ングステン 1 6 0 5を研磨する （図 3 7 ) 。 このとき、 シリコン 'ゲルマニウム 混晶は、 タングステンや T i N等の金属との間に CM P法による研磨に対する選 択性を確保できることから研磨ストッパとして働き、 層間絶縁膜 1 9 4 5及び積 層ゲート電極 1 9 2 5， 1 5 1 0 , 1 5 0 0を保護することができる。 Next, an extraction electrode is formed together with the silicon-germanium mixed crystal 1 206 Deposit 605. When the CMOS of this embodiment is applied to a memory, heat treatment may be required in the subsequent steps. In this case, tungsten should be deposited after depositing a metal with high heat resistance such as TiN (Fig. 35). Next, the CMP method is applied until the silicon-germanium mixed crystal 1206 on the interlayer insulating film 1945 and the stacked gate electrodes 1925, 1550, 1550 is exposed. The stainless steel 1605 is polished (FIG. 37). At this time, the silicon-germanium mixed crystal acts as a polishing stopper because it can secure selectivity to polishing by the CMP method between metals such as tungsten and TiN, and serves as a polishing stopper. The gate electrodes 1925, 1510, and 1500 can be protected.
エッチバックすることで層間絶縁膜 1 9 4 5上及び積層ゲート電極 1 9 2 5， 1 5 1 0， 1 5 0 0上のシリコン ·ゲルマニウム混晶 1 2 0 6を取り除き、 引出 電極をゲート電極を挟んでソース側とドレイン側とにそれぞれ分離する （図 3 8 ) 。  Etch-back removes silicon-germanium mixed crystal 1206 on interlayer insulating film 1945 and laminated gate electrode 1925, 1510, 1500, and removes extraction electrode to gate electrode To separate them into the source side and the drain side (Fig. 38).
本実施例の製造方法では、 前述の製造方法の実施例と異なり、 ゲート電極 1 5 1 0 , 1 5 0 0が窒化シリコン膜に比べ誘電率の低い酸化シリコン膜 1 9 2 5， 1 9 3 5で覆われているため、 ゲート電極と引き出し電極間及びソース · ドレイ ン拡散層と引き出し電極間の各寄生容量を小さくすることができる。  In the manufacturing method of the present embodiment, unlike the above-described embodiment of the manufacturing method, the gate electrodes 1510 and 1500 are formed of silicon oxide films 1925 and 1993 having a lower dielectric constant than the silicon nitride film. Since it is covered with 5, each parasitic capacitance between the gate electrode and the extraction electrode and between the source / drain diffusion layer and the extraction electrode can be reduced.
次に、 窒化シリコン膜 1 9 6 6を堆積し （図 3 9 ) 、 酸ィ匕シリコン膜 1 9 6 7 を堆積した後、 配線パターンにより窒化シリコン膜 1 9 6 6まで酸化シリコン膜 1 9 6 7をエッチングして溝を形成し、 さらに、 コンタクトパターンにより溝と 引き出し電極間の窒化シリコン膜 1 9 6 6をエッチングしてコンタクト孔を開 口する。 そして、 タングステンや銅からなる金属膜 1 6 1 5を堆積した後'、 CM P法でコンタクト孔及び溝以外の金属膜を研磨して除去する （図 4 0 ) 。 これら の工程は、 ダマシン法として知られる配線形成工程である。 Next, a silicon nitride film 196 6 is deposited (FIG. 39), an oxidized silicon film 196 7 is deposited, and a silicon oxide film 196 up to the silicon nitride film 196 6 is formed by a wiring pattern. 7 is etched to form a groove, and the contact hole is opened by etching the silicon nitride film 966 between the groove and the lead electrode using the contact pattern. Say it. Then, after depositing a metal film 1615 made of tungsten or copper, the metal film other than the contact holes and grooves is polished and removed by the CMP method (FIG. 40). These steps are wiring forming steps known as a damascene method.
' ' 以上の本実施例の製造方法では、 ソースとドレインのそれぞれに対応した開口- 部を有するホトマスクのパターンを用いてソース ' ドレインの各コンタクト孔を 形成するのではないため、 ソースとドレインの各コンタクト孔間に所定の間隔を 必要とせず、 前述の実施例の製造方法と同様に、 S O I M I S F E Tの微細化 が容易に達成できる。 .  In the manufacturing method of the present embodiment described above, since the contact holes of the source and the drain are not formed using the pattern of the photomask having openings corresponding to the source and the drain, the source and the drain are not formed. A predetermined interval is not required between the contact holes, and the miniaturization of the SOIMISFET can be easily achieved similarly to the manufacturing method of the above-described embodiment. .
<実施の形態 7 > <Embodiment 7>
ゲート電極を加工したのち、 S O I層に拡散層をイオン打ち込みにより形成す る際、 図 4 1に示したパターン 1 2 5 6を用いることで、 イオン打ち込みされな い S O I領域を確保することができる。 素子形成後のこの領域の A— A断面構造 を図 4 2に示す。 イオン打ち込みにより形成される不純物拡散層は存在せず、 直 接、 S O I層 1 1 0 1とシリコン ·ゲルマ二ゥム混晶によるシリコン含有半導体 層 1 2 0 6が接触している。 この接触面では、 シリコン 'ゲルマニウム混晶 1 2 0 6にも高濃度に不純物がイオン打ち込みされているため、 S O I層 1 1 0 1側 に不純物が拡散し S O I層 1 1 0 1中に接合が形成される。 同時に、 シリコン · ゲルマニウム混晶 1 2 0 6とシリコンのバンドギャップの違いにより、 いわゆる ヘテロ接合も形成される。 この構造では、 p n接合とヘテロ接合を、 ほぼ同じ領 域、 すなわち接触面近傍に形成することができる。 シリコン..ゲルマニウム混晶 1 2 0 6側を n型、 S O I層 1 1 0 1を p型にした場合、 S O I層 1 1 0 1から の正孔注入に対するポテンシャル障壁が、 シリコン同士で形成された p n接合に 比べ低くすることができ、 正孔はシリコン 'ゲルマ二ゥム混晶 1 2 0 6側に流れ やすくすることができる。 そのため、 S O I M I S F E Tで問題となる、 正孔 がチャネル ( S O I ) 部に蓄積し、 トランジスタ動作を不安定にする基板浮遊効 果を抑えることができる。 When a diffusion layer is formed in the SOI layer by ion implantation after processing the gate electrode, the pattern 1256 shown in Fig. 41 can be used to secure an SOI region that is not ion-implanted. . FIG. 42 shows an A-A cross-sectional structure of this region after device formation. There is no impurity diffusion layer formed by ion implantation, and the SOI layer 111 and the silicon-containing semiconductor layer 122 made of silicon-germanium mixed crystal are in direct contact. At this contact surface, impurities are also ion-implanted at a high concentration into the silicon-germanium mixed crystal 1206, so that the impurities are diffused into the SOI layer 1101 side and a junction is formed in the SOI layer 1101. It is formed. At the same time, a so-called heterojunction is formed due to the difference in band gap between silicon-germanium mixed crystal 126 and silicon. In this structure, the pn junction and the heterojunction can be formed in almost the same area, that is, near the contact surface. If the silicon.germanium mixed crystal 1 206 side is n-type and the SOI layer 1101 is p-type, the SOI layer 1 In this case, the potential barrier against hole injection can be made lower than that of a pn junction formed by silicon, and holes can easily flow to the silicon-germanium mixed crystal 1206 side. As a result, holes, which are a problem in SOIMISFETs, accumulate in the channel (SOI) portion, and the effect of floating the substrate, which makes transistor operation unstable, can be suppressed.
<実施の形態 8 > <Embodiment 8>
本発明は、 半導体装置の基本となるトランジスタ素子に関するものであるため、 広く応用装置に用いることができる。 本発明による素子を、 半導体記憶装置に適 用した第 8の実施例を示す。  Since the present invention relates to a transistor element which is a basic element of a semiconductor device, it can be widely used for application devices. An eighth embodiment in which the element according to the present invention is applied to a semiconductor memory device will be described.
図 4 4は、 ダイナミック ランダム アクセス メモリー （D R AM) に適用し た場合の平面レイアウト図、 図 4 5， 4 6は、 図 4 4中のの A— A線における断 面構造図である。 ここでは、 折り返しビット線配置を用いて示した。 セルの相対 的な配置を示すため、 アクティブ領域 1 2 2 6およびワード線 1 5 7 1はアレイ 状に示したが、 引出し電極 1 2 0 6， データ線 1 6 8 1， 容量部 1 7 0 1は中央 の 2セルのみに関するものについてのみ示している。 平面図において太線で示し たのが多結晶シリコン， シリコン 'ゲルマ二ゥム混晶等のシリコン含有半導体層 で形成した引出し電極 1 2 0 6である。 図 4 5は、 引出し電極 1 2 0 6までを形 成した段階の断面構造を示したものである。 D R AMのメモリ一セルにおいては、 寄生抵抗より集積性すなわちより小さく形成できることが求められる場合があ る。 その場合には図 4 5に示したように、 シリコン含有半導体層のみで引出し電 極 1 2 0 6を作ることができる。 この場合でも、 S O I層 1 1 0 1下面まで接触 面をもっため、 寄生抵抗を下げる効果を得ることができる。 図 4 6は、 引出し電 極 1 2 0 6形成後、 容量部 1 7 0 1までを形成した段階の断面構造を示したもの であり、 層間絶縁膜 1 9 8 3を堆積しデータ線を形成し、 再び層間絶縁膜 1 9 8 4を堆積し平坦化処理を行ったのち、金属層からなる容量電極 1 7 0 1を形成し、 5酸ィ匕タンタルからなる容量絶縁膜 1 9 8 2を形成後、 上部電極 1 6 7 5を形成 した様子を示している。 但し、 図 4 4の平面図からわかるように、 図 4 6では、 データ線は現れてこない。 Fig. 44 is a plan layout diagram when applied to a dynamic random access memory (DRAM), and Figs. 45 and 46 are cross-sectional structures along the line AA in Fig. 44. Here, the folded bit line arrangement is used. To show the relative arrangement of the cells, the active area 122 and the word lines 157 1 are shown in an array, but the extraction electrodes 126, the data lines 168 1, and the capacitors 170 1 is for only the center two cells. Bold lines in the plan view indicate the lead electrodes 126 formed of a silicon-containing semiconductor layer such as polycrystalline silicon or silicon-germanium mixed crystal. FIG. 45 shows the cross-sectional structure at the stage where the extraction electrodes up to 126 are formed. In a DRAM memory cell, there is a case where it is required that the integration, that is, the formation can be made smaller than the parasitic resistance. In that case, as shown in FIG. 45, the extraction electrode 126 can be made only by the silicon-containing semiconductor layer. Even in this case, the SOI layer 1 The surface has the effect of reducing the parasitic resistance. Fig. 46 shows the cross-sectional structure at the stage when the extraction electrode 1206 was formed and the capacitor section 1701 was formed. The interlayer insulating film 1983 was deposited to form the data line. After that, an interlayer insulating film 198 4 is deposited again and subjected to a flattening process.After that, a capacitor electrode 1 701 made of a metal layer is formed, and a capacitive insulating film 198 2 made of tantalum is formed. This shows a state in which the upper electrode 1675 is formed after the formation. However, as can be seen from the plan view of FIG. 44, no data line appears in FIG.
<実施の形態 9 > <Embodiment 9>
その他の代表的メモリ素子である C MO Sによる S R AMに本発明を応用し た第 9の実施例を説明する。 図 4 6が等価回路で示したメモリセルである。 図 4 7はメモリセルの平面レイアウトであり、 斜線で示したところが、 引出し電極用 のコンタクト孔を開口するためのホトマスクのパターン 1 2 0 6である。 本発明 では引出し電極はゲート上で自己整合的に分離されるため、 ゲートを跨ぐ形でパ ターン 1 2 0 6を配置すればよい。 セルの境界を 1 1 3 0により示した。 CMO Sインバータを組み合わせた S R AMでは、 情報保持部となる NMO Sと P MO Sの拡散層を接続する必要があるが、 引出し電極を NMO Sと PMO S間を延在 するように形成し、 これにより接続することができる。 このように、 本実施例で は引き出し電極を、 複数の S O I M I S F E Tの各ソース ' ドレイン拡散層間 を接続する配線として用いている。 通常のシリコン基板では、 寄生容量を生じた り、 電極間の短絡を生じたりする課題があるが、 S O I基板を用いている本実施 例では、 S O I層の下に厚い絶縁層があり、 これが、 引き出し電極の下にも存在 しているため、 こうした課題を生じる可能性を小さくすることができる。 A ninth embodiment in which the present invention is applied to SRAM using CMOS, which is another typical memory element, will be described. FIG. 46 shows a memory cell shown by an equivalent circuit. FIG. 47 shows a planar layout of the memory cell. The hatched portion shows a photomask pattern for opening contact holes for extraction electrodes. In the present invention, since the extraction electrode is separated on the gate in a self-aligned manner, the pattern 126 may be arranged so as to straddle the gate. The cell boundaries are indicated by 1 130. In the case of the SRAM combined with the CMOS inverter, it is necessary to connect the diffusion layers of the NMOS and the PMOS, which are the information storage units.However, the extraction electrode is formed so as to extend between the NMOS and the PMOS. This allows connection. As described above, in this embodiment, the extraction electrode is used as a wiring connecting each source / drain diffusion layer of a plurality of SOIMISFETs. In a normal silicon substrate, there is a problem that a parasitic capacitance is generated or a short circuit occurs between electrodes. However, in this embodiment using an SOI substrate, a thick insulating layer is provided under the SOI layer. Also under the extraction electrode Therefore, the possibility of causing such a problem can be reduced.
なお、 本実施例における引出し電極は、 上述の第 1〜第 7の各実施例と同様に、 S O I層の側面に接触したシリコンを含有する半導体層と、 この半導体層と接触 した金属層とから構成されているものである。  Note that, as in the first to seventh embodiments, the extraction electrode in this embodiment is composed of a silicon-containing semiconductor layer in contact with the side surface of the SOI layer and a metal layer in contact with the semiconductor layer. It is configured.
<実施の形態 1 0 > <Embodiment 10>
図 4 8から図 5 3は、本発明による基板コンタクトの形成方法を示した第 1 0 の実施例である。 入力部では外部より高い電圧が印加される可能性があり、 これ に対する保護素子として基板にこうした電流を引き抜くバイポーラ素子等を形 成することが有効である。 本発明においても支持基板を用いることでこうした保 護素子を形成できる。 以下、 図 2 4から図 4 0を用いて説明した素子製造方法を もとに支持基板とのコンタクト形成方法を示す。  FIGS. 48 to 53 show a tenth embodiment showing a method for forming a substrate contact according to the present invention. There is a possibility that a higher voltage may be applied to the input section than the outside, and it is effective to form a bipolar element or the like that extracts such a current on the substrate as a protection element against this. In the present invention, such a protective element can be formed by using a supporting substrate. Hereinafter, a method for forming a contact with a support substrate will be described based on the element manufacturing method described with reference to FIGS.
図 2 8と同様にゲート加工後、 側面にサイドウォールスぺーサ 1 9 3 5を形成 する。 基板コンタクトパターンを用いて素子分離膜 1 9 6 0および絶縁層 1 9 1 0に開口を形成し、 支持基板 1 1 0 5を露出させる （図 4 8 ) 。  After gate processing as in FIG. 28, sidewall spacers 1935 are formed on the side surfaces. An opening is formed in the element isolation film 1960 and the insulating layer 1910 using the substrate contact pattern, exposing the support substrate 1105 (FIG. 48).
シリコン 'ゲルマ-ゥム混晶 1 3 7 0を堆積し、 CM P法により平坦化し、 ゲ ート上方の絶縁膜 1 9 2 5を露出させる （図 4 9 ) 。 支持基板への開口幅を堆積 する混晶の半分以下とすることで、 有効に開口部を埋めることができるため、 プ 口セスを変更することなく以下の工程を行うことができる。  A silicon-germanium mixed crystal 1370 is deposited and planarized by the CMP method, exposing the insulating film 1925 above the gate (FIG. 49). By setting the width of the opening in the support substrate to be equal to or less than half that of the mixed crystal to be deposited, the opening can be effectively filled, so that the following steps can be performed without changing the process.
(図 5 0 ) 基板コンタクトから S O I M I S F E Tにまで至る開口部を有す るホトマスクのパターンを用いて素子分離膜 1 9 6 0までドライエッチングに よりシリコン 'ゲルマ二ゥム混晶 1 3 7 0を加工する。 酸ィ匕膜 1 945を堆積後、 CM P法により平坦ィ匕し、 シリコン 'ゲルマ二ゥム 混晶 1370を露出させる （図 51 ) 。 (Figure 50) Using a photomask pattern with an opening from the substrate contact to the SOIMISFET, process the silicon-germanium mixed crystal 1370 by dry etching up to the element isolation film 1960 I do. After the oxidation film 1945 is deposited, the film is flattened by the CMP method to expose the silicon-germanium mixed crystal 1370 (FIG. 51).
シリコン.ゲルマニウム混晶 1370をェツチング除去し、 SO I層 1 101 および支持基板 1 105を露出させる （図 52) 。  The silicon-germanium mixed crystal 1370 is removed by etching to expose the SOI layer 1101 and the supporting substrate 1105 (FIG. 52).
シリコン含有半導体層 1206， 金属層 1605を堆積し、 CMP法， エッチ ングにより加工する （図 53) 。 このときシリコン含有半導体層と支持基板に接 合を形成することができる。 支持基板への開口後ィオン打ち込みにより拡散層を 形成することもできる。  A silicon-containing semiconductor layer 1206 and a metal layer 1605 are deposited and processed by CMP and etching (Fig. 53). At this time, a bond can be formed between the silicon-containing semiconductor layer and the support substrate. After the opening in the support substrate, the diffusion layer can be formed by ion implantation.
以上述べたように、 本発明によれば、 薄膜 SO Iを用いた MI SFET、 とり わけ完全空乏型 SO I MI S FETにおいて、 ソース ' ドレインの寄生抵抗を '低減することができる。 これにより、 電流駆動能力の大きい高性能な M I S FE Tを提供することができる。  As described above, according to the present invention, the parasitic resistance of the source and the drain can be reduced in the MI SFET using the thin film SO I, particularly in the fully depleted SO I MIS FET. As a result, a high-performance MISFET with a large current driving capability can be provided.
また、 本発明によれば、 SO Iを用いた MI S FETを微細化することができ る。  Further, according to the present invention, a MIS FET using SOI can be miniaturized.
〔産業上の利用可能性〕 [Industrial applicability]
上述のように、 本発明は、 S O I基板を用いた半導体装置およびその製造方法 全般に適用して好適なものである。 '  INDUSTRIAL APPLICABILITY As described above, the present invention is suitable for application to a semiconductor device using an SOI substrate and a method for manufacturing the same in general. '

Claims

請求の範囲  The scope of the claims
1 . S O I層を用いた半導体素子と、 S O I層中に形成された拡散層との電気的 接続をとるための電極とを有する半導体装置において、 1. In a semiconductor device having a semiconductor element using an SOI layer and an electrode for electrically connecting a diffusion layer formed in the SOI layer,
前記電極が、 前記 S O I層の側面で前記拡散層と接触したシリコン含有半導体 層と、該シリコン含有半導体層と接触した金属層とを有することを特長とする半  The electrode includes a silicon-containing semiconductor layer in contact with the diffusion layer on a side surface of the SOI layer, and a metal layer in contact with the silicon-containing semiconductor layer.
2 . 請求の範囲第 1項に記載の半導体装置において、 2. In the semiconductor device according to claim 1,
前記金属層と前記シリコン含有半導体層の接触面積が、 前記シリコン含有半導 体層と前記 S O I層の接触面積よりも広!/ヽことを特長とする半導体装置。  A semiconductor device, wherein a contact area between the metal layer and the silicon-containing semiconductor layer is larger than a contact area between the silicon-containing semiconductor layer and the SOI layer.
3 . 請求の範囲第 2項に記載の半導体装置において、  3. In the semiconductor device according to claim 2,
前記シリコン含有半導体層が、 前記 S O I層の底面の一部でも前記拡散層と接 触していることを特長とする半導体装置。  A semiconductor device, wherein the silicon-containing semiconductor layer is in contact with the diffusion layer even at a part of the bottom surface of the SOI layer.
4 . 請求の範囲第 2項に記載の半導体装置において、  4. The semiconductor device according to claim 2,
前記半導体素子が、 完全空乏型の S O I M I S F E Tであることを特長とす る半導体装置。  A semiconductor device, characterized in that the semiconductor element is a fully depleted SOI MISFET.
5 . 請求の範囲第 1項乃至第 4項に記載の半導体装置において、  5. The semiconductor device according to any one of claims 1 to 4,
前記シリコン含有半導体層は、 前記拡散層に導入されている不純物と同一導電 型の不純物が高濃度に導入されていることを特徴とする半導体装置。  The semiconductor device according to claim 1, wherein the silicon-containing semiconductor layer is doped with an impurity of the same conductivity type as the impurity introduced into the diffusion layer at a high concentration.
6 . 請求の範囲第 1項乃至第 4項に記載の半導体装置において、 6. The semiconductor device according to any one of claims 1 to 4,
前記シリコン含有半導体層が、 多結晶シリコンからなることを特徴とする半導 Wherein the silicon-containing semiconductor layer is made of polycrystalline silicon.
7 . 請求の範囲,第 1項乃至第 4項に記載の半導体装置において、 前記シリコン含有半導体層が、 シリコン .ゲルマニウム混晶からなることを特 徴とする半導体装置。 7. The semiconductor device according to claim 1, wherein the silicon-containing semiconductor layer is made of a mixed crystal of silicon and germanium.
8 . 絶縁層上に島上に形成された第 1の半導体層を用いた半導体素子と、 第 1の 半導体層中に形成された拡散層との電気的接続をとるための電極とを有する半 導体装置において、  8. Semiconductor having a semiconductor element using a first semiconductor layer formed on an island on an insulating layer and an electrode for making electrical connection with a diffusion layer formed in the first semiconductor layer In the device,
前記電極が、 前記第 1の半導体層の側面の一部で前記拡散層と接触した第 2の 半導体層と、 該第 2の半導体層と接触した金属層とを有することを特長とする半 導体装置。  Wherein the electrode has a second semiconductor layer in contact with the diffusion layer at a part of a side surface of the first semiconductor layer; and a metal layer in contact with the second semiconductor layer. apparatus.
9 . 請求の範囲第 8項に記載の半導体装置において、  9. The semiconductor device according to claim 8, wherein
前記金属層と前記第 2の半導体層の接触面積が、 前記第 2の半導体層と前記第 1の半導体層の接触面積よりも広いことを特長とする半導体装置。 ' 1 0 . 請求の範囲第 9項に記載の半導体装置において、  A semiconductor device, wherein a contact area between the metal layer and the second semiconductor layer is larger than a contact area between the second semiconductor layer and the first semiconductor layer. '10. The semiconductor device according to claim 9,
前記半導体素子が、 完全空乏型の S O I M I S F E Tであることを特長とす る半導体装置。  A semiconductor device, characterized in that the semiconductor element is a fully depleted SOI MISFET.
1 1 . 請求の範囲第 8項乃至第 1 0項に記載の半導体装置において、  11. The semiconductor device according to claims 8 to 10, wherein
前記第 2の半導体層は、 前記拡散層に導入されている不純物と同一導電型の不 純物が高濃度に導入されていることを特徴とする半導体装置。  The semiconductor device according to claim 1, wherein the second semiconductor layer has a high concentration of impurities of the same conductivity type as impurities introduced into the diffusion layer.
1 2 . 請求の範囲第 8項乃至第 1 0項に記載の半導体装置において、 12. The semiconductor device according to any one of claims 8 to 10, wherein
前記第 2の半導体層が、 多結晶シリコンからなることを特徴とする半導体装置。 A semiconductor device, wherein the second semiconductor layer is made of polycrystalline silicon.
3. 請求の範囲第 8項乃至第 10項に記載の半導体装置において、 3. The semiconductor device according to any one of claims 8 to 10,
前記第 2の半導体層が、 シリコン'ゲルマ二ゥム混晶からなることを特徴とす  The second semiconductor layer is made of a silicon-germanium mixed crystal.
14. SO I層中に形成されたソース ' ドレインと、 前記 SO I層上に形成され たゲート絶縁膜と、 前記ゲ一ト絶縁膜上に形成されたグート電極とを有してなる SO I MI S FETと、 14. An SOI having a source'drain formed in an SOI layer, a gate insulating film formed on the SOI layer, and a gut electrode formed on the gate insulating film MI S FET and
前記ソース · ドレインと電気的に接続されてなる金属層と、  A metal layer electrically connected to the source and drain,
前記 SO I層との接触抵抗が前記 SO I層と前記金属層の接触抵抗より小さ い材料膜とを有し、  A material film having a contact resistance with the SOI layer smaller than a contact resistance between the SOI layer and the metal layer;
前記材料膜は、 前記 S O I層の側面および前記金属層に接触し、 前記ソース · ドレインと前記金属層との間の電気的導通をとっていることを特長とする半導  The material film is in contact with a side surface of the SOI layer and the metal layer, and establishes electrical continuity between the source / drain and the metal layer.
15. 請求の範囲第 14項に記載の半導体装置において、 15. In the semiconductor device according to claim 14,
前記金属層と前記材料膜が、 前記材料膜と前記 S O I層よりも広い面積にて接 触していることを特長とする半導体装置。  A semiconductor device, wherein the metal layer and the material film are in contact with each other in a larger area than the material film and the SOI layer.
16. 請求の範囲第 1 5項に記載の半導体装置において、  16. In the semiconductor device according to claim 15,
前記材料膜が、 前記 SO I層の底面の一部でも前記ソース · ドレインと接触し ていることを特長とする半導体装置。  A semiconductor device, wherein the material film is in contact with the source / drain even at a part of the bottom surface of the SOI layer.
17. 請求の範囲第 1 5項に記載の半導体装置において、  17. In the semiconductor device according to claim 15,
前記 SO I MI SFETが、 完全空乏型の SO I MI S FETであることを 特長とする半導体装置。 A semiconductor device, wherein the SO IMISFET is a fully depleted SOIMISFET.
1 8 . 請求の範囲第 1 4項乃至第 1 7項に記載の半導体装置において、 前記材料膜は、 シリコンを含有した半導体からなり、 前記ソース . ドレインに 導入されている不純物と同一導電型の不純物が高濃度に導入されていることを 特徴とする半導体装置。 18. The semiconductor device according to claim 14, wherein the material film is made of a semiconductor containing silicon, and has the same conductivity type as an impurity introduced into the source and drain. A semiconductor device characterized in that impurities are introduced at a high concentration.
1 9 . 請求の範囲第 1 4項乃至第 1 7項に記載の半導体装置において、  19. The semiconductor device according to any one of claims 14 to 17, wherein
前記材料膜が、 多結晶シリコンからなることを特徴とする半導体装置。  A semiconductor device, wherein the material film is made of polycrystalline silicon.
2 0 . 請求の範囲第 1 4項乃至第 1 7項に記載の半導体装置において、  20. The semiconductor device according to any one of claims 14 to 17,
前記材料膜が、 シリコン ·ゲルマニウム混晶からなることを特徴とする半導体 2 1 . 絶縁層上に形成された半導体層と、 前記半導体層中に形成されたソース · ドレインと、 前記半導体層上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上 に形成されたゲート電極とを有してなる電界効果型トランジスタと、  A semiconductor, wherein the material film is made of a silicon-germanium mixed crystal; 21. a semiconductor layer formed on an insulating layer; a source-drain formed in the semiconductor layer; A field-effect transistor comprising: a formed gate insulating film; and a gate electrode formed on the gate insulating film;
前記ソース , · ドレインと電気的に接続されてなる金属層と、  A metal layer electrically connected to the source and the drain;
前記半導体層との接触抵抗が前記半導体層と前記金属層の接触抵抗より小さ い材料膜とを有し、  A material film whose contact resistance with the semiconductor layer is smaller than the contact resistance of the semiconductor layer and the metal layer,
前記材料膜は、 前記半導体層の側面の一部および前記金属層に接触し、 前記ソ ース · ドレインと前記金属層との間の電気的導通をとっていることを特長とする  The material film is in contact with a part of the side surface of the semiconductor layer and the metal layer, and establishes electrical continuity between the source / drain and the metal layer.
2 2 . 請求の範囲第 2 1項に記載の半導体装置において、 22. In the semiconductor device according to claim 21,
前記金属層と前記材料膜が、 前記材料膜と前記半導体層よりも広い面積にて接 触していることを特長とする半導体装置。 A semiconductor device, wherein the metal layer and the material film are in contact with each other over a larger area than the material film and the semiconductor layer.
23. 請求の範囲第 22項に記載の半導体装置において、 23. The semiconductor device according to claim 22,
前記材料膜が、 前記半導体層の底面の一部でも前記ソース . ドレインと接触し ていることを特長とする半導体装置。  The semiconductor device, wherein the material film is in contact with the source and the drain even at a part of the bottom surface of the semiconductor layer.
24. 請求の範囲第 22項に記載の半導体装置において、 24. The semiconductor device according to claim 22,
前記電界効果型トランジスタが、 完全空乏型の SO I MI S FETであるこ とを特長とする半導体装置。  A semiconductor device, wherein the field-effect transistor is a fully depleted SO IMIS FET.
25. 請求の範囲第 21項乃至第 24項に記載の半導体装置において、  25. The semiconductor device according to any one of claims 21 to 24,
前記材料膜は、 シリコンを含有した半導体からなり、 前記ソース · ドレインに 導入されている不純物と同一導電型の不純物が高濃度に導入されていることを 特徴とする半導体装置。  The semiconductor device, wherein the material film is made of a semiconductor containing silicon, and an impurity of the same conductivity type as an impurity introduced into the source / drain is introduced at a high concentration.
26. 請求の範囲第 21項乃至第 24項に記載の半導体装置において、  26. The semiconductor device according to any one of claims 21 to 24,
前記材料膜が、 多結晶シリコンからなることを特徴とする半導体装置。  A semiconductor device, wherein the material film is made of polycrystalline silicon.
27. 請求の範囲第 21項乃至第 24項に記載の半導体装置において、 27. The semiconductor device according to any one of claims 21 to 24,
前記材料膜が、 シリコン ·ゲルマニウム混晶からなることを特徴とする半導体 装置。  A semiconductor device, wherein the material film is made of a silicon-germanium mixed crystal.
28. 前記支持基板上に形成された絶縁層と、  28. an insulating layer formed on the support substrate;
前記絶縁層上に島状に形成された S O I層と、 前記 S O I層上に形成されたゲ 一ト絶縁膜と、 前記グート絶縁膜上に形成されたゲート電極と、 前記 S O I層中 の前記グート電極を挟んだ両側に形成された拡散層とからなる MI S FETと、 前記 M I S FETを覆うように形成された絶縁膜と、  An SOI layer formed in an island shape on the insulating layer; a gate insulating film formed on the SOI layer; a gate electrode formed on the gut insulating film; and the gut in the SOI layer A MIS FET comprising diffusion layers formed on both sides of the electrode, and an insulating film formed to cover the MIS FET,
前記 SO I層の側面が露出するように、 前記絶縁膜に形成されたコンタクト孔 と、 A contact hole formed in the insulating film so that a side surface of the SOI layer is exposed. When,
前記コンタクト孔内の側面上及び底面上に形成されたシリコンを含有する半 導体層と、  A semiconductor layer containing silicon formed on a side surface and a bottom surface in the contact hole;
前記半導体層上に前記コンタクト孔を埋め込むように形成された金属層とを 有することを特長とする半導体装置。  A metal layer formed on the semiconductor layer so as to fill the contact hole.
2 9 . 請求の範囲第 2 8項に記載の半導体装置において、 ' 前記コンタク ト孔は前記絶縁層にまで延び前記 S O I層の底面の一部も露出 するように形成され、 前記半導体層が前記 S O I層の側面及ぴ底面の一部にて前 記拡散層と接触していることを特長とする半導体装置。  29. The semiconductor device according to claim 28, wherein the contact hole is formed so as to extend to the insulating layer and partially expose a bottom surface of the SOI layer. A semiconductor device characterized by being in contact with the diffusion layer on a part of the side and bottom surfaces of the SOI layer.
3 0 . 請求の範囲第 2 8項に記載の半導体装置において、 30. The semiconductor device according to claim 28, wherein
前記半導体層の上面が、 前記 S O I層の上面よりも高く且つ前記ゲート電極の 高さ方向の中心よりも低いことを特長とする半導体装置。  A semiconductor device, wherein an upper surface of the semiconductor layer is higher than an upper surface of the SOI layer and lower than a center in a height direction of the gate electrode.
3 1 . 請求の範囲第 3 0項に記載の半導体装置において、  31. In the semiconductor device according to claim 30,
前記コンタクト孔は前記絶縁層にまで形成され、 前記半導体層が前記絶縁層中 にも延在していることを特長とする半導体装置。  The semiconductor device, wherein the contact hole is formed up to the insulating layer, and the semiconductor layer extends into the insulating layer.
3 2 . 請求の範囲第 2 8項に記載の半導体装置において、  32. In the semiconductor device according to claim 28,
前記 M I S F E Tが、 完全空乏型 S O I M I S F E Tであることを特長とす る半導体装置。  A semiconductor device characterized in that the MISFET is a fully depleted SOIMSFET.
3 3 . 請求の範囲第 2 8項乃至第 3 2項に記載の半導体装置において、  33. In the semiconductor device according to any one of claims 28 to 32,
前記半導体層は、 前記拡散層に導入されている不純物と同一導電型の不純物が 高濃度に導入されていることを特徴とする半導体装置。 The semiconductor device according to claim 1, wherein the semiconductor layer has an impurity of the same conductivity type as that of the impurity introduced into the diffusion layer introduced at a high concentration.
3 4 . 請求の範囲第 2 8項乃至第 3 2項に記載の半導体装置において、 前記半導体層が、 多結晶シリコンからなることを特徴とする半導体装置。 3 5 . 請求の範囲第 2 8項乃至第 3 2項に記載の半導体装置において、 34. The semiconductor device according to claim 28, wherein said semiconductor layer is made of polycrystalline silicon. 35. In the semiconductor device according to claims 28 to 32,
前記半導体層が、 シリコン ·ゲルマニウム混晶からなることを特徴とする半導 体装置。 '  A semiconductor device, wherein the semiconductor layer is made of a silicon-germanium mixed crystal. '
3 6 . 前記支持基板上に形成された絶縁層と、 36. An insulating layer formed on the support substrate,
前記絶縁層上に島状に形成された第 1の半導体層と、 前記第 1の半導体層上に 形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成きれたゲート電極と、 前 記第 1の半導体層中の前記ゲート電極を挟んだ両側に形成されたソース · ドレイ ンとからなる M I S F E Tと、  A first semiconductor layer formed in an island shape on the insulating layer; a gate insulating film formed on the first semiconductor layer; a gate electrode formed on the gate insulating film; A MISFET comprising source and drain formed on both sides of the gate electrode in the first semiconductor layer;
前記 M I S F E Tを覆うように形成された絶縁膜と、  An insulating film formed so as to cover the MISFET,
前記第 1の半導体層側面の少なくとも一部が露出するように、 前記絶縁膜に形 成されたコンタクト孔と、  A contact hole formed in the insulating film so that at least a part of a side surface of the first semiconductor layer is exposed;
前記コンタク ト孔内の側面上及び底面上に形成されたシリコンを含有する第 2の半導体層と、  A second semiconductor layer containing silicon formed on a side surface and a bottom surface in the contact hole;
前記第 2の半導体層上に前記コンタクト孔を埋め込むように形成された金属 層とを有することを特長とする半導体装置。  A metal layer formed on the second semiconductor layer so as to fill the contact hole.
3 7 . 請求の範囲第 3 6項に記載の半導体装置において、 37. In the semiconductor device according to claim 36,
前記コンタクト孔は前記絶縁層上面にまで延び前記第 1の半導体層側面の全 部が露出するように形成され、 前記第 2の半導体層が前記第 1の半導体層側面全 面にて前記ソース · ドレインと接触していることを特長とする半導体装置。 The contact hole is formed so as to extend to the upper surface of the insulating layer so that the entire side surface of the first semiconductor layer is exposed, and the second semiconductor layer is formed so as to cover the source side surface over the entire side surface of the first semiconductor layer. A semiconductor device characterized by being in contact with a drain.
3 8 . 請求の範囲第 3 7項に記載の半導体装置において、 38. In the semiconductor device according to claim 37,
前記コンタクト孔はさらに前記絶縁層中にまで延び前記第 1の半導体層底面 の一部も露出するように形成され、 前記第 2の半導体層が前記第 1の半導体層の 側面の全部及び底面の一部にて前記ソース · ドレインと接触していることを特長 とする半導体装置。  The contact hole is further formed to extend into the insulating layer so as to also expose a part of the bottom surface of the first semiconductor layer, and the second semiconductor layer is formed so that all of the side surfaces and the bottom surface of the first semiconductor layer are formed. A semiconductor device characterized in that a part thereof is in contact with the source / drain.
3 9 . 請求の範囲第 3 6項に記載の半導体装置において、  39. In the semiconductor device according to claim 36,
前記第 2の半導体層の上面が、 前記第 1の半導体層の上面よりも高く且つ前記 ゲート電極の高さ方向の中心よりも低いことを特長とする半導体装置。  A semiconductor device, wherein an upper surface of the second semiconductor layer is higher than an upper surface of the first semiconductor layer and lower than a center in a height direction of the gate electrode.
4 0 . 請求の範囲第 3 9項に記載の半導体装置において、  40. The semiconductor device according to claim 39, wherein
前記コンタクト孔は前記絶縁層中にまで形成され、 前記第 2の半導体層が前記 絶縁層中にも延在していることを特長とする半導体装置。  The semiconductor device, wherein the contact hole is formed in the insulating layer, and the second semiconductor layer also extends in the insulating layer.
4 1 . 請求の範囲第 3 6項に記載の半導体装置において、 41. In the semiconductor device according to claim 36,
前記 M I S F E Tが、 完全空乏型 S O I M I S F E Tであることを特長とす る半導体装置。  A semiconductor device characterized in that the MISFET is a fully depleted SOIMSFET.
4 2 . 請求の範囲第 3 6項乃至第 4 1項に記載の半導体装置において、 42. In the semiconductor device according to any one of claims 36 to 41,
前記第 2の半導体層は、 前記ソース · ドレインに導入されている不純物と同一 導電型の不純物が高濃度に導入されていることを特徴とする半導体装置。  The semiconductor device, wherein the second semiconductor layer is doped with impurities of the same conductivity type as the impurities introduced into the source / drain at a high concentration.
4 3 . 請求の範囲第 3 6項乃至第 4 1項に記載の半導体装置において、 43. In the semiconductor device according to any one of claims 36 to 41,
前記第 2の半導体層が、 多結晶シリコンからなることを特徴とする半導体装置。 4 4 . 請求の範囲第 3 6項乃至第 4 1項に記載の半導体装置において、  A semiconductor device, wherein the second semiconductor layer is made of polycrystalline silicon. 44. The semiconductor device according to any one of claims 36 to 41,
前記第 2の半導体層が、 シリコン .ゲルマ二ゥム混晶からなることを特徴とす The second semiconductor layer is made of a mixed crystal of silicon and germanium.
4 5 . S O I層を用いた半導体素子を形成する第 1の工程と、 45. A first step of forming a semiconductor device using the SOI layer,
前記半導体素子を覆う層間絶縁膜を堆積する第 2の工程と、  A second step of depositing an interlayer insulating film covering the semiconductor element;
前記層間絶縁膜に、 前記 S O I層の側面が露出するコンタクト孔を形成する第 3の工程と、  A third step of forming a contact hole exposing a side surface of the SOI layer in the interlayer insulating film;
前記層間絶縁膜上及ぴ前記コンタクト孔内面上にシリコン含有半導体層を堆 積する第 4の工程と、  A fourth step of depositing a silicon-containing semiconductor layer on the interlayer insulating film and on the inner surface of the contact hole;
前記シリコン含有半導体層上に金属層を堆積する第 5の工程と、 ' 前記層間絶縁膜上の前記シリコン含有半導体層及ぴ前記金属層を除去する第 6 の工程とを有することを特長とする半導体装置の製造方法。  A fifth step of depositing a metal layer on the silicon-containing semiconductor layer; and a sixth step of removing the silicon-containing semiconductor layer and the metal layer on the interlayer insulating film. A method for manufacturing a semiconductor device.
4 6 . 請求の範囲第 4 5項に記載の半導体装置の製造方法において、  46. The method of manufacturing a semiconductor device according to claim 45, wherein
前記第 4の工程を、 前記シリコン含有半導体層に不純物を導入しながら堆積す ることにより行うことを特長とする半導体装置の製造方法。  A method for manufacturing a semiconductor device, characterized in that the fourth step is performed by depositing while introducing impurities into the silicon-containing semiconductor layer.
4 7 . 請求の範囲第 4 5項に記載の半導体装置の製造方法において、 47. The method of manufacturing a semiconductor device according to claim 45, wherein
第 6の工程は、  The sixth step is
前記シリコン含有半導体層を研磨ストツノ、。として用いた CM P法により、 前記 層間絶縁膜上の前記シリコン含有半導体層が露出するまで前記金属層を研磨す る第 7の工程と、  Polishing the silicon-containing semiconductor layer; A seventh step of polishing the metal layer until the silicon-containing semiconductor layer on the interlayer insulating film is exposed by the CMP method used as
前記層間絶縁膜上の前記シリコン含有半導体層をエッチングにより除去する 第 8の工程とを有することを特徴とする半導体装置の製造方法。  An eighth step of removing the silicon-containing semiconductor layer on the interlayer insulating film by etching.
4 8 . 請求の範囲第 4 7項に記載の半導体装置の製造方法において、 前記第 8の工程で、 前記シリコン含有半導体層の膜厚以上のオーバーェッチン グを行うことを特長とする半導体装置の製造方法。 48. In the method for manufacturing a semiconductor device according to claim 47, A method of manufacturing a semiconductor device, characterized in that in the eighth step, overetching is performed for a film thickness of the silicon-containing semiconductor layer or more.
4 9 . 請求の範囲第 4 5項乃至第 4 8項に記載の半導体装置の製造方法において、 前記第 4の工程で、 多結晶シリコンを堆積することを特徴とする半導体装置の 製造方法。  49. The method for manufacturing a semiconductor device according to claim 45, wherein polycrystalline silicon is deposited in the fourth step.
5 0 . 請求の範囲第 4 5項乃至第 4 8項に記載の半導体装置の製造方法において、 前記第 4の工程で、 シリコン ·ゲルマニウム混晶を堆積することを特徴とする 半導体装置の製造方法。  50. The method for manufacturing a semiconductor device according to claim 45, wherein the silicon-germanium mixed crystal is deposited in the fourth step. .
5 1 . 絶縁層層上に島上に形成された第 1の半導体層を用いた半導体素子を形成 する第 1の工程と、  5 1. a first step of forming a semiconductor element using the first semiconductor layer formed on the island on the insulating layer layer;
前記半導体素子を覆う層間絶縁膜を堆積する第 2の工程と、  A second step of depositing an interlayer insulating film covering the semiconductor element;
前記層間絶縁膜に、 前記第 1の半導体層側面の少なくとも一部が露出するコン タクト孔を形成する第 3の工程と、  A third step of forming a contact hole exposing at least a part of the side surface of the first semiconductor layer in the interlayer insulating film;
前記層間絶縁膜上及び前記コンタク ト孔内面上に第 2の半導体層を堆積する 第 4の工程と、  A fourth step of depositing a second semiconductor layer on the interlayer insulating film and on the inner surface of the contact hole;
前記第 2の半導体層上に金属層を堆積する第 5の工程と、  A fifth step of depositing a metal layer on the second semiconductor layer;
前記層間絶縁膜上の前記第 2の半導体層及ぴ前記金属層を除去する第 6の工程 とを有することを特長とする半導体装置の製造方法。 A sixth step of removing the second semiconductor layer and the metal layer on the interlayer insulating film.
5 2 . 請求の範囲第 5 1項に記載の半導体装置の製造方法において、 52. In the method for manufacturing a semiconductor device according to claim 51,
前記第 4の工程を、 前記第 2の半導体層に不純物を導入しながら堆積すること により行うことを特長とする半導体装置の製造方法。 A method for manufacturing a semiconductor device, wherein the fourth step is performed by depositing while introducing impurities into the second semiconductor layer.
5 3 . 請求の範囲第 5 1項に記載の半導体装置の製造方法において、 53. In the method for manufacturing a semiconductor device according to claim 51,
第 6の工程は、  The sixth step is
前記第 2の半導体層を研磨ストッパとして用いた CM P法により、 前記層間絶 縁膜上の前記第 2の半導体層が露出するまで前記金属層を研磨する第 7の工程 と、 ' '  A seventh step of polishing the metal layer until the second semiconductor layer on the interlayer insulating film is exposed by a CMP method using the second semiconductor layer as a polishing stopper;
前記層間絶縁膜上の前記第 2の半導体層をェツチングにより除去する第 8の 工程とを有することを特徴とする半導体装置の製造方法。  An eighth step of removing the second semiconductor layer on the interlayer insulating film by etching.
5 4 . 請求の範囲第 5 3項に記載の半導体装置の製造方法において、 54. In the method for manufacturing a semiconductor device according to claim 53,
前記第 8の工程で、前記第 2の半導体層の膜厚以上のオーバーェツチングを行 うことを特長とする半導体装置の製造方法。  A method of manufacturing a semiconductor device, characterized in that in the eighth step, overetching is performed to a thickness equal to or greater than the thickness of the second semiconductor layer.
5 5 . 請求の範囲第 5 1項乃至第 5 4項に記載の半導体装置の製造方法において、 前記第 4の工程で、 多結晶シリコンを堆積することを特徴とする半導体装置の 製造方法。  55. The method for manufacturing a semiconductor device according to claim 51, wherein polycrystalline silicon is deposited in the fourth step.
5 6 . 請求の範囲第 5 1項乃至第 5 4項に記載の半導体装置の製造方法において、 前記第 4の工程で、 シリコン 'ゲルマ二ゥム混晶を堆積することを特徴とする 半導体装置の製造方法。  56. The method of manufacturing a semiconductor device according to claim 51, wherein a silicon-germanium mixed crystal is deposited in the fourth step. Manufacturing method.
5 7 . 絶縁層上に島状の第 1の半導体層を形成する第 1の工程と、  5 7. A first step of forming an island-shaped first semiconductor layer on the insulating layer;
前記第 1の半導体層上にグート絶縁膜を形成する第 2の工程と、  A second step of forming a gut insulating film on the first semiconductor layer,
前記ゲート絶縁膜上に導体膜及び第 1の絶縁膜をそれぞれ堆積する第 3のェ 程と、  A third step of depositing a conductive film and a first insulating film on the gate insulating film, respectively;
前記導体膜と前記第 1の絶縁膜をパターン加工し、 前記導体膜からなるグート 電極を形成する第 4の工程と、 Patterning the conductive film and the first insulating film; A fourth step of forming an electrode;
前記ゲート電極及び前記第 1の絶縁膜をマスクとしてイオン注入を行い前記 第 1の半導体層中にソース · ドレインを形成する第 5の工程と、  A fifth step of performing ion implantation using the gate electrode and the first insulating film as a mask to form a source and a drain in the first semiconductor layer;
第 2の絶縁膜を堆積する第 6の工程と、  A sixth step of depositing a second insulating film;
前記第 2の絶縁膜とエッチングの選択比がとれる第 3の絶縁膜を堆積した後、 その表面を平坦化する第 7の工程と、  A seventh step of flattening the surface after depositing a third insulating film having a selectivity of etching with respect to the second insulating film;
前記ソースドレイン及び前記ゲート電極にまたがった開口部を有するホトマ スクを用いて前記第 3の絶縁膜をエッチングにより除去する第 8の工程と、 異方性エッチングにより、 露出した前記第 2の絶縁膜をその膜厚分除去し、 前 記ゲート電極の側面にサイドウォ一ルスぺーサを形成する第 9の工程と、 第 2の半導体層を堆積する第 1 0の工程と、  An eighth step of removing the third insulating film by etching using a photomask having an opening straddling the source drain and the gate electrode, and the second insulating film exposed by anisotropic etching A ninth step of forming a sidewall spacer on the side surface of the gate electrode, a tenth step of depositing a second semiconductor layer,
金属層を堆積する第 1 1の工程と、  A first step of depositing a metal layer;
前記第 2の半導体層を研磨ストツパとして前記金属層を研磨し、 前記第 1の絶 縁膜上の前記第 2の半導体層を露出する第 1 2の工程と、  A second step of polishing the metal layer using the second semiconductor layer as a polishing stopper to expose the second semiconductor layer on the first insulating film;
前記第 1の絶縁膜上の前記第 2の半導体層をェツチングにより除去する第 1 3の工程とを有することを特徴とする半導体装置の製造方法。  13. A method for manufacturing a semiconductor device, comprising: a step of removing the second semiconductor layer on the first insulating film by etching.
5 8 . 前記第 8の工程において、 5 8. In the eighth step,
前記第 7の工程後の前記第 1の半導体層と同程度或いはそれ以上の大きさの 開口部を有するホトマスクを用いることを特長とする請求の範囲第 5 7項に記 載の半導体装置の製造方法。  The manufacturing method of the semiconductor device according to claim 57, wherein a photomask having an opening having a size equal to or larger than that of the first semiconductor layer after the seventh step is used. Method.
5 9 . 前記第 1 3の工程において、 前記第 2の半導体層の上面が前記第 1の絶縁層の上面よりも低くなるまでェ ツチングを行うことを特長とする請求の範囲第 5 7項に記弊の半導体装置の製 造方法。 5 9. In the above-mentioned 13th step, 58. The method of manufacturing a semiconductor device according to claim 57, wherein etching is performed until an upper surface of said second semiconductor layer is lower than an upper surface of said first insulating layer.
6 0 . 前記第 1及び第 2の絶縁膜として窒化シリコン膜を用い、 前記第 3の絶縁 膜として酸化シリコン膜を用いることを特長とする請求の範囲第 5 7項乃至第 5 9項に記載の半導体装置の製造方法。 .  60. The method according to claims 57 to 59, wherein a silicon nitride film is used as the first and second insulating films, and a silicon oxide film is used as the third insulating film. Of manufacturing a semiconductor device. .
6 1 . 絶縁層上に島状の第 1の半導体層を形成する第 1の工程と、  6 1. A first step of forming an island-shaped first semiconductor layer on the insulating layer;
前記第 1の半導体層上にゲート絶縁膜を形成する第 2の工程と、  A second step of forming a gate insulating film on the first semiconductor layer,
前記ゲート絶縁膜上に導体膜及び第 1の絶縁膜をそれぞれ堆積する第 3のェ 程と、  A third step of depositing a conductive film and a first insulating film on the gate insulating film, respectively;
前記導体膜と前記第 1の絶縁膜をパターン加工し、 前記導体膜からなるゲート 電極を形成する第 4の工程と、  A fourth step of patterning the conductive film and the first insulating film to form a gate electrode made of the conductive film;
前記グート電極及び前記第 1の絶縁膜をマスクとしてイオン注入を行い前記 第 1の半導体層中にソース · ドレインを形成する第 5の工程と、  A fifth step of performing ion implantation using the good electrode and the first insulating film as a mask to form a source and a drain in the first semiconductor layer;
第 2の絶縁膜を堆積する第 6の工程と、  A sixth step of depositing a second insulating film;
前記第 2の絶縁膜とエッチングの選択比がとれる第 3の絶縁膜を堆積した後、 その表面を平坦化する第 7の工程と、  A seventh step of flattening the surface after depositing a third insulating film having a selectivity of etching with respect to the second insulating film;
前記ソース · ドレイン及び前記ゲート電極にまたがった開口部を有するホトマ スクを用いて前記第 3の絶縁膜をェツチングにより除去する第 8の工程と、 異方性エッチングにより、 露出した前記第 2の絶縁膜をその膜厚分除去し、 前 記ゲート電極の側面にサイドウオールスぺーサを形成する第 9の工程と、 前記第 1の絶縁膜及ぴ前記サイドウオールスぺーサをマスクとして前記第 1 の半導体層をエッチングし、 前記第 1の半導体層側面の少なくとも一部を露出す る第 1 0の：]:程と、 An eighth step of removing the third insulating film by etching using a photomask having an opening over the source / drain and the gate electrode, and the second insulating film exposed by anisotropic etching. A ninth step of removing the film by the thickness thereof and forming a sidewall spacer on the side surface of the gate electrode; Etching the first semiconductor layer using the first insulating film and the sidewall spacers as a mask, and exposing at least a part of the side surface of the first semiconductor layer. When,
第 2の半導体層を堆積する第 1 1の工程と、  A first step of depositing a second semiconductor layer;
金属層を堆積する第 1 2の工程と、  A first and second step of depositing a metal layer;
前記第 2の半導体層を研磨ストツバとして前記金属層を研磨し、 前記第 1の絶 縁膜上の前記第 2の半導体層を露出する第 1 3の工程と、  A thirteenth step of polishing the metal layer using the second semiconductor layer as a polishing stopper and exposing the second semiconductor layer on the first insulating film;
前記第 1の絶縁膜上の前記第 2の半導体層をェツチングにより除去する第 1 4の工程とを有することを特徴とする半導体装置の製造方法。  A 14th step of removing the second semiconductor layer on the first insulating film by etching.
6 2 . 前記第 8の工程において、 6 2. In the eighth step,
前記第 7の工程後の前記第 1の半導体層と同程度或いはそれ以上の大きさの 開口部を有するホトマスクを用いることを特長とする請求の範囲第 6 1項に記 載の半導体装置の製造方法。 '  31. The manufacturing method of a semiconductor device according to claim 61, wherein a photomask having an opening having a size equal to or larger than that of the first semiconductor layer after the seventh step is used. Method. '
6 3 . 前記第 1 4の工程において、  6 3. In the first fourteenth step,
前記第 2の半導体層の上面が前記第 1の絶縁層の上面よりも低くなるまでェ ツチングを行うことを特長とする請求の範囲第 6 1項に記載の半導体装置の製 造方法。  62. The method of manufacturing a semiconductor device according to claim 61, wherein etching is performed until an upper surface of said second semiconductor layer is lower than an upper surface of said first insulating layer.
6 4 . 前記第 1 0の工程と前記第 1 1の工程との間に、 前記絶縁層に等方性エツ チングを行い、 前記第 1の半導体層の底面の一部を露出する工程を有することを 特長とする請求の範囲第 6 1項に記載の半導体装置の製造方法。  64. Between the tenth step and the eleventh step, there is a step of performing isotropic etching on the insulating layer to expose a part of a bottom surface of the first semiconductor layer. The method for manufacturing a semiconductor device according to claim 61, wherein:
6 5 . 前記第 1及び第 2の絶縁膜として窒化シリコン膜を用い、 前記第 3の絶縁 膜として酸化シリコン膜を用いることを特長とする請求の範囲第 6 1項乃至第 6 4項に記載の半導体装置の製造方法。 65. The third insulating film is formed by using a silicon nitride film as the first and second insulating films. 65. The method for manufacturing a semiconductor device according to claim 61, wherein a silicon oxide film is used as the film.
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