JPH05299435A - Manufacture of insulating gate-type fet - Google Patents

Abstract

PURPOSE:To provide the method for manufacturing a highly reliable insulating gate-type field effect transistor with only two pieces of masks and one time mask alignment. CONSTITUTION:A semiconductor layer 23 which is formed like an island and which will become a channel formation region, a silicon oxide film 24 which will become a gate insulating film, an aluminum layer 25 which will become a gate electrode, and a resist 26 which is formed using a first mask to form an island-like laminated layer are formed. Under such a condition, only the aluminum layer which will become a gate electrode is selectively etched and then an impurity region which has the same conductivity type as an impurity region which constitutes a source and a drain, both of which will be formed later, and which has a lower density than that region is formed on the side face of the channel formation region. Using the resist 26 as a mask, the etched part is filled with positive resist. Then, by using a second mask, a highly reliable insulating gate-type field effect transistor is manufactured.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は高歩留りで、生産性の高
い薄膜型の絶縁ゲイト型電界効果トランジスタ（以下Ｔ
ＦＴと記す）、特に Lightly Doped Drain（以下ＬＤＤ
と記す）型ＴＦＴを作製する方法に関するものである。BACKGROUND OF THE INVENTION The present invention relates to a thin film type insulating gate type field effect transistor (hereinafter referred to as T
FT), especially Lightly Doped Drain (hereinafter LDD)
) Type TFT.

【０００２】[0002]

【従来の技術】従来のＴＦＴとして自己整合型ＴＦＴを
図１に示す。この自己整合型ＴＦＴは、ガラス基板１
１、下地酸化珪素膜１２、ソース領域１３、チャネル形
成領域１４、ドレイン領域１５、ゲイト絶縁膜である酸
化珪素膜１６、ゲイト電極１７、層間絶縁物１８、ソー
ス電極１９、ドレイン電極１０１からなる。2. Description of the Related Art A conventional self-aligned TFT is shown in FIG. This self-aligned TFT has a glass substrate 1
1, a base silicon oxide film 12, a source region 13, a channel forming region 14, a drain region 15, a silicon oxide film 16 which is a gate insulating film, a gate electrode 17, an interlayer insulator 18, a source electrode 19 and a drain electrode 101.

【０００３】図１のＴＦＴの作製において、ソース領域
１３、ドレイン１５領域を作製する際には、ゲイト電極
１７をパターニング工程によって形成した後、ゲイト電
極１７マスクとして一導電型を付与する不純物のイオン
打ち込みを行い、さらにこの一導電型を付与する不純物
の活性化を行なった後にソースおよびドレイン電極形成
のためのパターニング工程が必要であった。さらに、Ｎ
チャンネル素子キャリア注入領域におけるホットキャリ
アに起因するＴＦＴ素子の特性変動を防止し素子の信頼
性を向上させるために、低濃度領域と高濃度ドレイン領
域との間にオフセット領域を設けた、いわゆるＬＤＤ型
ＴＦＴ素子の作製には、前記ゲイト電極，不純物領域，
およびソース，ドレイン電極の作製工程に加え、該ＬＤ
Ｄ構造形成に係る工程を付加する必要が生じる。In the fabrication of the TFT of FIG. 1, when the source region 13 and the drain 15 region are fabricated, the gate electrode 17 is formed by a patterning process, and then an ion of an impurity imparting one conductivity type is used as a mask of the gate electrode 17. A patterning step for forming the source and drain electrodes was required after the implantation and the activation of the impurity imparting the one conductivity type. Furthermore, N
A so-called LDD type in which an offset region is provided between a low-concentration region and a high-concentration drain region in order to prevent a characteristic variation of a TFT device due to hot carriers in a channel device carrier injection region and improve device reliability. To manufacture a TFT element, the gate electrode, the impurity region,
In addition to the manufacturing process of the source and drain electrodes, the LD
It becomes necessary to add a step for forming the D structure.

【０００４】上記の様に、高信頼性のＴＦＴ素子を作製
するには、多数のマスク工程が必要となる。このこと
は、産業上素子製造に求められる生産性の向上を阻害す
るばかりでなく、工程の複雑化に伴うマスクパターン合
わせのズレ等に起因する歩留りの低下が避けられない問
題となる。As described above, a large number of mask processes are required to manufacture a highly reliable TFT element. This not only hinders the improvement in productivity required for industrial device manufacturing, but also poses an unavoidable problem that the yield is reduced due to misalignment of mask patterns due to the complicated process.

【０００５】しかも、一般に自己整合の標準プロセスと
して、Ｎ−ＭＯＳは５枚、Ｃ−ＭＯＳの場合は６枚のマ
スクが必要であり、上記の問題を一層深刻にしていた。Moreover, as a standard process for self-alignment, generally, N-MOS requires five masks, and C-MOS requires six masks, making the above problem more serious.

【０００６】[0006]

【発明が解決しようとする課題】本発明においては、マ
スクの数を従来の数より大幅に減らすことにより生産性
および歩留りを向上させたＬＤＤ型ＴＦＴの作製方法を
提供することを発明の目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a method for manufacturing an LDD type TFT in which productivity and yield are improved by significantly reducing the number of masks from the conventional number. To do.

【０００７】[0007]

【課題を解決しようとする手段】本発明は、基板上に設
けられたチャネル形成領域となる半導体層とゲイト絶縁
膜となる絶縁膜層とゲイト電極となる導電体の層とから
なる積層に対して、第１のマスクを用いることにより前
記積層を島状に形成する工程と、前記島状に形成された
積層体のゲイト電極部分となる導電体の層の側面を選択
的にエッチングする工程と、該工程により生じたゲイト
電極側面のエッチングされた部分に充填物を充填する工
程と、第２のマスクを用いることにより前記島状の積層
体とその周囲を素子領域として形成する工程と、ＬＤＤ
構造形成のため、前記第２のマスクにより形成された素
子領域のチャネル形成領域となる半導体層側面に低濃度
の不純物領域を形成する工程と、前記素子領域上にソー
ス，ドレイン領域となる一導電型不純物を高濃度に混入
した半導体膜を成膜する工程と、前記ゲイト電極側面の
エッチングされた部分に充填された充填物を除去するこ
とにより前記ゲイト電極側面のエッチングされた部分に
充填された充填物の外側に成膜されたソース、ドレイン
領域となる一導電型を有する半導体膜を同時に除去する
ことによりソース領域、チャネル領域、ドレイン領域と
ゲイト電極を設ける工程とを有することを特徴とする絶
縁ゲイト型電界効果トランジスタの作製方法である。SUMMARY OF THE INVENTION The present invention is directed to a stack of a semiconductor layer, which is a channel forming region, an insulating film layer, which is a gate insulating film, and a conductor layer, which is a gate electrode, provided on a substrate. A step of forming the stacked layers in an island shape by using a first mask, and a step of selectively etching a side surface of a conductor layer that is a gate electrode portion of the stacked body formed in the island shape. Filling the etched portion of the side surface of the gate electrode formed by the step with a filling material, forming the island-shaped stacked body and its periphery as an element region by using a second mask, and LDD
Forming a low-concentration impurity region on the side surface of the semiconductor layer to be a channel forming region of the element region formed by the second mask for forming a structure; A step of forming a semiconductor film containing a high concentration of type impurities, and removing the filling material filled in the etched portion of the side surface of the gate electrode to fill the etched portion of the side surface of the gate electrode. A source region, a channel region, a drain region, and a gate electrode are formed by simultaneously removing a semiconductor film having one conductivity type to be a source and a drain region, which is formed outside the filling material. This is a method for manufacturing an insulating gate type field effect transistor.

【０００８】本発明の構成においては、まずガラス基板
等の適当な絶縁性基板上にチャネル形成領域となる半導
体層と、ゲイト絶縁膜となる酸化珪素膜、窒化珪素膜等
の絶縁膜層と、ゲイト電極となるアルミ、クロム、モリ
ブデン、リンまたはボロンが高濃度に添加されたシリコ
ン、またはこれらの合金からなる導電体の層をパターニ
ングなしに積層することを特徴の一つとする。In the structure of the present invention, first, on a suitable insulating substrate such as a glass substrate, a semiconductor layer serving as a channel forming region, an insulating film layer such as a silicon oxide film or a silicon nitride film serving as a gate insulating film, One of the features is that a conductor layer made of aluminum or chromium, molybdenum, phosphorus, or boron to which a gate electrode is added at a high concentration or a conductor thereof is stacked without patterning.

【０００９】チャネル形成領域となる半導体層は、スパ
ッタ法、プラズマＣＶＤ法、熱ＣＶＤ法等によって成膜
される非単結晶珪素が一般的には用いれるが、他の半導
体膜を用いてもよい。また、成膜された非単結晶半導体
膜を熱アニールにより結晶性シリコンとすることは高性
能な絶縁ゲイト型電界効果トランジスタの特性（例えば
応答速度）を得るためには大きな効果ある。Non-single-crystal silicon formed by a sputtering method, a plasma CVD method, a thermal CVD method or the like is generally used for the semiconductor layer to be the channel formation region, but other semiconductor films may be used. .. Further, making the formed non-single-crystal semiconductor film into crystalline silicon by thermal annealing has a great effect in obtaining the characteristics (eg, response speed) of a high-performance insulated gate field effect transistor.

【００１０】基板上に積層されたチャネル形成領域とな
る半導体層と、ゲイト絶縁膜となる絶縁膜の層と、ゲイ
ト電極となる導電体の層とからなる積層を第１のマスク
を用いて所定の形状に形成することによって絶縁ゲイト
型電界効果トランジスタのチャネル形成領域、ゲイト絶
縁膜、ゲイト電極を形成する。A first mask is used to form a stack of a semiconductor layer, which will be a channel forming region, a layer of an insulating film, which will be a gate insulating film, and a conductor layer, which will be a gate electrode, which are stacked on the substrate. The gate forming region, the gate insulating film, and the gate electrode of the insulating gate type field effect transistor are formed by forming the gate insulating film and the gate insulating film.

【００１１】この第１のマスクを用いて前記の積層を所
定の形状に形成する方法としては、まずネガ型のレジス
トを塗布した後、第１のマスクを用いて形成したい形状
にネガ型のレジストを感光させる。そして、溶剤にて感
光しなかったネガ型のレジスト部分を取り除きエッチン
グの際のマスクとして形成する。そして、このエッチン
グの際のマスクとして形成されたネガ型のレジストを用
い、ドライエッチング工程により前記の積層をエッチン
グするのである。As a method of forming the above-mentioned lamination into a predetermined shape by using this first mask, first, a negative resist is applied, and then a negative resist is formed into a desired shape by using the first mask. Expose. Then, the negative resist portion not exposed to the solvent is removed to form a mask for etching. Then, using the negative resist formed as a mask at the time of this etching, the above-mentioned stack is etched by a dry etching process.

【００１２】ここでネガ型のレジストを用いるのは、後
に感光したポジ型のレジスト取り除く時に感光したポジ
型のレジストを取り除く溶剤でネガ型のレジストをとる
ことができないという作用を利用するためんである。も
ちろん、ここでポジ型のレジストを用いてもよい。The reason why the negative type resist is used here is to utilize the action that the negative type resist cannot be removed by a solvent for removing the positive type resist which has been exposed when removing the positive type resist which has been exposed later. .. Of course, a positive resist may be used here.

【００１３】レジストを感光させるマスクパターン（こ
の場合は第１のマスク）としては、クロムまたは酸化ク
ロムのマスクパターンを用いた。A chromium or chromium oxide mask pattern was used as the mask pattern for exposing the resist (in this case, the first mask).

【００１４】島状に形成された積層に対して選択的なエ
ッチングを行いゲイト電極となる導電体を選択的にエッ
チングするのは、本発明の構成において最も重要な工程
である。It is the most important step in the structure of the present invention to selectively etch the conductors that will become the gate electrodes by selectively etching the island-shaped stack.

【００１５】即ち、ゲイト電極の周囲を選択的にエッチ
ングすることによって生じたエッチングされた部分に充
填物を詰め、この後の工程においてソース、ドレイン領
域となる一導電型不純物を高濃度に混入した半導体膜を
成膜した際にこの充填物によって、該不純物を高濃度に
混入した半導体膜とがコンタクトすることを防止するの
である。That is, a filling material is filled in the etched portion generated by selectively etching the periphery of the gate electrode, and one conductivity type impurities to be the source and drain regions are mixed in high concentration in the subsequent process. When the semiconductor film is formed, the filler prevents the semiconductor film containing the impurities at a high concentration from making contact with the semiconductor film.

【００１６】この充填物としては、ポジ型のレジストを
用いることができる。即ち、ポジ型のレジストをゲイト
電極の周囲を選択的にエッチングした後に塗布し感光さ
せるとゲイト電極の選択的にエッチングされた部分即ち
オーバーエッチングされた部分にポジ型のレジストが感
光されずに残ることになる。A positive resist can be used as the filling material. That is, if a positive type resist is selectively etched around the gate electrode and then exposed to light, the positive type resist remains unexposed on the selectively etched portion of the gate electrode, that is, the over-etched portion. It will be.

【００１７】この状態で、ポジ型のレジストがオーバー
エッチングされたゲイト電極の周囲に充填されることに
なる。In this state, the positive type resist is filled around the overetched gate electrode.

【００１８】ポジ型のレジストがゲイト電極周囲のオー
バーエッチング部分に残るのは、ゲイト電極上に設けら
れている第１のマスクによって形成された例えばネガ型
のレジストが感光の際にマスクとなるからである。The positive resist remains in the over-etched portion around the gate electrode because, for example, the negative resist formed by the first mask provided on the gate electrode serves as a mask during exposure. Is.

【００１９】ゲイト電極周囲のオーバーエッチング部分
に充填物を設けるのは、後にこの充填物を溶剤等によっ
て溶かすことにより取り除き、この充填物の外側に成膜
されている上記の一導電型不純物を高濃度に混入した半
導体膜を同時に取り除くためである。The filler is provided in the over-etched portion around the gate electrode by removing the filler later by dissolving it with a solvent or the like, and removing the above-mentioned one conductivity type impurity film formed outside the filler. This is because the semiconductor film mixed in the concentration is removed at the same time.

【００２０】この方法は、リフトオフ法と呼ばれる方法
であり、半導体装置作製の際にパターニング工程によく
用いられる手法である。This method is called a lift-off method and is often used in a patterning process when manufacturing a semiconductor device.

【００２１】上記のようにリフトオフ法によってゲイト
電極周囲の充填物もろとも一導電型不純物を高濃度に混
入した半導体膜の一部を取り除いてしまうことによっ
て、該半導体膜はソース領域とドレイン領域とに分割さ
れプレーナ型の絶縁ゲイト型電界効果トランジスタを形
成することができる。As described above, the lift-off method removes the filling material around the gate electrode as well as a part of the semiconductor film having a high concentration of one conductivity type impurity, so that the semiconductor film has a source region and a drain region. It is possible to form a planar type insulated gate type field effect transistor by dividing into.

【００２２】また上記の工程に加えて、前記第２のマス
クにより形成された素子領域のチャネル形成領域となる
半導体層側面への低濃度の不純物領域形成は、該チャネ
ル形成領域に対する斜め方向よりのイオン注入、あるい
は該半導体層側面に対するプラズマドープ等の方法によ
り行なわれるが、基本的に新たなマスクの付加を必要と
せづに（ＣＭＯＳ素子作製の場合についても、Ｐチャネ
ル素子領域に対する保護マスクが付加されるにとどま
る。）、キャリア注入領域におけるホットキャリアに起
因するＴＦＴ素子の特性変動を防止し、絶縁ゲイト型電
界効果トランジスタの特性を高めるＬＤＤ構造を形成す
ることが可能である。In addition to the above steps, the formation of a low concentration impurity region on the side surface of the semiconductor layer to be the channel forming region of the element region formed by the second mask is performed in an oblique direction with respect to the channel forming region. It is carried out by a method such as ion implantation or plasma doping on the side surface of the semiconductor layer, but basically it is necessary to add a new mask (also in the case of manufacturing a CMOS device, a protective mask is added to the P channel device region). However, it is possible to form the LDD structure that prevents the characteristic variation of the TFT element due to hot carriers in the carrier injection region and enhances the characteristic of the insulating gate type field effect transistor.

【００２３】以下に本発明の構成を用いてＬＤＤ構造絶
縁ゲイト型電界効果トランジスタを作製する実施例を示
し、本発明の構成を詳細に説明する。An example of producing an LDD structure insulated gate type field effect transistor using the constitution of the present invention will be shown below, and the constitution of the present invention will be described in detail.

【００２４】[0024]

【実施例１】本実施例では、本発明の構成を用いてガラ
ス基板上にＬＤＤ構造Ｎチャネル型絶縁ゲイト型電界効
果トランジスタ（以下ＬＤＤ−ＮＴＦＴと記す）を設け
る方法を説明する。本実施例においては、一つのＬＤＤ
−ＮＴＦＴを設けるのみであるが、同様な作製方法によ
って多数のＬＤＤ−ＮＴＦＴを同時に作製することがで
きることはいうまでもない。Example 1 In this example, a method of providing an LDD structure N channel type insulated gate field effect transistor (hereinafter referred to as LDD-NTFT) on a glass substrate using the structure of the present invention will be described. In this embodiment, one LDD
Although only -NTFT is provided, it goes without saying that a large number of LDD-NTFTs can be simultaneously manufactured by a similar manufacturing method.

【００２５】本実施例の作製工程を図２を用いて説明す
る。まず、図２においてガラス基板２１上に下地保護膜
として酸化珪素膜２２を酸素１００％雰囲気中における
スパッタリングによって２０００Åの厚さに成膜する。
もちろん基板としては、ガラス基板以外の絶縁性基板や
絶縁膜付きのシリコン等の半導体基板を用いてもよい。
また、絶縁膜としては、酸化珪素ではなく窒化珪素膜等
を用いてもよい。The manufacturing process of this embodiment will be described with reference to FIG. First, in FIG. 2, a silicon oxide film 22 is formed as a base protective film on a glass substrate 21 to a thickness of 2000 Å by sputtering in an atmosphere of 100% oxygen.
Of course, as the substrate, an insulating substrate other than a glass substrate or a semiconductor substrate such as silicon with an insulating film may be used.
Further, as the insulating film, a silicon nitride film or the like may be used instead of silicon oxide.

【００２６】スパッタリングの条件は、マグネトロン型
ＲＦスパッタ装置を用い、酸素１００％雰囲気中におい
て、ＲＦ出力４００Ｗ、基板温度１５０度、成膜圧力
０.5paである。The sputtering conditions are a RF output of 400 W, a substrate temperature of 150 degrees and a film forming pressure of 0.5 pa in an atmosphere of 100% oxygen using a magnetron type RF sputtering apparatus.

【００２７】つぎに、前記酸化珪素膜（SiO₂) ２２上に
ＮＴＦＴのチャネル形成領域となるアモルファスシリコ
ン（ａ−Ｓｉ）膜２３を５００〜１５００Åの厚さに成
膜する。成膜方法としては、プラズマＣＶＤ法、熱ＣＶ
Ｄ法、スパッタリング法、光ＣＶＤ法等の周知のアモル
ファスシリコン膜の作製方法を利用することができる。Next, an amorphous silicon (a-Si) film 23 to be a channel forming region of the NTFT is formed on the silicon oxide film (SiO ₂ ) 22 to a thickness of 500 to 1500 Å. As the film forming method, plasma CVD method, thermal CV
A well-known method for forming an amorphous silicon film, such as the D method, the sputtering method, or the photo CVD method can be used.

【００２８】本実施例においては、２３のアモリファス
シリコン膜の作製にプラズマＣＶＤ法を用いた。作製条
件は、圧力４．０ｐａ、温度２００度のシランと水素の
混合雰囲気中において、１３．５６ＭＨｚの高周波電力
を加え反応ガスを分解し気相化学反応によってアモルフ
ァスシリコン膜の成膜を行なった。In this embodiment, the plasma CVD method was used to form the 23 amorphous silicon film. The manufacturing conditions were as follows: in a mixed atmosphere of silane and hydrogen at a pressure of 4.0 pa and a temperature of 200 ° C., a high frequency power of 13.56 MHz was applied to decompose the reaction gas, and an amorphous silicon film was formed by a vapor phase chemical reaction.

【００２９】この際、プラズマＣＶＤ装置の反応炉に
は、ターボ分子ポンプとロータリーポンプを直列に接続
し大気からの反応炉内への逆流を防ぎ、酸素の混入率を
極力抑えた。また、前記排気系とは別系統でクライオポ
ンプ等の高真空排気系を設け、さらに成膜時の酸素濃度
を低くすることは、後の熱結晶化工程においてその効果
がある。At this time, a turbo-molecular pump and a rotary pump were connected in series to the reaction furnace of the plasma CVD apparatus to prevent backflow from the atmosphere into the reaction furnace, and to suppress oxygen mixing rate as much as possible. Further, providing a high vacuum evacuation system such as a cryopump in a system different from the evacuation system and further lowering the oxygen concentration during film formation is effective in the subsequent thermal crystallization process.

【００３０】前記アモルファスシリコン膜の成膜後、不
活性気体雰囲気中において、４５０度から８００度の温
度で１時間から７２時間の熱アニールを行なった。この
熱アニールは、アモルファスシリコンを結晶化させ、結
晶性シリコン（図面にはＣ−Ｓｉと記す）を得るためで
ある。この結晶性シリコンについては後に記述するが、
この熱アニール工程によっていわゆるＰ−Ｓｉまたはμ
Ｃ−Ｓｉ（マイクロクリスタルシリコン）または微結晶
シリコン半導体を得てもよい。After forming the amorphous silicon film, thermal annealing was carried out at a temperature of 450 to 800 ° C. for 1 to 72 hours in an inert gas atmosphere. This thermal annealing is for crystallizing amorphous silicon to obtain crystalline silicon (denoted as C-Si in the drawing). This crystalline silicon will be described later,
By this thermal annealing step, so-called P-Si or μ
C-Si (microcrystalline silicon) or microcrystalline silicon semiconductor may be obtained.

【００３１】また、熱アニール方法以外にはレーザーア
ニールなどの結晶化の手段を用いることができる。この
熱アニールは、ガラスが耐えられる温度範囲においてな
るべく高い温度で行なうとよい。Besides the thermal annealing method, crystallization means such as laser annealing can be used. This thermal annealing is preferably performed at a temperature as high as possible within a temperature range that the glass can withstand.

【００３２】アニール時間も生産性の許す限りなるべく
長い時間で行なった方が安定した効果が得られるが、ア
ニール温度が高ければ短い時間でもよい。A stable effect can be obtained if the annealing time is as long as the productivity allows, but a shorter time may be used if the annealing temperature is high.

【００３３】本発明の構成においては、この熱アニール
の前後にマスク合わせを必要とする工程が存在しないと
いう大きな特徴がある。よって、ガラスが変形しない温
度範囲であれば、一般に問題となっているガラス基板の
加熱工程前後における縮みの問題を全く考慮しなくても
よい。例えば、必要以上に大きなガラス基板上にアモル
ファスシリコン膜を設け、熱アニールにより十分に結晶
化させ、良質な結晶性シリコンを得て、しかる後十分冷
却させ、所定の寸法に切断すれば、低コストでガラス基
板上に設けられた大面積の結晶性シリコン膜を得ること
ができる。The structure of the present invention is characterized in that there is no step requiring mask alignment before and after the thermal annealing. Therefore, within the temperature range in which the glass does not deform, the problem of shrinkage of the glass substrate before and after the heating step, which is generally a problem, need not be considered at all. For example, if an amorphous silicon film is provided on a glass substrate that is larger than necessary, it is sufficiently crystallized by thermal annealing to obtain good quality crystalline silicon, then it is cooled sufficiently and then cut into a predetermined size, which results in low cost. Thus, a large-area crystalline silicon film provided on the glass substrate can be obtained.

【００３４】本明細書中における結晶性シリコン膜にお
いては、この珪素膜の下の基板表面にアモルファスの酸
化珪素膜が形成されているため、この熱処理で特定の核
が存在せず、全体が均一に加熱アニ−ルされる。即ち、
成膜時はアモルファス構造を有し、また水素は単に混入
しているのみである。In the crystalline silicon film in this specification, since an amorphous silicon oxide film is formed on the surface of the substrate below this silicon film, no specific nuclei are present in this heat treatment, and the whole is uniform. It is heated and annealed. That is,
It has an amorphous structure at the time of film formation, and hydrogen is simply mixed therein.

【００３５】このアニ−ルにより、珪素膜はアモルファ
ス構造から秩序性の高い状態に移り、その一部は結晶状
態を呈する。特にシリコンの成膜時に比較的秩序性の高
い領域は特に結晶化をして結晶状態となろうとする。し
かしこれらの領域間に存在する珪素により互いの結合が
なされるため、珪素同志は互いにひっぱりあう。結晶と
してもレ−ザラマン分光により測定すると、単結晶の珪
素のピ−ク521 cm^-1より低周波側にシフトしたピ−クが
観察される。それの見掛け上の粒径は半値巾から計算す
ると、50〜500 Åとマイクロクリスタルのようになって
いるが、実際はこの結晶性の高い領域は多数あってクラ
スタ構造を有し、その各クラスタ間は互いに珪素同志で
結合( アンカリング) がされたセミアモルファス構造の
被膜を形成させることができた。By this annealing, the silicon film shifts from the amorphous structure to a highly ordered state, and a part of the silicon film assumes a crystalline state. In particular, when silicon is formed, a region having a relatively high degree of order tends to be crystallized and become a crystalline state. However, since silicon existing between these regions is bonded to each other, the silicon members pull each other. When the crystal is also measured by laser Raman spectroscopy, a peak shifted to a lower frequency side than the peak 521 cm ^-1 of silicon of a single crystal is observed. The apparent grain size is 50 to 500 Å when calculated from the half-width, and it looks like a microcrystal. In reality, however, there are many regions with high crystallinity and they have a cluster structure. Was able to form a film of semi-amorphous structure in which silicon was bonded to each other (anchoring).

【００３６】結果として、この被膜は実質的にグレイン
バウンダリ(GB という) がないといってもよい状態を呈
する。キャリアは各クラスタ間をアンカリングされた個
所を通じ互いに容易に移動し得るため、いわゆるGBの明
確に存在する多結晶珪素よりも高いキャリア移動度とな
る。即ちホ−ル移動度（μｈ）＝10〜200cm²/Vsec 、電
子移動度（μe ）＝15〜300cm²/Vsec が得られる。As a result, this coating exhibits a state in which it may be said that it is substantially free of grain boundary (referred to as GB). Since the carriers can easily move between the clusters through the anchored portions, the carrier mobility becomes higher than that of polycrystalline silicon in which so-called GB is clearly present. That is, the hole mobility (μh) = 10 to ²⁰⁰ cm ² / Vsec and the electron mobility (μe) = 15 to 300 cm ² / Vsec can be obtained.

【００３７】他方、上記の如く中温でのアニ−ルではな
く、900 〜1200℃の温度での高温アニ−ルにより被膜を
多結晶化すると、核からの固相成長により被膜中の不純
物の偏析がおきて、GBには酸素、炭素、窒素等の不純物
が多くなり、結晶中の移動度は大きいが、GBでのバリア
（障壁）を作ってそこでのキャリアの移動を阻害してし
まう。そして結果としては10cm²/Vsec以上の移動度がな
かなか得られないのが実情である。On the other hand, when the film is polycrystallized by a high temperature anneal at a temperature of 900 to 1200 ° C. instead of the anneal at a medium temperature as described above, the segregation of impurities in the film due to solid phase growth from nuclei. As a result, impurities such as oxygen, carbon, and nitrogen increase in GB, and the mobility in the crystal is large, but it creates a barrier in GB and hinders the movement of carriers there. As a result, it is difficult to obtain a mobility of 10 cm ² / Vsec or more.

【００３８】即ち、本発明の実施例ではかくの如く、セ
ミアモルファスまたはセミクリスタル構造を有するシリ
コン半導体を用いている。That is, the embodiment of the present invention uses a silicon semiconductor having a semi-amorphous or semi-crystal structure as described above.

【００３９】前述の熱アニール工程によって作製された
結晶化または結晶性シリコン２３（図面ではＣ−Ｓｉと
記す）上にＴＦＴのゲイト絶縁膜となる酸化珪素膜膜２
４を酸化珪素膜２２と同様な作製条件によって１０００
Åの厚さに形成する。A silicon oxide film 2 serving as a gate insulating film of a TFT is formed on the crystallized or crystalline silicon 23 (referred to as C-Si in the drawing) produced by the above-described thermal annealing process.
4 under the same manufacturing conditions as the silicon oxide film 22.
Form to a thickness of Å.

【００４０】さらに、周知の蒸着法等によってゲイト電
極となるアルミ層２５を２０００〜３０００Åの厚さに
成膜する。本実施例においては、電極としてアルミを用
いるが、高濃度に一導電型を付与したＳｉも用いること
ができ、その他、Ｃｒ、ＳｉＭｏ等を用いてもよい。さ
らに、ゲイト電極とソース、ドレイン電極の材料を変え
ることで、ソース、ドレイン電極形成の際にゲイト電極
がエッチングされてしまう可能性を排除することができ
る。Further, an aluminum layer 25 serving as a gate electrode is formed to a thickness of 2000 to 3000 Å by a known vapor deposition method or the like. In this embodiment, aluminum is used as the electrode, but Si having a high conductivity and one conductivity type can also be used. In addition, Cr, SiMo, or the like may be used. Furthermore, by changing the materials of the gate electrode and the source / drain electrodes, it is possible to eliminate the possibility that the gate electrode is etched when forming the source / drain electrodes.

【００４１】以上の工程において、フォトマスクを用い
たパターニングを一切行なっておらず、成膜法、アニー
ル法に注意すれば何ら絶縁不良、不要なコンタクト等が
発生する余地のないことが本発明の特徴である。In the above steps, patterning using a photomask is not carried out at all, and if the film forming method and the annealing method are taken into consideration, there is no room for insulation failure, unnecessary contacts, etc. It is a feature.

【００４２】以上の工程によって図２（Ａ）の形状を得
た。このガラス基板２１上に積層された酸化珪素膜２
２、結晶性シリコン膜２３、酸化珪素膜２４、アルミの
層２５からなる積層を水素雰囲気中において、２５０度
から３５０度の温度範囲において３０〜６０分水素熱ア
ニールし酸化珪素膜と結晶性シリコン（Ｃ−Ｓｉ）膜と
の界面特性を向上させた。具体的には、７×１０¹⁰eV^-1
cm^-2程度の界面準位密度を実現した。また、この水素熱
アニールをデバイス完成後に行なってもよい。Through the above steps, the shape shown in FIG. 2A was obtained. Silicon oxide film 2 laminated on this glass substrate 21
2. A laminated layer composed of the crystalline silicon film 23, the silicon oxide film 24, and the aluminum layer 25 is subjected to hydrogen thermal annealing in a hydrogen atmosphere in the temperature range of 250 to 350 ° C. for 30 to 60 minutes to perform the silicon oxide film and the crystalline silicon. The interface characteristics with the (C-Si) film were improved. Specifically, 7 × 10 ¹⁰ eV ^-1
An interface state density of about cm ^-2 was realized. Further, this hydrogen thermal annealing may be performed after the device is completed.

【００４３】本実施例において用いられるマスクについ
て図３を用いて説明する。図３に本実施例において用い
られる２枚のフォトマスクであるマスク３１、３２とそ
のマスクを設置する位置関係を示す。The mask used in this embodiment will be described with reference to FIG. FIG. 3 shows the masks 31 and 32, which are the two photomasks used in this embodiment, and the positional relationship between the masks.

【００４４】このマスク３１と３２はレジストをこのマ
スクのパターンに感光させるためのものである。また、
マスク３１は第１に使われるマスクであり、マスク３２
は第２に用いられるマスクである。The masks 31 and 32 are for exposing the resist to the pattern of the mask. Also,
The mask 31 is the first used mask, and the mask 32
Is a mask used secondly.

【００４５】即ち、まず第１のマスク３１を図３の位置
に設置した場合、第２のマスクを図３の斜線で示す部分
に合わせられることになる。That is, first, when the first mask 31 is installed at the position shown in FIG. 3, the second mask is aligned with the shaded portion in FIG.

【００４６】第１のマスク３１は、ネガ型のレジストを
図３で示される凸型の形に残すために用いられるもので
ある。ネガ型のレジストとは、露光するための光が照射
された部分がエッチング加工等の際の保護被膜となる型
式のレジストである。本実施例においては、図３に示す
ように凸型にネガ型のレジストを残すのであるから、本
実施例の場合におけるマスク３１は図３で示されるが如
く凸型の形に抜けた（即ち、凸型の形に露光の光が透過
するマスク）形式のマスクである。The first mask 31 is used to leave the negative resist in the convex shape shown in FIG. The negative type resist is a type of resist in which a portion irradiated with light for exposure serves as a protective film during etching or the like. In this embodiment, as shown in FIG. 3, the negative resist is left in a convex shape, so that the mask 31 in the case of the present embodiment has a convex shape as shown in FIG. , A mask that allows exposure light to pass through in a convex shape) type mask.

【００４７】第２のマスクであるマスク３２は、ポジ型
のレジストを図３に示す斜線（図面ではマスク３８と記
載）の形に感光させて取り除くために用いるものであ
る。従って、第２のマスクとは、３２の形にくりぬけて
いる型式、言い換えれば３２の斜線部分を露光の光は透
過し、斜線部分以外が露光に対する実質的なマスクとし
て作用する型式のもである。The mask 32, which is the second mask, is used to expose and remove the positive type resist in the form of the shaded area (described as mask 38 in the drawing) shown in FIG. Therefore, the second mask is a type that is hollowed out into a shape of 32, in other words, a type in which the light of exposure is transmitted through the shaded portion of 32 and the portion other than the shaded portion acts as a substantial mask for exposure. is there.

【００４８】図２（Ｂ）のネガ型レジスト２６は図３の
３３のパターン部分に相当する。このネガ型レジスト
は、後にゲイト電極、チャネル形成領域を決める部分と
なる。即ち、図３は本実施例のＴＦＴを上面から見た形
であり、図２は図３を右側から見た断面図である。The negative resist 26 of FIG. 2B corresponds to the pattern portion 33 of FIG. This negative resist will later become a part for determining a gate electrode and a channel formation region. That is, FIG. 3 is a top view of the TFT of this embodiment, and FIG. 2 is a sectional view of FIG. 3 viewed from the right side.

【００４９】図３に示すマスクパターンを本実施例にお
いて作製するＬＤＤ−ＮＴＦＴに対応させると、３０１
はソース電極とその下のソース領域、３０２はゲイト電
極とその下のゲイト絶縁膜とさらにその下のチャネル領
域、３０３はドレイン電極とその下のドレイン領域とな
る。また、図３に示すマスク３１、３２で構成されるマ
スクパターンは、図４に示すＮＴＦＴに対応する。When the mask pattern shown in FIG. 3 is made to correspond to the LDD-NTFT manufactured in this embodiment, 301
Is a source electrode and a source region thereunder, 302 is a gate electrode, a gate insulating film thereunder and a channel region therebelow, and 303 is a drain electrode and a drain region thereunder. The mask pattern composed of the masks 31 and 32 shown in FIG. 3 corresponds to the NTFT shown in FIG.

【００５０】図３において、３５は３０〜１５０μｍ、
チャネル長である３６は５〜２０μｍの値を一般による
が、これらの寸法は何ら限定されるものでない。本実施
例においては、３５は１００μｍ、３６は２０μｍに設
定した。本発明の特徴は、従来はマスク合わせを複数回
行なうのが困難であった寸法でも容易に作製でき、従来
不可能であった寸法でも対応できるのが特徴である。In FIG. 3, 35 is 30 to 150 μm,
The channel length 36 generally has a value of 5 to 20 μm, but these dimensions are not limited in any way. In this embodiment, 35 is set to 100 μm and 36 is set to 20 μm. The feature of the present invention is that the mask can be easily manufactured even in the dimension where it was difficult to perform mask alignment a plurality of times in the past, and the dimension that was not possible in the past can be dealt with.

【００５１】図２（Ａ）の形状を得たら、つぎにネガ型
のフォトレジストを塗布し、図３に示す第１のマスク３
１を用いて露光した。後は、一般のフォトレジスト工程
を経て、図３のように酸化珪素膜２２と結晶性シリコン
（Ｃ−Ｓｉ）とゲイト電極となる酸化珪素膜２４とゲイ
ト電極となるアルミの層２５からなる積層上にエッチン
グ用のマスクとしてネガ型レジスト２６を設けた。After obtaining the shape of FIG. 2A, a negative photoresist is applied next, and the first mask 3 shown in FIG.
1 was used for exposure. After that, through a general photoresist process, as shown in FIG. 3, a laminated layer including a silicon oxide film 22, crystalline silicon (C-Si), a silicon oxide film 24 serving as a gate electrode, and an aluminum layer 25 serving as a gate electrode. A negative resist 26 was provided on the top as an etching mask.

【００５２】図２（Ｂ）の形状において、ネガ型のレジ
スト２６をマスクとすることによって異方性ドライエッ
チング処理を行ない、図２（Ｃ）に示すように島状の形
状を得た。この時、図２（Ｃ）の形状を上から見ると、
図３の３１で示される凸型の形状にエッチングがされな
いで残っている部分（島状の形状に残っている部分）が
存在していることになる。またこの際、エッチング条件
またはエッチング時間を調節することによって酸化珪素
膜２２のみをエッチングせずに残した。In the shape of FIG. 2B, anisotropic dry etching was performed by using the negative type resist 26 as a mask, and an island shape was obtained as shown in FIG. 2C. At this time, when the shape of FIG. 2 (C) is viewed from above,
This means that there is a portion that remains without being etched in the convex shape indicated by 31 in FIG. 3 (a portion that remains in the island shape). At this time, only the silicon oxide film 22 was left unetched by adjusting the etching conditions or etching time.

【００５３】つぎに、アルミのみをエッチングできる適
当なエッチング方法、本実施例においては、５％硝酸を
混合したリン酸系のエッチング溶液を用いてアルミ２５
即ちゲイト電極周囲を０．１μｍから１μｍ程度オーバ
ーエッチングし、図２（Ｄ）の形状を得た。Next, a suitable etching method capable of etching only aluminum, in the present embodiment, using a phosphoric acid type etching solution mixed with 5% nitric acid, aluminum 25
That is, the periphery of the gate electrode was over-etched by about 0.1 μm to 1 μm to obtain the shape of FIG.

【００５４】この工程によって、前の工程で同一形状に
エッチングされていた各層の内、アルミの層だけ図２
（Ｄ）に示されるように選択的にエッチングするもので
ある。これは、この直後の工程において塗布されるポジ
型のレジストを、このオーバーエッチングされた窪み部
分に充填させ、後の露光工程においてこの窪み部分のポ
ジ型のレジストが上のネガ型のレジスト２６によってマ
スクされ露光されないという作用を得るためである。By this step, only the aluminum layer among the layers etched in the same shape in the previous step is shown in FIG.
As shown in (D), it is selectively etched. This is because the positive type resist applied in the step immediately after this is filled in the overetched dent portion, and the positive type resist in the dent portion is replaced by the negative resist 26 on the upper side in the subsequent exposure step. This is to obtain the effect of being masked and not exposed.

【００５５】図２（Ｄ）の状態の上からポジ型レジスト
を全面に塗布し図２（Ｅ）の形状を得た。A positive resist was applied to the entire surface from the state shown in FIG. 2D to obtain the shape shown in FIG.

【００５６】ここで、第２のマスクである図３の３２を
図３に示すような位置関係でマスク合わせを行い設置し
た。Here, the second mask 32 shown in FIG. 3 was set by aligning the masks in the positional relationship shown in FIG.

【００５７】このマスク合わせは、図３の３２で示す点
線で囲んだ部分が形成されてさえいれば良いという特徴
を有する。従って、３５で示される部分の幅を３０〜５
０μｍとし、チャネル長を５〜２０μｍとするならば、
プラスマイナス約５〜２０μｍのマスク合わせの誤差が
許容されることになる。さらに、本実施例で示すＮＴＦ
Ｔ（またはＰＴＦＴ）の作製工程におけるマスク合わせ
はこの一回でよいという特徴を有する。This mask alignment is characterized in that the portion surrounded by the dotted line shown by 32 in FIG. 3 may be formed. Therefore, the width of the portion indicated by 35 is 30 to 5
If the channel length is 0 μm and the channel length is 5 to 20 μm,
A mask alignment error of plus or minus about 5 to 20 μm is allowed. Furthermore, the NTF shown in this embodiment
The mask alignment in the manufacturing process of T (or PTFT) has a feature that it only needs to be performed once.

【００５８】また、図３において３７はゲイト電極、３
９はソース電極、３８はドレイン電極の実際の取り出し
部分となる。この電極取り出し部分の面積が大きくなっ
ているのは、実験サンプルとして測定用針と電極とのコ
ンタクトを容易にするためであって、最低限ＴＦＴが形
成される条件は、図３に示す点線で囲った部分３０３が
形成されていればよい。In FIG. 3, 37 is a gate electrode and 3 is a gate electrode.
Reference numeral 9 is a source electrode, and 38 is an actual extraction portion of the drain electrode. The reason why the area of the electrode extraction portion is large is to facilitate the contact between the measuring needle and the electrode as an experimental sample. The minimum condition for forming the TFT is the dotted line shown in FIG. It is sufficient that the enclosed portion 303 is formed.

【００５９】この図２（Ｅ）の状態において、上面から
紫外光による露光を行なうと図３の３８のパターン（斜
線部分）のポジ型レジスト（図２（Ｅ）の２７と同一
物）が露光される。In this state of FIG. 2E, when exposure is performed from the upper surface with ultraviolet light, the positive resist (the same as 27 in FIG. 2E) of the pattern 38 (hatched portion) in FIG. 3 is exposed. To be done.

【００６０】そして、周知のベーク工程を経て現像用の
溶剤により感光した部分のポジ型レジストを除いた。こ
うすることによって、図３の３２に示す斜線部分のポジ
型レジストを除去した。しかしながら、図３の３２に示
す斜線部分のレジストは全て除去されるわけではなく、
図１（Ｅ）のネガレジスト２６がマスクとなるので、上
記のようなレジストパターン形成を行うと、図２（Ｄ）
の工程においてオーバーエッチングされたアルミ電極２
５の両側に図２（Ｆ）のようにポジ型レジスト２７が残
る状態になる。Then, through a well-known baking process, the positive resist in the portion exposed by the developing solvent was removed. By doing so, the positive resist in the shaded portion indicated by 32 in FIG. 3 was removed. However, not all the resist in the shaded area shown by 32 in FIG. 3 is removed,
Since the negative resist 26 of FIG. 1 (E) serves as a mask, when the resist pattern is formed as described above, FIG.
Aluminum electrode 2 over-etched in the process of
As shown in FIG. 2 (F), the positive resist 27 remains on both sides of the resist 5.

【００６１】本実施例においては、このゲイト電極とな
るアルミ２５の両側にポジ型レジストを残す工程が最も
重要である。In this embodiment, the step of leaving the positive resist on both sides of the aluminum 25 which will be the gate electrode is the most important.

【００６２】本実施例においては、アルミ電極部分のみ
を選択的にエッチングしたが、アルミ電極下の酸化珪素
膜をアルミ電極と同様にオーバエッチングしてもよい。
この場合、このエッチングされた部分にポジ型のレジス
トが残ることになる。これらのオーバーエッチングを行
うのは、ソース、ドレイン、ゲイトの各電極並びソー
ス、ドレイン領域を形成する一導電型を有する半導体層
の分離を従来のようにマスクを用いることなしに行うた
めである。Although only the aluminum electrode portion is selectively etched in this embodiment, the silicon oxide film under the aluminum electrode may be over-etched similarly to the aluminum electrode.
In this case, the positive resist remains on the etched portion. The reason for performing these over-etchings is to separate the semiconductor layers of one conductivity type forming the source, drain, and gate electrodes and the source and drain regions without using a mask as in the conventional case.

【００６３】従来においては、これら電極やソース、ド
レイン領域の形成のためにマスクを用いてフォトレジス
ト工程を行いパターニングを行っていたが、本発明の構
成は、これらの工程を一括して行い、使用するマスク減
らしたものである。In the past, a mask was used to perform a photoresist process for patterning in order to form these electrodes, source and drain regions, but the structure of the present invention performs these processes collectively. The mask used is reduced.

【００６４】以上の工程の後、チャネル形成領域の結晶
性シリコン層２３をＣＦ₄ プラズマ等による適当なエッ
チング法を用いて選択的にエッチングした。これは、チ
ャネル部分の不要な抵抗を減らすためである。After the above steps, the crystalline silicon layer 23 in the channel formation region was selectively etched by using an appropriate etching method using CF ₄ plasma or the like. This is to reduce unnecessary resistance in the channel portion.

【００６５】以上の工程の後、該チャネル形成領域２３
に対し、斜め方向よりｎ^- 領域３０作製用のリンイオン
注入を行なう。イオン注入は、素子領域が形成されてい
るガラス基板２１をイオン注入方向に対し傾斜させ行な
う。ガラス基板の傾斜角は、ゲイト酸化膜２４近傍のチ
ャネル形成領域２３部分にイオンの注入が行なわれるよ
うチャネル形成領域の選択エッチング量，およびチャネ
ル形成領域とポジ型レジストとの距離等の各作製条件の
下に最適化するものである。また、該イオン注入は、リ
ンを３０〜１５０ＫｅＶの加速電圧にて注入し、１×１
０¹⁷〜１×１０¹⁹ｃｍ³ 程度の不純物濃度を有するｎ^-
領域が得られるようにする。この時加速エネルギーは、
イオン注入による結晶欠陥を考慮し、低く抑えて行なう
が、結晶欠陥の発生が危惧される場合には加熱処理等に
より欠陥の除去をおこなう。但し、加熱処理は、ガラス
基板の伸縮およびレジスト膜の変質など信頼性低下の要
因増加の原因となるので、さける事が望ましい。After the above steps, the channel forming region 23 is formed.
On the other hand, phosphorus ion implantation for forming the n ⁻ region 30 is performed obliquely. The ion implantation is performed by inclining the glass substrate 21 on which the element region is formed with respect to the ion implantation direction. The inclination angle of the glass substrate is set such that the selective etching amount of the channel forming region and the distance between the channel forming region and the positive resist are selected so that ions are implanted into the channel forming region 23 near the gate oxide film 24. Is to be optimized below. The ion implantation is performed by implanting phosphorus at an acceleration voltage of 30 to 150 KeV and
N ⁻ having an impurity concentration of about 0 ¹⁷ to 1 × 10 ¹⁹ cm ^3.
Get the area. At this time, the acceleration energy is
Although the crystal defects due to ion implantation are taken into consideration, they are suppressed to a low level. However, when there is a risk of crystal defects, the defects are removed by heat treatment or the like. However, it is desirable to avoid the heat treatment because it causes an increase in factors such as the expansion and contraction of the glass substrate and the deterioration of the resist film, which lowers the reliability.

【００６６】また、イオン注入を行なう際、イオン注入
方向に対し傾斜させたガラス基板を回転させながらイオ
ン注入を行なってもよい。ガラス基板を回転させること
により、チャネル形成領域２３の何れの側面にも容易に
イオン注入をおこなうことができ、ガラス基板上の各素
子領域全域に渡って均一なイオン注入を行なうことがで
きる。When performing the ion implantation, the ion implantation may be performed while rotating the glass substrate inclined with respect to the ion implantation direction. By rotating the glass substrate, ion implantation can be easily performed on any side surface of the channel formation region 23, and uniform ion implantation can be performed over the entire region of each element on the glass substrate.

【００６７】つぎに図２（Ｆ）の状態において、プラズ
マＣＶＤ法に代表される低温薄膜作製法を用いてｎ⁺ μ
Ｃ−Ｓｉ層（マイクロクリスタルシリコン）、即ちリ
ン、砒素等のＮ型の導電型を付与する不純物を高濃度に
添加したμＣ−Ｓｉ半導体層またはアモルファスシリコ
ン半導体層を形成した。Next, in the state of FIG. 2F, n ⁺ μ is formed by using a low temperature thin film forming method typified by a plasma CVD method.
A C-Si layer (microcrystal silicon), that is, a μC-Si semiconductor layer or an amorphous silicon semiconductor layer to which an impurity imparting an N-type conductivity type such as phosphorus or arsenic was added at a high concentration was formed.

【００６８】このｎ⁺ μＣ−Ｓｉ層の作製条件は、 成膜圧力 ４．０ｐａ ＲＦパワー １００〜２００Ｗ 成膜温度 １５０〜２００度 成膜ガス Ｈ₂ ：ＳｉＨ₄ ＝５０：１（ＰＨ₃ １％
添加） であるThe conditions for forming the n ⁺ μC-Si layer are as follows: film forming pressure 4.0 pa RF power 100 to 200 W film forming temperature 150 to 200 degrees Film forming gas H ₂ : SiH ₄ = 50: 1 (PH ₃ 1%
Is added)

【００６９】さらに、アルミを蒸着法等により２０００
〜３０００Åの厚さに成膜し、図２（Ｇ）に示すように
ｎ⁺ μＣ−Ｓｉ層２８、アルミの層２９を形成した。Further, aluminum is 2,000 by the vapor deposition method or the like.
A film having a thickness of ˜3000 Å was formed, and an n ⁺ μC-Si layer 28 and an aluminum layer 29 were formed as shown in FIG.

【００７０】この状態において周知のパターニング工程
であるリフトオッフ法を用いて図２（Ｈ）の形状を得
て、ＮＴＦＴを完成した。このリフトオフ法による方法
は、レジストを取り除く剥離液を用いてレジストを取り
除くことによって、レジスト上に成膜された薄膜も一緒
に取り除いてしまう方法である。In this state, the shape shown in FIG. 2H was obtained by using the lift-off method, which is a well-known patterning process, to complete the NTFT. This lift-off method is a method in which the thin film formed on the resist is also removed by removing the resist using a stripping solution that removes the resist.

【００７１】本実施例においてこの方法を用いると、図
２（Ｇ）において矢印でしめす部分から上が取れてしま
う。この場合、図２（Ｇ）等においては、側面のｎ⁺ μ
Ｃ−Ｓｉ層２８、アルミの層２９がかなり厚くなってい
るが、実際にはミクロンオーダー以下の厚さであるので
レジストの剥離液中において超音波をかければ簡単にレ
ジスト部分は剥離し、図２（Ｈ）の形状を得ることがで
きる。When this method is used in the present embodiment, the upper part is removed from the part indicated by the arrow in FIG. In this case, in FIG. 2 (G) or the like, the side n ⁺ mu
Although the C-Si layer 28 and the aluminum layer 29 are considerably thick, since the thickness is actually on the order of microns or less, the resist portion is easily peeled off by applying ultrasonic waves in the resist peeling solution. A shape of 2 (H) can be obtained.

【００７２】以上の工程によって図２（Ｈ）に示すよう
にソース電極２７、ゲイト電極２５、ドレイン電極２
８、ゲイト絶縁膜２４、チャネル形成領域２３からなる
ＮＴＦＴを得た。また、２０１はｎ⁺ μＣ−Ｓｉからな
るソース領域、２０２はｎ⁺ μＣ−Ｓｉからなるドレイ
ン領域である。Through the above steps, as shown in FIG. 2H, the source electrode 27, the gate electrode 25, and the drain electrode 2 are formed.
8, an NTFT including the gate insulating film 24 and the channel forming region 23 was obtained. Also, 201 is a source region made of n ⁺ μC-Si, 202 is a drain region made of n ⁺ μC-Si.

【００７３】本実施例においては、マスク合わせを必要
とする工程が一回しかなく、高信頼性を有するＬＤＤ−
ＮＴＦＴの生産性および歩留りの向上に有用である。In the present embodiment, there is only one step that requires mask alignment, and the LDD-
It is useful for improving the productivity and yield of NTFT.

【００７４】[0074]

【実施例２】本実施例においては、マスクを３枚用い、
マスク合わせが２回ですむ方法をもちいて相補型のＴＦ
Ｔ（Ｃ−ＭＯＳ）（本明細書のおいては、Ｃ／ＴＦＴと
記す）を作製する方法を説明する。本実施例において
は、ホットキャリアによる特性変動が顕著に見られるＮ
ＴＦＴ素子群をＬＤＤ構造とし、信頼性の向上を図っ
た。[Embodiment 2] In this embodiment, three masks are used,
Complementary TF using the method that requires mask alignment only twice
A method for manufacturing a T (C-MOS) (referred to as C / TFT in this specification) is described. In this embodiment, the characteristic variation due to hot carriers is remarkably N
The TFT element group has an LDD structure to improve reliability.

【００７５】液晶表示装置を駆動する回路にドライバー
として一般にＣ−ＭＯＳが多用されている。このＣ−Ｍ
ＯＳを基板上に複数同時に高歩留りで作製することが、
大型液晶表示装置を作製する上での大きな問題となって
いた。Generally, C-MOS is often used as a driver in a circuit for driving a liquid crystal display device. This CM
Producing a plurality of OSs on a substrate at the same time with high yield,
It has been a big problem in manufacturing a large-sized liquid crystal display device.

【００７６】また、アクティブ型のマトリックス構成を
有する液晶表示装置の各画素の駆動方法として、各画素
にＮＴＦＴとＰＴＦＴを相補型に設けた方法がある。以
下このＮＴＦＴとＰＴＦＴを相補型に構成した素子をＣ
／ＴＦＴと記し、この構成を図５に示す。As a method of driving each pixel of a liquid crystal display device having an active matrix structure, there is a method of providing NTFT and PTFT in a complementary type in each pixel. Hereafter, the element in which the NTFT and PTFT are configured in a complementary type is referred to as C
/ TFT, and this configuration is shown in FIG.

【００７７】図５において、５１はＮＴＦＴであり、５
２はＰＴＦＴである。そしてＮＴＦＴ５１において、５
３はゲイト電極、５４はソース電極、５５はチャネル領
域、５６はドレイン電極である。また、ＰＴＦＴ５２に
おいて５７はゲイト電極、５０１はソース電極、５９は
チャネル領域、５８はドレイン電極である。また、図５
において５１０、５１１は駆動回路である。In FIG. 5, 51 is an NTFT, and 5
2 is a PTFT. And in the NTFT 51, 5
3 is a gate electrode, 54 is a source electrode, 55 is a channel region, and 56 is a drain electrode. In the PTFT 52, 57 is a gate electrode, 501 is a source electrode, 59 is a channel region, and 58 is a drain electrode. Also, FIG.
In the figure, 510 and 511 are drive circuits.

【００７８】５０２は画素電極であり、５０３は液晶で
あり、５０４は対向電極である。液晶としては、ＴＮ
型、ＳＴＮ型、強誘電性型、分散型等の液晶に電界を加
えて液晶を反応させる方式であれば用いることができ
る。Reference numeral 502 is a pixel electrode, 503 is a liquid crystal, and 504 is a counter electrode. As liquid crystal, TN
Type, STN type, ferroelectric type, dispersion type liquid crystal can be used as long as a method of reacting the liquid crystal by applying an electric field to the liquid crystal.

【００７９】図５においては、例として２×２のマトリ
ックスの例が示してあるが６４０×４８０のマトリック
スであっても基本的に同様な構成をとることはいうまで
もない。In FIG. 5, a 2 × 2 matrix is shown as an example, but it goes without saying that a 640 × 480 matrix basically has the same configuration.

【００８０】この構成をとると液晶電位をＶ_DDまたはＶ
_SSに固定することができるので、液晶５０３の電位が浮
くことがなく、液晶のＯＮ、ＯＦＦが安定して実現でき
るという特徴を有する。With this configuration, the liquid crystal potential is set to V _DD or V
Since it can be fixed to _SS , the potential of the liquid crystal 503 does not float, and ON / OFF of the liquid crystal can be stably realized.

【００８１】本実施例において用いるマスクパターン
（フォトマスク）を図６に示す。図７は、実際にマスク
が用いられる状態を基板上面から見た図である。もちろ
ん各マスクが同時に用いられるわけではないが、最終的
なマスクの配置は図７のようになるということである。The mask pattern (photomask) used in this embodiment is shown in FIG. FIG. 7 is a view of the state in which the mask is actually used, viewed from the top surface of the substrate. Of course, the masks are not used at the same time, but the final mask arrangement is as shown in FIG.

【００８２】本実施例において用いられるマスクの内、
マスク１（６１）はマスク１の形にネガ型レジストを残
すためのマスクであり、マスク２、マスク３はマスクパ
ターンの形にポジ型レジストを感光させるためのマスク
である。よって、マスク２、マスク３は、図６の６２、
６３の形に露光のための光を通す型式のマスクである。Of the masks used in this embodiment,
Mask 1 (61) is a mask for leaving a negative resist in the shape of mask 1, and masks 2 and 3 are masks for exposing a positive resist in the shape of a mask pattern. Therefore, the mask 2 and the mask 3 are 62 in FIG.
It is a mask of a type that transmits light for exposure in the shape of 63.

【００８３】本実施例においては、マスク２を合わせる
工程とマスク３を合わせる工程の２回のマスク合わせの
工程を必要とする。In this embodiment, two mask aligning processes, that is, the process of aligning the mask 2 and the process of aligning the mask 3 are required.

【００８４】図７において、上側がＮＴＦＴ、下側がＰ
ＴＦＴである。また、矢印の方向から見た断面図は、実
施例１において説明した図２（Ｈ）において、ソースと
ドレインを入れ換えた形状である。In FIG. 7, the upper side is NTFT and the lower side is P
It is a TFT. In addition, the cross-sectional view seen from the direction of the arrow has a shape in which the source and the drain are interchanged in FIG. 2H described in Embodiment 1.

【００８５】本実施例においては、マスク１でネガ型レ
ジストを露光させ、マスク２とマスク３でポジ型レジス
トを露光させる。そして、マスク２で第１のＴＦＴ（例
えばＮＴＦＴ）を作製し、マスク３で第２のＴＦＴ（例
えばＰＴＦＴ）を作製するものである。In this embodiment, the mask 1 exposes the negative resist, and the masks 2 and 3 expose the positive resist. Then, the mask 2 is used to manufacture a first TFT (eg, NTFT), and the mask 3 is used to manufacture a second TFT (eg, PTFT).

【００８６】具体的には、マスク１を用いて共通のチャ
ネル形成領域とゲイト絶縁膜、ゲイト電極を設け、次に
マスク２を用いて一方のＴＦＴ（例えばＮＴＦＴ）を形
成し、つぎにもう一方のマスク３を用いてもう一方のＴ
ＦＴ（例えばＰＴＦＴ）を作製する。Specifically, a mask 1 is used to provide a common channel formation region, a gate insulating film, and a gate electrode, and then a mask 2 is used to form one TFT (for example, NTFT) and then the other TFT. Using mask 3 of the other T
An FT (eg PTFT) is made.

【００８７】この際、マスク２、マスク３の形を見れば
わかるように一方のＴＦＴを作製している際には、もう
一方のＴＦＴはポジ型レジストによって保護されている
状態になっている。At this time, as can be seen from the shapes of the mask 2 and the mask 3, when one TFT is being manufactured, the other TFT is in a state of being protected by the positive resist.

【００８８】また、マスク２とマスク３が重なる部分
（図７の斜線部分）を作ることでＮＴＦＴとＰＴＦＴの
出力端の一方同士を接続させることができる。また、お
たがいのゲイト電極同士は図６の６１に示すマスク１を
用いれば当然接続される構成になることはいうまでもな
い。Also, by forming a portion where the mask 2 and the mask 3 overlap (hatched portion in FIG. 7), one of the output terminals of the NTFT and the PTFT can be connected to each other. Further, it goes without saying that the respective gate electrodes are naturally connected to each other by using the mask 1 shown by 61 in FIG.

【００８９】本実施例においては、ＮＴＦＴについては
実施例１と同様にマスク２・６２を用いた素子領域形成
後（第２図（Ｆ））に、チャネル形成領域側面に後に形
成されるソースおよびドレインを構成する不純物領域に
比べ、低濃度の同一導電型の不純物領域を作製するが、
低濃度不純物領域作製にともなうリンのイオン注入の際
に、ＰＴＦＴ素子作製領域へのリンイオンの混入が懸念
される。前述したように、ＮＴＦＴ素子領域作製時に
は、ＰＴＦＴ素子領域はポジ型レジストにより保護され
ているが、不用意なリンイオンの混入を防止するため、
該ポジ型レジスト膜を厚く形成し、尚且つ低濃度不純物
領域作製にともなうリンのイオン注入エネルギーを低く
抑えてＮＴＦＴのＬＤＤ構造を完成させた。In the present embodiment, as for the NTFT, after forming the element region using the masks 2 and 62 (FIG. 2 (F)) similarly to the first embodiment, the source and the source formed later on the side surface of the channel formation region are formed. An impurity region of the same conductivity type having a low concentration is formed as compared with the impurity region forming the drain.
When phosphorus is ion-implanted during the production of the low-concentration impurity region, there is a concern that phosphorus ions may be mixed into the PTFT element production region. As described above, the PTFT element region is protected by the positive resist when the NTFT element region is formed, but in order to prevent inadvertent mixture of phosphorus ions,
The LDD structure of the NTFT was completed by forming the positive resist film thick and suppressing the ion implantation energy of phosphorus due to the production of the low-concentration impurity region.

【００９０】また、ＰＴＦＴについては低濃度不純物領
域作製工程を除き実施例１と同様の工程によりＴＦＴを
完成した。For the PTFT, the TFT was completed by the same steps as in Example 1 except for the low concentration impurity region forming step.

【００９１】本実施例においては、本発明の応用として
液晶表示装置に用いられるＴＦＴの作製について説明し
たが、本発明の構成はシリコンのモノシリック集積回路
及び三次元集積回路に適用できることはいうまでもな
い。In this embodiment, the fabrication of the TFT used in the liquid crystal display device was described as an application of the present invention, but it goes without saying that the configuration of the present invention can be applied to a silicon monolithic integrated circuit and a three-dimensional integrated circuit. Absent.

【００９２】[0092]

【発明の効果】本発明の構成であるゲイト電極を選択的
にエッチングし、エッチングした部分の窪みにポジ型の
レジストを充填し、この窪みをゲイト電極とソース、ド
レイン電極並びにソース、ドレイン領域との絶縁並びに
ソース、ドレイン領域の形成に用いることで、２枚のマ
スクと１回のマスク合わせのみでＬＤＤ構造を有するＴ
ＦＴを作製することができた。The gate electrode having the structure of the present invention is selectively etched, the recess of the etched portion is filled with a positive resist, and the recess is formed into the gate electrode and the source / drain electrode and the source / drain region. T having an LDD structure by using only two masks and one mask alignment by using it for the insulation and the formation of the source and drain regions.
FT could be made.

【００９３】さらに、マスクをもう一枚用いることで、
ＬＤＤ−ＮＴＦＴとＰＴＦＴを相補型に構成したＣ−Ｍ
ＯＳ（Ｃ／ＴＦＴ）を３枚のマスクと２回のマスク合わ
せで作製することができた。Furthermore, by using another mask,
C-M composed of LDD-NTFT and PTFT as complementary type
The OS (C / TFT) was able to be manufactured with three masks and two masks.

【００９４】以上のうように、本発明においては、従来
において多数のマスク合わせ工程等複雑な工程により不
良の発生する確率が高かった高信頼性ＴＦＴ製造プロセ
スにおいて、素子性能を落とすことなくより単純な作製
工程により、生産性および歩留りの向上した高性能ＴＦ
Ｔを得ることが出来た。As described above, according to the present invention, in the high reliability TFT manufacturing process in which a defect is highly likely to occur due to a complicated process such as a large number of mask aligning processes in the related art, a simpler operation can be performed without degrading the element performance. Performance TF with improved productivity and yield by various manufacturing processes
I was able to get T.

【図面の簡単な説明】[Brief description of drawings]

【図１】 従来のＴＦＴの構造を示す。FIG. 1 shows a structure of a conventional TFT.

【図２】 本発明の構成の実施例であるＴＦＴの作製
工程を示す。FIG. 2 shows a manufacturing process of a TFT which is an embodiment of the constitution of the present invention.

【図３】 実施例で用いるマスクの設置関係を示す。FIG. 3 shows an installation relationship of masks used in Examples.

【図４】 図３において示すマスクと実施例のＴＦＴ
の関係を示す。FIG. 4 shows the mask shown in FIG. 3 and the TFT of the embodiment.
Shows the relationship.

【図５】 本発明の構成を応用した液晶電気光学装置
の回路図を示す。FIG. 5 shows a circuit diagram of a liquid crystal electro-optical device to which the configuration of the present invention is applied.

【図６】 本発明の構成を利用したＣ−ＭＯＳの作製
に用いるマスクを示すFIG. 6 shows a mask used for manufacturing a C-MOS using the structure of the present invention.

【図７】 本発明の構成を利用したＣ−ＭＯＳを作製
する際に用いられるマスクの設置位置関係を示す。FIG. 7 shows a positional relationship of masks used in manufacturing a C-MOS utilizing the configuration of the present invention.

【符号の説明】[Explanation of symbols]

２１ ガラス基板 ２２ 下地酸化珪素膜（ＳｉＯ₂ ） ２３ チャネル形成領域となる結晶化シリコン（Ｃ−
Ｓｉ） ２４ ゲイト酸化膜となる酸化珪素膜（ＳｉＯ₂ ） ２５ ゲイト電極となるアルミ層 ２６ ネガ型のレジスト ２７ ポジ型のレジスト ２８ Ｎ⁺ μＣ−Ｓｉ層 ２９ アルミ層 ３０ 低濃度不純物領域（ｎ）21 glass substrate 22 base silicon oxide film (SiO ₂ ) 23 crystallized silicon (C-
Si) 24 Silicon oxide film (SiO ₂ ) to be a gate oxide film 25 Aluminum layer to be a gate electrode 26 Negative resist 27 Positive resist 28 N ⁺ μC-Si layer 29 Aluminum layer 30 Low concentration impurity region (n)

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【手続補正書】[Procedure amendment]

【提出日】平成５年４月１５日[Submission date] April 15, 1993

【手続補正３】[Procedure 3]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】図面の簡単な説明[Name of item to be corrected] Brief description of the drawing

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図面の簡単な説明】[Brief description of drawings]

【図１】 従来のＴＦＴの構造を示す。FIG. 1 shows a structure of a conventional TFT.

【図２】 本発明の構成の実施例であるＴＦＴの作製工
程を示す。FIG. 2 shows a manufacturing process of a TFT which is an embodiment of the constitution of the present invention.

【図３】 本発明の構成の実施例であるＴＦＴの作製工
程を示す。FIG. 3 shows a manufacturing process of a TFT which is an embodiment of the constitution of the present invention.

【図４】 本発明の構成の実施例であるＴＦＴの作製工
程を示す。FIG. 4 shows a manufacturing process of a TFT which is an embodiment of the constitution of the present invention.

【図５】 本発明の構成の実施例であるＴＦＴの作製工
程を示す。FIG. 5 shows a manufacturing process of a TFT which is an embodiment of the constitution of the present invention.

【図６】 本発明の構成の実施例であるＴＦＴの作製工
程を示す。FIG. 6 shows a manufacturing process of a TFT which is an embodiment of the constitution of the present invention.

【図７】 本発明の構成の実施例であるＴＦＴの作製工
程を示す。FIG. 7 shows a manufacturing process of a TFT which is an embodiment of the constitution of the present invention.

【図８】 本発明の構成の実施例であるＴＦＴの作製工
程を示す。FIG. 8 shows a manufacturing process of a TFT which is an embodiment of the constitution of the present invention.

【図９】 本発明の構成の実施例であるＴＦＴの作製工
程を示す。FIG. 9 shows a manufacturing process of a TFT which is an embodiment of the constitution of the present invention.

【図１０】 実施例で用いるマスクの設置関係を示す。FIG. 10 shows an installation relationship of masks used in Examples.

【図１１】 図３において示すマスクと実施例のＴＦＴ
の関係を示す。FIG. 11 shows the mask shown in FIG. 3 and the TFT of the embodiment.
Shows the relationship.

【図１２】 本発明の構成を応用した液晶電気光学装置
の回路図を示す。FIG. 12 shows a circuit diagram of a liquid crystal electro-optical device to which the configuration of the present invention is applied.

【図１３】 本発明の構成を利用したＣ−ＭＯＳの作製
に用いるマスクを示す。FIG. 13 shows a mask used for manufacturing a C-MOS using the structure of the present invention.

【図１４】 本発明の構成を利用したＣ−ＭＯＳを作製
する際に用いられるマスクの設置位置関係を示す。FIG. 14 shows a positional relationship of masks used when manufacturing a C-MOS utilizing the configuration of the present invention.

【符号の説明】 ２１ ガラス基板 ２２ 下地酸化珪素膜（ＳｉＯ_２） ２３ チャネル形成領域となる結晶化シリコン（Ｃ−
Ｓｉ） ２４ ゲイト酸化膜となる酸化珪素膜（ＳｉＯ_２） ２５ ゲイト電極となるアルミ層 ２６ ネガ型のレジスト ２７ ポジ型のレジスト ２８ Ｎ^＋μＣ−Ｓｉ層 ２９ アルミ層 ３０ 低濃度不純物領域（ｎ）[Explanation of Codes] 21 Glass Substrate 22 Base Silicon Oxide Film (SiO ₂ ) 23 Crystalline Silicon (C-
Si) 24 Silicon oxide film (SiO ₂ ) to be a gate oxide film 25 Aluminum layer to be a gate electrode 26 Negative resist 27 Positive resist 28 N ⁺ μC-Si layer 29 Aluminum layer 30 Low concentration impurity region (n)

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 絶縁ゲイト型電界効果トランジスタの作
製方法であって、基板上に設けられたチャネル形成領域
となる半導体層とゲイト絶縁膜となる絶縁膜層とゲイト
電極となる導電体の層とからなる積層に対して、第１の
マスクを用いることにより前記積層を島状に形成する工
程と、前記島状に形成された積層体のゲイト電極部分と
なる導電体の層の側面を選択的にエッチングする工程
と、該工程により生じたゲイト電極側面のエッチングさ
れた部分に充填物を充填する工程と、第２のマスクを用
いることにより前記島状の積層体とその周囲を素子領域
として形成する工程と、前記工程により形成されたチャ
ネル形成領域側面に後に形成されるソースおよびドレイ
ンを構成する不純物領域に比べ低濃度の同一導電型不純
物領域を形成する工程と、前記素子領域上にソース，ド
レイン領域となる一導電型不純物を高濃度に混入した半
導体膜を成膜する工程と、前記ゲイト電極側面のエッチ
ングされた部分に充填された充填物を除去することによ
り前記ゲイト電極側面のエッチングされた部分に充填さ
れた充填物の外側に成膜されたソース、ドレイン領域と
なる一導電型不純物を高濃度に混入した半導体膜を充填
物と共に除去する工程とによりソース領域、チャネル領
域、ドレイン領域とゲイト電極を設けることを特徴とす
る絶縁ゲイト型電界効果トランジスタの作製方法。1. A method of manufacturing an insulating gate type field effect transistor, comprising: a semiconductor layer serving as a channel forming region, an insulating film layer serving as a gate insulating film, and a conductor layer serving as a gate electrode, which is provided on a substrate. A step of forming the stack into an island shape by using a first mask and a side surface of a conductor layer to be a gate electrode portion of the stack formed in the island shape selectively. Etching step, a step of filling the etched portion on the side surface of the gate electrode formed by the step with a filling material, and the island-shaped laminated body and its periphery are formed as an element region by using a second mask. And a step of forming, on the side surface of the channel formation region formed by the above step, an impurity region of the same conductivity type having a lower concentration than that of the impurity regions forming the source and the drain formed later. And a step of forming a semiconductor film on the device region in which a single-conductivity-type impurity for source / drain regions is mixed at a high concentration, and a filling material filled in an etched portion of the side surface of the gate electrode is removed. Thereby removing the semiconductor film, which is formed on the outside of the filling material filled in the etched portion of the side surface of the gate electrode and has a high concentration of one conductivity type impurities to be the source and drain regions, together with the filling material. And a source region, a channel region, a drain region, and a gate electrode are provided by the method. 【請求項２】 絶縁ゲイト型電界効果トランジスタの作
製方法であって、基板上に設けられたチャネル形成領域
となる半導体層とゲイト絶縁膜となる絶縁膜層とゲイト
電極となる導電体の層とからなる積層に対して、第１の
マスクを用いることにより前記積層を島状に形成する工
程と、前記島状に形成された積層体のゲイト電極部分と
なる導電体の層の側面を選択的にエッチングする工程
と、該工程により生じたゲイト電極側面のエッチングさ
れた部分に充填物を充填する工程と、前記島状に形成さ
れた積層体のチャネル形成領域となる半導体層を選択的
にエッチングする工程と、第２のマスクを用いることに
より前記島状の積層体とその周囲を素子領域として形成
する工程と、前記工程により形成されたチャネル形成領
域側面に後に形成されるソースおよびドレインを構成す
る不純物領域に比べ低濃度の同一導電型不純物領域を形
成する工程と、前記素子領域上にソース，ドレイン領域
となる一導電型不純物を高濃度に混入した半導体膜を成
膜する工程と、前記ゲイト電極側面のエッチングされた
部分に充填された充填物を除去することにより前記ゲイ
ト電極側面のエッチングされた部分に充填された充填物
の外側に成膜されたソース、ドレイン領域となる一導電
型不純物を高濃度に混入した半導体膜を充填物と共にに
除去する工程とによりソース領域、チャネル領域、ドレ
イン領域とゲイト電極を設けることを特徴とする絶縁ゲ
イト型電界効果トランジスタの作製方法。2. A method of manufacturing an insulating gate type field effect transistor, comprising: a semiconductor layer serving as a channel forming region, an insulating film layer serving as a gate insulating film, and a conductor layer serving as a gate electrode provided on a substrate. A step of forming the stack into an island shape by using a first mask and a side surface of a conductor layer to be a gate electrode portion of the stack formed in the island shape selectively. And a step of filling the etched portion on the side surface of the gate electrode formed by the step with a filling material, and selectively etching the semiconductor layer to be the channel formation region of the island-shaped stacked body. And a step of forming the island-shaped stacked body and its periphery as an element region by using a second mask, and a channel formation region formed on the side surface of the channel formation region formed by the above step. Forming an impurity region having the same conductivity type as that of the impurity regions forming the source and drain, and forming a semiconductor film in which a high concentration of one conductivity type impurity serving as the source and drain regions is mixed on the element region. And a source and drain formed outside the filling material filled in the etched portion of the side surface of the gate electrode by removing the filling material filled in the etching portion of the side surface of the gate electrode. An insulating gate type field effect transistor characterized in that a source region, a channel region, a drain region and a gate electrode are provided by a step of removing together with a filling a semiconductor film in which a region of one conductivity type impurity is mixed with a high concentration. Manufacturing method.