WO2001021412A1 - Dispositif luminescent a auto-balayage: structure d'interconnexion metallique croisee - Google Patents

Dispositif luminescent a auto-balayage: structure d'interconnexion metallique croisee Download PDF

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transfer element
wiring
transfer
element array
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Seiji Ohno
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Nippon Sheet Glass Co., Ltd.
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    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars

Definitions

  • the present invention relates to a self-scanning light-emitting device, and more particularly to a metal wiring structure of a self-scanning light-emitting device using cross-under wiring. Background technology
  • a light-emitting element array in which many light-emitting elements are integrated on the same substrate is used as a light source for writing such as an optical printer in combination with the driving IC.
  • the present inventors have focused on a light emitting device having a pnpn structure as a component of a light emitting device array, and have already filed a patent application (Japanese Patent Application Laid-Open No. 1-22) to realize self-scanning of a light emitting point.
  • the present inventors have proposed a self-scanning type light emitting device having a structure in which a light emitting thyristor array for transfer is separated from a light emitting thyristor array for writing (see Japanese Patent Application Laid-Open No. H08-163,086). 2 — 2 6 3 6 6 8).
  • FIG. 1 shows an equivalent circuit diagram of the self-scanning light emitting device.
  • This light emitting device has an array of transfer elements T 1, T 2 , T 3 ,... And an array of write light emitting elements L 15 L 2 , L 3,.
  • These transfer elements and light-emitting elements are composed of three-terminal light-emitting thyristors.
  • Configuration of the transfer device part is die Hauts de D i to electrically connect to each other the gate of the transfer element, D 2, D,, ... that have used.
  • V GA is Ri power (usually 5 V) der, gate electrodes G 1 5 G 2 for each transfer elements via a load resistor, G 3, and is connected to .... Further, gate electrodes G of the transfer element,: G 2, G 3, ...
  • the gate electrode of the transfer element T i is added to Star Toparusu ⁇ s, in ⁇ Roh one cathode electrode of the transfer element, click for alternately transferred to Lock Kuparusu ⁇ 1, 0 2 is added, the writing light emitting element A write signal is applied to the anode electrode of the IGBT.
  • R 1, R 2, R respectively indicate current limiting resistors.
  • the next transfer clock pulse ⁇ 2 has an H-level voltage of approximately 2 V (transfer oN only the transfer element T 3 is voltage) by setting the following required for voltage) to der Ri and turned about 4 V (transfer element T 5 than necessary to turn on the element T 3, Other transfer elements can be left off. Therefore, the ON state is transferred by two transfer clock pulses.
  • Star Toparusu s such transfer operations Ri pulse der in order to disclose, Start Roh Luz ⁇ s the L level (about 0 V) to the click for simultaneously transferred Lock Techno Luz ⁇ 2 to H level (About 2 to about 4 V) and turn on the transfer element ⁇ ⁇ . Then immediately, Star Toparusu 0 3 is returned to the 11 level.
  • gate electrode G Ri about 5 V der
  • gate electrode G 3 are approximately IV.
  • the write voltage of the light-emitting element is about 6 V
  • the write voltage of the light-emitting element L 3 is ing about 2 V.
  • the voltage of the write signal to write only to the light-emitting element L 2 is in the range of. 1 to 2 V.
  • Such a self-scanning light emitting device is manufactured by, for example, arranging a plurality of chips (length: about 5.4 mm) of 600 dpi / 128 light emitting points. Such a chip is produced on a wafer and obtained by dicing.
  • FIG. 2 schematically shows an example of an arrangement of elements in a chip of a self-scanning light emitting device.
  • a is ⁇ L 128 light-emitting element
  • 1 ⁇ ⁇ T 128 4 0 transfer element is 5 0 click Lock Techno Angeles ⁇ 1, Bondi Ngupa' de the use ⁇ 2, 6 0 START pulse ⁇ s Bonding node for 70, 70 for bond pad for write signal ⁇ , 80 for power supply V GK Bonding node for G, 90 for output D out bonding node , Respectively.
  • the reference number 100 indicates the outer line of the chip.
  • FIG. 3 is a diagram showing the wiring around the bonding pad 40 for ⁇ 1.
  • ⁇ 1 current limiting resistor R 1 (see Fig. 1)
  • 2 indicates 1 wiring
  • 3 indicates ⁇ 2 wiring
  • 4 indicates VGK wiring
  • 5 indicates diode connection wiring. As can be seen from the figure, these wirings are provided to bypass the bonding pad 40.
  • Such a detour of wiring has a problem of increasing the chip size.
  • a method of doubling the wiring as shown in Fig. 4 is conceivable. That is, the VGK wiring 4 and the diode connection wiring 5 are arranged below the ⁇ 1 wiring 2 and the 02 wiring 3.
  • a portion where the wires 4 and 5 intersect with the wires 01 and 02 and wires 2 and 3 is indicated by a dotted line as a cross-under wire portion 6.
  • a portion where the 01 wiring 2 intersects the 02 wiring 3 is indicated by a dotted line as a cross-under wiring portion 8.
  • FIG. 5 is a cross-sectional view of the cross-under wiring portion 8 in FIG.
  • the pnpn structure constituting the light emitting thyristor consists of a p-type semiconductor substrate 10, a p-type semiconductor layer 30, an n-type semiconductor layer 32, a p-type semiconductor layer 34, and an n-type semiconductor layer 36. The layers are stacked in this order. Note that the pnpn structure may be a P npn structure in which an n-type semiconductor layer, a p-type semiconductor layer, an n-type semiconductor layer, and a p-type semiconductor layer are stacked in this order on an n-type semiconductor substrate. .
  • the metal wiring 18 is electrically separated from the substrate 10 by the pn pn structure.
  • the lower metal wiring 18 is connected to the upper wiring 16 via a contact hole 20 opened in the insulating film 14 formed on the above structure, thereby forming a cross-under. Form wiring.
  • the upper wiring 16 and the lower wiring 18 form one wiring, that is, two wirings 3 (see FIG. 4). In FIG. 5, one wire 25 that intersects with 02 wire 3 corresponds to ⁇ 1 wire 2 in FIG. In this way, the lower wiring 18
  • the wiring 25 is electrically separated from the insulating film 14 so that the two wirings can cross each other.
  • the self-scanning light-emitting device is based on a pnpn-structure light-emitting thyristor, as shown in Fig. 5, the voltage from the metal wiring on the pnpn structure separated into islands by separation grooves When a voltage is applied, a phenomenon called latchup occurs. If a latch-up occurs, not only will the silicide not operate properly, but also a large current will flow during the silicide, which may cause destruction. Disclosure of the invention
  • An object of the present invention is to provide a metal wiring structure capable of preventing a latch-up when a cross-under wiring is formed on a pn pn structure.
  • control electrodes of each transfer element of a three-terminal transfer element array in which a large number of three-terminal transfer elements having a pnpn structure are arranged are connected to each other by a first electrical means, and control of each transfer element is performed.
  • a self-scanning transfer element array formed by connecting a power supply line to the electrode using the second electrical means and connecting a clock line to one of the remaining two terminals of each transfer element.
  • a light-emitting element array in which a large number of three-terminal light-emitting elements having a pnpn structure are arranged.
  • Each control electrode of the light-emitting element array is connected to a control electrode of the transfer element.
  • a self-scanning light-emitting device provided with a write signal line for applying a current for light emission to one of the two terminals, a cross-under metal formed on the pnpn structure separated into islands by separation grooves Wiring structure.
  • a latch-up due to voltage application occurs in a light emitting thyristor of the pnpn structure.
  • An insulating semiconductor layer is formed between the uppermost layer of the pn pn structure and the lower wiring provided thereon.
  • a lower wiring provided on an uppermost layer of the pnpn structure separated in an island shape by a separation groove;
  • An upper wiring connected to the lower wiring through a first contact hole opened in an insulating film covering the pnpn structure isolated in an island shape by the separation groove;
  • the partial wiring is connected to a layer immediately below the uppermost layer via a second contact hole formed in an insulating film covering the pnpn structure separated in an island shape by the separation groove.
  • an upper wiring connected to a lower wiring via a contact hole formed in an insulating film covering the pnpn structure separated in an island shape by a separation groove.
  • the lower wiring is made of a material that forms an unbalanced mix contact with the uppermost layer.
  • the insulating layer provided on the uppermost layer of the pnpn structure separated in an island shape by the separating groove, the lower wiring provided on the insulating layer, and the separating groove And an upper wiring connected to a lower wiring via a contact hole formed in an insulating film covering the pnpn structure, which is separated into islands.
  • the pnpn structure portion has a P np structure or an npn structure in which the uppermost layer is removed, and the uppermost layer of the pnp structure or the npn structure which is separated in an island shape by a separation groove.
  • the lower wiring provided above and the upper wiring connected to the lower wiring via a contact hole formed in an insulating film covering the np or npn structure, which is separated into islands by a separation groove. Has wiring and.
  • FIG. 1 is an equivalent circuit diagram of a self-scanning light emitting device.
  • FIG. 2 is a diagram showing an example of an element arrangement in a chip of a self-scanning light emitting device.
  • FIG. 3 is a diagram showing wiring around the ⁇ 1 bonding pad.
  • FIG. 4 is a diagram showing a duplicated wiring.
  • FIG. 5 is a cross-sectional view of a cross-under wiring portion.
  • FIG. 6 is a cross-sectional view showing a cross-under metal wiring of one embodiment.
  • FIG. 7 is a cross-sectional view showing a cross-under metal wiring of another embodiment.
  • FIG. 6 is a cross-sectional view showing a cross-under metal wiring structure according to the example.
  • the same components as those in FIG. 5 are denoted by the same reference numerals.
  • the semiconductor substrate 10 has P-type GaAs, the p-type semiconductor layers 30 and 34 have P-type GaAs, and the n-type semiconductor layers 32 and 36 have n-type GaAs.
  • Sio 2 is used for the insulating film 14.
  • a 1 is used for the upper wirings 16 and 25, and AuZn is used for the lower wiring 18.
  • the structure is such that a potential difference is not generated in the semiconductor layers 34 and 36 on the npn structure in order to prevent the pnpn structure silicide from being latched up. That is, the p-type semiconductor layer 34 and the n-type semiconductor layer 36 have the same potential.
  • an electrode 24 is formed on the p-type semiconductor layer 34 so as to make a uniform contact with the semiconductor layer, and the electrode 24 is formed through a contact hole 23 formed in the insulating film 14.
  • the upper wiring 16 is connected, and the P-type semiconductor layer 34 and the n-type semiconductor layer 36 are connected by the upper wiring 16.
  • the semiconductor layers 36 and 34 always have the same potential. That is, the pnpn structure silicide composed of the semiconductor layers 30, 32, 34, and 36 does not latch up.
  • Another way to prevent latch-up in the pn pn structure lithography is to prevent the holding current from flowing in the pII pn structure.
  • the material of the lower wiring 18 is changed to the uppermost n-type semiconductor layer 36 of n-type
  • something that will be an unusual mix for example, short shot contact
  • an insulating semiconductor layer (not shown) is formed on the pn pn structure, and the lower wiring 18 is provided thereon.
  • a material of the insulating semiconductor layer non-doped GaAs can be used.
  • the uppermost n-type semiconductor layer of the pnpn structure is removed, and the lower wiring is separated from the substrate using the pnp structure.
  • FIG. 7 shows a cross section of this embodiment.
  • the pnp structure (30, 32, 34), in which the n-type GaAs layer 36 is removed has Therefore, the lower wiring 18 is separated from the p-type GaAs substrate 10.
  • the problem of the occurrence of a latch-up peculiar to the pnpn structure silicide is eliminated.
  • the present invention can be used not only for the self-scanning light emitting device but also for a semiconductor device based on a pnpn structure.

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Description

明 細 書
自己走査型発光装置のク ロスアンダー金属配線構造 技 術 分 野
本発明は、 自己走査型発光装置、 特にク ロスアンダー配線を用い た 自己走査型発光装置の金属配線構造に関する。 背 景 技 術
多数個の発光素子を同一基板上に集積した発光素子アレイ は、 そ の駆動用 I C と組み合わせて光プリ ン夕等の書き込み用光源と して 利用されている。 本発明者らは発光素子アレイ の構成要素と して p n p n構造を持つ発光サイ リ ス夕に注目 し、 発光点の自己走査が実 現で き る こ と を既に特許出願 （特開平 1 — 2 3 8 9 6 2号公報、 特 開平 2 — 1 4 5 8 4号公報、 特開平 2 — 9 2 6 5 0号公報、 特開平 2 - 9 2 6 5 1 号公報） し、 光プリ ンタ用光源と して実装上簡便と なる こ と、 発光素子ピ ッチを細か く で き る こ と、 コ ンパク トな発光 装置を作製で き るこ と等を示した。
さ らに本発明者らは、 転送用の発光サイ リ ス夕 · アレイ を、 書き 込み用の発光サイ リ ス夕 · アレイ と分離した構造の自己走査型発光 装置を提案している （特開平 2 — 2 6 3 6 6 8号） 。
図 1 に、 この自己走査型発光装置の等価回路図を示す。 この発光 装置は、 転送素子 T , ， T 2 , T 3 , …のアレイ と、 書き込み用発光 素子 L 1 5 L 2 , L 3 , …のアレ イ とを有している。 これら転送素子 および発光素子は、 3端子発光サイ リ ス夕 によ り構成される。 転送 素子部分の構成は、 転送素子のゲー ト を互いに電気的に接続するの にダイ オー ド D i , D 2 , D , , …を用いてい る。 V GA は電源 （通 常 5 V ) であ り、 負荷抵抗 を経て各転送素子のゲー ト電極 G 1 5 G2 , G3 , …に接続されている。 また、 転送素子のゲー ト電極 G , ： G 2 , G3 ， …は、 書き込み用発光素子のゲー ト電極に も接続され る。 転送素子 T iのゲー ト電極にはスター トパルス ø s が加え られ、 転送素子のァノ一 ド電極には、 交互に転送用ク ロ ッ クパルス ø 1 ， 0 2 が加え られ、 書き込み用発光素子のアノー ド電極には、 書き込 み信号 が加え られている。
なお、 図 1 において、 R 1 , R 2， R , は、 それぞれ、 電流制限 用抵抗を示している。
動作を簡単に説明する。 まず転送用ク ロ ッ クパルス ø 1 の電圧が Η レベルで、 転送素子 Τ 2 がオン状態である とする。 このと き、 ゲ ー ト電極 G 2 の電位は V GKの 5 Vからほぼ零 Vにまで低下する。 こ の電位降下の影響はダイ オー ド D 2 によ ってゲー ト電極 G :i に伝え られ、 その電位を約 1 Vに （ダイ オー ド D 2 の順方向立上 り 電圧 (拡散電位に等しい） ） に設定する。 しか し、 ダイ オー ド は逆 バイ ァス状態であるためゲー ト I 極 G への電位の接続は行われず、 ゲー ト電極 の電位は 5 Vのま ま とな る。 発光サイ リ ス夕のオン 電位は、 ゲー ト電極電位 + p n接合の拡散電位 （約 I V ) で近似さ れるから、 次の転送用ク ロ ッ クパルス ø 2 の H レベル電圧は約 2 V (転送素子 T 3 をオンさせるために必要な電圧） 以上であ り かつ約 4 V (転送素子 T 5 をオンさせるために必要な電圧） 以下に設定 し ておけば転送素子 T 3 のみがオン し、 これ以外の転送素子はオフの ま まにする こ とがで き る。 従って 2 本の転送用ク ロ ッ クパルスでォ ン状態が転送される こ とになる。
スター トパルス s は、 このよう な転送動作を開示させるための パルスであ り、 スター ト ノ ルス ø s を L レベル （約 0 V ) にする と 同時に転送用ク ロ ッ クノ ルス ø 2 を H レベル （約 2 〜約 4 V ) と し、 転送素子 Ί\ をオンさせる。 その後す ぐ、 スター トパルス 0 3 は 11 レベルに戻される。
いま、 転送素子 Τ 2 がオ ン状態にあ る と する と、 ゲー ト電極 G 2 の電位は、 V GK (こ こでは 5 ボル ト と想定する） よ り低下 し、 ほぼ 0 V となる。 したがって、 書き込み信号 ø , の電圧が、 p n接合の 拡散電位 （約 1 V ) 以上であれば、 発光素子 L 2 を発光状態とする こ とができ る。
これに対し、 ゲー ト電極 G は約 5 Vであ り 、 ゲー ト電極 G 3 は 約 I Vとなる。 したがって、 発光素子 の書き込み電圧は約 6 V、 発光素子 L3 の書き込み電圧は約 2 Vとな る。 これから、 発光素子 L 2 のみに書き込める書き込み信号 の電圧は、 1〜 2 Vの範囲 となる。 発光素子 L2 がオン、 すなわち発光状態に入る と、 発光強 度は書き込み信号 0, に流す電流量で決め られ、 任意の強度にて発 光が可能となる。 また、 発光状態を次の発光素子に転送するために は、 書き込み信号 , ラ イ ンの電圧を一度 0 Vまでおと し、 発光 し ている発光素子をいつたんオフに してお く 必要がある。
このよ う な自己走査型発光装置は、 例えば 6 0 0 d p i / 1 2 8 発光点のチ ッ プ （長さ約 5 . 4 mm) を、 複数個並べるこ とによ つ て作製される。 このよう なチ ッ プは、 ウ ェ フ ァ上に作製され、 ダイ シングする こ とによ り得られる。
自己走査型発光装置のチ ッ プ内の素子配置の一例を、 図 2に概略 的に示す。 図中、 〜 L 128 は発光素子を、 1\ 〜 T128 は転送素 子を 4 0， 5 0はク ロ ッ クノ ルス ø 1 ， ø 2用ボンディ ングパッ ド を、 6 0はスター ト パルス ø s 用ボンディ ングノ ッ ドを、 7 0は書 き込み信号 ø , 用ボンディ ングパ ッ ドを、 8 0は電源 V GK 用ボンデ イ ングノ ッ ド を、 9 0は出力 D out 用ボンディ ン グノ ッ ド を、 それ ぞれ示 している。 参照番号 1 0 0は、 チ ッ プの外形ライ ンを示す。
このよう な素子配置では、 発光素子および転送素子をアレイ状に 接続するために、 多数の金属配線が必要となる。 特に、 チッ プ中央 部に設けられたボンディ ングパ ッ ド 4 0， 5 0 , 7 0の周辺は、 図 示のよ う に、 1 ， φ 2 , V GK , ダイ オー ド接続の 4本の配線が迂 回 している。
図 3は、 ø 1用ボンディ ン グパ ッ ド 4 0の周辺の配線を示す図で ある。 この図では ø 1用電流制限用抵抗 R 1 (図 1参照） をチッ プ 内に集積化 した場合の例を示す。 図中、 2 は 1配線を、 3 は ø 2 配線を、 4は VGK配線を、 5 はダイ オー ド接続配線を示している。 図からわかるよう に、 これら配線は、 ボンディ ングパ ッ ド 4 0 を迂 回 して設けられている。
このよう な配線の迂回は、 チ ッ プサイ ズを大き く する という 問題 がある。 この問題を改善するためには図 4のよう に配線を二層化す る手段が考え られる。 すなわち、 V GK 配線 4 およびダイ オー ド接 続配線 5 を、 ø 1配線 2 および 02配線 3 の下側に配置する。 図 4 では、 配線 4 , 5が 0 1 , 02配線 2 , 3 と交差する部分を、 ク ロ スアンダー配線部分 6 と して、 点線で示してい る。 また 0 1 ， 2 の配線 2， 3 が交差する部分も、 ø 2配線 3 を ø 1 配線 2の下側に 配置する。 図 4では 0 1 配線 2 が 02配線 3 と交差する部分をク ロ スアンダー配線部分 8 と して、 点線で示している。
図 5は、 図 4のク ロスアンダー配線部分 8の断面図である。 発光 サイ リ ス夕 を構成する p n p n構造は、 p型半導体基板 1 0の上に p型半導体層 3 0， n型半導体層 3 2 , p型半導体層 3 4， n型半 導体層 3 6 がこの順序で積層されて構成される。 なお、 p n p n構 造は、 n型半導体基板の上に、 n型半導体層， p型半導体層， n型 半導体層， p型半導体層がこの順序で積層されている P n p n構造 であって も よい。
分離溝 2 2 で島状に分離された p n p n構造部分の上に下部金属 配線 1 8 を設ける と、 p n p n構造によって金属配線 1 8 は基板 1 0 と電気的に分離される。
下部金属配線 1 8 は、 上記構造の上に形成された絶縁膜 1 4 に開 けられたコ ンタ ク トホール 2 0 を介して、 上部配線 1 6 と接続する こ とによ り 、 ク ロスアンダー配線を形成する。 上部配線 1 6 と下部 配線 1 8 とで、 1 本の配線、 すなわち 2配線 3 (図 4参照） を形 成する。 図 5 において 02配線 3 と交差する 1 本の配線 2 5は、 図 4の ø 1 配線 2 に相当 してい る。 このよう に下部配線 1 8 は、 上部 配線 2 5 と絶縁膜 1 4 によって電気的に分離され、 両配線の交差が 可能となる。
自己走査型発光装置は p n p n構造の発光サイ リ ス夕 を基本と し ているので、 図 5 に示したよう に、 分離溝で島状に分離された p n p n構造上の金属配線から p n p n構造へ電圧が印加される と、 ラ ツチア ッ プと呼ばれる現象を生じる。 ラ ッチアッ プが起き る と、 サ ィ リ ス夕が正常に動作できな く なるだけでな く 、 サイ リ ス夕に大電 流が流れ、 破壊が起こ る危険性がある。 発 明 の 開 示
本発明の目的は、 p n p n構造上にク ロスアンダー配線を構成す る場合に、 ラ ッチアッ プを防止できる金属配線構造を提供するこ と にある。
本発明は、 p n p n構造の 3端子転送素子多数個を配列 した 3端 子転送素子アレイ の各転送素子の制御電極を互いに第 1 の電気的手 段にて接続する と共に、 各転送の素子の制御電極に電源ライ ンを第 2 の電気的手段を用いて接続し、 かつ各転送素子の残 り の 2端子の 一方にク ロ ッ ク ライ ンを接続して形成した 自己走査型転送素子ァ レ ィ と、 p n p n構造の 3端子発光素子多数個を配列 した発光素子ァ レイ とからな り、 前記発光素子アレイ の各制御電極と前記転送素子 の制御電極とを接続し、 各発光素子の残 り の 2端子の一方に発光の ための電流を印加する書き込み信号ライ ンを設けた 自己走査型発光 装置において、 分離溝で島状に分離された前記 p n p n構造の上に 形成される ク ロスアンダー金属配線構造である。
本発明によれば、 分離溝で島状に分離された p n p n構造上に、 ク ロスアンダー配線を形成する際に、 p n p n構造の発光サイ リ ス 夕に電圧印加によ るラ ッチア ッ プが生じる こ とを防止するには、 次 のよう な手段を と る こ とができ る。
( 1 ) p n p n構造の上部 2層に、 電位差が生じないよう にする。 ( 2 ) p n p n構造の最上層と、 この上に設けられる下部配線とは. 非才一ミ ッ ク接触となるよう に、 下部配線の材料を選ぶ。
( 3 ) p n p n構造の最上層と、 この上に設ける下部配線との間に. 絶縁型の半導体層を形成する。
( 4 ) p n p n構造の最上層を除去して p n p または n p n構造に して、 この上に下部配線を形成する。
このよう な手段によ る本発明のク ロスアンダー金属配線構造の第 1 の態様によれば、 分離溝で島状に分離された前記 p n p n構造の 最上層の上に設けられた下部配線と、 前記分離溝で島状に分離され た前記 p n p n構造を覆う絶縁膜に開けられた第 1 のコ ンタ ク ト ホ —ルを介して前記下部配線に接続された上部配線とを有 し、 前記上 部配線は、 前記分離溝で島状に分離された前記 p n p n構造を覆う 絶縁膜に開けられた第 2 のコ ンタ ク ト ホールを介して前記最上層の 直下の層に接続されている。
第 2 の態様によれば、 分離溝で島状に分離された前記 p n p n構 造を覆う絶縁膜に開け られたコ ンタ ク ト ホールを介して、 下部配線 に接続された上部配線とを有 し、 下部配線は、 前記最上層と非才一 ミ ッ ク接触を形成する材料よ り なる。
第 3 の態様によれば、 分離溝で島状に分離された前記 p n p n構 造の最上層の上に設けられた絶縁層と、 絶縁層の上に設けられた下 部配線と、 分離溝で島状に分離された前記 p n p n構造を覆う絶縁 膜に開けられたコ ンタ ク ト ホールを介して下部配線に接続された上 部配線とを有 している。
第 4 の態様によれば、 p n p n構造の部分は最上層が除去されて P n p構造または n p n構造となってお り、 分離溝で島状に分離さ れた p n p構造または n p n構造の最上層の上に設けられた下部配 線と、 分離溝で島状に分離された前記： n p構造または n p n構造 を覆う絶縁膜に開けられたコ ンタ ク ト ホールを介して下部配線に接 続された上部配線と を有 してい る。 図面の簡単な説明
図 1 は、 自己走査型発光装置の等価回路図である。
図 2 は、 自己走査型発光装置のチッ プ内の素子配置の一例を示す 図である。
図 3 は、 ø 1 ボンディ ングパ ッ ドの周辺の配線を示す図である。 図 4 は、 二重化された配線を示す図である。
図 5 は、 ク ロスアンダー配線部分の断面図である。
図 6 は、 一実施例のク ロスアンダー金属配線を示す断面図である 図 7 は、 他の実施例のク ロスアンダー金属配線を示す断面図であ る。 発明を実施するための最良の形態
以下、 本発明の実施の形態を実施例に基づいて説明する
実施例 1
図 6 は、 の実施例のク ロスアンダー金属配線構造を示す断面 図である。 図 6 において、 図 5 と同一の構成要素には、 同一の参照 番号を付して示 している。
半導体基板 1 0 には P型 G a A s が 、 p型半導体層 3 0， 3 4 に は P型 G a A s が、 n型半導体層 3 2， 3 6 には n型 G a Λ s が、 絶縁膜 1 4 には S i 0 2 が用い られている。 また、 上部配線 1 6， 2 5 には A 1 が 、 下部配線 1 8 には A u Z nが用い られている。 この実施例では、 p n p n構造サイ リ ス夕のラ ッチア ッ プを防止 するために、 n p n構造の上層の半導体層 3 4 , 3 6 に電位差が 生じないよ う な構造とする。 すなわち、 p型半導体層 3 4 と n型半 導体層 3 6 とを同電位とする。 このためには、 p型半導体層 3 4 上 に、 この半導体層とォ一ミ ツ ク接触のとれる電極 2 4 を設け、 絶縁 膜 1 4 に開け られたコ ン夕 ク トホール 2 3 を介して上部配線 1 6 に 接続し、 P型半導体層 3 4 と n型半導体層 3 6 とを上部配線 1 6 に よ り接続される。 これによ り 、 半導体層 3 6 と 3 4 は常に同電位と な り 、 半導体層 3 0， 3 2 , 3 4 , 3 6からなる p n p n構造サイ リ ス夕がラ ツチアッ プする こ とはない。
実施例 2
p n p n構造サイ リ ス夕のラ ッチアッ プを防 ぐ他の方法と しては p II p n構造において保持電流を流せないよ う にすればよい。 この ためには、 従来例と して示した図 5の構造において、 下部配線 1 8 の材料を、 n型 G a A s よ り なる最上層の n型半導体層 3 6 とォー ミ ッ ク接触ではな く 、 非才一ミ ッ ク接触 （例えば、 シ ョ ヅ ト キ一接 触） となる ものを選ぶ。
具体的には、 下部配線 1 8 に A u Z nを使った。 この場合、 金属 —半導体 （ n型） 間の整流特性は、 金属側が正電位のと きに順方向 特性となる。 これは、 p型基板 1 0上の p n p n構造の順方向とは 対向するので、 保持電流を流すこ とはできない。
このよう な下部配線 1 8 は、 p型半導体層 3 4用の電極材料を使 う こ とが望ま しい。 これは、 下部配線 1 8 を p型半導体層用電極と 同時に形成する こ とによって、 工程を簡略化でき るからであ る。 実施例 3
本実施例によれば、 図 5の従来の金属配線構造において、 p n p n構造の上に絶縁型の半導体層 （図示せず） を形成し、 この上に下 部配線 1 8 を設ける。 絶縁型の半導体層の材料と しては、 ノ ン ドー プ G a A s を用いる こ とがで き る。
このよ う な構造によれば、 p n p n構造上に絶縁型半導体層が存 在するために、 p n p n構造には電圧が印加されないので、 ラ ッチ アッ プが起こ らない。
実施例 4
この実施例では、 p n p n構造の最上層の n型半導体層を除去し て、 p n p構造を使って、 下部配線を基板から分離する。
図 7 は、 この実施例の断面を示す。 図 5 において、 n型 G a A s 層 3 6 が除去された構造である p n p構造 （ 3 0 , 3 2 , 3 4 ) に よって、 下部配線 1 8 は、 p型 G a A s基板 1 0から分離されてい る。 このよう な p n p構造とするこ とによって、 p n p n構造サイ リ ス夕に特有のラ ッチアッ プの発生の問題はな く なる。
本実施例においては、 n p n構造も採用でき る こ とは、 明 らかで あろ う 。
以上本発明の実施の形態を 4つの実施例で説明したが、 本発明は p n p n構造を基本とする半導体装置であれば、 自己走査型発光装 置に限らず利用でき る。 産業上の利用可能性
本発明によれば、 p n p n構造上にク ロスアンダー配線を構成す る場合にラ ッチアッ プの発生を防止する こ とが可能となる。

Claims

請 求 の 範 囲
1 . p n p n構造の 3端子転送素子多数個を配列した 3端子転送素 子アレイ の各転送素子の制御電極を互いに第 1 の電気的手段にて接 続する と共に、 各転送の素子の制御電極に電源ライ ンを第 2 の電気 的手段を用いて接続し、 かつ各転送素子の残 り の 2端子の一方にク 口 ッ ク ライ ンを接続して形成した自己走査型転送素子アレイ と、 p n p n構造の 3端子発光素子多数個を配列した発光素子アレ イ とからな り、
前記発光素子アレイ の各制御電極と前記転送素子の制御電極と を 接続し、 各発光素子の残 り の 2端子の一方に発光のための電流を印 加する書き込み信号ライ ンを設けた自己走査型発光装置において、 分離溝で島状に分離された前記 P n p n構造の最上層の上に設け られた下部配線と、
前記分離溝で島状に分離された前記 P n p n構造を覆う絶縁膜に 開け られた第 1 のコ ンタ ク ト ホールを介して前記下部配線に接続さ れた上部配線とを有 し、
前記上部配線は、 前記絶縁膜に開け られた第 2 のコ ンタ ク ト ホ一 ルを介して前記最上層の直下の層に接続されているこ とを特徴と す る ク ロスアンダー金属配線構造。
2 . p n p n構造の 3端子転送素子多数個を配列 した 3端子転送素 子アレイ の各転送素子の制御電極を互いに第 1 の電気的手段にて接 続する と共に、 各転送の素子の制御電極に電源ライ ンを第 2 の電気 的手段を用いて接続し、 かつ各転送素子の残 りの 2端子の一方に ク 口 ッ ク ライ ンを接続して形成した自己走査型転送素子アレイ と、
P n p n構造の 3端子発光素子多数個を配列 した発光素子アレ イ とからな り 、
前記発光素子アレイ の各制御電極と前記転送素子の制御電極と を 接続し、 各発光素子の残 り の 2端子の一方に発光のための電流を印 加する書き込み信号ライ ンを設けた自己走査型発光装置において、 分離溝で島状に分離された前記 p n p n構造の最上層の上に設け られた下部配線と、
前記分離溝で島状に分離された前記 P n p n構造を覆う絶縁膜に 開けられたコ ンタ ク トホールを介して前記下部配線に接続された上 部配線とを有 し、
前記下部配線は、 前記最上層と非才一ミ ッ ク接触を形成する材料 よ り なるこ と を特徴とする ク ロスアンダー金属配線構造。
3 . 前記非才一ミ ッ ク接触は、 シ ョ ッ トキ一接触であるこ とを特徴 とする請求項 2記載のク ロスアンダー金属配線構造。
4 . p n p n構造の 3端子転送素子多数個を配列 した 3端子転送素 子アレイ の各転送素子の制御電極を互いに第 1 の電気的手段にて接 続する と共に、 各転送の素子の制御電極に電源ライ ンを第 2 の電気 的手段を用いて接続し、 かつ各転送素子の残 り の 2端子の一方にク 口 ッ ク ライ ンを接続して形成した 自己走査型転送素子アレイ と、
P n p n構造の 3端子発光素子多数個を配列 した発光素子アレイ とからな り、
前記発光素子アレイ の各制御電極と前記転送素子の制御電極と を 接続し、 各発光素子の残 り の 2端子の一方に発光のための電流を印 加する書き込み信号ライ ンを設けた自己走査型発光装置において、 分離溝で島状に分離された前記 P n p n構造の最上層の上に設け られた下部配線と、
前記絶縁層の上に設けられた下部配線と、
前記分離溝で島状に分離された前記 p n p n構造を覆う絶縁膜に 開けられたコ ンタ ク ト ホールを介して前記下部配線に接続された上 部配線とを有する、
こ とを特徴とする ク ロスアンダー金属配線構造。
5 . p n p n構造の 3端子転送素子多数個を配列 した 3端子転送素 子アレイ の各転送素子の制御電極を互いに第 1 の電気的手段にて接 続する と共に、 各転送の素子の制御電極に電源ライ ンを第 2 の電気 的手段を用いて接続し、 かつ各転送素子の残 り の 2端子の一方にク ロ ッ ク ライ ンを接続して形成した 自己走査型転送素子アレイ と、 p n p n構造の 3端子発光素子多数個を配列した発光素子アレイ とからな り、
前記発光素子アレイ の各制御電極と前記転送素子の制御電極と を 接続し、 各発光素子の残 り の 2端子の一方に発光のための電流を印 加する書き込み信号ライ ンを設けた自己走査型発光装置において、 分離溝で島状に分離された前記 p n p n構造の部分の上に形成さ れる ク ロスアンダー配線部分の金属配線構造であって、
前記 p n p n構造の部分は最上層が除去されて、 p n p構造また は n p n構造となってお り、
分離溝で島状に分離された前記 p n p構造または n p n構造の最 上層の上に設けられた下部配線と、
前記分離溝で島状に分離された前記 P n p構造または n p n構造 を覆う絶縁膜に開けられたコ ンタ ク トホールを介して前記下部配線 に接続された上部配線とを有する、
こ と を特徴とするク ロスアンダー金属配線構造。
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