WO2000028666A1 - Frequenzsynthesizer, verfahren zum betreiben eines frequenzsynthesizers und integrierte schaltung mit einem frequenzsynthesizer - Google Patents

Frequenzsynthesizer, verfahren zum betreiben eines frequenzsynthesizers und integrierte schaltung mit einem frequenzsynthesizer Download PDF

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WO2000028666A1
WO2000028666A1 PCT/DE1999/003580 DE9903580W WO0028666A1 WO 2000028666 A1 WO2000028666 A1 WO 2000028666A1 DE 9903580 W DE9903580 W DE 9903580W WO 0028666 A1 WO0028666 A1 WO 0028666A1
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phase
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clock
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Torsten Hinz
Armin Pitzer
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Infineon Technologies Ag
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Definitions

  • Frequency synthesizer method for operating a frequency synthesizer and integrated circuit with a frequency synthesizer
  • the invention relates to a frequency synthesizer circuit, in particular a frequency synthesizer with an interconnection of a phase-locked loop, a frequency divider and a sigma-delta modulator which drives this. Furthermore, the invention relates to a method for operating a frequency synthesizer and an integrated circuit with such a frequency synthesizer.
  • frequency synthesizers are predominantly used to generate the mixed signals necessary for the respective frequency conversions.
  • frequency synthesizers are also used in microcontrollers to generate the various clocks.
  • phase locked loop for frequency synthesizers is described in US 4,965,531.
  • a phase locked loop with a digitally implemented phase detector, an analog loop filter, an analog oscillator and a digital divider is specified in the feedback path.
  • the divider in the feedback path is designed as a fractional divider.
  • This fractional divider is controlled by a sigma-delta modulator in such a way that non-integer ratios of input and synthesized output frequency are achieved.
  • the arrangement of the sigma-delta modulator together with the fractional dividers in the feedback path of the phase-locked loop reduces the quantization noise caused by the fractional divider.
  • phase-locked loops when using the phase-locked loops mentioned, a problem arises in particular when a large number of such phase-locked loops are required on a single chip.
  • the loop filter often requires external circuit components.
  • the analog circuit parts, the loop filter and the oscillator require a lot of chip area and therefore have a comparatively high power consumption.
  • a purely analog phase locked loop is rigid with regard to its input and output frequency and is therefore inflexible for changing requirements.
  • a digital divider is used instead of the analog oscillator.
  • This divider which is designed as a fractional divider, forms the output clock of the phase locked loop from a high-frequency basic clock, which is then fed back into the phase comparator.
  • the choice of the divider factor is suitably set by the digital loop filter, so that the output clock can be varied compared to the basic oscillator clock.
  • the required frequency synthesizer as an oscillator in a purely digital phase-locked loop should be versatile and should have as little redundancy as possible in order to achieve a high level of economy. Space and power requirements should be reduced to a minimum. A high degree of flexibility is required with regard to the master reference frequency and output frequency. The intrinsic jitter and the frequency accuracy should be able to be reduced to the required level regardless of the technology.
  • the present invention is therefore based on the object of specifying a frequency synthesizer which fulfills the requirements mentioned above.
  • phase-locked loop that provides a high-frequency, single-phase or multi-phase clock at its output from a reference clock coupled in on the input side with any frequency
  • a frequency divider connected downstream of the phase-locked loop, which provides an output clock of any frequency with respect to its output from the high-frequency, single-phase or multi-phase clock by division
  • a sigma-delta modulator which drives the frequency divider.
  • the object is achieved by a method for operating a frequency synthesizer with the features of patent claim 11 and by an integrated circuit with at least one frequency synthesizer monolithically integrated in a semiconductor chip according to patent claim 12.
  • the multi-phase basic clock is generated in a classic analog phase locked loop from a "clean" master reference clock.
  • the flexible configuration of the feedback divider and the prescaler of the analog phase locked loop results in a very large permissible range for the frequency of the "clean" master reference clock.
  • the frequency of the multi-phase basic clock which is generated in the analog phase-locked loop for the frequency dividers, only has to be in a range to be configured beforehand. The basic multi-phase clock can thus be generated from almost any master reference frequency.
  • Any desired output frequency can be generated by means of completely flexibly configurable rational division factors of the frequency divider used as the clock generator.
  • the frequency error resulting from the rational division factor and the permissible range of the multi-phase basic clock frequency is reduced as desired by the choice of the accumulator word width of the sigma delta modulator.
  • the frequency error is compensated for by applying a constant to the accumulator.
  • a second input on the accumulator represents the position input of the oscillator, which is connected to the output of a digital tal loop filter can be connected to a purely digital phase locked loop. If the frequency synthesizer is not used as an oscillator in a purely digital PLL, this input is permanently set to 0.
  • the maximum self-jitter of the frequency synthesizer is determined by the number of phases and the smallest permissible frequency of the multi-phase basic clock and is therefore a design parameter.
  • the accuracy of the output frequency is given by the word width of the accumulator and thus also a design parameter. If the divider factors of the upstream analog phase-locked loop for generating the multi-phase basic clock, the divider factor of the frequency divider used as the clock generator and the constant applied to the Sigmadelta modulator can be set, for example, by software, the result is a wide frequency spectrum for the master reference frequency and the output frequency.
  • the use of the frequency synthesizer according to the invention is not absolutely sensible.
  • the modular circuit concept offers advantages in the application in which many frequency synthesizers and / or purely digital PLLs are required with a flexible master reference frequency. It enables frequency synthesis with regard to frequency and phase of independent clocks with only one analog phase locked loop. This multiple use of a single analog phase-locked loop to generate multiple output clocks with free configuration of the master reference clock frequency also enables area optimization in the design of the frequency synthesizers. This advantageously also significantly reduces the power consumption of the entire circuit.
  • FIG. 1 shows the block diagram of the frequency synthesizer according to the invention
  • FIG. 2 shows an advantageous embodiment for the analog phase locked loop for generating the multi-phase basic clock of the frequency synthesizer according to the invention
  • FIG. 3 shows the block diagram of the frequency divider, embodied as a clock generator, of the frequency synthesizer according to the invention
  • Figure 4 shows the block diagram of the sigma-delta modulator of the frequency synthesizer according to the invention.
  • FIG. 1 shows the block diagram of the frequency synthesizer according to the invention.
  • 1 denotes the frequency synthesizer according to the invention.
  • the frequency synthesizer consists of a series-connected analog phase locked loop (PLL) 2, which in the present exemplary embodiment is designed as a multiphase clock generator, multiplexer 3 and frequency divider 4. Furthermore, a control path is provided in which a sigma-delta modulator 5, which drives the frequency divider 4, is connected.
  • PLL phase locked loop
  • the external master reference clock with the frequency fIN is applied to an analog PLL via a prescaler with the divider factor 1 / m.
  • the PLL uses this to generate a multiphase clock signal of n times the frequency with p phases.
  • Lock bundle is given to any number of dividers, one divider being provided for each output frequency required.
  • the division factors of these dividers can be freely programmed; discrete division factors q / p are possible. Because of the discrete values, the output frequency typically does not match the desired frequency. A constant phase error results with each cycle. This phase error is accumulated in a sigma delta modulator.
  • the divider factor is modified by + l / p or by -1 / p for the next cycle, so that the division is not made with the factor q / p, but with the factor (q + l) / p or (ql) / p. Due to the overflow of the sigma delta modulator, the phase correction in the phase error memory is automatically taken into account. With the freely programmable value, which is applied to the Sigma Delta modulator as a phase error, any output frequency can be formed. The accuracy of this frequency only depends on the battery word width.
  • the Eigenjitter this The clock rate is nominally 1 / (fIN * n / m * p), the resolution steps are 1 / (fIN * n / m * p * 2 ⁇ Akuu word width). Both are only limited by the maximum possible frequency of the semiconductor technology used. A precondition for using this circuit is, however, that the frequency fl must be designed to be correspondingly higher in frequency than the desired output clock fout.
  • FIG. 2 shows the block diagram of an advantageous exemplary embodiment for the analog phase-locked loop for generating the multi-phase basic clock.
  • the analog PLL 2 in FIG. 2 has a phase detector 21, a loop filter 22 and an oscillator 23, which are connected in series.
  • a feedback path 24 is provided, which feeds back the output signal fl of the oscillator 23 into the phase detector 21.
  • a first divider 25 with a first divider ratio 1 / n is connected in the feedback path 24.
  • a second divider 26 is provided, which is connected upstream of the phase detector 21 of the analog PLL 2 as a prescaler.
  • the second divider 26 has a second divider ratio 1 / m.
  • a control device 27 is also provided.
  • the control device 27 controls the dividers 25, 26 and the loop filter 22.
  • the control device 27 can in particular be used as a microprocessor or
  • the various divider ratios 1 / m, 1 / n and the various parameters of the analog PLL 2, such as the filter constant and the amplification factor of the oscillator 23, can be suitably set.
  • a software-controlled setting of these factors by the program of the control device 27 is thus possible, which alone guarantees a very high flexibility of the analog PLL 2 at this point.
  • the loop filter 22 is typically designed as a low-pass filter. It is also particularly advantageous if the oscillator is designed as a voltage-controlled oscillator. It is also particularly advantageous if the oscillator 23 is implemented as a ring oscillator with several clock taps. An analog PLL 2 designed as a so-called multi-phase clock generator can thus be implemented.
  • a further, very advantageous embodiment of the analog PLL 2 is described in EP 0 821 487 AI.
  • the analog PLL described there has a coarse control device in addition to the phase / frequency control. This coarse control device is activated, in particular, in the immediate starting phase of the analog PLL, in which the latter has not yet settled in and the frequency differences or the phase position of the input signal and output signal of the analog PLL have not yet stabilized to a constant value.
  • FIG. 3 shows the block diagram of the divider of the frequency synthesizer according to the invention.
  • the divider consists of two sub-blocks: a multiplexer 3 and a frequency divider 4.
  • the multiplexer 3 selects one from the p phases of the output signal fl provided on the output side by the analog PLL 2 and supplies the downstream frequency divider 4 with it this phase of the multi-phase clock. This clock represents the working clock.
  • the frequency divider 4 determines which phase the multiplexer 3 selects.
  • the frequency divider 4 can also change the selected phase during the division process. his. Not only are integer divisors possible, but also rational divisors with a third divider ratio q / p.
  • the third divider ratio q / p can be set in a software-controlled manner by the control device 27, like the first two divider ratios 1 / m, 1 / n.
  • p selection lines go to the multiplexer 3, only one of the selection lines being activated in each case. If the selection line changes now, the multiplexer 3 is constructed in such a way that it is ensured that the output clock cannot "spike". Rather, the working cycle decoupled from the multiplexer 3 will be shortened or lengthened by the distance between two phases. It is only ever switched between two neighboring phases within one work cycle.
  • the frequency divider 4 consists of a plurality of shift registers 41 ... 44 of the width k which can be loaded in parallel, a counter 45 and a decoder unit 46.
  • the first shift register 41 is the cycle generator, with a logic "1" at the input.
  • the output of this shift register is a load signal with which this shift register 41 and all other shift registers 42 ... 44 are loaded.
  • the load value of the shift register 41 can now be used to determine the number of work cycles after which the cycle generator 41 generates the load signal again and thus starts a new cycle. This loading value corresponds to the basic division factor.
  • the fact that a logic "1" is present at the data input of the cycle generator 41 ensures that the shift registers 41 ... 44 are also loaded. This means that the circuit starts up stably from any state.
  • the second shift register 42 is the output signal generator. In it the course of the output clock during a Cycle filed.
  • the third and fourth shift register 43 In the third and fourth shift register 43,
  • the signals "command" and “direction” of the sigma delta modulator 5 indicate whether the divider factor should be varied by 1 / p in the next cycle or not. They are recoded and accepted together with the programmed values in the third and fourth shift registers 43, 44. The outputs of these two shift registers 43, 44 control a counter 45 which manages the selected phase. The counter output is decoded with decoder 46 and indicates the selection lines for multiplexer 3. All counter states that are not used must also be decoded in a sensible manner to ensure that the circuit starts up from every state.
  • the greatest possible flexibility of the divider 3, 4 can be achieved by completely freely programmable load values for the shift registers 41 ... 44. This means that almost any division factor and output clock pattern can be set. Only one switch between two phases is possible per work cycle fl of the frequency divider 4. At one point in the cycle, the possibility of phase switching is reserved for the variable change of the division factor by 1 / p.
  • FIG. 4 describes the block diagram of the sigma delta modulator of the frequency synthesizer according to the invention.
  • the sigma delta modulator 5 is a simple adder 53 of the word width r with two input words ph_const and ph_var, which also have the word width r, plus a register device 52 and an overflow / underflow detection 51 for the signals "command" and "direction".
  • the input word Wide ones are 2's complement numbers and are added to the always positive accumulator content with each cycle. It is detected whether the accumulator overflows or underflows due to the addition or the subtraction if both input words are negative overall. In this case there will be a signal
  • a second signal “direction” indicates whether an underflow or overflow has occurred. These two signals control the modification of the divider factor in frequency divider 4. If the accumulator overflows, the next output cycle is shortened, and if there is an underflow, it is extended. The accumulator reacts to an overflow or underflow with a module operation, which means that it automatically jumps from its highest value to "0" and vice versa.
  • the accumulator manages the phase error between the desired and the real output clock.
  • 16.384MHz output frequency is to be generated from the 13MHz master reference clock frequency.
  • the factors m and n are set to 8 and 42.
  • the divider block should actually have a divider factor of 4.1656494.
  • the shortening of the one output clock is generated by an overflow of the accumulator in the sigam delta modulator 5. With a battery word width of 12 bits, the battery takes on the values between 0 and 4095. If the accumulator overflows, this corresponds to a subtraction of 4096 from the accumulated content.
  • 16.38MHz is generated instead of a frequency of 16.384MHz.
  • a correction step by modifying the divider factor in the divider block corresponds to a phase shift of 2.44ns. As a result, everyone had to
  • the accumulator in the sigma delta modulator 5 manages the phase error between the desired and the real output clock.
  • the +25 is constantly applied in 2's complement format to the first input (ph_const) of the Sigma delta modulator 5.
  • the second input (ph_var) of the sigma delta modulator is the control input for a purely digital PLL if the frequency synthesizer is used as an oscillator in a purely digital PLL.
  • the output clock can be changed dynamically at this input.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Die Erfindung betrifft eine Frequenzsynthesizerschaltung (1) mit einem Phasenregelkreis (2), der aus einem eingangsseitig eingekoppelten Referenztakt mit beliebiger Frequenz einen höherfrequenten, ein- oder mehrphasigen Takt an seinem Ausgang bereitstellt, mit einem dem Phasenregelkreis nachgeschalteten Frequenzteiler (3, 4), der aus dem höherfrequenten, ein- oder mehrphasigen Takt durch Teilung einen bezüglich seiner Frequenz beliebigen Ausgangstakt an seinem Ausgang bereitstellt, und mit einem Sigma-Delta-Modulator (9), der den Frequenzteiler ansteuert. Durch freie Konfiguration der Teilerfaktoren (m, n) im Phasenregelkreis, des Teilerfaktors (q/p) des Frequenzteilers und des Eingangssignals des Sigmadelta-Modulators wird die Frequenz des Referenztaktes und des Ausgangstaktes in einem bestimmten Bereich beliebig. Ein zweiter Steuereingang am Sigmadelta-Modulator ermöglicht die Nutzung des Frequenzsynthesizers als Oszillator in einer rein digitalen PLL.

Description

Beschreibung
Frequenzsynthesizer, Verfahren zum Betreiben eines Frequenzsynthesizers und integrierte Schaltung mit einem Frequenzsyn- thesizer
Die Erfindung betrifft eine Frequenzsynthesizerschaltung, insbesondere einen Frequenzsynthesizer mit einer Zusammenschaltung eines Phasenregelkreises, eines Frequenzteilers und eines diesen ansteuernden Sigmadelta-Modulators. Ferner betrifft die Erfindung ein Verfahren zum Betreiben eines Frequenzsynthesizers und eine integrierte Schaltung mit einem solchen Frequenzsynthesizer.
Bei modernen Sender- und Empfängeranordnungen in der Mobilfunktechnik werden überwiegend Frequenzsynthesizer zur Erzeugung der für die jeweiligen Frequenzumsetzungen notwendigen Mischsignale verwendet. Insbesondere werden Frequenzsynthesi- zer auch in Mikrocontrollern zur Erzeugung der verschiedenen Takte verwendet.
Ein gattungsgemäßer analoger Phasenregelkreis (Phase Locked Loop; PLL) zur Frequenzsynthesizer ist in der US 4,965,531 beschrieben. Dort ist ein Phasenregelkreis mit einem digital realisiertem Phasendetektor, einem analogen Schleifenfilter, einem analogen Oszillator und einem digitalen Teiler im Rückkopplungspfad angegeben. Der Teiler im Rückkopplungspfad ist als fraktionaler Teiler ausgebildet. Dieser fraktionale Teiler wird durch ein Sigma-Delta-Modulator derart angesteuert, daß auch nicht-ganzzahlige Verhältnisse von Eingangs- und synthetisierter Ausgangsfrequenz erreicht werden. Die Anordnung des Sigma-Delta-Modulators zusammen mit den fraktionalen Teiler im Rückkopplungspfad des Phasenregelkreises reduziert das Quantisierungsrauschen, das durch den fraktionalen Teiler entsteht. Allerdings ergibt sich bei Verwendung der genannten Phasenre- gelkreise insbesondere dann ein Problem, wenn auf einem einzigen Chip sehr viele solcher Phasenregelkreise benötigt wer- den. Das Schleifenfilter benötigt vielfach externe Schaltungskomponenten. Zudem benötigen die analogen Schaltungsteile, das Schleifenfilter und der Oszillator sehr viel Chipfläche und haben daher einen vergleichsweise hohen Leistungsverbrauch. Schließlich ist ein rein analoger Phasenregelkreis bezüglich seiner Eingangs- und Ausgangsfrequenz starr und somit für wechselnde Anforderungen unflexibel.
Bei rein digitalen Phasenregelkreisen wird statt des analogen Oszillators ein digitaler Teiler verwendet. Dieser Teiler, der als fraktionaler Teiler ausgelegt ist, bildet aus einem hochfrequenten Grundtakt den Ausgangstakt des Phasenregelkreises, der dann in den Phasenkomperator rückgekoppelt wird. Die Wahl des Teilerfaktors wird durch das digitale Schleifenfilter geeignet eingestellt, so daß der Ausgangstakt gegen- über dem Oszillator-Grundtakt variiert werden kann.
Der Nachteil eines solchen digitalen PLL-Oszillators ist dessen hoher Eigenjitter, der hier identisch zur Periode des hochfrequenten Grundtaktes ist. Eine Erhöhung dieses Grund- taktes zur Verbesserung des Eigenjitters ist jedoch nur begrenzt möglich, da der Erhöhung der Grundtaktfrequenz durch die verwendete Technologie Grenzen gesetzt sind. Allerdings ist dieser digitale Phasenregelkreis weiterhin starr und somit unflexibel.
Eine Möglichkeit, das Eigenjitter bei einem Phasenregelkreis zu reduzieren, ist in der US 5,493,243 beschrieben. In dem dort angegebenen rein digitalen Phasenregelkreis wird der als Oszillator eingesetzte Teiler nicht mit einem hochfrequenten Grundtakt, sondern mit sechs Phasen des Grundtaktes versorgt. Statt der Veränderung des Teilerfaktors wird zur Frequenzsynthese die Taktquelle des Teilers zwischen diesen sechs Phasen in einem Kommutator umgeschaltet. Dadurch ist das Eigenjitter nur noch 1/6 der Periode des Oszillatorgrundtaktes. Die An- Steuerung des Kommutators erfolgt hier durch einen 7 Bit
Counter; die sechs Grundtaktphasen werden aus einem Master- Referenztakt Mithilfe einem klassischen analogen Phasenregelkreis erzeugt. Auch dieser verbesserte digitale Phasenregelkreis, bei dem das Eigenjitter reduziert wird, ist jedoch be- züglich unterschiedlicher Master-Referenztaktfrequenzen und Ausgangstaktfrequenzen starr und unflexibel.
Der geforderte Frequenzsynthesizer als Oszillator in einem rein digitalen Phasenregelkreis soll vielseitig einsetzbar sein und dabei eine möglichst geringe Redundanz aufweisen, um damit eine hohe Wirtschaftlichkeit zu erzielen. Flächen- und Leistungsbedarf sollen auf ein Minimum reduziert werden. Bezüglich Master-Referenzfrequenz und Ausgangsfrequenz ist eine hohe Flexibilität gefordert. Das Eigenjitter und die Fre- quenzgenauigkeit soll technologieunabhängig auf das geforderte Maß reduziert werden können.
Ausgehend von dem eingangs genannten Stand der Technik liegt der vorliegenden Erfindung daher die Aufgabe zugrunde, einen Frequenzsynthesizer anzugeben, der die oben genannten Anforderungen erfüllt.
Erfindungsgemäß wird diese Aufgabe durch einen Frequenzsynthesizer mit den Merkmalen des Patentanspruchs 1 gelöst, d. h. ein Frequenzsynthesizer mit den folgenden Merkmalen:
- einen Phasenregelkreis, der aus einem eingangsseitig eingekoppelten Referenztakt mit beliebiger Frequenz einen hoherfrequenten, ein- oder mehrphasigen Takt an seinem Ausgang bereitstellt, - einen dem Phasenregelkreis nachgeschalteten Frequenzteiler, der aus dem hoherfrequenten, ein- oder mehrphasigen Takt durch Teilung einen bezüglich seiner Frequenz beliebigen Ausgangstakt an seinem Ausgang bereitstellt, - einen Sigma-Delta-Modulators, der den Frequenzteiler ansteuert.
Ferner wird die Aufgabe durch ein Verfahren zum Betreiben eines Frequenzsynthesizers mit den Merkmalen des Patentan- spruchs 11 sowie durch eine integrierte Schaltung mit mindestens einem monolithisch im einem Halbleiterchip integrierten Frequenzsynthesizer gemäß Patentanspruch 12 gelöst.
Der Multiphasen-Grundtakt wird in einem klassischen analogen Phasenregelkreis aus einem "sauberen" Master-Referenztakt erzeugt. Die flexible Konfiguration des Rückkopplungsteilers und des Vorteilers des analogen Phasenregelkreises ergibt für die Frequenz des "sauberen" Master-Referenztaktes einen sehr großen zulässigen Bereich. Die Frequenz des Multiphasen- Grundtaktes, der in dem analogen Phasenregelkreis für die Frequenzteiler generiert wird, muß nur in einem vorher zu konfigurierenden Bereich liegen. Damit kann aus nahezu jeder Master-Referenzfrequenz der Multiphasen-Grundtakt erzeugt werden.
Durch völlig flexibel konfigurierbare rationale Teilerfaktoren des als Taktgenerator eingesetzten Frequenzteilers kann jede beliebige Ausgangsfrequenz generiert werden. Der sich durch den rationalen Teilerfaktor und durch den zulässigen Bereich der Multiphasen-Grundtaktfrequenz ergebenen Frequenzfehler wird durch die Wahl der Akkumulatorwortbreite des Sigmadelta-Modulators beliebig reduziert. Durch Anlegen einer Konstanten an den Akkumulator wird der Frequenzfehler kompensiert. Ein zweiter Eingang am Akkumulator stellt den Stel- leingang des Oszillators dar, der an den Ausgang eines digi- talen Schleifenfilters einem rein digitalen Phasenregelkreis angeschlossen werden kann. Wird der Frequenzsynthesizer nicht als Oszillator in einer rein digitalen PLL verwendet, so wird dieser Eingang fest auf 0 gesetzt.
Das maximale Eigenjitter des Frequenzsynthesizer ist durch die Anzahl der Phasen und der kleinsten zulässigen Frequenz des Multiphasen-Grundtaktes bestimmt und ist somit ein Designparameter. Die Genauigkeit der Ausgangsfrequenz ist durch die Wortbreite des Akkumulators gegeben und somit auch ein Designparameter. Sind die Teilerfaktoren des vorgeschalteten analogen Phasenregelkreises zur Generierung des Multiphasen- Grundtaktes, der Teilerfaktor des als Taktgenerators eingesetzten Frequenzteilers und die am Sigmadelta-Modulator ange- legte Konstante zum Beispiel softwaremäßig einstellbar, ergibt sich ein breites Frequenzspektrum für die Master- Referenzfrequenz und die Ausgangsfrequenz.
In einer Applikation, in der nur ein Phasenregelkreis oder nur ein Frequenzsynthesizer benötigt wird, ist der Einsatz des erfindungsgemäßen Frequenzsynthesizer nicht unbedingt sinnvoll. Das modulare Schaltungskonzept bietet in der Applikation Vorteile, in der bei flexibler Master-Referenzfrequenz viele Frequenzsynthesizer und/oder rein digitale PLLs benö- tigt werden. Es ermöglicht die Frequenzsynthese bezüglich Frequenz und Phase unabhängiger Takte mit lediglich eines analogen Phasenregelkreises. Durch diese Mehrfachnutzung eines einzigen analogen Phasenregelkreises zur Erzeugung multipler Ausgangstakte bei freier Konfiguration der Master- Referenztaktfrequenz ist darüber hinaus eine Flächenoptimierung im Design der Frequenzsynthesizer möglich. Vorteilhafterweise wird dadurch auch die Leistungsaufnahme der gesamten Schaltung signifikant reduziert. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind der nachfolgenden Beschreibung, den Figuren der Zeichnung und den jeweiligen Unteransprüchen zu entnehmen.
Nachfolgend wird die Erfindung anhand der in den Figuren der Zeichnung angegebenen Ausführungsbeispiele näher erläutert. Es zeigt dabei:
Figur 1 das Blockschaltbild des erfindungsgemäßen Frequenz- Synthesizers;
Figur 2 ein vorteilhaftes Ausführungsbeispiel für den analogen Phasenregelkreis zur Generierung des Multiphasen- Grundtaktes des erfindungsgemäßen Frequenzsynthesi- zers;
Figur 3 das Blockschaltbild des als Taktgenerator ausgebildeten Frequenzteilers des erfindungsgemäßen Frequenzsynthesizers;
Figur 4 das Blockschaltbild des Sigma-Delta-Modulators des erfindungsgemäßen Frequenzsynthesizers .
In allen Figuren der Zeichnung sind gleiche oder funktions- gleiche Elemente, sofern dies nicht anders angegeben ist, mit gleichen Bezugszeichen versehen.
Figur 1 zeigt das Blockschaltbild des erfindungsgemäßen Fre- quenzsynthesizers . In Figur 1 ist mit 1 der erfindungsgemäße Frequenzsynthesizer bezeichnet. Der Frequenzsynthesizer besteht aus in Reihe geschaltetem analogen Phasenregelkreis (PLL) 2, der im vorliegenden Ausführungsbeispiel als Multi- phasentaktgenerator ausgebildet ist, Multiplexer 3 und Frequenzteiler 4. Ferner ist ein Steuerpfad vorgesehen, in den ein Sigma-Delta-Modulator 5, der den Frequenzteiler 4 ansteuert, geschaltet ist.
Zunächst wird die allgemeine Funktionsweise eines erfindungsgemäßen Frequenzsynthesizers anhand der Figur 1 beschrieben. Eine detaillierte Beschreibung des Aufbaus und der Funktionsweise der einzelnen Komponenten des erfindungsgemäßen Fre- quenzsynthesizers 1 erfolgt daran anschließend anhand der Figuren 2 bis 4.
Der externe Master-Referenztakt mit der Frequenz fIN wird über einen Vorteiler mit dem Teilerfaktor 1/m auf eine analoge PLL gegeben. Die PLL generiert daraus ein mehrphasiges Taktsignal der n-fachen Frequenz mit p Phasen. Der PLL- Ausgangstakt hat somit die Frequenz fl=fIN*n/m. Dises
"Taktbündel" wird auf eine beliebige Anzahl von Teilern gegeben, wobei pro benötigter Ausgangsfrequenz jeweils ein Teiler vorgesehen ist. Die Teilungsfaktoren dieser Teiler können frei programmiert werden, es sind dabei diskrete Teilungsfak- toren q/p möglich. Aufgrund der diskreten Werte stimmt die Ausgangsfrequenz typischerweise nicht mit der gewünschten Frequenz überein. Mit jedem Takt ergibt sich ein konstanter Phasenfehler. Dieser Phasenfehler wird in einem Sigmadelta- Modulator akkumuliert.
Wenn dieser Akkumulator über- oder unterläuft, wird für den nächsten Takt der Teilerfaktor um +l/p oder um -1/p modifiziert, so daß die Teilung nicht mit dem Faktor q/p erfolgt, sondern mit dem Faktor (q+l)/p bzw. (q-l)/p. Durch den Über- lauf des Sigmadelta-Modulators wird automatisch die Phasenkorrektur in dem Phasenfehlerspeicher berücksichtigt. Mit dem frei programmierbaren Wert, der an den Sigmadelta-Modulator als Phasenfehler angelegt wird, kann jede beliebige Ausgangsfrequenz gebildet werden. Die Genauigkeit dieser Frequenz hängt nur von der Akkuwortbreite ab. Das Eigenjitter dieses Taktes ist nominal 1/ ( fIN*n/m*p) , die Auflösungsschritte liegen bei 1/ (fIN*n/m*p*2ΛAkuu-Wortbreite) . Beides ist nur limitiert durch die maximal mögliche Frequenz der verwendeten Halbleitertechnologie. Vorbedingung zum Einsatz dieser Schal- tung ist allerdings, daß die Frequenz fl entsprechend höher- frequenter als der gewünschte Ausgangstakt fout ausgelegt sein muß.
Figur 2 zeigt das Blockschaltbild eines vorteilhaften Ausfüh- rungsbeispiels für den analogen Phasenregelkreis zur Generierung des Multiphasen-Grundtaktes.
Die analoge PLL 2 in Figur 2 weist einen Phasendetektor 21, ein Schleifenfilter 22 und einen Oszillator 23, die in Reihe geschaltet sind, auf. Darüber hinaus ist ein Rückkopplunspfad 24 vorgesehen, der das Ausgangssignal fl des Oszillators 23 in den Phasendetektor 21 rückkoppelt. In den Rückkopplungspfad 24 ist ein erster Teiler 25 mit einem ersten Teilerverhältnis 1/n geschaltet. Darüber hinaus ist ein zweiter Teiler 26 vorgesehen, der als Vorteiler dem Phasendetektor 21 der analogen PLL 2 vorgeschaltet ist. Der zweite Teiler 26 weist ein zweites Teilerverhältnis 1/m auf. Ferner ist eine Steuereinrichtung 27 vorgesehen. Die Steuereinrichtung 27 steuert die Teiler 25, 26 sowie den Schleifenfilter 22 an. Die Steu- ereinrichtung 27 kann insbesondere als Mikroprozessor bzw.
Mikrocomputer ausgebildet sein. Dabei können die verschiedenen Teilerverhältnisse 1/m, 1/n sowie die verschiedenen Parameter der analogen PLL 2, wie beispielsweise die Filterkonstante, der Verstärkungsfaktor des Oszillators 23, geeignet eingestellt werden. Somit ist eine softwaremäßig, durch das Programm der Steuereinrichtung 27 gesteuerte Einstellung dieser Faktoren möglich, was bereits an dieser Stelle allein eine sehr große Flexibilität der analogen PLL 2 gewährleistet. Typischerweise ist das Schleifenfilter 22 als Tiefpassfilter ausgebildet. Besonders vorteilhaft ist ferner, wenn der Oszillator als spannungsgesteuerter Oszillator ausgebildet ist. Besonders vorteilhaft ist ferner, wenn der Oszillator 23 als Ringoszillator mit mehreren Taktabgriffen realisiert ist. Damit läßt sich eine als sogenannte Multiphasentaktgenerator ausgebildete analoge PLL 2 realisieren.
Eine weitere, sehr vorteilhafte Ausgestaltung der analogen PLL 2 ist in der EP 0 821 487 AI beschrieben. Die dort beschriebene analoge PLL weist zusätzlich zu der Phasen- /Frequenzregelung eine Grobregeleinrichtung auf. Diese Grobregeleinrichtung ist insbesondere in der unmittelbaren Startphase der analogen PLL, bei dem diese noch nicht einge- schwungen ist und somit sich die Frequenzunterschiede bzw. die Phasenlage vom Eingangssignal und Ausgangssignal der analogen PLL noch nicht auf einen konstanten Wert stabilisiert haben, aktiviert.
Bezüglich weiterer Einzelheiten, Merkmale, deren Vorteile und Funktionsweise von Phasenregelkreisen wird ausdrücklich auf die EP 0 821 487 AI verwiesen und vollinhaltlich Bezug genommen ( "Incorporated by Reference") .
Figur 3 zeigt das Blockschaltbild des Teilers des erfindungsgemäßen Frequenzsynthesizers. Wie bereits erwähnt, besteht der Teiler aus zwei Teilblöcken: einem Multiplexer 3 und einem Frequenzteiler 4. Der Multiplexer 3 wählt aus den p Phasen des ausgangsseitig von der analogen PLL 2 bereitgestell- ten Ausgangssignals fl nacheinander jeweils eine aus und versorgt den nachgeschalteten Frequenzteiler 4 mit dieser Phase des Multiphasentaktes . Dieser Takt stellt den Arbeitstakt dar. Der Frequenzteiler 4 seinerseits bestimmt, welche Phase der Multiplexer 3 auswählt. Der Frequenzteiler 4 kann außer- dem während des Teilungsvorgangs die ausgewählte Phase wech- sein. Damit sind nicht nur ganzzahlige Teilerfaktoren möglich, sondern auch rationale Teilerfaktoren mit einem dritten Teilerverhältnis q/p. Das dritte Teilerverhältnis q/p läßt sich entsprechend wie die ersten beiden Teilerverhältnisse 1/m, 1/n ebenfalls softwaregesteuert durch die Steuereinrichtung 27 einstellen.
Zum Multiplexer 3 gehen außer den p Phasen noch p Auswahlleitungen, wobei nur jeweils eine der Auswahlleitungen aktiviert ist. Wechselt nun die Auswahlleitung, so ist der Multiplexer 3 derart aufgebaut, daß sichergestellt ist, daß der Ausgangstakt nich "spiken" kann. Vielmehr wird der aus dem Multiplexer 3 ausgekoppelte Arbeitstakt sich um den Abstand zwischen zwei Phasen verkürzen bzw. verlängern. Es wird inner- halb eines Arbeitstaktes immer nur zwischen zwei benachbarten Phasen gewechselt.
Der Frequenzteiler 4 besteht aus mehreren parallel ladbaren Schieberegistern 41...44 der Breite k, aus einem Zähler 45 und aus einer Dekodereinheit 46. Das erste Schieberegister 41 ist der Zyklusgenerator, mit einer logischen "1 " am Eingang. Der Ausgang dieses Schieberegisters ist ein load-Signal, mit dem dieses Schieberegister 41 und alle anderen Schieberegister 42...44 geladen werden. Durch den Ladewert des Schiebe- registers 41 kann nun bestimmt werden, nach wievielen Arbeitstakten der Zyklusgenerator 41 wieder das load-Signal generiert und damit einen neuen Zyklus startet. Dieser Ladewert entspricht dem Grundteilungsfaktor. Dadurch, daß am Dateneingang des Zyklusgenerators 41 eine logische "1 " anliegt, ist sichergestellt, daß es auch zum Laden der Schieberegister 41...44 kommt. Damit läuft die Schaltung aus jedem Zustand stabil an.
Das zweite Schieberegister 42 ist der Ausgangssignalgenera- tor. In ihm wird der Verlauf des Ausgangstaktes während eines Zyklus abgelegt. Im dritten und vierten Schieberegister 43,
44 ist abgelegt, zu welchem Zeitpunkt und in welcher Richtung (up oder down) des Zyklus der Multiplexer 3 den Eingangstakt fl umschalten soll.
Die Signale "command" und "direction" des Sigmadelta- Modulators 5 zeigen an, ob im nächsten Zyklus der Teilerfaktor um 1/p variiert werden soll oder nicht. Sie werden umkodiert und zusammen mit den programmierten Werten in dem drit- ten und vierten Schieberegister 43, 44 übernommen. Die Ausgänge dieser beide Schieberegister 43, 44 steuern einen Zähler 45, welcher die ausgewählte Phase verwaltet. Der Zählerausgang wird mit dem Dekoder 46 dekodiert und gibt die Auswahlleitungen für den Multiplexer 3 an. Dabei müssen auch al- le nicht verwendeten Zählerzustände sinnvoll ausdekodiert werden, um sicherzustellen, daß die Schaltung aus jedem Zustand anläuft.
Die größtmögliche Flexibilität des Teilers 3, 4 kann durch völlig frei programmierbare Ladewerte für die Schieberegister 41...44 erzielt werden. Damit können nahezu beliebige Teilerfaktoren und Ausgangstaktmuster eingestellt werden. Pro Arbeitstakt fl des Frequenzteilers 4 ist nur eine Umschaltung zwischen zwei Phasen möglich. An einer Stelle im Zyklus ist die Möglichkeit zur Phasenumschaltung für die variable Veränderung des Teilungsfaktors um 1/p reserviert.
In Figur 4 ist das Blockschaltbild des Sigmadelta-Modulators des erfindungsgemäßen Frequenzsynthesizers beschrieben.
Der Sigmadelta-Modulator 5 ist prinzipiell ein einfaches Addierwerk 53 der Wortbreite r mit zwei Eingangsworten ph_const und ph_var, die auch die Wortbreite r haben, zusätzlich einer Registereinrichtung 52 und einer Über/Unterlauferkennung 51 für die Signale "command" und "direction". Die Eingangswort- breite sind 2-er Komplement Zahlen und werden mit jedem Takt zum stets positiven Akkumulatorinhalt hinzuaddiert. Detek- tiert wird, ob der Akku durch die Addition bzw. durch die Subtraktion, wenn beide Eingangswörter in Summe negativ sind, über- bzw. unterläuft. In diesem Fall wird ein Signal
"command" generiert. Ein zweites Signal "direction" zeigt an, ob ein Unter- oder Überlauf erfolgt ist. Diese beiden Signale steuern die Modifikation des Teilerfaktors im Frequenzteiler 4. Bei einem Überlauf des Akkumulators wird der nächste Aus- gangstakt verkürzt, bei einem Unterlauf verlängert. Der Akkumulator reagiert auf einen Über- bzw. Unterlauf mit einer Mo- dulo-Operation, daß heißt, er springt automatisch von seinem höchsten Wert auf "0" und umgekehrt.
Prinzipiell verwaltet der Akkumulator den Phasenfehler zwischen dem gewünschten und dem realen Ausgangstakt. Zur weiteren Verdeutlichung sei ein Beispiel aufgezeigt: aus 13MHz Master-Referenztaktfrequenz sollen 16.384MHz Ausgangsfrequenz erzeugt werden. Die analoge PLL generiert einen 6 Phasen Takt (p=6) , wobei dieser Takt maximal die Frequenz von 70MHz aufweiset. In der analogen PLL werden die Faktoren m und n auf 8 und 42 gestellt. Die Ausgangsfrequenz der analogen PLL ist somit fl=13MHz*42/8=68.25MHz. Der intrinsische Jitter liegt damit bei 1/ ( 6*68.25MHz) =2.44ns . Um jetzt aus fl=68.25MHz fout=16.384MHz zu erzeugen, müßte der Teilerblock eigentlich einen Teilerfaktor von 4.1656494 haben. Möglich sind aber nur Teilerfaktoren von q/p mit p=6. Der nächstliegende Teilerfaktor zu 4.1656494 ist somit 25/6=4.16666. Damit ergibt sich die Ausgangsfrequenz zu fout=16.38MHz, daß heißt, sie ist um 4KHz zu klein.
Um jetzt auf fout=16.384MHz zu kommen, muß der Teilerblock zwischendurch den Ausgangstakt für einzelne Takte verkürzen. Dies ist auch möglich, da der Teilerblock dynamisch seinen Teilungsfaktor für einen Takt um 1/p modifizieren kann. Daß heißt, es wird m einem Ausgangstakt der Arbeitstakt fl nicht durch 25/6, sondern durch 24/6 bzw. 26/6 geteilt. Die Folge davon ist, daß die Taktperiode von diesem einen Ausgangstakt um den Wert des mtrinsischen Jitters verkürzt bzw. verlan- gert wird. Die Verkürzung des einen Ausgangstaktes wird durch einen Überlauf des Akkumulators im Sigamdelta-Modulator 5 erzeugt. Bei einer Akkuwortbreite von 12 Bit nimmt der Akkumulator die Werte zwischen 0 und 4095 an. Wenn der Akkumulator berlauft, entspricht dies einer Subtraktion von 4096 vom Ak- kumhalt.
Solange der Teilerblock mit dem Faktor 25/6 teilt, wird statt einer Frequenz von 16.384MHz 16.38MHz erzeugt. Die gewünschte Periode ist 1/16.384MHz=61.035ns, die tatsachlich sich erge- bende Periode ist 1/16.38MHz=61.050ns . Daß heißt, mit jedem Ausgangstakt entfernt sich die Phase des tatsächlichen Ausgangstaktes von der Phase des gewünschten Taktes um l/16.38MHz-l/16.384MHz=14.90ps. Ein Korrekturschritt durch die Modifikation des Teilerfaktors im Teilerblock entspricht einer Phasenverschiebung von 2.44ns. In Folge mußten alle
2.44ns/14.90ps=163.84 Takte der Tellerfaktor am Teilerblock f r einen Ausgangstakt 24/6 statt 25/6 sein.
Der Akkumulator im Sigmadelta-Modulator 5 verwaltet den Pha- senfehler zwischen gewünschten und realen Ausgangstakt. Die Phasenabweichung von 14.90ps wird m eine Binarzahl abgebildet und mit jedem Takt dem Akkumulatorinhalt hinzuaddiert . Wenn der Akkumulator überlauft, entspricht dies einer Subtraktion von 4096 vom Akkumulatorinhalt mit gleichzeitiger Korrektur des Ausgangstaktes um 2.44ns. Daß heißt, die 4096 entsprechen einer Phasenabweichung um 2.44ns. Dementsprechend zeigt ein Bit im Akkumulator eine Phasenabweichung von 2.44ns/4096=0.596ps an. Eine Phasenabweichung von 14.90ps ergibt dann die Zahl 1 .90ps/0.596ps=25. Dementsprechend wird mit jedem Ausgangstakt im Akkumulator die Zahl 25 addiert. In der Folge läuft der Akkumulator alle 4096/25=163.84 Takte über und löst dann eine Änderung des Teilerfaktors am Teilerblock von 25/6 auf 24/6 für einen Takt aus, genau das, was gefordert war.
Die +25 wird konstant im 2-er Komplement Format an den ersten Eingang (ph_const) des Sigmadelta-Modulators 5 angelegt. Der zweite Eingang (ph_var) des Sigmadelta-Modulators ist der Stelleingang für eine rein digitale PLL, wenn der Frequenz- Synthesizer als Oszillator in einer rein digitalen PLL verwendet wird. An diesem Eingang kann dynamisch der Ausgangstakt verändert werden. Die Zahl 1 an diesem Eingang bedeutet somit eine Frequenzveränderung im obigen Beispiel um 61.035ns/0.596ps=9.768ppm. Dadurch, daß an beiden Eingängen 2-er Komplement Zahlen verarbeitet werden, ist auch eine Frequenzkorrektur in die andere Richtung möglich.
Bezugszeichenliste :
1 Frequenzsynthesizer
2 Phasenregelkreis 3 Multiplexer
4 Frequenzteiler
5 Sigmadelta-Modulator
21 Phasendetektor 22 Schleifenfilter, Tiefpaßfilter
23 (spannungsgesteuerter) Oszillator, Ringoszillator
24 Rückkopplungspfad
25 erster Teiler
26 zweiter Teiler, Vorteiler 27 Steuereinrichtung
41 Schieberegister, Zyklusgenerator
42 Schieberegister, Ausgangssignalgenerator
43 Aufwärts-Schieberegister 44 Abwärts-Schieberegister
45 Zälereinrichtung, Auf/Abwärtszähler
46 Dekodereinrichtung
51 Über/Unterlauferkennung 52 Registereinrichtung
53 Addierwerk

Claims

Patentansprüche
1. Frequenzsynthesizerschaltung (1)
- mit einem Phasenregelkreis (2), der aus einem eingangssei- tig eingekoppelten Referenztakt ( j_N) mit beliebiger Frequenz einen hoherfrequenten, -ein- oder mehrphasigen Takt (fι_) an seinem Ausgang bereitstellt,
- mit einem dem Phasenregelkreis (2) nachgeschalteten Frequenzteiler (3, 4), der aus dem hoherfrequenten, ein- oder mehrphasigen Takt (fι_) durch Teilung einen bezüglich seiner Frequenz beliebigen Ausgangstakt (fouτ) an seinem Ausgang bereitstellt, und
- mit einem Sigma-Delta-Modulators (5) , der den Frequenzteiler (3, 4) ansteuert.
2. Schaltung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß der Phasenregelkreis (2) einen in Reihe geschalteten Phasendetektor (21), einen Schleifenfilter (22) und eine Oszil- latoreinrichtung (23) aufweist sowie einen zwischen Eingang und Ausgang des Phasenregelkreises (2) angeordneten Rückkopplungspfad (24) aufweist, in den eine erste Teilereinrichtung (25) mit einem ersten Teilerverhältnis (1/n) geschaltet ist.
3. Schaltung nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß eine dem Phasenregelkreis (2) vorgeschaltete zweite Teilereinrichtung (27) mit einem zweiten Teilerverhältnis (1/m) vorgesehen ist.
4. Schaltung nach einem der Ansprüche 2 oder 3, d a d u r c h g e k e n n z e i c h n e t , daß die Oszillatoreinrichtung (23) als spannungsgesteuerter Oszillator und/oder als Ringoszillator mit mehreren Taktab- griffen ausgebildet ist.
5. Schaltung nach einem der vorstehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß der Phasenregelkreis (2) als Multiphasen-Taktgenerator zur Erzeugung eines aus dem Eingangstaktsignal (fj.N) abgeleiteten mehrphasigen Ausgangstaktsignals (f]_) ausgelegt ist.
6. Schaltung nach einem der vorstehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß der Frequenzteiler (3, 4) einen Multiplexer (3) und einen nachgeschalteten Teiler (4) mit einem dritten Teilerverhältnis (q/p) aufweist, wobei der Teiler (4) jeweils eine Phase des mehrphasigen Ausgangssignals (fι_) des Phasenregelkreis (2) an seinem Ausgang bereitstellt.
7. Schaltung nach einem der vorstehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß der Frequenzteiler (3, 4) einen Zyklusgenerator (41) und einen Ausgangssignalgenerator (42) aufweist.
8. Schaltung nach einem der vorstehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß der Frequenzteiler (3, 4) mindestens ein Schieberegister (41...44) aufweist, dessen Ladewerte frei programmierbar sind.
9. Schaltung nach einem der vorstehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß der Sigma-Delta-Modulator (5) als Addierwerk mit einer ersten Wortbreite (r) ausgebildet ist und mindestens zwei
Steuereingängen und mindestens zwei Steuerausgängen aufweist, wobei in die Steuereingänge jeweils ein Steuersignal (ph__const, ph_var) mit der ersten Wortbreite (r) einkoppelbar ist und wobei die beiden Steuerausgänge ein Richtungssteuer- signal (DIRECTION) und/oder ein Befehlssteuersignal (COMMAND) bereitstellen.
10. Schaltung nach einem der vorstehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß mindestens ein Teilerverhältnis (1/m, 1/n, q/p) der Teilereinrichtungen (25; 27; 3, 4) mittels der Steuereinrichtung (26) frei einstellbar sind und /oder programmierbar sind.
11. Verfahren zum Betreiben der Frequenzsynthesizerschaltung nach einem der vorstehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß ein bezüglich der Frequenz beliebiger Ausgangstakt ( ouτ) aus einem hoherfrequenten, ein- oder mehrphasigen Takt (f]_) durch Teilung im Frequenzteiler (3, 4) gebildet wird, wobei der höherfrequente ein- oder mehrphasige Takt mit einem Phasenregelkreis (2) aus einem Referenztakt (fIN) erzeugt wird, dessen Frequenz in einem bestimmten Bereich beliebig ist.
12. Integrierte Schaltung mit mindestens einer monolithisch im einem Halbleiterchip integrierte Frequenzsynthesizerschaltung (1) nach einem der Ansprüche 1 bis 10.
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