WO1999009592A1 - Assemblage semi-conducteur du type flip et son procede de fabrication - Google Patents

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WO1999009592A1
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flip
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chip semiconductor
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Yoshihiro Ishida
Kiyoshi Shimizu
Shuichi Ishiwata
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Citizen Watch Co., Ltd.
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    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Definitions

  • the present invention relates to a small and thin flip-chip semiconductor package in which an IC chip is mounted on a circuit board by flip-chip bonding, and a method of manufacturing the same.
  • FIG. 5 and FIG. 6 as an example of a conventional method of manufacturing a CSP flip-chip semiconductor package, a flip-chip BGA (ball 'Dallid' array) in which solder ball electrodes are formed on a circuit board. ) Is outlined below.
  • a top view is shown on the right side of the drawing, and AA of the top view is shown on the left side of each top view.
  • a cross-sectional view at the cut along the line is shown.
  • 5 and 6 show an example in which four circuit boards 1 are taken for convenience.
  • circuit board forming process ((A) in FIG. 5), an IC chip mounting process ((B) in FIG. 5), and a resin sealing process ((C in FIG. 5)).
  • a reference member attaching step (FIG. 6 (A)
  • a dicing step (FIG. 6 (B)
  • an electrode forming step (FIG. 6 (C)).
  • a through hole (not shown) is formed in the collective circuit board 100 on both sides which is copper-clad.
  • a copper plating layer is formed on both surfaces of the collective circuit board 100 by electroless copper plating and electrolytic copper plating. Further, the copper plating layer is laminated with a plating resist, and the plating resist is sequentially exposed and developed to form a pattern mask. Thereafter, the copper plating layer is subjected to pattern etching using an etchant through the pattern mask. By this pattern etching, the collective circuit board
  • a plurality of IC connection electrodes (bonding patterns) 3 are arranged on the upper surface of the substrate 100, and an external connection electrode 4 which is a pad electrode arranged in a matrix is formed on the bottom surface.
  • a solder resist process is performed to form a resist film on the bottom surface side of the collective circuit board 100.
  • the resist film has an opening exposing the external connection electrode 4 which is a solderable region.
  • the bottom surface of the integrated circuit substrate 100 becomes flat. In this way, an integrated circuit board 100 having a large number of solderable regions of the same shape arranged in a matrix on the bottom surface is completed (FIG. 5 (A)).
  • solder bumps 5 are formed on the pad electrode surfaces of an IC wafer (not shown).
  • the method for forming the solder bump 5 include a method such as a stud bump method, a ball bump method and a plating bump method.
  • the bump method is effective in reducing the size of an IC chip because bumps can be formed in a narrow arrangement between pad electrodes.
  • the IC wafer on which the solder bumps are formed is cut into a predetermined chip size while being adhered to the adhesive tape to form an IC chip 6.
  • the IC wafer is cut in the X and Y directions by a full cutting method using a device such as a dicing saw. Then, the individual IC chips 6 on the adhesive tape are divided into single pieces.
  • a flux (not shown) is placed on a predetermined position on the solder bumps of the divided IC chip 6 or on the IC connection electrode 3 formed on the upper surface side of the above-mentioned integrated circuit board 100. Is applied. Thereafter, one IC chip 6 is mounted for each circuit board 1 on the main surface of the collective circuit board 100. When placing the IC The surface of the chip 6 on which the solder bumps 5 are formed is opposed to the upper surface of the integrated circuit board 100, and the solder bumps 5 are positioned on the IC connection electrodes 3. Subsequently, solder reflow is performed to electrically connect the IC connection electrode 3 and the IC chip 6 respectively. In this way, the IC chip 6 is mounted (flip chip mounting) on the collective circuit board 100 (FIG. 5, (B)).
  • a plurality of IC chips 6 are integrally formed by performing side-botting over a plurality of adjacent IC chips 6 using a thermosetting encapsulating resin 7. Resin sealing. As a result, as shown in FIG. 5 (C), the IC chip 6 is fixed face-down on the individual circuit boards 1 of the collective circuit board 100 in a sealed state.
  • the flat bottom surface of the collective circuit board 100 on which the IC chip 6 is mounted is attached to the reference member 8 by a fixing means such as an adhesive or an adhesive tape.
  • the assembled circuit board 100 and the reference member 8 are securely fixed because the attachment surfaces are flat to each other (FIG. 6 (A)).
  • the collective circuit board 100 is cut along the X- and Y-direction cut lines 2 formed on the collective circuit board 100, respectively. Cutting is performed by first-class cutting means, and the cut circuit board 1 is further divided into individual circuit boards 1.
  • a dicing machine “DFD-640 (trade name)” manufactured by Disco Co., Ltd. was used for dicing, and a 0.1 mm wide dicing blade “NBC” was used as the dicing blade.
  • NBC 0.1 mm wide dicing blade
  • the adhesive or the like is dissolved with a dissolving solution or the like, and the circuit board 1 is peeled from the reference member 8.
  • solder balls are attached to the positions of the external connection electrodes 4 formed on the lower surface side of each circuit board 1. Subsequently, the solder balls are reflowed to form solder ball electrodes 9 as shown in FIG. 6 (C).
  • the melting point of the solder ball is set lower than the melting point of the solder bump 5 so that the solder bump 5 is not melted by the reflow when the solder ball electrode 9 is formed. Therefore, the solder bump 5 has a composition of Pb: 90% and Sn: 10% having a melting point of half of 250 ° C.
  • Pb 40%, melting point of S n 60% of the composition using a solder 1 80 ° C c:
  • FIG. 7 shows a top view of the flip chip BGA10.
  • the side surface of the IC chip 6 is sealed with a sealing resin 7 protruding from directly below the IC chip 6.
  • the portion of the sealing resin 7 protruding to the side is called a fillet.
  • FIG. 8 shows a cross-sectional view taken along a line AA shown in FIG.
  • FIG. 9 shows a cross-sectional view taken along a line BB shown in FIG.
  • the height of the fillet varies depending on the state of the IC chip 6. The reason is that it is difficult to accurately control the height of the fillet during resin sealing. For this reason, as shown in FIG. 9, a part 7 b of the fillet is usually attached to the upper surface of the IC chip 6. If the fillet adheres to the upper surface of the C chip 6, the thickness of the semiconductor package 10 becomes larger.
  • the IC chip is thinned in a wafer state, for example, to a thickness of 0.4 mm, a solder bump for flip chip bonding is attached to the IC chip.
  • the wafer is easily broken.
  • the wafer is easily broken when the wafer is attached to the dicing tape.
  • it has been difficult to reduce the thickness of the IC chip to a certain thickness or less in a wafer state, for example, a thickness of 0.635 mm to 0.4 mm or less. Therefore, it has been difficult to reduce the thickness of the flip-chip semiconductor package to a certain thickness or less, for example, 1 mm or less.
  • the fillet adhering to the upper surface of the IC chip it forces s Atsuta which causes lowering of the reliability ⁇ fe semiconductor Bakkeji.
  • the flip-chip semiconductor package and the method of manufacturing the same provide a thin and highly reliable flip-chip semiconductor package suitable for mounting on a small portable device or the like and a method of manufacturing the same.
  • the lower surface of the IC chip is mounted on the main surface of the circuit board by flip-chip bonding, and the gap between the circuit board and the IC chip is formed.
  • the height of the upper surface of the IC chip with respect to the main surface of the circuit board and the side of the IC chip protruding from the gap.
  • the height of the highest portion of the sealing resin substantially coincides with the height of the sealing resin.
  • the upper surface of the IC chip is a ground surface. Therefore, if a fillet is attached to the upper surface of the IC chip, it is removed by grinding. Therefore, the sealing resin does not adhere to the upper surface of the polished IC chip.
  • the method of manufacturing a flip chip semiconductor package of the present invention Mounting the lower surface of the IC chip on the main surface of the integrated circuit board, which is divided into multiple circuit boards by flip-chip bonding, and sealing the gap between the integrated circuit board and the IC chip and the side surface of the IC chip
  • the method includes a sealing step of sealing with a resin, and a grinding step of grinding the upper surface of the Ic chip after the sealing step.
  • the height of the upper surface of the IC chip with respect to the main surface of the circuit board is substantially equal to the height of the highest portion of the sealing resin that seals the side surface of the IC chip. Let it.
  • the Ic chip can be made thinner. As a result, the thickness of the flip chip semiconductor package can be reduced.
  • the fillet can be removed by grinding to flatten the upper surface of the IC chip.
  • dimensional control of the fillet during resin sealing can be eased.
  • the upper surface of the IC chip can be flattened, the upper surface of the IC chip can be evenly brought into contact with the planar electrode when measuring the electrical characteristics of the flip-chip semiconductor package. For this reason, accurate measurement of electrical characteristics can be performed, and the reliability of the semiconductor package can be improved.
  • the upper surface of each IC chip can be ground at once. As a result, productivity can be improved. Further, the thickness of each IC chip can be made uniform. As a result, the thickness of each flip-chip semiconductor package can be made uniform. In addition, since the grinding is performed in a collective package state, the occurrence of warpage of the flip-chip semiconductor package can be suppressed. Further, it is preferable that the highest part of the sealing resin is a flat surface, and more preferably, the flat surface of the sealing resin surrounds the periphery of the upper surface of the IC chip. Also, it is desirable that the upper surface of the IC chip and the flat surface of the sealing resin are ground surfaces on the same plane.
  • a flat surface of the sealing resin can be used as an upper surface of the flip-chip semiconductor package in addition to the upper surface of the IC chip.
  • the marking area of the flip-chip semiconductor package can be made wider. Therefore, marking can be easily performed. Also, since the area of the top surface of the package is large, the package can be easily picked up by vacuum suction. In addition, when the knockage is fixed on the upper surface, the package can be more reliably fixed because the fixing area is large.
  • Adhesion can be improved as compared with the case where there is a step at the boundary between the upper surface of the substrate and the flat surface of the sealing resin.
  • the height of the ground surface with respect to the main surface of the circuit board is desirably higher than the height of the active element surface of the IC chip.
  • the function of the Ic chip can be prevented from being adversely affected by the grinding of the upper surface.
  • the upper surface of the IC chip and the flat surface of the sealing resin are coated with a protective film.
  • the protective film By providing the protective film in this way, the reliability of the semiconductor package can be improved. Further, by providing the protective coating, the stress applied from the sealing resin to the IC chip can be reduced. As a result, it is possible to avoid adverse effects due to stress on the IC chip, for example, damage to the IC chip. Therefore, the reliability of the flip-chip semiconductor package can be improved.
  • the protective coating covers the boundary between the upper surface of the Ic chip and the flat surface of the sealing resin. If the boundary line is coated with the protective film, the reliability of the semiconductor package can be further improved. Further, it is preferable that the material of the protective film is different from the material of the sealing resin. Thus, providing a protective film of a material different from the material of the sealing resin provides better adhesion of the protective film to the sealing resin than providing the same material as the sealing resin on the surface of the cured sealing resin. Can be improved.
  • FIG. 1 is a cross-sectional view for explaining a method of manufacturing a flip-chip semiconductor package according to a first embodiment of the present invention.
  • FIG. 2 is a top view illustrating the structure of the flip-chip semiconductor package according to the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view of the cutout along the line CC in FIG.
  • FIG. 4 relates to a flip-chip semiconductor package according to a second embodiment of the present invention.
  • -It is a sectional view for explaining the structure of the die:
  • FIG. 5 are process diagrams for explaining a conventional method of manufacturing a flip chip semiconductor package
  • ( ⁇ ) is an explanatory diagram of a circuit board forming process
  • (B) is FIG. 4 is an explanatory view of an IC mounting step
  • (C) is an explanatory view of a resin sealing step.
  • a top view is shown on the right side of the drawing, and a cross-sectional view taken along a line AA of the top view is shown on the left side of each top view.
  • the illustration of the IC connection electrode 3 and the external connection electrode 4 is omitted.
  • FIG. 6 are process drawings following (C) of FIG. 5, (A) is an explanatory diagram of an electrode forming process, and (B) is an explanatory diagram of an attaching process. It is a figure and (C) is explanatory drawing of a cutting process.
  • a top view is shown on the right side of the drawing, and a cross-sectional view taken along a line AA of the top view is shown on the left side of each top view.
  • the electrodes 3 for IC connection and Illustration of the external connection electrode 4 is omitted.
  • ⁇ Fig. 7 is a top view of the flip chip semiconductor package.
  • FIG. 8 is a cross-sectional view taken along a line AA in FIG.
  • FIG. 9 is a cross-sectional view taken along a cut line BB in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • the steps up to the sealing step are performed in the same steps as the conventional steps described above. Therefore, description of these steps is omitted.
  • the solder ball electrode 9 is formed on the back surface of the collective circuit board 100 in the same manner as in the conventional example.
  • FIG. 1 is a cross-sectional view for explaining a grinding step.
  • the same components as those in the above-described conventional example are denoted by the same reference numerals.
  • FIG. 1 shows a state in which the solder ball electrodes 9 are formed.
  • the shape of the ground portion of the IC chip 6 and the sealing tree 7 is indicated by a dashed line.
  • the upper surface 6a of the IC chip 6 is ground by a grinding means such as grinding, for example, while keeping the package state.
  • a grinding means such as grinding, for example, while keeping the package state.
  • the height of the upper surface 6c of the IC chip 6 after the grinding is higher than the height of the active element surface (IC circuit forming surface) (not shown) of the IC chip 6. The reason is I This is to prevent the function of the C chip 6 from being adversely affected by the grinding.
  • the thickness of the IC chip 6 becomes from ti to ti as shown in FIG. Then, the thickness t 0 of the semiconductor package 2 0, the thickness ti of the IC chip after grinding, the thickness t 2 of the solder bumps 5, and the thickness t 3 of the circuit board 1, the thickness of the solder ball electrodes 9 is the sum of the t 4.
  • T 1 0 by grinding the thickness of the IC chip 6.
  • the sealing resin does not adhere to the upper surface 6c of the IC chip 6 after the grinding.
  • the upper surface 6c of the IC chip 6 after the grinding is flattened.
  • the dimensional control of the fillet can be eased.
  • the upper surface of the IC chip can be evenly brought into contact with the planar electrode. For this reason, therefore c can measure the precise electrical characteristics, thereby improving the reliability of the semiconductor package.
  • each IC chip 6 can be ground at once, and the thickness of each IC chip 6 can be made uniform. For this reason, productivity can be improved.
  • grinding is performed in a state of being sealed with a resin, occurrence of warpage of the IC chip 6 can be suppressed.
  • FIG. 2 shows the top surface of the flip chip semiconductor package 20 cut out by dicing.
  • FIG. 3 is a cross-sectional view taken along a line C-C in FIG.
  • the sealing resin on the side surface of the IC chip 6 is ground simultaneously with the IC chip 6.
  • the highest part of the sealing resin 7 becomes the flat surface 7a.
  • this flat surface 7a surrounds the periphery of the upper surface 6c of the IC chip 6.
  • the upper surface 6c of the IC chip 6 after cutting and the flat surface 7a of the sealing tree 7 are ground surfaces 6b on the same plane. .
  • the height of the upper surface 6 c of the IC chip 6 with respect to the main surface 1 a of the circuit board 1 and the flat surface 7 of the highest part of the sealing resin sealing the side surface of the IC chip 6 The height of a is practically the same.
  • the flat surface 7a of the sealing resin 7 By forming the flat surface 7a of the sealing resin 7, the flat surface 7a of the sealing resin 7 can be used as the upper surface of the flip chip semiconductor package in addition to the upper surface 6c of the IC chip 6. it can. As a result, the marking area of the flip chip semiconductor package 20 can be made wider. For this reason, marking can be easily performed.
  • the contents to be marked include, for example, the package manufacturer name, manufacturing date, and serial number.
  • the flip-chip semiconductor package 20 can be easily picked up by vacuum suction.
  • the package 20 when the package 20 is fixed on the upper surfaces 6c and 7a, a large fixing area can be secured. Therefore, the package can be fixed more reliably.
  • fixing with the upper surfaces 6c and 7a for example, there is a case where dicing is performed while fixing the IC chip 6 side in an assembled package state.
  • the upper surface 6c of the IC chip 6 and the flat surface 7a of the sealing resin 7 are coated with the protective cover 12 in the coating step.
  • This protective film 12 covers the boundary 11 between the upper surface 6 c of the IC chip 6 and the flat surface 7 a of the sealing resin 7.
  • the reliability of the semiconductor package 20a can be improved.
  • coating on the boundary 11 prevents the occurrence of a gap between the IC chip 6 and the sealing resin 7 at the boundary 11, thereby improving reliability. It can be further improved.
  • the protective film 12 the stress applied from the sealing resin 7 to the IC chip 6 can be reduced. As a result, it is possible to avoid adverse effects due to stress on the IC chip 6, for example, damage to the IC chip. For this reason, the word order i of the flip chip semiconductor package 20a can be improved.
  • JCR junction coating range
  • marking is performed by shaving the protected layer 12 with a laser beam.
  • marking is performed using a laser beam
  • the contents of the marking can be changed more easily than when marking is performed by printing.
  • the protective coating # 2 is opaque. Therefore, it is possible to improve the contrast between the opaque protective coating 12 and the chipped portion where the upper surface 6 ′ of the IC chip 6 is exposed: As a result, the visibility of the marking is improved. Can be up.
  • the grinding step is performed before each flip-chip semiconductor package is cut out by dicing.
  • the grinding step may be performed after the dicing step.
  • the flip-chip semiconductor package according to the present invention and the method for manufacturing the same are provided as a flip-chip semiconductor package mounted on a camera-integrated VTR, a small portable device, or the like and having excellent reliability and productivity and a method for manufacturing the same. It is suitable.

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Description

明 现 曞 ' フリップチップ半導䜓パッケヌゞおよびその補造方法 技術分野
本発明は、 回路基板䞊に I Cチップがフリップチップボンディングにより実装 された、 小型か぀薄型のフリッブチップ半導䜓パッケヌゞおよびその補造方法に 関するものである。 背景技術
フリップチップ半導䜓パッケヌゞの小型化、 高密床化に䌎い、 ベア ·チップを 盎接フェむスダりンで基板䞊に実装するフリップチップボンディングが開発され おいる。 さらに近幎、 カメラ䞀䜓型 V T Rや携垯電話等のベア 'チップずほが同 じ寞法の小型パッケヌゞ、 いわゆる c s p (チップサむズ Zスケヌル ·パッケ䞀 ゞ を搭茉した携垯機噚が盞次いで登堎しおきおいる。 このような事情から、 C S Pに察する垂堎芁求が本栌化し、 このため、 最近は C S Pの開発が急速に進ん でいる。
ここで、 第 5図および第 6図を参照しお、 埓来の、 C S Pのフリップチップ半 導䜓パッケヌゞの補造方法䞀䟋ずしお、 回路基板に半田ボヌル電極が圢成された フリップチップ B G A (ボヌル 'ダリッド'アレむ の補造方法に぀いお抂説する。 第 5図の A) 〜 C) および第 6図の A) 〜 C) においおは、 図面の右偎 に䞊面図をそれぞれ瀺し、 各䞊面図の巊偎にその䞊面図の A— Aに沿った切り口 における断面図をそれぞれ瀺す。 なお、第 5図および第 6図においおは、䟿宜䞊、 回路基板 1を 4個取りする䟋を瀺す。
埓来のフリップチップ半導䜓パッケヌゞの補造工皋は、 回路基板圢成工皋 第 5図の A) )、 I Cチップ実装工皋 第 5図の B ) )、 暹脂封止工皋 第 5図の ( C) )、基準郚材匵り付け工皋第 6図の A) )、ダむシング工皋第 6図の B ) ) および電極圢成工皋 第 6図の C) ) ずを含む。
フリップチップ半導䜓パッケヌゞの補造に圓たり、 たず、 回路基板圢成工皋に おいお、 䞡面が銅匵りされた集合回路基板 1 o 0にスルヌホヌル 図瀺せず を 圢成する。
次に、 この集合回路基板 1 0 0の䞡面に、 無電解銅メツキおよび電解銅メツキ により銅メツキ局を圢成する。 さらに、 銅メツキ局をメツキレゞストでラミネヌ トし、 このメツキレゞストを順次に露光および珟像しおパタヌンマスクを圢成す る。 その埌、 このパタヌンマスクを介しお銅メツキ局に察しお゚ッチング液を甚 いたパタヌン゚ッチングを行う。 このパタヌン゚ッチングにより、 集合回路基板
1 0 0の䞊面偎には耇数個分配列した I C接続甚電極 ボンディングパタン 3 を、 たた、 底面偎にはマトリックス状に配眮されたパッド電極である倖郚接続甚 電極 4をそれぞれ圢成する。
続いお、 ゜ルダヌレゞスト凊理を行っお、 集合回路基板 1 0 0の底面偎にレゞ ス ト膜を圢成する。 このレゞスト膜は、 半田付け可胜な領域である倖郚接続甚電 極 4を露出させた開口郚を有する。 このレゞスト膜を圢成するこずにより、 集合 回路基板 1 0 0の底面は平坊ずなる。 このようにしお、 底面に倚数の同䞀圢状の 半田付け可胜な領域がマトリックス状に配眮された、 集合回路基板 1 0 0が完成 する 第 5図の A) )。
次に、 I Cチップ実装工皋では、 たず、 I Cりェハ 図瀺せず のパッド電極 面に半田バンプ 5を圢成する。 この半田バンプ 5の圢成方法には、 䟋えば、 スタ ッドバンプ方匏、 ボ䞀ルバンプ方匏およびメツキバンプ方匏等の方法がある。 こ れらの方法のうち、 メツキバンプ方匏は、 パッド電極間の狭い配列でバンプを圢 成するこずが可胜なため、 I Cチップの小型化に有効である。
続いお、 半田バンプを圢成した I Cりェハを、 粘着テヌプに貌着した状態で所 定のチップサむズに切断しお、 I Cチップ 6を圢成する。 切断にあたっおは、 ダ むシング゜䞀等の装眮を甚いお I Cりェハをフルカツト方匏で X、 Y方向に切削 する。 その埌、 粘着テヌプ䞊の個々の I Cチップ 6を単䜓に分割する。
続いお、 この分割された I Cチップ 6の半田バンプ䞊たたは前述した集合回路 基板 1 0 0の䞊面偎に圢成された I C接続甚電極 3䞊のいずれかの所定䜍眮に、 フラックス 図瀺せず を塗垃する。 その埌、集合回路基板 1 0 0の䞻衚面䞊に、 回路基板 1ごずに I Cチップ 6を䞀個づっ搭茉する。 茉眮にあたっおは、 I Cチ ップ 6の半田バンプ 5が圢成された面偎を集合回路基板 1 0 0の䞊面偎ず察向さ せ、 か぀、 半田バンプ 5を I C接続甚電極 3䞊に䜍眮させる。 続いお、 半田リフ ロヌを行っお、 I C接続甚電極 3ずこの I Cチップ 6ずをそれぞれ電気的に接続 する。 このようにしお、 集合回路基板 1 0 0䞊に、 I Cチップ 6の実装 フリツ プチップ実装 を行う 第 5図の B ) )。
次に、 封止工皋では、 熱硬化性の封止暹脂 7を甚いお、 隣接する耇数個の I C チップ 6にたたが぀たサむドボッティングを行うこずにより、 耇数個の I Cチッ プ 6を䞀䜓的に暹脂封止する。 これにより、 I Cチップ 6は、 第 5図の C) に 瀺すように、 フェむスダりンで集合回路基板 1 0 0の個々の回路基板 1䞊に封止 された状態で固定される c
次に、 基準郚材匵り付け工皋では、 I Cチップ 6を実装した集合回路基板 1 0 0の平坊な底面を、 基準郚材 8䞊に接着剀たたは粘着テヌプなどの固定手段で匵 り付ける。 集合回路基板 1 0 0ず基準郚材 8ずは、 匵り付け面が互いに平坊なた め、 確実に固定される 第 6図の A) )。
次に、 ダむシング工皋では、 第 6図の B ) に瀺すように、 集合回路基板 1 0 0を、 この集合回路基板 1 0 0に圢成した X方向および Y方向のカツトラむン 2 にそれぞれ沿っおダむシング゜䞀等の切削手段で切削し、 さらに切削された回路 基板 1を個々の回路基板 1に分割する。 ここでは、 ダむシングに圓たり、 株匏䌚 瀟ディスコ補のダむシング機 「D F D— 6 4 0 (商品名」 を䜿甚し、 たた、 ダ ィシングブレヌドずしおは、 幅 0 . 1 mmのダむシングブレ䞀ド 「N B C— Z B 1 0 9 0 S 3 (商品名」 を䜿甚する。
その埌、 溶解液等により接着剀等を溶解しお、 回路基板 1を基準郚材 8から剥 離する。
次に、 電極圢成工皋では、 たず、 個々の回路基板 1の䞋面偎に圢成された倖郚 接続甚電極 4の配眮䜍眮に、 それぞれ半田ボヌルを付ける。 続いお、 半田ボヌル をリフロヌしお、 第 6図の C) 瀺すように、 半田ボヌル電極 9を圢成する。 なお、 半田ボヌル電極 9を圢成する際のリフロヌにより半田バンプ 5が融けな いように、半田ボヌルの融点は、 半田バンプ 5の融点よりも䜎くする。そのため、 半田バンプ 5には、 P b  9 0 %、 S n  1 0 %の組成の融点が 2 5 0 °Cの半 田を䜿甚し、 䞀方、 半田ボヌルには、 Pb  40%、 S n 60 %の組成の融点が 1 80°Cの半田を䜿甚する c:
以䞊の工皋を経お個々のフリップチップ半導䜓パッケヌゞの䞀䟋ずしおのフリ ップチップ B G A (ボヌル 'グリッド 'アレむ 1 ()を完成する。
次に、 図 7に、 フリップチップ BGA10の䞊面図を瀺す。 図 7に瀺すように、 I Cチップ 6の偎面は、 I Cチップ 6の盎䞋からはみ出した封止暹脂 7によっお 封止されおいる。 偎面ぞはみ出した郚分の封止暹脂 7をフィレットず称する。 次に、 図 8に、 図 7に瀺す A— Aに沿った切り口における断面図を瀺す。 図 8 に瀺すように、 I Cチップ 6の厚さは T\= 0. 4 mmであり、 封止高さ、 すな わち、 半田バンプの厚さは T2=0. 05mmであり、 回路基板 1の厚さは T3 = (). 28mmであり、 半田ボ䞀ル 9の厚さは䞁4 = 0. 4mmである。 したが ぀お、 半導䜓パッケヌゞ 10の厚さは、 T。 = T】 +T2 + T3 + T4= 1. 1 3m mずなる。 すなわち、 埓来の半導䜓パッケヌゞ 10の厚さは、 1mmを超えおし たう。
たた、 図 9に、 図 7に瀺す B— Bに沿った切り口における断面図を瀺す。 図 8 および図 9に瀺すように、 I Cチップ 6の各䟧而によっお、 フィレッ トの高さは ばら぀いおいる。 その理由は、 暹脂封止の際に、 フィレツ 卜の高さを正確に制埡 するこずが困難なためである。 このため、 図 9に瀺すように、 通垞、 フィレット の䞀郚分 7 bは、 I Cチップ 6の䞊面に付 する。 】 Cチップ 6の䞊面にフィレ ットが付着すれば、 半導䜓パッケヌゞ 10の厚さは䞀局厚くなる。
ずころで、近幎、小型携垯甚機噚に䞀局の小型化が芁求されおいる。その結果、 この小型携垯甚機噚に搭茉されるフリツプチップ半導䜓パッケヌゞに察しおも、 より䞀局の小型化および薄型化が芁求されおいる。 フリップチップ半導䜓パッケ 䞀ゞの厚さを䟋えば 1 mm以䞋にするこずが芁求されおいる。
ずころが、 フリップチップ半導䜓パッケヌゞを薄型化するために、 半田ボヌル 電極、 回路基板および半田バンプの厚さをこれ以䞊薄くするこずは困難である。 そこで、 I Cチップを薄型化するこずが考えられる。
しかしながら、 I Cチップをりェハヌの状態で薄くするず、 䟋えば 0. 4mm の厚さたで薄くするず、 I Cチップにフリップチップボンディング甚の半田バン プを圢成する際に、 りェハヌが割れやすくなる。 たた、 りェハヌをさらに薄くす るず、 りェハヌをダむシングテヌプに貌着する際に、 りェハヌが割れ易くなる。 このため、 I Cチップをりェハヌ状態で䞀定の厚さ以䞋、 䟋えば、 0 . 6 3 5 m m〜0 . 4 mmの厚さ以䞋に薄型化するこずは困難であった。 したがっお、 フリ ップチップ半導䜓パッケヌゞを䞀定の厚さ以䞋、 䟋えば 1 mmの厚さ以䞋に薄型 化するこずは困難であった。
たた、 I Cチップの䞊面の䞀郚分にフィレツ 卜が付着するず、 フリップチップ 半導䜓パッケヌゞの厚さが厚くなるだけでなく、 I Cチップの䞊面に段差ができ る。 その結果、 フリップチップ半導䜓パッケヌゞの電気特性の枬定を行う際に、 I Cチップの䞊面を平面電極に均等に接觊させるこず困難ずなる。 このため、 æ­£ 確な電気特性の枬定を行うこずが困難ずなる。 したがっお、 I Cチップの䞊面に 付着したフィレットは、 半導䜓バッケヌゞの信頌 ^feを䜎䞋させる原因ずなるこず 力 sあ぀た。
したがっお、 本発明に係るフリップチップ半導䜓パッケヌゞおよびその補造方 法は、 䞊述の問題にかんがみ、 小型携垯機噚等に搭茉しお奜適な、 信頌性に優れ た薄型のフリップチップ半導䜓パッケヌゞおよびその補造方法の提䟛を目的ずす
発明の開瀺
この発明のフリップチップ半導䜓パッケヌゞ 以䞋、 単に 「パッケヌゞ」 ずも 略称する。 によれば、 回路基板の䞻衚面に I Cチップの䞋面をフリップチップ ボンディングにより実装し、 この回路基板ず I Cチップずの空隙に封止暹脂を泚 入しお、 圓該空隙を封止したフリップチップ半導䜓パッケヌゞにおいお、 回路基 板の䞻衚面を基準ずした、 I Cチップの䞊面の高さず、 空隙から I Cチップの偎 面にはみ出した封止暹脂の最高郚の高さずが実質的に䞀臎した構成ずしおある。 たた、 I Cチップの䞊面は、 研削面ずしおある。 このため、 I Cチップの䞊面 に、 フィレットが付着しおいる堎合には研削により陀去される。 したがっお、 研 削埌の I Cチップの䞊面には、 封止暹脂は付着しおいない。
たた、 この発明のフリップチップ半導䜓パッケヌゞの補造方法によれば、 切断 により耇数個の回路基板に分けられる集合回路基板の䞻衚面に I Cチップの䞋面 をフリップチップボンディングにより実装する実装工皋ず、 この集合回路基板ず I Cチップずの空隙および圓該 I Cチップの偎面を封止暹脂により封止する封止 工皋ず、 封止工皋の埌に、 I cチップの䞊面を研削する研削工皋ずを含む方法ず しおある。
たた研削工皋においお、 前蚘回路基板の䞻衚面を基準ずした、 前蚘 I Cチップ の䞊面の高さず、 前蚘 I Cチップの偎面を封止した前蚘封止暹脂の最高郚の高さ ずを実質的に䞀臎させる。
このように、 I cチップの䞊面を研削しお、 この䞊面の高さず封止暹脂の最高 郚の高さずを実質的に䞀臎させるこずにより、 I cチップを薄型化できる。 その 結果、 フリップチップ半導䜓パッケヌゞを薄型化するこずができる。
たた、 暹脂封止の際に I Cチップの䞊面にフィレツトが付着しお段差が生じお も、 研削によりこのフィレットを陀去しお、 I cチップの䞊面を平坊化するこず ができる。 その結果、 暹脂封止の際にフィレットの寞法管理を緩和するこずがで きる。 その䞊、 I cチップの䞊面を平坊化できるので、 フリップチップ半導䜓パ ッケヌゞの電気特性の枬定を行う際に、 I Cチップの䞊面を平面電極に均等に接 觊させるこずができる。 このため、 正確な電気特性の枬定を行うこずができるの で、 半導䜓パッケヌゞの信頌性を向䞊させるこずができる。
その䞊、 暹脂封止埌に I Cチップの䞊面を研削するので、 補造過皋においお I cチップが割れるおそれが小さい。 このため、生産性を向䞊させるこずができる。 たた、 I Cチップが割れるおそれが小さければ、 歩留たりを向䞊させるこずがで きる。 このため、 補造コストを䜎䞋しお安䟡なフリップチップ半導䜓パッケヌゞ を提䟛するこずができる
たた、 切断工皋の前の集合パッケヌゞの状態で、 各 I Cチップの䞊面を研削す れば、 各 I Cチップの䞊面を䞀床に研削するこずができる。 その結果、 生産性を 向䞊させるこずができる。たた、各 I cチップの厚さを均䞀にするこずができる。 その結果、各フリツプチップ半導䜓パッケヌゞの厚さを均䞀にするこずができる。 たた、 集合パッケヌゞ状態で研削を行うので、 フリップチップ半導䜓パッケヌゞ の反りの発生を抑制できる。 たた、 封止暹脂の最高郚を平坊面ずするず良く、 より奜たしくは、 封止暹脂の 平坊面が、前蚘 I Cチップの䞊面の呚囲を取り囲んでいるこずが望たしい。たた、 I Cチップの䞊面ず、 封止暹脂の平坊面ずが、 同䞀平面䞊の研削面であるこずが 望たしい。
このようにすれば、 フリツプチップ半導䜓パッケヌゞの䞊面ずしお、 I Cチッ プの䞊面に加えお、 封止暹脂の平坊面も利甚するこずができる。 その結果、 フリ ップチップ半導䜓パッケヌゞのマ䞀キング領域をより広く取るこずができる。 こ のため、 マ䞀キングを容易に行うこずができる。 たた、 パッケヌゞの䞊面の面積 が広いので、 パッケヌゞを真空吞着により容易にピックアップできる。 たた、 ノ ッケヌゞをその䞊面で固定する堎合には、 固定面積が広いため、 パッケヌゞをよ り確実に固定するこずができる。
たた、 I Cチップの䞊面ず封止暹脂の平坊面ずが、 同䞀平面䞊の研削面であれ ば、 I Cチップの䞊面および封止暹脂の平坊面䞊に、 保護被膜を圢成する際に、 I Cチップの䞊面ず封止暹脂の平坊面ずの境界に段差がある堎合よりも密着性を 向䞊させるこずができる。
たた、 回路基板の䞻衚面を基準ずした、 研削面の高さは、 前蚘 I Cチップの胜 動玠子面の高さよりも高いこずが望たしい。 このように、 研削面の高さを胜動玠 子面の高さよりも高くすれば、 I cチップの機胜が䞊面の研削により悪圱響を受 けるこずを回避できる。
たた、 I Cチップの䞊面および封止暹脂の平坊面が、 保護被膜によりコ䞀ティ ングされるこずが望たしい。 このように保護被膜を蚭ければ、 半導䜓パッケヌゞ の信頌性を向䞊させるこずができる。 さらに、 保護被膜を蚭けるこずにより、 封 止暹脂から I Cチップぞ印加される応力を緩和するこずができる。 その結果、 I Cチップに察する応力による悪圱響、 䟋えば、 I cチップの砎損を回避するこず ができる。 このため、 フリツプチップ半導䜓パッケヌゞの信頌性を向䞊させるこ ずができる。
たた、 保護被膜が、 I cチップの䞊面ず封止暹脂の平坊面ずの境界線䞊を芆う こずが望たしい。 このように境界線䞊が保護被膜によりコ䞀ティングされおいれ ば、 半導䜓パッケヌゞの信頌性を䞀局向䞊させるこずができる。 たた、 保護被膜の材料を、 封止暹脂の材料ずは異なるこずが奜たしい。 このよ うに、 封止暹脂の材料ず異なる材料の保護被膜を蚭ければ、 硬化した封止暹脂の 衚面に、 封止暹脂ず同䞀材料を蚭ける堎合よりも、 封止暹脂に察する保護被膜の 密着性を向䞊させるこずができる。
たた、 保護被膜をレヌザ光線により削るこずにより、 マ䞀キングを行うこず力 S 望たしい。 このように、 保護被膜にレヌザ光線によりマヌキングを行えば、 印刷 によりマヌキングを行う堎合に比べお、 マヌキング內容を容易に倉曎するこずが できる。 図面の簡単な説明
第 1図は、 本発明の第 1の実斜の圢態に係わり、 フリツプチップ半導䜓パッケ —ゞの補造方法を説明するための断面図である
第 2図は、 本発明の第 1の実斜の圢態に係わり、 フリツプチップ半導䜓パッケ ヌゞの構造を説明するための䞊面図である
第 3図は、 第 2図の C— Cに沿った切り口におけろ断面図である。
第 4図は、 本発明の第 2の実斜の圢態に係わり、 フリップチップ半導䜓パッケ
—ゞの構造を説明するための断面図である:.
第 5図の A) 〜 C) は、 埓来のフリ ツフチップ半導䜓パッケヌゞの補造方 法の説明に䟛する工皋図であり、  Λ ) は、 回路基板圢成工皋の説明図であり、 ( B ) は、 I C実装工皋の説明図であり、 C ) は、 暹脂封止工皋の説明図であ る。 A) 〜 C) においおは、 図面の右偎に䞊面図をそれぞれ瀺し、 各䞊面図 の巊偎にその䞊面図の A— Aに沿った切り口における断面図をそれぞれ瀺す。 た た、 B ) および C) においおは、 I C接続甚電極 3および倖郚接続甚電極 4 の図瀺を省略する。
第 6図の A) 〜 C) は、 第 5図の C ) に続く工皋図であり、 A) は、 電極圢成工皋の説明図であり、 B ) は、匵り付け工皋の説明図であり、 C ) は、 切断工皋の説明図である。 A) 〜 C) においおは、 図面の右偎に䞊面図をそ れぞれ瀺し、 各䞊面図の巊偎にその䞊面図の A— Aに沿った切り口における断面 図をそれぞれ瀺す。 なお、 A) 〜 C) においおは、 I C接続甚電極 3および 倖郚接続甚電極 4の図瀺を省略する。 · 第 7図は、 フリップチップ半導䜓パッケヌゞの䞊面図である。
第 8図は、 第 7図の A— Aに沿った切り口における断面図である。
第 9図は、 第 7図の B— Bに沿った切り口における断面図である。 発明を実斜するための最良の圢態
以䞋、 本発明の実斜の圢態に぀いお図面を参照しお説明する。 なお、 参照する 図面は、 この発明が理解できる皋床に、 各構成成分の倧きさ、 圢状および配眮関 係を抂略的に瀺しおあるに過ぎない。 したがっお、 この発明は図瀺䟋にのみ限定 されるものではなレ、。
以䞋の各実斜の圢態におけるフリップチップ半導䜓パッケヌゞの補造方法にお いおも、封止工皋たでの工皋は、先に説明した埓来の工皋ず同様の工皋にお行う。 したがっお、 これらの工皋の説明を省略する。
[第 1の実斜の圢態]
第 1の実斜の圢態においおは、 切断により耇数偶の回路基板に分けられる集合 回路基板の䞻衚面に I Cチップの䞋面をフリップチップボンディングにより実装 する実装工皋ず、 この集合回路基板ず該 I Cチップずの空隙および圓該 I Cチッ プの偎面を封止暹脂により封止する封止工皋の埌、 研削工皋を行う。
そしお、 研削工皋埌、 埓来䟋ず同様にしお、 集合回路基板 1 0 0の裏面に、 半 田ボヌル電極 9を圢成する。
ここで、 第 1図を参照しお、 研削工皋に぀いお説明する。 第 1図は、 研削工皋 を説明するための断面図である。 なお、 第 1図においおは、 䞊述した埓来䟋ず同 䞀の構成成分には、 同䞀の笊号を付しお瀺す。 たた、 第 1図には、 半田ボヌル電 極 9を圢成した状態を瀺す。 たた、 第 1図においお、 I Cチップ 6および封止暹 月旚 7のうち、 研削された郚分の圢状を䞀点鎖線で瀺す。
この研削工皋においおは、 集合パッケヌゞ状態のたた、 I Cチップ 6の䞊面 6 aを、 䟋えばグラむディングなどの研削手段により、 研削する。 研削にあたっお は、 研削埌の I Cチップ 6の䞊面 6 cの高さが、 I Cチップ 6の胜動玠子面 I C回路圢成面 図瀺せず の高さよりも高くなるようにする。 その理由は、 I Cチップ 6の機胜が研削により悪圱響を受けるこずを回避するためである。
研削の結果、 I Cチップ 6の厚さは、 第 1図に瀺すように から t iずなる。 そしお、 半導䜓パッケヌゞ 2 0の厚さ t 0は、 研削埌の I Cチップの厚さ t iず、 半田バンプ 5の厚さ t 2ず、 回路基板 1の厚さ t 3ず、 半田ボヌル電極 9の厚さ t 4ずの和ずなる。
I Cチップ 6の厚さを研削により ΀ 1 = 0 . 5 m mから䟋えば t = 0 . 2 m mたで 0 . 3 mm薄くした堎合、 他の郚分の厚さがそれぞれ埓来䟋ず同じ t 2 = 0 . 0 5 mm, t 3 = 0 . 2 8 mm, t 4 = 0 . 4 mmならば、 フリップチップ 半導䜓パッケヌゞ 2 0の厚さは、 t。= 0 . 9 3 mmずなる。 したがっお、 フリ ップチップ半導䜓パッケヌゞ 2 0の厚さを 1 mm以䞋ずするこずができる。 なお、 封止工皋においお I Cチップ 6の䞊面 6 aにフィレツトが付着しおも、 研削により陀去される。 このため、 研削埌の I Cチップ 6の䞊面 6 cには、 封止 暹脂は付着しおいない。 したがっお、 研削埌の I Cチップ 6の䞊面 6 cは、 平坊 化されおいる。 その結果、 封止工皋においお、 フィレットの寞法管理を緩和する こずができる。 その䞊、 フリップチップ半導䜓パッケヌゞの電気特性の枬定を行 う際に、 I Cチップの䞊面を平面電極に均等に接觊させるこずができる。 このた め、 正確な電気特性の枬定を行うこずができる c したがっお、 半導䜓パッケヌゞ の信頌性を向䞊させるこずができる。
たた、 この実斜の圢態では、 集合パッケヌゞの状態で、 研削を行うので、 各 I Cチップ 6を䞀床に研削できるずずもに、 各 I Cチップ 6の厚さを均䞀にするこ ずができる。 このため、 生産性を向䞊させるこずができる。 たた、 暹脂封止され た状態で研削するので、 I Cチップ 6の反りの発生を抑制できる。
次に、 研削工皋埌、 半田ボヌル電極 9を圢成した集合回路基板 1 0 0を、 䞊述 した埓来䟋ず同様にしお、 ダむシングにより切断する。 第 2図に、 ダむシングに より切り出されたフリップチップ半導䜓パッケヌゞ 2 0の䞊面を瀺す。 たた、 第 3図に、 第 2図の C侀 Cに沿った切り口における断面図を瀺す。
この実斜の圢態では、 I Cチップ 6の偎面の封止暹脂も I Cチップ 6ず同時に 研削される。 その結果、 封止暹脂 7の最高郚は平坊面 7 aずなる。 そしお、 第 2 図に瀺すように、 この平坊面 7 aは、 I Cチップ 6の䞊面 6 cの呚囲を取り囲ん でいる。 - その䞊、 第 3図に瀺すように、 I Cチップ 6の切削埌の䞊面 6 cず、 封止暹月旚 7の平坊面 7 aずは、 同䞀平面䞊の研削面 6 bずなっおいる。 したがっお、 研削 の結果、 回路基板 1の䞻衚面 1 aを基準ずした、 I Cチップ 6の䞊面 6 cの高さ ず、 I Cチップ 6の偎面を封止した封止暹脂の最高郚の平坊面 7 aの高さずが実 質的に䞀臎する。
このように、 封止暹脂 7の平坊面 7 aを圢成すれば、 フリツプチップ半導䜓パ ッケヌゞの䞊面ずしお、 I Cチップ 6の䞊面 6 cに加えお封止暹脂 7の平坊面 7 aも利甚するこずができる。 その結果、 フリップチップ半導䜓パッケヌゞ 2 0の マヌキング領域をより広く取るこずができる。 このため、 マヌキングを容易に行 うこずができる。
なお、 マヌキングされる内容ずしおは、 䟋えば、 パッケヌゞのメヌカ名、 補造 日、 補造番号が挙げられる。
たた、 パッケヌゞの䞊面 6 cおよび 7 aの面積が広いので、 フリップチップ半 導䜓パッケヌゞ 2 0を真空吞着により容易にピックァップできる。
たた、 パッケヌゞ 2 0をその䞊面 6 cおよび 7 aで固定する堎合には、 固定面 積を広く取るこずができる。 このため、 パッケヌゞをより確実に固定するこずが できる。 䞊面 6 cおよび 7 aで固定する堎合ずしおは、 䟋えば、 集合パッケヌゞ 状態の I Cチップ 6偎を固定しおダむシングを行う堎合が挙げられる。
[第 2の実斜の圢態]
次に、 第 4図を参照しお、 第 2の実斜の圢態に぀いお説明する。
第 2の実斜の圢態では、 研削工皋埌、 コヌティング工皋においお、 I Cチップ 6の䞊面 6 cおよび封止暹脂 7の平坊面 7 aを、 保護被 H莫 1 2によりコヌティン グする。 この保護被膜 1 2は、 I Cチップ 6の䞊面 6 cず封止暹脂 7の平坊面 7 aずの境界線 1 1䞊を芆うようにする。
このように保護被膜 1 2を蚭ければ、 半導䜓パッケヌゞ 2 0 aの信頌性を向䞊 させるこずができる。 特に、 境界線 1 1䞊をコ䞀ティングするこずにより、 境界 線 1 1における I Cチップ 6ず封止暹脂 7ずの隙間の発生を防止しお、 信頌性を 䞀局向䞊させるこずができる。 さらに、 保護被膜 1 2を蚭けるこずにより、 封止 暹脂 7から I Cチップ 6ぞ印加される応力を緩和するこずができる。 その結果、 I Cチップ 6に察する応力による悪圱響、 䟋えば、 I Cチップの砎損を回避する こずができる。 このため、 フリップチップ半導䜓バッケヌゞ 2 0 aの ί蚀頌 Ÿiを向 䞊させるこずができる。
たた、 保護被膜 1 2の材料ずしお、 封止暹胎 7の材料ずは異なるゞャンクショ ンコヌティングレンゞ J C R) を甚いる。 このため、 硬化した封止暹脂 7 aの 衚面に察しする保護被膜 1 2の密着性を向䞊させるこずができる。 その結果、 保 護被膜 1 2の剥離を防止するこずができる
次に、 第 2の実斜の圢態では、 この保護被 liÂœ 1 2をレヌザ光線により削るこず により、 マヌキングを行う。 レヌザ光線によりマヌキングを行えば、 印刷により マヌキングを行う堎合に比べお、マヌキング内容を容易に倉曎するこずができる。 これに察しお、 印刷によりマヌキングを行う堎合には、 印刷内容を倉曎するた びに、 印刷甚の版を倉曎する必芁があ぀た。
さらに、 この実斜の圢態では、 保護被膜〗 2を䞍透明ずする。 このため、 侍透 明な保護被膜 1 2の郚分ず、 I Cチッァ 6の䞊面 6 し'が露出した削られた郚分ず のコントラストを向䞊させるこずができる: その結果、 マヌキングの芖認性を向 䞊させるこずができる。
䞊述した実斜の圢態では、 特定の材料を䜿甚し、 特定の条件で圢成した䟋に぀ いお説明したが、 この発明は倚くの倉曎および倉圢を行うこずができる。䟋えば、 䞊述した実斜の圢態では、 個々のフリップチップ半導䜓パッケヌゞをダむシング により切り出す前に、 研削工皋を行ったが、 この発明では、 䟋えば、 ダむシング 工皋埌に研削工皋を行っおも良レ、。 産業䞊の利甚可胜性
以䞊のように、 本発明に係るフリツプチップ半導䜓パッケヌゞおよびその補造 方法は、 カメラ䞀䜓型 V T Rや小型携垯機噚等に搭茉される、 信頌性おょぎ生産 性の優れたフリツプチップ半導䜓パッケヌゞおよびその補造方法ずしお奜適であ る。

Claims

請 求 の 範 囲
1 . 回路基板の䞻衚面に I Cチップの䞋面をフリップチップボンディングによ り実装し、 該回路基板ず該 I cチップずの空隙に封止暹脂を泚入しお、 圓該空隙 を封止したフリップチップ半導䜓パッケヌゞにおいお、
前蚘回路基板の䞻衚面を基準ずした、 前蚘 I cチップの䞊面の高さず、 前蚘空 隙から前蚘 I Cチップの䟧面にはみ出した前蚘封止暹脂の最高郚の高さずが実質 的に䞀臎した
、
こずを特城ずするフリップチップ半導䜓
2 . 特蚱請求の範囲第 1項に蚘茉のフリツプチッブ半導䜓パッケヌゞにぉレ、お、 前蚘 I Cチップの䞊面が、 研削面である
こずを特城ずするフリツフチップ半導䜓パッケヌゞ。
3 . 特蚱請求の範囲第 1項たたは第 2項に蚘茉のフリップチップ半導䜓パッケ ヌゞにおいお、
前蚘封止暹脂の最高郚が、 平坊面である
こずを特城ずするフリップチップ半導䜓パッケヌゞ。
4 . 特蚱請求の範囲第 3項に蚘茉のフリッブチップ半導䜓パッケヌゞにおいお、 前蚘封止暹脂の平坊面が、 前蚘 I Cチップの䞊面の呚囲を取り囲んでいる こずを特城ずするフリップチップ半導䜓パッケヌゞ。
5 . 特蚱請求の範囲第 3項たたは第 4項に蚘茉のフリツプチップ半導䜓パッケ ヌゞにおいお、
前蚘 I Cチップの䞊面ず、 前蚘封止暹脂の平坊面ずが、 同䞀平面䞊の研削面で ある
こずを特城ずするフリップチップ半導䜓パッケヌゞ。
6 . 特蚱請求の範囲第 2 ~ 5項のいずれか䞀぀に蚘茉のフリツプチップ半導䜓 パッケヌゞにおいお、
前蚘回路基板の䞻衚面を基準ずした、 前蚘研削面の高さが、 前蚘 I Cチップの 胜動玠子面の高さよりも高い
こずを特城ずするフリップチップ半導䜓パッケヌゞ。
7 . 特蚱請求の範囲第 3〜 6項の/、ずれか䞀぀に蚘茉のフリツプチップ半導䜓 パッケヌゞにおいお、
前蚘 I Cチップの䞊面および前蚘封止暹脂の平坊面が、 保護被膜によりコヌテ ィングされた
こずを特城ずするフリップチップ半導䜓パッケヌゞ。
8 . 特蚱請求の範囲第 7項に蚘茉のフリップチップ半導䜓パッケヌゞにおいお、 前蚘保護被膜が、 前蚘 I Cチップの䞊面ず前蚘封止暹脂の平坊面ずの境界線䞊 を芆った
こずを特城ずするフリップチップ半導䜓パッケヌゞ。
9 . 特蚱請求の範囲第 7項たたは第 8項に蚘茉のフリツプチップ半導䜓パッケ —ゞにおいお、
前蚘保護被膜の材料ず前蚘封止暹脂の材料ずが異なる
こずを特城ずするフリップチップ半導䜓パッケヌゞ。
1 0 . 特蚱請求の範囲第 1〜 9項のいずれか䞀぀に蚘茉のフリツプチップ半導 䜓パッケヌゞにおいお、
前蚘 I Cチップの䞊面に、 前蚘封止暹脂が付着しおいない
こずを特城ずするフリップチップ半導䜓パッケ䞀ゞ。
1 1 . 切断により耇数個の回路基板に分けられる集合回路基板の䞻衚面に I C チップの䞋面をフリップチップボンディングにより実装する実装工皋ず、 該集合回路基板ず該 I Cチップずの空隙おょぎ圓該 I Cチップの偎面を封止暹 脂により封止する封止工皋ず、
前蚘封止工皋の埌に、 前蚘 I cチップの䞊面を研削する研削工皋ず
を含むこずを特城ずするフリップチップ半導䜓パッケヌゞの補造方法。
1 2 . 特蚱請求の範囲第 1 1項に蚘茉のフリツプチップ半導䜓パッケ䞀ゞの補 造方法においお、
前蚘研削工皋においお、 前蚘回路基板の䞻衚面を基準ずした、 前蚘 I Cチップ の䞊面の高さず、 前蚘 I cチップの偎面を封止した前蚘封止暹脂の最高郚の高さ ずを実質的に䞀臎させた
こずを特城ずするフリップチップ半導䜓パッケヌゞの補造方法。
1 3 . 特蚱請求の範囲第 1 2項に蚘茉のフリツプチップ半導䜓パッケ䞀ゞの補 造方法においお、
前蚘研削工皋においお、 前蚘封止暹脂の最高郚ずしお平坊面を圢成した こずを特城ずするフリップチップ半導䜓パッケヌゞの補造方法。
1 4 . 特蚱請求の範囲第 1 3項に蚘茉のフリツプチップ半導䜓パッケヌゞの補 造方法においお、
前蚘研削工皋においお、 前蚘 I cチップの䞊面の呚囲を取り囲んだ、 前蚘封止 暹脂の平坊面を圢成した
こずを特城ずするフリツプチップ半導䜓パッケヌゞの補造方法。
1 5 . 特蚱請求の範囲第 1 3項たたは第 1 4項に蚘茉のフリップチップ半導䜓 パッケヌゞの補造方法にぉレ、お、
前蚘研削工皋においお、前蚘 I cチップの䞊面ず、前蚘封止暹脂の平坊面ずを、 同䞀平面䞊の研削面ずしお圢成した
こずを特城ずするフリップチップ半導䜓パッケヌゞの補造方法。
1 6 . 特蚱請求の範囲第 1 1〜 1 5項のいずれか䞀぀に蚘茉のフリップチップ 半導䜓パッケヌゞの補造方法にぉレ、お、
前蚘研削工皋埌に、 前蚘 I Cチップの䞊面および前蚘封止暹脂の平坊面を保護 被膜によりコヌティングするコ䞀ティング工皋を含む
こずを特城ずするフリップチップ半導䜓パッケヌゞの補造方法。
1 7 . 特蚱請求の範囲第 1 6項に蚘茉のフリツプチップ半導䜓パッケヌゞの補 造方法においお、
前蚘コ䞀ティング工皋においお、 前蚘保護被膜を、 前蚘 I Cチップの䞊面ず前 蚘封止暹脂の平坊面ずの境界線䞊に圢成した
こずを特城ずするフリップチップ半導䜓パッケヌゞの補造方法。
1 8 . 特蚱請求の範囲第 1 6項たたは第 1 7項に蚘茉のフリップチップ半導䜓 パッケヌゞの補造方法においお、
前蚘保護被膜をレヌザ光線により削るこずにより、 マヌキングを行う
こずを特城ずするフリップチップ半導䜓パッケヌゞの補造方法。
1 9 . 特蚱請求の範囲第 1 1〜 1 8項のレ、ずれか䞀぀に蚘茉のフリツプチップ 半導䜓パッケヌゞの補造方法にぉレボお、
前蚘研削工皋の埌に、 前蚘集合回路基板を前蚘回路基板ごずに切り分ける切断 工皋を含む
こずを特城ずするフリップチップ半導䜓パッケヌゞの補造方法。
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