JP3850967B2 - 半導体パッケージ用基板及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体パッケージの製造方法に係わり、更に詳しくは外部接続用の突起電極を有する半導体パッケージの製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体パッケージの小型化、高密度化に伴いベア・チップを直接フェイスダウンで、基板上に実装するフリップチップボンディングが開発されている。カメラ一体型ＶＴＲや携帯電話機等の登場により、ベア・チップと略同じ寸法の小型パッケージ、所謂ＣＳＰ（チップサイズ／スケール・パッケージ）を載せた携帯機器が相次いで登場してきている。最近ＣＳＰの開発は急速に進み、その市場要求が本格化している。
【０００３】
図６は、多数個取りし、高密度実装化した従来技術が特開平８−１５３８１９号公報に開示されている。以下図面に基づいてその概要を説明する。
【０００４】
図６において、短冊状の回路基板１にスルーホール２を形成後、銅メッキ層を施す工程と、全ての回路パターンと接続する共通電極１４を含む複数個、例えば２個のＢＧＡを構成する回路パターンを形成する回路パターン形成工程と、前記回路基板１の上下両面に感光性樹脂皮膜を施した後、エッチングにより、共通電極１４及びＩＣチップ、ボンディングワイヤ、半田バンプの各接続部を除くようにドライフイルムを形成するドライフイルムラミネート工程と、前記共通電極１４を利用して前記回路基板１の上下両面の露出している電極の銅メッキ層の表面に、Ｎｉ−Ａｕメッキ層を形成する。
【０００５】
次に、共通電極１４と回路パターンとを分離するパターン分離工程は、製品分離ライン１５の四辺に沿って、その四隅に回路基板１と連結する連結部１５ａを残すように、ルータ加工により長穴１６を穴明けする。その後、ワイヤーボンディング及びトランスファーモールドにより樹脂封止し、回路基板１の下面に半田バンプを形成する。
【０００６】
製品分離工程は、前記四隅に残した連結部は狭隘なため、プレス抜き等の切り離し手段で余分な負荷をかけることなく極めて容易に分離することにより、単個のＢＧＡを製造することができる。
【０００７】
しかしながら、前述した短冊状の複数個取りする半導体パッケージの製造方法は、単個の半導体パッケージの製造方法に比較して生産性は若干向上するが、小型パッケージであるＣＳＰにおいては、回路基板製造時の基板取り個数が少なく、生産コストが高くなる。また、前記ＣＳＰのように、前記回路基板の外縁から最外周に位置するボール電極の中心までの距離が差が無くなると、製品分離工程でプレス抜き等の切り離し手段で分離する時の金型押さえ代が無くなる等の問題があった。
【０００８】
そこで、小型携帯機器等に搭載するＣＳＰの従来の半導体パッケージの製造方法について以下その概要を説明する。
【０００９】
図３は半導体用パッケージ基板製造工程である。両面銅張りされた集合回路基板１Ａにスルーホール２１を形成した後、無電解銅メッキ及び電解銅メッキにより銅メッキ層２２を形成し、スルーホールを樹脂などの穴埋め材２３で穴埋めし、エッチングレジストをラミネートし、露光現像してパターンマスクを形成した後、エッチング液を用いてパターンエッチングを行うことにより、前記集合回路基板１Ａの上面側には複数個分配列したＩＣ接続用電極３、下面側にパッド電極である外部接続用電極４を形成する。次にソルダーレジスト処理を行い、所定の部分にレジスト膜を形成することにより、前記集合回路基板１Ａの下面側には外部接続用電極４を露呈するよう形成し、更に露出したＩＣ接続用電極３及び外部接続用電極４上に金メッキを行い、多数個取りする集合回路基板１Ａが完成される。
【００１０】
図４（ａ）は図３詳細を説明した多数個取りする回路基板形成工程であり、集合回路基板１Ａの上面側に複数個分配列したＩＣ接続用電極３、下面側にマトリックス状に多数の同一形状の半田付け可能な外部接続用電極４を形成してある。２はＸ、Ｙ方向に直交するカットラインである。
【００１１】
図４（ｂ）に示すＩＣチップ実装工程は、先ず、ＩＣウエハーをバンプ工程に流して前記ＩＣウエハーのパッド電極面に半田バンプ５を形成する。前記半田バンプ５の形成方法には、一般に、スタッドバンプ方式、ボールバンプ方式、及びメッキバンプ方式等があるが、その中で、パッド電極位置にレジストにて窓を形成し半田浴槽中に浸漬してメッキにて半田バンプを形成するメッキバンプ方式は、パッド電極間の狭い配列でバンプを形成することが可能で、ＩＣチップの小型化には有効な半田バンプの形成手段である。
【００１２】
前記半田バンプ５を形成後、前記ＩＣウエハーを粘着テープ等で貼着した状態で、所定のチップサイズにダイシングソー等の装置でウエハーの厚みをフルカット方式でＸ、Ｙ方向に切断した後、ＩＣチップ６を単体に分割する。
【００１３】
前記半田バンプ付きＩＣチップ６、又は前述した集合回路基板１Ａの前記配線バターンの所定位置にフラックスを塗布して、単体に分割した前記ＩＣチップ６を１個づつ複数個分配列した集合回路基板１Ａの個々の回路基板１上の所定位置に搭載した後、半田リフロー工程を経て、フリップチップ実装を行う。
【００１４】
図４（ｃ）に示す封止工程は、熱硬化性の封止樹脂７で前記隣接する複数個のＩＣチップ５に跨がった状態で、サイドポッティングにより一体的に樹脂封止することにより、ＩＣチップ６はフェイスダウンで集合回路基板１Ａの個々の回路基板１上に固定される。
【００１５】
さらに、ＩＣチップ６を実装した集合回路基板１Ａの下面側に形成された外部接続用電極４の位置に、半田ボールを配置してリフローすることによりボール電極９を形成する。
【００１６】
図５（ａ）に示す基準部材張り付け工程は、ＩＣチップ６を実装した集合回路基板１Ａの下面側に形成された外部接続用電極４を、基準部材８上に接着剤又は粘着テープ等の固定手段で張り付ける。
【００１７】
図５（ｂ）は、タイシング工程で、前述のＸ、Ｙ方向のカットライン２に沿って、ダイシングソー等の切削手段で、図７（ａ）示すような集合回路基板１Ａの下面側に形成された切削用目合わせマーク１１を基準に、単個に切削、分割した後、熱等により基準部材８より剥離する。
【００１８】
図７（ａ）は、集合回路基板１Ａの下面側の平面図であり、製品内に外部接続用電極４製品外に切削用目合わせマーク１１が形成されている。
【００１９】
図７（ｂ）は、図７（ａ）の切削用目合わせマーク１１のＥ−Ｅ‘断面図であり、銅パターンにより形成されている。
【００２０】
図７（ｃ）は、図７（ａ）の外部接続用電極４のＦ−Ｆ‘断面図であり、銅パターン上に形成されたソルダーレジストにより形成されている。つまり、外部接続用電極４ａは銅パターンによってその表面が形成されるが、電極の外径、位置はソルダーレジストの開口部によって決定されている。
【００２１】
【発明が解決しようとする課題】
しかしながら、前述した半導体パッケージの製造方法には次のような問題点がある。即ち、ダイシング工程で基準となる切削用目合わせパターンと外部接続用電極が同一でないため、単個に切削、分割されたとき、製品の外形基準でみた外部端子の位置精度が悪い等の問題があった。即ち、切削用目合わせパターンは銅パターンによってその外径と位置が決まるのに対し、外部接続用電極の外径と位置は銅パターンではなく、ソルダーレジストの開口部によって決まるので、両者の位置を完全に一致させるのは難しかった。
【００２２】
製品の外形基準でみた外部端子の位置精度は、切削用目合わせパターンを形成する銅パターンに対する外部接続用電極を形成するソルダーの位置公差±１００ミクロンとダイシング公差±５０ミクロンを合わせた±１５０ミクロンとなる。
【００２３】
本発明は、上記従来の課題に鑑みなされたものであり、その目的は、小型携帯機器等に搭載する外形基準に対する外部端子の位置精度の良い半導体用基板及び半導体パッケージを提供するものである。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明は、ＩＣチップ実装用のボンディングパターンと外部接続用電極を形成するための電極パターンとを集合回路基板面に複数個分配列して形成した回路基板に、複数のＩＣチップを電気的に接続し、該ＩＣチップを樹脂封止したパッケージ集合体を切削して単個の完成半導体パッケージを形成する半導体パッケージ用基板において、前記パッケージ集合体の回路基板は、切削位置を示す位置合わせパターンを有しており、該位置合わせパターンは前記電極パターンを部分的に覆って前記外部接続用電極の位置を規制する部材と同一部材で構成されていることを特徴とするものである。
【００２５】
また、 一方の面に設けられたＩＣチップ実装用のボンディングパターンと、他方の面に設けられた外部接続用電極を形成するための電極パターンとを集合回路基板面に複数個分配列して形成する回路基板形成工程と、前記ボンディングパターンにＩＣチップを電気的に接続するＩＣチップ実装工程と、該ＩＣチップを樹脂封止してパッケージ集合体を形成する封止工程と、該パッケージ集合体のＩＣチップ実装面側を基準部材に固定する保持工程と、保持されたパッケージ集合体の回路基板に切削位置である位置合わせパターンを形成する位置合わせパターン形成工程と、前記位置合わせパターンに基づいて前記回路基板を切削して単個の完成半導体パッケージを形成する切削工程とからなる半導体パッケージ用基板において、前記位置合わせパターンは前記回路基板形成工程で形成される外部接続電極の前記電極パターンを部分的に覆って前記外部接続用電極の位置を規制する部材と同一部材で、且つ同一工程で形成されていることを特徴とするものである。
【００２７】
また、前記電極パターンを部分的に覆って外部接続用電極の位置を規制する部材が、ソルダーレジストであることを特徴とするものである。
【００２８】
また、前記切削工程は、ダイシングソーによる切削で行うことを特徴とするものである。
【００２９】
【発明の実施の形態】
以下図面に基づいて本発明における半導体パッケージ用基板及びその製造方法について説明する。図１及び図２は本発明の実施の形態で、半導体パッケージ用基板の説明図である。図３は半導体用パッケージ基板の製造工程を示す説明図である。図４及び図５は突起電極付きの半導体パッケージの製造工程を示す説明図である。従来技術と同一部材は同一符号で示す。
【００３０】
先ず、図３は半導体パッケージ用基板形成工程の説明図であるが、前述の従来技術と同様であるので、説明は省略する。
【００３１】
図１（ａ）は、本発明の半導体用パッケージ基板を示す平面図である。製品外部にソルダーレジストで形成された切削用目合わせマーク１１がある。製品側の銅パターン上には、ソルダーレジストによって外径と位置が決定された外部接続用電極４ｂがある。即ち本実施形態では、銅パターンの外径がソルダーレジスト開口部の開口径より大きい場合を示しており、切削用目合わせマーク１１が外部接続用電極４ｂの外径と位置を決定するソルダーレジストによって形成されているので、製品外形に対する電極の位置精度が良くなるものである。
【００３２】
図１（ｂ）は図１（ａ）のＡ−Ａ‘断面図である。
【００３３】
図１（ｃ）は図１（ａ）のＢ−Ｂ‘断面図である。
【００３４】
図２（ａ）は、本発明の半導体用パッケージ基板のもう一つの例である。製品外部に、銅パターンで形成された切削用目合わせマーク１１がある。製品側のソルダーレジストを開口した部分には、銅パターンで形成した外部接続用電極４ｂがある。本実施の形態では、銅パターンの外径がソルダーレジスト開口部の開口径より小さい場合を示しており、切削用目合わせマーク１１が、外部接続用電極４ｂの外径と位置を決定する銅パターンで構成されているので、製品外形に対する電極の位置精度が良くなるものである。
【００３５】
図２（ｂ）は図２（ａ）のＣ−Ｃ‘断面図である。
【００３６】
図２（ｃ）は図２（ａ）のＤ−Ｄ‘断面図である。
【００３７】
図４（ａ）の回路基板形成工程、図４（ｂ）のＩＣ実装工程、図４（ｃ）の樹脂封止工程は、前述の従来技術と同様であるので、説明は省略する。
【００３８】
図５（ａ）に示す基準部材張り付け工程は、ボール電極９ａ及び半田ボール突起部９ｂを基準部材８に接着剤、例えば、日東電工（株）製の熱剥離テープ「エレップホルダー感圧型ダイシングテープ、ＳＰＶ−２２４」等の固定手段により張りつけることで、基準部材８上に固定する。
【００３９】
図２（ｄ）はタイシング工程で、前述のＸ、Ｙ方向のカットライン２に沿って、ダイシングソー、例えば、ディスコ製のダイシング機「ＤＦＤ−６４０」、使用ブレード「ＮＢＣ−ＺＢ１０９０Ｓ３、０．１ｍｍ幅」等を使用した切削手段で製品外部にソルダーレジストで形成された切削用目合わせマーク１１を基準にして、単個に切削、分割した後、熱により前述剥離テープの接着力を低下させた後、基準部材８より剥離する。以上の工程により単個のフリップチップＢＧＡ１０が完成される。
【００４０】
【発明の効果】
以上説明したように、本発明の半導体パッケージ基板を使った半導体パッケージでは、ダイシング工程で基準となる目合わせパターンと外部端子パターンの外径と位置を決定する外部接続電極の構成部材とを同一部材、同一工程で形成したので、パッケージ外形に対する外部端子の位置精度が良く、半導体パッケージのマザーボードへの搭載性及び生産性の優れた半導体パッケージを提供することが可能である。
【００４１】
製品の外形基準でみた外部端子の位置精度は、切削用目合わせパターンと外部接続用電極を形成する工程が同じなため、銅パターンまたはソルダーレジストの位置公差±１０ミクロンとダイシング公差±５０ミクロンを合わせた±６０ミクロンとなる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係わる半導体用基板の説明図である。
【図２】本発明の実施の形態に係わる半導体用基板の別の説明図である。
【図３】半導体用基板の製造工程を示す説明図である。
【図４】ＢＧＡ半導体パッケージの製造工程で、回路基板形成工程、ＩＣ実装工程、樹脂封止工程を示す説明図である。
【図５】ＢＧＡ半導体パッケージの製造工程で、回路基板形成工程、ＩＣ実装工程、樹脂封止工程を示す説明図である。
【図６】従来の短冊状のＢＧＡの平面図である。
【図７】従来の半導体用基板の説明図である。
【符号の説明】
１ 回路基板
１Ａ 集合回路基板
２ カットライン
３ ＩＣ接続用電極
４ａ 外部接続用電極
４ｂ 突起形成パッド
５ 半田ボール
６ ＩＣチップ
７ 封止樹脂
８ 基準部材
９ ボール電極（突起電極)
１０ フリップチップＢＧＡ
１１ 切削用目合わせパターン
【発明の属する技術分野】
本発明は半導体パッケージの製造方法に係わり、更に詳しくは外部接続用の突起電極を有する半導体パッケージの製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体パッケージの小型化、高密度化に伴いベア・チップを直接フェイスダウンで、基板上に実装するフリップチップボンディングが開発されている。カメラ一体型ＶＴＲや携帯電話機等の登場により、ベア・チップと略同じ寸法の小型パッケージ、所謂ＣＳＰ（チップサイズ／スケール・パッケージ）を載せた携帯機器が相次いで登場してきている。最近ＣＳＰの開発は急速に進み、その市場要求が本格化している。
【０００３】
図６は、多数個取りし、高密度実装化した従来技術が特開平８−１５３８１９号公報に開示されている。以下図面に基づいてその概要を説明する。
【０００４】
図６において、短冊状の回路基板１にスルーホール２を形成後、銅メッキ層を施す工程と、全ての回路パターンと接続する共通電極１４を含む複数個、例えば２個のＢＧＡを構成する回路パターンを形成する回路パターン形成工程と、前記回路基板１の上下両面に感光性樹脂皮膜を施した後、エッチングにより、共通電極１４及びＩＣチップ、ボンディングワイヤ、半田バンプの各接続部を除くようにドライフイルムを形成するドライフイルムラミネート工程と、前記共通電極１４を利用して前記回路基板１の上下両面の露出している電極の銅メッキ層の表面に、Ｎｉ−Ａｕメッキ層を形成する。
【０００５】
次に、共通電極１４と回路パターンとを分離するパターン分離工程は、製品分離ライン１５の四辺に沿って、その四隅に回路基板１と連結する連結部１５ａを残すように、ルータ加工により長穴１６を穴明けする。その後、ワイヤーボンディング及びトランスファーモールドにより樹脂封止し、回路基板１の下面に半田バンプを形成する。
【０００６】
製品分離工程は、前記四隅に残した連結部は狭隘なため、プレス抜き等の切り離し手段で余分な負荷をかけることなく極めて容易に分離することにより、単個のＢＧＡを製造することができる。
【０００７】
しかしながら、前述した短冊状の複数個取りする半導体パッケージの製造方法は、単個の半導体パッケージの製造方法に比較して生産性は若干向上するが、小型パッケージであるＣＳＰにおいては、回路基板製造時の基板取り個数が少なく、生産コストが高くなる。また、前記ＣＳＰのように、前記回路基板の外縁から最外周に位置するボール電極の中心までの距離が差が無くなると、製品分離工程でプレス抜き等の切り離し手段で分離する時の金型押さえ代が無くなる等の問題があった。
【０００８】
そこで、小型携帯機器等に搭載するＣＳＰの従来の半導体パッケージの製造方法について以下その概要を説明する。
【０００９】
図３は半導体用パッケージ基板製造工程である。両面銅張りされた集合回路基板１Ａにスルーホール２１を形成した後、無電解銅メッキ及び電解銅メッキにより銅メッキ層２２を形成し、スルーホールを樹脂などの穴埋め材２３で穴埋めし、エッチングレジストをラミネートし、露光現像してパターンマスクを形成した後、エッチング液を用いてパターンエッチングを行うことにより、前記集合回路基板１Ａの上面側には複数個分配列したＩＣ接続用電極３、下面側にパッド電極である外部接続用電極４を形成する。次にソルダーレジスト処理を行い、所定の部分にレジスト膜を形成することにより、前記集合回路基板１Ａの下面側には外部接続用電極４を露呈するよう形成し、更に露出したＩＣ接続用電極３及び外部接続用電極４上に金メッキを行い、多数個取りする集合回路基板１Ａが完成される。
【００１０】
図４（ａ）は図３詳細を説明した多数個取りする回路基板形成工程であり、集合回路基板１Ａの上面側に複数個分配列したＩＣ接続用電極３、下面側にマトリックス状に多数の同一形状の半田付け可能な外部接続用電極４を形成してある。２はＸ、Ｙ方向に直交するカットラインである。
【００１１】
図４（ｂ）に示すＩＣチップ実装工程は、先ず、ＩＣウエハーをバンプ工程に流して前記ＩＣウエハーのパッド電極面に半田バンプ５を形成する。前記半田バンプ５の形成方法には、一般に、スタッドバンプ方式、ボールバンプ方式、及びメッキバンプ方式等があるが、その中で、パッド電極位置にレジストにて窓を形成し半田浴槽中に浸漬してメッキにて半田バンプを形成するメッキバンプ方式は、パッド電極間の狭い配列でバンプを形成することが可能で、ＩＣチップの小型化には有効な半田バンプの形成手段である。
【００１２】
前記半田バンプ５を形成後、前記ＩＣウエハーを粘着テープ等で貼着した状態で、所定のチップサイズにダイシングソー等の装置でウエハーの厚みをフルカット方式でＸ、Ｙ方向に切断した後、ＩＣチップ６を単体に分割する。
【００１３】
前記半田バンプ付きＩＣチップ６、又は前述した集合回路基板１Ａの前記配線バターンの所定位置にフラックスを塗布して、単体に分割した前記ＩＣチップ６を１個づつ複数個分配列した集合回路基板１Ａの個々の回路基板１上の所定位置に搭載した後、半田リフロー工程を経て、フリップチップ実装を行う。
【００１４】
図４（ｃ）に示す封止工程は、熱硬化性の封止樹脂７で前記隣接する複数個のＩＣチップ５に跨がった状態で、サイドポッティングにより一体的に樹脂封止することにより、ＩＣチップ６はフェイスダウンで集合回路基板１Ａの個々の回路基板１上に固定される。
【００１５】
さらに、ＩＣチップ６を実装した集合回路基板１Ａの下面側に形成された外部接続用電極４の位置に、半田ボールを配置してリフローすることによりボール電極９を形成する。
【００１６】
図５（ａ）に示す基準部材張り付け工程は、ＩＣチップ６を実装した集合回路基板１Ａの下面側に形成された外部接続用電極４を、基準部材８上に接着剤又は粘着テープ等の固定手段で張り付ける。
【００１７】
図５（ｂ）は、タイシング工程で、前述のＸ、Ｙ方向のカットライン２に沿って、ダイシングソー等の切削手段で、図７（ａ）示すような集合回路基板１Ａの下面側に形成された切削用目合わせマーク１１を基準に、単個に切削、分割した後、熱等により基準部材８より剥離する。
【００１８】
図７（ａ）は、集合回路基板１Ａの下面側の平面図であり、製品内に外部接続用電極４製品外に切削用目合わせマーク１１が形成されている。
【００１９】
図７（ｂ）は、図７（ａ）の切削用目合わせマーク１１のＥ−Ｅ‘断面図であり、銅パターンにより形成されている。
【００２０】
図７（ｃ）は、図７（ａ）の外部接続用電極４のＦ−Ｆ‘断面図であり、銅パターン上に形成されたソルダーレジストにより形成されている。つまり、外部接続用電極４ａは銅パターンによってその表面が形成されるが、電極の外径、位置はソルダーレジストの開口部によって決定されている。
【００２１】
【発明が解決しようとする課題】
しかしながら、前述した半導体パッケージの製造方法には次のような問題点がある。即ち、ダイシング工程で基準となる切削用目合わせパターンと外部接続用電極が同一でないため、単個に切削、分割されたとき、製品の外形基準でみた外部端子の位置精度が悪い等の問題があった。即ち、切削用目合わせパターンは銅パターンによってその外径と位置が決まるのに対し、外部接続用電極の外径と位置は銅パターンではなく、ソルダーレジストの開口部によって決まるので、両者の位置を完全に一致させるのは難しかった。
【００２２】
製品の外形基準でみた外部端子の位置精度は、切削用目合わせパターンを形成する銅パターンに対する外部接続用電極を形成するソルダーの位置公差±１００ミクロンとダイシング公差±５０ミクロンを合わせた±１５０ミクロンとなる。
【００２３】
本発明は、上記従来の課題に鑑みなされたものであり、その目的は、小型携帯機器等に搭載する外形基準に対する外部端子の位置精度の良い半導体用基板及び半導体パッケージを提供するものである。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明は、ＩＣチップ実装用のボンディングパターンと外部接続用電極を形成するための電極パターンとを集合回路基板面に複数個分配列して形成した回路基板に、複数のＩＣチップを電気的に接続し、該ＩＣチップを樹脂封止したパッケージ集合体を切削して単個の完成半導体パッケージを形成する半導体パッケージ用基板において、前記パッケージ集合体の回路基板は、切削位置を示す位置合わせパターンを有しており、該位置合わせパターンは前記電極パターンを部分的に覆って前記外部接続用電極の位置を規制する部材と同一部材で構成されていることを特徴とするものである。
【００２５】
また、 一方の面に設けられたＩＣチップ実装用のボンディングパターンと、他方の面に設けられた外部接続用電極を形成するための電極パターンとを集合回路基板面に複数個分配列して形成する回路基板形成工程と、前記ボンディングパターンにＩＣチップを電気的に接続するＩＣチップ実装工程と、該ＩＣチップを樹脂封止してパッケージ集合体を形成する封止工程と、該パッケージ集合体のＩＣチップ実装面側を基準部材に固定する保持工程と、保持されたパッケージ集合体の回路基板に切削位置である位置合わせパターンを形成する位置合わせパターン形成工程と、前記位置合わせパターンに基づいて前記回路基板を切削して単個の完成半導体パッケージを形成する切削工程とからなる半導体パッケージ用基板において、前記位置合わせパターンは前記回路基板形成工程で形成される外部接続電極の前記電極パターンを部分的に覆って前記外部接続用電極の位置を規制する部材と同一部材で、且つ同一工程で形成されていることを特徴とするものである。
【００２７】
また、前記電極パターンを部分的に覆って外部接続用電極の位置を規制する部材が、ソルダーレジストであることを特徴とするものである。
【００２８】
また、前記切削工程は、ダイシングソーによる切削で行うことを特徴とするものである。
【００２９】
【発明の実施の形態】
以下図面に基づいて本発明における半導体パッケージ用基板及びその製造方法について説明する。図１及び図２は本発明の実施の形態で、半導体パッケージ用基板の説明図である。図３は半導体用パッケージ基板の製造工程を示す説明図である。図４及び図５は突起電極付きの半導体パッケージの製造工程を示す説明図である。従来技術と同一部材は同一符号で示す。
【００３０】
先ず、図３は半導体パッケージ用基板形成工程の説明図であるが、前述の従来技術と同様であるので、説明は省略する。
【００３１】
図１（ａ）は、本発明の半導体用パッケージ基板を示す平面図である。製品外部にソルダーレジストで形成された切削用目合わせマーク１１がある。製品側の銅パターン上には、ソルダーレジストによって外径と位置が決定された外部接続用電極４ｂがある。即ち本実施形態では、銅パターンの外径がソルダーレジスト開口部の開口径より大きい場合を示しており、切削用目合わせマーク１１が外部接続用電極４ｂの外径と位置を決定するソルダーレジストによって形成されているので、製品外形に対する電極の位置精度が良くなるものである。
【００３２】
図１（ｂ）は図１（ａ）のＡ−Ａ‘断面図である。
【００３３】
図１（ｃ）は図１（ａ）のＢ−Ｂ‘断面図である。
【００３４】
図２（ａ）は、本発明の半導体用パッケージ基板のもう一つの例である。製品外部に、銅パターンで形成された切削用目合わせマーク１１がある。製品側のソルダーレジストを開口した部分には、銅パターンで形成した外部接続用電極４ｂがある。本実施の形態では、銅パターンの外径がソルダーレジスト開口部の開口径より小さい場合を示しており、切削用目合わせマーク１１が、外部接続用電極４ｂの外径と位置を決定する銅パターンで構成されているので、製品外形に対する電極の位置精度が良くなるものである。
【００３５】
図２（ｂ）は図２（ａ）のＣ−Ｃ‘断面図である。
【００３６】
図２（ｃ）は図２（ａ）のＤ−Ｄ‘断面図である。
【００３７】
図４（ａ）の回路基板形成工程、図４（ｂ）のＩＣ実装工程、図４（ｃ）の樹脂封止工程は、前述の従来技術と同様であるので、説明は省略する。
【００３８】
図５（ａ）に示す基準部材張り付け工程は、ボール電極９ａ及び半田ボール突起部９ｂを基準部材８に接着剤、例えば、日東電工（株）製の熱剥離テープ「エレップホルダー感圧型ダイシングテープ、ＳＰＶ−２２４」等の固定手段により張りつけることで、基準部材８上に固定する。
【００３９】
図２（ｄ）はタイシング工程で、前述のＸ、Ｙ方向のカットライン２に沿って、ダイシングソー、例えば、ディスコ製のダイシング機「ＤＦＤ−６４０」、使用ブレード「ＮＢＣ−ＺＢ１０９０Ｓ３、０．１ｍｍ幅」等を使用した切削手段で製品外部にソルダーレジストで形成された切削用目合わせマーク１１を基準にして、単個に切削、分割した後、熱により前述剥離テープの接着力を低下させた後、基準部材８より剥離する。以上の工程により単個のフリップチップＢＧＡ１０が完成される。
【００４０】
【発明の効果】
以上説明したように、本発明の半導体パッケージ基板を使った半導体パッケージでは、ダイシング工程で基準となる目合わせパターンと外部端子パターンの外径と位置を決定する外部接続電極の構成部材とを同一部材、同一工程で形成したので、パッケージ外形に対する外部端子の位置精度が良く、半導体パッケージのマザーボードへの搭載性及び生産性の優れた半導体パッケージを提供することが可能である。
【００４１】
製品の外形基準でみた外部端子の位置精度は、切削用目合わせパターンと外部接続用電極を形成する工程が同じなため、銅パターンまたはソルダーレジストの位置公差±１０ミクロンとダイシング公差±５０ミクロンを合わせた±６０ミクロンとなる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係わる半導体用基板の説明図である。
【図２】本発明の実施の形態に係わる半導体用基板の別の説明図である。
【図３】半導体用基板の製造工程を示す説明図である。
【図４】ＢＧＡ半導体パッケージの製造工程で、回路基板形成工程、ＩＣ実装工程、樹脂封止工程を示す説明図である。
【図５】ＢＧＡ半導体パッケージの製造工程で、回路基板形成工程、ＩＣ実装工程、樹脂封止工程を示す説明図である。
【図６】従来の短冊状のＢＧＡの平面図である。
【図７】従来の半導体用基板の説明図である。
【符号の説明】
１ 回路基板
１Ａ 集合回路基板
２ カットライン
３ ＩＣ接続用電極
４ａ 外部接続用電極
４ｂ 突起形成パッド
５ 半田ボール
６ ＩＣチップ
７ 封止樹脂
８ 基準部材
９ ボール電極（突起電極)
１０ フリップチップＢＧＡ
１１ 切削用目合わせパターン
Claims (4)
- ＩＣチップ実装用のボンディングパターンと外部接続用電極を形成するための電極パターンとを集合回路基板面に複数個分配列して形成した回路基板に、複数のＩＣチップを電気的に接続し、該ＩＣチップを樹脂封止したパッケージ集合体を切削して単個の完成半導体パッケージを形成する半導体パッケージ用基板において、前記パッケージ集合体の回路基板は、切削位置を示す位置合わせパターンを有しており、該位置合わせパターンは前記電極パターンを部分的に覆って前記外部接続用電極の位置を規制する部材と同一部材で構成されていることを特徴とする半導体パッケージ用基板。
- 一方の面に設けられたＩＣチップ実装用のボンディングパターンと、他方の面に設けられた外部接続用電極を形成するための電極パターンとを集合回路基板面に複数個分配列して形成する回路基板形成工程と、前記ボンディングパターンにＩＣチップを電気的に接続するＩＣチップ実装工程と、該ＩＣチップを樹脂封止してパッケージ集合体を形成する封止工程と、該パッケージ集合体のＩＣチップ実装面側を基準部材に固定する保持工程と、保持されたパッケージ集合体の回路基板に切削位置である位置合わせパターンを形成する位置合わせパターン形成工程と、前記位置合わせパターンに基づいて前記回路基板を切削して単個の完成半導体パッケージを形成する切削工程とからなる半導体パッケージ用基板において、前記位置合わせパターンは前記回路基板形成工程で形成される前記電極パターンを部分的に覆って前記外部接続用電極の位置を規制する部材と同一部材で、且つ同一工程で形成されていることを特徴とする半導体パッケージ用基板の製造方法。
- 前記電極パターンを部分的に覆って外部接続用電極の位置を規制する部材が、ソルダーレジストであることを特徴とする請求項１に記載の半導体パッケージ用基板。
- 前記切削工程は、ダイシングソーによる切削で行うことを特徴とする請求項２に記載の半導体パッケージ用基板の製造方法。
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