WO1999001811A1 - Dispositif comprenant un circuit integre a semi-conducteur, dispositif a semi-conducteur et appareil electronique comprenant ce dispositif - Google Patents

Dispositif comprenant un circuit integre a semi-conducteur, dispositif a semi-conducteur et appareil electronique comprenant ce dispositif Download PDF

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circuit
auxiliary
clock signal
main
power supply
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PCT/JP1998/002920
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Yasuhiro Oguchi
Yoshiyuki Miyayama
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Seiko Epson Corporation
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    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the system control is performed by the clock control signal 746. This is done by stopping the main clock signal 760.
  • auxiliary circuit 730 it was not possible to continue the operation irrespective of the main circuit 710 or to stop the auxiliary clock signal 770. For this reason, the power consumption of the main circuit could be reduced as necessary.However, since the auxiliary circuit and the auxiliary power supply could not be stopped, the power was constantly consumed in the auxiliary circuit. However, there is a problem that power consumption of the entire semiconductor integrated circuit cannot be suppressed.
  • the auxiliary clock signal 770 cannot be stopped, the circuit operated by the clock signal 770 continues to operate irrespective of necessity / unnecessity, and power consumption increases.
  • the auxiliary circuit 770 is formed of, for example, a time measuring circuit, the auxiliary circuit 770 is used for performing measurement for a certain time, even when it is not necessary to perform measurement for a certain time or more. Since the power consumption cannot be stopped, the power consumed during the unmeasured time other than the fixed time cannot be suppressed, and there is a problem that it is not possible to contribute to the reduction of power consumption.
  • the operation of the time measurement circuit is also performed in semiconductor devices equipped with those used together with the time measurement circuit. Since this will have a significant effect on power consumption, low power consumption has been required.
  • the present invention has been made in order to solve the above-described technical problem, and has a purpose of stopping an auxiliary circuit when it is not necessary and suppressing power consumption in the auxiliary circuit.
  • the present invention provides a semiconductor integrated circuit, a semiconductor device, and an electronic device including the same, which can reduce the power consumption of the entire semiconductor integrated circuit. It is in. Disclosure of the invention
  • a semiconductor integrated circuit has at least one first semiconductor circuit that operates based on at least one first clock signal. Further, it operates based on at least one at least one second clock signal independent of the first clock signal and a request from the first semiconductor circuit, and assists the first semiconductor circuit. It has at least one second semiconductor circuit.
  • the second semiconductor circuit has stop means for stopping the second clock signal as necessary.
  • the first semiconductor circuit stops the first clock signal so that the first semiconductor circuit Operation can be stopped.
  • the operation of the second semiconductor circuit can be stopped by stopping the second clock signal.
  • the present invention stops the second clock signal for a desired period to operate the second semiconductor circuit only during use. The power consumption in the second semiconductor circuit, which is not operated, can be reduced.
  • the stopping means has a control signal generating means for generating at least one clock control signal for controlling stop and non-stop of the second clock signal. Further, there is provided operation control means for stopping and controlling the operation of the second clock signal based on the clock control signal.
  • the stop and non-stop of the second clock signal can be controlled by the operation control means that is controlled based on the control signal.
  • the second clock signal can be stopped only for a desired period.
  • the stopping means has a setting means for setting a stopping time of the second clock signal based on a request from the first semiconductor circuit. Further, there is provided counting means for counting the operation time of the second clock signal and outputting the counter value to the operation control means.
  • the operation control means includes: It is preferable that when the clock value reaches the stop time, the clock control signal of the control signal generation means is output to stop the second clock signal. According to the present invention, the stop start time and the stop end time at which the second semiconductor circuit is stopped can be set as desired by the setting means for setting the stop time of the second clock signal. Thereby, the second semiconductor circuit can be controlled.
  • the operation control unit, the counting unit, and the control signal generation unit each include a transistor of a first conductivity type, and a second conductivity type having a conductivity opposite to that of the first conductivity type. And each of the following.
  • the transistor of the first conductivity type of the counting means is electrically separated from the transistor of the first conductivity type of the operation control means and the control signal generation means. It is preferable that the transistor of the second conductivity type of the counting means be electrically connected to the transistor of the second conductivity type of the operation control means and the control signal generation means.
  • potential supply is achieved by forming a transistor of the first conductivity type and a transistor of the second conductivity type, and electrically separating the counting means, the operation control means, and the control signal generation means. Can be performed independently of each other.
  • the setting unit includes a storage unit for storing a stop time of the second clock signal. Further, there is provided data writing means for writing at least the stop time in the storage means based on a request from the first semiconductor circuit. According to the present invention, the stop time for stopping the second clock signal is formed in the storage means in advance so that the stop time can be stored, so that the second clock signal is operated until a predetermined time and then stopped. The time setting can be easily changed as needed.
  • the second semiconductor circuit includes a power supply circuit for performing a circuit operation of the second semiconductor circuit itself, and a control circuit for controlling the power supply circuit. It is preferable that the control signal generation means outputs a control signal for controlling the control circuit to the control circuit.
  • the power supply circuit for supplying the potential to the second semiconductor circuit and the control means for controlling the power supply circuit can be stopped by the control signal generation means. it can. That is, in this kind of second semiconductor circuit, Only the leakage current of the transistor and the like flows in the semiconductor circuit of No. 2 and the second clock signal driving the second semiconductor circuit is stopped (sleep state) without stopping the power supply circuit. By doing so, power consumption can also be reduced. However, since the power supply circuit itself is not stopped, a small amount of power for the leakage current is consumed. Therefore, in the present invention, such a power consumption can be reduced by employing a configuration in which the power supply circuit is also stopped in addition to the stop of the second clock signal, thereby further reducing power consumption. Can be achieved.
  • the counting means of the second semiconductor circuit, the operation control means and the control signal generating means each operate using the power supply circuit as a supply source.
  • control signal generation means, the counting means, and the operation control means are operated by using the above-described power supply circuit as a supply source, thereby stopping the power supply circuit, thereby stopping the circuits constituting each means. Can also be achieved.
  • the second semiconductor circuit is a time measuring circuit.
  • the second semiconductor circuit in the case of a time measurement circuit, can be operated only for a predetermined measurement time, and the second semiconductor circuit can be stopped for a time other than the measurement time. This makes it possible to form a circuit capable of suppressing power consumption even when the time meter side circuit is provided in the semiconductor circuit.
  • the present invention further includes an input / output unit for performing data input / output between the second semiconductor circuit and the first semiconductor circuit.
  • the second semiconductor circuit further includes an input / output unit for inputting / outputting data between the data holding unit, the operation control unit, and the control signal generation unit.
  • an input / output unit for inputting / outputting data between the data holding unit, the operation control unit, and the control signal generation unit.
  • the data holding unit, the operation control unit, and the control signal generation unit are driven by different voltages.
  • voltage conversion or the like is performed by the input / output means, and data is input / output between the data holding means and the operation control means and the control signal generation means. it can.
  • the first semiconductor circuit has a main power supply circuit for supplying a potential to the first semiconductor circuit.
  • the power supply apparatus further includes a main power supply control circuit that controls the main power supply circuit by outputting a power supply stop signal for stopping the main power supply circuit based on the first clock signal.
  • the present invention in the first semiconductor circuit, by stopping the main power supply circuit, it is possible to reduce the consumption of operating power in the first semiconductor circuit. Therefore,
  • the power consumption of the first semiconductor circuit can be reduced in addition to the power consumption of the second semiconductor circuit, the power consumption of the entire semiconductor device can be reduced.
  • a semiconductor device has the above-described semiconductor integrated circuit.
  • a first power supply circuit for forming a supply voltage of the semiconductor integrated circuit to the first semiconductor circuit;
  • a second power supply circuit for generating a supply voltage of the semiconductor integrated circuit to the second semiconductor circuit; Then, it is preferable that the semiconductor integrated circuit, the first power supply circuit, and the second power supply circuit are formed on the same substrate.
  • the first power supply circuit, the semiconductor integrated circuit, and the second power supply circuit are formed on the same substrate, when the first semiconductor circuit is stopped, the first power supply circuit is stopped. In the case where the second semiconductor circuit is stopped, it can be executed by stopping the second power supply circuit.
  • a semiconductor device has the above-described semiconductor integrated circuit. Further, a first oscillation circuit for generating the first clock signal is provided. Further, a second oscillation circuit for generating the second clock signal is provided. Further, the semiconductor integrated circuit, the first and second oscillation circuits are formed on the same substrate, and a substrate power supply is provided for supplying power to each circuit on the substrate.
  • first and second oscillation circuits for generating first and second clock signals With this configuration, the first and second semiconductor circuits can be stopped by stopping the oscillation of the first and second oscillation circuits. Further, by forming the power supply for the substrate, the first semiconductor circuit can be stopped by stopping the power supply for the substrate.
  • An electronic device includes the above-described semiconductor device. According to this electronic device, by stopping the second semiconductor circuit independently of the first semiconductor circuit, it is possible to stop the second semiconductor circuit except when the second semiconductor circuit is operating. Thus, power consumption in the second semiconductor circuit can be reduced. As a result, wasteful power can be reduced for the entire electronic device, and an optimal low-power-consumption electronic device can be realized.
  • FIG. 1 is a block diagram showing an example of an embodiment of a semiconductor integrated circuit according to the present invention.
  • FIG. 2 is a block diagram showing details of an auxiliary block of the semiconductor integrated circuit of FIG.
  • FIG. 3 is a block diagram showing details of a main circuit of the semiconductor integrated circuit of FIG. 1.
  • FIG. 4 is a flowchart showing a schematic operation of the semiconductor integrated circuit of FIG.
  • FIG. 5 is a timing chart showing the operation timing of the main circuit and the auxiliary circuit of the semiconductor integrated circuit of FIG.
  • FIG. 6 is a functional block diagram showing details of the CPU of the main circuit of the semiconductor integrated circuit of FIG. 1.
  • FIG. 7 is a block diagram showing an example of another embodiment of the semiconductor integrated circuit according to the present invention.
  • FIG. 8 is a sectional view showing an example of another embodiment of the semiconductor integrated circuit according to the present invention.
  • FIG. 9 is a block diagram showing an overall configuration of an example of an embodiment of a device using a semiconductor integrated circuit according to the present invention.
  • FIG. 10 is an example of an internal block diagram of an electronic device including a semiconductor integrated circuit according to the present invention.
  • FIG. 11 is a perspective view showing an external appearance of an example of the electronic device shown in FIG.
  • FIG. 12 is a block diagram showing an entire semiconductor integrated circuit having a semiconductor circuit using a conventional auxiliary clock signal.
  • FIG. 1 is a block diagram showing the overall configuration of the semiconductor integrated circuit 1.
  • the semiconductor integrated circuit 1 is used in an electronic device such as a printer. More specifically, when determining whether to perform a cleaning operation or the like at the time of power-on (when restarting) based on the power-off period before power-on, the time measurement for measuring the power-off period is performed. It has a built-in circuit.
  • the overall outline of the electronic device will be described in detail in a fourth embodiment described later.
  • the semiconductor integrated circuit 1 of this example has a main circuit 10 (first semiconductor circuit) that operates based on a system main clock signal 20 (first clock signal). Further, it has an auxiliary circuit 50 (second semiconductor circuit) which operates based on an auxiliary clock signal 92 (second clock signal) independent of the system main clock signal and assists the main circuit 10.
  • This auxiliary circuit 50 corresponds to the above-described time measuring circuit.
  • An interface circuit is provided between the main circuit 10 and the auxiliary circuit 50 as an input / output means for performing data input / output between the main circuit 10 and the auxiliary circuit 50. It has 30.
  • an external main power supply circuit 2 for supplying a potential to the main circuit 10 and performing a circuit operation of the main circuit 10 itself is connected to the main circuit 10.
  • the auxiliary circuit 50 has an auxiliary circuit external to the semiconductor integrated circuit 1 for supplying a potential to the auxiliary circuit 50.
  • Power supply circuit 3 is connected.
  • the auxiliary power supply circuit 3 and the main power supply circuit 2 constitute the outside of the semiconductor integrated circuit 1. Therefore, in this example, the main circuit 10, the interface circuit 30, and the auxiliary circuit 50 constitute the semiconductor integrated circuit 1, that is, a one-chip CPU.
  • the main circuit 10 includes a first control circuit 12 that outputs a signal 22 based on the system main clock signal 20, and a power stop signal that stops the main power supply circuit 2 based on the system main clock signal 20. And a second control circuit 14 serving as a main power supply control circuit for controlling the main power supply circuit 2 by outputting 24. Note that the second control circuit 14 outputs a feedback signal 26 input to the first control circuit 12.
  • the auxiliary circuit 50 is composed of, for example, a time measuring circuit for measuring time, and includes a stop means 51 for automatically stopping the auxiliary clock signal 92 (time clock) when the auxiliary circuit 50 is not used.
  • the auxiliary circuit 50 does not stop when the auxiliary power supply circuit 3 is turned on or off, but functions to stop an internal circuit that operates by the auxiliary clock signal 92. This is because the auxiliary circuit 50 consumes power due to the operating current of the circuit during operation, but enters a static state when operation is stopped. This is because it is only the current and there is no problem even if the process of removing the special power supply is not performed.
  • the stop timing can be set in the registers 82a to 82c (see Fig. 2) described later based on the specifications of the printer.
  • the stopping means 51 includes a control signal generating circuit 70 as a control signal generating means for generating at least one auxiliary clock control signal 95 (clock control signal) for controlling stop and non-stop of the auxiliary clock signal 92; An operation control circuit 60 as operation control means for stopping and controlling the operation of the auxiliary clock signal 92 based on the auxiliary clock control signal 95, and an auxiliary clock signal 92 based on a request from the main circuit 10. Other circuits including setting means for setting the stop time 80, and counting means for counting the operation time of the auxiliary clock signal 92 and outputting the count value to the operation control circuit 60. And a data holding register 52 as data holding means. Here, when the count value reaches the stop time, the operation control circuit 60 outputs the auxiliary clock control signal 95 of the control signal generation circuit 70 to stop the auxiliary clock signal 92.
  • the auxiliary circuit 50 also has a signal transmitted by being electrically connected between the other circuit 80 operating using the auxiliary clock signal 92 as an original signal and the operation control circuit 60.
  • 98 Signal transmitted by electrical connection between control signal generation circuit 70 and operation control circuit 60 97, Data holding register 52 From operation control circuit 60 to operation control circuit 60 Signal 93 output from condition control signal 60, operation control circuit 60 Signal output from control signal generator 52 to control signal generator 52, control signal generation circuit 70 to operation control circuit 60
  • An auxiliary clock control signal 95 output from the control signal generating circuit 70 and a signal 96 output from the control signal generating circuit 70 to the data holding register 52 are provided.
  • signals 40 and 42 output from the auxiliary circuit 50 to the main circuit 10 via the interface circuit 30 and the signals from the main circuit 10 to the auxiliary circuit 50 via the interface circuit 30.
  • the signals 44, 46 output to the controller are provided.
  • the signals 44 and 46 are used to transfer a signal for turning off the main power supply circuit 2, a signal for writing timing data for stopping the auxiliary circuit 10 after a predetermined period of time into the auxiliary circuit 2, and the like. It is formed by various wirings.
  • the signals 40 and 42 read the count value of the register 52 from the auxiliary circuit 50 to the main circuit 10 to check whether the operation has stopped for a predetermined period, for example, one week. Transfer is also performed.
  • each power supply voltage is supplied between different current sources, for example, a 5V system main circuit 10 and a 3V system auxiliary circuit 50.
  • a level shifter voltage conversion means
  • FIG. 4 is a flowchart showing a schematic operation of the semiconductor integrated circuit of FIG.
  • the system main clock signal 20 always operates, and the main power circuit 2 is turned on by controlling the main power circuit 2 using the first and second control circuits 12 and 14. Turn off.
  • the main switch power switch
  • Step “hereinafter referred to as“ s ”) 101 to turn off the main circuit 10 and turn off the main power supply circuit 2. That is, when a command to stop the power supply when the main switch is turned off is supplied to the main circuit 10 via a wiring (not shown), the main circuit 10 performs the evacuation process.
  • the second control circuit 14 transmits a power stop permission signal 24 for permitting the main power circuit 2 to be turned off to the main power circuit 2.
  • the evacuation processing period means a period from the time when the main switch is turned off to the time when the main circuit 10 is turned off, as shown in the timing chart of FIG.
  • the following processing is performed in this example using the period of the evacuation processing of the main circuit 10. That is, before the main power supply circuit 2 is turned off, the auxiliary clock signal is operated, and based on the auxiliary clock signal 92, the data holding register 52 starts the power saving operation (timekeeping operation) (s1 0 2). Further, an auxiliary clock signal 9 2 so as to stop at a certain condition (after a predetermined period after stopping the main power supply circuit 2), the Isseki timing de illustrating the inter-person said period (T 3 shown in FIG. 5), the auxiliary A write process or the like for writing to the registers 82a to 82c (see FIG. 2) described later in the circuit 50 is performed (s103).
  • the storage means constituting the registers 82 a to 82 c and the like be formed of, for example, a non-volatile R ⁇ M.
  • the power supply of the auxiliary circuit 50 is turned off.
  • Internal data (timed data) is not deleted. Therefore, by writing the timekeeping data in the registers 82a to 82c when the power is turned on, the timed data can be read when the power is turned on again after the power is turned off.
  • the main power supply circuit 2 is finally turned off.
  • the main circuit 1 0 is the auxiliary circuits 5 0 at time 1 2 immediately before being turned off to start the operation, to continue to operate during the measurement period T 3.
  • the control signal generating circuit 70 outputs when the content value of the set clock data and the counter value thus measured match each other (indicating condition match). Generates a signal (stop signal) 95 and outputs it to the operation control circuit 60.
  • the operation control circuit 60 receives the auxiliary block control signal 95 and outputs the current value of the auxiliary block control signal 95 of the data holding register 52 as the condition determination signal 94. Is entered.
  • the operation control circuit 60 stops the auxiliary clock signal 92 when necessary according to the condition determination signal 94, and generates a signal of a certain level of potential. Therefore, when the circuit operation by the auxiliary clock signal 92 is unnecessary, the auxiliary clock signal 92 can be automatically stopped, and the power consumption can be reduced. If the main power supply circuit does not turn on during the measurement period, stop the auxiliary clock signal after one week (s104).
  • the main power supply circuit 2 of the main circuit 1 0 is turned on (t 5 in FIG. 5) (s 10 5), the auxiliary circuit 50 operates based on the auxiliary clock signal 92, and the above-mentioned count value reading operation is performed to check whether the auxiliary clock signal has been stopped for one week or more. performed (t 5 in FIG. 5) (si 0 6).
  • the main power supply circuit 2 may use a 5 V power supply created from a 100 V power supply, or may have a circuit configuration that carries a 5 V power supply and can be separated on the board.
  • the semiconductor integrated circuit 1 excluding the main power supply circuit 2 and the auxiliary power supply circuit 3 is a single chip, but the main power supply circuit 2 and the auxiliary power supply circuit 3 are each implemented by a semiconductor using a power supply IC. It may be configured to be included in the integrated circuit 1.
  • the cleaning operation is necessary is determined by comparing the count value in the auxiliary circuit with the content value (s107). If the main power supply circuit of the main circuit is not turned on for more than one week, a cleaning operation is performed (s108). The auxiliary clock signal is activated for a certain period of time for cleaning, and then stopped. Therefore, if the main power supply circuit is turned on within one week, the cleaning operation is not performed. As described above, the system main clock signal of the main circuit is stopped, and the auxiliary clock signal of the auxiliary circuit can be stopped for a desired period, so that the power consumption in the circuit can be significantly reduced as compared with the related art.
  • the data retention register 52 also functions as a signal control means for controlling the auxiliary clock signal 92, and the second counter 54a, the minute counter 54b, and the time It has 54 c of day and night and 54 d of day count.
  • the counts 54a to 54d that constitute the de-night storage registry 52 are formed so as to be adjustable so that they can be counted up for various purposes. Normally, when used with a real-time clock, it is turned on and not turned off.
  • the clock from the oscillating circuit 66 is operated as a reference signal, and the data is maintained based on the input from the register 86.
  • the overnight read / write circuit 84 can send signals 40 and 42 to the main circuit 10 via the level shifter 34.
  • the operation control circuit 60 counts time and generates an interrupt signal when the count value coincides with the count value, and an auxiliary clock signal from the control signal generation circuit 70 if necessary.
  • Oscillation circuit 66 which includes a control resistor 64 for stopping control signal 96, and an oscillation circuit for oscillating a reference signal based on crystal oscillator Xta1, a divider circuit 67, and a dividing circuit And a peripheral circuit 68.
  • the register 64 is used to stop the auxiliary clock control signal 95. The control is performed so that the interrupt processing is stopped when the clocking auto-off bit is 1 and the interrupt processing is performed when the clock-off bit is 0.
  • the oscillation circuit 66 includes an inverter and a NAND circuit to which the crystal resonator X'ta1 is connected, and the oscillation circuit 66 is stopped by turning off the inverter by feedback.
  • An oscillation circuit similar to the oscillation circuit 66 of the auxiliary circuit 50 is also configured in the main circuit 10.
  • Oscillator circuit 66, frequency divider circuit 67, frequency divider circuit 68 operate at a low frequency when you want to reduce power consumption or use it in sleep mode. It is formed as follows. Further, the period counters 54a to 54d are formed so as to be operable at both high speed and low speed. Furthermore, the main circuit 10 may be configured so that high-speed operation is not required, and for example, when a processing wait time is entered, the operation can be automatically switched to low-speed operation.
  • the control signal generation circuit 70 functions as a comparing means for comparing the counter value of the data storage register 52 with the time data of the registers 82a to 82c, and for example, as an AND gate. Formed.
  • Other circuits 80 include timer counters arranged in parallel as storage means, minute conveyor registers 82 a, time conveyor registers 82 b, day conveyor registers 82 c, and de nights. It includes a data reading / writing circuit 84 as a writing means, a data reading means, and a register 86.
  • Conveyor registers 82 a to 82 c are set to turn on conveyor registers 82 a to 82 c when used as a normal RTC (real-time clock), for example, to output a signal at 8:00 In this case, "0" is set in the conveyor register 82a, "8" is set in the conveyor register 82b, and "0" is set in the conveyor register 82c. In this case, an interrupt process is performed only by the time conveyor register 82b and the minute conveyor register 82a, and a signal is output to the conveyor circuit 62 at the set time. However, it is also possible to turn off the conveyor registers 82a to 82c and use the signal used as RTC as the counter.
  • RTC real-time clock
  • the interface circuit 30 is configured such that the main circuit 10 is driven by 5 V, for example, and the auxiliary circuit 50 is driven by 3 V, for example. It includes level shifters 34 and 36 as voltage conversion means for converting a voltage between them, and a NAND circuit 32.
  • This NAND circuit 32 is preferably a circuit to which a bull-up transistor or a pull-down transistor is added.
  • the transistors constituting the auxiliary circuit 50 are configured so that transistors operating at 5 V are used at 3 V, there is no need to provide a level shifter for converting the voltage from 5 V to 3 V. .
  • a level shifter 34 is provided for the signals 40 and 42 entering the high power supply system of the main circuit 10
  • a level shifter 34 is provided for the signals 44 and 46 entering the lower power supply system of the auxiliary circuit 50 from the high power supply system of the main circuit 10.
  • a configuration without the evening 36 may be adopted.
  • the interface circuit 30 may be incorporated in the auxiliary circuit 50.
  • a level shifter 90 may be provided in the middle of the wiring connected from the oscillation circuit 66 to a test external connection circuit connected to the outside for the same reason.
  • a predetermined set time for stopping the auxiliary circuit 50 for example, seven days, is set in the conveyor register evening 82a'82b'82c. That is, based on the request from the main circuit 10 (signals 44 and 46), the data read / write circuit 84 is connected to the minute conveyor register 82 a. Write “0”, “0”, “7” in the order of the conveyor register 82c in the time conveyor register 82b 'day 82b' day 82a'82b'82c.
  • the data storage register 52 counts up the counter value at each of the counters 54a, 54b, 54c and 54d.
  • the start of the count-up that is, the turning on of the data holding register 52 is performed at a timing immediately before the main power supply circuit 2 of the main circuit 10 is turned off.
  • the register value can be reset by setting the register value 86 to a reset state before the data holding register 52 is turned on.
  • the start of the count-up and the reset operation are performed using the so-called evacuation processing time of the main circuit 10 from the time the main switch is turned off to the time the main power supply circuit 2 is turned off.
  • this evacuation processing time the power supply is stopped from the main circuit 10 via the signals 44 and 46 within a short time before the main power supply circuit 2 is stopped (the discharge operation time of the built-in charging capacitor).
  • the power stop signal or the like is input to the auxiliary circuit 50, and the data read / write circuit 84 and the register 86 turn on the data hold register 52 to start counting. Also, reset is performed at the same time. After that, the data read / write circuit 84 When it is confirmed that counting up is started by switching to the ON state, the signal
  • Signals for confirmation are transmitted to the main circuit 10 via 40 and 42. Then, in the main circuit 10, when the above-mentioned confirmation signal is input, the second control circuit 14 outputs a power stop signal 24 to the main power supply circuit 2, and completely disconnects the main circuit 10. Stop.
  • the data hold register 52 is turned on and off. Switching control is controlled by the contents of the register 86 as timer control means. That is, usually, the data holding register 52 is turned off by turning off the register 86 using a clock that is continuously used for timekeeping, and the data is turned off by turning on the register 86. Turn on the holding resistor 52.
  • the counter value at the time when the auxiliary circuit 50 is turned off enters the counters 54a to 54d, and the power is supplied from the external auxiliary power supply circuit 3. 50 is a static state, and the count value that has been counted up does not disappear even if the data holding register 52 is turned off. Therefore, when erasing, the count value of the register 52 can be erased by resetting the register 86 to the reset state.
  • the conveyor circuit 62 compares the count value counted in the data storage register 52 with the content value written in the register 8 2 a '8 2 b' 8 2 c. If the content value and the counter value match (after seven days), an interrupt signal 97 is output. Then, the control signal generation circuit 70 compares the interrupt signal 97 with the digital data from the register 64.
  • the register 64 is used to stop the auxiliary clock control signal 95.
  • the timer auto-off bit (mode) is 0, the interrupt signal 97 is output as the auxiliary clock control signal 95, and the interrupt is performed. Start processing.
  • the control signal generating circuit 70 outputs the auxiliary clock control signal 95 so that the oscillation circuit 66 And the dividing circuit 68 is stopped.
  • the control signal generation circuit Since 70 is composed of, for example, an AND gate, the above operation is enabled.
  • the auxiliary clock control signal 95 is input to the register 86, so that the register 86 sets the data hold register 53 to the OFF state and the count-up operation is automatically performed. Stop.
  • a desired operation for example, a cleaning operation is performed, and if less than seven days, the cleaning operation is not performed.
  • a signal for deciding whether or not to perform the cleaning operation is output as a signal 40 from the read / write circuit 84 to the main circuit 10.
  • the stop of the auxiliary circuit 50 is controlled by the interface circuit 80 of the main circuit 10 and the interface signals 40, 42, 44, and 46. It can be realized independently. In addition, if the measurement can be performed for a predetermined period after the main circuit is stopped, it is not necessary to stop the measurement after the main circuit is stopped, and the measurement is performed only for a required period, so that power consumption can be reduced.
  • FIG. 3 shows a specific functional block diagram of the main circuit.
  • the microcomputer 10 is a 32-bit microcomputer, and has a CPU (control circuit, product-sum operation circuit, ALU) 100, ROM 15 URAM 150, and high-frequency oscillator circuit.
  • CPU control circuit, product-sum operation circuit, ALU
  • ROM 15 URAM 150 read-only memory
  • high-frequency oscillator circuit high-frequency oscillator circuit.
  • I / O circuits such as input port 165, output port 166, and I / O port 167, as well as various buses 172, 173, and various pins 171 that connect them.
  • This microcomputer formed on a one-chip semiconductor substrate is a RISC type micro computer which can process 32 bits of data. It adopts a pipeline-type and load-store-type architecture, and executes almost all instructions in one period. All instructions are described with a fixed length of 16 bits, thereby achieving extremely small instruction code size.
  • the CPU has a SP dedicated to the stack pointer, and decodes and executes various stack pointer dedicated instructions.
  • the CPU has the above-described configuration, and functions as an instruction decoding unit, an instruction reading unit, and an execution unit for various instructions.
  • the processing data read from the RAM can be simply extended to 32 bits using a circuit external to the CPU, specifically, an extension unit provided in the bus control unit.
  • the 8-bit or 16-bit processing data stored in the CPU register can be zero-extended or sign-extended to 32 bits as required, and stored in the desired register. .
  • FIG. 6 shows a block diagram of a microcomputer including the product-sum operation circuit 110.
  • the microcomputer processes 32 bits of data.
  • the product-sum operation circuit 110 multiplies 16-bit first and second product-sum input data MDA and MDB, and multiplies the 32-bit data resulting from the multiplication by a 64-bit MAC register 113. Is added to.
  • the microcomputer shown in FIG. 6 is composed of a control circuit 100-1 for processing 32-bit data and a bus control unit B for controlling a bus connecting the microcomputer and the memory 150.
  • a CU 160 a product-sum operation circuit 110 for executing a product-sum operation, an interrupt controller 162 for accepting various interrupts from inside or outside the microcomputer and issuing an interrupt request to the control circuit 100-1, and a data
  • An ALU (arithmetic logic operation unit) 108 for performing arithmetic operations such as addition and subtraction operations and logical operations such as logical sum, logical product, and logical shift is included.
  • control circuit 100-1 receives an instruction including a multiply-accumulate operation instruction, analyzes the received instruction, and performs control for executing the analyzed instruction, and uses a 16-bit instruction. are doing. Further, the control circuit 100-1 includes a general-purpose register 101 composed of 16 32-bit registers R0 to R15 and a PC (program counter) 102. Under the control of the control circuit 100-1, the product-sum operation circuit 110 performs a product-sum operation, and the ALU 108 executes an arithmetic operation and a logical operation. The control circuit 100-1, the product-sum operation circuit 110, and the ALU 108 function as a central processing unit (CPU) of the microcomputer 100.
  • CPU central processing unit
  • the control circuit 100-1, the BCU 160, and the product-sum operation circuit 110 perform data transfer via an internal data bus.
  • the BCU 160 reads the first and second sum-of-products input data MD A and MDB from the memory 150 using the external address bus and the external data bus.
  • the sum-of-products arithmetic circuit 110 includes a TEMP m register 131 and a TEMP n register 132 for temporarily holding the first and second sum-of-product input data MDA and MDB, and a temporarily held MDA, A multiplier 111 for multiplying the MDB, an adder 112-1 for performing an addition process using the multiplication result, and a 64-bit MAC register for holding the addition result. JIS evening (registration evening for the sum of products) 113 is included.
  • the product-sum operation circuit 110 receives 16-bit MDA and MDB as inputs, performs an operation of adding the multiplication result and the contents of the MAC register 113, and storing the addition result in the MAC register 113.
  • the operation of the above-described circuit Before executing the product-sum operation instruction, store the first product-sum input data MDA0 to MDAL in the first area on the memory, and store the second product-sum input data MDB0 to MDBL in the second memory area. deep. Also, the first address of the first and second areas are loaded into the register addresses Rm and Rn included in the general-purpose register 101, and the first data MDA0 and MDB0 of the first and second product-sum input data are loaded. Should be pointed to by Rm and Rn. In addition, the number of times of execution of the product-sum operation is loaded into the register Rc included in the general-purpose register 101, and the MAC register 113 is initialized. In this state, when the control circuit 100-1 receives the product-sum operation instruction, various processes for executing the product-sum operation instruction are performed under the control of the control circuit 100-1 that analyzes the product-sum operation instruction. Will be
  • the control circuit 100-1 controls the product-sum operation circuit 110, the BCU 160, the ALU 108, and the like so that the above-described processing is performed, so that the product-sum operation can be performed a desired number of times with one instruction. Becomes possible.
  • the product-sum operation instruction for specifying the number of times the product-sum operation is performed can be considered.
  • a 6-bit operation code for specifying a multiply-accumulate operation instruction from multiple instructions and a 4-bit operand for specifying register Rc from 16 general-purpose registers May be included.
  • the instruction length can be kept within 16 bits, and the code size can be made more efficient and the memory for storing instructions can be made smaller.
  • FIG. 6 is a block diagram showing a detailed example of the control circuit 100-1, the product-sum operation circuit 110, and the ALU 108 in FIG.
  • the CPU executes almost all instructions in one cycle by using a pipeline and a load store type architecture. All instructions are described with a fixed length of 16 bits, and the instructions processed by the CPU in this example realize an extremely small object code size.
  • the CPU of this example has a register dedicated to the stack pointer in order to efficiently describe and execute processing for handling the stack pointer, and has an object code using the register dedicated to the stack pointer as an implicit operand.
  • Stack Point It is configured to decode and execute the instruction set of the dedicated instruction group.
  • FIG. 6 is a diagram for explaining an outline of a circuit configuration of the CPU of the present example.
  • the CPU 100 includes a general-purpose register 101, a PC 102 storing a program counter, a processor-status register (PSR) 103, and a register set including a SP 104, which is a register dedicated to a pointer. And an instruction decoder 105, an immediate value generator 106, an address adder 107, an ALU 108, a PC increment 109, various internal buses, and various internal signal lines.
  • PSR processor-status register
  • I-ADDR-BUS is an instruction address bus
  • I-DATA-BUS is an instruction bus. Instructions such as a product-sum operation instruction are read from the instruction memory 150-1 using these buses.
  • D—ADDR—BUS is a data address bus
  • D—DATA—BUS is a data bus. These buses are used to store the first and second multiply-accumulate data from the data memory 150-2.
  • Input data read Data such as MDA and MDB are read. As described above, in this example, a so-called harbor door architecture bus configuration is employed.
  • PA— BUS, PB— BUS, WW— BUS, XA— BUS is an internal bus
  • AUX— BUS is the data bus between the control circuit 100-1 and the product-sum operation circuit 110. It is a bus for taking off.
  • IA and DA are used to output addresses from the control circuit 100-1 (CPU) to I_ADDR_BUS, D-ADDR-BUS, respectively.
  • D IN is for inputting data from D-DATA-BUS to the control circuit 10-1.
  • DOUT is for outputting data from the control circuit 102 to D DATA BUS. is there.
  • the beating decoder 105 receives and analyzes a command input from the I-DATA-BUS, and outputs various control signals necessary for executing the command. For example, various instructions corresponding to the instructions are given to each part of the control circuit 100-1 via the immediate value generator 106.
  • the mac signal is activated to notify the product-sum operation circuit 110 that the product-sum operation instruction has been issued.
  • the immediate data generator 106 generates 32-bit immediate data to be used when executing an instruction based on the immediate data included in the instruction, and generates 0, ⁇ 1, ⁇ 2, and ⁇ 4 constants required for executing each instruction. Or generate a night.
  • the PC increment 109 executes a process of incrementing the value of the PC 102 every time one instruction is executed.
  • the address adder 107 performs an addition process using the information stored in the various registers and the immediate data generated by the immediate value generator 106, and generates an address necessary for the read process from the memory 150.
  • the general-purpose register 101 includes 16 32-bit registers R0 to: 15.
  • SP 104 is a 32-bit register dedicated to the stack pointer, and stores a stack pointer pointing to the start address of the stack.
  • PSR (Processor stay Tasurejisu evening) 103 is a 32-bit register evening for storing various flags c
  • the ALU 108 performs an arithmetic operation and a logical operation, and in this example, also performs a decrement process of the number of executions.
  • the zero flag is set to 03, and the fact that the number of executions has become zero is transmitted to the product-sum operation circuit 110.
  • the bus multiplexer 130 is for selecting any one of PA-BUS and PB__BUS.WW-BUS and connecting it to AUX-BUS.
  • the bus multiplexer 130 includes a TEMPm register 131 and a TEM Pn register 132. When the first and second sum-of-products input data MD A and MDB are both available, the bus multiplexer 130 outputs the sum of these data to the sum-of-products arithmetic circuit 110 Output to
  • the product-sum operation circuit 110 includes a state machine 114.
  • the state machine 114 controls the state of the product-sum operation circuit 110 based on various signals such as ALU-zero, trap, and mac.
  • the state of the product-sum operation circuit 110 (state machine 114) transits to the following states.
  • (1) mac A signal that becomes 1 (active) when the instruction decoder 105 receives a product-sum operation instruction.
  • (2) mac—end A signal that becomes 1 when the end condition of the product-sum operation instruction is satisfied. Specifically, a signal that becomes 1 when mac_zero or mac_trap becomes 1.
  • c_z ero A signal that becomes 1 when the number of times of multiply-accumulate operation becomes zero.
  • mac-zero is when the microcomputer is reset or the MAC state is MAC 8 or It becomes 0 when it becomes MAC 9.
  • the ALU_zero signal from the zero detector 133 becomes 1 when the MAC state is MAC 3, MAC 5, or MAC 7, it becomes 1.
  • mac — trap This signal is set to 1 when an interrupt occurs during execution of a product-sum operation instruction.
  • mac-trap becomes 0 when the microcomputer is reset or when the MAC state becomes MAC 8 or MAC 9. Also, when the MAC state is MAC 5 or MAC 7, the signal becomes 1 when the trap signal from the instruction decoder 105 becomes 1.
  • the transition from MAC4 to MAC5 is unconditional in synchronization with the clock. At this time, since the number of executions is decremented, mac_zero may be 1. Then, MAC5 determines whether mac_end is 1 or not, and if it is 1, shifts to MAC8 and returns from MAC8 to MAC0 or MAC1. On the other hand, if ma c — end is 0, transition from MAC 5 to MAC 6.
  • MAC7 determines whether mac_end is 1 or not. If it is 1, it moves to MAC8, and if it is 0, it returns to MAC6.
  • the MAC state changes to MAC0, MAC K MAC 2, MAC 3.MAC 4, MAC 5, MAC 6, MAC 7, MAC 8, MAC 0 (or MAC 1) I do. That is, in this case, the number of executions between MAC 4 and MAC 5 and between MAC 6 and MAC 7 is decremented to zero. Run When the number of times is 3 or more, the operation of shifting from MAC 6 to MAC 7 and returning to MAC 6 is repeated until the number of executions becomes zero.
  • the MAC state returns to the initial state after the execution count of the product-sum operation is decremented (F7). Therefore, the number of executions 2 after decrement is stored in R13 (F8, F9), and it is possible to continue execution of the remaining two product-sum operations after the end of interrupt processing. Become.
  • the CPU 110 can execute a multiply-accumulate operation a plurality of times by one multiply-accumulate operation instruction. For this reason, this microcomputer can perform processing that was previously performed by DSPs, image processing ICs, and sound processing ICs. And miniaturization can be achieved.
  • FIG. 7 shows a block diagram of the semiconductor integrated circuit of the present invention in which the data holding register can be separated. Note that the main circuit has the same configuration as that of the first embodiment, and thus is omitted in FIG.
  • the semiconductor integrated circuit 200 receives a main circuit (not shown), a first auxiliary circuit 210, and an auxiliary clock signal 260 for the purpose of timekeeping similar to that of the first embodiment.
  • the auxiliary circuit in the first embodiment described above is electrically separated into a first auxiliary circuit 210 and a second auxiliary circuit 230.
  • the first auxiliary circuit 210 counts the operation time of the auxiliary clock signal 260 and outputs the count value to the operation control circuit 232 to generate a data hold register 221. Has formed.
  • the second auxiliary circuit 230 has an operation control circuit 232 for stopping and controlling the operation of the auxiliary clock signal 260 based on the same auxiliary clock control signal 265 as in the first embodiment.
  • a control signal generating circuit 234 that generates an auxiliary clock control signal 265 for controlling the stop and non-stop of the auxiliary clock signal 260, and an auxiliary clock signal 2 based on a request from the main circuit.
  • other circuits 23 6 including setting means for setting a stop time of 60.
  • the operation control circuit 232 outputs the auxiliary clock control signal 265 of the control signal generation circuit 234 when the count value reaches the stop time, and outputs the auxiliary clock signal 266. To stop.
  • a signal 268 transmitted by being electrically connected between the other circuit 236 and the operation control circuit 232 a control signal generation
  • the signal 267 transmitted by the electrical connection between the circuit 234 and the operation control circuit 232 is output from the control signal generation circuit 234 to the operation control circuit 232.
  • condition judgment signal 2 output from the first auxiliary circuit 210 to the operation control circuit 232 via the interface circuit 220 through the interface circuit 220 is provided.
  • 6 3, 2 6 4 Signal output from operation control circuit 2 3 2 to data register 2 1 2 via interface circuit 2 2 0 2 6 1, 2 6 2, control It has signals 26 66 and 26 9 which are output from the signal generating circuit 23 4 to the data holding register 21 2 through the interface circuit 220.
  • the semiconductor integrated circuit 200 is provided with an auxiliary power supply external to the semiconductor integrated circuit for operating each circuit by supplying a voltage to the first and second auxiliary circuits 210 and 230.
  • a control circuit 240 connected to the second auxiliary circuit 230 to control the auxiliary power supply circuit 250.
  • the control signal generation circuit 234 further outputs a control signal 270 for controlling the control circuit 240 to the control circuit 240.
  • the control circuit 240 has a function of stopping the potential supply to the second auxiliary circuit 260.
  • the interface circuit 220 is for inputting / outputting data between the data holding register 211, the operation control circuit 232, and the control signal generating circuit 234. It preferably has a function of adjusting each voltage between the first auxiliary circuit 210 and the second auxiliary circuit 230, and preferably has, for example, a level shifter or the like. It further has a voltage input face circuit.
  • an interface circuit for voltage adjustment is also provided between the second auxiliary circuit 230 and a main circuit (not shown), as in the first embodiment.
  • the operation control circuit 232 stops the auxiliary clock signal 260 and generates a signal of a certain level of potential. Then, the control signal generation circuit 234 writes the data to be held to the data holding register 211 via the signals 266 and 269, and generates the potential supply control signal 270. Then, the potential supply from the auxiliary power supply circuit 250 to the second auxiliary circuit 230 is stopped.
  • the potential supply from the auxiliary power supply circuit 250 to the first auxiliary circuit 210 continues.
  • the transistors of the first conductivity type forming the first auxiliary circuit 210 and the second auxiliary circuit 230 are electrically isolated, the first and second auxiliary circuits are formed. It does not matter if power is supplied to circuits 210 and 230 independently. No title.
  • the semiconductor integrated circuit of this example can automatically stop the auxiliary clock signal 260 and stop the potential supply. Further, only the second auxiliary circuit 230 can be stopped without stopping the power supply of the first auxiliary circuit 210 including the data holding register 212. As a result, the loss of storage data can be prevented without having to configure the data holding register 212 with a special nonvolatile ROM or the like that does not lose stored data even when the power is turned off. For this reason, it is possible to eliminate the power consumption of the second auxiliary circuit 230 while maintaining the necessary data.
  • control of the auxiliary power supply circuit 250 may be such that the power supply to the second auxiliary circuit 230 is stopped and the power supply to the first auxiliary circuit 210 is stopped. In this case, the power consumption of the first auxiliary circuit 210 can be suppressed. It should be noted that there is no problem if the potential is supplied to the interface circuit 220 from any of the first and second auxiliary circuits 210 and 230. Further, in the present example, the above-described effect can be realized even if the interface circuit 220 is not provided.
  • FIG. 8 shows a cross-sectional view of a semiconductor integrated circuit in which the first auxiliary circuit and the auxiliary power supply circuit can be separated in the second embodiment.
  • This example shows a case where the semiconductor substrate 301 is a P + substrate.
  • FIG. 8 shows a state where the power is separated between the first auxiliary circuit and the second auxiliary circuit in order to cut off the current. That is, as described in Embodiment 2, the second auxiliary circuit 230 including the operation control circuit 232, the control signal generation circuit 234, and the other circuit 236 shown in FIG. Each has a first conductivity type transistor and a second conductivity type transistor having conductivity opposite to the first conductivity type.
  • the first auxiliary circuits 210 including the data holding registers 211 each include a transistor of a first conductivity type and a transistor of a second conductivity type having conductivity opposite to the first conductivity type. In the evening, each has its own.
  • a transistor of the first conductivity type that forms the data holding register 212 and a first conductivity type that forms the operation control circuit 232, the control signal generation circuit 234, and other circuits 236 It is configured so that it is electrically separated from the mold transistor.
  • a second conductive type transistor forming the data holding register 2 12 and a second conductive type forming an operation control circuit 2 32, a control signal generating circuit 2 3 4, and other circuits 2 3 6 It is configured to be electrically connected to a transistor of the electric type.
  • the potential can be independently supplied to the data holding register 212, the operation control circuit 232, the control signal generating circuit 234, and the other circuits 236.
  • an N-well layer 303 formed on a P-substrate 301, a P-well layer 302 as a power supply isolation region, and an N-well layer 304 are formed. ing.
  • a field oxide film 305 In the region of the N-type layer 303, a field oxide film 305, an N + diffusion layer 310 (substrate contact region) via the field oxide film 305, and a P + diffusion layer 8 (transistor region of the first conductivity type).
  • a field oxide film 360 is formed.
  • a field oxide film 307 In the region of the N-type layer 304, a field oxide film 307, an N + diffusion layer 311 (substrate contact region) through the field oxide film 307, and a P + diffusion layer 309 (Transistor region of the first conductivity type).
  • the N-type layer 303 and the N + diffusion layer 308 constitute a part of the Nch (first conductivity type) transistor of the first auxiliary circuit 210.
  • the N-type layer 304 and the N + diffusion layer 309 form a part of the Nch (first conductivity type) transistor of the second auxiliary circuit 230.
  • the P-type layer 302 is provided between the N-type layer 303 and the N-type layer 304, and the N-type layers 303 and 304 are made independent.
  • the P-well layer 302 becomes a power supply isolation region.
  • the first conductivity type of each of the circuits arranged in each N-type layer 303, 304 Potentials can be supplied independently to each of the transistors, supplying the potential only to the first auxiliary circuit 210 shown in FIG. 7, stopping the supply of the potential of the second auxiliary circuit 230 that does not need to operate, It is possible to eliminate power consumption of a circuit that does not need to operate.
  • the first auxiliary circuit and the second auxiliary circuit are provided in a semiconductor integrated circuit having a plurality of clock signals of auxiliary clock signals.
  • the auxiliary clock signal is not used in the second auxiliary circuit, the auxiliary clock signal can be stopped, and power consumption can be reduced.
  • the first auxiliary circuit including the data holding register and the second auxiliary circuit including the operation control circuit and the control signal generating circuit are electrically separated from each other, and the first auxiliary circuit and the first auxiliary circuit are used as auxiliary circuits.
  • the power supply can be stopped by stopping the potential supply to the second auxiliary circuit that does not need to operate while holding data in the data holding register. it can.
  • an N-well layer is formed between two P-well layers, as described above.
  • the N-well layer may be formed as a power supply isolation region.
  • a region including one P-type layer is formed as a part of a Pch (second conductivity type) transistor of the first auxiliary circuit, and a region including the other P-type layer is formed as a second auxiliary circuit. Formed as part of the Pch (second conductivity type) transistor.
  • FIG. 9 is a block diagram schematically illustrating an example in which the above-described semiconductor integrated circuit is applied to an electronic device such as a printer.
  • the electronic device 400 is roughly divided into, for example, a 100 V system power supply 402 for operating the entire electronic device system connected to 100 V, and the power supply 402 and the electric power.
  • a control target 406 electrically connected to the board 404, which is electrically connected to the CPU and includes the above-described semiconductor integrated circuit.
  • the board 404 includes a CPU 41 including a main circuit 414 and an auxiliary circuit 412. 0, a clock oscillator for generating an auxiliary clock signal connected to the auxiliary circuit 4 1 2 (X, ta 1) 4 2 0 (first oscillation circuit), and a main circuit 4 1 4 Crystal oscillator for main circuit (X, ta 1) 4 14 (second oscillation circuit) for generating clock signal, and auxiliary power supply circuit 4 3 for supplying power to auxiliary circuit 4 12 2, a board power supply 430 (power supply for the board), which is a main power supply circuit for supplying power to the main circuit 4 14, and a mask: ROM 440 connected to the main circuit 4 14. And a main switch 450 that is electrically connected to the CPU 410 to allow the user to turn on and off the entire electronic device system, and other ICs. These are preferably formed on the same substrate.
  • control object 406 examples include a head of a pudding and a stepping spider for driving.
  • a processing space (program) is stored in the mask ROM 440 for reading out the clock data from the mask ROM 440 toward the main circuit 414 when the power is turned on.
  • the main circuit 414 is set to the evacuation state, and the board power supply 430 is turned off.
  • a power stop permission signal is output from the board 404 to the power supply 402, and the power supply 402 is turned off.
  • the auxiliary clock signal is operated by the crystal oscillator 420 to operate the auxiliary circuit 412.
  • counting is started by measuring a specific period, for example, one week.
  • a write process of writing clock data such as one week, for a stop period after a desired period into the mask ROM 440 is performed. If the main power supply circuit does not turn on during the measurement period, stop the auxiliary clock signal after one week.
  • the main switch 450 is turned on again, the power supply 402 is turned on, and when the board power supply 430 is turned on, it is checked whether the auxiliary clock signal has been stopped for one week or more. To read the count value. That is, a power-on reset is performed, Read the timing data in the mask R • M.
  • the count value in the auxiliary circuit 4 1 2 Compare with the content value to judge whether to perform the cleaning operation. If not turned on, perform the cleaning operation.
  • a printer such as an electronic device 400 is good at the time of use, but if the printer is not used for a predetermined time or longer, ink may be clogged. The cleaning operation is forcibly performed.
  • the auxiliary clock signal is operated for a certain period of time for cleaning, and then stopped. Therefore, if the board power supply 430 is turned on within one week, the cleaning operation is not performed.
  • the system main clock signal of the main circuit is stopped and the auxiliary clock signal of the auxiliary circuit can be stopped for a desired period, so that the power consumption in the circuit can be significantly reduced as compared with the conventional case.
  • Figure 10 shows an internal block diagram of a printer, one of the electronic devices, and Figure 11 shows its external view.
  • a print image is generated using the bitmap memory 650 as a work area based on the operation information from the operation panel 620, the character information from the code memory 630 and the font memory 640, and Output using the printout section 660.
  • the state and mode of the pudding are communicated to the user using the display panel 670.
  • the microcomputer 500 performs processing such as drawing straight lines and arcs, and enlarging and reducing images using the product-sum operation function described in the first to sixth embodiments (
  • the electronic devices to which the microcomputer of the present invention can be applied in addition to the above, for example, a mobile phone (cellular phone), a PHS, a pager, an audio device, an electronic organizer, an electronic desk calculator, a POS terminal, and a touch panel.
  • Various devices such as an equipped device, a projector, a word processor, a personal computer, a television, a viewfinder type or a monitor direct-view type video tape recorder can be considered.
  • auxiliary circuit is operated based on one auxiliary clock signal
  • configuration may be such that the auxiliary circuit is operated based on a plurality of auxiliary clock signals.
  • a single oscillator may be used to configure a plurality of frequency dividers, or a plurality of oscillators may be formed.
  • the configuration is such that the main circuit is operated based on one system main clock signal
  • the configuration may be such that the main circuit is operated based on a plurality of system main clock signals.
  • one auxiliary circuit and one main circuit were used, but multiple auxiliary circuits, one main circuit, one main circuit, multiple auxiliary circuits, and multiple auxiliary circuits Any of a plurality of configurations may be used.
  • each block may operate with a plurality of signals.
  • the auxiliary power supply circuit may be configured to output a power stop permission signal to the auxiliary power supply and stop the auxiliary power supply when the auxiliary circuit is stopped.
  • the semiconductor integrated circuit according to the present invention includes at least one first integrated circuit.
  • It has at least one first semiconductor circuit (10) that operates based on one clock signal (20). Operating on the basis of at least one second clock signal (92) independent of the first clock signal (20) and a request from the first semiconductor circuit (10); It has at least one second semiconductor circuit (50) that assists the semiconductor circuit (10).
  • the second semiconductor circuit (50) has stopping means (51) for stopping the second clock signal (92) as necessary. As a result, the operation of the second semiconductor circuit (50) can be stopped by stopping the second clock signal (92).
  • At least one first semiconductor circuit that operates based on at least one first clock signal
  • One second semiconductor circuit Operating at least based on at least one second clock signal independent of the first clock signal and a request from the first semiconductor circuit, and at least assisting the first semiconductor circuit.
  • One second semiconductor circuit Operating at least based on at least one second clock signal independent of the first clock signal and a request from the first semiconductor circuit, and at least assisting the first semiconductor circuit.
  • the stopping means The stopping means,
  • Control signal generating means for generating at least one clock control signal for controlling stop and non-stop of the second clock signal
  • Operation control means for stopping and controlling the operation of the second clock signal based on the click control signal
  • a semiconductor integrated circuit comprising:
  • the stopping means The stopping means,
  • Setting means for setting a stop time of the second clock signal based on a request from the first semiconductor circuit
  • Counting means for counting the operation time of the second clock signal and outputting the counted value to the operation control means
  • the operation control means when the counter value reaches the stop time, outputs the quick control signal of the control signal generation means to stop the second clock signal.
  • Semiconductor integrated circuit Semiconductor integrated circuit.
  • the operation control means, the counting means, and the control signal generation means each include a first And a second conductivity type transistor having a conductivity opposite to that of the first conductivity type.
  • the first conductivity type transistor of the counting means is electrically separated from the first conductivity type transistor of the operation control means and the control signal generation means
  • the second conductivity type transistor of the counting means is A semiconductor integrated circuit formed so as to be electrically connected to the operation control means and the second conductivity type transistor of the control signal generation means.
  • the setting means The setting means,
  • Storage means for storing a stop time of the second clock signal
  • Data writing means for writing at least the stop time in the storage means based on a request from the first semiconductor circuit
  • a semiconductor integrated circuit comprising:
  • the second semiconductor circuit includes: a power supply circuit for supplying a potential to the second semiconductor circuit; and a control circuit for controlling the power supply circuit.
  • control signal generating means outputs a control signal for controlling the control circuit to the control circuit.
  • the semiconductor integrated circuit wherein the counting means of the second semiconductor circuit, the operation control means and the control signal generating means each operate using the power supply circuit as a supply source.
  • the semiconductor integrated circuit wherein the second semiconductor circuit is a time measuring circuit.
  • a semiconductor integrated circuit further comprising input / output means for inputting / outputting data between the second semiconductor circuit and the first semiconductor circuit. 10.
  • input / output means for inputting / outputting data between the second semiconductor circuit and the first semiconductor circuit. 10.
  • the second semiconductor circuit further includes an input / output unit for inputting / outputting data between the data holding unit, the operation control unit, and the control signal generation unit. circuit.
  • the first semiconductor circuit includes:
  • a main power supply circuit for supplying a potential to the first semiconductor circuit
  • a main power supply control circuit that controls the main power supply circuit by outputting a power supply stop signal that stops the main power supply circuit based on the first clock signal;
  • a semiconductor integrated circuit comprising:
  • a first power supply circuit for forming a supply voltage of the semiconductor integrated circuit to the first semiconductor circuit
  • a second power supply circuit for forming a supply voltage of the semiconductor integrated circuit to the second semiconductor circuit
  • a first oscillation circuit for generating the first clock signal
  • a second oscillation circuit for generating the second clock signal
  • a power supply for a substrate for supplying power to each circuit on the substrate while forming the semiconductor integrated circuit, the first and second oscillation circuits on the same substrate,
  • a semiconductor device comprising:
  • An electronic apparatus including the semiconductor device according to claim 12.
  • An electronic device including the semiconductor device according to claim 13.

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Description

信号 7 7 0で動作する第 1の制御回路 7 3 2と、 第 1の制御回路 7 3 2とブロヅ ク間信号 7 7 2により電気的に接続される第 2の制御回路 7 3 4及びその他の回 路 7 3 6と、 を含み構成される。
上記のような構成の半導体集積回路では、 補助回路 7 3 0とは独立して、 メイ ン回路 7 1 0のシステムメインクロック信号 7 6 0を停止させる場合、 クロック 制御信号 7 6 4により該システムメインクロック信号 7 6 0を停止することで行 なう。
しかしながら、 前記補助回路 7 3 0では、 メイン回路 7 1 0に関係なく動作を 継続したり、 該補助クロック信号 7 7 0を停止したりすることはできなかった。 このため、 メイン回路の消費電力は、 必要に応じて抑えることが可能であつたが、 補助回路、 及び補助用電源を停止することができないため、 補助回路において電 力が常時消費されるために、 半導体集積回路全体としての消費電力を抑えること ができないという問題点があつた。
また、 補助クロック信号 7 7 0を停止できないため、 該クロック信号 7 7 0に より動作する回路は、 必要 ·不必要に関係なく動作を継続し消費電力が増加する ことになる。 特に、 補助回路 7 7 0が例えば時間計測回路等にて形成される場合 には、 一定時間の計測を行なうために、 その一定時間以上の計測は必要ないよう な場合でも前記補助回路 7 7 0を停止できないため、 一定時間以外の計測されな い時間分に消費される電力を抑えることができず、 低消費電力化に寄与できない という問題点があった。
さらに、 半導体装置においては、 低消費電力化の観点から、 低電圧仕様のもの が主流となりつつあるため、 時間計測回路と共に使用されるこれらを搭載した半 導体装置においても、 時間計測回路の動作が消費電力に大きな影響を与えること になるため、 低消費電力が要求されるようになってきた。
本発明は、 上記した技術の課題を解決するためになされたものであり、 その目 的とするところは、 必要のない場合は補助回路を停止し、 前記補助回路で消費さ れる消費電力を抑えると共に、 半導体集積回路全体としての低消費電力化をも図 ることのできる半導体集積回路、 半導体装置及びそれを含む電子機器を提供する ことにある。 発明の開示
本発明に係る半導体集積回路は、 少なくとも一つの第 1のクロック信号に基づ いて動作する少なくとも一つの第 1の半導体回路を有する。 さらに、 少なくとも、 前記第 1のクロック信号と独立した少なくとも一つの第 2のクロヅク信号と、 前 記第 1の半導体回路からの要求と、 に基づいて動作し、 前記第 1の半導体回路を 補助する少なくとも一つの第 2の半導体回路を有する。 前記第 2の半導体回路は、 必要に応じて前記第 2のクロック信号を停止させる停止手段を有する。
本発明によれば、 第 1の半導体回路と、 第 2の半導体回路とを有するものの場 合、 第 1の半導体回路は、 第 1のクロック信号を停止させることで、 第 1の半導 体回路の動作を停止することができる。 一方、 第 2の半導体回路を停止させる場 合、 第 2のクロック信号を停止させることで、 第 2の半導体回路の動作を停止す ることができる。 これにより、 従来は、 第 2の半導体回路を停止できなかったの に対して、 本発明では、 第 2のクロック信号を所望の期間停止させることで、 第 2の半導体回路を使用期間中のみ動作させれば良く、 動作されない分の第 2の半 導体回路にて消費される消費電力の低減を図ることが可能となる。
また、 本発明では、 前記停止手段は、 前記第 2のクロック信号の停止、 非停止 を制御する少なくとも一つのクロック制御信号を生成する制御信号生成手段を有 する。 さらに、 前記クロック制御信号に基づいて、 前記第 2のクロック信号の動 作を停止制御する動作制御手段を有する。
本発明によれば、 ク口ック制御信号に基づいて動作制御される動作制御手段に より、 前記第 2のクロック信号の停止、 非停止を制御できる。 これにより、 所望 の期間のみ第 2のクロック信号を停止できる。
また、 本発明では、 前記停止手段は、 前記第 1の半導体回路からの要求に基づ いて、 前記第 2のクロック信号の停止時間が設定される設定手段を有する。 さら に、 前記第 2のクロック信号の動作時間をカウントして、 当該カウンタ値を前記 動作制御手段に向けて出力する計数手段を有する。 前記動作制御手段は、 前記力 ゥン夕値が前記停止時間に至った時に、 前記制御信号生成手段の前記クロック制 御信号を出力させて、 前記第 2のクロック信号を停止させることが好ましい。 本発明によれば、 第 2のクロック信号の停止時間が設定される設定手段により、 第 2の半導体回路が停止される停止開始時刻、 停止終了時刻を所望に設定できる。 これにより、 第 2の半導体回路を制御できる。
また、 本発明では、 前記動作制御手段、 前記計数手段、 及び前記制御信号生成 手段は、 各々第 1導電型のトランジスタと、 前記第 1導電型と逆の導電性を有す る第 2導電型のトランジスタと、 をそれそれ有する。 前記計数手段の第 1導電型 のトランジスタと、 前記動作制御手段及び前記制御信号生成手段の第 1導電型の トランジス夕とが電気的に分離する。 前記計数手段の第 2導電型のトランジスタ と、 前記動作制御手段及び前記制御信号発生手段の第 2導電型のトランジスタと が電気的に接続することが好ましい。
本発明によれば、 第 1導電型のトランジスタと、 第 2導電型のトランジスタと を形成し、 計数手段と、 動作制御手段及び制御信号発生手段とを電気的に分離す ることで、 電位供給を各々独立して行なうことができる。
また、 本発明では、 前記設定手段は、 前記第 2のクロック信号の停止時間を記 憶する記憶手段を有する。 さらに、 前記第 1の半導体回路からの要求に基づいて、 少なくとも前記記憶手段に前記停止時間を書き込むデータ書込手段を有する。 本発明によれば、 記憶手段に、 第 2のクロック信号を停止させる前記停止時間 を予め記憶可能に形成しておくことで、 所定の時間まで、 第 2のクロック信号を 動作させ、 その後停止させるという時間設定を、 必要に応じて容易に可変できる。 また、 本発明では、 前記第 2の半導体回路は、 該第 2の半導体回路自体の回路 動作を行なうための電源回路と、 前記電源回路を制御する制御回路と、 を有する。 前記制御信号生成手段は、 前記制御回路を制御する制御信号を前記制御回路に向 けて出力することが好ましい。
本発明によれば、 第 2の半導体回路に電位を供給するための電源回路と、 電源 回路を制御する制御手段とを有することで、 制御信号生成手段により電源回路自 体をも停止することができる。 即ち、 この種の第 2の半導体回路においては、 第 2の半導体回路内に流れるのはトランジスタ等のリーク電流のみであり、 電源回 路を停止しなくても、 第 2の半導体回路を駆動させている第 2のクロック信号を 停止状態 （スリープ状態） とすることで、 消費電力を低減することもできる。 し かし、 電源回路自体を停止させていないため、 リーク電流分の若干の電力は消費 される。 そこで、 本発明においては、 上述の第 2のクロック信号の停止に加えて、 電源回路をも停止するような構成とすることで、 このような電力消費をも削減で き、 さらなる低消費電力化を図ることができる。
また、 本発明では、 前記第 2の半導体回路の計数手段と、 前記動作制御手段及 び前記制御信号生成手段とは、 各々前記電源回路を供給源として動作することが 好ましい。
本発明によれば、 制御信号生成手段、 計数手段、 動作制御手段を、 上記の電源 回路を供給源として動作させることで、 電源回路を停止させることで、 各々の手 段を構成する回路の停止をも図ることができる。
また、 本発明では、 前記第 2の半導体回路は、 時間計測回路であることが好ま しい。
本発明によれば、 時間計測回路である場合には、 所定の計測時間のみ第 2の半 導体回路を動作させ、 前記計測時間以外の時間は第 2の半導体回路を停止させる ことができる。 これにより、 時間計側回路を半導体回路に備えた場合にも、 消費 電力を抑えることのできる回路を形成できる。
また、 本発明では、 前記第 2の半導体回路と前記第 1の半導体回路との間でデ —夕の入出力を行なうための入出力手段をさらに有する。
本発明によれば、 第 1の半導体回路と第 2の半導体回路とで、 互いに異なる電 圧で回路が駆動するような場合には、 この入出力手段により例えば電圧変換等を 行い、 第 1の半導体回路と第 2の半導体回路との間でデ一夕の入出力を行なうこ とができる。
また、 本発明では、 前記第 2の半導体回路は、 前記データ保持手段と、 前記動 作制御手段及び前記制御信号生成手段と、 の間でデータの入出力を行なうための 入出力手段をさらに有することが好ましい。 本発明によれば、 前記データ保持手段と、 前記動作制御手段及び前記制御信号 生成手段と、 で互いに異なる電圧で駆動するような回路を形成できる。 このよう な場合には、 この入出力手段により例えば電圧変換等を行い、 前記データ保持手 段と、 前記動作制御手段及び前記制御信号生成手段と、 との間でデータの入出力 を行なうことができる。
また、 本発明では、 前記第 1の半導体回路は、 第 1の半導体回路に電位を供給 するための主電源回路を有する。 さらに、 前記第 1のクロック信号に基づいて前 記主電源回路を停止させる電源停止信号を出力することで、 前記主電源回路を制 御する主電源制御回路を有する。
本発明によれば、 第 1の半導体回路においては、 主電源回路を停止することで、 第 1の半導体回路における動作電力の消費を低減することができる。 従って、 第
2の半導体回路での低消費電力に加えて、 第 1の半導体回路での低消費電力化が 図れるので、 半導体装置全体としての低消費電力化を図ることができる。
本発明に係る半導体装置は、 上述の半導体集積回路を有する。 さらに、 前記半 導体集積回路の前記第 1の半導体回路への供給電圧を形成する第 1の電源回路を 有する。 さらに、 前記半導体集積回路の前記第 2の半導体回路への供給電圧を形 成する第 2の電源回路を有する。 そして、 半導体集積回路、 第 1の電源回路、 第 2の電源回路を同一基板上に形成することが好ましい。
本発明によれば、 第 1の電源回路、 半導体集積回路、 第 2の電源回路を同一基 板上に形成することで、 第 1の半導体回路を停止する場合は、 第 1の電源回路を 停止することで実行でき、 第 2の半導体回路を停止する場合は、 第 2の電源回路 を停止することで実行できる。
本発明に係る半導体装置は、 上述の半導体集積回路を有する。 さらに、 前記第 1のクロック信号を生成するための第 1の発振回路を有する。 さらに、 前記第 2 のクロック信号を生成するための第 2の発振回路を有する。 さらに、 前記半導体 集積回路、 前記第 1、 第 2の発振回路を同一基板上に形成すると共に、 前記基板 上の各回路に電力を供給するための基板用電源を有する。
本発明によれば、 第 1、 第 2のクロック信号を生成する第 1、 第 2の発振回路 を有することで、 第 1、 第 2の発振回路を発振停止することで、 第 1、 第 2の半 導体回路を停止できる。 また、 基板用電源を形成することで、 この基板用電源の 停止により、 第 1の半導体回路を停止することができる。
本発明に係る電子機器は、 上述の半導体装置を含む。 この電子機器によれば、 第 2の半導体回路を第 1の半導体回路とは独立して停止することで、 第 2の半導 体回路が動作中以外は第 2の半導体回路を停止することができ、 第 2の半導体回 路内で消費される消費電力を低減することができる。 これにより、 電子機器全体 としても無駄な電力を削減することができ、 最適な低消費電力の電子機器を実現 できる。 図面の簡単な説明
第 1図は、 本発明に係る半導体集積回路の実施の形態の一例を示すプロック図 である。
第 2図は、 第 1図の半導体集積回路の補助プロックの詳細を示すブロック図で ある。
第 3図は、 第 1図の半導体集積回路のメイン回路の詳細を示すプロック図であ る。
第 4図は、 第 1図の半導体集積回路の概略動作を示すフローチャートである。 第 5図は、 第 1図の半導体集積回路のメイン回路と補助回路との動作タイミン グを示すタイミングチャートである。
第 6図は、 第 1図の半導体集積回路のメイン回路の C P Uの詳細を示す機能ブ 口ック図である。
第 7図は、 本発明に係る半導体集積回路の他の実施の形態の一例を示すプロッ ク図である。
第 8図は、 本発明に係る半導体集積回路の他の実施の形態の一例を示す断面図 である。
第 9図は、 本発明に係る半導体集積回路を用いた装置の実施の形態の一例の全 体構成を示すプロック図である。 第 1 0図は、 本発明に係る半導体集積回路を含む電子機器の内部ブロック図の 例である。
第 1 1図は、 第 1 0図に示したの電子機器の一例の外観を示す斜視図である。 第 1 2図は、 従来の補助用クロック信号での半導体回路を有する半導体集積回 路の全体を示すブロック図である。 発明を実施するための最良の形態
以下、 本発明の半導体集積回路を時間計測回路に適用した実施の形態について、 図面を参照して具体的に説明する。
[実施の形態 1 ]
(全体構成）
図 1は、 半導体集積回路 1の全体構成を示すブロック図である。 この半導体集 積回路 1は、 例えばプリンタ等の電子機器において使用されるものである。 より 詳細には、 電源投入前の電源停止期間に基づいて、 電源投入時 （再起動時） にク リーニング動作等を行なうか否かを判断する場合に、 上記電源停止期間を計測す る時間計測回路を内蔵したものである。 尚、 この電子機器の全体の概要について は、 後述の実施の形態 4にて詳述する。
本例の半導体集積回路 1は、 図 1に示すように、 システムメインクロック信号 2 0 (第 1のクロック信号） に基づいて動作するメイン回路 1 0 (第 1の半導体 回路） を有する。 さらに、 システムメインクロック信号と独立した補助クロック 信号 9 2 (第 2のクロック信号） に基づいて動作し、 メイン回路 1 0を補助する 補助回路 5 0 (第 2の半導体回路） を有する。 この補助回路 5 0が上述の時間計 測回路に該当する。 また、 メイン回路 1 0と補助回路 5 0との間には、 メイン回 路 1 0と補助回路 5 0との間でデ一夕の入出力を行なうための入出力手段として のインタ一フエース回路 3 0を有する。
さらに、 メイン回路 1 0には、 メイン回路 1 0に電位を供給してメイン回路 1 0自体の回路動作を行なうための外部の主電源回路 2が接続される。 補助回路 5 0には、 補助回路 5 0に電位を供給するための半導体集積回路 1の外部の補助用 電源回路 3が接続される。 このようにして、 補助用電源回路 3と主電源回路 2と が半導体集積回路 1の外部を構成している。 従って、 本例においては、 メイン回 路 1 0、 インタ一フヱイス回路 3 0、 補助回路 5 0とで半導体集積回路 1、 即ち 1チップの C P Uを構成している。
メイン回路 1 0は、 システムメインクロック信号 2 0に基づいて、 信号 2 2を 出力する第 1の制御回路 1 2と、 システムメインクロック信号 2 0に基づいて主 電源回路 2を停止させる電源停止信号 2 4を出力することで、 主電源回路 2を制 御する主電源制御回路としての第 2の制御回路 1 4と、 を有する。 尚、 第 2の制 御回路 1 4からは、 第 1の制御回路 1 2に向けて入力されるフィードバック信号 2 6が出力される。
補助回路 5 0は、 例えば時間を計測するための時間計測回路等にて構成され、 当該補助回路 5 0を使用しない時に、 補助クロック信号 9 2 (計時クロック） を 自動停止させる停止手段 5 1を有する。 即ち、 補助回路 5 0は、 補助用電源回路 3のオン、 オフにより停止するのではなく、 補助クロック信号 9 2で動作する内 部の回路を止めるよう機能する。 この理由は、 補助回路 5 0は、 動作中では回路 の動作電流により電力は消費されるが、 動作停止中ではス夕ティック状態になる ので、 回路内を流れるのはトランジスタの無視できる範囲のリーク電流のみであ り、 特別電源を外す処理を行なわなくても問題ないからである。 尚、 停止させる タイミングの設定は、 プリンタ側の仕様に基づき、 後述するレジスタ 8 2 a〜8 2 c (図 2参照） にて設定できる。
停止手段 5 1は、 補助クロック信号 9 2の停止、 非停止を制御する少なくとも 一つの補助クロック制御信号 9 5 (クロック制御信号） を生成する制御信号生成 手段としての制御信号発生回路 7 0と、 補助クロック制御信号 9 5に基づいて、 補助クロック信号 9 2の動作を停止制御する動作制御手段としての動作制御回路 6 0と、 メイン回路 1 0からの要求に基づいて、 補助クロヅク信号 9 2の停止時 間が設定される設定手段を含むその他の回路 8 0と、 補助クロック信号 9 2の動 作時間をカウントして、 当該カウン夕値を動作制御回路 6 0に向けて出力する計 数手段、 データ保持手段としてのデータ保持レジス夕 5 2と、 を有する。 ここで、 動作制御回路 6 0は、 カウン夕値が停止時間に至った時に、 制御信号 発生回路 7 0の補助クロック制御信号 9 5を出力させて、 補助クロック信号 9 2 を停止させる。
また、 補助回路 5 0内には、 補助クロック信号 9 2を元信号として動作するそ の他の回路 8 0と動作制御回路 6 0との間が電気的に接続されることにより伝達 される信号 9 8、 制御信号発生回路 7 0と動作制御回路 6 0との間が電気的に接 続されることにより伝達される信号 9 7、 データ保持レジス夕 5 2から動作制御 回路 6 0に向けて出力される条件判断信号 9 4、 動作制御回路 6 0からデ一夕保 持レジス夕 5 2に向けて出力される信号 9 3、 制御信号発生回路 7 0から動作制 御回路 6 0に向けて出力される補助クロック制御信号 9 5、 制御信号発生回路 7 0からデ一夕保持レジス夕 5 2に向けて出力する信号 9 6、 を有する。
さらに、 補助回路 5 0からィンターフェ一ス回路 3 0を介してメイン回路 1 0 に向けて出力される信号 4 0、 4 2、 メイン回路 1 0からインターフェース回路 3 0を介して補助回路 5 0に向けて出力される信号 4 4、 4 6を有する。
尚、 信号 4 4、 4 6では、 主電源回路 2をオフするという信号、 所定期間後に 補助回路 1 0を停止させる計時データを補助回路 2内に書込むため信号、 等を転 送するための各種配線にて形成されている。 また、 信号 4 0、 4 2では、 補助回 路 5 0からメイン回路 1 0に、 所定期間例えば 1週間停止したかを見るためのデ 一夕保持レジス夕 5 2のカウン夕値の読出を行なうための転送をも行われる。 さ らに、 インターフエ一ス回路 3 0の内部には、 異なる電流源例えば 5 V系のメイ ン回路 1 0と、 3 V系の補助回路 5 0と、 の間で、 各々の電源電圧を併せるため のレベルシフ夕 （電圧変換手段） を設けている。
上記のような構成の半導体集積回路 1の動作を、 図 1及び図 4を用いて説明す る。 図 4は、 図 1の半導体集積回路の概略動作を示すフローチャートである。 メイン回路 1 0では、 システムメインクロヅク信号 2 0は常に動作し、 第 1、 第 2の制御回路 1 2、 1 4を用いて主電源回路 2を制御することで、 主電源回路 2をオン、 オフする。
そして、 メイン回路 1 0の動作中に、 後述するメインスィッチ （電源スイッチ ) のオフ操作 （ステップ 「以下、 sと記す」 1 0 1 ) により、 メイン回路 1 0を 退避状態にし、 主電源回路 2をオフする。 即ち、 メインスィッチのオフにより電 源を停止させるような指令が図示しない配線を介してメイン回路 1 0に供給され ると、 メイン回路 1 0は退避処理を行なう。 メイン回路 1 0の動作が全て終了す ると、 第 2の制御回路 1 4は、 主電源回路 2に向けて、 主電源回路 2のオフを許 可する電源停止許可信号 2 4を送信する。 このように、 主電源回路 2をオフする ことで、 メイン回路 1 0は動作停止する。 なお、 退避処理期間は、 本例において は、 図 5のタイミングチャートにて示すように、 メインスィッチがオフしてから メイン回路 1 0がオフとなるまでの期間 を意味する。
ここで、 メイン回路 1 0の退避処理の期間を利用して、 本例では以下のような 処理が行われる。 即ち、 主電源回路 2をオフする前に、 補助クロック信号を動作 させて、 この補助クロック信号 9 2に基づいて、 データ保持レジスタ 5 2は、 力 ゥント動作 （計時動作） を開始する （s 1 0 2 ) 。 また、 補助クロック信号 9 2 を一定条件 （主電源回路 2の停止後の所定期間経過後） で停止させるように、 当 該期間 （図 5に示す T 3 ) を示す計時デ一夕を、 補助回路 5 0内の後述するレジ ス夕 8 2 a〜8 2 c (図 2参照） に書き込む書込処理等を行なう （s 1 0 3 ) 。 なお、 レジスタ 8 2 a〜 8 2 c等を構成する記憶手段は、 例えば不揮発性 R〇 M等にて形成されるこが好ましく、 このような場合には、 補助回路 5 0の電源ォ フにより内部のデ一夕 （計時デ一夕） が消去されない。 従って、 電源オン時にレ ジス夕 8 2 a〜8 2 cに計時デ一夕を書込んでおくことで、 電源オフ後、 再度電 源をオンした時に、 当該計時データを読出すことができる。
このように、 メイン回路 1 0においては、 メインスイッチのオフ操作後、 退避 処理を行い、 その後、 最終的に主電源回路 2をオフする。
一方、 補助回路 5 0内においては、 主電源回路 2がオフする直前には、 補助ク ロック信号 9 2に基づいて、 データ保持レジス夕 5 2は、 カウント動作を開始し、 主電源回路 2がオフした後も、 継続してカウント動作を続行する。 このように、 図 5に示すように、 メイン回路 1 0がオフとなっている直前の時刻 1 2 に補助回 路 5 0は動作を開始し、 計測期間 T 3 の間動作を続行する。 そして、 所定期間経過後、 制御信号発生回路 7 0は、 設定された計時データの 内容値と、 計時されたカウンタ値とがー致した場合に出力される （条件一致を示 す） 補助クロック制御信号 （停止信号） 9 5を発生し、 動作制御回路 6 0に向け て出力する。
動作制御回路 6 0は、 補助ブロック制御信号 9 5が入力されると共に、 デ一夕 保持レジスタ 5 2の補助ブロック制御信号 9 5出力時 （現在） のカウン夕値が条 件判断信号 9 4として入力される。 動作制御回路 6 0は、 条件判断信号 9 4に従 つて必要な場合、 補助クロック信号 9 2を停止し一定レベルの電位の信号を発生 する。 従って、 補助クロック信号 9 2による回路動作が必要ない場合、 自動的に 補助クロック信号 9 2を停止でき、 消費電力を抑えることができる。 計測期間中 に主電源回路がオンしない時は、 1週間経った時点で、 補助クロック信号を停止 させる （ s 1 0 4 ) 。
この後、 さらに時間が経過し、 再度、 メインスィッチのオン操作 （図 5の t 4 ) に基づいて、 メイン回路 1 0の主電源回路 2がオン （図 5の t 5 ) されると （ s 1 0 5 ) 、 補助クロック信号 9 2に基づいて補助回路 5 0は動作し、 補助クロ ック信号が 1週間以上停止していたか否かを確認するために、 上記カウン夕値の 読出動作が行われる （図 5の t 5 ) ( s i 0 6 ) 。
尚、 主電源回路 2は、 1 0 0 V電源から作った 5 V用電源を用いても、 5 V用 の電源をもっていきボード上で切り離しできる回路構成にしても良い。 また、 上 記例では、 主電源回路 2、 補助用電源回路 3を除く半導体集積回路 1を 1チップ としたが、 主電源回路 2、 補助用電源回路 3を各々、 電源用 I Cを用いて半導体 集積回路 1に含める構成としても良い。
ここで、 電源投入時に、 クリーニング動作が必要かどうかを判断するには、 補 助回路内のカウント値と当該内容値との比較により行なう （s 1 0 7 ) 。 そして、 1週間以上メイン回路の主電源回路がオンされない場合は、 クリーニング動作を 行なう （s 1 0 8 ) 。 また、 補助クロック信号は、 クリーニングする一定期間動 作させ、 後は停止させる。 従って、 1週間以内に主電源回路がオンとなった場合 には、 クリーニング動作は行わない。 このように、 メイン回路のシステムメインクロヅク信号が停止し、 補助回路の 補助クロック信号も所望の期間停止できるので、 従来に比べて、 大幅に回路内の 消費電力を削減できる。
(補助用ブロックについて）
次に、 補助回路 5 0の詳細について、 図 2を用いて説明する。 図 2に示すよう に、 データ保持レジス夕 5 2は、 補助クロック信号 9 2を制御する信号制御手段 としても機能し、 並列配置された秒カウン夕 5 4 a、 分カウンタ 5 4 b、 時間力 ゥン夕 5 4 c、 日カウン夕 5 4 dを有する。 また、 デ一夕保持レジス夕 5 2を構 成するカウン夕一 5 4 a〜5 4 dは、 様々な用途にてカウントアップできるよう 調整可能に形成される。 通常は、 リアルタイムクロックで使う場合は、 オン状態 として、 オフ状態としない。
尚、 デ一夕保持レジス夕 5 2において、 カウン夕一でカウントアップしない時 でも、 発振回路 6 6からのクロヅクを基準信号として動作させることで、 レジス 夕 8 6からの入力に基づいて、 デ一夕読出ノ書込回路 8 4は、 レベルシフタ 3 4 を介して、 メイン回路 1 0に向けて信号 4 0、 4 2を送ることができる。
動作制御回路 6 0は、 時間をカウントして当該カウン夕値と一致すると割込信 号を発生する割込用のコンベア回路 6 2と、 必要に応じて制御信号発生回路 7 0 からの補助クロック制御信号 9 6を停止させるための制御用のレジス夕 6 4と、 水晶発振器 X t a 1に基づいて基準信号を発振する発振ィンバ一夕を含む発振回 路 6 6、 分周回路 6 7、 分周回路 6 8、 を有する。 なお、 レジス夕 6 4は、 補助 クロック制御信号 9 5を停止するためのものであり、 計時オートオフビッ トが 1 で割込処理を停止し、 0で割込処理を行なうように制御する。
発振回路 6 6内には、 水晶振動子 X ' t a 1が接続されたインバー夕及び N A N D回路を含み、 フィードバックで当該インバー夕をオフすることで、 発振回路 6 6を停止させる。 メイン回路 1 0にも、 補助回路 5 0の発振回路 6 6と同様の 発振回路が構成される。
発振回路 6 6、 分周回路 6 7、 分周回路 6 8は、 消費電力を落として作業した いような場合、 又はスリープ状態で使うような場合は、 低速の周波数で動作する ように形成される。 また、 周期カウンタ 5 4 a〜 5 4 dは、 高速でも低速でも動 作可能に形成される。 さらに、 メイン回路 1 0でも、 高速動作が必要でなくて、 例えば処理待ち時間とかに入った場合、 自動的に低速動作の方に切り換えること もできるよう構成しても良い。
制御信号発生回路 7 0は、 デ一夕保持レジス夕 5 2のカウンタ値とレジスタ 8 2 a〜8 2 cの計時デ一夕とを比較する比較手段として機能し、 例えば A N Dゲ ート等にて形成される。
その他の回路 8 0には、 記憶手段としての並列配置されたタイマーカウン夕即 ち、 分コンベアレジス夕 8 2 a、 時間コンベアレジス夕 8 2 b、 日コンベアレジ ス夕 8 2 c、 デ一夕書込手段、 データ読出手段としてのデータ読出/書込回路 8 4、 レジス夕 8 6を含み構成される。
コンベアレジス夕 8 2 a〜8 2 cは、 通常の R T C (リアルタイムクロック） として使用した場合に、 コンベアレジスタ 8 2 a〜8 2 cをオン状態とし、 例え ば 8時に信号を出力するように設定する場合、 コンベアレジスタ 8 2 aには 「0 」 、 コンベアレジス夕 8 2 bには 「8」 、 コンベアレジスタ 8 2 cには 「0」 が 設定される。 この場合には、 時間コンベアレジス夕 8 2 bと分コンベアレジスタ 8 2 aだけで割込処理を行ない、 設定時刻にコンベア回路 6 2に向けて信号が出 力される。 但し、 コンベアレジス夕 8 2 a〜8 2 cをオフ状態として、 R T Cと して使う信号を、 カウン夕として使用することもできる。
インターフェース回路 3 0は、 メイン回路 1 0は例えば 5 V駆動で、 補助回路 5 0は例えば 3 V駆動で形成するように、 電源電圧が異なる場合に、 メイン回路 1 0と補助回路 5 0との間で電圧を変換する電圧変換手段としてのレベルシフ夕 3 4、 3 6と、 N A N D回路 3 2と、 を含み構成される。 この N A N D回路 3 2 は、 ブルアップトランジスタ又はプルダウントランジスタを付加した回路である ことが好ましい。
尚、 補助回路 5 0を構成するトランジスタを、 5 Vでも動作するトランジスタ を 3 Vで使用するような構成としている場合には、 5 Vから 3 Vに電圧変換する ためのレベルシフタを設ける必要はない。 さらに、 補助回路 5 0の低い電源系か ら、 メイン回路 1 0の高い電源系に入ってくる信号 40、 42にはレベルシフ夕 34を設け、 メイン回路 10の高い電源系から補助回路 50の低い電源系に入る 信号 44、 46にはレベルシフ夕 36を設けない構成としても良い。 また、 イン 夕一フェース回路 30を、 補助回路 50の中に組込む構成としても良い。
また、 発振回路 66から外部に接続されるテスト用の外部接続回路に接続され る配線途中においても、 同様な理由によりレベルシフ夕 90を設けても良い。 次に、 上記のような構成の補助回路 50の動作を説明する。
設定期間を例えば 7日とすると、 コンベアレジス夕 82 a ' 82 b ' 82 cに は、 補助回路 50を停止させる所定の設定時間例えば 7日が設定される。 即ち、 メイン回路 1 0からの要求 （信号 44, 46) に基づいて、 データ読出/書込回 路 84は、 当該時間に関するデ一夕例えば 7日であれば、 分コンベアレジス夕 8 2 a ·時間コンベアレジス夕 82 b ' 日コンベアレジスタ 82 cの順に 「0」、 「0」、 「7」 と各コンベアレジス夕 82 a ' 82 b ' 82 cに書き込む。
一方、 デ一夕保持レジス夕 52は、 分周回路 68からの信号 93に基づいて、 各カウン夕 54 a、 54b、 54 c、 54 dにてカウンタ値をカウントァヅプし ていく。
このカウントアップの開始、 即ち、 データ保持レジス夕 52をオン状態とする のは、 メイン回路 10の主電源回路 2をオフする直前のタイミングで行なう。 こ れにより、 デ一夕保持レジスタ 52がオン状態となる前に、 レジス夕 86をリセ ッ ト状態とすることで、 レジス夕値をリセッ トすることができる。
また、 このカウントアップの開始並びにリセッ ト操作は、 メインスィッチのォ フ操作から主電源回路 2がオフとなるまでの、 いわゆるメイン回路 10の退避処 理時間を利用して行われる。 この退避処理時間では、 主電源回路 2の停止前の若 干の時間 （内蔵されている充電コンデンサの放電作用時間） 内に、 メイン回路 1 0側から信号 44、 46を介して電源の停止を知らせる電源停止信号等が補助回 路 50に入力され、 データ読出ノ書込回路 84及びレジス夕 86により、 デ一夕 保持レジス夕 52をオン状態として、 カウントアップが開始される。 また、 リセ ッ トも同時に行われる。 その後、 データ読出/書込回路 84は、 レジス夕 86の オン状態への切り換えによりカウントアップが開始されるのを確認すると、 信号
4 0、 4 2を介してメイン回路 1 0側へ、 カウントアップ確認信号等の確認用の 信号が伝達される。 そして、 メイン回路 1 0では、 上記確認用の信号が入力され ると、 第 2の制御回路 1 4が電源停止信号 2 4を主電源回路 2に出力して、 メイ ン回路 1 0を完全に停止させる。
ここで、 夕イマ一として機能する発振回路 6 6、 分周回路 6 7、 分周回路 6 8、 デ一夕保持レジス夕 5 2において、 データ保持レジス夕 5 2をオン状態、 オフ状 態に切換え制御するのは、 タイマー制御手段としてのレジス夕 8 6の内容により 制御される。 即ち、 通常、 計時用に動作継続して使用されるクロックを用いて、 レジスタ 8 6をオフすることで、 データ保持レジスタ 5 2をオフ状態し、 レジス 夕 8 6をオンすることでデ一夕保持レジス夕 5 2をオン状態とする。
尚、 補助回路 5 0がオフした時点でのカウンタ値は、 カウン夕 5 4 a〜5 4 d に入り、 しかも、 外部の補助用電源回路 3からの電力が供給されているので、 補 助回路 5 0はスタティ ック状態であり、 デ一夕保持レジスタ 5 2をオフ状態とし ても、 カウントアップされたカウント値は消えない。 従って、 消去する場合には、 レジス夕 8 6をリセッ ト状態とすることで、 デ一夕保持レジス夕 5 2のカウント 値を消去できる。
ここで、 コンベア回路 6 2では、 デ一夕保持レジスタ 5 2にてカウントされた カウン夕値と、 レジス夕 8 2 a ' 8 2 b ' 8 2 c書込まれた内容値とを比較して、 当該内容値とカウンタ値とがー致すると （7日経つと） 、 割込信号 9 7を出力す る。 そして、 制御信号発生回路 7 0では、 割込信号 9 7と、 レジスタ 6 4からの デジタルデ一夕とを比較する。
レジスタ 6 4は、 補助クロック制御信号 9 5を停止するためのものであり、 計 時オートオフビッ ト （モード） が 0の時、 割込信号 9 7を補助クロック制御信号 9 5として出力させ、 割込処理を開始する。
そして、 レジス夕 6 4において、 データ保持レジス夕 5 2がオフ状態に設定さ れていれば、 制御信号発生回路 7 0は、 補助クロック制御信号 9 5を出力するこ とで、 発振回路 6 6及び分周回路 6 8を停止させる。 ここで、 制御信号発生回路 7 0は、 例えば A N Dゲートにて構成されるので、 上記動作を可能としている。 発振回路 6 6の停止時には、 発振回路 6 6のインバー夕発振部と、 分周回路 6
8との動作をストップさせると共に、 補助クロック制御信号 9 5がレジスタ 8 6 に入力されることにより、 レジス夕 8 6はデ一夕保持レジスタ 5 3をオフ状態と して、 カウントアップ動作を自動的に停止させる。
尚、 メイン回路 1 0の主電源回路 2のオンにより、 再度データ保持レジス夕 5
3をオン状態とした時には、 データ保持レジスタ 5 2のカウン夕値が出力される ので、 当該経過期間が解る。
補助回路 5 0が停止状態となり、 所定の時間経過後に、 再度メインスィッチの オン操作により主電源回路 2の電源が投入されると、 メイン回路 1 0は再び動作 状態となる。
ここで、 電源投入時に、 例えば 7日以上経った場合は、 所望の動作例えばクリ —ニング動作を行い、 7日未満である場合には、 クリーニング動作を行なわない ような設定をした場合には、 クリ一ニング動作するか否かを決める時の信号は、 デ一夕読出/書込回路 8 4からメイン回路 1 0に向かう信号 4 0にて出力される。 このように、 再度の電源投入時のカウンタ 5 4 a〜5 4 dの内容を読み出して みることで、 クリーニング動作の判断を行うことができる。
以上のように、 本実施の形態によれば、 補助回路 5 0の停止を、 メイン回路 1 0のイン夕フェース回路 8 0、 イン夕フェース信号 4 0、 4 2、 4 4、 4 6に関 係無く実現することが可能である。 また、 メイン回路を停止した後、 所定期間計 測できれば後は停止して計測できなくても良く、 必要とする期間だけ計時される ので、 消費電力の低減が図れる。
(メイン回路について）
次に、 メイン回路の詳細例について説明する。 図 3には、 メイン回路の具体的 な機能ブロック図が示されている。 図 3に示すように、 マイクロコンピュータ 1 0は、 3 2ビットマイクロコンピュータであり、 C P U (制御回路、 積和演算回 路、 A L U ) 1 0 0、 R O M 1 5 U R AM 1 5 0、 高周波発振回路 1 8 0、 低 周波発振回路 1 8 1、 リセッ ト回路 1 8 2、 プリスケ一ラ 1 7 0、 1 6ビッ トプ ログラマブル夕イマ 1 8 3や 8ビッ トプログラマブル夕イマ 1 8 4やクロック夕 イマ 1 8 5等のタイマ回路、 インテリジェント D MA 1 6 9や高速 D M A 1 6 8 等のデ一夕転送制御回路、 割り込みコントローラ 1 1 2、 シリアルインタ一フエ —ス 1 6 1、 B C U (バスコン トロールュニヅ ト） 1 6 0、 A/D変換器 1 6 3 や D /A変換器 1 6 4等のアナログィン夕一フェース回路、 入力ポート 1 6 5や 出力ポート 1 6 6や I /Oポート 1 6 7などの I /O回路、 及びそれらを接続す る各種バス 1 7 2、 1 7 3、 各種ピン 1 7 1を含む。
1チップの半導体基板上に形成されるこのマイクロコンピュータは、 3 2ビヅ トのデ一夕を処理できる R I S C方式のマイクロコンビュー夕である。 そしてパ ィプライン方式及びロード ·ストァ方式のアーキテクチャ一を採用し、 ほとんど 全ての命令を 1ク口ックの期間で実行する。 全ての命令は 1 6ビッ 卜の固定長で 記述されており、 これにより極めて小さい命令コードサイズを実現している。
C P Uは、 スタックポインタ専用レジス夕である S Pを有し、 各種のスタック ポインタ専用命令の解読、 実行を行う。 該 C P Uは、 前述した構成を有しており、 命令解読手段、 命令読出手段、 及び各種命令の実行手段として機能する。
このように、 C P Uの外部の回路、 具体的にはバスコントロールユニッ ト内に 設けられた拡張部を用い、 R AMから読み出された処理データを 3 2ビットにゼ 口拡張またはサイン拡張できるばかりでなく、 C P U内のレジス夕に記憶された 8ビットまたは 1 6ビッ トの処理データを、 必要に応じて 3 2ビッ トにゼロ拡張 またはサイン拡張して所望のレジス夕に格納することができる。
特に、 このような処理デ一夕の拡張を、 1命令サイクルで実行することにより、 あたかも拡張部を C P U内に設けた場合と同様な処理スピードで、 前述したデ一 夕の読み出しと拡張処理とを実行することができる。 さらに、 従来よりコ一ドサ ィズを縮小できるので、 例えばオンチップ上の R O Mを有効に使うことができる。 また、 レジス夕退避やレジス夕復旧の処理を効率よく記憶し、 割り込み処理及び サブルーチンコール · リターンの処理を高速に行うことができる。
本例は、 積和演算命令に含まれる実行回数情報に基づき特定される回数だけ積 和演算回路に積和演算を実行させる例である。 図 6に、 積和演算回路 1 10を内蔵するマイクロコンピュータのブロック図を 示す。 図 6では、 マイクロコンピュータは 32ビッ トのデ一夕を処理する。 また 積和演算回路 110は、 各々が 16ビッ トの第 1、 第 2の積和入力データ MDA、 MD Bを乗算し、 その乗算結果である 32ビヅ トのデータを 64ビヅトの MAC レジスタ 113に加算する。
図 6のマイクロコンビュー夕は、 32ビヅ トのデ一夕を処理する制御回路 10 0— 1と、 マイクロコンピュー夕とメモリ 150とを接続するバスを制御するバ スコントロールュニッ ト B CU 160と、 積和演算を実行する積和演算回路 11 0と、 マイクロコンピュー夕の内部や外部からの種々の割り込みを受け付け制御 回路 100— 1に割り込み要求を出す割り込みコントローラ 162と、 データの 加減演算などの算術演算及び論理和、 論理積、 論理シフ トなどの論理演算を行う ALU (算術論理演算ユニッ ト） 108を含む。
ここで、 制御回路 100— 1は、 積和演算命令を含む命令を受け、 受け付けた 命令を解析し、 解析した命令を実行するための制御を行うものであり、 16ビッ ト長の命令を使用している。 また、 制御回路 100— 1は、 R0から R 15まで の 16本の 32ビッ トのレジス夕から成る汎用レジス夕 101と、 PC (プログ ラムカウン夕） 102とを含む。 この制御回路 100— 1の制御の下で、 積和演 算回路 1 10は積和演算を実行し、 ALU108は算術演算、 論理演算を実行す る。 そしてこれらの制御回路 100— 1、 積和演算回路 1 10及び ALU 108 が、 マイクロコンピュ一夕 100の中央処理ユニッ ト （CPU) として機能する。 制御回路 100— 1、 B CU 160及び積和演算回路 110は、 内部データバ スを介してデータ転送を行う。 BCU160は、 外部アドレスバスと外部データ バスを用いて、 メモリ 150から第 1、 第 2の積和入力データ MD A、 MDBを 読み込む。
積和演算回路 1 10は、 第 1、 第 2の積和入力デ一夕 MDA、 MDBを一時的 に保持する TEMP mレジス夕 131及び TEMP nレジス夕 132と、 一時的 に保持された MDA、 MDBを乗算する乗算器 1 11と、 この乗算結果を用いて 加算処理を行う加算器 1 12— 1と、 加算結果を保持する 64ビッ トの MACレ ジス夕 （積和結果用レジス夕） 113を含む。 積和演算回路 110は、 16ビッ トの MDA、 MDBを入力として、 その乗算結果と MACレジスタ 113の内容 とを加算し、 その加算結果を MACレジス夕 1 13に格納する動作を行う。
次に、 上述の回路の動作について説明する。 積和演算命令実行前に、 メモリ上 の第 1の領域に第 1の積和入力データ MDA0〜MDALを格納し、 第 2のメモリ 領域に第 2の積和入力データ MDB0〜MDBLを格納しておく。 また、 汎用レジ ス夕 101が含むレジス夕 Rm、 Rnに第 1、 第 2の領域の先頭ァドレスをロー ドしておき、 第 1、 第 2の積和入力データの先頭デ一夕 MDA0、 MDB0を Rm、 Rnが指すようにしておく。 また、 汎用レジスタ 101が含むレジスタ Rcに、 積和演算の実行回数をロードしておくと共に、 MACレジスタ 113を初期化し ておく。 この状態で制御回路 100— 1が積和演算命令を受け付けると、 この積 和演算命令を解析する制御回路 100— 1の制御の下で、 積和演算命令実行のた めの種々の処理が行われる。
以上のような処理が行われるように制御回路 100— 1が、 積和演算回路 11 0、 BCU160、 ALU 108等を制御することで、 1つの命令で所望の回数 だけ積和演算を実行することが可能となる。
このように本例では、 実行回数分だけ積和演算命令を並べるプログラムや、 実 行回数をデクリメントし実行回数が零か否かを判断するプログラムを作成する必 要がないため、 コードサイズの効率化、 命令を格納するメモリの小規模化、 処理 の高速化を図りながら、 1つの積和演算命令で所望の回数だけ積和演算命令を実 行することが可能となる。 また本例では、 積和演算を実行中に積和演算命令を毎 回フェッチする必要がない。 従って、 積和入力データの読み込みと積和演算命令 のフェツチが競合することで発生する積和演算命令実行の遅延を回避できると供 に、 無駄なフェッチによる電力消費を節減できる。
尚、 積和演算の実行回数を特定させる積和演算命令の実施形態としては種々の ものが考えられる。 例えば積和演算命令に、 複数の命令の中から積和演算命令を 指定するための 6ビッ トのオペレーションコードと、 レジスタ Rcを 16個の汎 用レジス夕の中から指定する 4ビッ トのオペランドとを含ませて形成しても良い。 このようにすることで、 命令長を 16ビッ ト以内に抑えることが可能となり、 コ 一ドサイズの効率化、 命令を格納するメモリの小規模化を図れる。
(制御回路の詳細）
図 6は、 図 3の制御回路 100— 1、 積和演算回路 110、 A L U 108の詳 細例を示すプロック図である。
本例の CPUはパイプラインとロード ·ストァ型のァーキテクチユアによって、 殆ど全ての命令を 1サイクルで実行する。 全ての命令は 16ビッ 卜の固定長で記 述されており、 本例の CPUの処理する命令は極めて小さいオブジェク トコ一ド サイズを実現している。
特に、 本例の CPUは、 スタックポインタを取り扱う処理を効率よく記述し実 行するためにスタックボインタ専用のレジス夕を有し、 該スタックポインタ専用 レジスタを暗黙のオペランドとするォブジェクトコ一ドを有するスタックポイン 夕専用命令群の命令セッ トを解読、 実行出来るよう構成されている。
図 6は、 本例の CPUの回路構成の概略を説明するための図である。 本 CPU 100は、 汎用レジス夕 101、 プログラムカウン夕が格納されている P C 10 2、 プロセッサ一ステータスレジス夕 （PSR) 103、 ス夕ヅクポインタ専用 のレジス夕である SP 104を含むレジス夕セヅ トと、 命令デコーダ 105、 即 値生成器 106、 アドレス加算器 107、 ALU 108, PCインクリメン夕 1 09及び各種内部バス、 各種内部信号線等を含む。
図 6において、 I— ADDR— BUSは命令アドレスバスであり、 I— D A T A— BU Sは命令デ一夕バスである。 これらのバスを用いて命令メモリ 150-1 から積和演算命令などの命令が読み出される。 また D— ADDR— BU Sはデー 夕アドレスバス、 D— D AT A— B U Sはデ一夕バスであり、 これらのバスを用 いてデ一夕メモリ 150-2から第 1、 第 2の積和入力デ一夕 MDA、 MDBなど のデ一夕が読み出される。 このように本例ではいわゆるハーバ一ドアーキテクチ ャのバス構成を採用している。
PA— BUS、 PB— BUS、 WW— BUS、 X A— B U Sは内部バスであり、 AUX— BUSは制御回路 100— 1と積和演算回路 110との間でデータのや り取りを行うためのバスである。 IA、 DAは、 各々、 制御回路 100— 1 (C PU) から I_ADDR_BU S、 D— AD D R— B U Sにアドレスを出力する ためのものである。 D INは、 D— DATA—BUSからのデータを制御回路 1 0— 1に入力するためのものであり、 DOUTは、 制御回路 102からのデニ夕 を D DATA BU Sに出力するためのものである。
叩令デコーダ 105は、 I— DATA— BUSから入力された命令を受け付け ると共に解析し、 命令の実行に必要な種々の制御信号を出力する。 例えば命令に 応じた種々の指示を、 即値生成器 106を介して制御回路 100— 1の各部に与 える。 また、 割り込みコントローラ 162 (図 3参照） からの割り込みを受け付 けた場合には、 割り込みハンドラを起動する TRAP £〇丁01 を0—八0 DR— BU Sに出力すると共に、 TRAP信号をアクティブ （= 1 ) にして割り 込みが発生したことを積和演算回路 1 10に伝える。 また積和演算命令を受け付 けた場合には、 ma c信号をアクティブにして積和演算命令が発行されたことを 積和演算回路 110に伝える。
即値生成器 106は、 命令に含まれる即値に基づき、 命令の実行時に使用する 32ビッ トの即値データを生成したり、 各命令の実行に必要な 0、 ±1、 ±2、 ± 4の constantデ一夕を生成したりする。 P Cインクリメン夕 109は、 1つの 命令を実行する毎に P C 102の値をィンクリメントする処理を行う。 ァドレス 加算器 107は、 各種レジス夕に格納されている情報や即値生成器 106で生成 される即値データを用いて加算処理を行い、 メモリ 150からの読み出し処理に 必要なァドレスを生成する。
汎用レジス夕 101は 16本の 32ビットのレジスタ R 0〜： 15を含んでい る。 SP 104は、 スタックポインタ専用の 32ビッ トのレジスタであり、 ス夕 ックの先頭番地を指すスタヅクポインタを格納する。 PSR (プロセッサステー タスレジス夕） 103は、 各種のフラグを格納する 32ビットのレジス夕である c
ALU 108は、 算術演算や論理演算を行うものであり、 本例では実行回数の デクリメント処理も行う。 ゼロディテクタ 133は、 ALU 108の演算結果が 零の場合に ALU z eroをアクティブ （= 1) にする。 これにより P S R 1 03にゼロフラグがセッ トされると共に、 実行回数が零になったことが積和演算 回路 110に伝えられる。 バスマルチプレクサ 130は、 PA— BUS、 P B__ BUS. WW— BU Sのいずれか 1つを選択して AUX— BU Sに接続するため のものである。 バスマルチプレクサ 130は TEMPmレジス夕 131、 TEM P nレジス夕 132を含み、 第 1、 第 2の積和入力データ MD A、 MDBが両方 とも揃った時にこれらのデ一夕を積和演算回路 1 10に出力する。
積和演算回路 1 10は、 ステートマシーン 114を含んでいる。 このステート マシーン 114は、 ALU— z ero、 t rap、 ma cなどの各種の信号に基 づいて積和演算回路 1 10の状態を制御する。
さて、 MACステート （MAC 0〜MAC 8) は積和演算回路 1 10 (ステ一 トマシーン 114) の状態は、 以下の各状態に遷移する。
① mac ：積和演算命令を命令デコーダ 105が受け付けた時に 1 (アクティブ ) になる信号である。
② mac— end ：積和演算命令の終了条件が成立すると 1になる信号であり、 具体的には ma c_z e r o又は ma c_t rapが 1になると 1になる信号で
③ ma c_z e r o ：積和演算の実行回数が零になった時に 1になる信号である, ここで、 mac— z e roは、 マイクロコンピュータがリセッ トされた場合或い は MACステートが MAC 8又は MAC 9になった場合に 0になる。 また MAC ステートが MAC 3、 MAC 5又は MAC 7の時にゼロディテクタ 133からの ALU_z e r o信号が 1になると 1になる。
④ ma c— t rap :積和演算命令の実行中に割り込みが発生した場合に 1にな る信号である。 ここで、 mac— t rapは、 マイクロコンピュー夕がリセッ ト された場合或いは MACステートが MAC 8又は MAC 9になった場合に 0にな る。 また MACステートが MAC 5又は MAC 7の時に命令デコーダ 105から の t r a p信号が 1になると 1になる。
積和演算命令が発行されず ma c = 0の場合には、 MACステートは MAC 0 にとどまる。 一方、 mac= lになると MAC 1に移行する。 MAC 1から MA C2、 MAC 2から MAC 3へはクロックに同期して無条件 （UCT) に移行す る。
MAC 3で、 mac— endが 1の場合には MAC 9に移行すると共に、 ma c— endが 0にリセットされる。 MAC 9に移行した後、 mac= lなら MA C 1に戻り、 ma c = 0なら MAC 0に戻る。 一方、 mac— endが 0の場合 には MAC 3から MAC 4に移行する。
MAC4から MAC 5へはクロックに同期して無条件に移行する。 この際、 実 行回数がデクリメントされるため、 ma c_z e r oが 1になる可能性がある。 そこで MAC5で、 ma c— e ndが 1か否かを判断し、 1の場合には MAC8 に移行し、 MAC 8から MAC 0又は MAC 1に戻る。 一方、 ma c— e ndが 0の場合は、 MAC 5から MAC 6に移行する。
MAC 6から MAC 7へはクロックに同期して無条件に移行する。 この際、 実 行回数がデクリメントされるため、 ma c— z e r oが 1になる可能性がある。 そこで MAC7で、 ma c— e ndが 1か否かを判断し、 1の場合には MAC8 に移行し、 0の場合は MAC 6に戻る。
例えば積和演算の実行回数が 0に設定されていた場合には、 MACステートは、 まず MAC0、 MAC K MAC 2, MAC3と変化する。 そして mac— en d = 1 (ma c_z e r o = 1 ) となっているため、 MAC3から MAC9、 M AC 0 (又は MAC 1) と変化する。
実行回数が 1に設定された場合には、 MACステートは、 MAC0、 MAC K MAC 2, MAC 3, MAC4と変化する。 そして MA C 4から MA C 5への移 行の際に実行回数がデクリメントされるため ma c_e nd= 1になる。 この結 果、 MACステートは MAC 4から MAC 5、 MAC 8, MAC 0 (又は MAC 1) と変化することになる。
実行回数が 2に設定された場合には、 MACステートは、 MAC0、 MAC K MAC 2, MAC 3. MAC 4, MAC5、 MAC 6, MAC 7, MAC 8, M AC 0 (又は MAC 1) と変化する。 即ちこの場合には、 MAC 4から MAC 5、 MAC 6から MAC 7の間で実行回数がデクリメン卜されて零になる。 なお実行 回数が 3以上の場合には、 MAC 6から MAC 7に移行し MAC 6に戻る動作を 実行回数が零になるまで繰り返すことになる。
割り込み要求がなされた場合には、 MAC 5又は MAC 7まで状態が進んだ所 で初めて ma c— t r a p = 1 (mac一 end=l) か否かが判断され、 MA C 8に移行することになる。
本例のステートマシーン 114の 1つの特徴は、 所望の回数の積和演算を完了 した場合 （ma c— z e r o = 1 ) 又は割り込み要求がなされた場合 （ma c— t r a p = 1 ) にアクティブになる ma c— e nd信号に基づいて、 MACステ ートを初期ステート MAC 0 (又は MAC 1) に戻す点にある。 このようにする ことで、 所望の回数の積和演算を完了した場合に用いる状態遷移を利用して、 割 り込み要求がなされた場合に行う状態遷移も実現することが可能となる。 これに よりステートマシーン 150の構成の簡素化を図ることができる。
このように、 本例では、 レジスタ R 14、 R 15の内容が、 割り込み処理終了 後の積和演算の継続実行の際に使用される内容に変化した後に （F3、 F4、 F 5、 F 6 ) 、 MACステー卜が初期ステート MA CO (又は MAC 1) に戻る。 このようにすることで、 割り込み処理の終了後に、 112 h、 232 hのァドレ スにある積和入力デ一夕 MD A、 MDBに基づいて積和演算を適切に継続実行す ることが可能となる。
また本例では、 積和演算の実行回数がデクリメントした後に （F7) 、 MAC ステートが初期ステートに戻る。 従って、 R 13には、 デクリメント後の実行回 数 2が格納されることになり （F8、 F 9) 、 割り込み処理の終了後に、 残りの 2回の積和演算を継続実行することが可能となる。
そして、 上記したように、 CPU 1 10は、 1つの積和演算命令で複数回の積 和演算を実行できるようになつている。 このため、 このマイクロコンピュ一夕は、 これまで DSP、 画像処理専用 I C、 音処理専用 I Cなどが行っていた処理を代 行することができ、 このマイクロコンピュー夕が組み込まれる電子機器の低コス ト化、 小型化を図ることが可能となる。
[実施の形態 2 ] 図 7には、 デ一夕保持レジス夕が分離可能な本発明の半導体集積回路のプロッ ク図を示す。 尚、 メイン回路については、 上記実施の形態 1と同様の構成である ので図 7では省略する。
半導体集積回路 2 0 0は、 図示しないメイン回路と、 第 1の補助回路 2 1 0と、 上述した実施の形態 1と同様の計時等を目的とした補助クロック信号 2 6 0が入 力される第 2の補助回路 2 3 0と、 第 1、 第 2の補助回路 2 1 0、 2 3 0間に介 在される入出力手段としてのィン夕一フエ一ス回路 2 2 0と、 を有する。 即ち、 本例においては、 上述した実施の形態 1での補助回路を、 第 1の補助回路 2 1 0 と第 2の補助回路 2 3 0とに電気的に分離した構成としている。
第 1の補助回路 2 1 0は、 補助クロック信号 2 6 0の動作時間をカウントして、 当該カウン夕値を動作制御回路 2 3 2に向けて出力するデ一夕保持レジス夕 2 1 2を形成している。
第 2の補助回路 2 3 0は、 上述した実施の形態 1と同様の補助クロック制御信 号 2 6 5に基づいて、 補助クロック信号 2 6 0の動作を停止制御する動作制御回 路 2 3 2と、 補助クロック信号 2 6 0の停止、 非停止を制御する補助クロック制 御信号 2 6 5を生成する制御信号発生回路 2 3 4と、 メイン回路からの要求に基 づいて、 補助クロック信号 2 6 0の停止時間が設定される設定手段を含むその他 の回路 2 3 6と、 を含み構成される。
ここで、 動作制御回路 2 3 2は、 カウン夕値が停止時間に至った時に、 制御信 号発生回路 2 3 4の補助クロック制御信号 2 6 5を出力させて、 補助クロック信 号 2 6 0を停止させる。
また、 第 2の補助回路 2 3 0内には、 その他の回路 2 3 6と動作制御回路 2 3 2との間が電気的に接続されることにより伝達される信号 2 6 8、 制御信号発生 回路 2 3 4と動作制御回路 2 3 2との間が電気的に接続されることにより伝達さ れる信号 2 6 7、 制御信号発生回路 2 3 4から動作制御回路 2 3 2に向けて出力 される補助クロック制御信号 2 6 5、 を有する。
さらに、 第 1の補助回路 2 1 0のデ一夕保持レジス夕 2 1 2からインターフェ —ス回路 2 2 0を介して動作制御回路 2 3 2に向けて出力される条件判断信号 2 6 3、 2 6 4、 動作制御回路 2 3 2からイン夕一フェース回路 2 2 0を介してデ 一夕保持レジス夕 2 1 2に向けて出力される信号 2 6 1、 2 6 2、 制御信号発生 回路 2 3 4からィンターフェ一ス回路 2 2 0を介してデ一夕保持レジス夕 2 1 2 に向けて出力する信号 2 6 6、 2 6 9を有する。
さらに、 半導体集積回路 2 0 0は、 第 1、 第 2のの補助回路 2 1 0、 2 3 0に 電圧を供給することで各回路の動作を行なうための半導体集積回路の外部の補助 用電源回路 2 5 0と、 第 2の補助回路 2 3 0に接続されて補助用電源回路 2 5 0 を制御する制御回路 2 4 0と、 を有する。 制御信号発生回路 2 3 4は、 制御回路 2 4 0を制御する制御信号 2 7 0を制御回路 2 4 0に向けてさらに出力する。 そ して、 この制御回路 2 4 0は、 第 2の補助回路 2 6 0への電位供給を停止する機 能を有する。
インターフェース回路 2 2 0は、 データ保持レジス夕 2 1 2と、 動作制御回路 2 3 2及び制御信号発生回路 2 3 4と、 の間でデータの入出力を行なうためのの もであり、 主として第 1の補助回路 2 1 0と第 2の補助回路 2 3 0との間の各電 圧を調整する機能を有し、 例えばレベルシフタ等を有することが好ましい。 電圧ィン夕一フェイス回路をさらに有する。
尚、 第 2の補助回路 2 3 0と図示しないメイン回路との間にも、 電圧調整のた めのイン夕一フェース回路が設けられるのは、 上記実施の形態 1同様である。 本例では、 制御信号発生回路 2 3 4より発生する補助クロック制御信号 2 6 5 と、 デ一夕保持レジス夕 2 1 2からの条件判断信号 2 6 3、 2 6 4と、 に基づい て、 動作制御回路 2 3 2は補助クロック信号 2 6 0を停止し一定レベルの電位の 信号を発生する。 そして、 制御信号発生回路 2 3 4は、 保持すべきデータを信号 2 6 6、 2 6 9を介してデ一夕保持レジスタ 2 1 2に書込み、 かつ、 電位供給の 制御信号 2 7 0を発生し、 補助用電源回路 2 5 0から第 2の補助回路 2 3 0への 電位供給を停止する。 この時、 補助用電源回路 2 5 0から第 1の補助回路 2 1 0 への電位供給は継続する。 ここにおいて、 第 1の補助回路 2 1 0、 第 2の補助回 路 2 3 0を形成する各々の第一導電型のトランジスタが電気的に分離されている ために、 第 1、 第 2の補助回路 2 1 0 , 2 3 0に各々独立して電源供給しても問 題ない。
従って、 補助クロック信号 2 6 0による回路動作が必要ない場合、 本例の半導 体集積回路によって、 自動的に補助クロック信号 2 6 0を停止し、 かつ、 電位供 給を停止できる。 また、 データ保持レジス夕 2 1 2を含む第 1の補助回路 2 1 0 の電源を停止させることなく、 第 2の補助回路 2 3 0のみを停止できる。 これに より、 データ保持レジス夕 2 1 2を、 電源停止時にも記憶データの消失しない特 殊な不揮発性の R O M等にて構成しなくとも、 記憶デ一夕の消失を防止できる。 このため、 必要なデ一夕を保持しながら、 第 2の補助回路 2 3 0の消費電力を 無くすことが可能である。
さらに、 補助用電源回路 2 5 0の制御により、 第 2の補助回路 2 3 0への電源 供給停止と共に、 第 1の補助回路 2 1 0への電源供給停止とする構成としても良 レ、。 この場合には、 第 1の補助回路 2 1 0の消費電力をも抑えることが可能であ る。 尚、 イン夕一フェース回路 2 2 0は、 第 1、 第 2の補助回路 2 1 0、 2 3 0 のいずれのブロックから電位供給されても問題はない。 また、 本例ではインター フェース回路 2 2 0を設けない構成としても、 上記の効果を実現することが可能 である。
[実施の形態 3 ]
図 8に、 上記実施の形態 2において、 第 1の補助回路と、 補助用電源回路とが 分離可能な半導体集積回路の断面図を示す。 本例は半導体基板 3 0 1が P +基板 の場合を示している。
図 8では、 第 1の補助回路と第 2の補助回路との間で、 電流を遮断するために、 ゥエルを分離した状態を示している。 即ち、 実施の形態 2で示したように、 図 7 に示す動作制御回路 2 3 2、 制御信号発生回路 2 3 4、 及びその他の回路 2 3 6 を含む第 2の補助回路 2 3 0は、 各々第 1導電型のトランジスタと、 第 1導電型 と逆の導電性を有する第 2導電型のトランジスタと、 をそれそれ有する。
また、 デ一夕保持レジスタ 2 1 2を含む第 1の補助回路 2 1 0は、 各々第 1導 電型のトランジスタと、 第 1導電型と逆の導電性を有する第 2導電型のトランジ ス夕と、 をそれそれ有する。 そして、 デ一夕保持レジス夕 2 1 2を構成する第 1導電型のトランジスタと、 動作制御回路 2 3 2、 制御信号発生回路 2 3 4、 及びその他の回路 2 3 6を構成 する第 1導電型のトランジス夕とが電気的に分離するように構成される。 また、 デ一夕保持レジスタ 2 1 2を構成する第 2導電型のトランジスタと、 動作制御回 路 2 3 2、 制御信号発生回路 2 3 4、 及びその他の回路 2 3 6を構成する第 2導 電型のトランジスタとが電気的に接続するように構成される。
上記のような構成とすることにより、 データ保持レジス夕 2 1 2と、 動作制御 回路 2 3 2、 制御信号発生回路 2 3 4、 及びその他の回路 2 3 6に各々独立して 電位供給できる。
本例においては、 図 8に示すように、 P基板 3 0 1上に形成された Nゥエル層 3 0 3、 電源分離領域としての Pゥエル層 3 0 2、 Nゥエル層 3 0 4を形成して いる。
Nゥエル層 3 0 3の領域内には、 フィールド酸化膜 3 0 5と、 このフィールド 酸化膜 3 0 5を介して N + 拡散層 3 1 0 (基板コンタクト領域） と、 P + 拡散層 3 0 8 (第 1導電型のトランジスタ領域） と、 を有する。
また、 Pゥエル層 3 0 2の領域内には、 フィールド酸化膜 3 0 6が形成されて いる。
Nゥエル層 3 0 4の領域内には、 フィールド酸化膜 3 0 7と、 このフィールド 酸化膜 3 0 7を介して N+ 拡散層 3 1 1 (基板コンタクト領域） と、 P + 拡散層 3 0 9 (第 1導電型のトランジスタ領域） と、 を有する。
そして、 Nゥエル層 3 0 3、 N+ 拡散層 3 0 8とで第 1の補助回路 2 1 0の N c h (第 1導電型） トランジスタの一部を構成している。
一方、 Nゥエル層 3 0 4、 N + 拡散層 3 0 9とで第 2の補助回路 2 3 0の N c h (第 1導電型） トランジスタの一部を構成している。
上記のような構成とすることにより、 Nゥエル層 3 0 3と、 Nゥエル層 3 0 4 との間に Pゥエル層 3 0 2を設け、 Nゥエル層 3 0 3、 3 0 4を独立させること により、 該 Pゥエル層 3 0 2が電源分離領域となる。
従って、 各 Nゥエル層 3 0 3、 3 0 4中に配置された回路の各々の第 1導電型 のトランジスタに各々独立して電位供給でき、 図 7に示した第 1の補助回路 2 1 0のみに電位を供給し、 動作が不要な第 2の補助回路 2 3 0の電位供給を停止し、 動作不要な回路の消費電力を無くすことが可能である。
以上のように本実施の形態においては、 補助ク口ック信号の複数のクロック信 号を有する半導体集積回路に於いて、 第 1の補助回路と、 第 2の補助回路とを設 けることにより、 第 2の補助回路において補助クロック信号を未使用の場合、 該 補助クロック信号を停止でき、 消費電力を抑えることができる。
また、 データ保持レジス夕を含む第 1の補助回路と、 動作制御回路及び制御信 号発生回路を含む第 2の補助回路とを、 電気的に分離し、 かつ、 第 1の補助回路 と補助用電源回路とを分離することにより、 補助クロック信号を使用しない場合、 データ保持レジス夕にてデータ保持しながら、 動作が必要ない第 2の補助回路へ の電位供給を停止し消費電力を押さえることができる。 尚、 本例においては、 P 基板上に各層を形成する場合を例に採り説明したが、 N型半導体基板の場合も上 記同様、 2つの Pゥエル層の間に Nゥエル層を形成し、 該 Nゥエル層を電源分離 領域として形成すれば良い。 より詳細には、 一方の Pゥエル層を含む領域を第 1 の補助回路の P c h (第 2導電型） トランジスタの一部として形成し、 他方の P ゥエル層を含む領域を第 2の補助回路の P c h (第 2導電型） トランジスタの一 部として形成する。
[実施の形態 4 ]
次に、 上述の半導体集積回路を用いた電子機器の実施の形態について図 9を用 いて説明する。 図 9は、 上述の半導体集積回路を電子機器例えばプリンターに適 用した一例の概略を示すプロック図である。
同図において、 電子機器 4 0 0は、 大別して、 1 0 0 Vに繋がる電子機器シス テム全体を動作させるための例えば 1 0 0 V系の電源 4 0 2と、 この電源 4 0 2 と電気的に接続されて上述の半導体集積回路を含む C P Uを搭載したボード 4 0 4と、 このボード 4 0 4に電気的接続された制御対象 4 0 6と、 を含み構成され る。
ボード 4 0 4には、 メイン回路 4 1 4及び補助回路 4 1 2を含んだ C P U 4 1 0と、 補助回路 4 1 2に繋がり補助クロック信号を生成するための計時用の水晶 発振器 （X， t a 1 ) 4 2 0 (第 1の発振回路） と、 メイン回路 4 1 4に繋がり システムメインクロヅク信号を生成するためのメイン回路用の水晶発振器 （X， t a 1 ) 4 1 4 (第 2の発振回路） と、 補助回路 4 1 2に電源を供給するための 補助用電源回路 4 3 2と、 メイン回路 4 1 4に電源を供給するための主電源回路 であるボード用電源 4 3 0 (基板用電源） と、 メイン回路 4 1 4に接続されたマ スク: R O M 4 4 0と、 C P U 4 1 0に電気的に接続されて、 ユーザ一が電子機器 システム全体をオンオフ動作させるためのメインスイッチ 4 5 0と、 他の I C等、 を含み構成される。 これらは、 同一基板上に形成することが好ましい。
制御対象 4 0 6としては、 例えばプリン夕一のヘッ ドや、 駆動用のステツピン グモ一夕等が挙げられる。
尚、 マスク R O M 4 4 0の中に、 電源投入時にマスク R O M 4 4 0からメイン 回路 4 1 4に向けて計時デ一夕を読出すような処理空間 （プログラム） が記憶さ れている。
上記のような構成の電子機器 4 0 0の動作を説明する。
メイン回路 4 1 4の動作中に、 メインスィッチ 4 5 0をオフ操作すると、 メイ ン回路 4 1 4を退避状態にし、 ボード用電源 4 3 0をオフする。 ボード 4 0 4の 退避処理が終了すると、 電源停止許可信号がボード 4 0 4から電源 4 0 2に向け て出力し、 電源 4 0 2がオフする。
ここで、 ボード用電源 4 3 0をオフする前に、 水晶発振器 4 2 0により補助ク ロック信号を動作させて、 補助回路 4 1 2を動作させる。 この補助回路 4 1 2に おいて、 特定期間例えば 1週間を計測することで、 カウントを開始する。 また、 退避処理においては、 所望期間後の停止期間に関する計時データ例えば 1週間等 のデータを、 マスク R O M 4 4 0に書込む書込処理を行なう。 計測期間中に主電 源回路がオンしない時は、 1週間経った時点で、 補助クロック信号を停止させる。 次に、 再度、 メインスィッチ 4 5 0のオン操作により、 電源 4 0 2をオンし、 ボード用電源 4 3 0をオンすると、 補助クロック信号が 1週間以上停止していた か否かを確認するためにカウント値を読出す。 即ち、 パワーオンリセッ ト行い、 マスク R◦ M内の計時データを読込む。
ここで、 1週間以上ボード用電源がオンされなかった否かを判断するために、 この電源投入時に、 クリーニング動作が必要かどうかを判断するには、 補助回路 4 1 2内のカウント値と当該内容値との比較を行い、 クリーニング動作するかど うかを判断する。 オンされなかった場合は、 クリーニング動作を行なう。 このよ うに、 電子機器 4 0 0のようなプリンターでは、 使用時はいいが、 所定時間以上 使用しないとインクが目詰まりする可能性があるので、 ボード用電源 4 3 0を再 度オンした時に、 クリ一ニング動作を強制的に行なう。
また、 補助クロック信号は、 クリーニングする一定期間動作させ、 後は停止さ せる。 従って、 1週間以内にボード用電源 4 3 0がオンとなった場合には、 クリ 一二ング動作は行わない。
このように、 メイン回路のシステムメインクロック信号が停止し、 補助回路の 補助クロック信号も所望の期間停止できるので、 従来に比べて、 大幅に回路内の 消費電力を削減できる。
[実施の形態 5 ]
次に、 上述の回路を用いた電子機器の実施の形態について図 1 0及び図 1 1を 用いて説明する。
マイクロコンピュー夕を含む電子機器に関する実例である。 上述の半導体集積 回路と、 半導体集積回路のメイン回路回路への供給電圧を形成する第 1の電源回 路と、 半導体集積回路の補助回路への供給電圧を形成する第 2の電源回路と、 を 同一基板上に形成している。
図 1 0に電子機器の 1つであるプリン夕の内部プロック図を示し、 図 1 1にそ の外観図を示す。 このプリン夕では、 操作パネル 6 2 0からの操作情報、 コード メモリ 6 3 0及びフォントメモリ 6 4 0から文字情報に基づいて、 ビッ トマップ メモリ 6 5 0を作業領域として、 印刷画像を生成し、 プリント出力部 6 6 0を用 いて出力する。 またプリン夕の状態やモードを表示パネル 6 7 0を用いてユーザ に伝える。 マイクロコンピュー夕 5 0 0は、 実施例 1〜 6で説明した積和演算機 能を用いて、 直線や円弧の描画、 画像の拡大、 縮小などの処理を行うことになる ( なお本発明のマイクロコンピュー夕を適用できる電子機器としては、 上記以外 にも例えば、 携帯電話 （セルラ一フォン） 、 P H S、 ページャ、 オーディオ機器、 電子手帳、 電子卓上計算機、 P O S端末、 夕ツチパネルを備えた装置、 プロジェ クタ、 ワードプロセッサ、 パーソナルコンピュータ、 テレビ、 ビューファインダ 型又はモニタ直視型のビデオテープレコーダなど種々のものを考えることができ る。
尚、 本発明に係る装置と方法は、 そのいくつかの特定の実施の形態に従 て説 明してきたが、 当業者は本発明の主旨及び範囲から逸脱することなく本発明の本 文に記述した実施の形態に対して種々の変形が可能である。 例えば、 一つの補助 ク口ック信号に基づいて補助回路を動作させる構成としたが、 複数の補助ク口ヅ ク信号に基づいて補助回路を動作させる構成としても良い。 この場合には、 発振 器を一つにして分周器を複数構成しても良いし、 発振器を複数形成しても良い。 また、 一つのシステムメインクロック信号に基づいてメイン回路を動作させる 構成としたが、 複数のシステムメインクロヅク信号に基づいてメイン回路を動作 させる構成としても良い。 さらに、 補助回路を一つ、 メイン回路を一つとする構 成としたが、 補助回路を複数、 メイン回路を一つ、 メイン回路を一つ、 補助回路 を複数、 補助回路を複数 ·メイン回路を複数のいずれの構成であっても良い。 し かも、 各々のプロックが各々複数の信号で動作する構成であっても良い。
さらに、 補助用電源回路は、 補助回路の停止と共に、 補助用電源に対して電源 停止許可信号を出力して停止させる構成としても良い。
また、 例えば前記実施の形態では、 本発明をリスクタイプの C P Uに適用する 場合を例に取り説明したが、 これ以外のタイプの C P U、 例えばシスクタイプの C P U等に幅広く適用することができる。 ぬ pQ
本発明の半導体集積回路は、 本発明の半導体集積回路は、 少なくとも一つの第
1のクロック信号 （20) に基づいて動作する少なくとも一つの第 1の半導体回 路 （ 10) を有する。 さらに、 第 1のクロック信号 （20) と独立した少なくと も一つの第 2のクロック信号 （92) と、 第 1の半導体回路 （10) からの要求 と、 に基づいて動作し、 第 1の半導体回路 （10) を補助する少なくとも一つの 第 2の半導体回路 （50) を有する。 第 2の半導体回路 （50) は、 必要に応じ て第 2のクロック信号 （92) を停止させる停止手段 （51) を有する。 これに より、 第 2のクロック信号 （92) を停止して第 2の半導体回路 （50) の動作 を停止させることができる。
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Aし ァルバ ア F I フィンランド し スリ · ラン力 S I スロヴュ-ァ
AM アルメニア FR フランス し R リベリア SK ス口ヴァキア
AT オーストリア GA ガボン LS レント sし シエラ ' レオネ
AU オ トラリア GB 英国 LT リ トァ ア SN セネガル
AZ ァゼ GD グレナダ LU ルクセンブルグ S Z スヮジランド
BA ボズ ア ·ヘルツェゴビナ GE グルジア LV ラトヴィァ TD チヤ—ド
BB ドス GH ガ一ナ MC モナコ TG トーゴ—
キ一 GM ガンビア MD ドヴァ J タジキスタン
ブルギナ ' ファン GN ギユア MG マダガスカル TM トルクメニスタン
BG ブルガリァ GW ギユア · ビサォ M マケドニァ旧ュ一ゴスラヴィァ TR トルコ
B J ベナン GR ギリシャ 共和国 TT トリ-ダッド ' トバゴ
BR ブラジル HR クロアチア ML マリ UA ウクライナ
BY HU ガリ一 MN UG ウガンダ
CA カナダ I D インドネシア MR モ一リタ-ァ US 米国
CF 中央アフリカ I E アイルランド W マラウイ ゥズべキスタン
CG ンゴ一 Iし イスラ： n MX メキシコ VN ヴィエトナム
CH スイス I N インド NE -ジエール YU ユーゴ一スラビア
C I コートジボア一ル I S アイスランド Nし オランダ ZW ジンバブエ
CM カメル一ン I丁 イタリア NO ノ— ゥェ—
J P 日本 NZ . ジ—ランド
CN 中国
cu キューハ E ケユア Pし ポ一ランド
CY キブロス KG キノレギスタン PT ポ トガル
cz チェッコ P 北朝鮮 RO ル一マニア
DE ドイツ R 韓国 RU ロシア
DK テンマーク KZ カザフスタン SD ス一ダン
EE エストエア し c セントルシア SE スゥヱ一デン
ES スぺ ン L I リヒテンシユタイン SG シンガポール 請 求 の 範 囲
1 . 少なくとも一つの第 1のクロック信号に基づいて動作する少なくとも一つ の第 1の半導体回路と、
少なくとも、 前記第 1のクロック信号と独立した少なくとも一つの第 2のクロ ック信号と、 前記第 1の半導体回路からの要求と、 に基づいて動作し、 前記第 1 の半導体回路を補助する少なくとも一つの第 2の半導体回路と、
を有し、
前記第 2の半導体回路は、 前記第 2のクロック信号を停止させる停止手段を有 することを特徴とする半導体集積回路。
2 . 請求項 1において、
前記停止手段は、
前記第 2のクロック信号の停止、 非停止を制御する少なくとも一つのクロック 制御信号を生成する制御信号生成手段と、
前記ク口ック制御信号に基づいて、 前記第 2のクロック信号の動作を停止制御 する動作制御手段と、
を有することを特徴とする半導体集積回路。
3 . 請求項 2において、
前記停止手段は、
前記第 1の半導体回路からの要求に基づいて、 前記第 2のクロック信号の停止 時間が設定される設定手段と、
前記第 2のクロック信号の動作時間をカウントして、 カウントされた当該カウ ン夕値を前記動作制御手段に向けて出力する計数手段と、
をさらに有し、
前記動作制御手段は、 前記カウンタ値が前記停止時間に至った時に、 前記制御 信号生成手段の前記ク口ック制御信号を出力させて、 前記第 2のクロック信号を 停止させることを特徴とする半導体集積回路。
4 . 請求項 3において、
前記動作制御手段、 前記計数手段、 及び前記制御信号生成手段は、 各々第 1導 電型のトランジスタと、 前記第 1導電型と逆の導電性を有する第 2導電型のトラ ンジス夕と、 をそれぞれ有し、
前記計数手段の第 1導電型のトランジスタと、 前記動作制御手段及び前記制御 信号生成手段の第 1導電型のトランジスタとが電気的に分離し、 かつ、 前記計数 手段の第 2導電型のトランジスタと、 前記動作制御手段及び前記制御信号発生手 段の第 2導電型のトランジスタとが電気的に接続するように形成することを特徴 とする半導体集積回路。
5 . 請求項 3において、
前記設定手段は、
前記第 2のクロック信号の停止時間を記憶する記憶手段と、
前記第 1の半導体回路からの要求に基づいて、 少なくとも前記記憶手段に前記 停止時間を書き込むデータ書込手段と、
を含むことを特徴とする半導体集積回路。
6 . 請求項 3において、
前記第 2の半導体回路は、 該第 2の半導体回路に電位を供給するための電源回 路と、 前記電源回路を制御する制御回路と、 を有し、
前記制御信号生成手段は、 前記制御回路を制御する制御信号を前記制御回路に 向けて出力することを特徴とする半導体集積回路。
7 . 請求項 6において、
前記第 2の半導体回路の計数手段と、 前記動作制御手段及び前記制御信号生成 手段とは、 各々前記電源回路を供給源として動作することを特徴とする半導体集 積回路。
8 . 請求項 7において、
前記第 2の半導体回路は、 時間計測回路であることを特徴とする半導体集積回 路。
9 . 請求項 1において、
前記第 2の半導体回路と前記第 1の半導体回路との間でデータの入出力を行な うための入出力手段をさらに有することを特徴とする半導体集積回路。 1 0 . 請求項 3において、
前記第 2の半導体回路は、 前記データ保持手段と、 前記動作制御手段及び前記 制御信号生成手段と、 の間でデータの入出力を行なうための入出力手段をさらに 有することを特徴とする半導体集積回路。
1 1 . 請求項 1において、
前記第 1の半導体回路は、
該第 1の半導体回路に電位を供給するための主電源回路と、
前記第 1のクロック信号に基づいて前記主電源回路を停止させる電源停止信号 を出力することで、 前記主電源回路を制御する主電源制御回路と、
を有することを特徴とする半導体集積回路。
1 2 . 請求項 1に記載の半導体集積回路と、
前記半導体集積回路の前記第 1の半導体回路への供給電圧を形成する第 1の電 源回路と、
前記半導体集積回路の前記第 2の半導体回路への供給電圧を形成する第 2の電 源回路と、
を同一基板上に形成したことを特徴とする半導体装置。
1 3 . 請求項 1に記載の半導体集積回路と、
前記第 1のクロック信号を生成するための第 1の発振回路と、
前記第 2のクロック信号を生成するための第 2の発振回路と、
前記半導体集積回路、 前記第 1、 第 2の発振回路を同一基板上に形成すると共 に、 前記基板上の各回路に電力を供給するための基板用電源と、
を有することを特徴とする半導体装置。
1 . 請求項 1 2に記載の半導体装置を含む電子機器。
1 5 . 請求項 1 3に記載の半導体装置を含む電子機器。

Claims

明 細 半導体集積回路装置、 半導体装置及びそれを含む電子機器 技術分野
本発明は、 半導体集積回路、 半導体装置及びそれを含む電子機器に関し、 特に 時間計測回路での計時用クロック信号を停止するものに関するものである。 背景技術
この種の時間計測回路として例えば図 1 2に示すものが挙げられる。 図 9には、 一般的な時間計測回路の一例が示されている。 図 1 2に、 従来の補助クロック信 号で動作する時間計測回路を含む半導体集積回路のブロック図を示す。
半導体集積回路は、 システムメインクロック信号 7 6 0に基づいて駆動するメ イン回路 7 1 0と、 計時等を目的とした補助クロック信号 7 7 0に基づいて駆動 する補助回路 7 3 0と、 前記補助回路 7 3 0とメイン回路 7 1 0とをブロック間 信号 7 8 1、 7 8 2、 7 8 3により電気的に接続するイン夕フエ一ス回路 7 2 0 と、 を含み構成される。 ここで、 システムメインクロック信号は、 メイン回路を 動作させるためのクロックであり、 補助クロック信号は、 例えば時計等の計時を 行なうような補助のクロックである。
さらに、 半導体集積回路は、 メイン回路 7 1 0に電気的に接続されて、 メイン 回路 7 1 0に電位を供給する主電源回路 7 5 0と、 補助回路 7 3 0と電気的に接 続されて、 補助回路 7 3 0に電位を供給する補助用電源回路 7 4 0と、 を有する c メイン回路 7 1 0内には、 システムメインクロック信号 7 6 0を入力とし、 該 システムメインクロック信号 7 6 0で動作する第 1の制御回路 7 1 2と、 前記第 1の制御回路 7 1 2とブロック間信号 7 6 2により電気的に接続され、 主電源回 路 7 5 0とブロック間信号 7 6 2により電気的に接続される第 2の制御回路 7 1 4と、 を含み構成される。
補助回路 7 3 0内には、 補助クロック信号 7 7 0を入力とし、 該補助クロック
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