JPH02293915A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH02293915A JPH02293915A JP1115729A JP11572989A JPH02293915A JP H02293915 A JPH02293915 A JP H02293915A JP 1115729 A JP1115729 A JP 1115729A JP 11572989 A JP11572989 A JP 11572989A JP H02293915 A JPH02293915 A JP H02293915A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- reference time
- counter
- subsystem
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 21
- 238000009966 trimming Methods 0.000 abstract description 2
- 238000012790 confirmation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピュータに関する。
従来、この種のマイクロコンピュータは、通常動作時に
使用するメイン・システムクロック発振回路と時計用及
びバックアップ時に使用するサブ・システムクロック発
振回路を内蔵している。
使用するメイン・システムクロック発振回路と時計用及
びバックアップ時に使用するサブ・システムクロック発
振回路を内蔵している。
第３図は従来の一例を示すブロック図である。
バワーオン・リセット時通常ＣＰＵは、メイン・システ
ムクロックにて動作しており、サブ・システムクロック
による動作を必要とする場合には、ソフトウェアにてあ
らかじめ発振を確認していた。
ムクロックにて動作しており、サブ・システムクロック
による動作を必要とする場合には、ソフトウェアにてあ
らかじめ発振を確認していた。
上述した従来のマイクロコンピュータでは、サブ・シス
テム・クロックにて動作を行う場合（周辺ハードを含む
）には、あらかじめ周辺ハードに対してサブ・システム
・クロックを供給し、サブ・システム・クロックが発振
している事を周辺ハードの動作によってソフト的に確認
する方法を取っているので周辺ハードの動作を確認して
いる時間、又は間接的にサブ・システム・クロックの発
振を確認しているためプログラムの処理が一時的に中断
するという欠点がある。
テム・クロックにて動作を行う場合（周辺ハードを含む
）には、あらかじめ周辺ハードに対してサブ・システム
・クロックを供給し、サブ・システム・クロックが発振
している事を周辺ハードの動作によってソフト的に確認
する方法を取っているので周辺ハードの動作を確認して
いる時間、又は間接的にサブ・システム・クロックの発
振を確認しているためプログラムの処理が一時的に中断
するという欠点がある。
本発明のマイクロコンピュータは、第１のクロック発振
回路に付随するクロック分周回路及び第１０カウンタ回
路により構成される基準時間発生回路と、第２のクロッ
ク発振回路に付随する第二のカウンタ回路と、前記基準
時間発生回路による基準時間毎に前記第二〇カウンタ回
路のカウント値とあらかじめ設定されたデータを比較し
、その比較結果により前記第二〇カウンタ回路のプリセ
ット値を制御する比較回路とを含んで構成される。
回路に付随するクロック分周回路及び第１０カウンタ回
路により構成される基準時間発生回路と、第２のクロッ
ク発振回路に付随する第二のカウンタ回路と、前記基準
時間発生回路による基準時間毎に前記第二〇カウンタ回
路のカウント値とあらかじめ設定されたデータを比較し
、その比較結果により前記第二〇カウンタ回路のプリセ
ット値を制御する比較回路とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図である。
メイン・システム・クロック発振回路１で発振されたク
ロックは、基準時間発生回路１２に送られ基準時間を発
生する。基準時間発生回路１２は、クロック分周回路３
とカウント回路４によって構成されている。
ロックは、基準時間発生回路１２に送られ基準時間を発
生する。基準時間発生回路１２は、クロック分周回路３
とカウント回路４によって構成されている。
一方サブ・システム・クロック発振回路２で発振された
クロックはカウンタ回路７によりカウントされ、基準時
間発生回路１２より発生される基準時間信号ｌ３により
あらかじめデータ保持回路５に設定したカウント・デー
タと、カウンタ回路７のカウント値が比較回路６により
比較され一致した場合は、一致信号９が発生される。ま
た不一致の場合は、カウンタ回路７ヘリセット信号８を
送りサブ・システム・クロックのカウントを再度行う。
クロックはカウンタ回路７によりカウントされ、基準時
間発生回路１２より発生される基準時間信号ｌ３により
あらかじめデータ保持回路５に設定したカウント・デー
タと、カウンタ回路７のカウント値が比較回路６により
比較され一致した場合は、一致信号９が発生される。ま
た不一致の場合は、カウンタ回路７ヘリセット信号８を
送りサブ・システム・クロックのカウントを再度行う。
このように基準時間を設定しサブ・システム・クロック
の発振の確認と発振周波数のトリミングを行うことが可
能となる。
の発振の確認と発振周波数のトリミングを行うことが可
能となる。
第２図は本発明第２の実施例のブロック図である。
基準時間発生回路１２より基準時間信号１３が発生され
るたびに制御回路１４では比較回路６よりの一致リクエ
スト信号１５の有無を確認し、致信号９及びリセット信
号をカウンタ回路７に対して送りカウントをクリアする
。
るたびに制御回路１４では比較回路６よりの一致リクエ
スト信号１５の有無を確認し、致信号９及びリセット信
号をカウンタ回路７に対して送りカウントをクリアする
。
データ保持回路５に設定されたカウント・データとカウ
ンタ回路７のカウント・データを逐次比較し、一致する
と制御回路１４に一致リクエスト信号を送る。
ンタ回路７のカウント・データを逐次比較し、一致する
と制御回路１４に一致リクエスト信号を送る。
以上説明したように本発明のマイクロコンピュータは、
サブ・システム・クロック発振回路にカウンタ機構、メ
イン・システム・クロック発振回路に基準時間発生回路
、をそれぞれ付随させることによりサブ・システム・ク
ロックの発振を確認する手段が他の周辺ハードを流用す
ることなく行える他、サブ・システム・クロックのトリ
ミングも基準時間発生回路より出力される基準時間をベ
ースにソフト的に行えるという効果がある。
サブ・システム・クロック発振回路にカウンタ機構、メ
イン・システム・クロック発振回路に基準時間発生回路
、をそれぞれ付随させることによりサブ・システム・ク
ロックの発振を確認する手段が他の周辺ハードを流用す
ることなく行える他、サブ・システム・クロックのトリ
ミングも基準時間発生回路より出力される基準時間をベ
ースにソフト的に行えるという効果がある。
さらにサブ・システム・クロックの発振［にソフト的に
もハード的にもウェイト時間を考慮せずシステムが構築
できるという効果がある。
もハード的にもウェイト時間を考慮せずシステムが構築
できるという効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
従来の一例を示すブロック図である。 １・・・・・・メイン・システム・クロック発振回路、
２・・・・・・サブ・システム・クロック発振回路、３
・・・・・・クロック分周回路、４・・・・・・カウン
ト回路、５・・・・・・データ保持回路、６・・・・・
・比較回路、７・・・・・・カウンタ回路、８・・・・
・・リセット信号、９・・・・・・一致信号、１０・・
・・・・セレクタ、１１・・・・・・ＣＰＵクロック信
号、１２・・・・・・基準時間発生回路、１３・・・・
・・基準時間信号、１４・・・・・・制御回路、ｌ５・
・・・・・一致リクエスト信号。 代理人 弁理士 内 原 晋 第 口 第 Ｚ あ 垢 膳
図は本発明の第２の実施例を示すブロック図、第３図は
従来の一例を示すブロック図である。 １・・・・・・メイン・システム・クロック発振回路、
２・・・・・・サブ・システム・クロック発振回路、３
・・・・・・クロック分周回路、４・・・・・・カウン
ト回路、５・・・・・・データ保持回路、６・・・・・
・比較回路、７・・・・・・カウンタ回路、８・・・・
・・リセット信号、９・・・・・・一致信号、１０・・
・・・・セレクタ、１１・・・・・・ＣＰＵクロック信
号、１２・・・・・・基準時間発生回路、１３・・・・
・・基準時間信号、１４・・・・・・制御回路、ｌ５・
・・・・・一致リクエスト信号。 代理人 弁理士 内 原 晋 第 口 第 Ｚ あ 垢 膳
Claims (1)
- 複数のＣＰＵクロック発振回路を内蔵するマイクロコン
ピュータにおいて、第一のクロック発振回路に付随する
第一のクロック分周回路及び第一のカウンタ回路より構
成される基準時間発生回路と、第二のクロック発振回路
に付随する第二のカウンタ回路と、前記基準時間発生回
路による基準時間毎に前記第二のカウンタ回路のカウン
ト値とあらかじめ設定されたデータを比較しその比較結
果により前記第二のカウンタ回路のプリセット値を制御
する比較回路を含むことを特徴とするマイクロコンピュ
ータ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1115729A JPH02293915A (ja) | 1989-05-08 | 1989-05-08 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1115729A JPH02293915A (ja) | 1989-05-08 | 1989-05-08 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02293915A true JPH02293915A (ja) | 1990-12-05 |
Family
ID=14669659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1115729A Pending JPH02293915A (ja) | 1989-05-08 | 1989-05-08 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02293915A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999001811A1 (fr) * | 1997-07-03 | 1999-01-14 | Seiko Epson Corporation | Dispositif comprenant un circuit integre a semi-conducteur, dispositif a semi-conducteur et appareil electronique comprenant ce dispositif |
-
1989
- 1989-05-08 JP JP1115729A patent/JPH02293915A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999001811A1 (fr) * | 1997-07-03 | 1999-01-14 | Seiko Epson Corporation | Dispositif comprenant un circuit integre a semi-conducteur, dispositif a semi-conducteur et appareil electronique comprenant ce dispositif |
| US6249167B1 (en) | 1997-07-03 | 2001-06-19 | Seiko Epson Corporation | Semiconductor integrated circuit, semiconductor device, and electronic equipment comprising the same |
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