JPS63126018A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63126018A JPS63126018A JP61271847A JP27184786A JPS63126018A JP S63126018 A JPS63126018 A JP S63126018A JP 61271847 A JP61271847 A JP 61271847A JP 27184786 A JP27184786 A JP 27184786A JP S63126018 A JPS63126018 A JP S63126018A
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、半導体集積回路技術さらには多機能論理L
SIに適用して特に有効な技術に関し、例えば複数の周
辺回路を内蔵したシングチツブ・マイクロコンピュータ
に利用して有効な技術に関する。
SIに適用して特に有効な技術に関し、例えば複数の周
辺回路を内蔵したシングチツブ・マイクロコンピュータ
に利用して有効な技術に関する。
[従来の技術]
近年、マイクロコンピュータの高機能化に伴って、RO
MやRAMのようなメモリの他、タイマ回路やシリアル
通信回路、DMA (ダイレクト・メモリ・アクセス)
コントローラ、A/D変換器等幾つもの周辺回路を内蔵
したシングチツブ・マイクロコンピュータ(以下、シン
グルチップマイコンと称する)が提供されるようになっ
てきた。
MやRAMのようなメモリの他、タイマ回路やシリアル
通信回路、DMA (ダイレクト・メモリ・アクセス)
コントローラ、A/D変換器等幾つもの周辺回路を内蔵
したシングチツブ・マイクロコンピュータ(以下、シン
グルチップマイコンと称する)が提供されるようになっ
てきた。
[発明が解決しようとする問題点]
このような高機能シングルチップマイコンは非常に便利
ではあるが、ユーザシステムによっては搭載された周辺
回路をすべて必要とするものでなく、全く使用されない
回路も生じてくる。
ではあるが、ユーザシステムによっては搭載された周辺
回路をすべて必要とするものでなく、全く使用されない
回路も生じてくる。
しかるに、従来のシングルチップマイコンでは、使用し
ない回路に対しても電源電圧やクロックを供給する構成
にされていた。そのため、マイクロコンピュータの高機
能化に伴って消費電力も増加するという不都合があった
。
ない回路に対しても電源電圧やクロックを供給する構成
にされていた。そのため、マイクロコンピュータの高機
能化に伴って消費電力も増加するという不都合があった
。
なお、CMOSマイコンの中には1例えば[株]日立製
作所製シングルチップマイコンHD6301のようにス
リーブモードやスタンバイモードを有し、低消費電力モ
ードが可能にされたものもある。([株コ日立製作所1
982年9月発行、rsEMIcONDUcTORDA
TA Bo。
作所製シングルチップマイコンHD6301のようにス
リーブモードやスタンバイモードを有し、低消費電力モ
ードが可能にされたものもある。([株コ日立製作所1
982年9月発行、rsEMIcONDUcTORDA
TA Bo。
K 8/16ビツトマイクロコンピユータ」第277
頁参照)。
頁参照)。
しかしながら、上記シングルチップマイコンにおけるス
リーブモードは、スリーブ命令と呼ばれる命令によって
MPU自身の動作を停止させるものであって、その間周
辺回路は動作される。そのため、使用されない周辺回路
があっても、そこでの消費電力が低減されるものではな
い。
リーブモードは、スリーブ命令と呼ばれる命令によって
MPU自身の動作を停止させるものであって、その間周
辺回路は動作される。そのため、使用されない周辺回路
があっても、そこでの消費電力が低減されるものではな
い。
一方、スタンバイモードは、5TBYと称する専用の制
御端子をロウレベルに固定すると内部のクロックがすべ
て停止され、RAMへの電源の供給のみ継続させ他のす
べての回路の動作を停止させることで低消費電力化を図
るものである。従って、スタンバイモードでは、マイコ
ンのすべての機能が停止してしまい、不用な回路の動作
を停止させることはできない、また、上記スタンバイモ
ードでは、内部のクロックを停止させているので、CM
O8以外の例えばNMO8型のマイコンに適用しても消
費電力を減らすことはできない。
御端子をロウレベルに固定すると内部のクロックがすべ
て停止され、RAMへの電源の供給のみ継続させ他のす
べての回路の動作を停止させることで低消費電力化を図
るものである。従って、スタンバイモードでは、マイコ
ンのすべての機能が停止してしまい、不用な回路の動作
を停止させることはできない、また、上記スタンバイモ
ードでは、内部のクロックを停止させているので、CM
O8以外の例えばNMO8型のマイコンに適用しても消
費電力を減らすことはできない。
この発明の目的は、複数の周辺回路を内蔵したシングル
チップマイコンの消費電力の低減を図ることにある。
チップマイコンの消費電力の低減を図ることにある。
この発明の他の目的は、CMOSマイコン以外のシング
ルチップマイコンにおいても消費電力を低減できるよう
にすることにある。
ルチップマイコンにおいても消費電力を低減できるよう
にすることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
[問題点を解決するための手段]
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、シングルチップマイコン内の各機能ブロック
ごとに、クロック供給ゲートもしくは電源供給スイッチ
を設けておくと共に、上記各機能ブロックに1対1対応
されたフラグビットからなり命令によって書込み可能な
レジスタを設け、このレジスタの各ビットの状態信号に
よって上記クロック供給ゲートもしくは電源供給スイッ
チを切換え動作させるようにするものである。
ごとに、クロック供給ゲートもしくは電源供給スイッチ
を設けておくと共に、上記各機能ブロックに1対1対応
されたフラグビットからなり命令によって書込み可能な
レジスタを設け、このレジスタの各ビットの状態信号に
よって上記クロック供給ゲートもしくは電源供給スイッ
チを切換え動作させるようにするものである。
[作用]
上記した手段によれば、シングルチップマイコン内の使
用しない機能ブロックもしくは周辺回路をレジスタによ
って指定してやることで、指定されたブロックへのクロ
ックもしくは電源の供給を遮断して動作を停止させるこ
とができるようにして、複数の周辺回路を内蔵したシン
グルチップマイコンの消費電力の低減を図ると共に、C
MOSマイコン以外のシングルチップマイコンにおいて
も消費電力を低減できるようにするという上記目的を達
成することができる。
用しない機能ブロックもしくは周辺回路をレジスタによ
って指定してやることで、指定されたブロックへのクロ
ックもしくは電源の供給を遮断して動作を停止させるこ
とができるようにして、複数の周辺回路を内蔵したシン
グルチップマイコンの消費電力の低減を図ると共に、C
MOSマイコン以外のシングルチップマイコンにおいて
も消費電力を低減できるようにするという上記目的を達
成することができる。
[実施例]
第1図は、本発明が適用されたシングルチップマイコン
の一実施例を示すもので、同図に示されている各回路ブ
ロックは、単結晶シリコン基板のような一個の半導体チ
ップ上に形成される。
の一実施例を示すもので、同図に示されている各回路ブ
ロックは、単結晶シリコン基板のような一個の半導体チ
ップ上に形成される。
この実施例のシングルチップマイコンは、特に制限され
ないが、プログラムに従って内部の実行ユニット等を制
御するマイクロプロセッサ(以下CPUと称する)1と
、このCPUIの動作プログラム等が格納されたプログ
ラムROM2、主にCPUIの作業領域を提供するRA
M (ランダム・アクセス・メモリ)3.リロードタイ
マもしくはフリーランニングカウンタやインプットキャ
プチャレジスタおよびアウトプットコンベアレジスタを
有するプログラマブルタイマ等からなるタイマ回路4、
外部の装置との間でシリアル通信を行うシリアル・コミ
ュニケーション・インタフェース回路5およびパラレル
入出カポ−トロ8〜6d等から構成され、これらの回路
は内部アドレスバス7aおよび内部データバス7bを介
して互いに接続されている。
ないが、プログラムに従って内部の実行ユニット等を制
御するマイクロプロセッサ(以下CPUと称する)1と
、このCPUIの動作プログラム等が格納されたプログ
ラムROM2、主にCPUIの作業領域を提供するRA
M (ランダム・アクセス・メモリ)3.リロードタイ
マもしくはフリーランニングカウンタやインプットキャ
プチャレジスタおよびアウトプットコンベアレジスタを
有するプログラマブルタイマ等からなるタイマ回路4、
外部の装置との間でシリアル通信を行うシリアル・コミ
ュニケーション・インタフェース回路5およびパラレル
入出カポ−トロ8〜6d等から構成され、これらの回路
は内部アドレスバス7aおよび内部データバス7bを介
して互いに接続されている。
上記CPUIは、特に制限されないが1次に読み出す命
令やデータのアドレスを保持するプログラムカウンタ、
プログラムの命令が順番にフェッチされる命令レジスタ
、マイクロプログラムが格納されたマイクロROMもし
くはランダム・ロジック回路からなり命令レジスタにフ
ェッチされた命令に応じた制御信号を形成する制御部と
、アキュームレータ等の各種レジスタやALU (演算
論理ユニット)等からなる実行ユニットとによって構成
されている。
令やデータのアドレスを保持するプログラムカウンタ、
プログラムの命令が順番にフェッチされる命令レジスタ
、マイクロプログラムが格納されたマイクロROMもし
くはランダム・ロジック回路からなり命令レジスタにフ
ェッチされた命令に応じた制御信号を形成する制御部と
、アキュームレータ等の各種レジスタやALU (演算
論理ユニット)等からなる実行ユニットとによって構成
されている。
上記入出カポ−トロa〜6dのうち、ポート6dにはア
ドレスバス7aとデータバス7bが接続され、ポート6
cにはマルチプレクサ8を介してアドレスバス7aとデ
ータバス7bが接続可能にされている。また、適当な外
部端子を所定の状態に設定することにより、マイコンの
リセット後の動作モードを決定するモード切換回路9が
設けられており、このモード設定回路9から出力される
モード切換え信号によって、上記入出カポ−トロdは、
データ入出力機能もしくはアドレス出力機能を有するポ
ートとして働き、また、ポート6cはデータ入出力機能
もしくはデータバスとアドレスバスをマルチプレックス
する機能を有するポートとして働くようにされる。
ドレスバス7aとデータバス7bが接続され、ポート6
cにはマルチプレクサ8を介してアドレスバス7aとデ
ータバス7bが接続可能にされている。また、適当な外
部端子を所定の状態に設定することにより、マイコンの
リセット後の動作モードを決定するモード切換回路9が
設けられており、このモード設定回路9から出力される
モード切換え信号によって、上記入出カポ−トロdは、
データ入出力機能もしくはアドレス出力機能を有するポ
ートとして働き、また、ポート6cはデータ入出力機能
もしくはデータバスとアドレスバスをマルチプレックス
する機能を有するポートとして働くようにされる。
これによって、この実施例のシングルチップマイコンは
、アドレス空間が拡張可能にされている。
、アドレス空間が拡張可能にされている。
なお、第1図において符号10で示されているのは、外
付けの水晶振動子からの発振信号(もしくは外部から供
給されるクロックCLK)を分周して、内部のシステム
クロックφ1.φ2.φや外部にも出力される同期信号
E等を形成するクロック形成回路である。
付けの水晶振動子からの発振信号(もしくは外部から供
給されるクロックCLK)を分周して、内部のシステム
クロックφ1.φ2.φや外部にも出力される同期信号
E等を形成するクロック形成回路である。
そして、この実施例では、チップ内のタイマ回路4やシ
リアル・コミュニケーション・インタフェース回路5、
入出カポ−h6a〜6d等の周辺回路に1対1で対応さ
れたスタンバイ指定フラグF工〜Fnからなるスタンバ
イ・レジスタ11が設けられている。このフラグF1〜
Fnは、スタティックもしくはダイナミック型のフリッ
プフロップで構成されている。そして、このスタンバイ
・レジスタ11には、タイマや入出力ポート内のステー
タスレジスタやコントロールレジスタと同様に特定のア
ドレスが割り付けられており、CPU1がそのアドレス
を出力すると、第2図に示すようにデコーダ12によっ
てデコードされ、スタンバイ・レジスタ11を指定する
選択信号SELが形成されてレジスタ11が指定され、
データバス7bを介して読出しまたは書込みを行うこと
ができるようにされている。読出しまたは書込みの指定
は、CPUIから供給されるリードライト制御信号R/
Wに基づいて行う、ただし、このスタンバイ・レジスタ
11は、CPUIから見て書込み専用のレジスタとする
ことができる6 さらに、スタンバイ・レジスタ11の各フラグビットF
工〜Fnの内容は、第2図に示すように状態信号として
NANDゲートG1〜Gnに入力されている。NAND
ゲート01〜Onの他方の入力端子には、CPUIから
供給される制御信号stが共通に入力されており、チッ
プに設けられた専用の制御端子5TBYがロウレベルに
されると、上記制御信号stがハイレベルにされ、NA
NDゲート01〜Onのうちスタンバイ・レジスタ11
内の“1″がセットされているフラグに対するゲートの
出力のみロウレベルに変化される。
リアル・コミュニケーション・インタフェース回路5、
入出カポ−h6a〜6d等の周辺回路に1対1で対応さ
れたスタンバイ指定フラグF工〜Fnからなるスタンバ
イ・レジスタ11が設けられている。このフラグF1〜
Fnは、スタティックもしくはダイナミック型のフリッ
プフロップで構成されている。そして、このスタンバイ
・レジスタ11には、タイマや入出力ポート内のステー
タスレジスタやコントロールレジスタと同様に特定のア
ドレスが割り付けられており、CPU1がそのアドレス
を出力すると、第2図に示すようにデコーダ12によっ
てデコードされ、スタンバイ・レジスタ11を指定する
選択信号SELが形成されてレジスタ11が指定され、
データバス7bを介して読出しまたは書込みを行うこと
ができるようにされている。読出しまたは書込みの指定
は、CPUIから供給されるリードライト制御信号R/
Wに基づいて行う、ただし、このスタンバイ・レジスタ
11は、CPUIから見て書込み専用のレジスタとする
ことができる6 さらに、スタンバイ・レジスタ11の各フラグビットF
工〜Fnの内容は、第2図に示すように状態信号として
NANDゲートG1〜Gnに入力されている。NAND
ゲート01〜Onの他方の入力端子には、CPUIから
供給される制御信号stが共通に入力されており、チッ
プに設けられた専用の制御端子5TBYがロウレベルに
されると、上記制御信号stがハイレベルにされ、NA
NDゲート01〜Onのうちスタンバイ・レジスタ11
内の“1″がセットされているフラグに対するゲートの
出力のみロウレベルに変化される。
そして、これらのNANDゲート01〜Onの出力信号
がチップ内部のタイマ回路4等の周辺回路PFR,〜P
FRnに対して、内部スタンバイ信号s t b y、
〜5tbynとして供給される。ハイレベルの内部スタ
ンバイ信号が供給された周辺回路では、その動作が一切
停止されるようにされている。
がチップ内部のタイマ回路4等の周辺回路PFR,〜P
FRnに対して、内部スタンバイ信号s t b y、
〜5tbynとして供給される。ハイレベルの内部スタ
ンバイ信号が供給された周辺回路では、その動作が一切
停止されるようにされている。
従って、シングルチップマイコン内に使用しない周辺回
路があれば、システムの立上り時にプログラムによって
スタンバイ・レジスタ11内の対応するフラグに“1”
を立て、外部端子5TBYをロウレベルに落してやる。
路があれば、システムの立上り時にプログラムによって
スタンバイ・レジスタ11内の対応するフラグに“1”
を立て、外部端子5TBYをロウレベルに落してやる。
すると、スタンバイ・レジスタ11により指定された周
辺回路は、全く動作しなくなり、その分消費電力が低減
される。
辺回路は、全く動作しなくなり、その分消費電力が低減
される。
この実施例ではシステムの動作中、端子5TBYをロウ
レベルに落してやることにより、いつでも所望の周辺回
路の動作を停止させることができるようになっているが
、システムによっては最初から使用しない周辺回路がわ
かっていることが多いので、その場合には最初から外部
端子5TBYを接地電位に接続しておけばよい。
レベルに落してやることにより、いつでも所望の周辺回
路の動作を停止させることができるようになっているが
、システムによっては最初から使用しない周辺回路がわ
かっていることが多いので、その場合には最初から外部
端子5TBYを接地電位に接続しておけばよい。
さらに、外部からそのような制御信号5TBYを与える
代わりに、内部の制御信号stの信号線を電源電圧Vc
cに接続するか、あるいはスタンバイ・レジスタ11の
各フラグF1〜Fnの状態信号そのものを各周辺回路P
FR,〜PFRnに対する内部スタンバイ信号5tby
とするように構成してもよい。
代わりに、内部の制御信号stの信号線を電源電圧Vc
cに接続するか、あるいはスタンバイ・レジスタ11の
各フラグF1〜Fnの状態信号そのものを各周辺回路P
FR,〜PFRnに対する内部スタンバイ信号5tby
とするように構成してもよい。
内部スタンバイ信号5tbyによる各周辺回路の動作停
止方法としては、例えば各回路に供給されるクロックの
供給を遮断する方法と、電源の供給を遮断する方法とが
考えられる。
止方法としては、例えば各回路に供給されるクロックの
供給を遮断する方法と、電源の供給を遮断する方法とが
考えられる。
第3図には、−例としてタイマ回路4およびシリアル・
コミュニケーション・インタフェース回路5における具
体的な動作停止手段の構成が示されている。
コミュニケーション・インタフェース回路5における具
体的な動作停止手段の構成が示されている。
タイマ回路4は、クロック発生回路10から供給される
クロックφ1を計数するフリーランニングカウンタ41
と、外部入力信号Tinが変化したときのカウンタ41
のカウント値を取り込んで保持するインプット・キャプ
チャ・レジスタ42と、カウント値がインプット・キャ
プチャ・レジスタ42に転送されたことを示すフラグや
カウンタ41の値がro OOOJになったことを示す
フラグ等からなるステータス・レジスタ43を有してい
る。ステータス・レジスタ43内の所定のフラグが“1
”にセットされると、ゲートG17を介してCPUIに
割込み信号IRQが送られる。
クロックφ1を計数するフリーランニングカウンタ41
と、外部入力信号Tinが変化したときのカウンタ41
のカウント値を取り込んで保持するインプット・キャプ
チャ・レジスタ42と、カウント値がインプット・キャ
プチャ・レジスタ42に転送されたことを示すフラグや
カウンタ41の値がro OOOJになったことを示す
フラグ等からなるステータス・レジスタ43を有してい
る。ステータス・レジスタ43内の所定のフラグが“1
”にセットされると、ゲートG17を介してCPUIに
割込み信号IRQが送られる。
また、上記レジスタ42.43やカウンタ41は内部バ
ス7に接続されており、CPUIによってリード/ライ
トが行えるようになっている。
ス7に接続されており、CPUIによってリード/ライ
トが行えるようになっている。
この実施例では、前記NANDゲーh G z〜Gnか
ら出力される内部スタンバイ信号5tbyがロウレベル
にされると、ANDゲートG工、〜G1゜が閉じられて
クロック発生回路9から出力された内部クロックφ1.
φ2.φ□Eのタイマ回路4への供給が遮断されて、カ
ウンタ41やレジスタ42.43の動作が停止される。
ら出力される内部スタンバイ信号5tbyがロウレベル
にされると、ANDゲートG工、〜G1゜が閉じられて
クロック発生回路9から出力された内部クロックφ1.
φ2.φ□Eのタイマ回路4への供給が遮断されて、カ
ウンタ41やレジスタ42.43の動作が停止される。
これとともに、クロックド・インバータからなるゲート
G工、やG1゜が閉じられて、外部からの入力信号T
i nのインプット・キャプチャ・レジスタ42への取
込みおよびステータス・レジスタ43からCPUIに対
する割込み信号IRQの伝送が遮断される。また、タイ
マ回路4に対するスタンバイ信号5tbyがロウレベル
になるとMOSスイッチSL、S2がオンされる。これ
によって、インプット・キャブ。
G工、やG1゜が閉じられて、外部からの入力信号T
i nのインプット・キャプチャ・レジスタ42への取
込みおよびステータス・レジスタ43からCPUIに対
する割込み信号IRQの伝送が遮断される。また、タイ
マ回路4に対するスタンバイ信号5tbyがロウレベル
になるとMOSスイッチSL、S2がオンされる。これ
によって、インプット・キャブ。
チャ・レジスタ42への入力信号はロウレベルに固定さ
れ、レジスタ42内のノードがフローティング状態にな
って次段のCMOSインバータ等に貫通電流が流れるの
が防止される。また、スイッチS2がオンされると、割
込み信号の伝送ライン0がハイレベルにプルアップされ
る。これによって、CPUIに対して誤ってロウレベル
の割込み信号IRQが送られるのが防止される。
れ、レジスタ42内のノードがフローティング状態にな
って次段のCMOSインバータ等に貫通電流が流れるの
が防止される。また、スイッチS2がオンされると、割
込み信号の伝送ライン0がハイレベルにプルアップされ
る。これによって、CPUIに対して誤ってロウレベル
の割込み信号IRQが送られるのが防止される。
プログラマブルタイマでは、第3図に示すフリーランニ
ング・カウンタ41やインプットチャブチャ・レジスタ
42、ステータス・レジスタ43以外に、例えば出力波
形の制御等に使用されるアウトプット・コンベア・レジ
スタやコンパレータが設けられることがある。その場合
、それらの回路ブロックについても、タイマに対する内
部スタンバイ信号5tbyがロウレベルにされると、ク
ロックの供給が遮断されるようにされる。
ング・カウンタ41やインプットチャブチャ・レジスタ
42、ステータス・レジスタ43以外に、例えば出力波
形の制御等に使用されるアウトプット・コンベア・レジ
スタやコンパレータが設けられることがある。その場合
、それらの回路ブロックについても、タイマに対する内
部スタンバイ信号5tbyがロウレベルにされると、ク
ロックの供給が遮断されるようにされる。
一方、第3図に示されているシリアル・コミュニケーシ
ョン・インタフェース回路5では、これに供給される内
部スタンバイ信号5tbyがロウレベルにされると、回
路内部に引き廻された各種レジスタに対し電源電圧を供
給するVccライン2oと、電源電圧端子Vccとの間
に接続されたMOSスイッチS3をオフさせる。これに
よって、受信用シフトレジスタ51や送信用シフトレジ
スタ52等に電源電圧が供給されなくなって、回路全体
の動作が停止される。
ョン・インタフェース回路5では、これに供給される内
部スタンバイ信号5tbyがロウレベルにされると、回
路内部に引き廻された各種レジスタに対し電源電圧を供
給するVccライン2oと、電源電圧端子Vccとの間
に接続されたMOSスイッチS3をオフさせる。これに
よって、受信用シフトレジスタ51や送信用シフトレジ
スタ52等に電源電圧が供給されなくなって、回路全体
の動作が停止される。
このように、電源電圧の供給を遮断することにより回路
の動作を停止させる方法は、回路がNチャンネル形MO
8FETのみで構成されている場合に有効である。
の動作を停止させる方法は、回路がNチャンネル形MO
8FETのみで構成されている場合に有効である。
上記シリアル・コミュニケーション・インタフェース回
路5内の受信用シフトレジスタ51は、外部から送られ
てきたシリアル入力データSDiを取り込んで、クロッ
ク形成回路10から供給されるクロックφ(もしくは外
部から供給されるクロック)に同期してシフトさせる。
路5内の受信用シフトレジスタ51は、外部から送られ
てきたシリアル入力データSDiを取り込んで、クロッ
ク形成回路10から供給されるクロックφ(もしくは外
部から供給されるクロック)に同期してシフトさせる。
そして、シフトレジスタ51が入力データで一杯になる
と、一旦受信データレジスタ53ヘパラレルに転送され
てから、内部バス7を介してCPUIにより読み込まれ
る。
と、一旦受信データレジスタ53ヘパラレルに転送され
てから、内部バス7を介してCPUIにより読み込まれ
る。
一方、シリアルデータの送信の際には、先ずCPUIに
よって内部バス7を介して、送信するデータを例えば1
バイト単位で送信データレジスタ52へ転送し、クロッ
クφに同期してシフトさせることにより、シリアル出力
データSDoに変換して外部へ出力させるように構成さ
れるでいる。
よって内部バス7を介して、送信するデータを例えば1
バイト単位で送信データレジスタ52へ転送し、クロッ
クφに同期してシフトさせることにより、シリアル出力
データSDoに変換して外部へ出力させるように構成さ
れるでいる。
なお、シリアル・コミュニケーション・インクフェース
回路5内には上記レジスタ51〜54の他にも、例えば
コントロール・レジスタやステータス・レジスタが設け
られており、スタンバイ信号5tbyがロウレベルにさ
れるとそれらのレジスタへの電源電圧の供給も遮断され
るようになっている。
回路5内には上記レジスタ51〜54の他にも、例えば
コントロール・レジスタやステータス・レジスタが設け
られており、スタンバイ信号5tbyがロウレベルにさ
れるとそれらのレジスタへの電源電圧の供給も遮断され
るようになっている。
また、上記実施例では1周辺回路の動作を停止させるか
否か指定するフリップフロップ型フラグからなるスタン
バイ・レジスタ11を設けたものについて説明したが、
プログラムROM2がEFROMもしくはEEPROM
により構成されたシングルチップマイコンでは、スタン
バイ・レジスタ11の各ビットをROMのメモリセルと
同じ不揮発性記憶素子で構成し、予め使用しない周辺回
路に対応するフラグビットに対しては書込みを行ってお
くようにしてもよい。
否か指定するフリップフロップ型フラグからなるスタン
バイ・レジスタ11を設けたものについて説明したが、
プログラムROM2がEFROMもしくはEEPROM
により構成されたシングルチップマイコンでは、スタン
バイ・レジスタ11の各ビットをROMのメモリセルと
同じ不揮発性記憶素子で構成し、予め使用しない周辺回
路に対応するフラグビットに対しては書込みを行ってお
くようにしてもよい。
さらに、実施例のシングルチップマイコンには、周辺回
路としてプログラマブルタイマ回路4、シリアル・コミ
ュニケーション・インタフェース回路5および入出カポ
−トロa〜6dが搭載されているが、上記のような回路
の他に例えばDMAコントローラやA/D変換器、パラ
レル通信用デュアルポートRAMあるいはりロードタイ
マ等2種類のタイマを有するシングルチップマイコン等
にも適用することができる。
路としてプログラマブルタイマ回路4、シリアル・コミ
ュニケーション・インタフェース回路5および入出カポ
−トロa〜6dが搭載されているが、上記のような回路
の他に例えばDMAコントローラやA/D変換器、パラ
レル通信用デュアルポートRAMあるいはりロードタイ
マ等2種類のタイマを有するシングルチップマイコン等
にも適用することができる。
また、上記実施例では、各周辺回路に1対1で対応され
たフラッグビットからなるスタンバイ・レジスタ11を
設けて、周辺回路ごとに動作を停止させるか否か指定す
るようになっているが、各周辺回路単位でなく、周辺回
路内が複数の機能ブロックに分類可能な場合、各機能ブ
ロック単位で1対1対応されたフラグビットからなるス
タンバイ・レジスタを設けて、動作を停止させるか否が
指定できるように構成してもよい。例えば、タイマ回路
を例に取ると、インプット・キャプチャ・レジスタに関
する動作のみ使用し、アウトプット・コンベア・レジス
タに関連する動作は使用しないようなシステムでは、タ
イマ回路内の半分の回路のみ動作させ、他の半分の回路
は内部スタンバイ信号で動作させないように構成するこ
とができる。
たフラッグビットからなるスタンバイ・レジスタ11を
設けて、周辺回路ごとに動作を停止させるか否か指定す
るようになっているが、各周辺回路単位でなく、周辺回
路内が複数の機能ブロックに分類可能な場合、各機能ブ
ロック単位で1対1対応されたフラグビットからなるス
タンバイ・レジスタを設けて、動作を停止させるか否が
指定できるように構成してもよい。例えば、タイマ回路
を例に取ると、インプット・キャプチャ・レジスタに関
する動作のみ使用し、アウトプット・コンベア・レジス
タに関連する動作は使用しないようなシステムでは、タ
イマ回路内の半分の回路のみ動作させ、他の半分の回路
は内部スタンバイ信号で動作させないように構成するこ
とができる。
以上説明したように上記実施例は、シングルチップマイ
コン内の各機能ブロックごとにクロック供給ゲートもし
くは電源供給スイッチを設けておくと共に、上記各機能
ブロックに1対1対応されたフラグビットからなり命令
によって書込み可能なレジスタを設け、このレジスタの
各ビットの状態信号によって上記クロック供給ゲートも
しくは電源供給スイッチを切換え動作させるようにした
ので、シングルチップマイコン内の使用しない機能ブロ
ックもしくは周辺回路をレジスタによって指定してやる
ことで指定されたブロックへのクロックもしくは電源の
供給を遮断して動作を停止させることができるという作
用により、複数の周辺回路を内蔵したシングルチップマ
イコンの消費電力を低減させることができると共に、C
MOSマイコン以外のシングルチップマイコンにおいて
も消費電力を低減できるようになるという効果がある。
コン内の各機能ブロックごとにクロック供給ゲートもし
くは電源供給スイッチを設けておくと共に、上記各機能
ブロックに1対1対応されたフラグビットからなり命令
によって書込み可能なレジスタを設け、このレジスタの
各ビットの状態信号によって上記クロック供給ゲートも
しくは電源供給スイッチを切換え動作させるようにした
ので、シングルチップマイコン内の使用しない機能ブロ
ックもしくは周辺回路をレジスタによって指定してやる
ことで指定されたブロックへのクロックもしくは電源の
供給を遮断して動作を停止させることができるという作
用により、複数の周辺回路を内蔵したシングルチップマ
イコンの消費電力を低減させることができると共に、C
MOSマイコン以外のシングルチップマイコンにおいて
も消費電力を低減できるようになるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが1本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例におけ
る各周辺回路ごとの動作停止モードの他に、従来のシン
グルチップマイコンで行われている外部端子によるRA
M以外の回路の動作を停止させるスタンバイモードや命
令によりCPUの動作を停止させるスリーブモードを組
み合わせることが可能であり、それによって更にシング
ルチップマイコンの消費電力を減らすことができる。
体的に説明したが1本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例におけ
る各周辺回路ごとの動作停止モードの他に、従来のシン
グルチップマイコンで行われている外部端子によるRA
M以外の回路の動作を停止させるスタンバイモードや命
令によりCPUの動作を停止させるスリーブモードを組
み合わせることが可能であり、それによって更にシング
ルチップマイコンの消費電力を減らすことができる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップマイ
コンに適用したものについて説明したがそれに限定され
るものでなく、ASIC(application
specificintegrated circu
it)対応のマイクロコンピュータや各種コントロール
LSI、通信用LSIその他複数の機能ブロックからな
り、システムに応じて使用しない機能を持つ半導体集積
回路一般に利用することができる。
をその背景となった利用分野であるシングルチップマイ
コンに適用したものについて説明したがそれに限定され
るものでなく、ASIC(application
specificintegrated circu
it)対応のマイクロコンピュータや各種コントロール
LSI、通信用LSIその他複数の機能ブロックからな
り、システムに応じて使用しない機能を持つ半導体集積
回路一般に利用することができる。
[発明の効果]
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、複数の周辺回路を内蔵したシングルチップマ
イコンの消費電力を低減させることができるとともに、
CMOSマイコン以外のシングルチップマイコンにおい
ても消費電力を低減させることができるようになる。
イコンの消費電力を低減させることができるとともに、
CMOSマイコン以外のシングルチップマイコンにおい
ても消費電力を低減させることができるようになる。
第1図は本発明に係るシングルチップマイコン全体の構
成例を示すブロック図、 第2図はその要部の構成の一実施例を示すブロック図、 第3図は本発明に係るシングルチップマイコンのタイマ
回路およびシリアル・コミユニケージ目ン・インタフェ
ース回路の構成例を示す回路図である。 4・・・・タイマ回路、5・・・・シリアル・コミュニ
ケーション・インタフェース回路、7・・・・内部バス
、7a・・・・アドレスバス、7b・・・・データバス
、11・・・・スタンバイ・レジスタ、12・・・・デ
コーダ、51・・・・送信用シフトレジスタ。 52・・・・受信用シフトレジスタ、F1〜Fn”・・
フラグ。 第 1 図
成例を示すブロック図、 第2図はその要部の構成の一実施例を示すブロック図、 第3図は本発明に係るシングルチップマイコンのタイマ
回路およびシリアル・コミユニケージ目ン・インタフェ
ース回路の構成例を示す回路図である。 4・・・・タイマ回路、5・・・・シリアル・コミュニ
ケーション・インタフェース回路、7・・・・内部バス
、7a・・・・アドレスバス、7b・・・・データバス
、11・・・・スタンバイ・レジスタ、12・・・・デ
コーダ、51・・・・送信用シフトレジスタ。 52・・・・受信用シフトレジスタ、F1〜Fn”・・
フラグ。 第 1 図
Claims (1)
- 【特許請求の範囲】 1、複数の機能ブロックを有する半導体集積回路におい
て、各機能ブロックに対応されたフラグ群からなるブロ
ック指定手段を設け、このブロック指定手段により指定
された機能ブロックの動作を停止させるように構成され
てなることを特徴とする半導体集積回路。 2、上記ブロック指定手段により指定された機能ブロッ
クの動作停止は、その機能ブロックに対するクロック信
号の供給を遮断することにより行うようにしたことを特
徴とする特許請求の範囲第1項記載の半導体集積回路。 3、上記ブロック指定手段により指定された機能ブロッ
クの動作停止は、そのブロックに対する電源電圧の供給
を遮断することにより行うようにしたことを特徴とする
特許請求の範囲第1項記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61271847A JPS63126018A (ja) | 1986-11-17 | 1986-11-17 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61271847A JPS63126018A (ja) | 1986-11-17 | 1986-11-17 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63126018A true JPS63126018A (ja) | 1988-05-30 |
Family
ID=17505704
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61271847A Pending JPS63126018A (ja) | 1986-11-17 | 1986-11-17 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63126018A (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01319834A (ja) * | 1988-06-20 | 1989-12-26 | Hitachi Ltd | マイクロコンピュータ |
JPH02253320A (ja) * | 1989-03-28 | 1990-10-12 | Toshiba Corp | 電子機器 |
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JPH0467734U (ja) * | 1990-10-22 | 1992-06-16 | ||
EP0634715A1 (en) * | 1993-07-12 | 1995-01-18 | Nec Corporation | Low power consumption type one-chip microcomputer having a plurality of peripheral circuits |
JP2002217853A (ja) * | 2001-01-17 | 2002-08-02 | Matsushita Electric Ind Co Ltd | 多重分離処理装置 |
JP2003015784A (ja) * | 2001-07-02 | 2003-01-17 | Yamaha Corp | サウンドユニット |
US6763471B1 (en) | 1999-11-30 | 2004-07-13 | Nec Electronics Corporation | Single chip microcomputer with reduced channel leakage current during a stable low speed operation state |
JP2006237189A (ja) * | 2005-02-24 | 2006-09-07 | Renesas Technology Corp | 半導体集積回路装置 |
US7386844B2 (en) | 2003-01-28 | 2008-06-10 | Matsushita Electric Industrial Co., Ltd. | Compiler apparatus and method of optimizing a source program by reducing a hamming distance between two instructions |
JP2009064456A (ja) * | 2001-08-29 | 2009-03-26 | Mediatek Inc | 動的電圧制御方法および装置 |
JP2009104653A (ja) * | 2003-07-31 | 2009-05-14 | Fujitsu Microelectronics Ltd | 動作モード制御回路、及びマイクロコンピュータ |
JP2013016012A (ja) * | 2011-07-04 | 2013-01-24 | Fujitsu Semiconductor Ltd | マイクロコンピュータ |
-
1986
- 1986-11-17 JP JP61271847A patent/JPS63126018A/ja active Pending
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
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US5511013A (en) * | 1993-07-12 | 1996-04-23 | Nec Corporation | Low power consumption type one-chip microcomputer having a plurality of peripheral circuits |
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JP4548947B2 (ja) * | 2001-01-17 | 2010-09-22 | パナソニック株式会社 | 多重分離処理装置 |
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