TWI825803B

TWI825803B - 資料儲存裝置及其非暫時性電腦可讀媒介

Info

Publication number: TWI825803B
Application number: TW111123488A
Authority: TW
Inventors: 李俊祿
Original assignee: 南亞科技股份有限公司
Priority date: 2022-05-05
Filing date: 2022-06-23
Publication date: 2023-12-11
Also published as: TW202345005A; TW202345006A; TWI825802B

Abstract

本揭露提供一種資料儲存裝置及其非暫時性電腦可讀媒介。該資料儲存裝置包括一第一區域與一第二區域。該第一區域經配置以儲存一第一資料。該第二區域經配置以儲存一第二資料。該第二資料與該第一資料相關聯。該第一資料及/或該第二資料不包括一錯誤更正碼(ECC，error correction code)。

Description

資料儲存裝置及其非暫時性電腦可讀媒介

本申請案主張美國第17/737,726及17/737,689號專利申請案之優先權（即優先權日為「2022年5月5日」），其內容以全文引用之方式併入本文中。

本揭露關於一種資料儲存裝置及其非暫時性電腦可讀媒介，特別是有關於資料儲存裝置及其非暫時性電腦可讀媒介，在至少兩個區域儲存關聯資料。

錯誤更正碼(Error correction code，ECC)廣泛用於資料儲存技術中，以檢測或更正資料損壞。然而，一些控制器在收到資料之前不會致能ECC功能。在收到的資料中發生的任何資料損壞都會影響控制器的ECC功能。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露的一個方面提供一種資料儲存裝置的控制方法，包括：在該資料儲存裝置的一記憶體模組的一第一區域中儲存一第一資料；在該記憶體模組的一第二區域中儲存一第二資料，其中該第二資料與該第一資料相關聯；通過該第一通信介面讀取該第一資料與該第二資料；以及因應於該讀取的第一資料與第二資料，產生一第一輸出信號。

本揭露的另一個方面提供一種資料儲存裝置。該資料儲存裝置包括一第一區域與一第二區域。該第一區域經配置以儲存一第一資料。該第二區域經配置以儲存一第二資料。該第二資料與該第一資料相關聯。該第一資料及/或該第二資料不包括一錯誤更正碼(ECC，error correction code)。

本揭露的另一個方面提供一種非暫時性電腦可讀媒介，儲存包括指令的一程式，當由一處理器執行時，使一資料儲存裝置：在一記憶體的一第一區域中儲存一第一資料；在該記憶體的一第二區域中儲存一第二資料，其中該第二資料與該第一資料相關聯；通過一第一通信介面讀取該第一資料與該第二資料；以及因應於該讀取的第一資料與第二資料，產生一第一輸出信號。

本揭露的資料儲存裝置包括一記憶體控制器與一記憶體模組。該記憶體模組包括一第一區域與一第二區域。該第一區域與該第二區域經配置以分別儲存一第一資料與一第二資料。該第一資料與該第二資料相關聯以形成一資料對。該第一資料可以是一正常資料，該第二資料可以是一編碼資料。該記憶體控制器經配置以通過一通信介面讀取該第一資料與該第二資料，然後根據該讀取的第一資料與第二資料產生一輸出信號。產生該輸出信號包括對該第一資料與該第二資料執行一邏輯運算。當該輸出信號具有一第一值時，表示該第一資料與該第二資料沒有資料損壞。當該輸出信號具有一第二值時，表示該第一資料與該第二資料中的一個在其位元上具有資料損壞。對該輸出信號值的這種確定可在其他資料對上重複進行。本揭露的資料儲存裝置可在不使用錯誤更正碼(ECC)的情況下檢測資料對是否正確。這對於具有被動ECC功能的記憶體控制器是有利的，即在接收到資料後致能ECC功能。這樣的記憶體控制器仍然可以直接從記憶體模組中讀取正確的資料。用不正確的資料錯誤地觸發記憶體控制器的ECC功能的風險可以被降低。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或過程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

現在用具體的語言來描述附圖中說明的本揭露的實施例，或實例。應理解的是，在此不打算限制本揭露的範圍。對所描述的實施例的任何改變或修改，以及對本文所描述的原理的任何進一步應用，都應被認為是與本揭露內容有關的技術領域的普通技術人員通常會做的。參考數字可以在整個實施例中重複，但這並不一定表示一實施例的特徵適用於另一實施例，即使它們共用相同的參考數字。

應理解的是，儘管用語第一、第二、第三等可用於描述各種元素、元件、區域、層或部分，但這些元素、元件、區域、層或部分不受這些用語的限制。相反，這些用語只是用來區分一元素、元件、區域、層或部分與另一元素、元件、區域、層或部分。因此，下面討論的第一元素、元件、區域、層或部分可以稱為第二元素、元件、區域、層或部分而不偏離本發明概念的教導。

本文使用的用語僅用於描述特定的實施例，並不打算局限於本發明的概念。正如本文所使用的，單數形式的”一"、"一個”及”該”也包括複數形式，除非上下文明確指出。應進一步理解，用語”包含”及”包括"，當在本說明書中使用時，指出了所述特徵、整數、步驟、操作、元素或元件的存在，但不排除存在或增加一個或多個其他特徵、整數、步驟、操作、元素、元件或其組。

圖1是方塊圖，例示本揭露一些實施例之資料儲存裝置100與主機裝置50。資料儲存裝置100可以包括可攜式或非可攜式資料儲存裝置，例如，符合SD/MMC、CF、MS或XD標準的記憶卡、非揮發性(non-volatile，NV)記憶體裝置、快閃記憶體裝置或固態硬碟(SSD)。主機裝置50可包括多功能行動電話、平板電腦、穿戴裝置以及個人電腦，如桌上型電腦或筆記型電腦。資料儲存裝置100可通過接線、系統匯流排或無線方式與主機裝置50進行通信。資料可在資料儲存裝置100與主機裝置50之間傳送。

如圖1所示，資料儲存裝置100可包括記憶體模組1與記憶體控制器2。記憶體控制器2可通過接線、系統匯流排或無線方式與記憶體模組1進行通信。記憶體控制器2可經配置以存取記憶體模組1。記憶體模組1可經配置以儲存資料。記憶體控制器2可包括NV記憶體控制器、快閃記憶體控制器或類似控制器。記憶體模組1可包括NV記憶體模組、快閃記憶體模組或類似模組。在一些實施例中，資料儲存裝置100的記憶體控制器2可包括主機裝置的功能，因此資料儲存裝置100可以不連接到主機裝置。

在一些實施例中，記憶體控制器2可將系統操作資訊寫入記憶體模組1中，例如，獨立磁碟容錯陣列(redundant array of independent disk，RAID)資訊、錯誤更正碼(error correction code，ECC)同位、對映表(mapping table)、控制旗標(control flag)等。系統操作資訊可在寫入資料的任何步驟中加入，例如，資料隨機化行程(Process)或類似行程。

如圖1所示，記憶體控制器2可包括通信介面21、微處理器22(或處理器)、記憶體23與通信介面24，其中這些部件可通過匯流排相互耦合。

主機裝置50可藉由向記憶體控制器2發送複數個主機裝置命令與相應的邏輯位址來間接地存取資料儲存裝置100中的記憶體模組1。記憶體控制器2可通過通信介面21接收複數個主機裝置命令與邏輯位址。記憶體控制器2可將複數個主機裝置命令翻譯成記憶體操作命令，然後控制記憶體模組1對記憶體模組1內具有特定物理位址的記憶體單元或分頁進行讀取、寫入/程式設計或抹除。物理位址可與邏輯位址相對應。

通信介面21可接收或發送一個或多個主機裝置命令。通信介面21可接收或發送資料，其中資料可包括一個或複數個邏輯位址，或資料分頁。通信介面24可接收或發送一個或多個記憶體操作命令。通信介面24可接收或發送資料，其中資料可包括一個或多個物理位址，或資料分頁。通信介面21可以是一匯流排協定，用於從主機裝置50，例如，其中的積體電路，到微處理器22，或記憶體控制器2的記憶體23的通信。通信介面24可以是一匯流排協定，用於從記憶體控制器2到記憶體模組1的通信。通信介面21或通信介面24可以符合特定的通信規範(例如，序列先進技術附件(SATA)規範、通用序列匯流排(USB)規範、週邊元件快速互連(PCIE)規範)或符合非揮發性記憶體儲存裝置(NVMe)，並且可根據其特定的通信規範執行通信。通信介面21可以是NVMe介面。通信介面24可以是快閃記憶體介面。

記憶體控制器2的微處理器22可具有一功能區塊，經配置以根據從記憶體模組1讀取的資料執行邏輯運算OP1。邏輯運算OP1包括AND、NAND、OR、NOR、NOT、XOR以及XNOR中的至少一個。

記憶體23可經配置以儲存資訊，例如資料分頁，或來自主機裝置50的主機裝置命令。記憶體23可以用隨機存取記憶體(RAM)來實現。記憶體23可經配置以儲存可由微處理器22執行的程式23P。

微處理器22可經配置以執行儲存在記憶體23中的程式23P，以使資料儲存裝置100執行複數個操作，例如讀、寫或抹除。程式23P可以儲存在記憶體23的非臨時性(non-transitory)電腦可讀媒介中。

記憶體模組1可包括緩衝記憶體3，與包括儲存區塊41、42、43、44的儲存區塊組4，其中這些部件可通過匯流排相互耦合。在一些實施例中，儲存區塊組4可包括更多的儲存區塊。緩衝記憶體3可與記憶體控制器2，例如，通信介面24進行通信。緩衝記憶體3可經配置以儲存來自記憶體控制器2的一個或多個記憶體操作命令。緩衝記憶體3可經配置以儲存包括來自記憶體控制器2的物理位址的資料。緩衝記憶體3可經配置以儲存資料分頁。儲存區塊組4可包括，但不限於複數個快閃記憶體晶片或元件。儲存區塊41、42、43、44可包括SLC、MLC、TLC、或QLC。

記憶體模組1的製備技術有多種；例如，二維/平面NAND快閃記憶體技術，其中記憶體單元經排列在單層，以及三維NAND快閃記憶體技術，其中記憶體單元經排列在多層並垂直堆疊。根據一些實施例，記憶體模組1可以實現為具有單層記憶體單元的平面NAND快閃記憶體架構。根據一些實施例，記憶體模組1可以實現為三維NAND快閃記憶體架構，其中記憶體單元垂直堆疊在多層。

仍然參照圖1，主機裝置50可包括通信介面51。通信介面51可傳送一個或複數個主機裝置命令。通信介面51可接收或傳送資料，其中資料可包括一個或多個邏輯位址，或資料分頁。通信介面51可以符合特定的通信規範(例如，序列先進技術附件(SATA)規範、通用序列匯流排(USB)規範、週邊元件快速互連(PCIE)規範)或符合非揮發性記憶體儲存裝置(NVMe)，並且可根據其特定的通信規範執行通信。通信介面51可以是NVMe介面。

在一些實施例中，主機裝置50可包括主機記憶體52，它可以是主機裝置50的內部儲存的一部分。

圖2是方塊圖，例示本揭露一些實施例之資料儲存裝置100的記憶體模組1。區塊41、42、43與44中的每一個都包括複數個分頁。如圖2所示，區塊41包括分頁410、411、...、431。分頁的數量可以是32個。在一些實施例中，分頁的數量可不同，例如64個或更多。每個分頁410、411、...、431可經配置以儲存資料。儲存在分頁410、411、...、431中的資料可通過通信介面24因應於位址信號、資料信號或來自記憶體控制器2的命令信號而被讀取。儲存在分頁410、411、...、431的資料可以儲存在緩衝記憶體3中。

圖3是方塊圖，例示本揭露一些實施例之記憶體模組1的區塊41的分頁410。如圖3所示，分頁410可包括第一區域410A與第二區域410B。換句話說，第一區域410A與第二區域410B是在記憶體模組1的同一分頁(例如，分頁410)上。第一區域410A可經配置以儲存第一資料D11。第二區域410B可經配置以儲存第二資料D12。第二資料D12可與第一資料D11相關聯以形成一資料對。第一資料D11及/或第二資料D12可不包括ECC。在一些實施例中，第一資料D11經編碼為第二資料D12。在這種情況下，第一資料D11可視為正常資料，第二資料D12可視為編碼資料。在一些實施例中，第二資料D12與第一資料D11相互補。在一些實施例中，第一資料D11與第二資料D12相同。

圖4是方塊圖，例示本揭露一些實施例之資料儲存裝置100的記憶體模組1的複數個分頁410與分頁411。關於分頁410的詳細描述可以參考如圖3所示的實施例。如圖4所示，分頁411可包括第三區域411A與第四區域411B。換句話說，第三區域411A與第四區域411B在記憶體模組1的同一個分頁上(例如，分頁411)。第三區域411A可經配置以儲存第三資料D11'。第四區域411B可經配置以儲存第四資料D12'。第四資料D12'可與第三資料D11'相關聯以形成一資料對。第三資料D11'及/或第四資料D12'可不包括ECC。在一些實施例中，第三資料D11'經編碼為第四資料D12'。在這種情況下，第三資料D11'可視為正常資料，第四資料D12'可視為編碼資料。在一些實施例中，第四資料D12'與第三資料D11'相互補。在一些實施例中，第三資料D11'與第四資料D12'相同。

第一資料D11與第三資料D11'可相對應相同的原始資料。第三資料D11'可相對應第一資料D11。如果在第一資料D11及/或第三資料D11'的寫入操作期間發生資料損壞，則第一資料D11與第三資料D11'可能不同。如果沒有發生資料損壞，則第一資料D11與第三資料D11'是相同的。第二資料D12與第四資料D12'可相對應相同的原始資料。如果在第二資料D12與第四資料D12'的寫入操作期間發生資料損壞，則第二資料D12與第四資料D12'可能不同。如果沒有發生資料損壞，第二資料D12與第四資料D12'是相同的。

此外，在儲存區塊41中可能具有更多的分頁，包括兩個經配置以儲存兩個相互關聯資料的區域。

圖5是示意圖，例示本揭露一些實施例之在資料儲存裝置(例如，資料儲存裝置100)與主機裝置(例如，主機裝置50)中的寫入順序。在以下段落/章節的討論中，圖3的實施例所揭露的操作可由微處理器22執行儲存在記憶體23中的程式23P來控制。

如圖5所示，主機裝置50可向資料儲存裝置100傳送資料或主機裝置命令(S10)。資料儲存裝置100的通信介面21可經配置以從主機裝置50接收資料或主機裝置命令(S10)。通信介面21可經配置以從主機裝置50接收原始資料D0。原始資料D0可包括一資料分頁。在另一個實施例中，原始資料D0可包括複數個資料分頁。通信介面21可經配置以將原始資料D0傳送到微處理器22(S11)。微處理器22可經配置以接收原始資料D0(S11)。在由記憶體控制器2的微處理器22接收後，原始資料D0可經程式設計為第一資料D11，以符合通信介面24中使用的特定通信規範。在一些實施例中，原始資料D0與第一資料D11是相同的。在一些實施例中，記憶體控制器2的微處理器22可經配置以將原始資料D0編碼為第二資料D12。第二資料D12可以與原始資料D0相互補。在一些實施例中，記憶體控制器可不致能ECC功能，如此，第一資料及/或第二資料可不包括ECC。記憶體控制器2的微處理器22可經配置以將第一資料D11與第二資料D12傳送到通信介面24(S12)。通信介面24可經配置以將第一資料D11與第二資料D12連同位址信號與寫入命令傳送到記憶體模組1，例如，緩衝記憶體3(S13)。緩衝記憶體3可經配置以緩衝第一資料D11與第二資料D12。緩衝記憶體3可經配置以在區塊41中將第一資料D11傳送到分頁410的第一區域410A，如圖3與圖4所示，以因應於位址信號與寫入命令(S14)。同樣地，緩衝記憶體3可經配置以因應於位址信號與寫入命令，將第二資料D12傳送到區塊41中的分頁410的第二區域410B(S14)。

此外，微處理器22可經配置以將第一資料D11與第二資料D12分別複製為第三資料D11'與第四資料D12'。微處理器22可經配置以將第三資料D11'與第四資料D12'連同位址信號與寫入命令一起傳送到通信介面24(S12)，後者又將這些資料與位址信號以及寫入命令傳送到記憶體模組1(S13)。緩衝記憶體3可經配置以在區塊41中將第三資料D11'傳送到分頁411的第三區域411A，如圖3與4所示，以因應於位址信號與寫入命令(S14)。同樣地，緩衝記憶體3可經配置以因應於位址信號與寫入命令，將第二資料D12傳送到區塊41中的分頁411B的第四區域(S14)。在一些實施例中，記憶體控制器2的微處理器22可經配置以將具有更新的特定通信規範的原始資料與編碼資料重複傳送到同一儲存區塊(例如，儲存區塊41)的不同分頁(例如，分頁410中的第一資料D11與第二資料D12，分頁411中的第三資料D11'與第四資料D12')。

如圖5所示的寫入順序可以重複進行，直到所有的原始資料D0被寫入。因此，以圖5所示的操作可能需要複數個分頁來儲存原始資料D0。因此，資料儲存裝置可以將原始資料D0儲存在比習用技術大一倍的空間中。

在另一個實施例中，第一資料D11、第二資料D12、第三資料D11'及/或第四資料D12'可藉由電子設備，如程式設計器、元件程式設計器、晶片程式設計器或NAND程式設計器程式設計到記憶體模組1中。

圖6是示意圖，例示本揭露一些實施例之在資料儲存裝置(例如，資料儲存裝置100)與主機裝置(例如，主機裝置50)中的讀取順序。在以下段落/章節的討論中，圖3的實施例所揭露的操作可由微處理器22執行儲存在記憶體23中的程式23P來控制。

如圖6所示，主機裝置50可經配置以向資料儲存裝置100的通信介面21傳送主機裝置命令(S20)。主機裝置命令可使資料儲存裝置100提供與原始資料D0相關聯的儲存資料。通信介面21可經配置以將主機裝置命令傳送到微處理器22(S21)。微處理器22可經配置以處理主機裝置命令，並進一步產生位址信號與讀取命令，用於讀取儲存在記憶體模組1中與原始資料D0相關聯的的資料。在一些實施例中，儲存在記憶體模組1的區塊41中的分頁410中的第一資料D11與第二資料D12與原始資料D0相關聯。微處理器22可經配置以將位址信號與讀取命令傳送到通信介面24(S22)。通信介面24可經配置以將位址信號與讀取命令傳送到記憶體模組1，例如，緩衝記憶體3(S23)。

緩衝記憶體3可經配置以從分頁410的第一區域410A讀取第一資料D11，並從分頁410的第二區域410B讀取第二資料D12(S24)。緩衝記憶體3可經配置以緩衝第一資料D11與第二資料D12。緩衝記憶體3可經配置以將第一資料D11與第二資料D12傳送到通信介面24(S25)。通信介面24可經配置以將第一資料D11與第二資料D12傳送到微處理器22(S26)。換句話說，記憶體控制器2可經配置以通過通信介面24讀取第一資料D11與第二資料D12，以因應於位址信號與讀取命令。記憶體控制器2可經配置以因應於第一資料D11與第二資料D12來產生第一輸出信號OUT1。第一輸出信號OUT1可以被儲存在記憶體23中。記憶體控制器2的微處理器22可以具有一功能區塊以產生第一輸出信號OUT1。微處理器22的功能區塊可經配置以根據資料對(例如，第一資料D11與第二資料D12)執行邏輯運算OP1。邏輯運算OP1包括AND、NAND、OR、NOR、NOT、XOR以及XNOR中的至少一個。

在一些實施例中，第一資料D11可以與第二資料D12相互補。例如，當第一資料D11是十六進位的55時，第二資料D12是十六進位的AA。在另一個例子中，當第一資料D11是十六進位的88時，第二資料D12是十六進位的77。然而在另一個例子中，當第一資料D11為二進位的01010101時，第二資料D12為二進位的10101010。記憶體控制器2的微處理器22可經配置以對第一資料D11與第二資料D12執行XOR運算OP1。記憶體控制器2的微處理器22可經配置以當第一資料D11與第二資料D12相互補時產生具有第一值VA1的第一輸出信號OUT1，例如十六進位的FF。第一值VA1表示儲存第一資料D11與第二資料D12的分頁410中的位元，如圖3所示，沒有資料損壞(即沒有錯誤的位元)。因此，記憶體控制器2可經配置以將第一資料D11傳送到通信介面21(S27)。通信介面21可經配置以將第一資料D11傳送到主機裝置50(S28)。換句話說，當第一輸出信號OUT1具有第一值VA1時，記憶體控制器2經配置以通過通信介面21將第一資料D11傳送給主機裝置50。在一些實施例中，第一資料D11及/或第二資料D12可能具有不正確的位元或有資料損壞。因此，記憶體控制器2的微處理器22可經配置以產生具有不同於第一值VA1的第二值VA2的第一輸出信號OUT1。

當第一輸出信號OUT1具有第二值VA2時，記憶體控制器2還可經配置以向通信介面24傳送位址信號與讀取命令(S22')。通信介面24可經配置以將位址信號與讀取命令傳送到記憶體模組1(S23')。緩衝器可經配置以因應於位址信號與讀取命令來讀取第三資料D11'與第四資料D12'(S24')。緩衝器記憶體3可經配置以緩衝第三資料D11'與第四資料D12'。緩衝記憶體3可經配置以將第三資料D11'與第四資料D12'傳送到通信介面24(S25')。通信介面24可經配置以將第三資料D11'與第四資料D12'傳送到微處理器22(S26')。換句話說，記憶體控制器2可經配置以通過通信介面24讀取第三資料D11'與第四資料D12'，以因應於來自記憶體控制器2的位址信號與讀取命令。記憶體控制器2可經配置以因應於第三資料D11'與第四資料D12'而產生第二輸出信號OUT2。第二輸出信號OUT2可儲存在記憶體控制器2的記憶體23中。

在一些實施例中，第三資料D11'可以與第四資料D12'相互補。記憶體控制器2的微處理器22可經配置以對第三資料D11'與第四資料D12'執行XOR運算。記憶體控制器2的微處理器22可經配置以當第三資料D11'與第四資料D12'相互補時產生具有第三值VA3的第二輸出信號OUT2。第三值VA3表示儲存第三資料D11'與第四資料D12'的分頁411中的位元，如圖3所示，沒有資料損壞(例如，沒有錯誤的位元)。因此，記憶體控制器2可經配置以將第三資料D11'傳送到通信介面21(S27')。通信介面21可經配置以將第三資料D11'傳送到主機裝置50(S28')。換句話說，當第二輸出信號OUT2具有第三值VA3時，記憶體控制器2可經配置以通過通信介面21將第三資料D11'傳送到主機裝置50。在一些實施例中，第三資料D11'及/或第四資料D12'可能有不正確的位元或有資料損壞。因此，記憶體控制器2的微處理器22可經配置以產生具有不同於第三值VA3的第四值VA4的第二輸出信號OUT2。

當第二輸出信號OUT2具有第四值VA4時，記憶體控制器2還可經配置以因應於來自記憶體控制器2的位址信號及/或命令信號，通過通信介面24讀取儲存在記憶體模組1的其它區域中的其它資料(或其它資料對)。其它資料可與原始資料D0相關聯。其它資料可第一資料D11與第二資料D12相對應。換句話說，其它資料與第一資料D11中的一個可相對應相同的原始資料。記憶體控制器2還可經配置以根據該其它資料來產生其它輸出信號。記憶體控制器2可經配置以根據其它輸出信號來確定該儲存的其它資料是否具有資料損壞。記憶體控制器2可經配置以當確定該其它資料沒有資料損壞時通過通信介面24將其它資料中的一個傳送到主機裝置50。在一些實施例中，記憶體控制器2可經配置以讀取儲存在通信介面24中的更多其它資料，直到記憶體控制器2讀取正確的資料。

在一些比較性的實施例中，記憶體控制器可以具有一被動的ECC功能，這表示記憶體控制器在讀取儲存在記憶體模組中的資料後致能ECC功能。首先讀取的資料有必要排除任何不正確的位元或資料損壞。否則，記憶體控制器的ECC功能可能不會被致能或可能不正確地工作。因此，對儲存所謂的首讀資料的記憶體單元的可靠性要求是非常嚴格的。這樣的記憶體單元必須沒有任何缺陷，這對製造業來說幾乎是不可能保證的。在本揭露中，記憶體控制器2可以將與原始資料D0相關聯的資料對(例如，第一資料D11與第二資料D12)儲存在同一分頁的不同區域。因應於主機裝置的命令以讀取儲存在記憶體模組2中與原始資料D0相關聯/對應的資料，記憶體控制器2可經配置以讀取至少一個資料對。記憶體控制器2可經配置以確定儲存資料對的位元是否沒有資料損壞。根據該確定，記憶體控制器2可經配置以將資料對的正常資料傳送到主機裝置(例如，主機裝置50)或讀取與原始資料D0相關聯/對應的其它資料對。這樣的確定可以重複進行，直到找到沒有資料損壞的資料對。因此，資料儲存裝置100仍然可在沒有ECC功能的情況下直接讀取正確的資料。用不正確的資料錯誤地觸發記憶體控制器2的ECC功能的風險可以被降低。

在一些實施例中，記憶體控制器2的微處理器22可經配置以當第一資料D11與第二資料D12被認定是相同且沒有發生資料損壞時，執行ADD運算。根據資料對(例如，第一資料D11與第二資料D12)的類型，記憶體控制器2的微處理器22可經配置以執行邏輯運算以確定資料對是否具有資料損壞。

圖7是方塊圖，例示本揭露一些實施例之資料儲存裝置100的記憶體模組1的分頁410。如圖7所示，分頁410包括第一複數個子區域4101、4103、...、410N。分頁410包括第二複數個子區域4102、4104、...、410M。第一複數個子區域4101、4103、...、410N與第二複數個子區域4102、4104、...、410M相互交錯。

第一複數個子區域4101、4103、...、410N可包括第一複數個資料D21、D22、...、D2N(例如，正常資料)。第二複數個子區域4102、4104、...、410M可包括第二複數個資料D31、D32、...、D3N(例如，編碼資料)。第一複數個資料D21、D22、...、D2N中的每一個可與第二複數個資料D31、D32、...、D3N中的相應一個相關聯。例如，資料D21可與資料D31相關聯。資料D31與資料D21相互補。資料儲存裝置100可通過如圖5與圖6所示的操作，從正常資料D21、D22、...、D2N與編碼資料D31、D32、...、D3N的資料對中讀取正確資料。

圖8是方塊圖，例示本揭露一些實施例之資料儲存裝置100的記憶體模組1的分頁410與分頁411。對分頁410的詳細描述可以參考如圖7所示的實施例。如圖7所示，分頁411包括第三複數個子區域4111、4113、...、411N。分頁411包括第四複數個子區域4112、4114、...、411M。第三複數個子區域4111、4113、...、411N與第四複數個子區域4112、4114、...、411M相互交錯。

第三複數個子區域4111、4113、...、411N可包括第三複數個資料D21'、D22'、...、D2N'(例如，正常資料)。第四複數個子區域4112、4114、...、411M可包括第四複數個資料D31'、D32'、...、D3N'(例如，編碼資料)。第三組資料D21'、D22'、...、D2N'中的每一個都可與第四組資料D31'、D32'、...、D3N'中的相應一個相關聯。例如，資料D21'可與資料D31'相關聯。資料D31'與資料D21'相互補。資料儲存裝置100可通過如圖5與圖6所示的操作從正常資料D21、D22、...、D2N與編碼資料D31、D32、...、D3N以及正常資料D21'、D22'、...、D2N'與編碼資料D31'、D32'、...、D3N'的資料對讀取正確資料。

此外，在儲存區塊41中可以具有更多的分頁，包括兩個複數的子區域，經配置以儲存兩個複數的相互關聯的資料。

圖9是方塊圖，例示本揭露一些實施例之資料儲存裝置100的記憶體模組1的複數個分頁410與分頁411。如圖9所示，分頁410可經配置以儲存資料D41，分頁411可經配置以儲存資料D42。分頁410(例如，第一區域)的位址ADD1與分頁411(例如，第二區域)的位址ADD2不同。資料D41與資料D42可與原始D0相關聯。資料D41可與資料D42相關聯。資料D41可以經編碼為資料D42。資料D42可與資料D41相互補。如圖5與圖6所示，資料儲存裝置100可以從正常資料D41與編碼資料D42的資料對中讀取正確的資料。

圖10是方塊圖，例示本揭露一些實施例之資料儲存裝置100的記憶體模組1的複數個分頁410、分頁411、分頁412以及分頁414。對分頁410與411的詳細描述可以參考如圖9所示的實施例。

如圖10所示，分頁412可經配置以儲存資料D41'，分頁413可經配置以儲存資料D42'。分頁412(例如，第三區域)的位址ADD3與分頁413(例如，第四區域)的位址ADD4不同。資料D41'與資料D42'可與原始D0相關聯。資料D41'可與資料D42'相關聯。資料D41'可以經編碼為資料D42'。資料D42'可與資料D41'相互補。資料儲存裝置100可通過如圖5與圖6所示的操作從正常資料D41與編碼資料D42的資料對以及正常資料D41'與編碼資料D42'的資料對中讀取正確的資料。

圖11是流程圖，例示本揭露一些實施例之資料儲存裝置(例如，資料儲存裝置100)的控制方法200。

控制方法200從操作S201開始，包括在一資料儲存裝置的一記憶體模組的一第一區域中儲存一第一資料。

控制方法200繼續進行操作S203，包括將一第二資料儲存在該記憶體模組的一第二區域。該第二資料與該第一資料相關聯。

控制方法200繼續進行操作S205，包括通過一第一通信介面讀取該第一資料與該第二資料。

控制方法200繼續進行操作S207，包括因應於該讀取的第一資料與第二資料，產生一第一輸出信號。

控制方法200繼續進行操作S209，包括當該第一輸出信號具有一第一值時，通過一第二通信介面傳送該第一資料。

控制方法200僅僅是一個例子，並不打算將本揭露的內容限制在申請專利範圍中明確提到的範圍之外。可在控制方法200的每個操作之前、期間或之後提供額外的操作，並且所述的一些操作可以被替換、消除或移動，以用於該方法的其他實施例。在一些實施例中，控制方法200可包括圖11中未描繪的進一步操作。在一些實施例中，控制方法200可包括圖11中描述的一個或多個操作。

圖12是流程圖，例示本揭露一些實施例的資料儲存裝置(例如，資料儲存裝置100)的控制方法210。圖12的控制方法210與圖11的控制方法200相似，其間的差異將在下面描述。

控制方法210更包括操作S209。操作S209包括當該第一輸出信號具有一第一值時，通過一第二通信介面傳送該第一資料。

控制方法210僅僅是一個例子，並不打算將本揭露的內容限制在申請專利範圍中明確提到的範圍之外。可在控制方法210的每個操作之前、期間或之後提供額外的操作，所描述的一些操作可以被替換、消除或移動，用於該方法的其他實施例。在一些實施例中，控制方法210可包括圖12中未描繪的進一步操作。在一些實施例中，控制方法210可包括圖12中描述的一個或複數個操作。

圖13是流程圖，例示本揭露的一些實施例的資料儲存裝置(例如，資料儲存裝置100)的控制方法220的流程圖。圖13的控制方法220與圖11的控制方法200相似，其間的差異將在下面描述。

控制方法220更包括操作S204A。該操作包括將一第三資料儲存在記該憶體模組的一第三區域中，其中該第三資料與該第一資料相對應。

控制方法220繼續進行操作S204B，包括將一第四資料儲存在該記憶體模組的一第四區域中。該第四資料與該第三資料相關聯。

控制方法220更包括操作S210。操作S210包括當該第一輸出信號具有一第二值時，通過該第一通信介面讀取該第三資料與該第四資料。

控制方法220繼續進行操作S211，包括因應於該讀取的第三資料與第四資料，產生一第二輸出信號。

控制方法220繼續進行操作S213，包括當該第二輸出信號具有一第三值時，通過該第二通信介面傳送該第三資料。

控制方法220僅僅是一個例子，並不打算將本揭露內容限制在申請專利範圍中明確提到的範圍之外。可在控制方法220的每個操作之前、期間或之後提供額外的操作，所描述的一些操作可以被替換、消除或移動，以用於該方法的其他實施例。在一些實施例中，控制方法220可包括圖13中未描繪的進一步操作。在一些實施例中，控制方法220可包括圖13中描述的一個或多個操作。

圖14是流程圖，例示本揭露一些實施例之資料儲存裝置(例如，資料儲存裝置100)的控制方法230。圖14的控制方法230與圖13的控制方法220相似，其間的差異將在下面描述。

取代操作S213，控制方法230繼續進行操作S214，當該第二輸出信號具有一第四值時，通過該第一通信介面讀取儲存在其它區域的其它資料。該其它資料與該第一資料及該第二資料相對應。

控制方法230僅僅是一個例子，並不打算將本揭露的內容限制在申請專利範圍中明確提到的範圍之外。可在控制方法230的每個操作之前、期間或之後提供額外的操作，並且所述的一些操作可以被替換、消除或移動，用於該方法的額外實施例。在一些實施例中，控制方法230可包括圖14中未描繪的進一步操作。在一些實施例中，控制方法230可包括圖14中描述的一個或多個操作。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多過程，並且以其他過程或其組合替代上述的許多過程。

再者，本申請案的範圍並不受限於說明書中所述之過程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之過程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等過程、機械、製造、物質組成物、手段、方法、或步驟係包括於本申請案之申請專利範圍內。

1:記憶體模組 2:記憶體控制器 3:緩衝記憶體 4:儲存區塊組 21:通信介面 22:微處理器 23:記憶體 24:通信介面 41:儲存區塊 42:儲存區塊 43:儲存區塊 44:儲存區塊 50:主機裝置 51:通信介面 52:主機記憶體 100:資料儲存裝置 200:控制方法 210:控制方法 220:控制方法 230:控制方法 23P:程式 410, 411, ..., 431:分頁 4101, 4103, ..., 410N:第一複數個子區域 4102, 4104, ..., 410N:第二複數個子區域 4111, 4113, ..., 410N:第三複數個子區域 4112, 4114, ..., 411M:第四複數個子區域 410A:第一區域 410B:第二區域 411A:第三區域 411B:第四區域 ADD1:位址 ADD2:位址 ADD3:位址 ADD4:位址 D0:原始資料 D11:第一資料 D11':第三資料 D12:第二資料 D12':第四資料 D21, D22, ..., D2N:第一複數個資料 D31, D32, ..., D3N:第二複數個資料 D21', D22', ..., D2N':第三複數個資料 D31', D32', ..., D3N':第四複數個資料 D41:資料 D41':資料 D42:資料 D42':資料 OP1:邏輯運算 OUT1:第一輸出信號 OUT2:第二輸出信號 S10:順序 S11:順序 S12:順序 S13:順序 S14:順序 S20:順序 S21:順序 S22:順序 S22':順序 S23:順序 S23':順序 S24:順序 S24':順序 S25:順序 S25':順序 S26:順序 S26':順序 S27:順序 S27':順序 S28:順序 S28':順序 S201:操作 S203:操作 S204A:操作 S204B:操作 S205:操作 S207:操作 S209:操作 S210:操作 S211:操作 S213:操作 S214:操作 VA1:第一值 VA2:第二值 VA3:第三值 VA4:第四值

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。圖1是方塊圖，例示本揭露一些實施例之資料儲存裝置與主機裝置。圖2是方塊圖，例示本揭露一些實施例之資料儲存裝置的記憶體模組。圖3是方塊圖，例示本揭露一些實施例之資料儲存裝置的記憶體模組的分頁。圖4是方塊圖，例示本揭露一些實施例之資料儲存裝置的記憶體模組的複數個分頁。圖5是示意圖，例示本揭露一些實施例之在資料儲存裝置與主機裝置中的寫入順序。圖6是示意圖，例示本揭露一些實施例之在資料儲存裝置與主機裝置中的讀取順序。圖7是方塊圖，例示本揭露一些實施例之資料儲存裝置的記憶體模組的分頁。圖8是方塊圖，例示本揭露一些實施例之資料儲存裝置的記憶體模組的複數個分頁。圖9是方塊圖，例示本揭露一些實施例之資料儲存裝置的記憶體模組的複數個分頁。圖10是方塊圖，例示本揭露一些實施例之資料儲存裝置的記憶體模組的複數個分頁。圖11是流程圖，例示本揭露一些實施例之資料儲存裝置的控制方法。圖12是流程圖，例示本揭露一些實施例之資料儲存裝置的控制方法。圖13是流程圖，例示本揭露一些實施例之資料儲存裝置的控制方法。圖14是流程圖，例示本揭露一些實施例之資料儲存裝置的控制方法。

1:記憶體模組 2:記憶體控制器 3:緩衝記憶體 4:儲存區塊組 21:通信介面 22:微處理器 23:記憶體 24:通信介面 41:儲存區塊 42:儲存區塊 43:儲存區塊 44:儲存區塊 50:主機裝置 51:通信介面 52:主機記憶體 100:資料儲存裝置 23P:程式 OP1:邏輯運算

Claims

一種非暫時性電腦可讀媒介，儲存包括指令的一程式，當由一處理器執行時，使一資料儲存裝置：在一記憶體模組的一第一區域中儲存一第一資料；在該記憶體模組的一第二區域中儲存一第二資料；其中該第二資料與該第一資料相關聯，該第一資料及/或該第二資料不包括一錯誤更正碼(ECC，error correction code)；通過一第一通信介面讀取該第一資料與該第二資料；以及因應於該讀取的第一資料與第二資料，產生一第一輸出信號；其中該程式更包括一指令，當由該處理器執行時，使該資料儲存裝置以根據該第一資料與該第二資料執行一邏輯運算。
如請求項1所述的非暫時性電腦可讀媒介，其中該邏輯運算包括AND、NAND、OR、NOR、NOT、XOR以及XNOR中的至少一個。
如請求項1所述的非暫時性電腦可讀媒介，其中該程式更包括一指令，當由該處理器執行時，使該資料儲存裝置以：當該第一輸出信號具有一第一值時，通過一第二通信介面傳送該第一資料。
如請求項3所述的非暫時性電腦可讀媒介，其中該程式更包括一指令，當由該處理器執行時，使該資料儲存裝置以：在該記憶體模組的一第三區域中儲存一第三資料，其中該第三資料與該第一資料相對應；以及在該記憶體模組的一第四區域中儲存一第四資料，其中該第四資料與該第三資料相關聯。
如請求項4所述的非暫時性電腦可讀媒介，其中該程式更包括一指令，當由該處理器執行時，使該資料儲存裝置以：當該第一輸出信號具有一第二值時，通過該第一通信介面讀取該第三資料。
如請求項5所述的非暫時性電腦可讀媒介，其中該第一值與該第二值不同。
如請求項5所述的非暫時性電腦可讀媒介，其中該程式更包括一指令，當由該處理器執行時，使該資料儲存裝置以：因應於該讀取的第三資料與第四資料，產生一第二輸出信號。
如請求項7所述的非暫時性電腦可讀媒介，更包括：當該第二輸出信號具有一第三值時，通過該第二通信介面傳送該第三資料。
如請求項8所述的非暫時性電腦可讀媒介，更包括：當該第二輸出信號具有一第四值時，通過該第一通信介面讀取儲存在其它區域中的其它資料，其中該其它資料與該第一資料及該第二資料相對應。